JP3569923B2 - 積層混成集積回路部品の製造方法 - Google Patents
積層混成集積回路部品の製造方法 Download PDFInfo
- Publication number
- JP3569923B2 JP3569923B2 JP35623891A JP35623891A JP3569923B2 JP 3569923 B2 JP3569923 B2 JP 3569923B2 JP 35623891 A JP35623891 A JP 35623891A JP 35623891 A JP35623891 A JP 35623891A JP 3569923 B2 JP3569923 B2 JP 3569923B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- hybrid integrated
- forming
- substrate
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims description 48
- 239000000919 ceramic Substances 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 22
- 238000007747 plating Methods 0.000 claims description 21
- 239000011521 glass Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 238000010397 one-hybrid screening Methods 0.000 claims description 6
- 238000007639 printing Methods 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 238000009966 trimming Methods 0.000 claims description 3
- 239000002585 base Substances 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000011253 protective coating Substances 0.000 description 2
- 239000003513 alkali Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、機能部品であるセラミック積層体を基板として備える積層混成集積回路部品の製造方法に関するものである。
【０００２】
【従来の技術】
一般に、積層混成集積回路部品としては、コンデンサまたはインダクタ或いは双方をセラミック積層体に内蔵した機能部品を基板にし、電極や抵抗を形成すると共に、ＩＣ等の電子部品を搭載するよう構成するものがある。
【０００３】
その混成集積回路部品を製造するには、基板も一つの機能部品であるところから、機能部品として部品単位に形成した後、各基板に対して混成集積回路部品を構成する所定の加工処理を個々に施すことが行われている。
【０００４】
然し、これでは煩雑な作業が伴い、搬送方式も複雑になって、リードタイムが長く掛かるところから生産性に劣るばかりでなく、各基板が極小なものであるため、微細な電極パターンや端部電極等を内蔵部品と正確に位置を合わせて高精度に形成するのも困難である。
【０００５】
【発明が解決しようとする課題】
本発明は、生産個数を増大できしかも搬送方式も簡略化できて処理能力を高め得ることから生産性を向上できると共に、混成集積回路部品を構成する各部をセラミック積層体に内蔵する部品と高精度に位置合わせさせて能率よく形成可能な積層集積回路部品の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係る積層混成集積回路部品の製造方法においては、混成集積回路部品の複数個取り分に相当する一枚ものの機能部品であるセラミック積層体を基板として備え、混成集積回路部品を該基板の板面に各々同一のパターンで形成した後に、セラミック積層体を混成集積回路部品単位に分割形成し、複数個の混成集積回路部品を同時に製造するもので、
複数個のスルーホールを基板の混成集積回路部品１個分に相当する各板面の輪郭線に沿って設ける工程と、スルーホールの必要個所を基点に、平面電極をセラミック基板の板面に印刷形成する工程と、抵抗を平面電極の必要間に位置させて印刷形成する工程とを経て、平面電極並びに抵抗を基板の混成集積回路部品１個分に相当する各板面に同一のパターンで形成し、
次に、ガラスコートを基板の平面全面に形成し、そのガラスコートをトリミングで平面電極並びに抵抗の保護被膜として形成する工程と、メッキ用の下地膜を基板の平面全面に形成する工程と、レジスト被膜を基板の平面全面に形成する工程と、所定パターンの露光部をフォトレジストでレジスト被膜に形成し、メッキ用の下地膜を露光部の除去で露出する工程と、レジスト被膜の露光部に応じた電極を下地膜の露出面にメッキで形成する工程と、残余のレジスト被膜の剥離により露出するメッキ用の下地膜を除去し、且つ、電極をトリミングするエッチング工程とを経て、端部電極をスルーホールの孔内に形成すると共に、平面電極，抵抗，端部電極を含む各部を回路接続し、混成集積回路部品を複数個取り分に相当する基板の板面に各々同一のパターンで形成するようにされている。
【０００７】
【作用】
本発明に係る積層混成集積回路部品の製造方法では、混成集積回路部品の複数個取り分に相当する一枚ものの機能部品であるセラミック積層体を基板として備え、混成集積回路部品を構成する平面電極，抵抗を混成集積回路部品１個分に相当する基板の各板面に同一のパターンで形成した後、保護被膜の形成，下地膜の形成，レジスト被膜の形成，露光部の形成，露光部の除去を行ない、メッキ処理により電極を形成し、更に、残余のレジスト被膜の剥離並びに下地膜の除去を行い、混成集積回路部品をセラミック積層体の板面に形成し、最終的に基板を混成集積回路部品単位に分割形成することから、混成集積回路部品の生産個数を増大できしかも基板の搬送方式も簡略化できて処理能力を高め得ると共に、混成集積回路部品を構成する各部をセラミック積層体に内蔵する部品と高精度に位置合わせさせて能率よく形成できる。
【０００８】
【発明の実施の形態】
以下、添付図面を参照して説明すると、図１〜図１０は、本発明に係る積層混成集積回路部品の製造方法を適用し、所定の加工が施された基板の形態を各工程順に示す。その基板は、ＩＣを搭載する前の最終工程まで積層混成集積回路部品の複数個取り分（図面では、便宜上、４個分が示されている。）に相当する一枚ものに保たれる。
【０００９】
図１は、積層混成集積回路部品の基板となる混成集積回路部品の複数個取り分として一枚ものに形成されたセラミック積層体１を示す。そのセラミック積層体１は、磁性材料及びまたは誘電材料を印刷法またはシート法で積層し、コンデンサまたはインダクタ或いは双方を内蔵する機能部品として形成されている。
【００１０】
そのセラミック積層体１は、積層形成工程で用いられた担持シートまたはフィルムから混成集積回路部品の複数個取り分として一枚もののまま剥離し、相対的に大きな面積を有する基板形態で取り扱うことにより、以後の混成集積回路部品の製造工程に順次送り込む。このため、混成集積回路部品の基板として各加工工程並びに工程順の搬送過程で容易に取扱えしかも各加工処理で必要な位置決めも容易に行える。
【００１１】
混成集積回路部品の複数個取り分に相当する一枚もののセラミック積層体１（以下、単に「基板１」という。）には、まず、図２で示すように端部電極を形成するに用いられるスルーホール２，２…を設ける。このスルーホール２，２…は、パンチング，エッチング或いはビーム照射等の孔あけ手段を適用することから、セラミック積層体の焼成前或いは焼成後の工程で形成できる。そのスルーホール２，２…は、混成集積回路部品１個分に相当する各基板１０，１１…（以下、単に「各基板１０，１１…」という。）の輪郭線に沿って夫々設ける。
【００１２】
そのスルーホール２，２…の必要個所を基点とし、図３で示すように平面電極３，３…を各基板１０，１１…の板面に形成する。この平面電極３，３…は、スクリーン印刷等を適用し、各基板１０，１１…の板面毎に夫々同一のパターンで形成する。
【００１３】
次に、平面電極３，３…の必要間に配置することから、図４で示すように抵抗４，４…を各基板１０，１１…の板面に形成する。この抵抗４，４…もスクリーン印刷等を適用し、各基板１０，１１…の板面に夫々同一のパターンで形成する。
【００１４】
平面電極３，３…並びに抵抗４，４…の形成後、図５で示すようにガラスコート５を基板１の平面全面に印刷形成する。そのガラスコート５は、ビーム照射等でトリミングし、平面電極３，３…並びに抵抗４，４…を覆う保護被膜（図示せず）として各基板１０，１１…毎の必要個所に同一のパターンで形成する。
【００１５】
保護被膜の形成後、図６で示すように後述するメッキ用の下地膜６を導電材料から形成する。このメッキ用の下地膜６は、スパッタリング等を適用することから基板１の平面全面に形成する。
【００１６】
下地膜６の形成後、レジスト剤を基板１の平面全面に塗布することから、レジスト被膜を形成する。このレジスト被膜には、フォトレジストを適用し、露光部を平面電極３，３…等のパターンに応じて各基板の板面毎に形成する。図７は、露光部（白抜き部分参照）を設けたレジスト被膜７（黒描部分参照）を示す。
【００１７】
そのレジスト被膜７から露光部をアルカリ或いは溶剤処理で除去した後、端部電極並びに接続回路用電極を形成するメッキ処理を下地膜６の露出した基板１の板面に施す。図８は、電極のメッキ被膜８（黒描部分参照）を形成した基板１を示す。
【００１８】
その後に、残余のレジスト被膜７を剥離する。図９は、レジスト被膜を剥離した基板１を示す。この基板１には、メッキ被膜８（白抜き部分参照）による端部電極並びに配線電極を形成した部分以外の余分なメッキ用の下地膜６（黒描部分参照）がレジスト被膜の剥離で露出する。
【００１９】
その基板１には、メッキ用の下地膜６を除去し、且つ、メッキ被膜８をトリミングするエッチング処理を施す。図１０は、エッチング処理後の基板１を示し、板面には平面電極３，３…、抵抗４、４…、スルーホール２，２…の孔内に設けられる端部電極８ａ，８ａ…を含む各部を配線電極８ｂ，８ｂ…で回路接続することによる混成集積回路部品が各基板１０，１１…の板面に同一のパターンで夫々形成されている。
【００２０】
これまでの製造工程は、混成集積回路部品の複数個取り分に相当する一枚形態に保たれたセラミック積層体に対して加工処理を施すから、大きな板材のセラミック積層体として容易に位置決めできて各部を正確に形成でき、また、各工程間の搬送処理も簡易な手段で能率よく行うことができる。
【００２１】
ここまでの工程を経た後、一枚形態に保たれたセラミック積層体は混成集積回路部品単位に分割することからチップ状部品として複数個に形成される。そのチップ状部品は、一連の混成集積回路部品の製造工程を一サイクル経ることにより複数個同時に製造できる。このため、上述した製造工程によると、多数個を短時間に能率よく製造できて生産性を著しく向上できる。
【００２２】
この混成集積回路部品において、ＩＣ等の電子部品を搭載するときにはセラミック積層体の分割前に搭載処理するとよく、或いは各混成集積回路部品単位に分割後搭載処理してもよい。図１１は、ＩＣ９が搭載された積層混成集積回路部品の最終形態を示す。その積層混成集積回路部品は、通常通りに特性チェックした後、電子部品連としてテーピング，包装することにより製品として出荷される。
【００２３】
【発明の効果】
以上の如く、本発明に係る積層混成集積回路部品の製造方法に依れば、混成集積回路部品の生産個数を増大できしかも基板の搬送方式も簡略化できて処理能力を高め得ると共に、混成集積回路部品を構成する各部をセラミック積層体に内蔵する部品と高精度に位置合わせさせて能率よく形成できる。
【図面の簡単な説明】
【図１】本発明に係る方法で用いられる機能部品であるセラミック積層体を示す。
【図２】図１のセラミック積層体にスルーホールを設けた状態を示す。
【図３】図２のセラミック積層体に平面電極を設けた状態を示す。
【図４】図３のセラミック積層体に抵抗を設けた状態を示す。
【図５】図４のセラミック積層体に保護被膜を設けた状態を示す。
【図６】図５のセラミック積層体にメッキ用の下地膜を設けた状態を示す。
【図７】図１のセラミック積層体にメッキ用の下地膜及びレジスト被膜を設けた状態を示す。
【図８】図７のセラミック積層体にメッキ処理を施した状態を示す。
【図９】図８のセラミック積層体からレジスト被膜を除去した状態を示す。
【図１０】図９のセラミック積層体の下地膜にエッチング処理を施した状態を示す。
【図１１】ＩＣが搭載された積層混成集積回路部品の製品形態を示す。
【符号の説明】
１ 部品複数個取り分のセラミック積層体
１０，１１… 部品１個分に相当する基板
２，２… スルーホール
３，３… 平面電極
４，４… 抵抗
５ ガラスコート
６ メッキ用の下地膜
７ レジスト被膜
８ 電極
【発明の属する技術分野】
本発明は、機能部品であるセラミック積層体を基板として備える積層混成集積回路部品の製造方法に関するものである。
【０００２】
【従来の技術】
一般に、積層混成集積回路部品としては、コンデンサまたはインダクタ或いは双方をセラミック積層体に内蔵した機能部品を基板にし、電極や抵抗を形成すると共に、ＩＣ等の電子部品を搭載するよう構成するものがある。
【０００３】
その混成集積回路部品を製造するには、基板も一つの機能部品であるところから、機能部品として部品単位に形成した後、各基板に対して混成集積回路部品を構成する所定の加工処理を個々に施すことが行われている。
【０００４】
然し、これでは煩雑な作業が伴い、搬送方式も複雑になって、リードタイムが長く掛かるところから生産性に劣るばかりでなく、各基板が極小なものであるため、微細な電極パターンや端部電極等を内蔵部品と正確に位置を合わせて高精度に形成するのも困難である。
【０００５】
【発明が解決しようとする課題】
本発明は、生産個数を増大できしかも搬送方式も簡略化できて処理能力を高め得ることから生産性を向上できると共に、混成集積回路部品を構成する各部をセラミック積層体に内蔵する部品と高精度に位置合わせさせて能率よく形成可能な積層集積回路部品の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係る積層混成集積回路部品の製造方法においては、混成集積回路部品の複数個取り分に相当する一枚ものの機能部品であるセラミック積層体を基板として備え、混成集積回路部品を該基板の板面に各々同一のパターンで形成した後に、セラミック積層体を混成集積回路部品単位に分割形成し、複数個の混成集積回路部品を同時に製造するもので、
複数個のスルーホールを基板の混成集積回路部品１個分に相当する各板面の輪郭線に沿って設ける工程と、スルーホールの必要個所を基点に、平面電極をセラミック基板の板面に印刷形成する工程と、抵抗を平面電極の必要間に位置させて印刷形成する工程とを経て、平面電極並びに抵抗を基板の混成集積回路部品１個分に相当する各板面に同一のパターンで形成し、
次に、ガラスコートを基板の平面全面に形成し、そのガラスコートをトリミングで平面電極並びに抵抗の保護被膜として形成する工程と、メッキ用の下地膜を基板の平面全面に形成する工程と、レジスト被膜を基板の平面全面に形成する工程と、所定パターンの露光部をフォトレジストでレジスト被膜に形成し、メッキ用の下地膜を露光部の除去で露出する工程と、レジスト被膜の露光部に応じた電極を下地膜の露出面にメッキで形成する工程と、残余のレジスト被膜の剥離により露出するメッキ用の下地膜を除去し、且つ、電極をトリミングするエッチング工程とを経て、端部電極をスルーホールの孔内に形成すると共に、平面電極，抵抗，端部電極を含む各部を回路接続し、混成集積回路部品を複数個取り分に相当する基板の板面に各々同一のパターンで形成するようにされている。
【０００７】
【作用】
本発明に係る積層混成集積回路部品の製造方法では、混成集積回路部品の複数個取り分に相当する一枚ものの機能部品であるセラミック積層体を基板として備え、混成集積回路部品を構成する平面電極，抵抗を混成集積回路部品１個分に相当する基板の各板面に同一のパターンで形成した後、保護被膜の形成，下地膜の形成，レジスト被膜の形成，露光部の形成，露光部の除去を行ない、メッキ処理により電極を形成し、更に、残余のレジスト被膜の剥離並びに下地膜の除去を行い、混成集積回路部品をセラミック積層体の板面に形成し、最終的に基板を混成集積回路部品単位に分割形成することから、混成集積回路部品の生産個数を増大できしかも基板の搬送方式も簡略化できて処理能力を高め得ると共に、混成集積回路部品を構成する各部をセラミック積層体に内蔵する部品と高精度に位置合わせさせて能率よく形成できる。
【０００８】
【発明の実施の形態】
以下、添付図面を参照して説明すると、図１〜図１０は、本発明に係る積層混成集積回路部品の製造方法を適用し、所定の加工が施された基板の形態を各工程順に示す。その基板は、ＩＣを搭載する前の最終工程まで積層混成集積回路部品の複数個取り分（図面では、便宜上、４個分が示されている。）に相当する一枚ものに保たれる。
【０００９】
図１は、積層混成集積回路部品の基板となる混成集積回路部品の複数個取り分として一枚ものに形成されたセラミック積層体１を示す。そのセラミック積層体１は、磁性材料及びまたは誘電材料を印刷法またはシート法で積層し、コンデンサまたはインダクタ或いは双方を内蔵する機能部品として形成されている。
【００１０】
そのセラミック積層体１は、積層形成工程で用いられた担持シートまたはフィルムから混成集積回路部品の複数個取り分として一枚もののまま剥離し、相対的に大きな面積を有する基板形態で取り扱うことにより、以後の混成集積回路部品の製造工程に順次送り込む。このため、混成集積回路部品の基板として各加工工程並びに工程順の搬送過程で容易に取扱えしかも各加工処理で必要な位置決めも容易に行える。
【００１１】
混成集積回路部品の複数個取り分に相当する一枚もののセラミック積層体１（以下、単に「基板１」という。）には、まず、図２で示すように端部電極を形成するに用いられるスルーホール２，２…を設ける。このスルーホール２，２…は、パンチング，エッチング或いはビーム照射等の孔あけ手段を適用することから、セラミック積層体の焼成前或いは焼成後の工程で形成できる。そのスルーホール２，２…は、混成集積回路部品１個分に相当する各基板１０，１１…（以下、単に「各基板１０，１１…」という。）の輪郭線に沿って夫々設ける。
【００１２】
そのスルーホール２，２…の必要個所を基点とし、図３で示すように平面電極３，３…を各基板１０，１１…の板面に形成する。この平面電極３，３…は、スクリーン印刷等を適用し、各基板１０，１１…の板面毎に夫々同一のパターンで形成する。
【００１３】
次に、平面電極３，３…の必要間に配置することから、図４で示すように抵抗４，４…を各基板１０，１１…の板面に形成する。この抵抗４，４…もスクリーン印刷等を適用し、各基板１０，１１…の板面に夫々同一のパターンで形成する。
【００１４】
平面電極３，３…並びに抵抗４，４…の形成後、図５で示すようにガラスコート５を基板１の平面全面に印刷形成する。そのガラスコート５は、ビーム照射等でトリミングし、平面電極３，３…並びに抵抗４，４…を覆う保護被膜（図示せず）として各基板１０，１１…毎の必要個所に同一のパターンで形成する。
【００１５】
保護被膜の形成後、図６で示すように後述するメッキ用の下地膜６を導電材料から形成する。このメッキ用の下地膜６は、スパッタリング等を適用することから基板１の平面全面に形成する。
【００１６】
下地膜６の形成後、レジスト剤を基板１の平面全面に塗布することから、レジスト被膜を形成する。このレジスト被膜には、フォトレジストを適用し、露光部を平面電極３，３…等のパターンに応じて各基板の板面毎に形成する。図７は、露光部（白抜き部分参照）を設けたレジスト被膜７（黒描部分参照）を示す。
【００１７】
そのレジスト被膜７から露光部をアルカリ或いは溶剤処理で除去した後、端部電極並びに接続回路用電極を形成するメッキ処理を下地膜６の露出した基板１の板面に施す。図８は、電極のメッキ被膜８（黒描部分参照）を形成した基板１を示す。
【００１８】
その後に、残余のレジスト被膜７を剥離する。図９は、レジスト被膜を剥離した基板１を示す。この基板１には、メッキ被膜８（白抜き部分参照）による端部電極並びに配線電極を形成した部分以外の余分なメッキ用の下地膜６（黒描部分参照）がレジスト被膜の剥離で露出する。
【００１９】
その基板１には、メッキ用の下地膜６を除去し、且つ、メッキ被膜８をトリミングするエッチング処理を施す。図１０は、エッチング処理後の基板１を示し、板面には平面電極３，３…、抵抗４、４…、スルーホール２，２…の孔内に設けられる端部電極８ａ，８ａ…を含む各部を配線電極８ｂ，８ｂ…で回路接続することによる混成集積回路部品が各基板１０，１１…の板面に同一のパターンで夫々形成されている。
【００２０】
これまでの製造工程は、混成集積回路部品の複数個取り分に相当する一枚形態に保たれたセラミック積層体に対して加工処理を施すから、大きな板材のセラミック積層体として容易に位置決めできて各部を正確に形成でき、また、各工程間の搬送処理も簡易な手段で能率よく行うことができる。
【００２１】
ここまでの工程を経た後、一枚形態に保たれたセラミック積層体は混成集積回路部品単位に分割することからチップ状部品として複数個に形成される。そのチップ状部品は、一連の混成集積回路部品の製造工程を一サイクル経ることにより複数個同時に製造できる。このため、上述した製造工程によると、多数個を短時間に能率よく製造できて生産性を著しく向上できる。
【００２２】
この混成集積回路部品において、ＩＣ等の電子部品を搭載するときにはセラミック積層体の分割前に搭載処理するとよく、或いは各混成集積回路部品単位に分割後搭載処理してもよい。図１１は、ＩＣ９が搭載された積層混成集積回路部品の最終形態を示す。その積層混成集積回路部品は、通常通りに特性チェックした後、電子部品連としてテーピング，包装することにより製品として出荷される。
【００２３】
【発明の効果】
以上の如く、本発明に係る積層混成集積回路部品の製造方法に依れば、混成集積回路部品の生産個数を増大できしかも基板の搬送方式も簡略化できて処理能力を高め得ると共に、混成集積回路部品を構成する各部をセラミック積層体に内蔵する部品と高精度に位置合わせさせて能率よく形成できる。
【図面の簡単な説明】
【図１】本発明に係る方法で用いられる機能部品であるセラミック積層体を示す。
【図２】図１のセラミック積層体にスルーホールを設けた状態を示す。
【図３】図２のセラミック積層体に平面電極を設けた状態を示す。
【図４】図３のセラミック積層体に抵抗を設けた状態を示す。
【図５】図４のセラミック積層体に保護被膜を設けた状態を示す。
【図６】図５のセラミック積層体にメッキ用の下地膜を設けた状態を示す。
【図７】図１のセラミック積層体にメッキ用の下地膜及びレジスト被膜を設けた状態を示す。
【図８】図７のセラミック積層体にメッキ処理を施した状態を示す。
【図９】図８のセラミック積層体からレジスト被膜を除去した状態を示す。
【図１０】図９のセラミック積層体の下地膜にエッチング処理を施した状態を示す。
【図１１】ＩＣが搭載された積層混成集積回路部品の製品形態を示す。
【符号の説明】
１ 部品複数個取り分のセラミック積層体
１０，１１… 部品１個分に相当する基板
２，２… スルーホール
３，３… 平面電極
４，４… 抵抗
５ ガラスコート
６ メッキ用の下地膜
７ レジスト被膜
８ 電極
Claims (1)
- 混成集積回路部品の複数個取り分に相当する一枚ものの機能部品であるセラミック積層体を基板として備え、混成集積回路部品を該基板の板面に各々同一のパターンで形成した後に、セラミック積層体を混成集積回路部品単位に分割形成し、複数個の混成集積回路部品を同時に製造する積層混成集積回路部品の製造方法において、
複数個のスルーホールを基板の混成集積回路部品１個分に相当する各板面の輪郭線に沿って設ける工程と、スルーホールの必要個所を基点に、平面電極をセラミック基板の板面に印刷形成する工程と、抵抗を平面電極の必要間に位置させて印刷形成する工程とを経て、平面電極並びに抵抗を基板の混成集積回路部品１個分に相当する各板面に同一のパターンで形成し、
次に、ガラスコートを基板の平面全面に形成し、そのガラスコートをトリミングで平面電極並びに抵抗の保護被膜として形成する工程と、メッキ用の下地膜を基板の平面全面に形成する工程と、レジスト被膜を基板の平面全面に形成する工程と、所定パターンの露光部をフォトレジストでレジスト被膜に形成し、メッキ用の下地膜を露光部の除去で露出する工程と、レジスト被膜の露光部に応じた電極を下地膜の露出面にメッキで形成する工程と、残余のレジスト被膜の剥離により露出するメッキ用の下地膜を除去し、且つ、電極をトリミングするエッチング工程とを経て、端部電極をスルーホールの孔内に形成すると共に、平面電極，抵抗，端部電極を含む各部を回路接続し、混成集積回路部品を複数個取り分に相当する基板の板面に各々同一のパターンで形成するようにしたことを特徴とする積層混成集積回路部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35623891A JP3569923B2 (ja) | 1991-12-24 | 1991-12-24 | 積層混成集積回路部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35623891A JP3569923B2 (ja) | 1991-12-24 | 1991-12-24 | 積層混成集積回路部品の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175656A JPH05175656A (ja) | 1993-07-13 |
| JP3569923B2 true JP3569923B2 (ja) | 2004-09-29 |
Family
ID=18448036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35623891A Expired - Lifetime JP3569923B2 (ja) | 1991-12-24 | 1991-12-24 | 積層混成集積回路部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3569923B2 (ja) |
-
1991
- 1991-12-24 JP JP35623891A patent/JP3569923B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175656A (ja) | 1993-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3368451B2 (ja) | 回路基板の製造方法と回路検査装置 | |
| JPH08125342A (ja) | フレキシブル多層配線基板とその製造方法 | |
| CN113891557A (zh) | 一种印刷电路板制作方法 | |
| US10763031B2 (en) | Method of manufacturing an inductor | |
| CN100459077C (zh) | 基板的制造方法 | |
| JP3569923B2 (ja) | 積層混成集積回路部品の製造方法 | |
| US8365397B2 (en) | Method for producing a circuit board comprising a lead frame | |
| JP3572271B2 (ja) | 多層プリント配線基板の製造方法 | |
| JPH0265194A (ja) | 厚膜素子を有するプリント配線板の製造方法 | |
| JP3572272B2 (ja) | 多層プリント配線基板の製造方法 | |
| JP3632504B2 (ja) | チップ状電子部品の製造方法 | |
| JPS61176139A (ja) | 混成集積回路およびその製造方法 | |
| JP2750809B2 (ja) | 厚膜配線基板の製造方法 | |
| JP2001024416A (ja) | 電子部品およびその製造方法 | |
| JPS63291498A (ja) | 多層配線回路板の製造方法 | |
| JPH0856064A (ja) | コンデンサ付き基板とその製造方法 | |
| JPH04150090A (ja) | キャリアテープ付可撓性回路基板及びその製造法 | |
| JP2003304060A (ja) | 両面回路基板の製造法 | |
| JP2002329755A (ja) | Ｔａｂテープキャリアの製造方法 | |
| JPS6167999A (ja) | プリント基板の製造方法 | |
| JPH01228195A (ja) | 回路基板とその製造方法 | |
| JPH0226399B2 (ja) | ||
| JPS62242342A (ja) | 半導体チツプキヤリアの製造方法 | |
| JPH0758456A (ja) | セラミック回路基板の製造方法 | |
| JPH03272194A (ja) | 多層印刷配線板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001107 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040614 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 6 |