JP3439111B2 - 高移動度トランジスタ - Google Patents
高移動度トランジスタInfo
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- JP3439111B2 JP3439111B2 JP05706998A JP5706998A JP3439111B2 JP 3439111 B2 JP3439111 B2 JP 3439111B2 JP 05706998 A JP05706998 A JP 05706998A JP 5706998 A JP5706998 A JP 5706998A JP 3439111 B2 JP3439111 B2 JP 3439111B2
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- type semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
- H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
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- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＧａＮ系化合物半導
体から成る高移動度トランジスタ（ＨＥＭＴ）に関し、
更に詳しくは、高電圧印加の下で作動できる新規な構造
のＨＥＭＴに関する。
体から成る高移動度トランジスタ（ＨＥＭＴ）に関し、
更に詳しくは、高電圧印加の下で作動できる新規な構造
のＨＥＭＴに関する。
【０００２】
【従来の技術】ＨＥＭＴは、例えば高出力マイクロ波素
子の素材として期待されていて、現在ではＧａＡｓ系化
合物半導体を用いて製造されているのが通例である。例
えば、半絶縁性基板の上にｉ型ＧａＡｓ層とｎ型ＧａＡ
ｌxＡｓ1-x層を順次成膜し、そしてそのｎ型ＧａＡｌx
Ａｓ1-x層の上に、ソース電極とドレイン電極が装荷さ
れ、更に例えばＳｉＯ2から成る絶縁層を介してゲート
電極が装荷された構造のものが知られている。
子の素材として期待されていて、現在ではＧａＡｓ系化
合物半導体を用いて製造されているのが通例である。例
えば、半絶縁性基板の上にｉ型ＧａＡｓ層とｎ型ＧａＡ
ｌxＡｓ1-x層を順次成膜し、そしてそのｎ型ＧａＡｌx
Ａｓ1-x層の上に、ソース電極とドレイン電極が装荷さ
れ、更に例えばＳｉＯ2から成る絶縁層を介してゲート
電極が装荷された構造のものが知られている。
【０００３】この構造のＨＥＭＴの場合、ｘ＝０.２５
のときのエネルギーバンド図をみると、ｎ型ＧａＡｌ
0.25Ａｓ0.75層とｉ型ＧａＡｓ層のヘテロ接合界面にお
けるヘテロ障壁（ΔＥｃ）は約０.２６eVになってい
て、熱平衡状態においては、当該接合界面に２次元電子
ガス層が形成される状態になっている。そして、ソース
電極とドレイン電極の間に所定値の逆バイアス電圧を印
加し、またソース電極とゲート電極の間に順バイアス電
圧を印加することにより、前記ｎ型ＧａＡｌxＡｓ1 -x層
からはその下に位置するｉ型ＧａＡｓ層へ電子が供給さ
れ、供給された電子は前記接合界面で２次元電子ガス層
を形成し、そのガス層内に閉じ込められた状態で電子は
ドレイン電極へと高速で流れてＨＥＭＴ動作を実現す
る。その場合、ゲート電圧の直下における電界強度が強
いほど、２次元電子ガス層への電子の閉じ込め効果は高
まるので、高速動作は実現しやすくなる。
のときのエネルギーバンド図をみると、ｎ型ＧａＡｌ
0.25Ａｓ0.75層とｉ型ＧａＡｓ層のヘテロ接合界面にお
けるヘテロ障壁（ΔＥｃ）は約０.２６eVになってい
て、熱平衡状態においては、当該接合界面に２次元電子
ガス層が形成される状態になっている。そして、ソース
電極とドレイン電極の間に所定値の逆バイアス電圧を印
加し、またソース電極とゲート電極の間に順バイアス電
圧を印加することにより、前記ｎ型ＧａＡｌxＡｓ1 -x層
からはその下に位置するｉ型ＧａＡｓ層へ電子が供給さ
れ、供給された電子は前記接合界面で２次元電子ガス層
を形成し、そのガス層内に閉じ込められた状態で電子は
ドレイン電極へと高速で流れてＨＥＭＴ動作を実現す
る。その場合、ゲート電圧の直下における電界強度が強
いほど、２次元電子ガス層への電子の閉じ込め効果は高
まるので、高速動作は実現しやすくなる。
【０００４】しかしながら、ＧａＡｓ系ＨＥＭＴの場
合、ヘテロ接合界面における不連続バンドは０.２６eV
程度（ｘ＝０.２５のとき）であり、その絶縁破壊電界
値は３×１０5V/cm程度であるため、ゲート電極に高電
圧を印加してその直下に高電界を形成することにより高
速動作を実現するという点で難がある。このような問題
に対処することを目的として、最近、ＧａＮ系化合物半
導体を用いたＨＥＭＴの試作研究が行われている。
合、ヘテロ接合界面における不連続バンドは０.２６eV
程度（ｘ＝０.２５のとき）であり、その絶縁破壊電界
値は３×１０5V/cm程度であるため、ゲート電極に高電
圧を印加してその直下に高電界を形成することにより高
速動作を実現するという点で難がある。このような問題
に対処することを目的として、最近、ＧａＮ系化合物半
導体を用いたＨＥＭＴの試作研究が行われている。
【０００５】これは、ＧａＡｌxＮ1-xとＧａＮとのヘテ
ロ接合界面におけるヘテロ障壁（ΔＥｃ）は約０.６７e
Vであり、ＧａＡｓ系の場合に比べて約２.６倍と高い不
連続バンドを有し、またその絶縁破壊電界値も２×１０
6V/cmであり、ＧａＡｓ系の場合に比べて１桁大きいの
で２次元電子ガス層内への電子の閉じ込め効果を高める
ことができ、理論的には、ＧａＡｓ系に比べて電子濃度
を１０倍程度大きくすることができるからである。
ロ接合界面におけるヘテロ障壁（ΔＥｃ）は約０.６７e
Vであり、ＧａＡｓ系の場合に比べて約２.６倍と高い不
連続バンドを有し、またその絶縁破壊電界値も２×１０
6V/cmであり、ＧａＡｓ系の場合に比べて１桁大きいの
で２次元電子ガス層内への電子の閉じ込め効果を高める
ことができ、理論的には、ＧａＡｓ系に比べて電子濃度
を１０倍程度大きくすることができるからである。
【０００６】このＧａＮ系ＨＥＭＴとしては、例えば次
のようなものがＭＯＣＶＤ法を用いて製造されている。
すなわちまず、半絶縁性のサファイア基板の上に、Ａｌ
Ｎバッファ層が成膜される。ついで、Ｇａ源としてトリ
メチルガリウム，Ｎ源としてアンモニアを用いて前記Ａ
ｌＮバッファ層の上にｉ型ＧａＮ層が成膜され、更にト
リメチルアルミニウムをＡｌ源として前記ｉ型ＧａＮ層
の上にｎ型ＡｌＧａＮ層が成膜される。そして、このｎ
型ＡｌＧａＮ層に対して常法のホトリソグラフィーとエ
ッチングを行ったのち、所定の箇所にゲート電極，ソー
ス電極，およびドレイン電極が装荷される。
のようなものがＭＯＣＶＤ法を用いて製造されている。
すなわちまず、半絶縁性のサファイア基板の上に、Ａｌ
Ｎバッファ層が成膜される。ついで、Ｇａ源としてトリ
メチルガリウム，Ｎ源としてアンモニアを用いて前記Ａ
ｌＮバッファ層の上にｉ型ＧａＮ層が成膜され、更にト
リメチルアルミニウムをＡｌ源として前記ｉ型ＧａＮ層
の上にｎ型ＡｌＧａＮ層が成膜される。そして、このｎ
型ＡｌＧａＮ層に対して常法のホトリソグラフィーとエ
ッチングを行ったのち、所定の箇所にゲート電極，ソー
ス電極，およびドレイン電極が装荷される。
【０００７】このＧａＮ系ＨＥＭＴの場合、ｉ型ＧａＮ
層とｎ型ＡｌＧａＮ層のヘテロ接合界面、具体的にはｉ
型ＧａＮ層の最上層に２次元電子ガス層が形成され、こ
こに電子が閉じ込められた状態で高速移動してＨＥＭＴ
動作を実現する。このとき、電子の高移動度を実現する
ためには、このｉ型ＧａＮ層には不純物や結晶欠陥が極
力存在していないことが必要である。
層とｎ型ＡｌＧａＮ層のヘテロ接合界面、具体的にはｉ
型ＧａＮ層の最上層に２次元電子ガス層が形成され、こ
こに電子が閉じ込められた状態で高速移動してＨＥＭＴ
動作を実現する。このとき、電子の高移動度を実現する
ためには、このｉ型ＧａＮ層には不純物や結晶欠陥が極
力存在していないことが必要である。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
たＧａＮ系ＨＥＭＴの場合、ＧａＡｓ系ＨＥＭＴに比べ
れば高い電圧の印加は可能であるが、更なる高速動作が
要求されている昨今の状況に対しては必ずしも充分な電
子移動度を発揮するものとはいいがたい。本発明は従来
のＧａＮ系ＨＥＭＴにおける上記した問題を解決し、高
耐圧性を備えている新規構造のＧａＮ系ＨＥＭＴの提供
を目的とする。
たＧａＮ系ＨＥＭＴの場合、ＧａＡｓ系ＨＥＭＴに比べ
れば高い電圧の印加は可能であるが、更なる高速動作が
要求されている昨今の状況に対しては必ずしも充分な電
子移動度を発揮するものとはいいがたい。本発明は従来
のＧａＮ系ＨＥＭＴにおける上記した問題を解決し、高
耐圧性を備えている新規構造のＧａＮ系ＨＥＭＴの提供
を目的とする。
【０００９】
【課題を解決するための手段】上記した目的を達成する
ために、本発明においては、半絶縁性基板の上に、下部
ｉ型半導体層，ｎ型ドーパントの濃度が２×１０ 17 〜１
×１０ 18 cm -3 のｎ型半導体層，および上部ｉ型半導体層
をこの順序で積層して成る積層構造が形成され、前記各
半導体層はいずれもＧａＮ系化合物半導体から成り、か
つ、前記上部ｉ型半導体層の上には、絶縁層を介してゲ
ート電極が装荷され、また、前記上部ｉ型半導体層の上
には、ＧａＮ系化合物半導体から成る導電性ｎ型半導体
層を介してソース電極とドレイン電極がそれぞれ装荷さ
れていることを特徴とする高移動度トランジスタが提供
される。
ために、本発明においては、半絶縁性基板の上に、下部
ｉ型半導体層，ｎ型ドーパントの濃度が２×１０ 17 〜１
×１０ 18 cm -3 のｎ型半導体層，および上部ｉ型半導体層
をこの順序で積層して成る積層構造が形成され、前記各
半導体層はいずれもＧａＮ系化合物半導体から成り、か
つ、前記上部ｉ型半導体層の上には、絶縁層を介してゲ
ート電極が装荷され、また、前記上部ｉ型半導体層の上
には、ＧａＮ系化合物半導体から成る導電性ｎ型半導体
層を介してソース電極とドレイン電極がそれぞれ装荷さ
れていることを特徴とする高移動度トランジスタが提供
される。
【００１０】
【発明の実施の形態】以下、本発明のＨＥＭＴにつき、
その基本構造を示す図１に基づいて詳細に説明する。本
発明のＨＥＭＴは、半絶縁性基板１の上に、バッファ層
２，下部ｉ型半導体層３，ｎ型半導体層４，上部ｉ型半
導体層５から成る積層構造Ａが形成され、上部ｉ型半導
体層５の上には、絶縁層６を介してゲート電極Ｇが装荷
され、また、低抵抗ｎ型半導体層７ａ，７ｂを介してソ
ース電極Ｓ，ドレイン電極Ｄがそれぞれ装荷された構造
になっている。
その基本構造を示す図１に基づいて詳細に説明する。本
発明のＨＥＭＴは、半絶縁性基板１の上に、バッファ層
２，下部ｉ型半導体層３，ｎ型半導体層４，上部ｉ型半
導体層５から成る積層構造Ａが形成され、上部ｉ型半導
体層５の上には、絶縁層６を介してゲート電極Ｇが装荷
され、また、低抵抗ｎ型半導体層７ａ，７ｂを介してソ
ース電極Ｓ，ドレイン電極Ｄがそれぞれ装荷された構造
になっている。
【００１１】ここで、ソース電極Ｓ，ドレイン電極Ｇ
は、それぞれ、低抵抗のｎ型半導体層７ａ，７ｂを介し
て上部ｉ型半導体層５に装荷されているので、電子のチ
ャネルとして機能する上部ｉ型半導体層５とソース電極
Ｓ，ドレイン電極との間ではオーミック接触を実現させ
ることができ、電子高移動度を可能にしている。本発明
のＨＥＭＴの積層構造Ａは、ＧａＮ系化合物半導体に対
してＭＯＣＶＤ法やＭＯＭＢＥ法など公知のエピタキシ
ャル成長法を適用することにより、半絶縁性基板１の上
に所定組成の半導体層を成膜していくことによって製造
することができる。
は、それぞれ、低抵抗のｎ型半導体層７ａ，７ｂを介し
て上部ｉ型半導体層５に装荷されているので、電子のチ
ャネルとして機能する上部ｉ型半導体層５とソース電極
Ｓ，ドレイン電極との間ではオーミック接触を実現させ
ることができ、電子高移動度を可能にしている。本発明
のＨＥＭＴの積層構造Ａは、ＧａＮ系化合物半導体に対
してＭＯＣＶＤ法やＭＯＭＢＥ法など公知のエピタキシ
ャル成長法を適用することにより、半絶縁性基板１の上
に所定組成の半導体層を成膜していくことによって製造
することができる。
【００１２】ここで、半絶縁性基板１としては、この上
に成膜していく各半導体層との間で格子整合している材
料から成ることが本来は好ましいが、ＧａＮ系に関して
はそのような材料は存在しないので従来から使用されて
いる材料、例えばサファイア，Ｓｉ単結晶などの半絶縁
性材料の基板であればよい。また、バッファ層２として
はＧａＮ層が選択される。
に成膜していく各半導体層との間で格子整合している材
料から成ることが本来は好ましいが、ＧａＮ系に関して
はそのような材料は存在しないので従来から使用されて
いる材料、例えばサファイア，Ｓｉ単結晶などの半絶縁
性材料の基板であればよい。また、バッファ層２として
はＧａＮ層が選択される。
【００１３】下部ｉ型半導体層３，上部ｉ型半導体層５
を構成するＧａＮ系化合物半導体としては、例えば、ｉ
型ＧａＮ，ｉ型ＩｎＧａＮ，ｉ型ＧａＮＡｓ，ｉ型Ｇａ
ＮＰ，ｉ型ＩｎＧａＮＡｓ，ｉ型ＩｎＧａＮＰなどをあ
げることができる。これらのうち、ｉ型ＧａＮは好適で
ある。なお、上部ｉ型半導体層５の材料としては、下部
ｉ型半導体層３の材料よりもバンドギャップエネルギー
が小さいものを用いることが好ましい。電流が流れやす
く、チャネルとしての機能向上が得られるからである。
を構成するＧａＮ系化合物半導体としては、例えば、ｉ
型ＧａＮ，ｉ型ＩｎＧａＮ，ｉ型ＧａＮＡｓ，ｉ型Ｇａ
ＮＰ，ｉ型ＩｎＧａＮＡｓ，ｉ型ＩｎＧａＮＰなどをあ
げることができる。これらのうち、ｉ型ＧａＮは好適で
ある。なお、上部ｉ型半導体層５の材料としては、下部
ｉ型半導体層３の材料よりもバンドギャップエネルギー
が小さいものを用いることが好ましい。電流が流れやす
く、チャネルとしての機能向上が得られるからである。
【００１４】ｎ型半導体層４を構成するＧａＮ系化合物
半導体としては、例えば、ｎ型ＡｌＧａＮ，ｎ型Ｇａ
Ｎ，ｎＡｌＩｎＧａＮなどをあげることができる。これ
らのうち、ｎ型ＡｌＧａＮは好適である。なお、ｎ型半
導体層４をｎ型Ａｌ x Ｇａ 1-x Ｎで構成する場合、ｘが大
きい組成にするほど上部ｉ型半導体層５とのヘテロ接合
界面におけるヘテロ障壁（ΔＥｃ）を高くすることがで
き、２次元電子ガス層５ａにおける電子の閉じ込め効果
を高めることができる。しかし、ｘが０.５より大きく
なると、Ａｌ x Ｇａ 1-x Ｎは絶縁性を示し始めるので、ｘ
値は０.５以下に規制して導電性を確保することが必要
である。
半導体としては、例えば、ｎ型ＡｌＧａＮ，ｎ型Ｇａ
Ｎ，ｎＡｌＩｎＧａＮなどをあげることができる。これ
らのうち、ｎ型ＡｌＧａＮは好適である。なお、ｎ型半
導体層４をｎ型Ａｌ x Ｇａ 1-x Ｎで構成する場合、ｘが大
きい組成にするほど上部ｉ型半導体層５とのヘテロ接合
界面におけるヘテロ障壁（ΔＥｃ）を高くすることがで
き、２次元電子ガス層５ａにおける電子の閉じ込め効果
を高めることができる。しかし、ｘが０.５より大きく
なると、Ａｌ x Ｇａ 1-x Ｎは絶縁性を示し始めるので、ｘ
値は０.５以下に規制して導電性を確保することが必要
である。
【００１５】このｎ型半導体層４の成膜時に用いるｎ型
ドーパントとしては、例えば金属Ｓｉやジシラン（ＭＯ
ＣＶＤ法を適用して製造する場合）などをあげることが
できる。このｎ型半導体層４におけるｎ型ドーパントの
濃度は、後述する導電性ｎ型半導体層７ａ，７ｂにおけ
る濃度よりも低めに設定され、例えばｎ型ドーパントが
Ｓｉであるときは、２×１０17〜１×１０18cm-3程度に
する。
ドーパントとしては、例えば金属Ｓｉやジシラン（ＭＯ
ＣＶＤ法を適用して製造する場合）などをあげることが
できる。このｎ型半導体層４におけるｎ型ドーパントの
濃度は、後述する導電性ｎ型半導体層７ａ，７ｂにおけ
る濃度よりも低めに設定され、例えばｎ型ドーパントが
Ｓｉであるときは、２×１０17〜１×１０18cm-3程度に
する。
【００１６】絶縁層６を構成する材料としては、例え
ば、ｉ型ＡｌＧａＮ，ｉ型ＡＩｎＧａＮなどをあげるこ
とができ、また絶縁性のダイヤモンドであってもよい。
これらのうち、ｉ型ＡｌＧａＮは好適である。導電性ｎ
型半導体層７ａ，７ｂを構成するＧａＮ系化合物半導体
としては、前記したｎ型半導体層４の場合と同じ材料で
あればよく、そのうちでもｎ型ＧａＮが好適である。し
かし、上部ｉ型半導体層５とソース電極Ｓ，ドレイン電
極Ｇとの間でオーミック接触を実現するために、例えば
ｎ型ドーパントのドープ量を多くすることにより良好な
導電性が付与される。ｎ型ドーパントが例えばＳｉであ
る場合には、その濃度が８×１０17〜１×１０19cm-3程
度になるようにドーピングする。
ば、ｉ型ＡｌＧａＮ，ｉ型ＡＩｎＧａＮなどをあげるこ
とができ、また絶縁性のダイヤモンドであってもよい。
これらのうち、ｉ型ＡｌＧａＮは好適である。導電性ｎ
型半導体層７ａ，７ｂを構成するＧａＮ系化合物半導体
としては、前記したｎ型半導体層４の場合と同じ材料で
あればよく、そのうちでもｎ型ＧａＮが好適である。し
かし、上部ｉ型半導体層５とソース電極Ｓ，ドレイン電
極Ｇとの間でオーミック接触を実現するために、例えば
ｎ型ドーパントのドープ量を多くすることにより良好な
導電性が付与される。ｎ型ドーパントが例えばＳｉであ
る場合には、その濃度が８×１０17〜１×１０19cm-3程
度になるようにドーピングする。
【００１７】なお、導電性ｎ型半導体層としては、導電
性のｎ型ＧａＮよりもバンドギャップエネルギーが小さ
ければ、例えばｎ型ＧａＮＡｓ，ｎ型ＧａＮＰ，ｎ型Ｇ
ａＩｎＮＡｓ，ｎ型ＩｎＧａＮＰなどを用いることもで
きる。最後に、ゲート電極Ｇを構成する材料としては例
えばＡｕ／Ｐｔなどをあげることができ、またゲート電
極Ｇを構成する材料としては例えばＴｉ／Ａｌなどをあ
げることができる。
性のｎ型ＧａＮよりもバンドギャップエネルギーが小さ
ければ、例えばｎ型ＧａＮＡｓ，ｎ型ＧａＮＰ，ｎ型Ｇ
ａＩｎＮＡｓ，ｎ型ＩｎＧａＮＰなどを用いることもで
きる。最後に、ゲート電極Ｇを構成する材料としては例
えばＡｕ／Ｐｔなどをあげることができ、またゲート電
極Ｇを構成する材料としては例えばＴｉ／Ａｌなどをあ
げることができる。
【００１８】この構造のＨＥＭＴは、ゲート電極Ｇと上
部ｉ型半導体層５の間に絶縁層６を介装しているので高
電圧で作動させることができる。そのため、例えばゲー
ト電極Ｇに電圧ＶGを印加したとすると、ゲート電極Ｇ
の下では、図２のエネルギーバンド図で示したように、
上部ｉ型半導体層５の中には、ｎ型半導体層４とのヘテ
ロ接合界面に形成された２次元電子ガス層５ａ内への電
子の閉じ込め効果は高まり、電子の高速移動が実現す
る。
部ｉ型半導体層５の間に絶縁層６を介装しているので高
電圧で作動させることができる。そのため、例えばゲー
ト電極Ｇに電圧ＶGを印加したとすると、ゲート電極Ｇ
の下では、図２のエネルギーバンド図で示したように、
上部ｉ型半導体層５の中には、ｎ型半導体層４とのヘテ
ロ接合界面に形成された２次元電子ガス層５ａ内への電
子の閉じ込め効果は高まり、電子の高速移動が実現す
る。
【００１９】
【実施例】図１で示した積層構造のＨＥＭＴをＭＯＭＢ
Ｅ法により次のようにして製造した。まず、半絶縁性の
Ｓｉ単結晶基板１の上に、Ｇａ源として金属Ｇａ（５×
１０ -7Torr），Ｎ源としてジメチルヒドラジン（５×１
０-5Torr）を用い、成長温度６４０℃でエピタキシャル
成長を行い、厚み５０ÅのＧａＮバッファ層２を成膜し
た。
Ｅ法により次のようにして製造した。まず、半絶縁性の
Ｓｉ単結晶基板１の上に、Ｇａ源として金属Ｇａ（５×
１０ -7Torr），Ｎ源としてジメチルヒドラジン（５×１
０-5Torr）を用い、成長温度６４０℃でエピタキシャル
成長を行い、厚み５０ÅのＧａＮバッファ層２を成膜し
た。
【００２０】ついで、Ｎ源をアンモニア（５×１０-5To
rr）に切り換え、成長温度を８５０℃に上昇してエピタ
キシャル成長を行い、厚み５０００Åのｉ型ＧａＮ層３
を成膜した。なお、このときのキャリア濃度は５×１０
16cm-3以下となるように成膜条件を設定した。ついで、
金属Ａｌ（２×１０-7Torr）を供給し、またｎ型ドーパ
ントとして金属Ｓｉ（２×１０-9Torr）を供給し、成長
温度８５０℃でエピタキシャル成長を継続して、厚みが
５００Åのｎ型ＡｌＧａＮ層４を成膜した。このとき、
キャリア濃度は１×１０18cm-3となるように成膜条件を
設定した。
rr）に切り換え、成長温度を８５０℃に上昇してエピタ
キシャル成長を行い、厚み５０００Åのｉ型ＧａＮ層３
を成膜した。なお、このときのキャリア濃度は５×１０
16cm-3以下となるように成膜条件を設定した。ついで、
金属Ａｌ（２×１０-7Torr）を供給し、またｎ型ドーパ
ントとして金属Ｓｉ（２×１０-9Torr）を供給し、成長
温度８５０℃でエピタキシャル成長を継続して、厚みが
５００Åのｎ型ＡｌＧａＮ層４を成膜した。このとき、
キャリア濃度は１×１０18cm-3となるように成膜条件を
設定した。
【００２１】金属Ａｌと金属Ｓｉの供給を絶ち、金属Ｇ
ａ（５×１０-7Torr），アンモニア（５×１０-5Torr）
を用い、成長温度８５０℃でエピタキシャル成長を行
い、厚み２５００Åのｉ型ＧａＮ層５を成膜して積層構
造Ａを形成した。このとき、キャリア濃度は５×１０16
cm-3以下となるように成膜条件を設定した。そして次
に、金属Ｇａ（５×１０-7Torr），アンモニア（５×１
０-5Torr），ｎ型ドーパントとして金属Ｓｉ（２×１０
-9Torr）を用い、成長温度８５０℃でエピタキシャル成
長を行い、上記した積層構造Ａの上に厚み５００Åのｎ
型ＧａＮ層を成膜した。このとき、キャリア濃度は３×
１０18cm-3となるように成膜条件を設定した。なお、こ
の層は、図１における導電性ｎ型半導体層７ａ，７ｂと
して機能する。
ａ（５×１０-7Torr），アンモニア（５×１０-5Torr）
を用い、成長温度８５０℃でエピタキシャル成長を行
い、厚み２５００Åのｉ型ＧａＮ層５を成膜して積層構
造Ａを形成した。このとき、キャリア濃度は５×１０16
cm-3以下となるように成膜条件を設定した。そして次
に、金属Ｇａ（５×１０-7Torr），アンモニア（５×１
０-5Torr），ｎ型ドーパントとして金属Ｓｉ（２×１０
-9Torr）を用い、成長温度８５０℃でエピタキシャル成
長を行い、上記した積層構造Ａの上に厚み５００Åのｎ
型ＧａＮ層を成膜した。このとき、キャリア濃度は３×
１０18cm-3となるように成膜条件を設定した。なお、こ
の層は、図１における導電性ｎ型半導体層７ａ，７ｂと
して機能する。
【００２２】ついで、プラズマＣＶＤ法で上記ｎ型Ｇａ
Ｎ層の全面にＳｉＯ2膜を成膜し、ホトレジストでパタ
ーニングしたのち、水素とアルゴンとメタンの混合ガス
をプラズマ化したものをエッチャントにしてドライエッ
チングを行い、ソース電極とドレイン電極を装荷すべき
箇所を残して他の部分のＳｉＯ2膜を除去し、ｉ型Ｇａ
Ｎ層５の表面を露出させた。
Ｎ層の全面にＳｉＯ2膜を成膜し、ホトレジストでパタ
ーニングしたのち、水素とアルゴンとメタンの混合ガス
をプラズマ化したものをエッチャントにしてドライエッ
チングを行い、ソース電極とドレイン電極を装荷すべき
箇所を残して他の部分のＳｉＯ2膜を除去し、ｉ型Ｇａ
Ｎ層５の表面を露出させた。
【００２３】その後、全体の表面を被覆してＳｉＯ2膜
をプラズマＣＶＤ法で成膜し、ホトレジストでパターニ
ングしたのちゲート電極を装荷すべき箇所を含む部分を
エッチング除去し、そこに表出したｉ型ＧａＮ層５の上
に、金属Ｇａ（５×１０-7Torr），アンモニア（５×１
０-5Torr），金属Ａｌ（２×１０-7Torr）を用いて成長
温度８５０℃で選択成長を行い、厚み５００Åのｉ型Ａ
ｌＧａＮ層を成膜した。なお、この層が図１における絶
縁層６として機能する。
をプラズマＣＶＤ法で成膜し、ホトレジストでパターニ
ングしたのちゲート電極を装荷すべき箇所を含む部分を
エッチング除去し、そこに表出したｉ型ＧａＮ層５の上
に、金属Ｇａ（５×１０-7Torr），アンモニア（５×１
０-5Torr），金属Ａｌ（２×１０-7Torr）を用いて成長
温度８５０℃で選択成長を行い、厚み５００Åのｉ型Ａ
ｌＧａＮ層を成膜した。なお、この層が図１における絶
縁層６として機能する。
【００２４】ついで、フッ酸でＳｉＯ2膜をエッチング
除去したのち、再びプラズマＣＶＤ法で全面にＳｉＯ2
膜を成膜し、ゲート電極を装荷すべき箇所はマスキング
し、ソース電極とドレイン電極を装荷すべき箇所は開口
し、その開口部にＴｉ／Ａｌを蒸着してリフトオフする
ことによりｎ型ＧａＮ層７ａ，７ｂの上にソース電極Ｓ
とドレイン電極Ｇを装荷する。
除去したのち、再びプラズマＣＶＤ法で全面にＳｉＯ2
膜を成膜し、ゲート電極を装荷すべき箇所はマスキング
し、ソース電極とドレイン電極を装荷すべき箇所は開口
し、その開口部にＴｉ／Ａｌを蒸着してリフトオフする
ことによりｎ型ＧａＮ層７ａ，７ｂの上にソース電極Ｓ
とドレイン電極Ｇを装荷する。
【００２５】最後、前記マスキングをエッチング除去
し、その下のＳｉＯ2膜を開口し、ソース電極Ｓとドレ
イン電極Ｇの箇所をＳｉＯ2膜でマスキングしたのち、
上記開口部にＡｕ／Ｐｔを蒸着してリフトオフする。そ
の結果、ｉ型ＡｌＧａＮ層６の上にはゲート電極Ｇが装
荷される。このＨＥＭＴでは、ソース電極Ｓ，ドレイン
電極Ｄとｉ型ＧａＮ層５との間の接触抵抗は１×１０-6
Ω/cm2であり、充分に小さい値を示した。
し、その下のＳｉＯ2膜を開口し、ソース電極Ｓとドレ
イン電極Ｇの箇所をＳｉＯ2膜でマスキングしたのち、
上記開口部にＡｕ／Ｐｔを蒸着してリフトオフする。そ
の結果、ｉ型ＡｌＧａＮ層６の上にはゲート電極Ｇが装
荷される。このＨＥＭＴでは、ソース電極Ｓ，ドレイン
電極Ｄとｉ型ＧａＮ層５との間の接触抵抗は１×１０-6
Ω/cm2であり、充分に小さい値を示した。
【００２６】このＨＥＭＴの移動度は、７７Ｋで、７０
００cm2/V・secと高い値を示し、ショットキーのゲート
耐圧は５００Ｖを超え良好な特性を示した。またソース
ドレイン電流（Ｉds）５０mAでドレイン電圧２Ｖで飽和
するトランジスタ特性が得られた。
００cm2/V・secと高い値を示し、ショットキーのゲート
耐圧は５００Ｖを超え良好な特性を示した。またソース
ドレイン電流（Ｉds）５０mAでドレイン電圧２Ｖで飽和
するトランジスタ特性が得られた。
【００２７】
【発明の効果】以上の説明で明らかなように、本発明の
ＧａＮ系ＨＥＭＴは、ゲート電圧を５００Ｖにまで高め
ても故障を起こすことがなく、従来のＧａＮ系ＨＥＭＴ
に比べて高速動作をすることができる。これは、ゲート
電極とチャネル層との間を絶縁構造とし、かつゲート電
極の下の層構造をｉｎｉ構造することにより、上部ｉ型
半導体層とｎ型半導体層との接合界面に電子の閉じ込め
効果が優れている２次元電子ガス層が形成されるように
したことがもたらす効果である。
ＧａＮ系ＨＥＭＴは、ゲート電圧を５００Ｖにまで高め
ても故障を起こすことがなく、従来のＧａＮ系ＨＥＭＴ
に比べて高速動作をすることができる。これは、ゲート
電極とチャネル層との間を絶縁構造とし、かつゲート電
極の下の層構造をｉｎｉ構造することにより、上部ｉ型
半導体層とｎ型半導体層との接合界面に電子の閉じ込め
効果が優れている２次元電子ガス層が形成されるように
したことがもたらす効果である。
【図１】本発明のＨＥＭＴの層構造を示す断面図であ
る。
る。
【図２】本発明の層構造において、上部ｉ型半導体層付
近のエネルギーバンド図である。
近のエネルギーバンド図である。
１ 半絶縁性基板
２ バッファ層（ＧａＮ層）
３ 下部ｉ型半導体層（ｉ型ＧａＮ層）
４ ｎ型半導体層（Ｓｉドープｎ型ＡｌＧａＮ
層） ５ 上部ｉ型半導体層（ｉ型ＧａＮ層） ５ａ ２次元電子ガス層 ６ 絶縁層（ｉ型ＡｌＧａＮ層） ７ａ，７ｂ 導電性ｎ型半導体層（Ｓｉドープｎ型Ｇａ
Ｎ層）
層） ５ 上部ｉ型半導体層（ｉ型ＧａＮ層） ５ａ ２次元電子ガス層 ６ 絶縁層（ｉ型ＡｌＧａＮ層） ７ａ，７ｂ 導電性ｎ型半導体層（Ｓｉドープｎ型Ｇａ
Ｎ層）
Claims (2)
- 【請求項１】 半絶縁性基板の上に、下部ｉ型半導体
層，ｎ型ドーパントの濃度が２×１０ 17 〜１×１０ 18 cm
-3 のｎ型半導体層，および上部ｉ型半導体層をこの順序
で積層して成る積層構造が形成され、前記各半導体層は
いずれもＧａＮ系化合物半導体から成り、かつ、前記上
部ｉ型半導体層の上には、絶縁層を介してゲート電極が
装荷され、また、前記上部ｉ型半導体層の上には、Ｇａ
Ｎ系化合物半導体から成る導電性ｎ型半導体層を介して
ソース電極とドレイン電極がそれぞれ装荷されているこ
とを特徴とする高移動度トランジスタ。 - 【請求項２】 前記下部ｉ型半導体層と上部ｉ型半導体
層がｉ型ＧａＮから成り、前記ｎ型半導体層がｎ型Ａｌ
ＧａＮから成り、前記絶縁層がｉ型ＡｌＧａＮから成
り、前記導電性ｎ型半導体層がｎ型ＧａＮから成る請求
項１の高移動度トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05706998A JP3439111B2 (ja) | 1998-03-09 | 1998-03-09 | 高移動度トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05706998A JP3439111B2 (ja) | 1998-03-09 | 1998-03-09 | 高移動度トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11261052A JPH11261052A (ja) | 1999-09-24 |
| JP3439111B2 true JP3439111B2 (ja) | 2003-08-25 |
Family
ID=13045171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05706998A Expired - Lifetime JP3439111B2 (ja) | 1998-03-09 | 1998-03-09 | 高移動度トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3439111B2 (ja) |
Families Citing this family (19)
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| JP2009509343A (ja) * | 2005-09-16 | 2009-03-05 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | Ｎ極窒化アルミニウムガリウム／窒化ガリウムエンハンスメントモード電界効果トランジスタ |
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| US8878245B2 (en) | 2006-11-30 | 2014-11-04 | Cree, Inc. | Transistors and method for making ohmic contact to transistors |
| US8021904B2 (en) | 2007-02-01 | 2011-09-20 | Cree, Inc. | Ohmic contacts to nitrogen polarity GaN |
| US8212290B2 (en) | 2007-03-23 | 2012-07-03 | Cree, Inc. | High temperature performance capable gallium nitride transistor |
| US8368100B2 (en) | 2007-11-14 | 2013-02-05 | Cree, Inc. | Semiconductor light emitting diodes having reflective structures and methods of fabricating same |
| JPWO2009081584A1 (ja) | 2007-12-26 | 2011-05-06 | 日本電気株式会社 | 半導体装置 |
| US8674407B2 (en) | 2008-03-12 | 2014-03-18 | Renesas Electronics Corporation | Semiconductor device using a group III nitride-based semiconductor |
| JP2010118556A (ja) | 2008-11-13 | 2010-05-27 | Furukawa Electric Co Ltd:The | 半導体装置および半導体装置の製造方法 |
| TWI476933B (zh) * | 2012-03-27 | 2015-03-11 | Hon Hai Prec Ind Co Ltd | 薄膜電晶體 |
| JP5673725B2 (ja) * | 2013-04-22 | 2015-02-18 | 富士通株式会社 | 化合物半導体積層構造 |
| CN109564855B (zh) * | 2016-08-18 | 2023-08-22 | 雷声公司 | 使用离子注入的高电阻率氮化物缓冲层的半导体材料生长 |
-
1998
- 1998-03-09 JP JP05706998A patent/JP3439111B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11261052A (ja) | 1999-09-24 |
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