JP3460095B2 - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/701—IGFETs having ferroelectric gate insulators, e.g. ferroelectric FETs
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、強誘電体の分極特性を
利用した電界効果型トランジスタ構造を有する強誘電体
メモリに関する。半導体メモリは、電子産業において大
型コンピュータから家電製品にいたるまで、ＣＰＵと共
に不可欠な電子部品であり、近年、ＤＲＡＭを中心とし
たメモリの大容量化への速度が早まっており、２５６Ｍ
の記憶容量を有するメモリが試作されている。 【０００２】しかしながら、従来の半導体メモリは、そ
の構造が複雑で、製造工程数が多いため、あと１〜２世
代で限界に達すると考えられており、新たな構成のメモ
リを開発することが急務になっている。また、ＤＲＡＭ
やＳＲＡＭのように記憶保持に電源が必要なメモリに対
し、記憶保持に電源を必要としないＥＰＲＯＭやフラッ
シュメモリと呼ばれる不揮発性メモリが、ハードディス
ク等の磁気メモリに置き換えられるものとして注目され
ている（枡岡富士雄著「躍進するフラッシュメモリ」工
業調査会 参照）。 【０００３】一方、電気量を記憶する特性を有する種々
の電気材料の中で強誘電体は、従来のキャパシタに比べ
て数十倍の容量を確保することができ、不揮発性にでき
るという特徴をもち、さらには、別に蓄積キャパシタが
不要で、非破壊読み出し可能な強誘電体メモリ等、１Ｇ
以降の大容量メモリを形成するための候補技術として注
目されている（垂井康夫 日経マイクロデバイス１９９
３年７月号「強誘電体メモリーのスケーリングを検討、
微細化に対する有望性を立証」参照）。 【０００４】 【従来の技術】従来から、強誘電体のメモリへの応用と
して、ＭＦＳ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉ
ｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ構造が
提案されている。これは、ＦＥＴのゲート絶縁膜を強誘
電体に置き換えた構造を有し、強誘電体の残留分極によ
りチャネルの半導体にキャリアを誘起し、分極電荷によ
る半導体内のキャリアの移動に変化を与えるものであ
る。 【０００５】現在のところ、強誘電体に単結晶のＴＧＳ
（Ｔｒｉｇｒｉｃｉｎｅ Ｓｕｌｆａｔｅ）を用い、そ
の上にチャネルとしてＣｄＳ薄膜を形成してトランジス
タを形成した構造、あるいは、ＳｉＭＯＳトランジスタ
の絶縁膜を強誘電体に代えた構造において、強誘電体メ
モリとして動作した旨の報告がある。 【０００６】 【発明が解決しようとする課題】前述したように、強誘
電体メモリを実現しようとすると、半導体チャネルと強
誘電体を接合することが必要になる。しかしながら、Ｐ
ＺＴやＢａＴｉＯ3 等の強誘電体は酸化物材料であり、
ＳｉやＧａＡｓ等の半導体材料との整合性において問題
がある。 【０００７】例えば、強誘電体である酸化物からチャネ
ルの半導体へ酸素が拡散した場合、界面での電荷のトラ
ップによって動作が不安定になったり、半導体の特性劣
化を招くことがある。また、特性の良好な強誘電体を形
成するためには５００℃以上の高温処理が必要になる
が、半導体上に強誘電体を形成すると、元素の拡散等に
よる特性の劣化が問題になる。 【０００８】したがって、強誘電体メモリを再現性よく
実現するためには、チャネルやゲート絶縁膜を接合した
場合に、劣化が生じない材料を選択して用いることが不
可欠である。本発明は、特性の劣化がない強誘電体メモ
リを再現性よく実現する手段を提供することを目的とす
る。 【０００９】 【課題を解決するための手段】本発明に依る強誘電体メ
モリに於いては、基板と、前記基板上に形成されたＳｒ
ＴｉＯ 3 膜からなるチャネルと、前記チャネル上に形成
され、キャリアを前記チャネル注入するソース電極と、
前記チャネル上に前記ソース電極とは離れて形成され、
キャリアを収集するドレイン電極と、前記ソース電極に
対応して設けられたソース領域と、前記ドレイン電極に
対応して設けられたドレイン領域と、キャリアパスとし
て、前記ドレイン電極と前記ソース電極との間に設けら
れたチャネル領域と、少なくとも前記チャネル領域を覆
うようにチャネル付近に設けられた強誘電体層と、前記
チャネル領域上に設けられ前記強誘電体層に接続される
第１の制御電極と、前記基板上に設けられた第２の制御
電極とで構成される書き込み制御手段とを有することを
特徴とする。 【００１０】 【００１１】 【００１２】 【００１３】 【００１４】 【００１５】 【００１６】 【作用】図１は、本発明の強誘電体メモリの原理説明図
である。この図において、１は酸化物チャネル、２は強
誘電体ゲート絶縁膜、３はソース電極、４はドレイン電
極、５はゲート電極、６は接地電極である。 【００１７】本発明の強誘電体メモリにおいては、例え
ば、ＳｒＴｉＯ3 等のペロブスカイト型酸化物チャネル
１の一面上に、ＰｂＴｉＯ3 ，ＰＺＴ（ＰｂＺｒＯ3 ＋
ＰｂＴｉＯ3 ）等の強誘電体ゲート絶縁膜２が形成さ
れ、この酸化物チャネル１の両端にソース電極３とドレ
イン電極４が形成され、強誘電体ゲート絶縁膜２の上に
ゲート電極５が形成され、酸化物チャネル１の下側に接
地電極６が形成されている。 【００１８】この強誘電体メモリにおいて、ゲート電極
５と接地電極６との間に電圧を印加すると、強誘電体ゲ
ート絶縁膜２が分極し、この分極した電荷が酸化物チャ
ネル１の表面電荷に影響を与え、その状態を持続するか
ら、ゲート電極５に印加する信号をソース電極３とドレ
イン電極４間のコンダクタンスの変化として記憶させる
ことができる。 【００１９】本発明の強誘電体メモリにおいては、強誘
電体を形成する温度においても元素拡散等がなく、界面
制御等の点で整合性がよい材料をチャネルとして利用で
きれば、強誘電体メモリを再現性よく製造することがで
きる。 【００２０】例えば、ＳｒＴｉＯ3 等のペロブスカイト
型酸化物は、ＰＺＴ等の強誘電体材料等との整合性がよ
く、ＳｒＴｉＯ3 基板上にＰＺＴ等の良質の強誘電体薄
膜を形成することができる。 【００２１】さらに、ペロブスカイトやスピネル構造を
もつ酸化物ではドーピング等によって絶縁体から金属相
までキャリアを制御することが可能であり、トランジス
タのチャネルとして利用することができる。したがっ
て、本発明によると、強誘電体メモリを制御性よく、か
つ再現性よく実現することができる。 【００２２】 【実施例】以下、本発明の実施例を説明する。 （第１実施例）図２は、第１実施例の強誘電体メモリの
構成説明図である。この図において、１１は強誘電体基
板、１２は酸化物薄膜、１３はソース電極１４はドレイ
ン電極、１５はゲート電極、１６は接地電極である。 【００２３】この実施例の強誘電体メモリにおいては、
ＰｂＴｉＯ3 からなる単結晶の強誘電体基板１１の上
に、ＳｒＴｉＯ3 からなる酸化物薄膜１２からなるチャ
ネルが形成され、この酸化物薄膜１２の両端に、ソース
電極１３とドレイン電極１４が形成され、この酸化物薄
膜１２の上にゲート電極１５が形成され、強誘電体基板
１１の下に接地電極１６が形成されている。なお、酸化
物薄膜１２とゲート電極１５の界面には電位障壁が生じ
るため、ゲート電極１５と酸化物薄膜１２の間は絶縁さ
れている。 【００２４】この強誘電体メモリにおいて、ゲート電極
１５と接地電極１６との間に電圧を印加すると、強誘電
体基板１１が分極し、酸化物薄膜１２からなるチャネル
の表面電荷に影響を与え、ゲート電極１５に印加する信
号をソース電極１３とドレイン電極１４間のコンダクタ
ンスの変化として記憶させることができる。 【００２５】この実施例の強誘電体メモリは、ＰｂＴｉ
Ｏ3 からなる強誘電体基板１１の上に、ＳｒＴｉＯ3 か
らなる酸化物薄膜１２をスパッタ、ＣＶＤ、レーザでポ
ジション、ゾルゲル法等、適宜の成膜技術を用いること
によって容易に製造することができる。また、ＰｂＴｉ
Ｏ3 およびＳｒＴｉＯ3 はともにペロブスカイト型構造
をもつ酸化膜であり、格子定数や元素拡散等の点で整合
性が優れている。 【００２６】（第２実施例）図３は、第２実施例の強誘
電体メモリの構成説明図である。この図において、２１
は酸化物基板、２２は強誘電体薄膜、２３はソース電
極、２４はドレイン電極、２５はゲート電極、２６は接
地電極である。 【００２７】この実施例の強誘電体メモリにおいては、
ＳｒＴｉＯ3 からなる酸化物基板２１の上に、ＰＺＴか
らなる強誘電体薄膜２２からなるゲート絶縁膜が形成さ
れ、この酸化物基板２１からなるチャネルの両端に、ソ
ース電極２３とドレイン電極２４が形成され、この強誘
電体薄膜２２からなるゲート絶縁膜の上にゲート電極２
５が形成され、ＳｒＴｉＯ3 からなる酸化物基板２１の
下に接地電極２６が形成されている。なお、酸化物基板
２１と接地電極２６の界面には電位障壁が生じるため、
接地電極２６と酸化物基板２１の間は絶縁されている。 【００２８】この強誘電体メモリにおいて、ゲート電極
２５と接地電極２６との間に電圧を印加すると、強誘電
体薄膜２２が分極し、酸化物基板２１からなるチャネル
の表面電荷に影響を与え、ゲート電極２５に印加する信
号をソース電極２３とドレイン電極２４の間のコンダク
タンスの変化として記憶させることができる。 【００２９】この実施例の強誘電体メモリは、ＳｒＴｉ
Ｏ3 からなる酸化物基板２１の上に、ＰＺＴからなる強
誘電体薄膜２２をスパッタ等の成膜技術を用いることに
よって容易に製造することができる。また、ＰＺＴおよ
びＳｒＴｉＯ3 はともにペロブスカイト型構造をもつ酸
化膜であり、格子定数や元素拡散等の点で整合性が優れ
ている。 【００３０】（第３実施例）図４は、第３実施例の強誘
電体メモリの構成説明図である。この図において、３１
はＭｇＯ基板、３２は酸化物薄膜、３３は強誘電体薄
膜、３４はソース電極、３５はドレイン電極、３６はゲ
ート電極である。 【００３１】この実施例の強誘電体メモリにおいては、
酸化物薄膜の形成温度に耐えるＭｇＯ基板３１の上に、
ＳｒＴｉＯ3 からなる酸化物薄膜３２とＰＺＴからなる
強誘電体薄膜３３が形成され、この酸化物薄膜３２から
なるチャネルの両端に、ソース電極３４とドレイン電極
３５が形成され、この強誘電体薄膜３３からなるゲート
絶縁膜の上にゲート電極３６が形成されている。 【００３２】この強誘電体メモリにおいて、ゲート電極
３６に電圧を印加すると、強誘電体薄膜３３からなるゲ
ート絶縁膜が分極し、酸化物薄膜３２からなるチャネル
の表面電荷に影響を与え、ゲート電極３６に印加する信
号をソース電極３４とドレイン電極３５の間のコンダク
タンスの変化として記憶させることができる。 【００３３】この実施例の強誘電体メモリは、ＭｇＯ基
板３１の上に、ＳｒＴｉＯ3 からなる酸化物薄膜３２と
ＰＺＴからなる強誘電体薄膜３３をスパッタ等の成膜技
術を用いることによって容易に製造することができる。
なお、上に形成するＳｒＴｉＯ3 との整合性がよいＭｇ
Ｏ基板３１に代えて、ＹＳＺ（Ｙｔｔｒｉｕｍ Ｓｔａ
ｂｉｌｉｚｅｄ Ｚｉｒｃｏｎｉｕｍ）を用いることが
できる。 【００３４】（第４実施例）図５は、第４実施例の強誘
電体メモリの構成説明図である。この図において、４１
はＭｇＯ基板、４２は接地層、４３は酸化物薄膜、４４
は強誘電体薄膜、４５はソース電極、４６はドレイン電
極、４７はゲート電極、４８は接地電極である。 【００３５】この実施例の強誘電体メモリにおいては、
ＭｇＯ基板４１の上に、Ｐｔからなる接地層４２、Ｓｒ
ＴｉＯ3 からなる酸化物薄膜４３、ＰＺＴからなる強誘
電体薄膜４４が形成され、この酸化物薄膜４３からなる
チャネルの両端に、ソース電極４５とドレイン電極４６
が形成され、この強誘電体薄膜４４からなるゲート絶縁
膜の上にゲート電極４７が形成され、接地層４２に接地
電極４８が形成されている。 【００３６】この強誘電体メモリにおいて、ゲート電極
４７と接地電極４８の間に電圧を印加すると、強誘電体
薄膜４４からなるゲート絶縁膜が分極し、酸化物薄膜４
３からなるチャネルの表面電荷に影響を与え、ゲート電
極４７に印加する信号をソース電極４５とドレイン電極
４６の間のコンダクタンスの変化として記憶させること
ができる。 【００３７】この実施例の強誘電体メモリは、ＭｇＯ基
板４１の上に、Ｐｔからなる接地層４２、ＳｒＴｉＯ3
からなる酸化物薄膜４３、ＰＺＴからなる強誘電体薄膜
４４をスパッタ等の成膜技術を用いることによって容易
に製造することができ、ゲート絶縁膜の上にゲート電極
４７の他にＰｔからなる接地層４２を形成して、この間
に信号を印加するようにしたため、強誘電体薄膜４４の
分極を大きくすることができる。なお、ＭｇＯ基板４１
に代えて、ＹＳＺを用いることができる。 【００３８】（第５実施例）図６は、第５実施例の強誘
電体メモリの構成説明図である。この図において、５１
はＭｇＯ基板、５２は接地層、５３は強誘電体薄膜、５
４は酸化物薄膜、５５はソース電極、５６はドレイン電
極、５７はゲート電極、５８は接地電極である。 【００３９】この実施例の強誘電体メモリにおいては、
ＭｇＯ基板５１の上に、Ｐｔからなる接地層５２、ＰＺ
Ｔからなる強誘電体薄膜５３、ＳｒＴｉＯ3 からなる酸
化物薄膜５４が形成され、この酸化物薄膜５４からなる
チャネルの両端に、ソース電極５５とドレイン電極５６
が形成され、この酸化物薄膜５４からなるチャネルの上
の、ソース電極５５とドレイン電極５６の間にゲート電
極５７が形成され、接地層５２に接地電極５８が形成さ
れている。なお、酸化物薄膜５４とゲート電極５７の界
面には電位障壁が生じるため、ゲート電極５７と酸化物
薄膜５４の間は絶縁されている。 【００４０】この強誘電体メモリにおいて、ゲート電極
５７と接地電極５８の間に電圧を印加すると、強誘電体
薄膜５３からなるゲート絶縁膜が分極し、酸化物薄膜５
４からなるチャネルの表面電荷に影響を与え、ゲート電
極５７に印加する信号をソース電極５５とドレイン電極
５６の間のコンダクタンスの変化として記憶させること
ができる。 【００４１】この実施例の強誘電体メモリは、ＭｇＯ基
板５１の上に、Ｐｔからなる接地層５２、ＰＺＴからな
る強誘電体薄膜５３、ＳｒＴｉＯ3 からなる酸化物薄膜
５４をスパッタ等の成膜技術を用いることによって容易
に製造することができ、ＰＺＴからなる強誘電体薄膜５
３を挟んで、ゲート電極５７とＰｔからなる接地層５２
を形成して、この間に信号を印加するようにしたため、
強誘電体薄膜５３の分極を大きくすることができる。な
お、ＭｇＯ基板５１に代えて、ＹＳＺを用いることがで
きる。 【００４２】（第６実施例）図７は、第６実施例の強誘
電体メモリの構成説明図である。この図において、６１
はＭｇＯ基板、６２は接地層、６３は酸化物薄膜、６４
は強誘電体薄膜、６５はソース電極、６６はドレイン電
極、６７はゲート電極、６８は接地電極である。 【００４３】この実施例の強誘電体メモリにおいては、
ＭｇＯ基板６１の上に、高ドープして金属相に変換され
たＳｒＴｉＯ3 からなる低抵抗の接地層６２、ＳｒＴｉ
Ｏ3からなる酸化物薄膜６３、ＰＺＴからなる強誘電体
薄膜６４が形成され、この酸化物薄膜６３からなるチャ
ネルの両端に、ソース電極６５とドレイン電極６６が形
成され、このＰＺＴからなる強誘電体薄膜６４の上にゲ
ート電極６７が形成され、接地層６２に接地電極６８が
形成されている。 【００４４】この強誘電体メモリにおいて、ゲート電極
６７と接地電極６８の間に電圧を印加すると、強誘電体
薄膜６４からなるゲート絶縁膜が分極し、酸化物薄膜６
３からなるチャネルの表面電荷に影響を与え、ゲート電
極６７に印加する信号をソース電極６５とドレイン電極
６６の間のコンダクタンスの変化として記憶させること
ができる。 【００４５】この実施例の強誘電体メモリは、ＭｇＯ基
板６１の上に、例えばＮｂを高ドープして金属相に変換
されたＳｒＴｉＯ3 からなる接地層６２を形成し、引き
続いてドープ量を減少して高抵抗化した層を形成し、さ
らに引き続いてチャネルとして要求される抵抗値を与え
るドープ量のＳｒＴｉＯ3 からなる酸化物薄膜６３を形
成し、その上にＰＺＴからなる強誘電体薄膜６４をスパ
ッタ等の成膜技術を用いることによって容易に製造する
ことができ、ＰＺＴからなる強誘電体薄膜６４を挟ん
で、ゲート電極６７と接地層６２を形成し、この間に信
号を印加するようにしたため、強誘電体薄膜６４の分極
を大きくすることができる。 【００４６】このように、接地層６２とチャネルとなる
酸化物薄膜６３を共にＳｒＴｉＯ3によって形成してい
るため、両者間に結晶構造の差異がなく、さらに、その
上に形成される強誘電体薄膜６４のＰＺＴの結晶構造と
同じであるため、チャネルの結晶構造を向上し、特性を
改善することができる。なお、ＭｇＯ基板６１に代え
て、ＹＳＺを用いることができる。 【００４７】（第７実施例）図８は、第７実施例の強誘
電体メモリの構成説明図である。この図において、７１
はＭｇＯ基板、７２は接地層、７３は強誘電体薄膜、７
４は酸化物薄膜、７５はソース電極、７６はドレイン電
極、７７はゲート電極、７８は接地電極である。 【００４８】この実施例の強誘電体メモリにおいては、
ＭｇＯ基板７１の上に、高ドープして金属相に変換され
たＰＺＴからなる低抵抗の接地層７２、ＰＺＴからなる
強誘電体薄膜７３、ＳｒＴｉＯ3 からなる酸化物薄膜７
４が形成され、この酸化物薄膜７４からなるチャネルの
両端に、ソース電極７５とドレイン電極７６が形成さ
れ、この酸化物薄膜７４からなるチャネルの上のソース
電極７５とドレイン電極７６の間にゲート電極７７が形
成され、接地層７２に接地電極７８が形成されている。 【００４９】なお、酸化物薄膜７４とゲート電極７７の
界面には電位障壁が生じるため、ゲート電極７７と酸化
物薄膜７４の間は絶縁されている。 【００５０】この強誘電体メモリにおいて、ゲート電極
７７と接地電極７８の間に電圧を印加すると、強誘電体
薄膜７３からなるゲート絶縁膜が分極し、酸化物薄膜７
４からなるチャネルの表面電荷に影響を与え、ゲート電
極７７と接地電極７８の間に印加する信号をソース電極
７５とドレイン電極７６の間のコンダクタンスの変化と
して記憶させることができる。 【００５１】この実施例の強誘電体メモリは、ＭｇＯ基
板７１の上に、酸素欠損等によって高ドープして金属相
に変換されたＰＺＴからなる接地層７２を形成し、引き
続いてＰＺＴからなる強誘電体薄膜７３を形成し、その
上にＳｒＴｉＯ3 からなる酸化物薄膜７４をスパッタ等
の成膜技術を用いることによって容易に製造することが
でき、ＰＺＴからなる強誘電体薄膜７３を挟んで、ゲー
ト電極７７と接地層７２を形成し、この間に信号を印加
するようにしたため、強誘電体薄膜７３の分極を大きく
することができる。 【００５２】このように、接地層７２とゲート絶縁膜と
なる強誘電体薄膜７３を共にＰＺＴによって形成してい
るため、両者間に結晶構造の差異がなく、さらに、その
上に形成される酸化物薄膜７４のＳｒＴｉＯ3 の結晶構
造と同じであるため、チャネルの結晶構造を向上し、特
性を改善することができる。なお、ＭｇＯ基板７１に代
えて、ＹＳＺを用いることができる。 【００５３】（第８実施例）ソース電極、ドレイン電
極、ゲート電極の少なくとも一部をＩＴＯ等の透明導電
薄膜にし、透明基板を用いると、酸化物薄膜や強誘電体
薄膜が透明であるから、可視光に対して透明な強誘電体
メモリを実現することができ、例えば、液晶表示装置等
の回路中に使用することができる。 【００５４】なお、前記の実施例においては、説明の便
宜上、ゲート電極と接地層を区別して説明したが、この
ゲート電極と接地層の間には本質的な差異はなく、逆の
名称を与えることもできる。 【００５５】 【発明の効果】以上説明したように、本発明によると、
強誘電体と整合性のよい酸化物をチャネルに用いること
により、再現性よくＦＥＴ構造を有する強誘電体メモリ
を製造することができるという効果を奏し、コンピュー
タ技術分野において寄与するところが大きい。
利用した電界効果型トランジスタ構造を有する強誘電体
メモリに関する。半導体メモリは、電子産業において大
型コンピュータから家電製品にいたるまで、ＣＰＵと共
に不可欠な電子部品であり、近年、ＤＲＡＭを中心とし
たメモリの大容量化への速度が早まっており、２５６Ｍ
の記憶容量を有するメモリが試作されている。 【０００２】しかしながら、従来の半導体メモリは、そ
の構造が複雑で、製造工程数が多いため、あと１〜２世
代で限界に達すると考えられており、新たな構成のメモ
リを開発することが急務になっている。また、ＤＲＡＭ
やＳＲＡＭのように記憶保持に電源が必要なメモリに対
し、記憶保持に電源を必要としないＥＰＲＯＭやフラッ
シュメモリと呼ばれる不揮発性メモリが、ハードディス
ク等の磁気メモリに置き換えられるものとして注目され
ている（枡岡富士雄著「躍進するフラッシュメモリ」工
業調査会 参照）。 【０００３】一方、電気量を記憶する特性を有する種々
の電気材料の中で強誘電体は、従来のキャパシタに比べ
て数十倍の容量を確保することができ、不揮発性にでき
るという特徴をもち、さらには、別に蓄積キャパシタが
不要で、非破壊読み出し可能な強誘電体メモリ等、１Ｇ
以降の大容量メモリを形成するための候補技術として注
目されている（垂井康夫 日経マイクロデバイス１９９
３年７月号「強誘電体メモリーのスケーリングを検討、
微細化に対する有望性を立証」参照）。 【０００４】 【従来の技術】従来から、強誘電体のメモリへの応用と
して、ＭＦＳ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉ
ｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ構造が
提案されている。これは、ＦＥＴのゲート絶縁膜を強誘
電体に置き換えた構造を有し、強誘電体の残留分極によ
りチャネルの半導体にキャリアを誘起し、分極電荷によ
る半導体内のキャリアの移動に変化を与えるものであ
る。 【０００５】現在のところ、強誘電体に単結晶のＴＧＳ
（Ｔｒｉｇｒｉｃｉｎｅ Ｓｕｌｆａｔｅ）を用い、そ
の上にチャネルとしてＣｄＳ薄膜を形成してトランジス
タを形成した構造、あるいは、ＳｉＭＯＳトランジスタ
の絶縁膜を強誘電体に代えた構造において、強誘電体メ
モリとして動作した旨の報告がある。 【０００６】 【発明が解決しようとする課題】前述したように、強誘
電体メモリを実現しようとすると、半導体チャネルと強
誘電体を接合することが必要になる。しかしながら、Ｐ
ＺＴやＢａＴｉＯ3 等の強誘電体は酸化物材料であり、
ＳｉやＧａＡｓ等の半導体材料との整合性において問題
がある。 【０００７】例えば、強誘電体である酸化物からチャネ
ルの半導体へ酸素が拡散した場合、界面での電荷のトラ
ップによって動作が不安定になったり、半導体の特性劣
化を招くことがある。また、特性の良好な強誘電体を形
成するためには５００℃以上の高温処理が必要になる
が、半導体上に強誘電体を形成すると、元素の拡散等に
よる特性の劣化が問題になる。 【０００８】したがって、強誘電体メモリを再現性よく
実現するためには、チャネルやゲート絶縁膜を接合した
場合に、劣化が生じない材料を選択して用いることが不
可欠である。本発明は、特性の劣化がない強誘電体メモ
リを再現性よく実現する手段を提供することを目的とす
る。 【０００９】 【課題を解決するための手段】本発明に依る強誘電体メ
モリに於いては、基板と、前記基板上に形成されたＳｒ
ＴｉＯ 3 膜からなるチャネルと、前記チャネル上に形成
され、キャリアを前記チャネル注入するソース電極と、
前記チャネル上に前記ソース電極とは離れて形成され、
キャリアを収集するドレイン電極と、前記ソース電極に
対応して設けられたソース領域と、前記ドレイン電極に
対応して設けられたドレイン領域と、キャリアパスとし
て、前記ドレイン電極と前記ソース電極との間に設けら
れたチャネル領域と、少なくとも前記チャネル領域を覆
うようにチャネル付近に設けられた強誘電体層と、前記
チャネル領域上に設けられ前記強誘電体層に接続される
第１の制御電極と、前記基板上に設けられた第２の制御
電極とで構成される書き込み制御手段とを有することを
特徴とする。 【００１０】 【００１１】 【００１２】 【００１３】 【００１４】 【００１５】 【００１６】 【作用】図１は、本発明の強誘電体メモリの原理説明図
である。この図において、１は酸化物チャネル、２は強
誘電体ゲート絶縁膜、３はソース電極、４はドレイン電
極、５はゲート電極、６は接地電極である。 【００１７】本発明の強誘電体メモリにおいては、例え
ば、ＳｒＴｉＯ3 等のペロブスカイト型酸化物チャネル
１の一面上に、ＰｂＴｉＯ3 ，ＰＺＴ（ＰｂＺｒＯ3 ＋
ＰｂＴｉＯ3 ）等の強誘電体ゲート絶縁膜２が形成さ
れ、この酸化物チャネル１の両端にソース電極３とドレ
イン電極４が形成され、強誘電体ゲート絶縁膜２の上に
ゲート電極５が形成され、酸化物チャネル１の下側に接
地電極６が形成されている。 【００１８】この強誘電体メモリにおいて、ゲート電極
５と接地電極６との間に電圧を印加すると、強誘電体ゲ
ート絶縁膜２が分極し、この分極した電荷が酸化物チャ
ネル１の表面電荷に影響を与え、その状態を持続するか
ら、ゲート電極５に印加する信号をソース電極３とドレ
イン電極４間のコンダクタンスの変化として記憶させる
ことができる。 【００１９】本発明の強誘電体メモリにおいては、強誘
電体を形成する温度においても元素拡散等がなく、界面
制御等の点で整合性がよい材料をチャネルとして利用で
きれば、強誘電体メモリを再現性よく製造することがで
きる。 【００２０】例えば、ＳｒＴｉＯ3 等のペロブスカイト
型酸化物は、ＰＺＴ等の強誘電体材料等との整合性がよ
く、ＳｒＴｉＯ3 基板上にＰＺＴ等の良質の強誘電体薄
膜を形成することができる。 【００２１】さらに、ペロブスカイトやスピネル構造を
もつ酸化物ではドーピング等によって絶縁体から金属相
までキャリアを制御することが可能であり、トランジス
タのチャネルとして利用することができる。したがっ
て、本発明によると、強誘電体メモリを制御性よく、か
つ再現性よく実現することができる。 【００２２】 【実施例】以下、本発明の実施例を説明する。 （第１実施例）図２は、第１実施例の強誘電体メモリの
構成説明図である。この図において、１１は強誘電体基
板、１２は酸化物薄膜、１３はソース電極１４はドレイ
ン電極、１５はゲート電極、１６は接地電極である。 【００２３】この実施例の強誘電体メモリにおいては、
ＰｂＴｉＯ3 からなる単結晶の強誘電体基板１１の上
に、ＳｒＴｉＯ3 からなる酸化物薄膜１２からなるチャ
ネルが形成され、この酸化物薄膜１２の両端に、ソース
電極１３とドレイン電極１４が形成され、この酸化物薄
膜１２の上にゲート電極１５が形成され、強誘電体基板
１１の下に接地電極１６が形成されている。なお、酸化
物薄膜１２とゲート電極１５の界面には電位障壁が生じ
るため、ゲート電極１５と酸化物薄膜１２の間は絶縁さ
れている。 【００２４】この強誘電体メモリにおいて、ゲート電極
１５と接地電極１６との間に電圧を印加すると、強誘電
体基板１１が分極し、酸化物薄膜１２からなるチャネル
の表面電荷に影響を与え、ゲート電極１５に印加する信
号をソース電極１３とドレイン電極１４間のコンダクタ
ンスの変化として記憶させることができる。 【００２５】この実施例の強誘電体メモリは、ＰｂＴｉ
Ｏ3 からなる強誘電体基板１１の上に、ＳｒＴｉＯ3 か
らなる酸化物薄膜１２をスパッタ、ＣＶＤ、レーザでポ
ジション、ゾルゲル法等、適宜の成膜技術を用いること
によって容易に製造することができる。また、ＰｂＴｉ
Ｏ3 およびＳｒＴｉＯ3 はともにペロブスカイト型構造
をもつ酸化膜であり、格子定数や元素拡散等の点で整合
性が優れている。 【００２６】（第２実施例）図３は、第２実施例の強誘
電体メモリの構成説明図である。この図において、２１
は酸化物基板、２２は強誘電体薄膜、２３はソース電
極、２４はドレイン電極、２５はゲート電極、２６は接
地電極である。 【００２７】この実施例の強誘電体メモリにおいては、
ＳｒＴｉＯ3 からなる酸化物基板２１の上に、ＰＺＴか
らなる強誘電体薄膜２２からなるゲート絶縁膜が形成さ
れ、この酸化物基板２１からなるチャネルの両端に、ソ
ース電極２３とドレイン電極２４が形成され、この強誘
電体薄膜２２からなるゲート絶縁膜の上にゲート電極２
５が形成され、ＳｒＴｉＯ3 からなる酸化物基板２１の
下に接地電極２６が形成されている。なお、酸化物基板
２１と接地電極２６の界面には電位障壁が生じるため、
接地電極２６と酸化物基板２１の間は絶縁されている。 【００２８】この強誘電体メモリにおいて、ゲート電極
２５と接地電極２６との間に電圧を印加すると、強誘電
体薄膜２２が分極し、酸化物基板２１からなるチャネル
の表面電荷に影響を与え、ゲート電極２５に印加する信
号をソース電極２３とドレイン電極２４の間のコンダク
タンスの変化として記憶させることができる。 【００２９】この実施例の強誘電体メモリは、ＳｒＴｉ
Ｏ3 からなる酸化物基板２１の上に、ＰＺＴからなる強
誘電体薄膜２２をスパッタ等の成膜技術を用いることに
よって容易に製造することができる。また、ＰＺＴおよ
びＳｒＴｉＯ3 はともにペロブスカイト型構造をもつ酸
化膜であり、格子定数や元素拡散等の点で整合性が優れ
ている。 【００３０】（第３実施例）図４は、第３実施例の強誘
電体メモリの構成説明図である。この図において、３１
はＭｇＯ基板、３２は酸化物薄膜、３３は強誘電体薄
膜、３４はソース電極、３５はドレイン電極、３６はゲ
ート電極である。 【００３１】この実施例の強誘電体メモリにおいては、
酸化物薄膜の形成温度に耐えるＭｇＯ基板３１の上に、
ＳｒＴｉＯ3 からなる酸化物薄膜３２とＰＺＴからなる
強誘電体薄膜３３が形成され、この酸化物薄膜３２から
なるチャネルの両端に、ソース電極３４とドレイン電極
３５が形成され、この強誘電体薄膜３３からなるゲート
絶縁膜の上にゲート電極３６が形成されている。 【００３２】この強誘電体メモリにおいて、ゲート電極
３６に電圧を印加すると、強誘電体薄膜３３からなるゲ
ート絶縁膜が分極し、酸化物薄膜３２からなるチャネル
の表面電荷に影響を与え、ゲート電極３６に印加する信
号をソース電極３４とドレイン電極３５の間のコンダク
タンスの変化として記憶させることができる。 【００３３】この実施例の強誘電体メモリは、ＭｇＯ基
板３１の上に、ＳｒＴｉＯ3 からなる酸化物薄膜３２と
ＰＺＴからなる強誘電体薄膜３３をスパッタ等の成膜技
術を用いることによって容易に製造することができる。
なお、上に形成するＳｒＴｉＯ3 との整合性がよいＭｇ
Ｏ基板３１に代えて、ＹＳＺ（Ｙｔｔｒｉｕｍ Ｓｔａ
ｂｉｌｉｚｅｄ Ｚｉｒｃｏｎｉｕｍ）を用いることが
できる。 【００３４】（第４実施例）図５は、第４実施例の強誘
電体メモリの構成説明図である。この図において、４１
はＭｇＯ基板、４２は接地層、４３は酸化物薄膜、４４
は強誘電体薄膜、４５はソース電極、４６はドレイン電
極、４７はゲート電極、４８は接地電極である。 【００３５】この実施例の強誘電体メモリにおいては、
ＭｇＯ基板４１の上に、Ｐｔからなる接地層４２、Ｓｒ
ＴｉＯ3 からなる酸化物薄膜４３、ＰＺＴからなる強誘
電体薄膜４４が形成され、この酸化物薄膜４３からなる
チャネルの両端に、ソース電極４５とドレイン電極４６
が形成され、この強誘電体薄膜４４からなるゲート絶縁
膜の上にゲート電極４７が形成され、接地層４２に接地
電極４８が形成されている。 【００３６】この強誘電体メモリにおいて、ゲート電極
４７と接地電極４８の間に電圧を印加すると、強誘電体
薄膜４４からなるゲート絶縁膜が分極し、酸化物薄膜４
３からなるチャネルの表面電荷に影響を与え、ゲート電
極４７に印加する信号をソース電極４５とドレイン電極
４６の間のコンダクタンスの変化として記憶させること
ができる。 【００３７】この実施例の強誘電体メモリは、ＭｇＯ基
板４１の上に、Ｐｔからなる接地層４２、ＳｒＴｉＯ3
からなる酸化物薄膜４３、ＰＺＴからなる強誘電体薄膜
４４をスパッタ等の成膜技術を用いることによって容易
に製造することができ、ゲート絶縁膜の上にゲート電極
４７の他にＰｔからなる接地層４２を形成して、この間
に信号を印加するようにしたため、強誘電体薄膜４４の
分極を大きくすることができる。なお、ＭｇＯ基板４１
に代えて、ＹＳＺを用いることができる。 【００３８】（第５実施例）図６は、第５実施例の強誘
電体メモリの構成説明図である。この図において、５１
はＭｇＯ基板、５２は接地層、５３は強誘電体薄膜、５
４は酸化物薄膜、５５はソース電極、５６はドレイン電
極、５７はゲート電極、５８は接地電極である。 【００３９】この実施例の強誘電体メモリにおいては、
ＭｇＯ基板５１の上に、Ｐｔからなる接地層５２、ＰＺ
Ｔからなる強誘電体薄膜５３、ＳｒＴｉＯ3 からなる酸
化物薄膜５４が形成され、この酸化物薄膜５４からなる
チャネルの両端に、ソース電極５５とドレイン電極５６
が形成され、この酸化物薄膜５４からなるチャネルの上
の、ソース電極５５とドレイン電極５６の間にゲート電
極５７が形成され、接地層５２に接地電極５８が形成さ
れている。なお、酸化物薄膜５４とゲート電極５７の界
面には電位障壁が生じるため、ゲート電極５７と酸化物
薄膜５４の間は絶縁されている。 【００４０】この強誘電体メモリにおいて、ゲート電極
５７と接地電極５８の間に電圧を印加すると、強誘電体
薄膜５３からなるゲート絶縁膜が分極し、酸化物薄膜５
４からなるチャネルの表面電荷に影響を与え、ゲート電
極５７に印加する信号をソース電極５５とドレイン電極
５６の間のコンダクタンスの変化として記憶させること
ができる。 【００４１】この実施例の強誘電体メモリは、ＭｇＯ基
板５１の上に、Ｐｔからなる接地層５２、ＰＺＴからな
る強誘電体薄膜５３、ＳｒＴｉＯ3 からなる酸化物薄膜
５４をスパッタ等の成膜技術を用いることによって容易
に製造することができ、ＰＺＴからなる強誘電体薄膜５
３を挟んで、ゲート電極５７とＰｔからなる接地層５２
を形成して、この間に信号を印加するようにしたため、
強誘電体薄膜５３の分極を大きくすることができる。な
お、ＭｇＯ基板５１に代えて、ＹＳＺを用いることがで
きる。 【００４２】（第６実施例）図７は、第６実施例の強誘
電体メモリの構成説明図である。この図において、６１
はＭｇＯ基板、６２は接地層、６３は酸化物薄膜、６４
は強誘電体薄膜、６５はソース電極、６６はドレイン電
極、６７はゲート電極、６８は接地電極である。 【００４３】この実施例の強誘電体メモリにおいては、
ＭｇＯ基板６１の上に、高ドープして金属相に変換され
たＳｒＴｉＯ3 からなる低抵抗の接地層６２、ＳｒＴｉ
Ｏ3からなる酸化物薄膜６３、ＰＺＴからなる強誘電体
薄膜６４が形成され、この酸化物薄膜６３からなるチャ
ネルの両端に、ソース電極６５とドレイン電極６６が形
成され、このＰＺＴからなる強誘電体薄膜６４の上にゲ
ート電極６７が形成され、接地層６２に接地電極６８が
形成されている。 【００４４】この強誘電体メモリにおいて、ゲート電極
６７と接地電極６８の間に電圧を印加すると、強誘電体
薄膜６４からなるゲート絶縁膜が分極し、酸化物薄膜６
３からなるチャネルの表面電荷に影響を与え、ゲート電
極６７に印加する信号をソース電極６５とドレイン電極
６６の間のコンダクタンスの変化として記憶させること
ができる。 【００４５】この実施例の強誘電体メモリは、ＭｇＯ基
板６１の上に、例えばＮｂを高ドープして金属相に変換
されたＳｒＴｉＯ3 からなる接地層６２を形成し、引き
続いてドープ量を減少して高抵抗化した層を形成し、さ
らに引き続いてチャネルとして要求される抵抗値を与え
るドープ量のＳｒＴｉＯ3 からなる酸化物薄膜６３を形
成し、その上にＰＺＴからなる強誘電体薄膜６４をスパ
ッタ等の成膜技術を用いることによって容易に製造する
ことができ、ＰＺＴからなる強誘電体薄膜６４を挟ん
で、ゲート電極６７と接地層６２を形成し、この間に信
号を印加するようにしたため、強誘電体薄膜６４の分極
を大きくすることができる。 【００４６】このように、接地層６２とチャネルとなる
酸化物薄膜６３を共にＳｒＴｉＯ3によって形成してい
るため、両者間に結晶構造の差異がなく、さらに、その
上に形成される強誘電体薄膜６４のＰＺＴの結晶構造と
同じであるため、チャネルの結晶構造を向上し、特性を
改善することができる。なお、ＭｇＯ基板６１に代え
て、ＹＳＺを用いることができる。 【００４７】（第７実施例）図８は、第７実施例の強誘
電体メモリの構成説明図である。この図において、７１
はＭｇＯ基板、７２は接地層、７３は強誘電体薄膜、７
４は酸化物薄膜、７５はソース電極、７６はドレイン電
極、７７はゲート電極、７８は接地電極である。 【００４８】この実施例の強誘電体メモリにおいては、
ＭｇＯ基板７１の上に、高ドープして金属相に変換され
たＰＺＴからなる低抵抗の接地層７２、ＰＺＴからなる
強誘電体薄膜７３、ＳｒＴｉＯ3 からなる酸化物薄膜７
４が形成され、この酸化物薄膜７４からなるチャネルの
両端に、ソース電極７５とドレイン電極７６が形成さ
れ、この酸化物薄膜７４からなるチャネルの上のソース
電極７５とドレイン電極７６の間にゲート電極７７が形
成され、接地層７２に接地電極７８が形成されている。 【００４９】なお、酸化物薄膜７４とゲート電極７７の
界面には電位障壁が生じるため、ゲート電極７７と酸化
物薄膜７４の間は絶縁されている。 【００５０】この強誘電体メモリにおいて、ゲート電極
７７と接地電極７８の間に電圧を印加すると、強誘電体
薄膜７３からなるゲート絶縁膜が分極し、酸化物薄膜７
４からなるチャネルの表面電荷に影響を与え、ゲート電
極７７と接地電極７８の間に印加する信号をソース電極
７５とドレイン電極７６の間のコンダクタンスの変化と
して記憶させることができる。 【００５１】この実施例の強誘電体メモリは、ＭｇＯ基
板７１の上に、酸素欠損等によって高ドープして金属相
に変換されたＰＺＴからなる接地層７２を形成し、引き
続いてＰＺＴからなる強誘電体薄膜７３を形成し、その
上にＳｒＴｉＯ3 からなる酸化物薄膜７４をスパッタ等
の成膜技術を用いることによって容易に製造することが
でき、ＰＺＴからなる強誘電体薄膜７３を挟んで、ゲー
ト電極７７と接地層７２を形成し、この間に信号を印加
するようにしたため、強誘電体薄膜７３の分極を大きく
することができる。 【００５２】このように、接地層７２とゲート絶縁膜と
なる強誘電体薄膜７３を共にＰＺＴによって形成してい
るため、両者間に結晶構造の差異がなく、さらに、その
上に形成される酸化物薄膜７４のＳｒＴｉＯ3 の結晶構
造と同じであるため、チャネルの結晶構造を向上し、特
性を改善することができる。なお、ＭｇＯ基板７１に代
えて、ＹＳＺを用いることができる。 【００５３】（第８実施例）ソース電極、ドレイン電
極、ゲート電極の少なくとも一部をＩＴＯ等の透明導電
薄膜にし、透明基板を用いると、酸化物薄膜や強誘電体
薄膜が透明であるから、可視光に対して透明な強誘電体
メモリを実現することができ、例えば、液晶表示装置等
の回路中に使用することができる。 【００５４】なお、前記の実施例においては、説明の便
宜上、ゲート電極と接地層を区別して説明したが、この
ゲート電極と接地層の間には本質的な差異はなく、逆の
名称を与えることもできる。 【００５５】 【発明の効果】以上説明したように、本発明によると、
強誘電体と整合性のよい酸化物をチャネルに用いること
により、再現性よくＦＥＴ構造を有する強誘電体メモリ
を製造することができるという効果を奏し、コンピュー
タ技術分野において寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の強誘電体メモリの原理説明図である。
【図２】第１実施例の強誘電体メモリの構成説明図であ
る。 【図３】第２実施例の強誘電体メモリの構成説明図であ
る。 【図４】第３実施例の強誘電体メモリの構成説明図であ
る。 【図５】第４実施例の強誘電体メモリの構成説明図であ
る。 【図６】第５実施例の強誘電体メモリの構成説明図であ
る。 【図７】第６実施例の強誘電体メモリの構成説明図であ
る。 【図８】第７実施例の強誘電体メモリの構成説明図であ
る。 【符号の説明】 １ 酸化物チャネル ２ 強誘電体ゲート絶縁膜 ３ ソース電極 ４ ドレイン電極 ５ ゲート電極 ６ 接地電極 １１ 強誘電体基板 １２ 酸化物薄膜 １３ ソース電極 １４ ドレイン電極 １５ ゲート電極 １６ 接地電極 ２１ 酸化物基板 ２２ 強誘電体薄膜 ２３ ソース電極 ２４ ドレイン電極 ２５ ゲート電極 ２６ 接地電極 ３１ ＭｇＯ基板 ３２ 酸化物薄膜 ３３ 強誘電体薄膜 ３４ ソース電極 ３５ ドレイン電極 ３６ ゲート電極 ４１ ＭｇＯ基板 ４２ 接地層 ４３ 酸化物薄膜 ４４ 強誘電体薄膜 ４５ ソース電極 ４６ ドレイン電極 ４７ ゲート電極 ４８ 接地電極 ５１ ＭｇＯ基板 ５２ 接地層 ５３ 強誘電体薄膜 ５４ 酸化物薄膜 ５５ ソース電極 ５６ ドレイン電極 ５７ ゲート電極 ５８ 接地電極 ６１ ＭｇＯ基板 ６２ 接地層 ６３ 酸化物薄膜 ６４ 強誘電体薄膜 ６５ ソース電極 ６６ ドレイン電極 ６７ ゲート電極 ６８ 接地電極 ７１ ＭｇＯ基板 ７２ 接地層 ７３ 強誘電体薄膜 ７４ 酸化物薄膜 ７５ ソース電極 ７６ ドレイン電極 ７７ ゲート電極 ７８ 接地電極
る。 【図３】第２実施例の強誘電体メモリの構成説明図であ
る。 【図４】第３実施例の強誘電体メモリの構成説明図であ
る。 【図５】第４実施例の強誘電体メモリの構成説明図であ
る。 【図６】第５実施例の強誘電体メモリの構成説明図であ
る。 【図７】第６実施例の強誘電体メモリの構成説明図であ
る。 【図８】第７実施例の強誘電体メモリの構成説明図であ
る。 【符号の説明】 １ 酸化物チャネル ２ 強誘電体ゲート絶縁膜 ３ ソース電極 ４ ドレイン電極 ５ ゲート電極 ６ 接地電極 １１ 強誘電体基板 １２ 酸化物薄膜 １３ ソース電極 １４ ドレイン電極 １５ ゲート電極 １６ 接地電極 ２１ 酸化物基板 ２２ 強誘電体薄膜 ２３ ソース電極 ２４ ドレイン電極 ２５ ゲート電極 ２６ 接地電極 ３１ ＭｇＯ基板 ３２ 酸化物薄膜 ３３ 強誘電体薄膜 ３４ ソース電極 ３５ ドレイン電極 ３６ ゲート電極 ４１ ＭｇＯ基板 ４２ 接地層 ４３ 酸化物薄膜 ４４ 強誘電体薄膜 ４５ ソース電極 ４６ ドレイン電極 ４７ ゲート電極 ４８ 接地電極 ５１ ＭｇＯ基板 ５２ 接地層 ５３ 強誘電体薄膜 ５４ 酸化物薄膜 ５５ ソース電極 ５６ ドレイン電極 ５７ ゲート電極 ５８ 接地電極 ６１ ＭｇＯ基板 ６２ 接地層 ６３ 酸化物薄膜 ６４ 強誘電体薄膜 ６５ ソース電極 ６６ ドレイン電極 ６７ ゲート電極 ６８ 接地電極 ７１ ＭｇＯ基板 ７２ 接地層 ７３ 強誘電体薄膜 ７４ 酸化物薄膜 ７５ ソース電極 ７６ ドレイン電極 ７７ ゲート電極 ７８ 接地電極
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−151872（ＪＰ，Ａ)
特開 平６−5934（ＪＰ，Ａ)
特開 平２−194666（ＪＰ，Ａ)
特開 昭51−136248（ＪＰ，Ａ)
特開 平７−245409（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/105
H01L 27/115
H01L 29/788
H01L 29/792
Claims (1)
- (57)【特許請求の範囲】 【請求項１】基板と、 前記基板上に形成されたＳｒＴｉＯ 3 膜からなるチャネ
ルと、 前記チャネル上に形成され、キャリアを前記チャネル注
入するソース電極と、 前記チャネル上に前記ソース電極とは離れて形成され、
キャリアを収集するドレイン電極と、 前記ソース電極に対応して設けられたソース領域と、 前記ドレイン電極に対応して設けられたドレイン領域
と、 キャリアパスとして、前記ドレイン電極と前記ソース電
極との間に設けられたチャネル領域と、 少なくとも前記チャネル領域を覆うようにチャネル付近
に設けられた強誘電体層と、 前記チャネル領域上に設けられ前記強誘電体層に接続さ
れる第１の制御電極と、 前記基板上に設けられた第２の制御電極とで構成される
書き込み制御手段とを有することを特徴とする強誘電体
メモリ。
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|---|---|---|---|
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Families Citing this family (67)
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| US5838034A (en) * | 1996-12-10 | 1998-11-17 | National Science Council | Infrared optical bulk channel field effect transistor for greater effectiveness |
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| KR100243294B1 (ko) * | 1997-06-09 | 2000-02-01 | 윤종용 | 반도체장치의 강유전체 메모리 셀 및 어레이 |
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| KR100261221B1 (ko) * | 1997-12-31 | 2000-07-01 | 윤종용 | 단일 트랜지스터 셀 및 이를 제조하는 방법 및 이 소자로 구성된 메모리 회로와 이를 구동하는 방법 |
| US6121642A (en) * | 1998-07-20 | 2000-09-19 | International Business Machines Corporation | Junction mott transition field effect transistor (JMTFET) and switch for logic and memory applications |
| IL143649A0 (en) * | 1999-02-17 | 2002-04-21 | Ibm | Microelectronic device for storing information and method thereof |
| US6274916B1 (en) * | 1999-11-19 | 2001-08-14 | International Business Machines Corporation | Ultrafast nanoscale field effect transistor |
| US6693033B2 (en) | 2000-02-10 | 2004-02-17 | Motorola, Inc. | Method of removing an amorphous oxide from a monocrystalline surface |
| US6392257B1 (en) | 2000-02-10 | 2002-05-21 | Motorola Inc. | Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same |
| WO2001093336A1 (en) | 2000-05-31 | 2001-12-06 | Motorola, Inc. | Semiconductor device and method for manufacturing the same |
| WO2002009187A2 (en) | 2000-07-24 | 2002-01-31 | Motorola, Inc. | Heterojunction tunneling diodes and process for fabricating same |
| US7030435B2 (en) * | 2000-08-24 | 2006-04-18 | Cova Technologies, Inc. | Single transistor rare earth manganite ferroelectric nonvolatile memory cell |
| US6638838B1 (en) | 2000-10-02 | 2003-10-28 | Motorola, Inc. | Semiconductor structure including a partially annealed layer and method of forming the same |
| US20020096683A1 (en) | 2001-01-19 | 2002-07-25 | Motorola, Inc. | Structure and method for fabricating GaN devices utilizing the formation of a compliant substrate |
| US6673646B2 (en) | 2001-02-28 | 2004-01-06 | Motorola, Inc. | Growth of compound semiconductor structures on patterned oxide films and process for fabricating same |
| WO2002071477A1 (en) | 2001-03-02 | 2002-09-12 | Cova Technologies Incorporated | Single transistor rare earth manganite ferroelectric nonvolatile memory cell |
| WO2002082551A1 (en) | 2001-04-02 | 2002-10-17 | Motorola, Inc. | A semiconductor structure exhibiting reduced leakage current |
| US20020167005A1 (en) * | 2001-05-11 | 2002-11-14 | Motorola, Inc | Semiconductor structure including low-leakage, high crystalline dielectric materials and methods of forming same |
| US6709989B2 (en) | 2001-06-21 | 2004-03-23 | Motorola, Inc. | Method for fabricating a semiconductor structure including a metal oxide interface with silicon |
| US6992321B2 (en) | 2001-07-13 | 2006-01-31 | Motorola, Inc. | Structure and method for fabricating semiconductor structures and devices utilizing piezoelectric materials |
| US6646293B2 (en) | 2001-07-18 | 2003-11-11 | Motorola, Inc. | Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates |
| US7019332B2 (en) | 2001-07-20 | 2006-03-28 | Freescale Semiconductor, Inc. | Fabrication of a wavelength locker within a semiconductor structure |
| US6693298B2 (en) | 2001-07-20 | 2004-02-17 | Motorola, Inc. | Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same |
| US6855992B2 (en) | 2001-07-24 | 2005-02-15 | Motorola Inc. | Structure and method for fabricating configurable transistor devices utilizing the formation of a compliant substrate for materials used to form the same |
| US6667196B2 (en) | 2001-07-25 | 2003-12-23 | Motorola, Inc. | Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method |
| US6639249B2 (en) | 2001-08-06 | 2003-10-28 | Motorola, Inc. | Structure and method for fabrication for a solid-state lighting device |
| US20030034491A1 (en) | 2001-08-14 | 2003-02-20 | Motorola, Inc. | Structure and method for fabricating semiconductor structures and devices for detecting an object |
| US6673667B2 (en) | 2001-08-15 | 2004-01-06 | Motorola, Inc. | Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials |
| US20030071327A1 (en) | 2001-10-17 | 2003-04-17 | Motorola, Inc. | Method and apparatus utilizing monocrystalline insulator |
| JP2003133531A (ja) * | 2001-10-26 | 2003-05-09 | Fujitsu Ltd | 電子装置とその製造方法 |
| US6916717B2 (en) | 2002-05-03 | 2005-07-12 | Motorola, Inc. | Method for growing a monocrystalline oxide layer and for fabricating a semiconductor device on a monocrystalline substrate |
| JP4100958B2 (ja) * | 2002-05-16 | 2008-06-11 | 財団法人大阪産業振興機構 | 強誘電体メモリ素子とその製造方法 |
| US7066088B2 (en) * | 2002-07-31 | 2006-06-27 | Day International, Inc. | Variable cut-off offset press system and method of operation |
| US6835619B2 (en) * | 2002-08-08 | 2004-12-28 | Micron Technology, Inc. | Method of forming a memory transistor comprising a Schottky contact |
| US6825517B2 (en) * | 2002-08-28 | 2004-11-30 | Cova Technologies, Inc. | Ferroelectric transistor with enhanced data retention |
| EP1548843A4 (en) * | 2002-09-05 | 2005-11-23 | Japan Science & Tech Agency | FIELD EFFECT TRANSISTOR |
| US6714435B1 (en) | 2002-09-19 | 2004-03-30 | Cova Technologies, Inc. | Ferroelectric transistor for storing two data bits |
| US6888736B2 (en) | 2002-09-19 | 2005-05-03 | Cova Technologies, Inc. | Ferroelectric transistor for storing two data bits |
| US7169619B2 (en) | 2002-11-19 | 2007-01-30 | Freescale Semiconductor, Inc. | Method for fabricating semiconductor structures on vicinal substrates using a low temperature, low pressure, alkaline earth metal-rich process |
| US6885065B2 (en) | 2002-11-20 | 2005-04-26 | Freescale Semiconductor, Inc. | Ferromagnetic semiconductor structure and method for forming the same |
| US6965128B2 (en) | 2003-02-03 | 2005-11-15 | Freescale Semiconductor, Inc. | Structure and method for fabricating semiconductor microresonator devices |
| US7020374B2 (en) | 2003-02-03 | 2006-03-28 | Freescale Semiconductor, Inc. | Optical waveguide structure and method for fabricating the same |
| US7130212B2 (en) * | 2003-11-26 | 2006-10-31 | International Business Machines Corporation | Field effect device with a channel with a switchable conductivity |
| US7008833B2 (en) * | 2004-01-12 | 2006-03-07 | Sharp Laboratories Of America, Inc. | In2O3thin film resistivity control by doping metal oxide insulator for MFMox device applications |
| KR100932477B1 (ko) | 2004-07-22 | 2009-12-17 | 니폰덴신뎅와 가부시키가이샤 | 쌍안정 저항값 취득장치 및 그 제조방법과 금속 산화물 박막 및 그 제조방법 |
| US7378286B2 (en) * | 2004-08-20 | 2008-05-27 | Sharp Laboratories Of America, Inc. | Semiconductive metal oxide thin film ferroelectric memory transistor |
| JP5049491B2 (ja) * | 2005-12-22 | 2012-10-17 | パナソニック株式会社 | 電気素子，メモリ装置，および半導体集積回路 |
| JP4438963B2 (ja) * | 2006-11-29 | 2010-03-24 | セイコーエプソン株式会社 | 強誘電体キャパシタ |
| US8470676B2 (en) * | 2008-01-09 | 2013-06-25 | International Business Machines Corporation | Programmable element, and memory device or logic circuit |
| JP5190275B2 (ja) * | 2008-01-09 | 2013-04-24 | パナソニック株式会社 | 半導体メモリセル及びそれを用いた半導体メモリアレイ |
| JP5572165B2 (ja) * | 2008-09-23 | 2014-08-13 | ナショナル ユニヴァーシティー オブ シンガポール | グラフェンメモリセルおよびその製造方法 |
| US7916513B2 (en) * | 2008-11-05 | 2011-03-29 | Seagate Technology Llc | Non-destructive read back for ferroelectric data storage device |
| JP5375035B2 (ja) * | 2008-11-06 | 2013-12-25 | 富士通株式会社 | 抵抗変化型素子および抵抗変化型素子製造方法 |
| US20110192984A1 (en) * | 2010-02-09 | 2011-08-11 | Weinberg Medical Physics Llc | Method and equipment for producing drift detectors |
| US9520445B2 (en) * | 2011-07-12 | 2016-12-13 | Helmholtz-Zentrum Dresden-Rossendorf E. V. | Integrated non-volatile memory elements, design and use |
| US9853150B1 (en) * | 2016-08-15 | 2017-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of fabricating epitaxial gate dielectrics and semiconductor device of the same |
| TWI773307B (zh) | 2020-05-28 | 2022-08-01 | 台灣積體電路製造股份有限公司 | 記憶體電路及寫入方法 |
| US11508427B2 (en) * | 2020-05-28 | 2022-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuit and write method |
| KR102718875B1 (ko) * | 2020-07-23 | 2024-10-17 | 삼성전자주식회사 | 수직형 메모리 장치 |
| US11705516B2 (en) | 2021-01-08 | 2023-07-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Polarization enhancement structure for enlarging memory window |
| US11758717B2 (en) * | 2021-05-06 | 2023-09-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor memory devices with one-sided staircase profiles and methods of manufacturing thereof |
| KR102869465B1 (ko) | 2021-07-26 | 2025-10-13 | 현대자동차주식회사 | 2단자 메모리 소자, 그것의 제조 방법 및 2단자 메모리 소자를 포함하는 반도체 소자 |
| WO2023089440A1 (ja) | 2021-11-18 | 2023-05-25 | 株式会社半導体エネルギー研究所 | 記憶素子、記憶装置 |
| US20230200081A1 (en) * | 2021-12-21 | 2023-06-22 | Intel Corporation | Transistor devices with perovskite films |
| US12376347B2 (en) * | 2022-08-12 | 2025-07-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ferroelectric memory device and method of forming the same |
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