JP3092525B2 - チョッパ型コンパレータ - Google Patents
チョッパ型コンパレータInfo
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- 238000005070 sampling Methods 0.000 claims description 16
- 230000003321 amplification Effects 0.000 claims description 8
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
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- 230000000052 comparative effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はチョッパ型コンパレ
ータに関し、特に半導体集積回路により構成されるチョ
ッパ型コンパレータに関する。
ータに関し、特に半導体集積回路により構成されるチョ
ッパ型コンパレータに関する。
【０００２】
【従来の技術】従来、チョッパ型コンパレータは、アナ
ログ入力信号をデジタル信号に変換するアナログ―デジ
タル変換器の電圧比較器として、指定した基準電圧より
もアナログ入力電圧が高いか、低いかを判定する回路と
して使用されている。この回路の一例は、ＩＥＥＥ Ｊ
ＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲ
ＣＵＩＴ，ＶＯＬ．ＳＣ−２０，ＮＯ６，ｐｐ．１１３
８〜１１４３，ＤＥＣＥＭＢＥＲ，１９８５に示されて
いる。
ログ入力信号をデジタル信号に変換するアナログ―デジ
タル変換器の電圧比較器として、指定した基準電圧より
もアナログ入力電圧が高いか、低いかを判定する回路と
して使用されている。この回路の一例は、ＩＥＥＥ Ｊ
ＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲ
ＣＵＩＴ，ＶＯＬ．ＳＣ−２０，ＮＯ６，ｐｐ．１１３
８〜１１４３，ＤＥＣＥＭＢＥＲ，１９８５に示されて
いる。
【０００３】従来のチョッパ型コンパレータの一例の回
路およびその動作を、図５のブロック図および図６のタ
イミングチャートに示す。この図５の回路は、アナログ
入力電圧ＶI の入力端子８および比較基準電圧ＶR の入
力端子９からの各入力がスイッチ回路１，２を介して容
量Ｃ２１に接続し、この容量Ｃ２１からの出力が、スイ
ッチ回路１９を入出力端に接続したインバータ２３に入
力され、このインバータ２３の出力が容量Ｃ２２を介し
て、スイッチ回路２０を入出力端に接続したインバータ
２４に入力され、このインバータ２４の出力がデータ保
持回路１２に入力され、このデータ保持回路１２の出力
が出力端子１５から出力される。
路およびその動作を、図５のブロック図および図６のタ
イミングチャートに示す。この図５の回路は、アナログ
入力電圧ＶI の入力端子８および比較基準電圧ＶR の入
力端子９からの各入力がスイッチ回路１，２を介して容
量Ｃ２１に接続し、この容量Ｃ２１からの出力が、スイ
ッチ回路１９を入出力端に接続したインバータ２３に入
力され、このインバータ２３の出力が容量Ｃ２２を介し
て、スイッチ回路２０を入出力端に接続したインバータ
２４に入力され、このインバータ２４の出力がデータ保
持回路１２に入力され、このデータ保持回路１２の出力
が出力端子１５から出力される。
【０００４】この図５の回路動作を図６のタイミングチ
ャートにより説明する。この回路は、まずスイッチ回路
１，１９，２０がオンでスイッチ回路２がオフとなる第
１の期間において、スイッチ１９，２０がＯＮし、イン
バータ２３の入出力端子間とインバータ２４の入出力端
子間をショートしているため、インバータ２３，２４の
出力電圧としては、各インバータの入出力電圧が均衡す
る動作点電圧（以下ロジカルスレッショルド電圧とい
う）ＶLT23，ＶLT24が出力されている。
ャートにより説明する。この回路は、まずスイッチ回路
１，１９，２０がオンでスイッチ回路２がオフとなる第
１の期間において、スイッチ１９，２０がＯＮし、イン
バータ２３の入出力端子間とインバータ２４の入出力端
子間をショートしているため、インバータ２３，２４の
出力電圧としては、各インバータの入出力電圧が均衡す
る動作点電圧（以下ロジカルスレッショルド電圧とい
う）ＶLT23，ＶLT24が出力されている。
【０００５】この時スイッチ１がＯＮしているため、容
量Ｃ２１の入力側端子には、アナログ入力信号電圧ＶI
が印加され、インバータ側端子にはＶLT23が印加される
ことになる。この結果容量Ｃ２１には、アナログ入力信
号電圧ＶI とインバータ２３のロジカルスレッショルド
電圧ＶLT23の差電圧に対応する電荷が充電される。ま
た、インバータ２３，２４は、製造プロセス上の変動に
より、同じ形状に製造してもロジカルスレッショルド電
圧ＶLT23とＶLT24は異なり、容量Ｃ２２にはＶLT23とＶ
LT24の差電圧が蓄えられる。
量Ｃ２１の入力側端子には、アナログ入力信号電圧ＶI
が印加され、インバータ側端子にはＶLT23が印加される
ことになる。この結果容量Ｃ２１には、アナログ入力信
号電圧ＶI とインバータ２３のロジカルスレッショルド
電圧ＶLT23の差電圧に対応する電荷が充電される。ま
た、インバータ２３，２４は、製造プロセス上の変動に
より、同じ形状に製造してもロジカルスレッショルド電
圧ＶLT23とＶLT24は異なり、容量Ｃ２２にはＶLT23とＶ
LT24の差電圧が蓄えられる。
【０００６】次に第２の期間（スイッチ１，１９，２０
＝ＯＦＦ，２＝ＯＮ）となると、スイッチがＯＮとなる
事で比較基準電圧ＶR が容量Ｃ２１の入力側端子に印加
される。この時、ＶI ＞ＶR であれば、電荷保存の法則
により、容量Ｃ２１のインバータ側端子の電位がＶLT23
からＶLT23（ＶI −ＶLT23＝ＶR −ＶLT23）に下がるた
め、インバータ２３の出力端子電位が上がる。また、イ
ンバータ２４の入力端子は、インバータ２３の出力端子
と容量結合をしているので、インバータ２３の出力端子
電位が上がると、インバータ２４の入力端子電位も上が
り、その結果インバータ２４の出力端子電位は下がる。
そしてインバータ２４の出力電圧を、データ保持回路１
２に取り込み、論理レベルに変換した後、比較結果とし
て出力する。逆に、ＶI ＜ＶR の場合は、インバータ２
３の入力端子電位が下がり、インバータ２４の出力端子
電位が上がるため、ＶI ＞ＶR の時とは、逆の論理レベ
ルを比較結果として出力する。
＝ＯＦＦ，２＝ＯＮ）となると、スイッチがＯＮとなる
事で比較基準電圧ＶR が容量Ｃ２１の入力側端子に印加
される。この時、ＶI ＞ＶR であれば、電荷保存の法則
により、容量Ｃ２１のインバータ側端子の電位がＶLT23
からＶLT23（ＶI −ＶLT23＝ＶR −ＶLT23）に下がるた
め、インバータ２３の出力端子電位が上がる。また、イ
ンバータ２４の入力端子は、インバータ２３の出力端子
と容量結合をしているので、インバータ２３の出力端子
電位が上がると、インバータ２４の入力端子電位も上が
り、その結果インバータ２４の出力端子電位は下がる。
そしてインバータ２４の出力電圧を、データ保持回路１
２に取り込み、論理レベルに変換した後、比較結果とし
て出力する。逆に、ＶI ＜ＶR の場合は、インバータ２
３の入力端子電位が下がり、インバータ２４の出力端子
電位が上がるため、ＶI ＞ＶR の時とは、逆の論理レベ
ルを比較結果として出力する。
【０００７】
【発明が解決しようとする課題】上述した従来の回路で
は、図７の特性図に示すように、ノイズ等により電源電
圧ＶDDが第１の期間のＶDDから第２の期間にＶDD′へと
変動した場合、コンパレータ内部のインバータのロジカ
ルスレッショルド電圧も第１の期間のＶLT（Ａ点）から
第２の期間のＶLT′（Ｂ点）に変動する。ここで、イン
バータの入出力特性線Ｌ１が直線であるとすると、電源
電圧ＶDDのときのインバータの特性線Ｌ２は、電源電圧
ＶDD′が低下した時の出力特性線Ｌ３となると、そのロ
ジカルスレッショルド電圧ＶLTも電圧ＶLT′に低下する
とする。その結果、インバータの入力電圧がＶLT（Ａ
点）である時の出力電圧は、第１の期間ではＡ点、第２
の期間ではＣ点となる。
は、図７の特性図に示すように、ノイズ等により電源電
圧ＶDDが第１の期間のＶDDから第２の期間にＶDD′へと
変動した場合、コンパレータ内部のインバータのロジカ
ルスレッショルド電圧も第１の期間のＶLT（Ａ点）から
第２の期間のＶLT′（Ｂ点）に変動する。ここで、イン
バータの入出力特性線Ｌ１が直線であるとすると、電源
電圧ＶDDのときのインバータの特性線Ｌ２は、電源電圧
ＶDD′が低下した時の出力特性線Ｌ３となると、そのロ
ジカルスレッショルド電圧ＶLTも電圧ＶLT′に低下する
とする。その結果、インバータの入力電圧がＶLT（Ａ
点）である時の出力電圧は、第１の期間ではＡ点、第２
の期間ではＣ点となる。
【０００８】このロジカルスレッショルド電圧の変動が
発生することにより、例えば第２の期間においてインバ
ータの入力電圧がＤ点となるような電圧差がアナログ入
力信号電圧と比較基準電圧の間に存在した場合、本来な
らインバータの出力電圧として点Ｄ１に対応する電圧が
出力されるところが点Ｄ２に対応する電圧が出力され、
コンパレータとして比較結果が反転し、誤動作をしてし
まうという問題点がある。
発生することにより、例えば第２の期間においてインバ
ータの入力電圧がＤ点となるような電圧差がアナログ入
力信号電圧と比較基準電圧の間に存在した場合、本来な
らインバータの出力電圧として点Ｄ１に対応する電圧が
出力されるところが点Ｄ２に対応する電圧が出力され、
コンパレータとして比較結果が反転し、誤動作をしてし
まうという問題点がある。
【０００９】また、この電源電圧の低下等により、アナ
ログ入力信号電圧と比較基準電圧との差電圧が小さくな
った場合に、コンパレータ内部のインバータにおいて、
出力電圧が第２の期間中に電源電圧レベルでもなく接地
電圧レベルでもない中間の電圧レベルに存在する期間が
長くなり、その結果、貫通電流がインバータに流れる時
間が長くなる。そして、一般に動作点が中間電圧レベル
にある場合のインバータの電圧増幅率は、１０程度であ
るので、アナログ入力信号電圧と比較基準電圧の差電圧
が小さい場合には、論理レベルまで出力電圧を増幅する
ためにインバータを直列に多段接続しなければならなく
なり、消費電流が増加するという問題点がある。
ログ入力信号電圧と比較基準電圧との差電圧が小さくな
った場合に、コンパレータ内部のインバータにおいて、
出力電圧が第２の期間中に電源電圧レベルでもなく接地
電圧レベルでもない中間の電圧レベルに存在する期間が
長くなり、その結果、貫通電流がインバータに流れる時
間が長くなる。そして、一般に動作点が中間電圧レベル
にある場合のインバータの電圧増幅率は、１０程度であ
るので、アナログ入力信号電圧と比較基準電圧の差電圧
が小さい場合には、論理レベルまで出力電圧を増幅する
ためにインバータを直列に多段接続しなければならなく
なり、消費電流が増加するという問題点がある。
【００１０】本発明の目的は、電源電圧等の変動によ
り、アナログ入力信号電圧と比較基準電圧をサンプリン
グする期間とそれ以外の期間でインバータのロジカルス
レッショルド電圧が変動しても誤動作せず、比較的高速
で低消費電流のチョッパ型コンパレータを提供すること
にある。
り、アナログ入力信号電圧と比較基準電圧をサンプリン
グする期間とそれ以外の期間でインバータのロジカルス
レッショルド電圧が変動しても誤動作せず、比較的高速
で低消費電流のチョッパ型コンパレータを提供すること
にある。
【００１１】
【００１２】
【００１３】
【課題を解決するための手段】本発明の構成は、アナロ
グ入力信号の入力端子が第１のスイッチ回路を介して第
１の容量の一端に接続し、比較基準電圧の入力端子が第
２のスイッチ回路を介して第２の容量の一端に接続し、
前記第１の容量の他端を第１の入力端子とし、前記第２
の容量の他端を第２の入力端子とした比較回路を有し、
前記第１の容量の一端に一端を接続し、他端を前記第２
の容量の一端に接続した第３のスイッチ回路を設け、サ
ンプリング期間に前記第１，第２のスイッチ回路をオン
とし、前記第３のスイッチ回路をオフとして前記第１の
容量にアナログ入力電圧をサンプリングし、前記第２の
容量に比較基準電圧をサンプリングし、比較期間に前記
第１，第２のスイッチ回路をオフとし、前記第３のスイ
ッチ回路をオンとして前記第１，第２の容量の各一端間
を短絡し、前記サンプリング期間に蓄えた前記第１，第
２の容量の各電荷の再配分で生ずる前記第１，第２の容
量の各他端の端子電圧を前記比較回路の各入力端子に入
力して電圧比較を行うチョッパ型コンパレータにおい
て、前記比較回路が、前記第１の入力端子を入力端とし
この入力端と出力端との間に第４のスイッチ回路を接続
した第１のインバータと、前記第２の入力端子を入力端
としこの入力端と出力端との間に第５のスイッチ回路を
接続した第２のインバータと、前記第１のインバータの
出力端と前記第２のインバータの入力端との間に接続し
た第６のスイッチ回路と、前記第２のインバータの出力
端と前記第１のインバータの入力端との間に接続した第
７のスイッチ回路とを有し、サンプリング期間に前記第
１，第２，第４，第５のスイッチ回路をオンとし、前記
第３，第６，第７のスイッチ回路をオフとして、前記第
１，第２のインバータの各入出力端間を短絡して前記第
１の容量にアナログ入力電圧を、前記第２の容量に比較
基準電圧をそれぞれサンプリングし、増幅期間に前記第
１，第２，第４，第５のスイッチ回路をオフとして前記
第１，第２のインバータの各入出力端間を切り離し、前
記第３のスイッチ回路をオンとして前記第１，第２の容
量の各一端間を短絡し、前記サンプリング期間に蓄えた
前記第１，第２の容量の各電荷の再配分で生ずる前記第
１，第２の容量の各他端の端子電圧を前記第１，第２の
入力端子にそれぞれ供給し、比較期間に前記第６，第７
のスイッチ回路をオンとして前記第１，第２のインバー
タの各出力端と前記第２，第１のインバータの各入力端
とを接続してそれぞれ正帰還回路を構成し、これら正帰
還回路により電圧増幅してその比較結果を論理レベルに
変換することを特徴とする。
グ入力信号の入力端子が第１のスイッチ回路を介して第
１の容量の一端に接続し、比較基準電圧の入力端子が第
２のスイッチ回路を介して第２の容量の一端に接続し、
前記第１の容量の他端を第１の入力端子とし、前記第２
の容量の他端を第２の入力端子とした比較回路を有し、
前記第１の容量の一端に一端を接続し、他端を前記第２
の容量の一端に接続した第３のスイッチ回路を設け、サ
ンプリング期間に前記第１，第２のスイッチ回路をオン
とし、前記第３のスイッチ回路をオフとして前記第１の
容量にアナログ入力電圧をサンプリングし、前記第２の
容量に比較基準電圧をサンプリングし、比較期間に前記
第１，第２のスイッチ回路をオフとし、前記第３のスイ
ッチ回路をオンとして前記第１，第２の容量の各一端間
を短絡し、前記サンプリング期間に蓄えた前記第１，第
２の容量の各電荷の再配分で生ずる前記第１，第２の容
量の各他端の端子電圧を前記比較回路の各入力端子に入
力して電圧比較を行うチョッパ型コンパレータにおい
て、前記比較回路が、前記第１の入力端子を入力端とし
この入力端と出力端との間に第４のスイッチ回路を接続
した第１のインバータと、前記第２の入力端子を入力端
としこの入力端と出力端との間に第５のスイッチ回路を
接続した第２のインバータと、前記第１のインバータの
出力端と前記第２のインバータの入力端との間に接続し
た第６のスイッチ回路と、前記第２のインバータの出力
端と前記第１のインバータの入力端との間に接続した第
７のスイッチ回路とを有し、サンプリング期間に前記第
１，第２，第４，第５のスイッチ回路をオンとし、前記
第３，第６，第７のスイッチ回路をオフとして、前記第
１，第２のインバータの各入出力端間を短絡して前記第
１の容量にアナログ入力電圧を、前記第２の容量に比較
基準電圧をそれぞれサンプリングし、増幅期間に前記第
１，第２，第４，第５のスイッチ回路をオフとして前記
第１，第２のインバータの各入出力端間を切り離し、前
記第３のスイッチ回路をオンとして前記第１，第２の容
量の各一端間を短絡し、前記サンプリング期間に蓄えた
前記第１，第２の容量の各電荷の再配分で生ずる前記第
１，第２の容量の各他端の端子電圧を前記第１，第２の
入力端子にそれぞれ供給し、比較期間に前記第６，第７
のスイッチ回路をオンとして前記第１，第２のインバー
タの各出力端と前記第２，第１のインバータの各入力端
とを接続してそれぞれ正帰還回路を構成し、これら正帰
還回路により電圧増幅してその比較結果を論理レベルに
変換することを特徴とする。
【００１４】
【００１５】また本発明において、第１の容量の他端と
第１の入力端子との間に、この第１の容量の他端を入力
端とする第１の電圧増幅回路と、この第１の電圧増幅回
路の出力端に一端を接続した第３の容量とを挿入し、第
２の容量の他端と第２の入力端子との間に、この第２の
容量の他端を入力端とする第２の電圧増幅回路と、この
第２の電圧増幅回路の出力端に一端を接続した第４の容
量とを挿入し、増幅期間に、サンプリング期間に蓄えた
前記第１，第２の容量の各電荷の再配分で生ずる前記第
１，第２の容量の各他端の端子電圧を前記第１，第２の
電圧増幅回路にそれぞれ入力し、これら第１，第２の電
圧増幅回路の出力電圧を前記第３，第４の容量を介して
前記第１，第２の入力端子にそれぞれ供給することがで
きる。
第１の入力端子との間に、この第１の容量の他端を入力
端とする第１の電圧増幅回路と、この第１の電圧増幅回
路の出力端に一端を接続した第３の容量とを挿入し、第
２の容量の他端と第２の入力端子との間に、この第２の
容量の他端を入力端とする第２の電圧増幅回路と、この
第２の電圧増幅回路の出力端に一端を接続した第４の容
量とを挿入し、増幅期間に、サンプリング期間に蓄えた
前記第１，第２の容量の各電荷の再配分で生ずる前記第
１，第２の容量の各他端の端子電圧を前記第１，第２の
電圧増幅回路にそれぞれ入力し、これら第１，第２の電
圧増幅回路の出力電圧を前記第３，第４の容量を介して
前記第１，第２の入力端子にそれぞれ供給することがで
きる。
【００１６】さらに本発明において、第１の電圧増幅回
路が、第１の容量の他端に入力端を接続した第３のイン
バータと、この第３のインバータの入力端と出力端との
間に接続し第８のスイッチ回路とからなり、第２の電圧
増幅回路が、第２の容量の他端に入力端を接続した第４
のインバータと、この第４のインバータの入力端と出力
端との間に接続し第９のスイッチ回路とからなり、サン
プリング期間に前記第８，第９のスイッチ回路をオンと
し、前記第３，第４のインバータの各入力端と出力端と
の間を短絡して前記第３，第４の容量にそれぞれ第１の
インバータの出力電圧と前記第３のインバータの出力電
圧との差電圧、第２のインバータの出力電圧と前記第４
のインバータの出力電圧との差電圧をサンプリングし、
増幅期間に前記第８，第９のスイッチ回路をオフとし、
前記第３，第４のインバータの各入力端と出力端との間
を切り離し、前記前記第１，第２の容量の各他端の端子
電圧を前記第３，第４のインバータの各入力端に入力
し、これら第３，第４のインバータの各出力電圧を前記
第３，第４の容量を介して前記第１，第２のインバータ
の各入力に供給することもできる。
路が、第１の容量の他端に入力端を接続した第３のイン
バータと、この第３のインバータの入力端と出力端との
間に接続し第８のスイッチ回路とからなり、第２の電圧
増幅回路が、第２の容量の他端に入力端を接続した第４
のインバータと、この第４のインバータの入力端と出力
端との間に接続し第９のスイッチ回路とからなり、サン
プリング期間に前記第８，第９のスイッチ回路をオンと
し、前記第３，第４のインバータの各入力端と出力端と
の間を短絡して前記第３，第４の容量にそれぞれ第１の
インバータの出力電圧と前記第３のインバータの出力電
圧との差電圧、第２のインバータの出力電圧と前記第４
のインバータの出力電圧との差電圧をサンプリングし、
増幅期間に前記第８，第９のスイッチ回路をオフとし、
前記第３，第４のインバータの各入力端と出力端との間
を切り離し、前記前記第１，第２の容量の各他端の端子
電圧を前記第３，第４のインバータの各入力端に入力
し、これら第３，第４のインバータの各出力電圧を前記
第３，第４の容量を介して前記第１，第２のインバータ
の各入力に供給することもできる。
【００１７】
【発明の実施の形態】図１、図２は本発明の第１の実施
の形態を示すブロック図およびそのタイミングチャート
である。この実施形態の回路は、アナログ入力電圧ＶI
の入力端子８および比較基準電圧ＶR の入力端子９から
の各入力をスイッチ回路１，２を介してそれぞれ容量Ｃ
１，Ｃ２に接続し、各スイッチ回路１，２の出力間はス
イッチ回路３を介して接続され、各容量Ｃ１，Ｃ２から
の出力はそれぞれスイッチ回路４，５を入出力端に接続
したインバータ１０，１１に入力され、これらインバー
タ１０，１１の出力がデータ保持回路１２に入力され、
このデータ保持回路１２の出力が出力端子１５から出力
される。
の形態を示すブロック図およびそのタイミングチャート
である。この実施形態の回路は、アナログ入力電圧ＶI
の入力端子８および比較基準電圧ＶR の入力端子９から
の各入力をスイッチ回路１，２を介してそれぞれ容量Ｃ
１，Ｃ２に接続し、各スイッチ回路１，２の出力間はス
イッチ回路３を介して接続され、各容量Ｃ１，Ｃ２から
の出力はそれぞれスイッチ回路４，５を入出力端に接続
したインバータ１０，１１に入力され、これらインバー
タ１０，１１の出力がデータ保持回路１２に入力され、
このデータ保持回路１２の出力が出力端子１５から出力
される。
【００１８】この回路の動作は、図２のように、まずス
イッチ回路１，２，４，５がオンでスイッチ回路３，
６，７がオフの第１の期間において、スイッチ４，５が
ＯＮであるため、インバータ１０及びインバータ１１の
出力電圧としてインバータ１０，１１のロジカルスレッ
ショルド電圧であるＶLT10，ＶLT11が出力され、また、
スイッチ１，２がＯＮであるため、アナログ入力信号電
圧ＶI が容量Ｃ１の入力端子側に印加され、比較基準電
圧ＶR が容量Ｃ２の入力端子に印加されている。従っ
て、容量Ｃ１にはＶLT10とＶI の差電圧、容量Ｃ２には
ＶLT11とＶR の差電圧をサンプリングする。
イッチ回路１，２，４，５がオンでスイッチ回路３，
６，７がオフの第１の期間において、スイッチ４，５が
ＯＮであるため、インバータ１０及びインバータ１１の
出力電圧としてインバータ１０，１１のロジカルスレッ
ショルド電圧であるＶLT10，ＶLT11が出力され、また、
スイッチ１，２がＯＮであるため、アナログ入力信号電
圧ＶI が容量Ｃ１の入力端子側に印加され、比較基準電
圧ＶR が容量Ｃ２の入力端子に印加されている。従っ
て、容量Ｃ１にはＶLT10とＶI の差電圧、容量Ｃ２には
ＶLT11とＶR の差電圧をサンプリングする。
【００１９】第２の期間にスイッチ１と２、４と５の順
にスイッチを切り離し、第３の期間において、スイッチ
３をＯＮする事で、容量Ｃ１，Ｃ２の入力端子側をショ
ートし、容量Ｃ１，Ｃ２に蓄えられた電荷を再分配す
る。そして、この時、容量Ｃ１，Ｃ２のインバータ側端
子に生ずる電位変動をインバータ１０，１１の入力とす
る。このため、例えば、ＶI ＞ＶR であったとすると、
容量Ｃ１のインバータ側端子の電位が下がり、逆に容量
Ｃ２のインバータ側端子の電位が上がる為、インバータ
１０の出力電位が上がりインバータ１１の出力電位が下
がる。
にスイッチを切り離し、第３の期間において、スイッチ
３をＯＮする事で、容量Ｃ１，Ｃ２の入力端子側をショ
ートし、容量Ｃ１，Ｃ２に蓄えられた電荷を再分配す
る。そして、この時、容量Ｃ１，Ｃ２のインバータ側端
子に生ずる電位変動をインバータ１０，１１の入力とす
る。このため、例えば、ＶI ＞ＶR であったとすると、
容量Ｃ１のインバータ側端子の電位が下がり、逆に容量
Ｃ２のインバータ側端子の電位が上がる為、インバータ
１０の出力電位が上がりインバータ１１の出力電位が下
がる。
【００２０】そして第４の期間において、スッチ６，７
をＯＮし、インバータ１０の出力端子をインバータ１１
の入力端子に、インバータ１１の出力端子をインバータ
１０の入力端子に接続する事で、インバータ１０とイン
バータ１１で正帰還回路を構成する。この結果インバー
タ１０とインバータ１１の出力電圧に正帰還がかかり、
インバータ１０，１１の出力電圧を更に増幅する。
をＯＮし、インバータ１０の出力端子をインバータ１１
の入力端子に、インバータ１１の出力端子をインバータ
１０の入力端子に接続する事で、インバータ１０とイン
バータ１１で正帰還回路を構成する。この結果インバー
タ１０とインバータ１１の出力電圧に正帰還がかかり、
インバータ１０，１１の出力電圧を更に増幅する。
【００２１】最終的には、インバータ１０，１１の出力
電圧を入力とするデータ保持回路１２が動作し、第４の
期間に増幅された出力を取り込み、論理レベルに変換し
た後、比較結果として出力する。
電圧を入力とするデータ保持回路１２が動作し、第４の
期間に増幅された出力を取り込み、論理レベルに変換し
た後、比較結果として出力する。
【００２２】この第１の実施形態のチョッパ型コンパレ
ータにおいて、第１の期間とその他の期間で電圧源にノ
イズが重畳されることにより、電源電圧が変動した場
合、従来例と同様にインバータ１０，１１のロジカルス
レッショルド電圧はＶLT10からＶLT10′へ、ＶLT11から
ＶLT11′へと変動する。しかし、この電源電圧変動は、
インバータ１０及び１１に対して同相で影響を与えるた
め、変動前のロジカルスレッショルド電圧と変動後のロ
ジカルスレッショルド電圧の差をΔＶLT10、ΔＶLT11と
表した時のΔＶLT10とΔＶLT11の極性は同じである。す
なわち、インバータ１０，１１のロジカルスレッショル
ド電圧は、同相で変動することになる。ただし、インバ
ータ１０，１１のロジカルスレッショルド電圧は、製造
ばらつき等の影響を受けるので、同じ形状に製造しても
ＶLT10がＶLT11と等しくないため、ＶLT10′もＶLT11′
と等しくなくなるが、第３の期間において、インバータ
１０，１１に入力されたアナログ入力信号と比較基準電
圧をインバータ１０，１１のロジカルスレッショルド電
圧の差よりも十分大きく増幅することにより、第１の期
間のロジカルスレッショルド電圧に対するその他の期間
のロジカルスレッショルド電圧の変動が入力電圧と比較
基準電圧の差電圧より大きくなった時にも、インバータ
１０の出力電圧とインバータ１１の出力電圧の上下関係
は、変わらない。従って、第４の期間にインバータ１
０，１１で構成される正帰還回路の出力が反転する事は
ないので、ロジカルスレッショルド電圧が第１の期間と
第４の期間で異なった場合でもコンパレータが誤動作す
る事はない。
ータにおいて、第１の期間とその他の期間で電圧源にノ
イズが重畳されることにより、電源電圧が変動した場
合、従来例と同様にインバータ１０，１１のロジカルス
レッショルド電圧はＶLT10からＶLT10′へ、ＶLT11から
ＶLT11′へと変動する。しかし、この電源電圧変動は、
インバータ１０及び１１に対して同相で影響を与えるた
め、変動前のロジカルスレッショルド電圧と変動後のロ
ジカルスレッショルド電圧の差をΔＶLT10、ΔＶLT11と
表した時のΔＶLT10とΔＶLT11の極性は同じである。す
なわち、インバータ１０，１１のロジカルスレッショル
ド電圧は、同相で変動することになる。ただし、インバ
ータ１０，１１のロジカルスレッショルド電圧は、製造
ばらつき等の影響を受けるので、同じ形状に製造しても
ＶLT10がＶLT11と等しくないため、ＶLT10′もＶLT11′
と等しくなくなるが、第３の期間において、インバータ
１０，１１に入力されたアナログ入力信号と比較基準電
圧をインバータ１０，１１のロジカルスレッショルド電
圧の差よりも十分大きく増幅することにより、第１の期
間のロジカルスレッショルド電圧に対するその他の期間
のロジカルスレッショルド電圧の変動が入力電圧と比較
基準電圧の差電圧より大きくなった時にも、インバータ
１０の出力電圧とインバータ１１の出力電圧の上下関係
は、変わらない。従って、第４の期間にインバータ１
０，１１で構成される正帰還回路の出力が反転する事は
ないので、ロジカルスレッショルド電圧が第１の期間と
第４の期間で異なった場合でもコンパレータが誤動作す
る事はない。
【００２３】さらに、本実施形態のコンパレータは、イ
ンバータ１０，１１で構成された回路により正帰還をか
けているため、入力電圧と比較基準電圧の差電圧が小さ
くなってもインバータの出力電圧が中間電圧レベルとな
る時間を短縮でき、従来例よりもインバータ１０，１１
に流れる貫通電流を小さくでき、従って消費電流をあま
り増加させずにより小さな差電圧についても比較動作を
行う事ができる。
ンバータ１０，１１で構成された回路により正帰還をか
けているため、入力電圧と比較基準電圧の差電圧が小さ
くなってもインバータの出力電圧が中間電圧レベルとな
る時間を短縮でき、従来例よりもインバータ１０，１１
に流れる貫通電流を小さくでき、従って消費電流をあま
り増加させずにより小さな差電圧についても比較動作を
行う事ができる。
【００２４】以上のように本発明は、従来のチョッパ型
コンパレータと比較して、インバータに入力する信号を
アナログ入力信号と比較基準電圧の差電圧にすると共
に、比較期間に２つのインバータの入力端子と出力端子
を互いに接続した正帰還回路を構成する事により、誤変
換を起こしにくくかつ、より小さい差電圧まであまり消
費電流を増加させる事なく比較的高速に変換する事が可
能なチョッパ型コンパレータを提供する事ができる。
コンパレータと比較して、インバータに入力する信号を
アナログ入力信号と比較基準電圧の差電圧にすると共
に、比較期間に２つのインバータの入力端子と出力端子
を互いに接続した正帰還回路を構成する事により、誤変
換を起こしにくくかつ、より小さい差電圧まであまり消
費電流を増加させる事なく比較的高速に変換する事が可
能なチョッパ型コンパレータを提供する事ができる。
【００２５】図３，図４は本発明の第２の実施の形態を
示す回路図でおよびそのタイミングチャートである。こ
の実施形態の回路は、図１の容量Ｃ１とインバータ１０
との間に、スイッチ回路１３を入出力端に接続したイン
バータ１７が容量Ｃ３を介して接続され、また図１の容
量Ｃ２とインバータ１１との間に、スイッチ回路１４を
入出力端に接続したインバータ１８が容量Ｃ４を介して
接続されたものである。
示す回路図でおよびそのタイミングチャートである。こ
の実施形態の回路は、図１の容量Ｃ１とインバータ１０
との間に、スイッチ回路１３を入出力端に接続したイン
バータ１７が容量Ｃ３を介して接続され、また図１の容
量Ｃ２とインバータ１１との間に、スイッチ回路１４を
入出力端に接続したインバータ１８が容量Ｃ４を介して
接続されたものである。
【００２６】この回路の動作は、図４のように、スイッ
チ回路１３，１４の動作は、そのオンのなる時刻がスイ
ッチ回路１，２，４，５と同じであるが、オフのなる時
刻が、スイッチ回路１，２のオフとなる時刻とスイッチ
回路４，５のオフとなる時刻との中間となっている。
チ回路１３，１４の動作は、そのオンのなる時刻がスイ
ッチ回路１，２，４，５と同じであるが、オフのなる時
刻が、スイッチ回路１，２のオフとなる時刻とスイッチ
回路４，５のオフとなる時刻との中間となっている。
【００２７】まず、図４の第１の期間（スイッチ１，
２，４，５，１３，１４＝ＯＮ、３，６，７＝ＯＦＦ）
において、スイッチ４，５及びスイッチ１３，１４がＯ
Ｎであるため、インバータ１０，１１と１７，１８の出
力電圧としては、各インバータのロジカルスレッショル
ド電圧であるＶLT10，ＶLT11，ＶLT17，ＶLT18が出力さ
れている。また、スイッチ１，２がＯＮであることによ
り、アナログ入力電圧ＶI が容量Ｃ１の入力端子側に印
加され、比較基準電圧ＶR が容量Ｃ２の入力端子側に印
加されている。従って、容量Ｃ１には、ＶLT17とＶI の
差電圧、容量Ｃ２には、ＶLT18とＶR の差電圧をサンプ
リングし、容量Ｃ３には、ＶLT10とＶLT17の差電圧、容
量Ｃ４には、ＶLT11とＶLT18の差電圧がサンプリングさ
れる。
２，４，５，１３，１４＝ＯＮ、３，６，７＝ＯＦＦ）
において、スイッチ４，５及びスイッチ１３，１４がＯ
Ｎであるため、インバータ１０，１１と１７，１８の出
力電圧としては、各インバータのロジカルスレッショル
ド電圧であるＶLT10，ＶLT11，ＶLT17，ＶLT18が出力さ
れている。また、スイッチ１，２がＯＮであることによ
り、アナログ入力電圧ＶI が容量Ｃ１の入力端子側に印
加され、比較基準電圧ＶR が容量Ｃ２の入力端子側に印
加されている。従って、容量Ｃ１には、ＶLT17とＶI の
差電圧、容量Ｃ２には、ＶLT18とＶR の差電圧をサンプ
リングし、容量Ｃ３には、ＶLT10とＶLT17の差電圧、容
量Ｃ４には、ＶLT11とＶLT18の差電圧がサンプリングさ
れる。
【００２８】第２の期間には、スイッチ回路１と２、１
３と１４、４と５の順にスイッチを切り離し、第３の期
間において、スイッチ３をＯＮすることで、容量Ｃ１，
Ｃ２の入力端子側をショートし、容量Ｃ１，Ｃ２に蓄え
られた電荷を再分配する事によって生じる容量Ｃ１，Ｃ
２のインバータ側端子の電位変動をインバータ１７，１
８の入力端子に入力する。そして、この電位変動をイン
バータ１７，１８で増幅し、インバータ１７，１８の出
力電圧の変動を容量Ｃ３，Ｃ４を介して、インバータ１
０，１１の入力端子に入力する。このため、例えば、Ｖ
I ＞ＶR であったとすると、容量Ｃ１のインバータ側端
子の電位が下がり、逆に容量Ｃ２のインバータ側端子の
電位が上がる為、インバータ１７の出力電位が上がりイ
ンバータ１８の出力電位が下がる。
３と１４、４と５の順にスイッチを切り離し、第３の期
間において、スイッチ３をＯＮすることで、容量Ｃ１，
Ｃ２の入力端子側をショートし、容量Ｃ１，Ｃ２に蓄え
られた電荷を再分配する事によって生じる容量Ｃ１，Ｃ
２のインバータ側端子の電位変動をインバータ１７，１
８の入力端子に入力する。そして、この電位変動をイン
バータ１７，１８で増幅し、インバータ１７，１８の出
力電圧の変動を容量Ｃ３，Ｃ４を介して、インバータ１
０，１１の入力端子に入力する。このため、例えば、Ｖ
I ＞ＶR であったとすると、容量Ｃ１のインバータ側端
子の電位が下がり、逆に容量Ｃ２のインバータ側端子の
電位が上がる為、インバータ１７の出力電位が上がりイ
ンバータ１８の出力電位が下がる。
【００２９】そして容量Ｃ３，Ｃ４によって、インバー
タ１７，１８の出力端子と容量結合されているインバー
タ１０，１１は、インバータ１７，１８の出力電圧の変
動にあわせて、インバータ１０の入力端子電圧は上が
り、インバータ１１の入力端子電圧は下がる。よって、
インバータ１０の出力電圧は下がり、インバータ１１の
出力電圧は上がる。
タ１７，１８の出力端子と容量結合されているインバー
タ１０，１１は、インバータ１７，１８の出力電圧の変
動にあわせて、インバータ１０の入力端子電圧は上が
り、インバータ１１の入力端子電圧は下がる。よって、
インバータ１０の出力電圧は下がり、インバータ１１の
出力電圧は上がる。
【００３０】そして第４の期間において、スイッチ６，
７をＯＮし、インバータ１０の出力端子をインバータ１
１の入力端子に、インバータ１１の出力端子をインバー
タ１０の入力端子に接続する事で、インバータ１０とイ
ンバータ１１で正帰還回路を構成させる。この結果イン
バータ１０とインバータ１１の出力に正帰還がかかり、
インバータ１０，１１の出力電圧を更に増幅する。
７をＯＮし、インバータ１０の出力端子をインバータ１
１の入力端子に、インバータ１１の出力端子をインバー
タ１０の入力端子に接続する事で、インバータ１０とイ
ンバータ１１で正帰還回路を構成させる。この結果イン
バータ１０とインバータ１１の出力に正帰還がかかり、
インバータ１０，１１の出力電圧を更に増幅する。
【００３１】最終的には、インバータ１０，１１の出力
電圧を入力とするデータ保持回路１２にインバータ１
０，１１で構成された正帰還回路の出力を取り込み、論
理レベルに変換した後、比較結果として出力する。
電圧を入力とするデータ保持回路１２にインバータ１
０，１１で構成された正帰還回路の出力を取り込み、論
理レベルに変換した後、比較結果として出力する。
【００３２】以上のように、図３の回路は、容量Ｃ１と
スイッチ１３とインバータ１７及び容量Ｃ２とスイッチ
１４とインバータ１８で、電圧増幅回路を構成し、アナ
ログ入力信号電圧と比較基準電圧の差電圧をインバータ
１７，１８で増幅し、インバータ１７，１８の出力電圧
の変動を容量Ｃ３，Ｃ４を介して、容量結合されたイン
バータ１０，１１の入力端子に入力することで、製造ば
らつきによりインバータ１０，１１のロジカルスレッシ
ョルド電圧に電位差が発生し、入出力電圧特性がインバ
ータ１０と１１で異なった場合に発生する誤変換の入力
差電圧に対する影響を容量Ｃ１、スイッチ１３、インバ
ータ１７と容量Ｃ２、スイッチ１４、インバータ１８に
よって構成される電圧増幅回路のゲイン分の１にする事
ができ、アナログ入力信号電圧と比較基準電圧の差電圧
が、第１の実施形態より更に小さい場合においても誤変
換を起こさず比較的高速に比較動作を行う事が可能な回
路となる。
スイッチ１３とインバータ１７及び容量Ｃ２とスイッチ
１４とインバータ１８で、電圧増幅回路を構成し、アナ
ログ入力信号電圧と比較基準電圧の差電圧をインバータ
１７，１８で増幅し、インバータ１７，１８の出力電圧
の変動を容量Ｃ３，Ｃ４を介して、容量結合されたイン
バータ１０，１１の入力端子に入力することで、製造ば
らつきによりインバータ１０，１１のロジカルスレッシ
ョルド電圧に電位差が発生し、入出力電圧特性がインバ
ータ１０と１１で異なった場合に発生する誤変換の入力
差電圧に対する影響を容量Ｃ１、スイッチ１３、インバ
ータ１７と容量Ｃ２、スイッチ１４、インバータ１８に
よって構成される電圧増幅回路のゲイン分の１にする事
ができ、アナログ入力信号電圧と比較基準電圧の差電圧
が、第１の実施形態より更に小さい場合においても誤変
換を起こさず比較的高速に比較動作を行う事が可能な回
路となる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
２つの容量に各々アナログ入力信号電圧と比較基準電圧
をサンプリングし、前記２つのサンプリング容量の入力
信号端子側どうしを短絡するスイッチ回路と、入力信号
を増幅する２つのインバータのそれぞれの入力を他方の
インバータの出力端子に接続する２つのスイッチ回路を
持つことにより、アナログ入力信号と比較基準電圧の差
電圧を入力信号とし、入力信号に対する電圧増幅に使用
した２つのインバータを、入力信号を増幅した後、それ
ぞれの入力端子を他方のインバータの出力端子に接続す
る２つのスイッチ回路を導通状態とすることで、正帰還
回路とし、２つのインバータの出力電圧に正帰還をかけ
ることにより、従来の比較して、電源電圧の変動等の同
相ノイズに強くすることができ、さらに、微小な差電圧
に対しても比較的高速かつ消費電力を余り大きくせずに
比較することが可能である。
２つの容量に各々アナログ入力信号電圧と比較基準電圧
をサンプリングし、前記２つのサンプリング容量の入力
信号端子側どうしを短絡するスイッチ回路と、入力信号
を増幅する２つのインバータのそれぞれの入力を他方の
インバータの出力端子に接続する２つのスイッチ回路を
持つことにより、アナログ入力信号と比較基準電圧の差
電圧を入力信号とし、入力信号に対する電圧増幅に使用
した２つのインバータを、入力信号を増幅した後、それ
ぞれの入力端子を他方のインバータの出力端子に接続す
る２つのスイッチ回路を導通状態とすることで、正帰還
回路とし、２つのインバータの出力電圧に正帰還をかけ
ることにより、従来の比較して、電源電圧の変動等の同
相ノイズに強くすることができ、さらに、微小な差電圧
に対しても比較的高速かつ消費電力を余り大きくせずに
比較することが可能である。
【００３４】さらに、アナログ入力信号と比較基準電圧
とを各々サンプリングする２つの容量のインバータ側端
子に電圧増幅回路を接続し、この電圧増幅回路の出力電
圧を容量結合された、２つのインバータの入力端子に入
力する構成とすることにより、これら２つのインバータ
の製造ばらつき等に起因するロジカルスレッショルド電
圧の差による誤変換の入力電圧に対する影響を電圧増幅
回路のゲイン分の１にする事ができ、より小さい入力電
圧差に対しても正確に比較動作を行うことが可能とな
る。
とを各々サンプリングする２つの容量のインバータ側端
子に電圧増幅回路を接続し、この電圧増幅回路の出力電
圧を容量結合された、２つのインバータの入力端子に入
力する構成とすることにより、これら２つのインバータ
の製造ばらつき等に起因するロジカルスレッショルド電
圧の差による誤変換の入力電圧に対する影響を電圧増幅
回路のゲイン分の１にする事ができ、より小さい入力電
圧差に対しても正確に比較動作を行うことが可能とな
る。
【図１】本発明の第１の実施形態のチョッパ型コンパレ
ータを示すブロック図である。
ータを示すブロック図である。
【図２】図１のコンパレータ動作を説明するタイミング
チャートである。
チャートである。
【図３】本発明の第２の実施形態のコンパレータを示す
ブロック図である。
ブロック図である。
【図４】図３のコンパレータ動作を説明するタイミング
チャートである。
チャートである。
【図５】従来例のチョッパ型コンパレータのブロック図
である。
である。
【図６】図５のコンパレータ動作を説明するタイミング
チャートである。
チャートである。
【図７】図５のコンパレータに用いるインバータの入出
力特性図ある。
力特性図ある。
１〜７，１３，１４，１９，２０ スイッチ回路 ８ アナログ入力電圧入力端子 ９ 比較基準電圧入力端子 １０，１１，１７，１８，２３，２４ インバータ １２ データ保持回路 １５ データ出力端子 Ｃ１〜Ｃ６ 容量（コンデンサ）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−297720（ＪＰ，Ａ) 特開 昭63−79415（ＪＰ，Ａ) 特開 昭61−200715（ＪＰ，Ａ) 特表 平６−503890（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/08 H03M 1/34
Claims (3)
- 【請求項１】 アナログ入力信号の入力端子が第１のス
イッチ回路を介して第１の容量の一端に接続し、比較基
準電圧の入力端子が第２のスイッチ回路を介して第２の
容量の一端に接続し、前記第１の容量の他端を第１の入
力端子とし、前記第２の容量の他端を第２の入力端子と
した比較回路を有し、前記第１の容量の一端に一端を接
続し、他端を前記第２の容量の一端に接続した第３のス
イッチ回路を設け、サンプリング期間に前記第１，第２
のスイッチ回路をオンとし、前記第３のスイッチ回路を
オフとして前記第１の容量にアナログ入力電圧をサンプ
リングし、前記第２の容量に比較基準電圧をサンプリン
グし、比較期間に前記第１，第２のスイッチ回路をオフ
とし、前記第３のスイッチ回路をオンとして前記第１，
第２の容量の各一端間を短絡し、前記サンプリング期間
に蓄えた前記第１，第２の容量の各電荷の再配分で生ず
る前記第１，第２の容量の各他端の端子電圧を前記比較
回路の各入力端子に入力して電圧比較を行うチョッパ型
コンパレータにおいて、前記比較回路が、前記第１の入
力端子を入力端としこの入力端と出力端との間に第４の
スイッチ回路を接続した第１のインバータと、前記第２
の入力端子を入力端としこの入力端と出力端との間に第
５のスイッチ回路を接続した第２のインバータと、前記
第１のインバータの出力端と前記第２のインバータの入
力端との間に接続した第６のスイッチ回路と、前記第２
のインバータの出力端と前記第１のインバータの入力端
との間に接続した第７のスイッチ回路とを有し、サンプ
リング期間に前記第１，第２，第４，第５のスイッチ回
路をオンとし、前記第３，第６，第７のスイッチ回路を
オフとして、前記第１，第２のインバータの各入出力端
間を短絡して前記第１の容量にアナログ入力電圧を、前
記第２の容量に比較基準電圧をそれぞれサンプリング
し、増幅期間に前記第１，第２，第４，第５のスイッチ
回路をオフとして前記第１，第２のインバータの各入出
力端間を切り離し、前記第３のスイッチ回路をオンとし
て前記第１，第２の容量の各一端間を短絡し、前記サン
プリング期間に蓄えた前記第１，第２の容量の各電荷の
再配分で生ずる前記第１，第２の容量の各他端の端子電
圧を前記第１，第２の入力端子にそれぞれ供給し、比較
期間に前記第６，第７のスイッチ回路をオンとして前記
第１，第２のインバータの各出力端と前記第２，第１の
インバータの各入力端とを接続してそれぞれ正帰還回路
を構成し、これら正帰還回路により電圧増幅してその比
較結果を論理レベルに変換することを特徴とするチョッ
パ型コンパレータ。 - 【請求項２】 第１の容量の他端と第１の入力端子との
間に、この第１の容量の他端を入力端とする第１の電圧
増幅回路と、この第１の電圧増幅回路の出力端に一端を
接続した第３の容量とを挿入し、第２の容量の他端と第
２の入力端子との間に、この第２の容量の他端を入力端
とする第２の電圧増幅回路と、この第２の電圧増幅回路
の出力端に一端を接続した第４の容量とを挿入し、増幅
期間に、サンプリング期間に蓄えた前記第１，第２の容
量の各電荷の再配分で生ずる前記第１，第２の容量の各
他端の端子電圧を前記第１，第２の電圧増幅回路にそれ
ぞれ入力し、これら第１，第２の電圧増幅回路の出力電
圧を前記第３，第４の容量を介して前記第１，第２の入
力端子にそれぞれ供給する請求項１記載のチョッパ型コ
ンパレータ。 - 【請求項３】 第１の電圧増幅回路が、第１の容量の他
端に入力端を接続した第３のインバータと、この第３の
インバータの入力端と出力端との間に接続し第８のスイ
ッチ回路とからなり、第２の電圧増幅回路が、第２の容
量の他端に入力端を接続した第４のインバータと、この
第４のインバータの入力端と出力端との間に接続し第９
のスイッチ回路とからなり、サンプリング期間に前記第
８，第９のスイッチ回路をオンとし、前記第３，第４の
インバータの各入力端と出力端との間を短絡して前記第
３，第４の容量にそれぞれ第１のインバータの出力電圧
と前記第３のインバータの出力電圧との差電圧、第２の
インバータの出力電圧と前記第４のインバータの出力電
圧との差電圧をサンプリングし、増幅期間に前記第８，
第９のスイッチ回路をオフとし、前記第３，第４のイン
バータの各入力端と出力端との間を切り離し、前記前記
第１，第２の容量の各他端の端子電圧を前記第３，第４
のインバータの各入力端に入力し、これら第３，第４の
インバータの各出力電圧を前記第３，第４の容量を介し
て前記第１，第２のインバータの各入力に供給する請求
項２記載のチョッパ型コンパレータ。
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