JP2020021754A - Multilayer electronic components - Google Patents
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Abstract
【課題】素体におけるクラックの発生を抑制可能な積層電子部品を提供する。【解決手段】積層電子部品1は、複数の絶縁体層10が積層されてなる素体2と、素体2上に設けられた第一電極層E1と、第一電極層E1上に設けられた第二電極層E2と、を有する第一端子電極4と、を備える。素体2は、実装面とされる主面2aと、主面2aと対向している主面2bと、主面2a及び主面2bの対向方向に延びている側面2eと、主面2aと側面2eとを接続している接続部2gと、を有する。第一端子電極4は、主面2a、接続部2g及び側面2eにまたがって設けられている。接続部2gは、主面2aと側面2eとを接続している仮想的な平面H1の内側に位置している。【選択図】図2PROBLEM TO BE SOLVED: To provide a laminated electronic component capable of suppressing the occurrence of cracks in a prime field. SOLUTION: A laminated electronic component 1 is provided on a prime field 2 in which a plurality of insulator layers 10 are laminated, a first electrode layer E1 provided on the prime field 2, and a first electrode layer E1. The second electrode layer E2 and the first terminal electrode 4 having the second electrode layer E2 are provided. The prime field 2 includes a main surface 2a as a mounting surface, a main surface 2b facing the main surface 2a, a side surface 2e extending in the opposite direction of the main surface 2a and the main surface 2b, and a main surface 2a. It has a connecting portion 2g that connects to the side surface 2e. The first terminal electrode 4 is provided so as to straddle the main surface 2a, the connecting portion 2g, and the side surface 2e. The connecting portion 2g is located inside a virtual plane H1 connecting the main surface 2a and the side surface 2e. [Selection diagram] Fig. 2
Description
本発明の一側面は、積層電子部品に関する。 One aspect of the present invention relates to a laminated electronic component.
特許文献1には、複数のセラミック層が積層されてなるセラミック素体と、外部電極と、を備える積層セラミック電子部品が記載されている。外部電極は、セラミック素体の端面上に設けられた焼結金属層と、焼結金属層上に設けられた導電性樹脂層と、を有している。このセラミック電子部品では、焼結金属層の材料に含まれるガラスが焼結金属層の表面に析出する割合を規定することにより、等化直列抵抗の抑制が図られている。
上述のセラミック電子部品が基板上に実装されて使用される場合、セラミック電子部品及び基板の接続部分には、セラミック電子部品及び基板の熱膨張率の違いから、環境温度の変化等に応じた応力が作用する。特に、素体の稜線部では、外部電極の厚さが薄くなり易いので、応力集中が生じ易い。このため、素体の稜線部を起点としたクラックが素体に発生するおそれがある。 When the above-mentioned ceramic electronic component is mounted on a substrate and used, a connection portion between the ceramic electronic component and the substrate has a stress corresponding to a change in environmental temperature or the like due to a difference in thermal expansion coefficient between the ceramic electronic component and the substrate. Works. In particular, at the ridge of the element body, the thickness of the external electrode tends to be thin, so that stress concentration tends to occur. For this reason, there is a possibility that a crack originating from the ridgeline portion of the element body may occur in the element body.
本発明の一側面は、素体におけるクラックの発生を抑制可能な積層電子部品を提供する。 One aspect of the present invention provides a laminated electronic component capable of suppressing generation of cracks in a body.
本発明の一側面に係る積層電子部品は、複数の絶縁体層が積層されてなる素体と、素体上に設けられた下地電極層と、下地電極層上に設けられた導電性樹脂層と、を有する電極と、を備え、素体は、実装面とされる第一主面と、第一主面と対向している第二主面と、第一主面及び第二主面の対向方向に延びている側面と、第一主面と側面とを接続している接続部と、を有し、電極は、第一主面、接続部及び側面にまたがって設けられており、接続部は、第一主面と側面とを接続している仮想的な平面の内側に位置している。 A multilayer electronic component according to one aspect of the present invention includes a base body including a plurality of insulator layers stacked, a base electrode layer provided on the base body, and a conductive resin layer provided on the base electrode layer. And an electrode having a first body, a first main surface to be a mounting surface, a second main surface facing the first main surface, and a first main surface and a second main surface. It has a side surface extending in the opposite direction, and a connecting portion connecting the first main surface and the side surface, and the electrode is provided over the first main surface, the connecting portion and the side surface, The portion is located inside a virtual plane connecting the first main surface and the side surface.
この積層電子部品では、接続部が第一主面と側面とを接続している仮想的な平面の内側に位置している。このため、接続部がこの仮想的な平面の外側に位置している場合に比べて、接続部における電極の厚さを厚くすることができる。これにより、接続部の近傍においても、電極の厚さが薄くなり難い。したがって、接続部及びその近傍への応力集中を緩和することができる。よって、素体におけるクラックの発生を抑制することができる。 In this multilayer electronic component, the connection portion is located inside a virtual plane connecting the first main surface and the side surface. For this reason, the thickness of the electrode at the connection portion can be increased as compared with the case where the connection portion is located outside this virtual plane. This makes it difficult for the electrode to be thin even in the vicinity of the connection portion. Therefore, stress concentration on the connection portion and the vicinity thereof can be reduced. Therefore, generation of cracks in the element body can be suppressed.
接続部における電極の厚さは、側面における電極の厚さよりも厚くてもよい。この場合、接続部及びその近傍への応力集中を更に緩和することができる。 The thickness of the electrode at the connection portion may be greater than the thickness of the electrode at the side surface. In this case, stress concentration on the connection portion and its vicinity can be further reduced.
接続部の曲率半径は、第一主面の端部の曲率半径よりも大きくてもよい。この場合、接続部に容易に電極を形成することができる。 The radius of curvature of the connecting portion may be larger than the radius of curvature of the end of the first main surface. In this case, an electrode can be easily formed at the connection portion.
接続部において、下地電極層の導電性樹脂層側の表面は、接続部に沿う形状を有してもよい。この場合、接続部における導電性樹脂層の厚さを厚くすることができる。 In the connection portion, the surface of the base electrode layer on the conductive resin layer side may have a shape along the connection portion. In this case, the thickness of the conductive resin layer at the connection portion can be increased.
接続部における導電性樹脂層の厚さは、接続部における下地電極層の厚さよりも厚くてもよい。導電性樹脂層の方が下地金属層よりも軟らかいので、この場合、接続部における導電性樹脂層の厚さが接続部における下地電極層の厚さよりも薄い場合に比べて、接続部と隣り合う稜線部及びその近傍への応力集中を更に緩和することができる。 The thickness of the conductive resin layer in the connection part may be larger than the thickness of the base electrode layer in the connection part. Since the conductive resin layer is softer than the underlying metal layer, in this case, the thickness of the conductive resin layer at the connecting portion is closer to the connecting portion than when the thickness of the underlying electrode layer at the connecting portion is smaller. Stress concentration on the ridge portion and its vicinity can be further reduced.
本発明の一側面によれば、素体におけるクラックの発生を抑制可能な積層電子部品を提供することができる。 According to one aspect of the present invention, it is possible to provide a laminated electronic component capable of suppressing occurrence of cracks in a body.
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、図面の説明において同一又は相当要素には同一符号を付し、重複する説明は省略する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description of the drawings, the same or corresponding elements will be denoted by the same reference symbols, without redundant description.
[第一実施形態]
図1は、第一実施形態に係る積層電子部品を示す斜視図である。図1に示されるように、積層電子部品1は、素体2と、第一端子電極4と、第二端子電極5と、第三端子電極6と、第四端子電極7と、第五端子電極8と、第六端子電極9と、を備えている。積層電子部品1は、例えば、複数の絶縁体層が積層されてなる積層型フィルタである。積層電子部品1は、ダイプレクサである。
[First embodiment]
FIG. 1 is a perspective view showing the multilayer electronic component according to the first embodiment. As shown in FIG. 1, the laminated
図2は、図1に示される積層電子部品の断面図である。図2では、後述するコイル導体、内部導体及び内部電極の図示が省略されている。また、図2では、ハッチングが省略されている。図1及び図2に示されるように、素体2は、直方体形状を呈している。直方体形状には、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状が含まれる。素体2は、その外表面として、一対の主面2a,2bと、一対の側面2c,2dと、一対の側面2e,2fと、4つの接続部2gと、4つの稜線部2hと、4つの稜線部2iとを有している。
FIG. 2 is a sectional view of the laminated electronic component shown in FIG. 2, illustration of a coil conductor, an internal conductor, and an internal electrode, which will be described later, is omitted. In FIG. 2, hatching is omitted. As shown in FIGS. 1 and 2, the
一対の主面2a,2bは、互いに対向している。一対の側面2c,2dは、一対の主面2a,2bの間を連結するように延びており且つ互いに対向している。一対の側面2e,2fは、一対の主面2a,2bの間を連結するように延びており且つ互いに対向している。主面2aは、例えば積層電子部品1を図示しない他の電子機器(例えば、回路基板、又は、電子部品等)に実装する際、他の電子機器と対向する面(実装面)として規定される。
The pair of
一対の主面2a,2bが互いに対向している方向D1と、一対の側面2c,2dが互いに対向している方向D2と、一対の側面2e,2fが互いに対向している方向D3とは、互いに略直交している。素体2の方向D1の長さは、例えば、0.9mmであり、素体2の方向D2の長さは、例えば、2mmであり、素体2の方向D3の長さは、例えば1.25mmである。
The direction D1 in which the pair of
各接続部2gは、主面2aと、各側面2c,2d,2e,2fとを接続している。各稜線部2hは、主面2bと、各側面2c,2d,2e,2fとの間に位置している。各稜線部2iは、側面2cと側面2eとの間、側面2eと側面2dとの間、側面2dと側面2fとの間、及び、側面2fと側面2cとの間に位置している。
Each
主面2aと側面2cとの間の接続部2gは、方向D3に沿って延在している。主面2aと側面2dとの間の接続部2gは、方向D3に沿って延在している。主面2aと側面2eとの間の接続部2gは、方向D2に沿って延在している。主面2aと側面2fとの間の接続部2gは、方向D2に沿って延在している。これらの接続部2gは、主面2aの外縁に沿って延在し、主面2aの外縁の全周を取り囲んでいる。
A
各接続部2gは、素体2の内側に向かって凹んだ凹曲面状を呈している。つまり、各接続部2gは、主面2aと側面2c,2d,2e,2fとを接続している仮想的な平面H1の内側に位置している。平面H1は、具体的には、主面2aの側面2c,2d,2e,2f側の端部2j(すなわち、主面2aの外縁部)と、側面2c,2d,2e,2fの主面2a側の端部2kとを接続している。端部2j及び端部2kは、素体2の稜線部を構成している。端部2j及び端部2kは、後述する稜線部2h及び稜線部2iと同様に、湾曲するように丸められ、凸面状を呈している。平面H1は、端部2j及び端部2kのそれぞれに外接する平面として規定される。平面H1は、端部2jの湾曲の頂部と、端部2kの湾曲の頂部とを接続している。
Each
接続部2gは曲面であり、接続部2gの曲率半径は、端部2jの曲率半径及び端部2kの曲率半径よりも大きい。接続部2gの曲率半径は、例えば30μmである。端部2jの曲率半径は、例えば15μmである。端部2kの曲率半径は、例えば15μmである。接続部2gの高さ(すなわち、接続部2gの方向D1の長さ)は、例えば100μmである。接続部2gの幅は、例えば接続部2gの高さと同等である。接続部2gの幅とは、主面2aと側面2c,2dとの間の接続部2gについては、接続部2gの方向D2の長さであり、主面2aと側面2e,2fとの間の接続部2gについては、接続部2gの方向D3の長さである。
The connecting
主面2bと側面2cとの間の稜線部2hは、方向D3に沿って延在している。主面2bと側面2dとの間の稜線部2hは、方向D3に沿って延在している。主面2bと側面2eとの間の稜線部2hは、方向D2に沿って延在している。主面2bと側面2fとの間の稜線部2hは、方向D2に沿って延在している。各稜線部2hは、素体2の外側に突出した凸面状を呈している。つまり、各稜線部2hは、主面2bと側面2c,2d,2e,2fとを接続している仮想的な平面H2の外側に位置している。平面H2は、具体的には、主面2bの側面2c,2d,2e,2f側の端部2m(すなわち、外縁部)と、側面2c,2d,2e,2fの主面2b側の端部2nとを接続している。
The
各稜線部2iは、方向D1に沿って延在している。各稜線部2iは、各稜線部2hと同様に素体2の外側に突出した凸面状を呈している。稜線部2h,2iは、いわゆるR面取り加工が素体2に施されていることにより、湾曲するように丸められている。
Each
素体2は、複数の絶縁体層10(図4参照)が積層されることによって構成されている。各絶縁体層10は、方向D1において積層されている。すなわち、各絶縁体層10の積層方向は、方向D1と一致している。各絶縁体層10は、平面視で略矩形状を呈している。実際の素体2では、各絶縁体層10は、その層間の境界が視認できない程度に一体化されている。各絶縁体層10は、例えば、誘電体材料(BaTiO3系材料、Ba(Ti,Zr)O3系材料、(Ba,Ca)TiO3系材料、ガラス材料、又はアルミナ材料など)を含むセラミックグリーンシートの焼結体から構成される。
The
各端子電極4〜6は、素体2の側面2e側に配置されている。各端子電極4〜6は、側面2eの一部を素体2の積層方向に沿って覆うように形成されている。各端子電極4〜6は、主面2aの一部、主面2bの一部、接続部2gの一部、及び稜線部2hの一部にも形成されている。各端子電極4〜6は、側面2eの一部、主面2aの一部、主面2bの一部、接続部2gの一部、及び稜線部2hの一部を連続して覆うように設けられている。換言すると、各端子電極4〜6は、側面2eの一部、主面2aの一部、主面2bの一部、接続部2gの一部、及び稜線部2hの一部にまたがって設けられている。各端子電極4〜6は、方向D2から見て略U字状を呈している。
Each of the terminal electrodes 4 to 6 is arranged on the
素体2において、第二端子電極5は、方向D2の中央部に位置し、第一端子電極4は、第二端子電極5よりも側面2c側に位置し、第三端子電極6は、第二端子電極5よりも側面2d側に位置している。本実施形態では、各端子電極4〜6は、側面2e及び主面2a,2bのみに設けられている。各端子電極4〜6は、側面2c,2d,2fには設けられておらず、側面2c,2d,2fから離間して設けられている。側面2c,2d,2fは、各端子電極4〜6に覆われておらず、各端子電極4〜6から露出している。
In the
各端子電極7〜9は、素体2の側面2f側に配置されている。各端子電極7〜9は、側面2fの一部を素体2の積層方向に沿って覆うように形成されている。各端子電極7〜9は、主面2aの一部、主面2bの一部、接続部2gの一部、及び稜線部2hの一部にも形成されている。各端子電極7〜9は、側面2fの一部、主面2aの一部、主面2bの一部、接続部2gの一部、及び稜線部2hの一部を連続して覆うように設けられている。換言すると、各端子電極7〜9は、側面2fの一部、主面2aの一部、主面2bの一部、接続部2gの一部、及び稜線部2hの一部にまたがって設けられている。各端子電極7〜9は、方向D2から見て略U字状を呈している。
Each of the
素体2において、第五端子電極8は、方向D2の中央部に位置し、第四端子電極7は、第五端子電極8よりも側面2c側に位置し、第六端子電極9は、第五端子電極8よりも側面2d側に位置している。本実施形態では、各端子電極7〜9は、側面2f及び主面2a,2bのみに設けられている。各端子電極7〜9は、側面2c,2d,2eには設けられておらず、側面2c,2d,2eから離間して設けられている。側面2c,2d,2eは、各端子電極7〜9に覆われておらず、各端子電極7〜9から露出している。
In the
図2では、例として、第一端子電極4の断面図が示されているが、各端子電極4〜9は、例えば、互いに同形状を呈している。各端子電極4〜9の幅(方向D2の長さ)は、例えば、素体2の方向D2の長さの15〜20%程度である。各端子電極4〜9は、第一電極層E1と、第二電極層E2と、第三電極層E3と、第四電極層E4と、を有している。
FIG. 2 shows a cross-sectional view of the first terminal electrode 4 as an example, but each of the terminal electrodes 4 to 9 has, for example, the same shape as each other. The width (the length of the direction D2) of each of the terminal electrodes 4 to 9 is, for example, about 15 to 20% of the length of the
第一電極層E1は、素体2上に設けられている。第一電極層E1は、主面2aの一部と、側面2e又は側面2fの一部と、主面2bの一部と、接続部2gの一部と、稜線部2hの一部と、を連続して覆うように、これらの上に設けられている。第一電極層E1は、例えば、素体2の外表面に付与された導電性ペーストを焼き付けることにより形成されている。第一電極層E1は、導電性ペーストに含まれる金属成分(金属粉末)が焼結して形成された焼結金属層である。金属成分としては、例えば、Ag、Au、Cu,Ag/Pd合金が用いられる。導電性ペーストは、例えば、金属成分、ガラス成分、有機バインダ、及び有機溶媒を含んでいる。第一電極層E1は、第二電極層E2を形成するための下地金属層である。
The first electrode layer E1 is provided on the
導電性ペーストは、例えば、スクリーン印刷により付与される。スクリーン印刷は、例えば、主面2a、側面2e、及び側面2fのそれぞれに対して行われる。導電性ペーストが側面2e及び側面2fから主面2bに回り込むので、主面2b及び稜線部2hにも導電性ペーストが付与される。このような回り込みによれば、主面2a及び接続部2gにも導電性ペーストが付与される。これに加えて、主面2aに対して更にスクリーン印刷を行うことで、主面2a及び接続部2gに確実に各端子電極4〜9を形成することができる。これにより、積層電子部品1を他の電子機器にはんだ実装する際の実装強度が向上する。
The conductive paste is applied by, for example, screen printing. The screen printing is performed on each of the
第一電極層E1は、主面2a上に設けられた電極部分E1aと、側面2e又は側面2f上に設けられた電極部分E1bと、接続部2g上に設けられた電極部分E1cと、稜線部2hに設けられた電極部分E1dと、主面2b上に設けられた電極部分E1eと、を有している。
The first electrode layer E1 includes an electrode portion E1a provided on the
第二電極層E2は、第一電極層E1の全体を覆うように、第一電極層E1上に設けられている。第二電極層E2は、第一電極層E1上に付与された導電性樹脂を硬化させることにより形成された導電性樹脂層である。導電性樹脂は、樹脂(例えば、熱硬化性樹脂)、導電性材料(例えば、金属粉末)、及び有機溶媒を含んでいる。導電性材料としては、例えば、Agが用いられる。熱硬化性樹脂としては、例えば、フェノール樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、又はポリイミド樹脂が用いられる。本実施形態では、第二電極層E2の電気伝導率は、第一電極層E1の電気伝導率よりも低い。また、第二電極層E2は、第一電極層E1よりも軟らかい。 The second electrode layer E2 is provided on the first electrode layer E1 so as to cover the entire first electrode layer E1. The second electrode layer E2 is a conductive resin layer formed by curing the conductive resin provided on the first electrode layer E1. The conductive resin includes a resin (for example, a thermosetting resin), a conductive material (for example, metal powder), and an organic solvent. As the conductive material, for example, Ag is used. As the thermosetting resin, for example, a phenol resin, an acrylic resin, a silicone resin, an epoxy resin, or a polyimide resin is used. In the present embodiment, the electric conductivity of the second electrode layer E2 is lower than the electric conductivity of the first electrode layer E1. Further, the second electrode layer E2 is softer than the first electrode layer E1.
第二電極層E2は、主面2a上に設けられた電極部分E2aと、側面2e又は側面2f上に設けられた電極部分E2bと、接続部2g上に設けられた電極部分E2cと、稜線部2hに設けられた電極部分E2dと、主面2b上に設けられた電極部分E2eと、を有している。
The second electrode layer E2 includes an electrode portion E2a provided on the
第三電極層E3は、第二電極層E2の全体を覆うように、第二電極層E2上に設けられている。第三電極層E3は、第二電極層E2上にめっき法により形成されためっき層である。第三電極層E3は、例えばNiめっきにより形成されたNiめっき層である。すなわち、第三電極層E3は、Niを含んでいる。第三電極層E3は、Snめっき層、Cuめっき層、又はAuめっき層であってもよい。すなわち、第三電極層E3は、Sn、Cu、又はAuを含んでいてもよい。 The third electrode layer E3 is provided on the second electrode layer E2 so as to cover the entire second electrode layer E2. The third electrode layer E3 is a plating layer formed on the second electrode layer E2 by a plating method. The third electrode layer E3 is a Ni plating layer formed by, for example, Ni plating. That is, the third electrode layer E3 contains Ni. The third electrode layer E3 may be a Sn plating layer, a Cu plating layer, or an Au plating layer. That is, the third electrode layer E3 may include Sn, Cu, or Au.
第四電極層E4は、第三電極層E3の全体を覆うように、第三電極層E3上に設けられている。第四電極層E4は、第三電極層E3上にめっき法により形成されためっき層である。第四電極層E4は、例えばSnめっきにより形成されたSnめっき層である。すなわち、第四電極層E4は、Snを含んでいる。第四電極層E4は、Cuめっき層又はAuめっき層であってもよい。すなわち、第四電極層E4は、Cu又はAuを含んでいてもよい。 The fourth electrode layer E4 is provided on the third electrode layer E3 so as to cover the entire third electrode layer E3. The fourth electrode layer E4 is a plating layer formed on the third electrode layer E3 by a plating method. The fourth electrode layer E4 is an Sn plating layer formed by, for example, Sn plating. That is, the fourth electrode layer E4 contains Sn. The fourth electrode layer E4 may be a Cu plating layer or an Au plating layer. That is, the fourth electrode layer E4 may include Cu or Au.
このように、本実施形態の各端子電極4〜9は、第一電極層E1と、第二電極層E2と、第三電極層E3と、第四電極層E4と、を含む多層構造(具体的には、四層構造)を有している。第二電極層E2に形成されるめっき層は、第三電極層E3と、第四電極層E4とを含む多層構造(具体的には、二層構造)を有している。各端子電極4〜9は、第三電極層E3及び第四電極層E4を有していなくてもよい。 As described above, each of the terminal electrodes 4 to 9 of the present embodiment has a multilayer structure including the first electrode layer E1, the second electrode layer E2, the third electrode layer E3, and the fourth electrode layer E4 (specifically, Typically, it has a four-layer structure). The plating layer formed on the second electrode layer E2 has a multilayer structure (specifically, a two-layer structure) including the third electrode layer E3 and the fourth electrode layer E4. Each of the terminal electrodes 4 to 9 may not have the third electrode layer E3 and the fourth electrode layer E4.
接続部2gにおいて、第一電極層E1の表面P1は、接続部2gに沿う形状を有し、第二電極層E2の表面P2は、平面H1に沿う形状を有し、第三電極層E3の表面は、平面H1に沿う形状を有し、第四電極層E4の表面は、平面H1に沿う形状を有している。本実施形態では、第四電極層E4の表面が各端子電極4〜9の表面を構成しているので、接続部2gにおいて、各端子電極4〜9の表面は、平面H1に沿う形状を有している。
In the
各端子電極4〜9の厚さは、各端子電極4〜9の表面に垂直な方向における各端子電極4〜9の長さで規定される。したがって、接続部2gにおける各端子電極4〜9の厚さt1は、平面H1に垂直な方向における各端子電極4〜9の長さで規定される。厚さt1は、端部2j及び端部2kから離れるほど厚くなる。厚さt1の最小値は、側面2e又は側面2fにおける各端子電極4〜9の厚さt2よりも大きい。厚さt1の最大値は、例えば80μm以上130μm以下である。厚さt2は、略一定で、例えば30μm以上80μm以下である。
The thickness of each terminal electrode 4-9 is defined by the length of each terminal electrode 4-9 in a direction perpendicular to the surface of each terminal electrode 4-9. Therefore, the thickness t1 of each of the terminal electrodes 4 to 9 in the
各電極層E1〜E4の厚さは、各電極層E1〜E4の表面に垂直な方向における各電極層E1〜E4の長さで規定される。したがって、接続部2gにおける第一電極層E1の厚さt3(電極部分E1cの厚さ)は、側面2e又は側面2fにおける第一電極層E1の厚さt5(電極部分E1bの厚さ)と同等である。厚さt3及び厚さt5は、略一定で、例えば10μm以上30μm以下である。厚さt3及び厚さt5は、例えば20μmとすることができる。
The thickness of each of the electrode layers E1 to E4 is defined by the length of each of the electrode layers E1 to E4 in a direction perpendicular to the surface of each of the electrode layers E1 to E4. Accordingly, the thickness t3 of the first electrode layer E1 at the
接続部2gにおける第二電極層E2の厚さt4(電極部分E2cの厚さ)は、平面H1に垂直な方向における第二電極層E2の長さで規定される。厚さt4は、端部2j及び端部2kから離れるほど厚くなる。厚さt4の最小値は、側面2e又は側面2fにおける第二電極層E2の厚さt6(電極部分E2bの厚さ)よりも大きい。厚さt4の最大値は、例えば50μm以上100μm以下である。厚さt6は、略一定で、例えば10μm以上30μm以下である。厚さt6は、例えば20μmとすることができる。厚さt4は、厚さt3よりも厚い。厚さt6は、厚さt5よりも厚くてもよい。
The thickness t4 (the thickness of the electrode portion E2c) of the second electrode layer E2 in the
続いて、積層電子部品1の回路構成について説明した後、積層電子部品1の内部構成について説明する。図3に示されるように、積層電子部品1は、信号が入力される入力端子TINと、信号が出力される第一出力端子TOUT1と、信号が出力される第二出力端子TOUT2と、入力端子TINと第一出力端子TOUT1とを接続する線路S1に設けられる第一フィルタF1と、入力端子TINと第二出力端子TOUT2とを接続する線路S2に設けられる第二フィルタF2と、開放インダクタLOPENと、を備えている。
Subsequently, after describing the circuit configuration of the multilayer
第一フィルタF1は、第一LC共振回路RC1と、第二LC共振回路RC2と、を有する。第一LC共振回路RC1及び第二LC共振回路RC2は、直列に接続されている。第一LC共振回路RC1は、ハイパスフィルタを構成している。第一LC共振回路RC1は、第一の周波数帯域内の周波数の第一の信号と、第一の周波数帯域よりも高い周波数帯域である第二の周波数帯域内の周波数の第二の信号のうちの、第二の信号を選択的に通過させる。第一LC共振回路RC1は、インダクタL1及び3つのキャパシタC11,C12,C13を含んで構成されている。キャパシタC11及びキャパシタC13は、直列に接続されている。キャパシタC12は、キャパシタC11及びキャパシタC13と並列に接続されている。インダクタL1は、一端がキャパシタC11とキャパシタC13との間に接続されていると共に、他端がグラウンド端子に接続されている。 The first filter F 1 includes a first LC resonant circuit RC1, a second LC resonant circuit RC2, the. The first LC resonance circuit RC1 and the second LC resonance circuit RC2 are connected in series. The first LC resonance circuit RC1 forms a high-pass filter. The first LC resonance circuit RC1 includes a first signal having a frequency in the first frequency band and a second signal having a frequency in a second frequency band higher than the first frequency band. Selectively pass the second signal. The first LC resonance circuit RC1 is configured to include an inductor L1 and three capacitors C1 1, C1 2, C1 3 . Capacitor C1 1 and the capacitor C1 3 are connected in series. Capacitor C1 2 is connected in parallel to the capacitor C1 1 and a capacitor C1 3. Inductor L1 has one end is connected between the capacitor C1 1 and a capacitor C1 3, the other end is connected to the ground terminal.
第二LC共振回路RC2は、ローパスフィルタを構成している。第二LC共振回路RC2は、第一の信号と第二の信号のうちの、第一の信号を選択的に通過させる。第二LC共振回路RC2は、インダクタL2及びキャパシタC2を含んで構成されている。インダクタL2及びキャパシタC2は並列に接続されている。 The second LC resonance circuit RC2 forms a low-pass filter. The second LC resonance circuit RC2 selectively passes the first signal of the first signal and the second signal. The second LC resonance circuit RC2 includes an inductor L2 and a capacitor C2. The inductor L2 and the capacitor C2 are connected in parallel.
第二フィルタF2は、第三LC共振回路RC3と、第四LC共振回路RC4と、キャパシタCと、を有する。第三LC共振回路RC3及び第四LC共振回路RC4は、直列に接続されている。第三LC共振回路RC3及び第四LC共振回路RC4は、ローパスフィルタを構成している。第三LC共振回路RC3は、インダクタL3及びキャパシタC3を含んで構成されている。インダクタL3及びキャパシタC3は、並列に接続されている。第四LC共振回路RC4は、インダクタL4及びキャパシタC4を含んで構成されている。インダクタL4及びキャパシタC4は、並列に接続されている。キャパシタCは、一端が第三LC共振回路RC3と第四LC共振回路RC4との間に接続されていると共に、他端がグラウンド端子Gに接続されている。 The second filter F 2 includes a third LC resonant circuit RC3, the fourth LC resonant circuit RC4, and a capacitor C, and. The third LC resonance circuit RC3 and the fourth LC resonance circuit RC4 are connected in series. The third LC resonance circuit RC3 and the fourth LC resonance circuit RC4 constitute a low-pass filter. The third LC resonance circuit RC3 includes an inductor L3 and a capacitor C3. The inductor L3 and the capacitor C3 are connected in parallel. The fourth LC resonance circuit RC4 includes an inductor L4 and a capacitor C4. The inductor L4 and the capacitor C4 are connected in parallel. One end of the capacitor C is connected between the third LC resonance circuit RC3 and the fourth LC resonance circuit RC4, and the other end is connected to the ground terminal G.
開放インダクタLOPENは、一端がグラウンド端子Gに接続されていると共に、他端が開放されている。 The open inductor L OPEN has one end connected to the ground terminal G and the other end open.
図1に示される第一端子電極4は、グラウンド端子Gを構成している。第二端子電極5は、入力端子TINを構成している。第三端子電極6は、グラウンド端子Gを構成している。第四端子電極7は、第二出力端子TOUT2を構成している。第五端子電極8は、グラウンド端子Gを構成している。第六端子電極9は、第一出力端子TOUT1を構成している。第一フィルタF1と、第二フィルタF2と、開放インダクタLOPENは、素体2内に配置されている。
The first terminal electrode 4 shown in FIG. 1 constitutes a ground terminal G. The second
インダクタL1は、図4及び図5に示されるように、コイル導体12と、コイル導体15と、コイル導体17と、により構成されている。インダクタL1は、積層方向に沿った方向を軸心にループ状に構成されている。コイル導体12の一端は、第五端子電極8に接続されている。コイル導体17の一端は、スルーホール導体により、内部電極28及び内部電極31に電気的に接続されている。コイル導体12及びコイル導体17は、例えば、Ag及びPdの少なくとも一方を導電性材料として含んで形成される。コイル導体12及びコイル導体17は、導電性材料としてAg及びPdの少なくとも一方を含む導電性ペーストの焼結体として構成される。以下の説明において、コイル導体及び内部電極は、同様に形成される。
4 and 5, the inductor L1 includes a
キャパシタC11は、内部電極32と、内部電極34と、により構成されている。内部電極34は、第二端子電極5に接続されている。キャパシタC12は、内部電極31と、内部電極34と、により構成されている。キャパシタC13は、内部電極28と、内部電極32と、により構成されている。
Capacitor C1 1 includes an
インダクタL2は、コイル導体13と、コイル導体16と、コイル導体18と、により構成されている。インダクタL2は、積層方向に沿った方向を軸心にループ状に構成されている。コイル導体18の一端は、スルーホール導体により、内部電極32に電気的に接続されている。キャパシタC2は、内部電極32と、内部電極35と、により構成されている。内部電極35は、第六端子電極9に接続されている。
The inductor L2 includes a
インダクタL3は、コイル導体11と、コイル導体14と、により構成されている。インダクタL3は、積層方向に沿った方向を軸心にループ状に構成されている。コイル導体11の一端は、第二端子電極5に接続されている。キャパシタC3は、内部電極26と、内部電極27と、により構成されている。内部電極26は、第二端子電極5に接続されている。内部電極27は、スルーホール導体により、コイル導体22に電気的に接続されている。
The inductor L3 includes the
インダクタL4は、コイル導体19と、コイル導体22と、により構成されている。インダクタL4は、積層方向に沿った方向を軸心にループ状に構成されている。コイル導体22の一端は、コイル導体14の一端にスルーホール導体により電気的に接続されている。キャパシタC4は、内部電極30と、内部電極27及び内部電極33と、により構成されている。内部電極30は、第四端子電極7に接続されている。
The inductor L4 includes a
キャパシタCは、内部電極29及び内部電極36と、内部電極27及び内部電極33と、により構成されている。内部電極29は、第一端子電極4に接続されている。内部電極36は、第一端子電極4及び第五端子電極8に接続されている。
The capacitor C includes the
開放インダクタLOPENは、コイル導体20と、コイル導体23と、コイル導体24と、コイル導体25と、により構成されている。開放インダクタLOPENは、積層方向に沿った方向を軸心にループ状に構成されている。コイル導体20の一端は、第三端子電極6に接続されている。開放インダクタLOPENは、第二LC共振回路RC2のインダクタL2と対向する位置に配置されている。すなわち、開放インダクタLOPENとインダクタL2とは、積層方向で互いに隣り合っている。具体的には、開放インダクタLOPENのコイル導体20は、絶縁体層10を挟んで、インダクタL2のコイル導体18と対向する(素体2の積層方向から見て重なる)位置に配置されている。
The open inductor L OPEN includes a
[第二実施形態]
図6は、第二実施形態に係る積層電子部品の端子電極の断面図である。図6では、ハッチングが省略されている。図6に示されるように、第二実施形態に係る積層電子部品1Aは、主に接続部2gにおける第一電極層E1及び第二電極層E2の構成の点で積層電子部品1(図2参照)と相違している。以下では、積層電子部品1との相違点を中心に説明する。第二実施形態に係る積層電子部品1Aの接続部2gでは、第一電極層E1の表面P1及び第二電極層E2の表面P2は、いずれも平面H1に沿う形状を有している。このため、接続部2gにおける第一電極層E1の厚さt3は、端部2j及び端部2kから離れるほど厚くなる。接続部2gにおける第二電極層E2の厚さt4は、略一定である。厚さt3は、側面2e又は側面2fにおける第一電極層E1の厚さt5よりも厚い。厚さt3の最大値は、例えば50μm以上100μmである。厚さt3の最大値は、厚さt4よりも厚い。厚さt4は、側面2e又は側面2fにおける第二電極層E2の厚さt6と同等であり、例えば10μm以上30μm以下である。なお、厚さt1,t2,t5,t6は、積層電子部品1の場合と同様である。
[Second embodiment]
FIG. 6 is a sectional view of a terminal electrode of the multilayer electronic component according to the second embodiment. In FIG. 6, hatching is omitted. As shown in FIG. 6, the multilayer
[第三実施形態]
図7は、第三実施形態に係る積層電子部品の端子電極の断面図である。図7では、ハッチングが省略されている。図7に示されるように、第三実施形態に係る積層電子部品1Bは、主に接続部2gの形状の点で積層電子部品1(図2参照)と相違している。以下では、積層電子部品1との相違点を中心に説明する。第三実施形態に係る積層電子部品1Bでは、接続部2gの高さは、接続部2gの幅よりも大きい。接続部2gの高さは、例えば150μmである。接続部2gの幅は、例えば100μmである。接続部2gにおいて、第一電極層E1の表面P1は、接続部2gに沿う形状を有し、第二電極層E2の表面P2は、平面H1に沿う形状を有している。接続部2gにおける第一電極層E1の厚さt3は、略一定である。接続部2gにおける第二電極層E2の厚さt4は、端部2j及び端部2kから離れるほど厚くなる。厚さt3は、側面2e又は側面2fにおける第一電極層E1の厚さt5と同等であり、例えば10μm以上30μm以下である。厚さt4は、側面2e又は側面2fにおける第二電極層E2の厚さt6よりも厚い。厚さt4の最大値は、例えば50μm以上100μmである。厚さt4は、厚さt3よりも厚い。なお、厚さt1,t2,t5,t6は、積層電子部品1の場合と同様である。
[Third embodiment]
FIG. 7 is a sectional view of a terminal electrode of the multilayer electronic component according to the third embodiment. In FIG. 7, hatching is omitted. As shown in FIG. 7, the multilayer
[第四実施形態]
図8は、第四実施形態に係る積層電子部品の端子電極の断面図である。図8では、ハッチングが省略されている。図8に示されるように、第四実施形態に係る積層電子部品1Cは、主に接続部2gにおける第一電極層E1及び第二電極層E2の構成の点で積層電子部品1B(図7参照)と相違している。以下では、積層電子部品1Bとの相違点を中心に説明する。第四実施形態に係る積層電子部品1Cの接続部2gでは、第一電極層E1の表面P1及び第二電極層E2の表面P2は、いずれも平面H1に沿う形状を有している。このため、接続部2gにおける第一電極層E1の厚さt3は、端部2j及び端部2kから離れるほど厚くなる。接続部2gにおける第二電極層E2の厚さt4は、略一定である。厚さt3は、側面2e又は側面2fにおける第一電極層E1の厚さt5よりも厚い。厚さt3の最大値は、例えば50μm以上100μmである。厚さt3の最大値は、厚さt4よりも厚い。厚さt4は、側面2e又は側面2fにおける第二電極層E2の厚さt6と同等であり、例えば10μm以上30μm以下である。なお、厚さt1,t2,t5,t6は、積層電子部品1Bの場合と同様である。
[Fourth embodiment]
FIG. 8 is a sectional view of a terminal electrode of the multilayer electronic component according to the fourth embodiment. In FIG. 8, hatching is omitted. As shown in FIG. 8, the multilayer
以上説明したように、積層電子部品1,1A,1B,1Cでは、接続部2gが平面H1の内側に位置している。このため、接続部2gが平面H1の外側に位置している場合に比べて、接続部2gにおける各端子電極4〜9の厚さt1を厚くすることができる。これにより、接続部2gと隣り合う端部2j及び端部2kにおいても、端子電極4〜9の厚さが薄くなり難い。したがって、接続部2g、端部2j及び端部2kへの応力集中を緩和することができる。よって、クラックの発生を抑制することができる。また、接続部2g及びその近傍への応力集中が緩和されることにより、各端子電極4〜9の剥離を抑制することができる。
As described above, in the multilayer
積層電子部品1,1A,1B,1Cでは、接続部2gにおける各端子電極4〜9の厚さt1は、側面2e又は側面2fにおける各端子電極4〜9の厚さt2よりも厚い。このため、接続部2g及びその近傍への応力集中を更に緩和することができる。
In the multilayer
接続部2gの曲率半径が小さ過ぎると、第一電極層E1を構成するための導電性ペーストが接続部2gの窪みに付与されないおそれがある。積層電子部品1,1A,1B,1Cでは、接続部2gの曲率半径は、主面2aの端部2jの曲率半径よりも大きい。このため、接続部2gに窪みにも導電性ペーストを付与することができる。これにより、容易に各端子電極4〜9を形成することができる。
If the radius of curvature of the
積層電子部品1,1Bでは、接続部2gにおいて、第一電極層E1の表面P1は、接続部2gに沿う形状を有している。このため、接続部2gにおける第二電極層E2の厚さt4を厚くすることができる。導電性樹脂層である第二電極層E2は、焼結金属層である第一電極層E1よりも軟らかいので、厚さt4を厚くすることにより、接続部2g及びその近傍への応力集中を更に緩和することができる。
In the multilayer
積層電子部品1,1Bでは、接続部2gにおける第二電極層E2の厚さt4は、接続部2gにおける第一電極層E1の厚さt3よりも厚い。上述のように、導電性樹脂層である第二電極層E2は、焼結金属層である第一電極層E1よりも軟らかいので、厚さt4が厚さt3よりも薄い場合に比べて、接続部2g及びその近傍への応力集中を更に緩和することができる。
In the multilayer
本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。 The present invention is not necessarily limited to the embodiment described above, and various modifications can be made without departing from the gist thereof.
上記実施形態では、積層電子部品として、ダイプレクサを例に説明したが、本発明はこの例に限られることなく、コンデンサ、インダクタ、バリスタ、又はサーミスタ等の積層電子部品に適用されてもよい。 In the above embodiment, the diplexer is described as an example of the multilayer electronic component. However, the present invention is not limited to this example, and may be applied to a multilayer electronic component such as a capacitor, an inductor, a varistor, or a thermistor.
上記実施形態では、各端子電極4〜9が側面2e又は側面2f及び主面2a,2bに配置される形態を例に説明したが、各端子電極4〜9の形状(配置形態)はこれに限定されない。
In the above-described embodiment, the form in which the terminal electrodes 4 to 9 are arranged on the
各端子電極4〜9は、少なくとも実装面とされる主面2aの一部、接続部2gの一部、側面2c,2d,2e,2fのいずれか一つの側面の一部にまたがって設けられていればよい。例えば、各端子電極4〜9は、主面2bに設けられておらず、主面2bから離間して設けられていてもよい。つまり、主面2bは、各端子電極4〜9に覆われておらず、各端子電極4〜9から露出していてもよい。
Each of the terminal electrodes 4 to 9 is provided over at least a part of the
上記実施形態では、各端子電極4〜9は、三つの面を連続して覆うように設けられているが、四つ以上の面を連続して覆うように設けられていてもよい。例えば、積層電子部品1が、五つの面(例えば、側面2c又は側面2dの全部、主面2a、主面2b、側面2e及び側面2fの一部)を連続して覆うように設けられた端子電極を備えていてもよい。上記実施形態のように、三つの面のみを連続して覆うように設けられている各端子電極4〜9では、四つ以上の面を連続して覆うように設けられている端子電極に比べて、接続部2g及びその近傍への応力集中が緩和され難い。したがって、接続部2gが平面H1の内側に位置している構成とすることが、接続部2g及びその近傍への応力集中を緩和する上で効果的である。
In the above embodiment, the terminal electrodes 4 to 9 are provided so as to continuously cover three surfaces, but may be provided so as to continuously cover four or more surfaces. For example, a terminal provided such that the laminated
上記実施形態では、各接続部2gの全体が各平面H1の内側に位置しているが、各接続部2gのうち、少なくとも各端子電極4〜9が設けられている部分が各平面H1の内側に位置していればよく、各端子電極4〜9が設けられていない部分が各平面H1の外側に位置していてもよい。上記実施形態のように、各接続部2gの全体が各平面H1の内側に位置している構成とすることで、接続部2gを容易に形成することができる。
In the above-described embodiment, the entirety of each
以下に実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって限定されるものではない。 Hereinafter, the present invention will be described more specifically with reference to Examples, but the present invention is not limited to the following Examples.
実施例1〜4に係る積層電子部品として、積層電子部品1,1A,1B,1Cに対応する構成を有する積層電子部品を作成した。第一電極層は、Agを含む導電性ペーストの焼結体として形成した。側面における第一電極層の厚さを16μm、側面における第二電極層の厚さを20μmとした。各実施例に係る積層電子部品を基板にはんだ実装した場合について、環境温度の変化等に応じて第一電極層に加わる応力値をシミュレーションにより求めた。その結果、接続部において第一電極層に加わる応力値は、実施例1で87MPa、実施例2で94MPa、実施例3で116MPa、及び実施例4で133MPaであった。実装面において第一電極層に加わる応力値は、実施例1で78MPa、実施例2で96MPa、実施例3で91MPa、及び実施例4で89MPaであった。
As multilayer electronic components according to Examples 1 to 4, multilayer electronic components having configurations corresponding to multilayer
1,1A,1B,1C…積層電子部品、2…素体、2a…主面(第一主面),2b…主面(第二主面)、2c,2d,2e,2f…側面、2g…接続部、2j,2k…端部、4…第一端子電極、5…第二端子電極、6…第三端子電極、7…第四端子電極、8…第五端子電極、9…第六端子電極、10…絶縁体層、E1…第一電極層(下地電極層)、E2…第二電極層(導電性樹脂層)、H1…平面、P1…表面。 1, 1A, 1B, 1C: laminated electronic component, 2: elementary body, 2a: main surface (first main surface), 2b: main surface (second main surface), 2c, 2d, 2e, 2f: side surface, 2g ... connecting parts, 2j, 2k end parts, 4 ... first terminal electrodes, 5 ... second terminal electrodes, 6 ... third terminal electrodes, 7 ... fourth terminal electrodes, 8 ... fifth terminal electrodes, 9 ... sixth Terminal electrodes, 10: insulator layer, E1: first electrode layer (base electrode layer), E2: second electrode layer (conductive resin layer), H1: plane, P1: surface.
Claims (5)
前記素体上に設けられた下地電極層と、前記下地電極層上に設けられた導電性樹脂層と、を有する電極と、を備え、
前記素体は、実装面とされる第一主面と、前記第一主面と対向している第二主面と、前記第一主面及び前記第二主面の対向方向に延びている側面と、前記第一主面と前記側面とを接続している接続部と、を有し、
前記電極は、前記第一主面、前記接続部及び前記側面にまたがって設けられており、
前記接続部は、前記第一主面と前記側面とを接続している仮想的な平面の内側に位置している、積層電子部品。 A body formed by laminating a plurality of insulator layers,
An electrode having a base electrode layer provided on the element body and a conductive resin layer provided on the base electrode layer,
The element body extends in a direction in which the first main surface to be a mounting surface, a second main surface facing the first main surface, and the first main surface and the second main surface are opposed to each other. A side surface, and a connecting portion connecting the first main surface and the side surface,
The electrode is provided over the first main surface, the connection portion and the side surface,
The multilayer electronic component, wherein the connection portion is located inside a virtual plane connecting the first main surface and the side surface.
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