JP2020048184A - 高周波電力増幅器及び電力増幅モジュール - Google Patents

Abstract

【課題】増幅用のヘテロ接合バイポーラトランジスタの温度の上昇時における動作の熱的安定性の低下を抑制することができる高周波電力増幅器を提供する。【解決手段】半導体チップが、高周波信号を増幅する少なくとも１つの第１トランジスタと、第１トランジスタに接続された第１外部接続用導電部材と、第１トランジスタにバイアス電圧を与える第２トランジスタを含むバイアス回路と、第２トランジスタに接続された第２外部接続用導電部材とを含む。平面視において、第２外部接続用導電部材は第２トランジスタと少なくとも部分的に重なっている。【選択図】図３

Description

本発明は、高周波電力増幅器及び電力増幅モジュールに関する。

携帯端末等の高周波電力増幅器にヘテロ接合バイポーラトランジスタが用いられている。下記の特許文献１及び特許文献２に、温度補償されたベースバイアス電位を、増幅回路のヘテロ接合バイポーラトランジスタに供給する高周波電力増幅器が開示されている。

特許文献１に開示された高周波電力増幅器のベースバイアス回路においては、温度検出用のダイオード接続されたトランジスタが、増幅用のバイポーラトランジスタの近傍に配置されている。特許文献２に開示された高周波電力増幅器のベースバイアス回路は、高周波増幅部のバイポーラトランジスタの温度上昇に応じてバイアス電圧を低下させるバイアス電圧低下部を備えている。バイアス電圧低下部はダイオードを有しており、このダイオードのカソードが、高周波増幅部のバイポーラトランジスタのエミッタに接続された金属配線と熱的に結合している。

特開２００１−２７４６３６号公報 特開２００２−２１７３７８号公報

温度検出用のダイオード等の素子をヘテロ接合バイポーラトランジスタの近傍に配置することにより、ヘテロ接合バイポーラトランジスタの熱的安定性を高めている。本願の発明者によるシミュレーションによると、温度検出用の素子を増幅用のヘテロ接合バイポーラトランジスタの近傍に配置しただけでは、高周波電力増幅器の動作の熱的安定性が十分でない場合があることが判明した。これは、ベースバイアス回路のエミッタフォロワトランジスタ（駆動用トランジスタ）が増幅回路の発熱の影響を受けることにより、駆動用トランジスタのｈＦＥが低下し、電流供給能力が下がるためと考えられる。

本発明の目的は、増幅用のヘテロ接合バイポーラトランジスタの温度の上昇時における動作の熱的安定性の低下を抑制することができる高周波電力増幅器を提供することである。本発明の他の目的は、この高周波電力増幅器を有する電力増幅モジュールを提供することである。

本発明の一観点によると、
基板に形成され、高周波信号を増幅する少なくとも１つの第１トランジスタと、
前記第１トランジスタに接続された第１外部接続用導電部材と、
前記第１トランジスタにバイアス電圧を与える第２トランジスタを含むバイアス回路と、
前記第２トランジスタに接続された第２外部接続用導電部材と
を含む半導体チップを有し、
平面視において、前記第２外部接続用導電部材は前記第２トランジスタと少なくとも部分的に重なっている高周波電力増幅器が提供される。

本発明の他の観点によると、
半導体チップと、
前記半導体チップが実装されたモジュール基板と
を有し、
前記半導体チップは、
高周波信号を増幅する少なくとも１つの第１トランジスタと、
前記第１トランジスタに接続された第１外部接続用導電部材と、
前記第１トランジスタにバイアス電圧を与える第２トランジスタを含むバイアス回路と、
前記第２トランジスタに接続された第２外部接続用導電部材と
を含み、
平面視において、前記第２外部接続用導電部材は前記第２トランジスタと少なくとも部分的に重なっており、
前記モジュール基板は、
誘電体材料で形成された誘電体部分と、
前記第１外部接続用導電部材及び前記第２外部接続用導電部材にそれぞれ対向し、前記第１外部接続用導電部材及び前記第２外部接続用導電部材にそれぞれ接続された第１ランド及び第２ランドと、
前記誘電体部分の内層に配置されて前記第２ランドに接続され、平面視において前記第２ランドを内包する大きさ及び形状を持つ導体パターンと
を有する電力増幅モジュールが提供される。

第２トランジスタと第２外部接続用導電部材とを、平面視において部分的に重ねて配置すると、第２トランジスタからの放熱特性が高まる。その結果、第２トランジスタの温度上昇が抑制され、高周波電力増幅器の動作の熱的安定性の低下を抑制することができる。

図１は、第１実施例による高周波電力増幅器のブロック図である。 図２は、出力段増幅回路及び出力段バイアス回路（図１）の等価回路図である。 図３は、第１実施例による高周波電力増幅器の複数の構成要素の半導体チップ上における平面レイアウトを示す図である。 図４は、第１実施例による高周波電力増幅器（図１）の第１トランジスタＱ１及び第２トランジスタＱ２の断面図である。 図５Ａから図５Ｆまでの図面は、それぞれシミュレーション対象であるサンプルの第１トランジスタＱ１、第２トランジスタＱ２、第３トランジスタＱ３、及び第４トランジスタＱ４のレイアウト、及び第２パッドの平面的な位置関係を示す図である。 図６は、図５Ａから図５Ｆまでの図面に示したサンプルのシミュレーション結果を示すグラフである。 図７は、第１実施例の変形例による高周波電力増幅器の複数の構成要素の半導体チップ上における平面レイアウトを示す図である。 図８は、第２実施例による高周波電力増幅器の出力段増幅回路及び出力段バイアス回路の等価回路図である。 図９は、第３実施例による高周波電力増幅器の出力段増幅回路及び出力段バイアス回路の等価回路図である。 図１０Ａ、図１０Ｂ、及び図１０Ｃは、第３実施例の変形例による高周波電力増幅器の出力段増幅回路及び出力段バイアス回路の等価回路図である。 図１１Ａ、図１１Ｂ、及び図１１Ｃは、第３実施例の他の変形例による高周波電力増幅器の出力段増幅回路及び出力段バイアス回路の等価回路図である。 図１２は、第３実施例のさらに他の変形例による高周波電力増幅器の出力段増幅回路及び出力段バイアス回路の等価回路図である。 図１３は、第４実施例による高周波電力増幅器の断面図である。

［第１実施例］
図１から図６までの図面を参照して、第１実施例による高周波電力増幅器について説明する。
図１は、第１実施例による高周波電力増幅器４０のブロック図である。高周波信号入力端子ＲＦｉｎから入力された入力信号が入力整合回路４３を介して初段増幅回路４１に入力される。初段増幅回路４１で増幅された信号が段間整合回路４４を介して出力段増幅回路４２に入力される。出力段増幅回路４２で増幅された信号が出力整合回路４５を介して高周波信号出力端子ＲＦｏｕｔから出力される。

バイアス電圧入力端子Ｖｂａｔから初段バイアス回路４６及び出力段バイアス回路４７にバイアス用の電源電圧が供給される。初段バイアス制御端子Ｖｂｉａｓ１から入力されるバイアス制御信号に基づいて、初段バイアス回路４６が初段増幅回路４１にバイアス電圧を供給する。出力段バイアス制御端子Ｖｂｉａｓ２から入力されるバイアス制御信号に基づいて、出力段バイアス回路４７が出力段増幅回路４２にバイアス電圧を供給する。初段増幅回路用電源電圧供給端子Ｖｃｃ１からインダクタ４８を介して、初段増幅回路４１に電源電圧が印加される。出力段増幅回路用電源電圧供給端子Ｖｃｃ２からインダクタ４９を介して、出力段増幅回路４２に電源電圧が印加される。

初段増幅回路４１、段間整合回路４４、出力段増幅回路４２、初段バイアス回路４６、及び出力段バイアス回路４７が、１つの半導体チップ５０に組み込まれる。入力整合回路４３、出力整合回路４５、インダクタ４８、４９は、半導体チップ５０が実装されるモジュール基板に搭載される。半導体チップ５０の種々の入出力端子は、半導体チップ５０の上面に設けられたパッド及びパッド上のバンプにより構成される。なお、第１実施例では入力整合回路４３及び出力整合回路４５がモジュール基板に搭載されるが、入力整合回路４３及び出力整合回路４５の全体または一部を半導体チップ５０に組み込んでもよい。

図２は、出力段増幅回路４２及び出力段バイアス回路４７（図１）の等価回路図である。初段増幅回路４１及び初段バイアス回路４６の基本的な回路構成は、出力段増幅回路４２及び出力段バイアス回路４７の基本的な回路構成と同様であるため、ここでは説明を省略する。

増幅用の第１トランジスタＱ１、ＤＣカット容量Ｃ０、及びベースバラスト抵抗Ｒ１が１つの基本セルを構成している。ＤＣカット容量Ｃ０及びベースバラスト抵抗Ｒ１は、共に第１トランジスタＱ１のベースに接続されている。出力段増幅回路４２は、相互に並列に接続された複数（例えば１６個）の基本セルを含む。第１トランジスタＱ１の各々は、ヘテロ接合バイポーラトランジスタである。段間整合回路４４からＤＣカット容量Ｃ０を介して第１トランジスタＱ１の各々のベースに高周波信号が入力される。出力段バイアス回路４７からベースバラスト抵抗Ｒ１を介して第１トランジスタＱ１の各々のベースにベースバイアス電圧が供給される。ベースバラスト抵抗Ｒ１は第１トランジスタＱ１の熱暴走を抑制する機能を持つ。第１トランジスタＱ１は、例えばヘテロ接合バイポーラトランジスタである。

複数の第１トランジスタＱ１の各々のコレクタにインダクタ４９を介して電源電圧が供給される。複数の第１トランジスタＱ１の各々のエミッタは接地されている。

出力段バイアス回路４７は、第１トランジスタＱ１にベースバイアス電圧を与えるエミッタフォロワトランジスタとして機能する第２トランジスタＱ２を含む。第２トランジスタＱ２は、例えばヘテロ接合バイポーラトランジスタである。第２トランジスタＱ２のエミッタが、抵抗Ｒ２を介して複数の第１トランジスタＱ１の各々のベースバラスト抵抗Ｒ１に接続されている。第２トランジスタＱ２のコレクタは、バイアス電圧入力端子Ｖｂａｔに接続されている。

第３トランジスタＱ３と第４トランジスタＱ４とが直列に接続されて温度特性補正回路Ｓ１を構成する。第３トランジスタＱ３及び第４トランジスタＱ４は、例えばヘテロ接合バイポーラトランジスタである。第３トランジスタＱ３及び第４トランジスタＱ４の各々において、コレクタとベースとが結線されている。トランジスタのコレクタとベースとを接続する形態は、ダイオード接続と呼ばれる。ダイオード接続された第３トランジスタＱ３と第４トランジスタＱ４とは、ダイオードとして機能する。また、第４トランジスタＱ４のベースと第２トランジスタＱ２のベースとが接続されており、カレントミラーを構成する。

出力段バイアス制御端子Ｖｂｉａｓ２が、抵抗Ｒ３及び温度特性補正回路Ｓ１を介してグランドに接続されている。温度特性補正回路Ｓ１のダイオード接続された第３トランジスタＱ３及び第４トランジスタＱ４の各々は順方向に接続されており、抵抗Ｒ３と温度特性補正回路Ｓ１とが相互に接続された点（第４トランジスタＱ４のベース）の電圧が第２トランジスタＱ２のベースに印加される。第２トランジスタＱ２のベースは、バイパス容量Ｃ１を介してグランドに接続されている。

第３トランジスタＱ３は、例えば後に図３を参照して説明するように、第１トランジスタＱ１の近傍に配置されており、第１トランジスタＱ１の熱影響を受け、温度補償用素子として機能する。第１トランジスタＱ１の温度上昇に伴って、第３トランジスタＱ３の温度も上昇し、その結果、第３トランジスタＱ３のコレクタエミッタ間電圧が低下し、第２トランジスタＱ２のベースに供給されるバイアス電圧が低下する。第２トランジスタＱ２のベースに供給されるバイアス電圧が低下すると、第１トランジスタＱ１のベースに供給されるバイアス電圧及び電流も低下する。このように、第３トランジスタＱ３からなる温度補償用素子は、温度の上昇に伴って、第１トランジスタＱ１のベースに供給されるバイアス電圧及び電流を低下させる方向に第２トランジスタＱ２を制御する。すなわち、温度補償用素子としての第３トランジスタＱ３は、第１トランジスタＱ１の温度上昇に伴ってコレクタ電流が増加すると、コレクタ電流の増加を抑制させるようにフィードバックを行う。

図３は、第１実施例による高周波電力増幅器４０を構成する半導体チップ５０内の各構成要素の平面レイアウトを示す図である。初段増幅回路４１、出力段増幅回路４２、初段バイアス回路４６、出力段バイアス回路４７等を形成する領域が、半導体チップ５０の上面に確保されている。その他に、整合回路、保護回路、外部接続用の端子等を形成する領域が確保されている。

１６個の第１トランジスタＱ１は出力段増幅回路４２用に確保された領域内に配置されている。複数の第１トランジスタＱ１は８個ずつの２つのグループに分けられ、２つのグループに対応して２つの第１パッド５１及び２つの第１バンプ５２が配置されている。本明細書において、第１パッド５１と、それに対応する第１バンプ５２とを第１外部接続用導電部材５３という。平面視において、複数の第１トランジスタＱ１は、第１外部接続用導電部材５３に少なくとも部分的に重なるように配置されている。ここで、トランジスタが平面視において特定の部材と重なるとは、平面視においてトランジスタのコレクタ層、ベース層、及びエミッタ層の少なくとも１つの層が当該特定の部材と重なることを意味する。また、「部分的に重なる」とは、一方の部材の少なくとも一部分が、他方の部材の少なくとも一部分に重なることを意味する。例えば、複数の第１トランジスタＱ１は、平面視において第１パッド５１及び第１バンプ５２の内側に配置されている。第１バンプ５２は、第１パッド５１を介して第１トランジスタＱ１に接続されている。

出力段バイアス回路４７の第２トランジスタＱ２及び第４トランジスタＱ４は、出力段バイアス回路４７用に確保された領域内に配置されている。すなわち、第２トランジスタＱ２及び第４トランジスタＱ４は、第１トランジスタＱ１とは重ならない位置に、第１トランジスタＱ１から離れて配置されている。出力段バイアス回路４７の温度補償用素子として機能する第３トランジスタＱ３は、出力段バイアス回路４７用に確保された領域ではなく、出力段増幅回路４２用に確保された領域内に配置されている。すなわち、第３トランジスタＱ３は、第１トランジスタＱ１の近傍に配置されている。より具体的には、第１トランジスタＱ１の２つのグループの間に、第１トランジスタＱ１に近接して配置されている。複数の第１トランジスタＱ１から第２トランジスタＱ２までの重心間の最短距離が、複数の第１トランジスタＱ１から第３トランジスタＱ３までの重心間の最短距離より長い。

次に、複数の第１トランジスタＱ１から第２トランジスタＱ２までの重心間の最短距離の定義について説明する。第１トランジスタＱ１及び第２トランジスタの各々は、後に図４を参照して説明するように、コレクタ層の少なくとも一部を含むコレクタメサ、ベース層を含むベースメサ、及びエミッタ層を含むエミッタメサで構成される。なお、平面視においてベースメサがコレクタメサと一致する構成を採用する場合もある。

平面視において、複数の第１トランジスタＱ１の各々のエミッタメサの重心（幾何中心）から第２トランジスタＱ２のエミッタメサの重心までの距離を重心間の距離ということとする。複数の第１トランジスタＱ１から第２トランジスタＱ２までの重心間の距離のうち最も短いものを、複数の第１トランジスタＱ１から第２トランジスタＱ２までの重心間の最短距離と定義する。複数の第１トランジスタＱ１から第３トランジスタＱ３までの重心間の最短距離の定義も同様である。

第２バンプ５６が第２パッド５５を介して第２トランジスタＱ２に接続されている。本明細書において、第２パッド５５と、それに対応する第２バンプ５６とを第２外部接続用導電部材５７という。第２外部接続用導電部材５７は、バイアス電圧入力端子Ｖｂａｔ（図２）に相当する。第２トランジスタＱ２及び第４トランジスタＱ４は、平面視において第２外部接続用導電部材５７と少なくとも部分的に重なるように配置されている。例えば、第２トランジスタＱ２及び第４トランジスタＱ４は、平面視において第２パッド５５の内側に配置される。

上述のように、第１トランジスタＱ１及び第１パッド５１は、トランジスタの真上にパッドが配置されている、いわゆるパッドオンエレメント（ＰＯＥ）構造とされている。同様に、第２トランジスタＱ２及び第２パッド５５もＰＯＥ構造とされている。第１実施例による高周波電力増幅器４０を構成する半導体チップ５０は、第１バンプ５２及び第２バンプ５６が形成された面をモジュール基板に対向させてフェイスダウン実装される。

図４は、第１実施例による高周波電力増幅器４０（図１）の第１トランジスタＱ１及び第２トランジスタＱ２の断面図である。半絶縁性のＧａＡｓからなる基板６０の上にｎ型ＧａＡｓからなる層が形成されている。この層の一部の領域６１Ｉは、イオン注入によって絶縁化されている。このｎ型ＧａＡｓからなる層のうち絶縁化されていない領域をサブコレクタ層６１という。サブコレクタ層６１の上に第１トランジスタＱ１及び第２トランジスタＱ２が配置されている。第１トランジスタＱ１は、コレクタ層Ｑ１Ｃ、ベース層Ｑ１Ｂ、及びエミッタ層Ｑ１Ｅを含む。第２トランジスタＱ２は、コレクタ層Ｑ２Ｃ、ベース層Ｑ２Ｂ、及びエミッタ層Ｑ２Ｅを含む。第１トランジスタＱ１が配置されているサブコレクタ層６１と、第２トランジスタＱ２が配置されているサブコレクタ層６１とは、絶縁化された領域６１Ｉによって電気的に分離されている。コレクタ層Ｑ１Ｃ、Ｑ２Ｃはｎ型ＧａＡｓで形成され、ベース層Ｑ１Ｂ、Ｑ２Ｂはｐ型ＧａＡｓで形成されている。エミッタ層Ｑ１Ｅ、Ｑ２Ｅはｎ型ＩｎＧａＰ等で形成される。

コレクタ層Ｑ１Ｃ、Ｑ２Ｃは、それぞれメサ状のコレクタメサＣＭを構成しており、ベース層Ｑ１Ｂ、Ｑ２Ｂは、それぞれメサ状のベースメサＢＭを構成しており、エミッタ層Ｑ１Ｅ、Ｑ２Ｅは、それぞれメサ状のエミッタメサＥＭを構成している。図４では、平面視において、コレクタメサＣＭとベースメサＢＭとが一致している場合を示しているが、コレクタメサＣＭの上面よりベースメサＢＭの下面を小さくし、コレクタメサＣＭの上面とベースメサＢＭの上面との間に段差を設けてもよい。

サブコレクタ層６１の上に配置されたコレクタ電極６２が、サブコレクタ層６１を介して第１トランジスタＱ１のコレクタ層にオーミックに接続されている。ベース電極６３及びエミッタ電極６４が、それぞれ第１トランジスタＱ１のベース層及びエミッタ層にオーミックに接続されている。同様に、サブコレクタ層６１の上に配置されたコレクタ電極６５が、サブコレクタ層６１を介して第２トランジスタＱ２のコレクタ層にオーミックに接続されている。ベース電極６６及びエミッタ電極６７が、それぞれ第２トランジスタＱ２のベース層及びエミッタ層にオーミックに接続されている。

コレクタ電極６２、６５の上に、それぞれコレクタ配線７２、７５が配置されている。エミッタ電極６４、６７の上に、それぞれエミッタ配線７４、７７が配置されている。これらの配線を覆うように、絶縁膜８０が形成されている。なお、コレクタ電極６２、６５、エミッタ電極６４、６７等と、これらの配線との間に絶縁膜が配置されているが、図４ではこの絶縁膜の記載を省略している。

絶縁膜８０の上に第１パッド５１及び第２パッド５５が配置されている。第１パッド５１は、絶縁膜８０に設けられた開口を通ってエミッタ配線７４に接続されている。第２パッド５５は、絶縁膜８０に設けられた他の開口を通ってコレクタ配線７５に接続されている。平面視において、第１パッド５１は第１トランジスタＱ１と少なくとも部分的に重なり、第２パッド５５は第２トランジスタＱ２と少なくとも部分的に重なるように配置されている。

第１パッド５１及び第２パッド５５を覆うように、絶縁膜８０の上に保護膜８１が配置されている。保護膜８１に、第１パッド５１及び第２パッド５５の上面の一部の領域をそれぞれ露出させる開口８２、８６が形成されている。開口８２内に露出した第１パッド５１の上に第１バンプ５２が配置されており、開口８６内に露出した第２パッド５５の上に第２バンプ５６が配置されている。第１バンプ５２及び第２バンプ５６の各々は、銅等からなる金属ピラーと、その上面に配置されたハンダ層とを有する。

次に、第１実施例の優れた効果について説明する。
出力段増幅回路４２が動作すると第１トランジスタＱ１（図２）の温度が上昇する。第１トランジスタＱ１の温度上昇の影響を受けて第２トランジスタＱ２の温度が上昇すると、第２トランジスタＱ２のｈＦＥが低下することにより第１トランジスタＱ１へのベース電流の供給能力が低下する。第１トランジスタＱ１へのベース電流の供給能力が低下すると、十分な温度補償制御を行うことができなくなる。特に、半導体チップ５０をフェイスダウン実装する場合には放熱経路がバンプに限定されるため、半導体チップ５０をヒートシンクに接着する構成と比べて基板６０（図４）に熱がこもりやすくなる。その結果、第２トランジスタＱ２が第１トランジスタＱ１の温度上昇の影響を受けやすくなる。例えば、半導体チップ５０をヒートシンクに接着して、ワイヤボンディングで接続を行った場合には、半導体チップ５０の発熱箇所以外の温度は、ほぼ２５℃である。これに対し、フェイスダウン実装した場合には、発熱箇所以外の半導体チップ５０の温度が４０℃程度まで上昇する。

第１実施例では、第２トランジスタＱ２と第２パッド５５とをＰＯＥ構造としているため、第２トランジスタＱ２から第２パッド５５及び第２バンプ５６（図４）、すなわち第２外部接続用導電部材５７を介した放熱経路の熱抵抗が小さくなる。このため、第２トランジスタＱ２の温度上昇を抑制することができる。これにより、第１トランジスタＱ１の温度が上昇しても、第２トランジスタＱ２の温度上昇が抑制される。その結果、第１トランジスタＱ１へのベース電流の供給能力の低下を抑制することができる。

次に、図５Ａから図６までの図面を参照して、第１実施例の優れた効果を確認するために行ったシミュレーションについて説明する。第１トランジスタＱ１、第２トランジスタＱ２、第３トランジスタＱ３、及び第４トランジスタＱ４の位置関係が異なり、第２トランジスタＱ２へのＰＯＥ構造の適用の有無が異なる６個のサンプルについて、電気−熱解析シミュレーションを行った。

図５Ａから図５Ｆまでの図面は、それぞれシミュレーション対象であるサンプルの第１トランジスタＱ１、第２トランジスタＱ２、第３トランジスタＱ３、及び第４トランジスタＱ４のレイアウト、及び第２バンプ５６の平面的な位置関係を示す図である。

図５Ａから図５Ｆまでに示したいずれのサンプルにおいても、１６個の第１トランジスタＱ１が、図において縦方向に延びる直線に沿って一列に並んで配置されている。１６個の第１トランジスタＱ１に、上端から下端に向かって１から１６まで通し番号を付したとき、１番目から８番目までの第１トランジスタＱ１、及び９番目から１６番目までの第１トランジスタＱ１は等ピッチ（４０μｍピッチ）で配置されている。８番目の第１トランジスタＱ１と９番目の第１トランジスタＱ１との中心間距離は、他の第１トランジスタＱ１のピッチより大きい。８番目の第１トランジスタＱ１と９番目の第１トランジスタＱ１との間に第３トランジスタＱ３が配置されている。

図５Ａ及び図５Ｄに示したサンプルでは、第２トランジスタＱ２が、第１トランジスタＱ１の列を下方向に延長した延長線上に配置されており、１６番目（下端）の第１トランジスタＱ１と第２トランジスタＱ２との中心間距離は３１．４μｍである。第４トランジスタＱ４は、第１トランジスタＱ１の列を下方向に延長した延長線から左方向に外れた位置に配置されている。下端の第２トランジスタＱ２と第４トランジスタＱ４との中心間距離は、等ピッチで配列した第１トランジスタＱ１のピッチの約５倍、具体的には１９０μｍである。

図５Ｂ及び図５Ｅに示したサンプルの第４トランジスタＱ４の位置は、図５Ａ及び図５Ｂに示したサンプルの第４トランジスタＱ４の位置と同一である。図５Ｂ及び図５Ｅに示したサンプルでは、第２トランジスタＱ２が第４トランジスタＱ４の近傍に配置されている。第２トランジスタＱ２と第４トランジスタＱ４との中心間距離は２２．８μｍである。すなわち、図５Ｂ及び図５Ｅに示したサンプルでは、図５Ａ及び図５Ｄに示したサンプルと比べて、第２トランジスタＱ２が第１トランジスタＱ１からより遠くに離れて配置されている。

図５Ｃ及び図５Ｆに示したサンプルでは、第２トランジスタＱ２及び第４トランジスタＱ４が、図５Ｂ及び図５Ｅに示したサンプルと比べて１６番目（下端）の第１トランジスタＱ１からより遠くに離れて配置されている。図５Ｃ及び図５Ｆに示したサンプルにおける下端の第１トランジスタＱ１から第２トランジスタＱ２までの距離は、図５Ｂ及び図５Ｅに示したサンプルにおける当該距離の約２倍、具体的には３７５μｍである。

図５Ａ、図５Ｂ、及び図５Ｃに示したサンプルでは、第２トランジスタＱ２にＰＯＥ構造が採用されていない。図５Ｄ、図５Ｅ、及び図５Ｆに示したサンプルでは、第２トランジスタＱ２にＰＯＥ構造が採用されている。すなわち、第２トランジスタＱ２と重なるように第２パッド５５が配置されている。

図５Ａから図５Ｆまでのサンプルの第１トランジスタＱ１のＤＣ動作をシミュレーションで解析した。具体的には、出力段バイアス制御端子Ｖｂｉａｓ２から流入する電流が一定の３．６ｍＡになる条件とし、コレクタエミッタ間電圧Ｖｃｅを変化させて、熱的定常状態になったときの第１トランジスタＱ１のコレクタ電流を求めた。

図６は、図５Ａから図５Ｆまでの図面に示したサンプルのシミュレーション結果を示すグラフである。図６の横軸は第１トランジスタＱ１のコレクタエミッタ間電圧Ｖｃｅを単位「Ｖ」で表し、縦軸は１６個の第１トランジスタＱ１の合計のコレクタ電流Ｉｃｅを単位「Ａ」で表す。図５Ａのサンプルのシミュレーション結果を丸記号と破線で表し、図５Ｂのサンプルのシミュレーション結果を三角記号と破線で表し、図５Ｃのサンプルのシミュレーション結果を四角記号と破線で表す。図５Ｄのサンプルのシミュレーション結果を丸記号と実線で表し、図５Ｅのサンプルのシミュレーション結果を三角記号と実線で表し、図５Ｆのサンプルのシミュレーション結果を四角記号と実線で表す。

図５Ａ、図５Ｂ、図５Ｃのサンプルのシミュレーション結果を比較すると、第２トランジスタＱ２を第１トランジスタＱ１に近付けるほど、コレクタエミッタ間電圧Ｖｃｅに対するコレクタ電流Ｉｃｅの関係を示すグラフ（以下、Ｖｃｅ−Ｉｃｅカーブという。）の傾きが大きくなることがわかる。Ｖｃｅ−Ｉｃｅカーブの傾きが大きいことは、第１トランジスタＱ１の動作が発熱の影響を受けやすいことを意味する。

図５Ａのサンプルと図５Ｄのサンプルとの比較、図５Ｂのサンプルと図５Ｅのサンプルとの比較、及び図５Ｃのサンプルと図５Ｆのサンプルとの比較から、第２トランジスタＱ２にＰＯＥ構造を採用すると、Ｖｃｅ−Ｉｃｅカーブの傾きが小さくなることがわかる。これは、第２トランジスタＱ２からの放熱特性が改善され、第２トランジスタＱ２の温度上昇が抑制されたためである。

図５Ｂのサンプル、図５Ｃのサンプル、及び図５Ｅのサンプルのシミュレーション結果を比較すると、以下の知見が得られる。第２トランジスタＱ２を第１トランジスタＱ１から遠ざけるよりも、第１トランジスタＱ１から第２トランジスタＱ２までの距離を変えずに第２トランジスタＱ２にＰＯＥ構造を採用する方が、Ｖｃｅ−Ｉｃｅカーブの傾きを小さくする効果が高い。フェイスダウン実装の場合には、基板に熱がこもりやすいため、第２トランジスタＱ２を第１トランジスタＱ１から遠ざけても、第２トランジスタＱ２が第１トランジスタＱ１からの熱的影響を低減させる効果が低いためと考えられる。特に、フェイスダウン実装の場合には、第２トランジスタＱ２にＰＯＥ構造を採用することにより、第２トランジスタＱ２の温度上昇を抑制する効果が高くなる。

次に、第１実施例の変形例について説明する。
第１実施例では、各々が８個の第１トランジスタＱ１で構成されている２つのグループの間に第３トランジスタＱ３（図３）が配置されている。第３トランジスタＱ３は、２つのグループの間以外に、第１トランジスタＱ１の近傍に配置してもよい。ここで、「近傍」とは、第３トランジスタＱ３が第１トランジスタＱ１の温度上昇による熱的影響を受ける程度の近さを意味する。

次に、第３トランジスタＱ３が第１トランジスタＱ１の近傍に配置される具体例について説明する。平面視において、第３トランジスタＱ３と第１トランジスタＱ１との間に、第１トランジスタＱ１及び第３トランジスタＱ３のいずれにも直接接続されていない配線や、他の電子素子を配置すると、第３トランジスタＱ３と第１トランジスタＱ１との間隔を、両者の間に配置される電子素子や配線の寸法に応じて広げなければない。第３トランジスタＱ３が第１トランジスタＱ１から熱的影響を受ける程度の近さに配置するために、両者の間に、第１トランジスタＱ１及び第３トランジスタＱ３のいずれにも直接接続されていない配線や、他の電子素子を配置しない構成とすることが好ましい。

例えば、平面視において第１トランジスタＱ１と第３トランジスタＱ３とを最短距離で結ぶ線分が、第１トランジスタＱ１及び第３トランジスタＱ３のいずれにも直接接続されていない配線や、他の電子素子と交差しない構成とすることが好ましい。ここで、平面視において２つのトランジスタを結ぶ線分とは、一方のトランジスタのコレクタ層、ベース層、及びエミッタ層のいずれかと、他方のトランジスタのコレクタ層、ベース層、及びエミッタ層のいずれかとを結ぶ線分を意味する。

平面視において第１トランジスタＱ１と第３トランジスタＱ３とを最短距離で結ぶ線分は１本とは限らない。例えば、第１トランジスタＱ１及び第３トランジスタＱ３の平面視における形状が長方形であり、２つの長方形の辺同士が平行に配置されて相互に対向している場合、平面視において両者を最短距離で結ぶ線分は無数に存在する。

第１実施例では、第３トランジスタＱ３（図２、図３）を温度補償用素子として用いたが、第３トランジスタＱ３の代わりに第４トランジスタＱ４を温度補償用素子として用いてもよい。この場合には、第４トランジスタＱ４を第１トランジスタＱ１に近接して配置し、第３トランジスタＱ３を第１トランジスタＱ１から遠ざけて配置すればよい。また、第３トランジスタＱ３及び第４トランジスタＱ４の両方を温度補償用素子として用いてもよい。この場合には、第３トランジスタＱ３及び第４トランジスタＱ４の両方を第１トランジスタＱ１に近接して配置すればよい。

温度補償用素子として用いられる第３トランジスタＱ３以外の出力段バイアス回路４７の回路素子（バイアス素子）に対しても、ＰＯＥ構造を採用するとよい。すなわち、第４トランジスタＱ４、バイパス容量Ｃ１、抵抗Ｒ３に対しても、ＰＯＥ構造を採用するとよい。これにより、これらのバイアス素子の温度上昇を抑制することができる。その結果、出力段バイアス回路４７が、第１トランジスタＱ１の発熱の影響を受けにくくなり、動作が安定するという効果が得られる。出力段バイアス回路４７のこれらのバイアス素子を、平面視において第２パッド５５と部分的に重なるように配置したＰＯＥ構造を採用してもよい。

第１実施例では、第１トランジスタＱ１として、ＧａＡｓ／ＩｎＧａＰ系のヘテロ接合バイポーラトランジスタを用いたが、その他の化合物半導体からなるヘテロ接合バイポーラトランジスタを用いてもよい。

第１実施例では、第１パッド５１と第１バンプ５２が第１外部接続用導電部材５３を構成し、第２パッド５５と第２バンプ５６が第２外部接続用導電部材５７を構成している。第１パッド５１を配置することなく、第１バンプ５２のみで第１外部接続用導電部材５３を構成してもよい。同様に、第２パッド５５を配置することなく、第２バンプ５６のみで第２外部接続用導電部材５７を構成してもよい。

次に、図７を参照して第１実施例の他の変形例について説明する。
図７は、本変形例による高周波電力増幅器４０を構成する半導体チップ５０内の各構成要素の平面レイアウトを示す図である。第１実施例（図３）では、平面視において複数の第１トランジスタＱ１が第１外部接続用導電部材５３に包含されている。これに対して本変形例では、平面視において複数の第１トランジスタＱ１の各々の一部分が、第１外部接続用導電部材５３の外側まではみ出している。このように、平面視において第１外部接続用導電部材５３を、複数の第１トランジスタＱ１と部分的に重なるように配置してもよい。

第１実施例では、第１トランジスタＱ１のエミッタに接続された第１外部接続用導電部材５３（図３）を、平面視において第１トランジスタＱ１と重ねるように配置しているが、第１トランジスタＱ１のコレクタに接続された外部接続用導電部材を、平面視において第１トランジスタＱ１と重ねてもよい。

第１実施例では、第１トランジスタＱ１としてヘテロ接合バイポーラトランジスタを用いたが、電界効果トランジスタを用いてもよい。この場合、第１外部接続用導電部材５３を第１トランジスタＱ１のドレインに接続するとよい。第２トランジスタＱ２は、第１トランジスタＱ１のゲートにバイアス電圧を与えるようにするとよい。

電界効果トランジスタである第１トランジスタＱ１のソースに接続された外部接続用導電部材を、平面視において第１トランジスタＱ１に重ねて配置してもよい。

［第２実施例］
次に、図８を参照して第２実施例による高周波電力増幅器について説明する。以下、第１実施例による高周波電力増幅器（図１、図２、図３、図４）と共通の構成については説明を省略する。

図８は、第２実施例による高周波電力増幅器の出力段増幅回路４２及び出力段バイアス回路４７の等価回路図である。第２実施例では、バイアス電圧入力端子Ｖｂａｔと第２トランジスタＱ２のコレクタとの間に抵抗Ｒ４が挿入されている。第２トランジスタＱ２のエミッタが抵抗Ｒ５を介して第３トランジスタＱ３のベースに接続されている。第１トランジスタＱ１及び第３トランジスタＱ３に、第２トランジスタＱ２からベースバイアス電圧が供給される。第３トランジスタＱ３のベースとコレクタとの間に容量Ｃ２が挿入されている。

さらに、第４トランジスタＱ４のコレクタが抵抗Ｒ６及び抵抗Ｒ３を介して出力段バイアス制御端子Ｖｂｉａｓ２に接続されている。さらに、第３トランジスタＱ３のコレクタ及び第４トランジスタＱ４のエミッタが、抵抗Ｒ７及び抵抗Ｒ３を介して出力段バイアス制御端子Ｖｂｉａｓ２に接続されている。

第２実施例においても、第３トランジスタＱ３が温度補償用素子として機能する。従って、第１実施例と同様に、第３トランジスタＱ３が第１トランジスタＱ１の近傍に配置される。また、第１実施例と同様に、第２トランジスタＱ２が第１トランジスタＱ１から遠ざけて配置され、第２トランジスタＱ２にＰＯＥ構造が採用される。このような配置にすることにより、第２実施例においても第１実施例と同様の優れた効果が得られる。

［第３実施例］
次に、図９を参照して第３実施例による高周波電力増幅器について説明する。以下、第２実施例による高周波電力増幅器（図８）と共通の構成については説明を省略する。

図９は、第３実施例による高周波電力増幅器の出力段増幅回路４２及び出力段バイアス回路４７の等価回路図である。第８実施例の出力段バイアス回路４７は、第２実施例による出力段バイアス回路４７から第４トランジスタＱ４（図８）を取り除いた構成と同一である。第３実施例においても、第３トランジスタＱ３が温度補償用素子として機能する。第３実施例においても、第２実施例と同様の優れた効果が得られる。

次に、図１０Ａから図１２までの図面を参照して第３実施例の変形例による高周波電力増幅器の出力段バイアス回路４７について説明する。

図１０Ａから図１０Ｃまでの各図面、図１１Ａから図１１Ｃまでの各図面、及び図１２は、それぞれ第３実施例の変形例による高周波電力増幅器の出力段バイアス回路４７の等価回路図である。

図１０Ａから図１０Ｃまでの各図面、図１１Ａから図１１Ｃまでの各図面に示した変形例による出力段バイアス回路４７は、第１実施例、第２実施例、及び第３実施例と同様に、第１トランジスタＱ１（図２）のベースにバイアス電圧を与えるエミッタフォロワトランジスタとして機能する第２トランジスタＱ２を含んでいる。さらに、温度補償用素子として機能する第３トランジスタＱ３を含んでいる。

図１２に示した変形例による出力段バイアス回路４７は、出力段増幅回路４２の増幅用トランジスタに電界効果トランジスタ（ＦＥＴ）を用いた場合のバイアス回路である。本変形例による出力段バイアス回路４７は、ＦＥＴである第２トランジスタＱ２と、バイポーラトランジスタである第３トランジスタＱ３を含む。第２トランジスタＱ２は、出力段増幅回路４２のＦＥＴのゲートにバイアス電圧を与えるソースフォロワトランジスタとして機能する。第３トランジスタＱ３は温度補償用素子として機能する。

［第４実施例］
次に、図１３を参照して第４実施例による電力増幅モジュールについて説明する。以下、第１実施例による高周波電力増幅器（図１、図２、図３、図４）と共通の構成については説明を省略する。

図１３は、第４実施例による電力増幅モジュールの断面図である。第４実施例による電力増幅モジュールは、モジュール基板９０及び半導体チップ５０を有する。半導体チップ５０として、第１実施例から第３実施例までのいずれかの実施例による高周波電力増幅器の半導体チップ５０が用いられる。半導体チップ５０がモジュール基板９０にフェイスダウン実装されている。モジュール基板９０は、誘電体材料からなる誘電体部分を有する。

モジュール基板９０の一方の面に第１ランド９１及び第２ランド９２が設けられており、他方の面に第３ランド９９及び第４ランド１００が設けられている。第１ランド９１及び第２ランド９２は、それぞれ半導体チップ５０の第１バンプ５２及び第２バンプ５６に対向する。第１バンプ５２と第１ランド９１とが、はんだ１１１により機械的及び電気的に接続されている。第２バンプ５６と第２ランド９２とが、はんだ１１２により機械的及び電気的に接続されている。第３ランド９９及び第４ランド１００は、マザーボード等に実装するためのものである。

モジュール基板９０の誘電体部分の内層に、第１導体パターン９３及び第２導体パターン９４が配置されている。第１ランド９１と第１導体パターン９３とが、複数のビア導体９５で接続されており、第１導体パターン９３と第３ランド９９とが複数のビア導体９６で接続されている。同様に、第２ランド９２と第２導体パターン９４とが複数のビア導体９７で接続されており、第２導体パターン９４と第４ランド１００とが複数のビア導体９８で接続されている。

半導体チップ５０の第１トランジスタＱ１（図３、図４）で発生した熱は、第１バンプ５２、はんだ１１１、第１ランド９１、ビア導体９５、第１導体パターン９３、ビア導体９６、及び第３ランド９９を経由してマザーボード等に伝わる。半導体チップ５０の第２トランジスタＱ２（図３、図４）で発生した熱は、第２バンプ５６、はんだ１１２、第２ランド９２、ビア導体９７、第２導体パターン９４、ビア導体９８、及び第４ランド１００を経由してマザーボード等に伝わる。ビア導体９５、９６、９７、９８、第１導体パターン９３、及び第２導体パターン９４は、半導体チップ５０から放熱を行うための熱流路となる。従って、ビア導体９５、９６、９７、９８、第１導体パターン９３、及び第２導体パターン９４は、放熱用パターンということができる。

これらの放熱用パターンを熱流路として機能させるために、十分な流路断面積を確保することが好ましい。例えば、平面視において、第１導体パターン９３が第１ランド９１を内包する大きさ及び形状を持ち、第２導体パターン９４が第２ランド９２を内包する大きさ及び形状を持つことが好ましい。ここで「内包する大きさ及び形状を持つ」とは、平面視において第１導体パターン９３に内包される位置に第１ランド９１が配置されていることを意味しない。第１ランド９１を面内方向に平行移動することによって第１導体パターン９３に第１ランド９１を内包させることができる場合にも、第１導体パターン９３が第１ランド９１を内包する大きさ及び形状を持つといえる。

また、１つのランドと内層の導体パターンとの間の熱流路の流路断面を大きくするために、両者を接続するために複数のビア導体を配置することが好ましい。１つのランドと１つの内層の導体パターンとを接続するために複数のビア導体が配置されている場合は、これらのビア導体を放熱用パターンということができる。

次に、第４実施例の変形例について説明する。第４実施例（図１３）では、ビア導体９５とビア導体９６との間に第１導体パターン９３を配置しているが、第１導体パターン９３を配置することなく、ビア導体９５を第３ランド９９まで延ばしてもよい。この構成では、第１ランド９１と第３ランド９９とが、複数のビア導体９５によって接続される。

第４実施例による電力増幅モジュールをアンテナ素子、ダイプレクサ等と組み合わせて通信装置を構成してもよい。

上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

４０ 高周波電力増幅回路
４１ 初段増幅回路
４２ 出力段増幅回路
４３ 入力整合回路
４４ 段間整合回路
４５ 出力整合回路
４６ 初段バイアス回路
４７ 出力段バイアス回路
４８、４９ インダクタ
５０ 半導体チップ
５１ 第１パッド
５２ 第１バンプ
５３ 第１外部接続用導電部材
５５ 第２パッド
５６ 第２バンプ
５７ 第２外部接続用導電部材
６０ 基板
６１ サブコレクタ層
６１Ｉ 絶縁化された領域
６２ コレクタ電極
６３ ベース電極
６４ エミッタ電極
６５ コレクタ電極
６６ ベース電極
６７ エミッタ電極
７２ コレクタ配線
７４ エミッタ配線
７５ コレクタ配線
７７ エミッタ配線
８０ 絶縁膜
８１ 保護膜
８２、８６ 開口
９０ モジュール基板
９１ 第１ランド
９２ 第２ランド
９３ 第１導体パターン
９４ 第２導体パターン
９５、９６、９７、９８ ビア導体
９９ 第３ランド
１００ 第４ランド
１１１、１１２ はんだ
ＢＭ ベースメサ
Ｃ０ ＤＣカット容量
Ｃ１ バイパス容量
Ｃ２ 容量
ＣＭ コレクタメサ
ＥＭ エミッタメサ
Ｑ１ 第１トランジスタ（増幅用トランジスタ）
Ｑ１Ｂ ベース層
Ｑ１Ｃ コレクタ層
Ｑ１Ｅ エミッタ層
Ｑ２ 第２トランジスタ（駆動用トランジスタ）
Ｑ２Ｂ ベース層
Ｑ３Ｃ コレクタ層
Ｑ４Ｅ エミッタ層
Ｑ３ 第３トランジスタ（温度補償用素子）
Ｑ４ 第４トランジスタ
Ｒ１ ベースバラスト抵抗
Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７ 抵抗
ＲＦｉｎ 高周波信号入力端子
ＲＦｏｕｔ 高周波信号出力端子
Ｓ１ 温度特性補償回路
Ｖｂａｔ バイアス電圧入力端子
Ｖｂｉａｓ１ 初段バイアス制御端子
Ｖｂｉａｓ２ 出力段バイアス制御端子
Ｖｃｃ１ 初段増幅回路用電源電圧供給端子
Ｖｃｃ２ 出力段増幅回路用電源電圧供給端子

図５Ｂ及び図５Ｅに示したサンプルの第４トランジスタＱ４の位置は、図５Ａ及び図５Ｄに示したサンプルの第４トランジスタＱ４の位置と同一である。図５Ｂ及び図５Ｅに示したサンプルでは、第２トランジスタＱ２が第４トランジスタＱ４の近傍に配置されている。第２トランジスタＱ２と第４トランジスタＱ４との中心間距離は２２．８μｍである。すなわち、図５Ｂ及び図５Ｅに示したサンプルでは、図５Ａ及び図５Ｄに示したサンプルと比べて、第２トランジスタＱ２が第１トランジスタＱ１からより遠くに離れて配置されている。

図９は、第３実施例による高周波電力増幅器の出力段増幅回路４２及び出力段バイアス回路４７の等価回路図である。第３実施例の出力段バイアス回路４７は、第２実施例による出力段バイアス回路４７から第４トランジスタＱ４（図８）を取り除いた構成と同一である。第３実施例においても、第３トランジスタＱ３が温度補償用素子として機能する。第３実施例においても、第２実施例と同様の優れた効果が得られる。

Claims (14)

1. 高周波信号を増幅する少なくとも１つの第１トランジスタと、
   前記第１トランジスタに接続された第１外部接続用導電部材と、
   前記第１トランジスタにバイアス電圧を与える第２トランジスタを含むバイアス回路と、
   前記第２トランジスタに接続された第２外部接続用導電部材と
   を含む半導体チップを有し、
   平面視において、前記第２外部接続用導電部材は前記第２トランジスタと少なくとも部分的に重なっている高周波電力増幅器。
2. 前記バイアス回路は、さらに、温度の上昇に伴って前記第１トランジスタに与えられるバイアス電圧を低下させる方向に前記第２トランジスタを制御する温度補償用素子を含み、
   前記第１トランジスタから前記第２トランジスタまでの最短距離が、前記第１トランジスタから前記温度補償用素子までの最短距離より長い請求項１に記載の高周波電力増幅器。
3. 前記バイアス回路は、前記第２トランジスタ及び前記温度補償用素子の他に、さらに抵抗、容量、及びトランジスタの少なくとも１つであるバイアス素子を含み、
   平面視において前記バイアス素子は前記第１外部接続用導電部材と重なっておらず、前記第２外部接続用導電部材または他の外部接続用の導電部材と重なっている請求項２に記載の高周波電力増幅器。
4. 前記少なくとも１つの第１トランジスタは前記半導体チップに複数個配置されており、前記複数の第１トランジスタは少なくとも２つのグループに分けられており、前記少なくとも２つのグループに対してそれぞれ前記第１外部接続用導電部材が設けられており、前記温度補償用素子は、一方のグループの第１トランジスタと他方のグループの第１トランジスタとの間に配置されている請求項２または３に記載の高周波電力増幅器。
5. 前記第１トランジスタはヘテロ接合バイポーラトランジスタであり、前記第１外部接続用導電部材は、前記第１トランジスタのエミッタまたはコレクタに接続されており、前記第２トランジスタは前記第１トランジスタのベースまたはコレクタに電圧を与える請求項１乃至４のいずれか１項に記載の高周波電力増幅器。
6. 前記第１トランジスタは電界効果トランジスタであり、前記第１外部接続用導電部材は、前記第１トランジスタのドレインまたはソースに接続されており、前記第２トランジスタは前記第１トランジスタのゲートまたはドレインに電圧を与える請求項１乃至４のいずれか１項に記載の高周波電力増幅器。
7. 平面視において前記第１トランジスタは前記第１外部接続用導電部材に包含されている請求項１乃至６のいずれか１項に記載の高周波電力増幅器。
8. 半導体チップと、
   前記半導体チップが実装されたモジュール基板と
   を有し、
   前記半導体チップは、
   高周波信号を増幅する少なくとも１つの第１トランジスタと、
   前記第１トランジスタに接続された第１外部接続用導電部材と、
   前記第１トランジスタにバイアス電圧を与える第２トランジスタを含むバイアス回路と、
   前記第２トランジスタに接続された第２外部接続用導電部材と
   を含み、
   平面視において、前記第２外部接続用導電部材は前記第２トランジスタと少なくとも部分的に重なっており、
   前記モジュール基板は、
   誘電体材料で形成された誘電体部分と、
   前記第１外部接続用導電部材及び前記第２外部接続用導電部材にそれぞれ対向し、前記第１外部接続用導電部材及び前記第２外部接続用導電部材にそれぞれ接続された第１ランド及び第２ランドと、
   前記誘電体部分の内層に配置されて前記第２ランドに接続され、平面視において前記第２ランドを内包する大きさ及び形状を持つ導体パターンと
   を有する電力増幅モジュール。
9. 前記バイアス回路は、さらに、温度の上昇に伴って前記第１トランジスタに与えられるバイアス電圧を低下させる方向に前記第２トランジスタを制御する温度補償用素子を含み、
   前記第１トランジスタから前記第２トランジスタまでの最短距離が、前記第１トランジスタから前記温度補償用素子までの最短距離より長い請求項８に記載の電力増幅モジュール。
10. 前記バイアス回路は、前記第２トランジスタ及び前記温度補償用素子の他に、さらに抵抗、容量、及びトランジスタの少なくとも１つであるバイアス素子を含み、
    平面視において前記バイアス素子は前記第１外部接続用導電部材と重なっておらず、前記第２外部接続用導電部材または他の外部接続用の導電部材と重なっている請求項９に記載の電力増幅モジュール。
11. 前記少なくとも１つの第１トランジスタは前記半導体チップに複数個配置されており、前記複数の第１トランジスタは少なくとも２つのグループに分けられており、前記少なくとも２つのグループに対してそれぞれ前記第１外部接続用導電部材が設けられており、前記温度補償用素子は、一方のグループの第１トランジスタと他方のグループの第１トランジスタとの間に配置されている請求項９または１０に記載の電力増幅モジュール。
12. 前記第１トランジスタはヘテロ接合バイポーラトランジスタであり、前記第１外部接続用導電部材は、前記第１トランジスタのエミッタまたはコレクタに接続されており、前記第２トランジスタは前記第１トランジスタのベースまたはコレクタに電圧を与える請求項８乃至１１のいずれか１項に記載の電力増幅モジュール。
13. 前記第１トランジスタは電界効果トランジスタであり、前記第１外部接続用導電部材は、前記第１トランジスタのドレインまたはソースに接続されており、前記第２トランジスタは前記第１トランジスタのゲートまたはドレインに電圧を与える請求項８乃至１１のいずれか１項に記載の電力増幅モジュール。
14. 平面視において前記第１トランジスタは前記第１外部接続用導電部材に包含されている請求項８乃至１３のいずれか１項に記載の電力増幅モジュール。

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