[go: up one dir, main page]

JP2019176089A - 固体撮像装置、および電子機器 - Google Patents

固体撮像装置、および電子機器 Download PDF

Info

Publication number
JP2019176089A
JP2019176089A JP2018065006A JP2018065006A JP2019176089A JP 2019176089 A JP2019176089 A JP 2019176089A JP 2018065006 A JP2018065006 A JP 2018065006A JP 2018065006 A JP2018065006 A JP 2018065006A JP 2019176089 A JP2019176089 A JP 2019176089A
Authority
JP
Japan
Prior art keywords
pixel
solid phase
region
diffusion layer
phase diffusion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018065006A
Other languages
English (en)
Inventor
雅史 大浦
Masashi Oura
雅史 大浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to JP2018065006A priority Critical patent/JP2019176089A/ja
Priority to KR1020207020426A priority patent/KR102655887B1/ko
Priority to PCT/JP2019/010754 priority patent/WO2019188386A1/ja
Priority to CN201980010002.XA priority patent/CN111656524B/zh
Priority to EP19776725.4A priority patent/EP3780102B1/en
Priority to US16/964,682 priority patent/US11769774B2/en
Publication of JP2019176089A publication Critical patent/JP2019176089A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/807—Pixel isolation structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
    • H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/014—Manufacture or treatment of image sensors covered by group H10F39/12 of CMOS image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/196—Junction field effect transistor [JFET] image sensors; Static induction transistor [SIT] image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8033—Photosensitive area
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/805—Coatings
    • H10F39/8057—Optical shielding
    • H10W10/00—
    • H10W10/01—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/199—Back-illuminated image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80373—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the gate of the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Light Receiving Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Element Separation (AREA)

Abstract

【課題】トランジスタの配置に関する自由度を高める。【解決手段】光電変換を行う光電変換部と、半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている光電変換部の間に形成されたトレンチと、トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域とを備え、光電変換部を囲む辺の一部に、Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域を含む。光電変換部を囲む４辺のうちの少なくとも１辺に、ＰＮ接合領域が形成され、残りの辺には、Ｐ型領域は形成されていない。本技術は、例えば、裏面照射型ＣＭＯＳイメージセンサに適用できる。【選択図】図２１

Description

本技術は、固体撮像装置、および電子機器に関し、特に、各画素間に形成した画素間遮光壁の側壁にＰ型固相拡散層とＮ型固相拡散層を形成して強電界領域を成し、電荷を保持させることにより各画素の飽和電荷量Qsを向上させるようにした固体撮像装置、および電子機器に関する。
従来、固体撮像装置の各画素の飽和電荷量Qsを向上させることを目的として、各画素間に形成したトレンチの側壁にＰ型拡散層とＮ型拡散層を形成して強電界領域を成し、電荷を保持させる技術が知られている（例えば、特許文献１参照）。
特開２０１５−１６２６０３号公報
しかしながら、特許文献１が開示する構造ではＳｉ（シリコン）基板の光入射側のピニングが弱体化し、発生した電荷がフォトダイオードに流れ込んでDark特性が悪化し、例えば、白点が生じたり、暗電流が発生したりする可能性があった。また、強電界領域を形成することで、トランジスタなどを配置できる領域が制限されてしまう可能性があった。
本技術はこのような状況に鑑みてなされたものであり、Dark特性の悪化を抑止でき、トランジスタなどの配置の自由度を高めるようにするものである。
本技術の一側面の固体撮像装置は、光電変換を行う光電変換部と、半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域とを備え、前記光電変換部を囲む辺の一部に、前記Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域を含む。
本技術の一側面の電子機器は、固体撮像装置が搭載された電子機器において、前記固体撮像装置は、光電変換を行う光電変換部と、半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域とを備え、前記光電変換部を囲む辺の一部に、前記Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域を含む。
本技術の一側面の固体撮像装置においては、光電変換を行う光電変換部と、半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている光電変換部の間に形成されたトレンチと、トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域とが備えられている。また光電変換部を囲む辺の一部に、Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域が含まれる。
本技術の一側面の電子機器においては、前記固体撮像装置が含まれる。
本技術によれば、Dark特性の悪化を抑止することができ、トランジスタなどの配置の自由度を高める。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
撮像装置の構成例を示す図である。 撮像素子の構成例を示す図である。 本技術が適用された画素の第１の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１の実施の形態の表面側の平面図である。 画素の回路図である。 ＤＴＩ８２周辺の製造方法を説明するための図である。 本技術が適用された画素の第２の構成例を示す垂直方向断面図である。 本技術が適用された画素の第３の構成例を示す垂直方向断面図である。 本技術が適用された画素の第４の構成例を示す垂直方向断面図である。 本技術が適用された画素の第５の構成例を示す垂直方向断面図である。 本技術が適用された画素の第６の構成例を示す垂直方向断面図である。 本技術が適用された画素の第７の構成例を示す垂直方向断面図である。 本技術が適用された画素の第８の構成例を示す垂直方向断面図である。 本技術が適用された画素の第９の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１０の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１１の構成例を示す垂直方向断面図と平面図である。 本技術が適用された画素の第１２の構成例を示す垂直方向断面図と平面図である。 本技術が適用された画素の第１３の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１４の構成例を示す垂直方向断面図である。 本技術が適用された画素の構成例を示す平面図である。 本技術が適用された画素の第１５の構成例を示す平面図である。 本技術が適用された画素の第１５の他の構成例を示す平面図である。 本技術が適用された画素の第１５の他の構成例を示す平面図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の第１６の構成例を示す平面図である。 本技術が適用された画素の第１６の他の構成例を示す平面図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の第１８の構成例を示す平面図である。 本技術が適用された画素の第１８の他の構成例を示す平面図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の製造について説明するための図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
本技術は、撮像装置に適用できるため、ここでは、撮像装置に本技術を適用した場合を例に挙げて説明を行う。なおここでは、撮像装置を例に挙げて説明を続けるが、本技術は、撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置、携帯電話機などの撮像機能を有する携帯端末装置、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載されるモジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
図１は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。図１に示すように、撮像装置１０は、レンズ群１１等を含む光学系、撮像素子１２、カメラ信号処理部であるＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８等を有している。
そして、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８がバスライン１９を介して相互に接続された構成となっている。ＣＰＵ２０は、撮像装置１０内の各部を制御する。
レンズ群１１は、被写体からの入射光（像光）を取り込んで撮像素子１２の撮像面上に結像する。撮像素子１２は、レンズ群１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１２として、以下に説明する画素を含む撮像素子（イメージセンサ）を用いることができる。
表示部１５は、液晶表示部や有機ＥＬ(electro luminescence)表示部等のパネル型表示部からなり、撮像素子１２で撮像された動画または静止画を表示する。記録部１６は、撮像素子１２で撮像された動画または静止画を、ＨＤＤ（Hard Disk Drive）やメモリカード等の記録媒体に記録する。
操作系１７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１８は、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、及び、操作系１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
＜撮像素子の構成＞
図２は、撮像素子１２の構成例を示すブロック図である。撮像素子１２は、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサとすることができる。
撮像素子１２は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。
画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（例えば、図３の画素５０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
撮像素子１２はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、撮像素子１２とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも良いし、撮像素子１２と同じ基板上に搭載しても良い。
垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。
この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS（Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
＜単位画素の構造＞
次に、画素アレイ部４１に行列状に配置されている単位画素５０の具体的な構造について説明する。以下に説明する画素５０によると、Ｓｉ（シリコン）基板（図３においては、Ｓｉ基板７０）の光入射側のピニングが弱体化し、発生した電荷がフォトダイオード（図３においては、ＰＤ７１）に流れ込んでDark特性が悪化し、例えば、白点が生じたり、暗電流が発生したりする可能性を低減させることができる。
＜第１の実施の形態における画素の構成例＞
図３は、本技術が適用された画素５０の第１の実施の形態における画素５０ａの垂直方向の断面図であり、図４は、画素５０ａの表面側の平面図である。なお、図３は、図４中の線分Ｘ−Ｘ’の位置に対応するものである。
以下に説明する画素５０は、裏面照射型である場合を例に挙げて説明を行うが、表面照射型に対しても本技術を適用することはできる。
図３に示した画素５０は、Ｓｉ基板７０の内部に形成された各画素の光電変換素子であるＰＤ（フォトダイオード）７１を有する。ＰＤ７１の光入射側（図中、下側であり、裏面側となる）には、Ｐ型領域７２が形成され、そのＰ型領域７２のさらに下層には、平坦化膜７３が形成されている。このＰ型領域７２と平坦化膜７３の境界を、裏面Ｓｉ界面７５とする。
平坦化膜７３には、遮光膜７４が形成されている。遮光膜７４は、隣接する画素への光の漏れ込みを防止するために設けられ、隣接するＰＤ７１の間に形成されている。遮光膜７４は、例えば、Ｗ（タングステン）等の金属材から成る。
平坦化膜７３上であり、Ｓｉ基板７０の裏面側には、入射光をＰＤ７１に集光させるＯＣＬ（オンチップレンズ）７６が形成されている。ＯＣＬ７６は、無機材料で形成することができ、例えば、ＳｉＮ、ＳｉＯ、ＳｉＯｘＮｙ（ただし、０＜ｘ≦１、０＜ｙ≦１である）を用いることができる。
図３では図示していないが、ＯＣＬ７６上にカバーガラスや、樹脂などの透明板が接着されている構成とすることもできる。また、図３では図示していないが、ＯＣＬ７６と平坦化膜７３との間にカラーフィルタ層を形成した構成としても良い。またそのカラーフィルタ層は、複数のカラーフィルタが画素毎に設けられており、各カラーフィルタの色は、例えば、ベイヤ配列に従って並べられているように構成することができる。
ＰＤ７１の光入射側の逆側（図中、上側であり、表面側となる）には、アクティブ領域（Pwell）７７が形成されている。アクティブ領域７７には、画素トランジスタ等を分離する素子分離領域（以下、ＳＴＩ(Shallow Trench Isolation)と称する）７８が形成されている。
Ｓｉ基板７０の表面側（図面上側）であり、アクティブ領域７７上には、配線層７９が形成されており、この配線層７９には、複数のトランジスタが形成されている。図３では、転送トランジスタ８０が形成されている例を示した。転送トランジスタ（ゲート）８０は、縦型トランジスタで形成されている。すなわち、転送トランジスタ（ゲート）８０は、縦型トランジスタトレンチ８１が開口され、そこにＰＤ７１から電荷を読み出すための転送ゲート（TG）８０が形成されている。
さらに、Ｓｉ基板７０の表面側にはアンプ（AMP）トランジスタ、選択（SEL）トランジスタ、リセット（RST）トランジスタ等の画素トランジスタが形成されている。これらのトランジスタの配置については、図４を参照して説明し、動作については、図５の回路図を参照して説明する。
画素５０a間には、トレンチが形成されている。このトレンチを、ＤＴＩ(Deep Trench Isolation)８２と記述する。このＤＴＩ８２は、隣接する画素５０ａ間に、Ｓｉ基板７０を深さ方向（図中縦方向であり、表面から裏面への方向）に貫く形状で形成される。また、ＤＴＩ８２は、隣接する画素５０ａに不要な光が漏れないように、画素間の遮光壁としても機能する。
ＰＤ７１とＤＴＩ８２との間には、ＤＴＩ８２側からＰＤ７１に向かって順にＰ型固相拡散層８３とＮ型固相拡散層８４が形成されている。Ｐ型固相拡散層８３は、ＤＴＩ８２に沿ってＳｉ基板７０の裏面Ｓｉ界面７５に接するまで形成されている。Ｎ型固相拡散層８４は、ＤＴＩ８２に沿ってＳｉ基板７０のＰ型領域７２に接するまで形成されている。
なお、固相拡散層とは、不純物ドーピングによるＰ型層とＮ型層の形成を、後述する製法によって形成した層を指すが、本技術では固相拡散による製法に限られず、イオン注入などの別の製法によって生成されたＰ型層とＮ型層をＤＴＩ８２とＰＤ７１との間にそれぞれ設けてもよい。また、実施の形態におけるＰＤ７１はＮ型領域で構成されている。光電変換は、これらＮ型領域の一部、または全てにおいて行われる。
Ｐ型固相拡散層８３は裏面Ｓｉ界面７５に接するまで形成されているが、Ｎ型固相拡散層８４は裏面Ｓｉ界面７５に接しておらず、Ｎ型固相拡散層８４と裏面Ｓｉ界面７５の間に間隔が設けられている。
このような構成により、Ｐ型固相拡散層８３とＮ型固相拡散層８４のＰＮ接合領域は強電界領域を成し、ＰＤ７１にて発生された電荷を保持するようにされている。このような構成によれば、ＤＴＩ８２に沿って形成したＰ型固相拡散層８３とＮ型固相拡散層８４が強電界領域を成し、ＰＤ７１にて発生された電荷を保持することができる。
仮に、Ｎ型固相拡散層８４が、ＤＴＩ８２に沿ってＳｉ基板７０の裏面Ｓｉ界面７５に接するまで形成されていた場合、光の入射面側であるＳｉ基板７０の裏面Ｓｉ界面７５とＮ型固相拡散層８４が接する部分で、電荷のピニングが弱体化してしまうため、発生した電荷がＰＤ７１に流れ込んでDark特性が悪化してしまい、例えば、白点が生じたり、暗電流が発生したりしてしまう可能性がある。
しかしながら、図３に示した画素５０ａにおいては、Ｎ型固相拡散層８４が、Ｓｉ基板７０の裏面Ｓｉ界面７５とは接しない構成とされ、ＤＴＩ８２に沿ってＳｉ基板７０のＰ型領域７２に接する形成とされている。このような構成とすることで、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。
また、図３に示した画素５０ａは、ＤＴＩ８２の内壁に、ＳｉＯ２から成る側壁膜８５が形成され、その内側にはポリシリコンから成る充填材８６が埋め込まれている。
第１の実施の形態における画素５０ａは、裏面側にＰ型領域７２が設けられており、ＰＤ７１およびＮ型固相拡散層８４が裏面Ｓｉ界面７５付近に存在しないような構成とされている。これにより、裏面Ｓｉ界面７５付近におけるピニングの弱体化が生じないので、発生した電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを抑止することができる。
なお、ＤＴＩ８２については、側壁膜８５に採用したＳｉＯ２の代わりＳｉＮを採用してもよい。また、充填材８６に採用したポリシリコンの代わりにドーピングポリシリコンを用いてもよい。ドーピングポリシリコンを充填した場合、または、ポリシリコンを充填した後にＮ型不純物またはＰ型不純物をドーピングした場合には、そこに負バイアスを印加すれば、ＤＴＩ８２の側壁のピニングを強化することができるので、Dark特性をさらに改善することができる。
図４、図５を参照し、画素５０ａに形成されているトランジスタの配置と、各トランジスタの動作について説明する。図４は、画素アレイ部４１（図２）に配置されている３×３の９画素５０ａを表面側（図３において、図中上側）から見たときの平面図であり、図５は、図４に示した各トランジスタの接続関係を説明するための回路図である。
図４中、１つの四角形は、１画素５０ａを表す。図４に示したように、ＤＴＩ８２は、画素５０a（画素５０ａに含まれるＰＤ７１）を取り囲むように形成されている。また、画素５０ａの表面側には、転送トランジスタ（ゲート）８０、ＦＤ(フローティングディフュージョン)９１、リセットトランジスタ９２、増幅トランジスタ９３、および選択トランジスタ９４が形成されている。
ＰＤ７１は、受光した光量に応じた電荷（信号電荷）を生成し、かつ、蓄積する。ＰＤ７１は、アノード端子が接地されているとともに、カソード端子が転送トランジスタ８０を介して、ＦＤ９１に接続されている。
転送トランジスタ８０は、転送信号TRによりオンされたとき、ＰＤ７１で生成された電荷を読み出し、ＦＤ９１に転送する。
ＦＤ９１は、ＰＤ７１から読み出された電荷を保持する。リセットトランジスタ９２は、リセット信号RSTによりオンされたとき、ＦＤ９１に蓄積されている電荷がドレイン（定電圧源Vdd）に排出されることで、ＦＤ９１の電位をリセットする。
増幅トランジスタ９３は、ＦＤ９１の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ９３は、垂直信号線３３を介して接続されている定電流源としての負荷MOS（不図示）とソースフォロワ回路を構成し、ＦＤ９１に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ９３から選択トランジスタ９４と垂直信号線４７を介してカラム処理部４３（図２）に出力される。
選択トランジスタ９４は、選択信号SELにより画素３１が選択されたときオンされ、画素３１の画素信号を、垂直信号線３３を介してカラム処理部４３に出力する。転送信号TR、選択信号SEL、及びリセット信号RSTが伝送される各信号線は、図２の画素駆動線４６に対応する。
画素５０ａは、以上のように構成することができるが、この構成に限定されるものではなく、その他の構成を採用することもできる。
＜ＤＴＩ８２周辺の製造方法＞
図６は、ＤＴＩ８２周辺の製造方法を説明するための図である。
Ｓｉ基板７０にＤＴＩ８２を開口するに際しては、図６のＡに示されるように、Ｓｉ基板７０上のＤＴＩ８２を形成する位置以外をＳｉNとＳｉＯ２を用いたハードマスクで覆い、ハードマスクによって覆われていない部分をドライエッチングによりＳｉ基板７０の所定の深さまで垂直方向に溝が開口される。
次に、開口された溝の内側にＮ型の不純物であるＰ（リン）を含むＳｉＯ２膜を成膜してから熱処理を行い、ＳｉＯ２膜からＳｉ基板７０側にＰ（リン）をドーピング(以下、固相拡散と称する)させる。
次に、図６のＢに示されるように、開口した溝の内側に成膜したＰを含むＳｉＯ２膜を除去してから、再び熱処理を行い、Ｐ（リン）をＳｉ基板７０の内部にまで拡散させることによって、現状の溝の形状にセルフアラインされたＮ型固相拡散層８４が形成される。この後、ドライエッチングにより溝の底部がエッチングされることにより、深さ方向に延長される。
次に、図６のＣに示されるように、延長した溝の内側にＰ型の不純物であるＢ（ボロン）を含むＳｉＯ２膜が成膜されてから熱処理が行われ、ＳｉＯ２膜からＳｉ基板７０側にＢ（ボロン）が固相拡散されることにより、延長された溝の形状にセルフアラインされたＰ型固相拡散層８３が形成される。
この後、溝の内壁に成膜されているＢ（ボロン）を含むＳｉＯ２膜が除去される。
次に図６のＤに示されるように、開口されている溝の内壁にＳｉＯ２から成る側壁膜８５を成膜し、ポリシリコンを充填してＤＴＩ８２を形成する。その後、画素トランジスタや配線が形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化されるとき、ＤＴＩ８２の底部はＰ型固相拡散層８３を含めて同時に薄膜化される。この薄膜化は、Ｎ型固相拡散層８４に達しない深さまで行うものとする。
以上の工程を経ることにより、裏面Ｓｉ界面７５に接していないＮ型固相拡散層８４と、裏面Ｓｉ界面７５に接しているＰ型固相拡散層８３とから成る強電界領域をＰＤ７１に隣接して形成することができる。
＜第２の実施の形態＞
図７は、本技術が適用された第２の実施の形態における画素５０ｂの垂直方向の断面図である。
第２の実施の形態では、ＤＴＩ８２がＳＴＩ７８に形成されている点が、第１の実施の形態と異なり、その他の構成は第１の実施の形態と同様であり、同様の部分には、同一の符号を付し、適宜説明を省略する。この後の画素５０の説明においても、第１の実施の形態における画素５０ｂと同一の部分には、同一の符号を付し、その説明は適宜説明を省略する。
図７に示した画素５０ｂにおいては、アクティブ領域７７に形成されているＳＴＩ７８ｂが、ＤＴＩ８２ｂが形成される部分まで形成（画素５０ｂの端部まで形成）されている。そして、そのＳＴＩ７８ｂの下部にＤＴＩ８２ｂが形成されている。
換言すれば、ＤＴＩ８２ｂが形成されている部分に、ＳＴＩ７８ｂが形成され、ＳＴＩ７８ｂとＤＴＩ８２ｂが接するような位置に、ＳＴＩ７８ｂとＤＴＩ８２ｂが形成されている。
このような形成とすることで、ＳＴＩ７８ｂとＤＴＩ８２ｂを別の位置に形成する場合（例えば、第１の実施の形態における画素５０ａ（図３））と比べ、画素５０ｂを小型化することが可能となる。
また第２の実施の形態における画素５０ｂによっても、第１の実施の形態における画素５０ａと同様の効果、すなわち、Dark特性が悪化することを防ぐことができるという効果を得ることができる。
＜第３の実施の形態＞
図８は、本技術が適用された第３の実施の形態における画素５０ｃの垂直方向の断面図である。
第３の実施の形態では、ＤＴＩ８２ｃの側壁に負の固定電荷をもった膜１０１が形成され、その内側に充填剤８６ｃとしてＳｉＯ２が充填されている点が第１、第２の実施の形態における画素５０ａ、画素５０ｂと異なる。
第１の実施の形態における画素５０ａは、ＤＴＩ８２の側壁にＳｉＯ２の側壁膜８５が形成され、ポリシリコンが充填されている構成とされているのに対し第３の実施の形態における画素５０ｃは、ＤＴＩ８２ｃの側壁に負の固定電荷をもった膜１０１が形成され、その内側にＳｉＯ２が充填されている。
ＤＴＩ８２ｃの側壁に形成する負の固定電荷を有する膜１０１は、例えば、酸化ハフニウム（ＨｆＯ2）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ジルコニウム（ＺｒＯ2）膜、酸化タンタル（Ｔａ2Ｏ5）膜、もしくは酸化チタン（ＴｉＯ2）膜で形成することができる。上記あげた種類の膜は、絶縁ゲート型電界効果トランジスタのゲート絶縁膜等に用いられている実績があり、そのため、成膜方法が確立されているので容易に成膜することができる。
成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着法等が挙げられるが、原子層蒸着法を用いれば、成膜中に界面準位を低減するＳｉＯ2層を同時に１ｎｍ程度形成することができるので好適である。
また、上記以外の材料としては、酸化ランタン（Ｌａ2Ｏ3）、酸化プラセオジム（Ｐｒ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化ネオジム（Ｎｄ2Ｏ3）、酸化プロメチウム（Ｐｍ2Ｏ3）、酸化サマリウム（Ｓｍ2Ｏ3）酸化ユウロピウム（Ｅｕ2Ｏ3）、酸化ガドリニウム（Ｇｄ2Ｏ3）、酸化テルビウム（Ｔｂ2Ｏ3）、酸化ジスプロシウム（Ｄｙ2Ｏ3）、酸化ホルミウム（Ｈｏ2Ｏ3）、酸化エルビウム（Ｅｒ2Ｏ3）、酸化ツリウム（Ｔｍ2Ｏ3）、酸化イッテルビウム（Ｙｂ2Ｏ3）、酸化ルテチウム（Ｌｕ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）等があげられる。
さらに、上記負の固定電荷を有する膜１０１は、窒化ハフニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜で形成することも可能である。
上記負の固定電荷を有する膜１０１は、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。ただし、白点等の画像欠陥を生じさせないようにするために、上記シリコンや窒素等の添加物は、上記負の固定電荷を有する膜１０１の表面、すなわち上記ＰＤ７１側とは反対側の面に添加されていることが好ましい。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性やプロセスの中でのイオン注入の阻止能力を上げることが可能になる。
第３の実施の形態では、ＤＴＩ８２のトレンチ側壁のピニングを強化することが可能である。よって、例えば、第１の実施の形態における画素５０ａと比較したとき、画素５０ｃによれば、Dark特性が悪化するようなことをより確実に防ぐことが可能となる。
第３の実施の形態におけるＤＴＩ８２を形成するために、図６のＤに示された状態から裏面側を、充填剤８６として充填されたポリシリコンが露出するまで研磨された後に、フォトレジストとウェットエッチングにより溝内部の充填剤８６（ポリシリコン）と側壁膜８５（ＳｉＯ２）を除去し、膜１０１を成膜してからＳｉＯ２を溝に充填すればよい。
なお、充填材としてＳｉＯ２の代わりに、溝の内部をＷ（タングステン）等の金属材で充填してもよい。この場合、斜め方向からの入射光に対するＤＴＩ８２での光透過が抑制されるので混色を改善することができる。
＜第４の実施の形態＞
図９は、本技術が適用された第４の実施の形態における画素５０ｄの垂直方向の断面図である。
第４の実施の形態では、ＤＴＩ８２に沿って形成されているＮ型固相拡散層８４ｄが、Ｓｉ基板７０の深さ方向に濃度勾配を持っている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。
第１の実施の形態における画素５０ａのＮ型固相拡散層８４のＮ型の不純物の濃度は、深さ方向に関係なく、一定の濃度とされていたのに対し、第４の実施の形態における画素５０ｄのＮ型固相拡散層８４ｄのＮ型の不純物の濃度は、深さ方向に依存した異なる濃度とされている。
すなわち、画素５０ｄのＮ型固相拡散層８４ｄの表面側に近いＮ型固相拡散層８４ｄ−１は、Ｎ型の不純物の濃度が濃く、裏面側に近いＮ型固相拡散層８４ｄ−２は、Ｎ型の不純物の濃度が薄く形成されている。
第４の実施の形態における画素５０ｄは、第１の実施の形態における画素５０ａと同様の効果が得られることに加えて、Ｎ型固相拡散層８４ｄに濃度勾配を設けたことにより、裏面側のポテンシャルが浅くなり、電荷を読み出し易くすることできるという新たな効果を得ることもできる。
Ｎ型固相拡散層８４ｄに濃度勾配を設けるには、例えば、ＤＴＩ８２の溝を開口する際に溝の側壁にエッチングダメージが入るので、そのダメージ量による固相拡散ドーピング量の違いを利用することができる。
なお、Ｎ型固相拡散層８４ｄに濃度勾配を設ける代わりに、表面側に近いＰ型固相拡散層８３ｄのＰ型不純物の濃度を薄くし、裏面側に近いＰ型固相拡散層８３ｄのＰ型不純物の濃度が濃くなるように形成するようにしてもよい。この場合にも、Ｎ型固相拡散層８４ｄに濃度勾配を設けた場合と同様の効果を得ることができる。
また、Ｎ型固相拡散層８４ｄとＰ型固相拡散層８３ｄの両方に、それぞれ濃度勾配を持たせてもよい。
＜第５の実施の形態＞
図１０は、本技術が適用された第５の実施の形態における画素５０ｅの垂直方向の断面図である。
第５の実施の形態における画素５０ｅは、ＤＴＩ８２ｅの内壁に形成されているＳｉＯ２から成る側壁膜８５ｅが、第１の実施の形態における画素５０ｅの側壁膜８５と比較して厚く形成されている点が第１の実施の形態と異なり、その他の構成は第１の実施の形態と同様である。
ＳｉＯ２は、Ｓｉに比較して光の屈折率が低いので、Ｓｉ基板７０に入射した入射光は、スネルの法則に従って反射して隣接画素５０に光が透過することが抑制されるが、側壁膜８５の膜厚が薄いとスネルの法則が完全に成り立たずに透過光が増えてしまう可能性がある。
第５の実施の形態における画素５０ｅの側壁膜８５ｅの膜厚は、厚く形成されているため、スネルの法則からの乖離を少なくすることができ、入射光の側壁膜８５ｅでの反射が増えて隣接画素５０ｅへの透過を減らすことができる。よって、第５の実施の形態における画素５０ｅは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、斜め入射光に起因する隣接画素５０ｅへの混色を抑止することができるという効果も得ることができる。
＜第６の実施の形態＞
図１１は、本技術が適用された第６の実施の形態における画素５０ｆの垂直方向の断面図である。
第６の実施の形態における画素５０ｆは、ＰＤ７１と裏面Ｓｉ界面７５の間の領域１１１にＰ型不純物をドーピングすることにより、Ｓｉ基板７０におけるＰ型不純物の濃度が表面側よりも裏面側が濃くなるように濃度勾配が設けられている点が、第１の実施の形態の画素５０ａと異なり、その他の構成は第１の実施の形態の画素５０ａと同様である。
第１の実施の形態の画素５０ａは、図３を再度参照するに、Ｓｉ基板７０に濃度勾配が無く、裏面Ｓｉ界面７５との間に、Ｐ型領域７２が形成されていた。第６の実施の形態における画素５０ｆは、Ｓｉ基板７０に濃度勾配が設けられている。その濃度勾配は、Ｐ型不純物の濃度が表面側よりも裏面側（Ｐ型領域１１１側）が濃くなるような濃度勾配とされている。
このような濃度勾配を有する第６の実施の形態における画素５０ｆによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、第１の実施の形態における画素５０ａよりも、電荷を読み出し易くなるというさらなる効果を得ることができる。
＜第７の実施の形態＞
図１２は、本技術が適用された第７の実施の形態における画素５０ｇの垂直方向の断面図である。
第７の実施の形態のおける画素５０ｇは、第１の実施の形態における画素５０ａと比較して、Ｓｉ基板７０の厚さが厚くなっており、Ｓｉ基板７０の厚さが厚くなるに伴い、ＤＴＩ８２などの深く形成されている点が、画素５０ａと異なる。
第７の実施の形態のおける画素５０ｇは、Ｓｉ基板７０ｇが厚く形成されている。Ｓｉ基板７０ｇが厚く形成されていることに伴い、ＰＤ７１ｇの面積（体積）が増加し、ＤＴＩ８２ｇも深く形成される。またＤＴＩ８２ｇが深く形成されるのに伴い、Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇも深く（広く）形成される。
Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇが広くなることで、Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇから構成されるＰＮ接合領域の面積が広くなる。よって、第７の実施の形態における画素５０ｇは、第１の実施の形態における画素５０ｇと同様の効果を得られることに加えて、第１の実施の形態における画素５０ａよりも、さらに飽和電荷量Qsを増加させることができる。
＜第８の実施の形態＞
図１３は、本技術が適用された第８の実施の形態における画素５０ｈの垂直方向の断面図である。
第８の実施の形態における画素５０ｈは、図１２に示した第７の実施の形態における画素５０ｇと同じく、Ｓｉ基板７０ｇの深さ方向の長さが延長された画素とされている。
さらに画素５０ｒにおいては、ＰＤ７１に対し、その裏面側にイオン注入によりＰ型領域１２１−１、Ｎ型領域１２２、およびＰ型領域１２１−２が形成されている。Ｐ型領域１２１−１、Ｎ型領域１２２、およびＰ型領域１２１−２で形成されるＰＮ接合部には、強電界が生じるため、電荷を保持することができる。
よって、第８の実施の形態における画素５０ｈは、第７の実施の形態における画素５０ｇと同様の効果が得られることに加えて、さらに飽和電荷量Qsを増加させることができる。
＜第９の実施の形態＞
図１４は、本技術が適用された第９の実施の形態における画素５０ｉの垂直方向の断面図である。
第９の実施の形態における画素５０ｉは、Ｓｉ基板７０の表面側にMOSキャパシタ１３１および画素トランジスタ（不図示）が形成されている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は、第１の実施の形態における画素５０ａと同様である。
通常、ＰＤ７１の飽和電荷量Qsを大きくしても、変換効率を下げないと垂直信号線VSL（図２に示した垂直信号線４７）の振幅リミットで出力が制限されてしまい、増加された飽和電荷量Qsを生かしきることが困難である。
ＰＤ７１の変換効率を下げるためには、ＦＤ９１（図４）に容量を付加する必要がある。そこで、第９の実施の形態における画素５０ｉは、MOSキャパシタ１３１がＦＤ９１（図１１では不図示）に付加する容量として追加された構成とされている。
第９の実施の形態における画素５０ｉは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、ＦＤ９１にMOSキャパシタ１３１を付加したことにより、ＰＤ７１の変換効率を下げることができ、増加された飽和電荷量Qsを生かしきることができる構成とすることができる。
＜第１０の実施の形態＞
図１５は、本技術が適用された第１０の実施の形態における画素５０ｊの垂直方向の断面図である。
第１０の実施の形態における画素５０ｊは、アクティブ領域７７に形成されているウェルコンタクト部１５１に２つのコンタクト１５２が形成され、コンタクト１５２は、Ｃｕ配線１５３と接続されている点が第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。
このように、ウェルコンタクト部１５１を備える構成とすることもできる。なお、図１５では、２つのコンタクト１５２が形成されている例を示したが、ウェルコンタクト部１５１に２以上のコンタクト１５２を形成してもよい。
第１０の実施の形態における画素５０ｊによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、重欠陥歩留りを改善することができる。
＜第１１の実施の形態＞
図１６は、本技術が適用された第１１の実施の形態における画素５０ｋの垂直方向断面図と平面図を表す。
第１１の実施の形態における画素５０ｋは、縦型トランジスタトレンチ８１ｋが画素５０ｋの中央に開口されて転送トランジスタ（ゲート）８０ｋが形成されている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。
図１６に示した画素５０ｋは、転送トランジスタ（ゲート）８０ｋが、ＰＤ７１の各外周から等距離に位置した状態で形成されている。よって、第１１の実施の形態における画素５０ｋによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、転送トランジスタ（ゲート）がＰＤ７１の各外周から等距離に存在することになるので、電荷の転送を改善することができる。
＜第１２の実施の形態＞
図１８は、本技術が適用された第１２の実施の形態における画素５０ｍの垂直方向断面図と平面図を表す。
第１２の実施の形態における画素５０ｍは、転送トランジスタ８０ｍが２本の縦型トランジスタトレンチ８１−１，８１−２によって形成されている点が、第１の実施の形態における画素５０ａと異なり、他の点は同様に構成されている。
第１の実施の形態における画素５０ａ（図３）は、転送トランジスタ８０が１本の縦型トランジスタトレンチ８１を備える構成とされていたが、第１２の実施の形態における画素５０ｍは、転送トランジスタ８０ｍが２本の縦型トランジスタトレンチ８１−１，８１−２によって形成されている。
このように、２本の縦型トランジスタトレンチ８１−１，８１−２を備える構成とすることで、転送トランジスタ８０ｋの電位を変えたときの２本の縦型トランジスタトレンチ８１−１と縦型トランジスタトレンチ８１−２に挟まれた領域のポテンシャルの追随性が向上する。よって、変調度を上げることができる。この結果、電荷の転送効率を改善することができる。
また、第１の実施の形態における画素５０ａと同様の効果も得られる。
なお、ここでは、転送トランジスタ８０ｋが、２本の縦型トランジスタトレンチ８１−１と縦型トランジスタトレンチ８１−２を備える例を示して説明を行ったが、各画素領域に２本以上の縦型トランジスタトレンチ８１が形成されるようにしても良い。
また、２本の縦型トランジスタトレンチ８１−１と縦型トランジスタトレンチ８１−２が同一の大きさ（長さ、太さ）で形成されている例を示したが、複数の縦型トランジスタトレンチ８１が形成される場合、異なる大きさの縦型トランジスタトレンチ８１が形成されるようにしても良い。例えば、２本の縦型トランジスタトレンチ８１−１と縦型トランジスタトレンチ８１−２のうち、一方を他方よりも長く形成したり、一方を他方よりも太く形成したりしても良い。
＜第１３の実施の形態＞
図１８は、本技術が適用された第１３の実施の形態における画素５０ｎの垂直方向の断面図である。
第１３の実施の形態における画素５０ｎは、遮光膜７４の構成が、第１の実施の形態における画素５０ａと異なり、他の構成は同様とされている。
第１３の実施の形態における画素５０ｎは、ＤＴＩ８２ｎの上側と下側に、それぞれ遮光膜７４ｎ−１と遮光膜７４ｎ−２が形成されている。第１の実施の形態における画素５０ａ（図３）は、ＤＴＩ８２の裏面側（図面下側）に、その裏面側を覆う遮光膜７４が形成されていたが、画素５０ｎ（図１８）は、その遮光膜７４と同じ金属材（例えば、タングステン）により、ＤＴＩ８２ｎの内部が充填されているとともに、Ｓｉ基板７０の表面側（図面上側）も覆われている。
すなわち、各画素領域の裏面以外（光入射面以外）が金属材で囲まれた構成とされている。ただし、画素５０ｎを、画素５０ｎの裏面以外を金属材で囲んだ構成とした場合、遮光膜７４ｎ−２の、転送トランジスタ８０ｎが位置する部分は開口され、外部との接続用の端子が形成されるなど、必要な箇所には、適宜開口部分が設けられている。
なお、遮光膜７４等には、タングステン（Ｗ）以外の金属材を用いてもよい。
第１３の実施の形態における画素５０ｎによれば、入射光が隣接画素５０ｎに漏れ出すことを防ぐことができるため混色を抑止することができる。
また、裏面側から入射して光電変換されずに表面側に到達した光は、金属材（遮光膜７４ｎ−２）により反射されて再びＰＤ７１に入射される構成とすることができる。よって、第１３の実施の形態における画素５０ｎでは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、ＰＤ７１の感度をより向上させることができる。
＜第１４の実施の形態＞
図１９は、本技術が適用された第１４の実施の形態における画素５０ｐの垂直方向の断面図である。
第１４の実施の形態における画素５０ｐは、裏面側に形成されているＰ型固相拡散層８３ｐや側壁膜８５ｐの形状が、第１の実施の形態における画素５０ａと異なり、その他の構成は、第１の実施の形態における画素５０ａと同様である。
画素５０ｐの裏面側のＰ型固相拡散層８３ｐは、Ｎ型固相拡散層８４ｐの下側に張り出すような形状で形成されている。画素５０ｐは、Ｐ型領域７２ｐの端部に、Ｐ型領域７２ｐ内に張り出すような形状で形成されているＰ型固相拡散層８３ｐを有する。またＰ型固相拡散層８３ｐ内に形成されている側壁膜８５ｐも、Ｐ型領域７２ｐ方向に張り出すような形状で形成されている。さらに、側壁膜８５ｐ内に形成されている充填材８６ｐも、Ｐ型領域７２ｐ方向に張り出すような形状で形成されている。
このような形状とすることで、Ｎ型固相拡散層８４ｐが、Ｓｉ基板７０の裏面Ｓｉ界面７５とより確実に接しない構成とすることができる。よって、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。
Ｎ型固相拡散層８４ｐを形成する際、その深さや濃度にはばらつきがある可能性がある。例えば、Ａ画素５０のＮ型固相拡散層８４の深さは、Ｂ画素５０のＮ型固相拡散層８４の深さよりも深く形成されるといったようなばらつきがある可能性がある。この場合、深く形成されたＮ型固相拡散層８４は、Ｐ型領域７２内や、Ｐ型領域７２を貫き、Ｓｉ基板７０の裏面Ｓｉ界面７５に達してしまう可能性がある。
また、例えば、Ａ画素５０のＮ型固相拡散層８４のＮ型不純物の濃度が、Ｂ画素５０のＮ型固相拡散層８４のＮ型不純物の濃度よりも濃く形成されるといったようなばらつきがある可能性がある。この場合、濃く形成されたＮ型固相拡散層８４は、Ｐ型領域７２内や、Ｐ型領域７２を貫き、Ｓｉ基板７０の裏面Ｓｉ界面７５に達してしまう可能性がある。
画素５０ｐにおいては、Ｎ型固相拡散層８４ｐの裏面Ｓｉ界面７５側には、Ｐ型領域７２ｐだけでなく、Ｐ型固相拡散層８３ｐが、張り出すような形でＮ型固相拡散層８４ｐの下側にも形成されているため、仮に、上記したように、Ｎ型固相拡散層８４ｐの深さや濃度にばらつきが発生しても、そのばらつきを吸収し、確実に、Ｐ型固相拡散層８３ｐにて、Ｓｉ基板７０の裏面Ｓｉ界面７５にＮ型固相拡散層８４ｐが接するようなことを防ぐことができる。
第１４の実施の形態における画素５０ｐは、第１の実施の形態における画素５０ａと同様の効果を得られる。
＜トランジスタの配置に関する自由度を高める構成について＞
上記した第１乃至第１４の実施の形態における画素５０は、例えば、図２０に示したように、平面視において、ＤＴＩ８２に取り囲まれるように形成されている。ＤＴＩ８２の側壁には、Ｐ型固相拡散層８３とＮ型固相拡散層８４が形成されることによるＰＮ接合領域が形成されており、このＰＮ接合領域は、強電界領域を形成している。なお、上記および以下の説明において、ＰＮ接合領域は、Ｐ型固相拡散層８３とＮ型固相拡散層８４のみからから構成されている場合を含まれるのはもちろんであるが、そのＰ型固相拡散層８３とＮ型固相拡散層８４との間に空乏層領域が存在していている場合も含まれる。
図２０に示したように、ＰＤ７１は、Ｎ型固相拡散層８４で囲まれている。そのＮ型固相拡散層８４は、Ｐ型固相拡散層８３で囲まれている。さらに、Ｐ型固相拡散層８３は、ＤＴＩ８２で囲まれている。また図４を参照して説明したように、画素５０には、転送トランジスタ８０、ＦＤ９１、リセットトランジスタ９２、増幅トランジスタ９３、および選択トランジスタ９４が形成されている。
強電界領域を、ＤＴＩ８２の全面に形成すると、その強電界領域で囲まれた領域内に、上記したような画素トランジスタを配置する必要がある。このため、画素トランジスタを配置する自由度が低くなり、画素トランジスタを配置する領域を狭めてしまう可能性がある。そこで、以下に説明するように、強電界領域を形成しない辺や、強電界領域の薄い部分を設けることで、画素トランジスタを配置する領域を確保し、画素トランジスタの配置の自由度が増すようにする。
以下に、強電界領域の濃淡に関して第１５乃至第１８の実施の形態として説明するが、この第１５乃至第１８の実施の形態のいずれかの実施の形態と、上記した第１乃至第１４の実施の形態のいずれかを組み合わせることが可能である。
＜第１５の実施の形態＞
図２１は、本技術が適用された第１５の実施の形態における画素５０ｑの水平方向の断面図（平面図）である。
第１５の実施の形態における画素５０ｑは、ＰＤ７１を囲む強電界領域が一部形成されていない構成とされている。図２１に示した画素５０ｑを参照するに、画素５０ｑに含まれるＰＤ７１−１に注目したとき、ＰＤ７１−１を囲む４辺のうち、２辺に強電界領域が形成され、他の２辺には形成されていない。
この場合、ＰＤ７１−１の図中左側のＤＴＩ８２−１には、Ｐ型固相拡散層８３−１とＮ型固相拡散層８４−１が形成され、ＰＤ７１−１の図中右側のＤＴＩ８２−２には、Ｐ型固相拡散層８３−２とＮ型固相拡散層８４−２が形成されている。よって、ＰＤ７１−１の図中左辺と右辺には、それぞれ強電界領域が形成されている。
一方ＰＤ７１−１の図中上側のＤＴＩ８２−１１には、Ｎ型固相拡散層８４−１１は形成されているが、Ｐ型固相拡散層８３は形成されていない。また、ＰＤ７１−１の図中下側のＤＴＩ８２−１２には、Ｎ型固相拡散層８４−１２は形成されているが、Ｐ型固相拡散層８３は形成されていない。よって、ＰＤ７１−１の図中上辺と下辺には、強電界領域は形成されていない。
このように、強電界領域を形成していない辺を設けることで、その辺上にも画素トランジスタ（の一部）を配置することが可能となり、画素トランジスタを配置する領域を広め、画素トランジスタの配置に関する自由度を高めることができる。
図２１では、１画素５０ｑに注目したとき、画素５０ｑの４辺のうちの２辺に、強電界領域（Ｐ型固相拡散層８３とＮ型固相拡散層８４が形成されている領域）が形成されている場合を示したが、１辺のみに強電界領域が形成されている場合や、３辺に強電界領域が形成されている場合なども、本技術の適用範囲である。
例えば、図２２に示すように縦方向に配置されているＰＤ７１−３を含む画素５０ｑ−３とＰＤ７１−１を含む画素５０ｑ−１で、所定のトランジスタを共有する２画素共有の場合、共有画素とされている画素間の辺には強電界領域を形成せず、他の３辺には強電界領域を形成する構成としても良い。
図２２に示した例ではＰＤ７１―３とＰＤ７１−１の間のＤＴＩ８２−１１には、Ｐ型固相拡散層８３が形成されていないＤＴＩ８２−１１とされ、このＤＴＩ８２−１１上や付近にも画素トランジスタを配置できるように構成されている。
また、図２３に示すように、１画素５０ｑの辺の一部に、Ｐ型固相拡散層８３を形成しない構成とすることもできる。図２３のＡに示した例では、画素５０ｑの左辺と右辺の中央付近に、Ｐ型固相拡散層８３がない領域が形成されている。
例えば、ＰＤ７１−１の左辺のＰ型固相拡散層８３−１は、中央部分に開口部分が形成されている。また、ＰＤ７１−１の右辺のＰ型固相拡散層８３−２にも、中央部分に開口部分が形成されている。このように、所定の辺に、Ｐ型固相拡散層８３が形成されていない部分（Ｐ型固相拡散層８３の開口部分）を設けても良い。
また、図２３では、画素５０ｑの４辺のうちの２辺に、Ｐ型固相拡散層８３の形成されていない部分（開口部分）を形成した場合を示したが、４辺のうちの１辺、３辺、または４辺に、開口部分を形成しても良い。
また、隣接する画素５０ｑ同士で、開口部分の位置が同一の位置、例えば、図２３のＡに示したように、辺の中央部分を開口部分としても良いし、隣接する画素５０ｑ同士で、開口部分が異なる位置、例えば、図２３のＢに示したように、ＰＤ７１−１の右辺のＰ型固相拡散層８３−２は、上側に開口部分が形成され、ＰＤ７１−２の左辺のＰ型固相拡散層８３−３は、下側に開口部分が形成されているといったように異なる位置に形成されていても良い。
また、１辺に形成する開口部分の数は、１カ所でも良いし、複数箇所でもよい。また、１つの開口部分の大きさも、配置したいトランジスタの大きさなどにより適切に設定することができる。
このように、ＤＴＩ８２の側壁に、Ｐ型固相拡散層８３を形成する領域と形成しない領域を設ける場合の強電界領域の製造の仕方について図２４、図２５を参照して説明する。
工程Ｓ５１（図２４）において、ＤＴＩ８２を形成する基板が用意される。基板には、シリコン酸化膜２００が形成され、形成されていた溝には絶縁膜（絶縁材料）２０１が埋められる。シリコン酸化膜２００としては、例えば、LP-TEOSが堆積される。
工程Ｓ５２において、シリコン酸化膜２００の一部、絶縁膜２０１の一部、ＳｉＮの一部、Ｓｉ基板７０の一部が、ドライエッチングにより掘り込まれる。この工程Ｓ５２により深い溝（ディープトレンチ）が形成される。このディープトレンチの形状は、平面形状では、例えば、図２１に示したような格子状となり、深さは、この後の工程の固相拡散でＮ型領域を形成したい領域の下端までとされる。
工程Ｓ５３において、ウエハの全面に、ＡＬＤ（Atomic Layer Deposition）方が用いられ、Ｐ（リン）を含んだシリコン酸化膜（ＰＳＧ）２０２が堆積される。この工程Ｓ５３における処理により、ディープトレンチを形成していないウエハの表面、ディープトレンチの側面、およびディープトレンチの底面に、ＰＳＧ膜２０２が形成される。ここでは、Ｐ（リン）が用いられているため、ＰＳＧ膜２０２は、Ｎ型の膜として成膜される。
工程Ｓ５４において、熱拡散処理が実行される。工程Ｓ５４において、ウエハがアニールされることで、ＰＳＧ膜２０２とＳｉ基板７０が接触している領域では、ＰＳＧ膜２０２からＳｉ基板７０へ、Ｐ（リン）が固相拡散される。その結果、図２０の工程Ｓ５４に示したように、Ｎ型の不純物領域２０３が形成される。このＮ型の不純物領域２０３は、Ｎ型固相拡散層８４となる領域である。
工程Ｓ５５において、ウエハ上のＰＳＧ膜２０２が除去される。ＰＳＧ膜２０２の除去は、例えば、フッ酸を用いたウェットエッチングにより行うことができる。
工程Ｓ５６（図２１）において、ウエハのディープトレンチの底面のシリコンがドライエッチングによりさらに掘り込まれる。
工程Ｓ５７において、ウエハの全面に、ＡＬＤ方が用いられ、Ｂ（ボロン）を含んだシリコン酸化膜（ＢＳＧ）２０４が堆積される。この工程Ｓ５４における処理により、ディープトレンチを形成していないウエハの表面、ディープトレンチの側面、およびディープトレンチの底面に、ＢＳＧ膜２０４が形成される。ここでは、Ｂ（リン）が用いられているため、ＢＳＧ膜２０４は、Ｐ型の膜として成膜される。
ＢＳＧ膜２０４は、後段の処理で熱拡散処理が実行されることで、Ｐ型の不純物領域となり、Ｐ型固相拡散層８３になる部分である。Ｐ型固相拡散層８３を形成する部分と形成しない部分を設ける場合、工程Ｓ５８乃至Ｓ６０の処理が行われた後、熱拡散処理が行われる。
工程Ｓ５８以降においては、図中左側が、Ｐ型固相拡散層８３を形成する部分（辺）であり、図中右側が、Ｐ型固相拡散層８３を形成しない部分（辺）であるとして説明を続ける。
工程Ｓ５８において、ウエハ全面に、レジスト２０５が塗布される。レジスト２０５は、ウエハの表面に成膜されるとともに、ディープトレンチ内に充填される。
工程Ｓ５９において、Ｐ型固相拡散層８３を形成しない部分に該当する部分に塗布されているレジスト２０５が除去される。例えば、Ｐ型固相拡散層８３を形成しない部分に該当する部分に塗布されているレジスト２０５をマスクし、感光し、剥離することで、Ｐ型固相拡散層８３を形成しない部分に該当する部分に塗布されていたレジスト２０５が除去される。工程Ｓ５９においては、Ｐ型固相拡散層８３を形成したい部分に該当する部分のレジスト２０５を残すための処理が行われる。
工程Ｓ６０において、ウエハのレジスト２０５の開口部（工程Ｓ５９でレジスト２０５が除去された部分）のＢＳＧ膜２０４が除去される。例えば、フッ酸を用いたウェットエッチングにより、ＢＳＧ膜２０４は除去される。ＢＳＧ膜２０４が除去された後、残っているレジスト２０５も剥離される。
工程Ｓ６１において、熱拡散処理が実行される。工程Ｓ６１において、ウエハがアニールされることで、ＢＳＧ膜２０４とＳｉ基板７０が接触している領域では、ＢＳＧ膜２０４からＳｉ基板７０へ、Ｂ（ボロン）が固相拡散される。その結果、図２５の工程Ｓ６１に示したように、Ｐ型の不純物領域２０６が形成される。このＰ型の不純物領域２０６は、Ｐ型固相拡散層８３となる領域である。
また工程Ｓ６１においては、ＢＳＧ膜２０４が除去される。ＢＳＧ膜２０４の除去は、工程Ｓ６０と同じく、例えば、フッ酸を用いたウェットエッチングにより行うことができる。
工程Ｓ６２において、トレンチ内に、充填材８６として、ポリシリコンが埋め込まれ、ウエハ上面に堆積された不要なポリシリコンが除去される。また、画素トランジスタや配線なども形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化は、ディープトレンチの底部が露出する程度まで行われる。
このようにして、図２１乃至図２３に示したようなＰ型固相拡散層８３が形成されている部分と形成されていない部分が混在する画素５０ｑが形成される。このようにして形成された画素５０ｑは、Ｎ型固相拡散層８４が、Ｓｉ基板７０の裏面Ｓｉ界面７５と接しない構成とすることができ、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。また、トランジスタの配置領域を大きくすることができ、トランジスタの配置に関する自由度を高めることができる。
＜第１６の実施の形態＞
図２６は、本技術が適用された第１６の実施の形態における画素５０ｒの平面図である。
第１６の実施の形態における画素５０ｒは、ＰＤ７１を囲む強電界領域が一部薄くされている構成とされている。図２６に示した画素５０ｒを参照するに、画素５０ｒに含まれるＰＤ７１−１に注目したとき、ＰＤ７１−１を囲む４辺に強電界領域は形成されているが、上辺と下辺の２辺に形成されているＰ型固相拡散層８３が、左辺と右辺の２辺に形成されているＰ型固相拡散層８３よりも厚さが薄く形成されている。
この場合、ＰＤ７１−１の図中左側のＤＴＩ８２−１には、Ｐ型固相拡散層８３−１とＮ型固相拡散層８４−１が形成され、ＰＤ７１−１の図中右側のＤＴＩ８２−２には、Ｐ型固相拡散層８３−２とＮ型固相拡散層８４−２が形成されている。よって、ＰＤ７１−１の図中左辺と右辺には、それぞれ強電界領域が形成されている。
一方ＰＤ７１−１の図中上側のＤＴＩ８２−１１には、Ｐ型固相拡散層８３−１１とＮ型固相拡散層８４−１１が形成されているが、Ｐ型固相拡散層８３−１１の厚みは薄く形成されている。また、ＰＤ７１−１の図中下側のＤＴＩ８２−１２には、Ｐ型固相拡散層８３−１２とＮ型固相拡散層８４−１２が形成されているが、Ｐ型固相拡散層８３−１２の厚みは薄く形成されている。
ＰＤ７１−１の４辺に形成されているＮ型固相拡散層８４−１、Ｎ型固相拡散層８４−２、Ｎ型固相拡散層８４−１１、Ｎ型固相拡散層８４−１２は、略同一の厚みで形成されている。
ＰＤ７１−１の４辺に形成されているＰ型固相拡散層８３−１、Ｐ型固相拡散層８３−２、Ｐ型固相拡散層８３−１１、Ｐ型固相拡散層８３−１２のうち、Ｐ型固相拡散層８３−１とＰ型固相拡散層８３−２は、略同一の厚みで形成され、Ｐ型固相拡散層８３−１１とＰ型固相拡散層８３−１２は、略同一の厚みで形成されている。また、Ｐ型固相拡散層８３−１,８３−２の厚みよりも薄い厚みで、Ｐ型固相拡散層８３−１１,８３−１２が形成されている。
なお、厚みが厚い、厚みが薄いとは、固相拡散層の幅が物理的な大きさとして厚いまたは薄いという意味もあるし、Ｐ型またはＮ型の不純物の濃度が濃い、薄いという意味もある。厚みが厚いとは、不純物濃度が濃いと言い換えることができ、厚みが薄いとは、不純物濃度が薄いと言い換えることができるとして、以下の説明を続ける。
このように、強電界領域が薄い辺を設けることで、その辺上にも画素トランジスタ（の一部）を配置することが可能となり、画素トランジスタを配置する領域を広め、画素トランジスタの配置に関する自由度を高めることができる。
図２６では、１画素５０ｒに注目したとき、画素５０ｒの４辺のうちの２辺が、強電界領域が薄く（Ｐ型固相拡散層８３が薄く）形成されている場合を示したが、強電界領域が薄い辺が１辺のみの場合や、３辺の場合なども、本技術の適用範囲である。
例えば、図示はしないが、図２２に示した画素５０ｐと同じく、縦方向に配置されている画素５０ｒで、所定のトランジスタを共有する２画素共有の場合、共有画素とされている画素間の辺には、他の辺よりも薄い強電界領域を形成する構成としても良い。
また、図２７に示すように、１画素５０ｒの辺の一部に、Ｐ型固相拡散層８３を薄く形成する構成とすることもできる。図２７のＡに示した例では、画素５０ｒの左辺と右辺の中央付近に、Ｐ型固相拡散層８３が薄く形成されている領域が設けられている。Ｐ型固相拡散層８３が薄く形成されている領域を、窪み部分と記述する。
例えば、ＰＤ７１−１の左辺のＰ型固相拡散層８３−１は、中央部分に窪み部分が形成されている。また、ＰＤ７１−１の右辺のＰ型固相拡散層８３−２にも、中央部分に窪み部分が形成されている。このように、所定の辺に、Ｐ型固相拡散層８３が薄く形成されている部分（Ｐ型固相拡散層８３の窪み部分）を設けても良い。
また、図２７では、画素５０ｒの４辺のうちの２辺に、Ｐ型固相拡散層８３が薄く形成されている部分（窪み部分）を形成した場合を示したが、４辺のうちの１辺、３辺、または４辺に、窪み部分を形成しても良い。
また、隣接する画素５０ｒ同士で、窪み部分の位置が同一の位置、例えば、図２７のＡに示したように、辺の中央部分を窪み部分としても良いし、隣接する画素５０ｒ同士で、窪み部分が異なる位置、例えば、図２７のＢに示したように、ＰＤ７１−１の右辺のＰ型固相拡散層８３−２は、上側に窪み部分が形成され、ＰＤ７１−２の左辺のＰ型固相拡散層８３−３は、下側に窪み部分が形成されているといったように異なる位置に形成されていても良い。
また、１辺に形成する窪み部分の数は、１カ所でも良いし、複数箇所でもよい。また、１つの窪み部分の大きさも、配置したいトランジスタの大きさなどにより適切に設定することができる。
このように、ＤＴＩ８２の側壁に、Ｐ型固相拡散層８３を所定の厚さよりも薄く形成する領域と、所定の厚さで形成する領域を設ける場合の強電界領域の製造の仕方について図２８、図２９を参照して説明する。
ＤＴＩ８２の側面に、Ｎ型固相拡散層８４を形成した後、Ｐ型固相拡散層８３を形成する流れは、第１５の実施の形態の画素５０ｑを製造するときと同様の流れである。Ｎ型固相拡散層８４を形成するまでの処理は、第１５の実施の形態の画素５０ｑを製造するときと同様の流れであるため、その説明は省略する。
図２４に示した工程Ｓ５１乃至Ｓ５６の処理が実行されることで、ＤＴＩ８２の側面に、Ｎ型固相拡散層８４となる、Ｎ型の不純物領域２０３が形成される。Ｎ型の不純物領域２０３が形成されると、工程Ｓ１０１（図２８）において、ウエハ全面に、レジスト３０１が塗布される。レジスト３０１は、ウエハの表面に成膜されるとともに、ディープトレンチ内に充填される。
工程Ｓ１０１以降においては、図中左側が、Ｐ型固相拡散層８３を所定の厚さで形成する部分（辺）であり、図中右側が、Ｐ型固相拡散層８３を所定の厚さよりも薄く形成する部分（辺）であるとして説明を続ける。
工程Ｓ１０２において、Ｐ型固相拡散層８３を薄く形成する部分に該当する部分に塗布されているレジスト３０１が除去される。例えば、Ｐ型固相拡散層８３を薄く形成する部分に該当する部分に塗布されているレジスト３０１をマスクし、感光し、剥離することで、Ｐ型固相拡散層８３を薄く形成する部分に該当する部分に塗布されていたレジスト３０１が除去される。工程Ｓ５９においては、Ｐ型固相拡散層８３を形成したい部分に該当する部分のレジスト３０１を残すための処理が行われる。
工程Ｓ１０３において、ウエハにＰ型のイオン、例えばＰ（リン）を用いた斜め方向からのイオンインプラが行われる。斜め方向からのインプラが行われることで、レジスト３０１が無い部分に、インプラによるダメージを与えることができる。図２８の工程Ｓ１０３のところに示したように、ディープトレンチの側面（図中右側の側面）と、底面にインプラダメージ層３０２（図中、ばつ印を記載した部分）が形成される。
工程Ｓ１０４において、レジスト３０１が剥離され、ウエハの全面に、ＡＬＤが用いられ、Ｂ（ボロン）を含んだシリコン酸化膜（ＢＳＧ）３０３が堆積される。この工程Ｓ１０４における処理により、ディープトレンチを形成していないウエハの表面、ディープトレンチの側面（インプラダメージ層３０２を含む側面）、およびディープトレンチの底面（インプラダメージ層３０２を含む底面）に、ＢＳＧ膜３０３が形成される。ここでは、Ｂ（リン）が用いられているため、ＢＳＧ膜２０４は、Ｐ型の膜として成膜される。
工程Ｓ１０５（図２９）において、熱拡散処理が実行される。工程Ｓ１０５において、ウエハがアニールされることで、ＢＳＧ膜３０３とＳｉ基板７０が接触している領域では、ＢＳＧ膜３０３からＳｉ基板７０へ、Ｂ（ボロン）が固相拡散される。このとき、インプラダメージ層３０２にも、Ｂ（ボロン）が固相拡散される。
図２８の工程Ｓ１０５に示したように、Ｐ型の不純物領域３０４,３０５が形成される。Ｐ型の不純物領域３０５は、インプラダメージ層３０２に形成された領域である。Ｐ型の不純物領域３０４は、所定の厚さのＰ型固相拡散層８３となる領域であり、Ｐ型の不純物領域３０５は、所定の厚さよりも薄いＰ型固相拡散層８３となる領域である。
工程Ｓ１０６において、ＢＳＧ膜３０３が除去される。ＢＳＧ膜３０３の除去は、例えば、フッ酸を用いたウェットエッチングにより行うことができる。ＢＳＧ膜３０３が除去されるとき、インプラダメージ層３０２も、エッチングされるため、図中右側に示したディープトレンチの側壁であり、固相拡散されたＳｉ基板７０もエッチングされる。すなわち、Ｐ型の不純物領域３０５の厚さが薄くなるように削られる。
このようにして、Ｐ型固相拡散層８３の濃淡を作り分けることができる。
工程Ｓ１０７において、トレンチ内に、充填材８６として、ポリシリコンが埋め込まれ、ウエハ上面に堆積された不要なポリシリコンが除去される。また、画素トランジスタや配線なども形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化は、ディープトレンチの底部が露出する程度まで行われる。
このようにして、図２６、図２７に示したようなＰ型固相拡散層８３が、所定の厚みを有して形成されている部分と所定の厚みよりも薄く形成されている部分が混在する画素５０ｒが形成される。このようにして形成された画素５０ｒは、Ｎ型固相拡散層８４が、Ｓｉ基板７０の裏面Ｓｉ界面７５と接しない構成とすることができ、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。また、トランジスタの配置領域を大きくすることができ、トランジスタの配置に関する自由度を高めることができる。
＜第１７の実施の形態＞
図２６と図２７を参照して説明した第１６の実施の形態における画素５０ｒの他の製造工程について説明する。
Ｐ型固相拡散層８３が、所定の厚みを有して形成されている部分と所定の厚みよりも薄く形成されている部分が混在する画素５０ｒを製造する場合、図３０に示すような製造工程により製造することもできる。
この場合も、ＤＴＩ８２の側面に、Ｎ型固相拡散層８４を形成した後、Ｐ型固相拡散層８３を形成する流れは、第１５の実施の形態の画素５０ｑを製造するときと同様の流れであるため、Ｎ型固相拡散層８４を形成するまでの処理については、既に第１５の実施の形態の画素５０ｑを製造するときに説明したため、その説明は省略する。
図２４に示した工程Ｓ５１乃至Ｓ５６の処理が実行されることで、ＤＴＩ８２の側面に、Ｎ型固相拡散層８４となる、Ｎ型の不純物領域２０３が形成される。さらに、図２５の工程Ｓ５７乃至Ｓ６１が実行されることで、Ｐ型固相拡散層８３のうち所定の厚みを有して形成される部分に、Ｐ型の不純物領域２０６が形成される。
図２５の工程Ｓ６１と同じ状態を、工程Ｓ１５１（図３０）に示す。工程Ｓ１５１において、熱拡散処理が実行されることで、Ｐ型の不純物領域２０６が形成される。このＰ型の不純物領域２０６は、所定の厚さで形成されるＰ型固相拡散層８３となる領域である。工程Ｓ１５１において、Ｐ型の不純物領域２０６が形成されると、ＢＳＧ膜２０４（図３０では不図示）が除去される。
工程Ｓ１５２において、ウエハの全面に、ＡＬＤ方が用いられ、Ｂ（ボロン）を含んだシリコン酸化膜（ＢＳＧ）３５１が堆積される。この工程Ｓ１５３における処理により、ディープトレンチを形成していないウエハの表面、ディープトレンチの側面（Ｐ型の不純物領域２０６の側面）、およびディープトレンチの底面（Ｐ型の不純物領域２０６の底面）に、ＢＳＧ膜３５１が形成される。
工程Ｓ１５３において、熱拡散処理が実行される。工程Ｓ１５３において、ウエハがアニールされることで、ＢＳＧ膜３５１とＳｉ基板７０が接触している領域では、ＢＳＧ膜３５１からＳｉ基板７０へ、Ｂ（ボロン）が固相拡散される。このとき、既に形成されているＰ型の不純物領域２０６に対しても固相拡散が行われるため、このＰ型の不純物領域２０６の厚みは厚くなる（濃度が濃くなる）。
このように、Ｐ型の固相拡散を２度行うことで、図３０の工程Ｓ１５３に示したように、Ｐ型の不純物領域３５２,３５３が形成される。Ｐ型の不純物領域３５２は、１回目のＰ型の不純物領域の形成処理にて、Ｐ型の不純物領域２０６が形成された領域である。Ｐ型の不純物領域３５２は、所定の厚さのＰ型固相拡散層８３となる領域であり、Ｐ型の不純物領域３５３は、所定の厚さよりも薄いＰ型固相拡散層８３となる領域である。
工程Ｓ１５４において、トレンチ内に、充填材８６として、ポリシリコンが埋め込まれ、ウエハ上面に堆積された不要なポリシリコンが除去される。また、画素トランジスタや配線なども形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化は、ディープトレンチの底部が露出する程度まで行われる。
このようにして、図２６、図２７に示したようなＰ型固相拡散層８３の厚さが、所定の厚さで形成されている部分と所定の厚さよりも薄く形成されている部分が混在する画素５０ｒが形成される。このようにして形成された画素５０ｒは、Ｎ型固相拡散層８４が、Ｓｉ基板７０の裏面Ｓｉ界面７５と接しない構成とすることができ、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。また、トランジスタの配置領域を大きくすることができ、トランジスタの配置に関する自由度を高めることができる。
＜第１８の実施の形態＞
図３１は、本技術が適用された第１８の実施の形態における画素５０ｓの平面図である。
図２６、図２７を参照して説明した画素５０ｒは、ＰＤ７１を囲む強電界領域の一部が薄く形成されている実施の形態であった。具体的には、Ｐ型固相拡散層８３が薄く形成され、Ｎ型固相拡散層８４は、薄く形成されていない実施の形態であった。
第１８の実施の形態における画素５０ｓは、ＰＤ７１を囲む強電界領域の一部が薄く形成されている点は、上記した画素５０ｒと同様であるが、その薄く形成されている部分は、Ｐ型固相拡散層８３とＮ型固相拡散層８４の両方の層が薄く形成されている点が異なる。
第１８の実施の形態における画素５０ｓは、ＰＤ７１を囲む強電界領域が一部薄くされている構成とされている。図３１に示した画素５０ｓを参照するに、画素５０ｓに含まれるＰＤ７１−１に注目したとき、ＰＤ７１−１を囲む４辺に強電界領域は形成されているが、上辺と下辺の２辺に形成されているＰ型固相拡散層８３が、左辺と右辺の２辺に形成されているＰ型固相拡散層８３よりも厚さが薄く形成され、かつ上辺と下辺の２辺に形成されているＮ型固相拡散層８４が、左辺と右辺の２辺に形成されているＮ型固相拡散層８４よりも厚さが薄く形成されている。
この場合、ＰＤ７１−１の図中左側のＤＴＩ８２−１には、Ｐ型固相拡散層８３−１とＮ型固相拡散層８４−１が形成され、ＰＤ７１−１の図中右側のＤＴＩ８２−２には、Ｐ型固相拡散層８３−２とＮ型固相拡散層８４−２が形成されている。よって、ＰＤ７１−１の図中左辺と右辺には、それぞれ強電界領域が形成されている。
またＰＤ７１−１の図中上側のＤＴＩ８２−１１には、Ｐ型固相拡散層８３−１１とＮ型固相拡散層８４−１１が形成されているが、Ｐ型固相拡散層８３−１１とＮ型固相拡散層８４−１１の厚みは薄く形成されている。また、ＰＤ７１−１の図中下側のＤＴＩ８２−１２には、Ｐ型固相拡散層８３−１２とＮ型固相拡散層８４−１２が形成されているが、Ｐ型固相拡散層８３−１２とＮ型固相拡散層８４−１２の厚みは薄く形成されている。
ＰＤ７１−１の４辺に形成されているＰ型固相拡散層８３−１、Ｐ型固相拡散層８３−２、Ｐ型固相拡散層８３−１１、Ｐ型固相拡散層８３−１２のうち、Ｐ型固相拡散層８３−１とＰ型固相拡散層８３−２は、略同一の厚みで形成され、Ｐ型固相拡散層８３−１１とＰ型固相拡散層８３−１２は、略同一の厚みで形成されている。また、Ｐ型固相拡散層８３−１,８３−２の厚みよりも薄い厚みで、Ｐ型固相拡散層８３−１１,８３−１２が形成されている。
ＰＤ７１−１の４辺に形成されているＮ型固相拡散層８４−１、Ｎ型固相拡散層８４−２、Ｎ型固相拡散層８４−１１、Ｎ型固相拡散層８４−１２のうち、Ｎ型固相拡散層８４−１とＮ型固相拡散層８４−２は、略同一の厚みで形成され、Ｎ型固相拡散層８４−１１とＮ型固相拡散層８４−１２は、略同一の厚みで形成されている。また、Ｎ型固相拡散層８４−１,８４−２の厚みよりも薄い厚みで、Ｎ型固相拡散層８４−１１,８４−１２が形成されている。
このように、強電界領域が薄い辺を設けることで、その辺上にも画素トランジスタ（の一部）を配置することが可能となり、画素トランジスタを配置する領域を広め、画素トランジスタの配置に関する自由度を高めることができる。
図３１では、１画素５０ｓに注目したとき、画素５０ｓの４辺のうちの２辺が、強電界領域が薄く（Ｐ型固相拡散層８３とＮ型固相拡散層８４が薄く）形成されている場合を示したが、強電界領域が薄い辺が１辺のみの場合や、３辺の場合なども、本技術の適用範囲である。
例えば、図示はしないが、図２２に示した画素５０ｐと同じく、縦方向に配置されている画素５０ｓで、所定のトランジスタを共有する２画素共有の場合、共有画素とされている画素間の辺には、他の辺よりも薄い強電界領域を形成する構成としても良い。
また、図３２に示すように、１画素５０ｓの辺の一部に、Ｐ型固相拡散層８３とＮ型固相拡散層８４を薄く形成する構成とすることもできる。図３２に示した例では、画素５０ｓの左辺と右辺の中央付近に、Ｐ型固相拡散層８３とＮ型固相拡散層８４が薄く形成されている領域が設けられている。Ｐ型固相拡散層８３とＮ型固相拡散層８４が薄く形成されている領域を、窪み部分と記述する。
例えば、ＰＤ７１−１の左辺のＰ型固相拡散層８３−１とＮ型固相拡散層８４−１は、中央部分に窪み部分が形成されている。また、ＰＤ７１−１の右辺のＰ型固相拡散層８３−２とＮ型固相拡散層８４−２にも、中央部分に窪み部分が形成されている。このように、所定の辺に、Ｐ型固相拡散層８３とＮ型固相拡散層８４が薄く形成されている部分（Ｐ型固相拡散層８３とＮ型固相拡散層８４の窪み部分）を設けても良い。
また、図３２では、画素５０ｓの４辺のうちの２辺に、Ｐ型固相拡散層８３とＮ型固相拡散層８４が薄く形成されている部分（窪み部分）を形成した場合を示したが、４辺のうちの１辺、３辺、または４辺に、窪み部分を形成しても良い。
１辺に形成する窪み部分の数は、１カ所でも良いし、複数箇所でもよい。また、１つの窪み部分の大きさも、配置したいトランジスタの大きさなどにより適切に設定することができる。
このように、ＤＴＩ８２の側壁に、Ｐ型固相拡散層８３とＮ型固相拡散層８４を所定の厚さよりも薄く形成する領域と、所定の厚さで形成する領域を設ける場合の強電界領域の製造の仕方について図３３乃至図３５を参照して説明する。
この場合も、ＤＴＩ８２の側面に、Ｎ型固相拡散層８４を形成した後、Ｐ型固相拡散層８３を形成する流れは、第１５の実施の形態の画素５０ｑを製造するときと同様の流れである。ＤＴＩ８２の側面に、Ｎ型固相拡散層８４を形成するとき、２回のＮ型の固相拡散が行われ、その後、Ｐ型固相拡散層８３を形成するとき、２回のＰ型の固相拡散が行われる。
工程Ｓ２０１（図３３）乃至Ｓ２０３は、図２４の工程Ｓ５１乃至Ｓ５３と同じ処理を含む工程である。すなわち工程Ｓ２０１において、ＤＴＩ８２を形成する基板が用意される。基板には、シリコン酸化膜２００が形成され、形成されていた溝には絶縁膜（絶縁材料）２０１が埋められる。シリコン酸化膜２００としては、例えば、LP-TEOSが堆積される。
工程Ｓ２０２において、シリコン酸化膜２００の一部、絶縁膜２０１の一部、ＳｉＮの一部、Ｓｉ基板７０の一部が、ドライエッチングにより掘り込まれる。この工程Ｓ１０２により深い溝（ディープトレンチ）が形成される。
工程Ｓ２０３において、ウエハの全面に、ＡＬＤ方が用いられ、Ｐ（リン）を含んだシリコン酸化膜（ＰＳＧ）２０２が堆積される。ここでは、Ｐ（リン）が用いられているため、ＰＳＧ膜２０２は、Ｎ型の膜として成膜される。
工程Ｓ２０４において、所定の厚さでＮ型固相拡散層８４を形成したい部分に該当する部分のレジスト４０１を残すための処理が行われる。工程Ｓ２０４以降においては、図中左側が、Ｎ型固相拡散層８４とＰ型固相拡散層８３を所定の厚さで形成する部分（辺）であり、図中右側が、Ｎ型固相拡散層８４とＰ型固相拡散層８３を所定の厚さよりも薄く形成する部分（辺）であるとして説明を続ける。
図３３の工程Ｓ２０４では、レジスト４０１が残された状態を示しているが、例えば、図２８の工程Ｓ１０１,Ｓ１０２と同等の工程が行われることで、所定の厚さでＮ型固相拡散層８４を形成したい部分に該当する部分のレジスト４０１が残されている。
ウエハ全面に、レジスト４０１が塗布され、レジスト４０１をマスクし、感光し、剥離することで、Ｎ型固相拡散層８４を薄く形成する部分に該当する部分に塗布されていたレジスト４０１が除去されることで、所定の厚さでＮ型固相拡散層８４を形成したい部分に該当する部分のレジスト４０１が残される。
また工程Ｓ２０４においては、レジスト４０１で覆われている部分以外のＰＳＧ膜２０２が除去される。ＰＳＧ膜２０２の除去は、例えば、フッ酸を用いたウェットエッチングにより行うことができる。この処理により、レジスト４０１で覆われているＰＳＧ膜２０２以外のＰＳＧ膜２０２が除去される。
工程Ｓ２０５において、レジスト４０１が除去され、熱拡散処理が実行されることで、ＰＳＧ膜２０２とＳｉ基板７０が接触している領域では、ＰＳＧ膜２０２からＳｉ基板７０へ、Ｐ（リン）が固相拡散され、Ｎ型の不純物領域２０３が形成される。このＮ型の不純物領域２０３は、所定の厚さのＮ型固相拡散層８４となる領域である。
工程Ｓ２０６（図３４）において、ウエハ上に残っているＰＳＧ膜２０２が除去される。ＰＳＧ膜２０２の除去は、例えば、フッ酸を用いたウェットエッチングにより行うことができる。
工程Ｓ２０７において、ウエハの全面に、ＡＬＤ方が用いられ、Ｐ（リン）を含んだシリコン酸化膜（ＰＳＧ）４０２が堆積される。
工程Ｓ２０８において、熱拡散処理が実行されることで、ＰＳＧ膜４０３とＳｉ基板７０が接触している領域では、ＰＳＧ膜４０３からＳｉ基板７０へ、Ｐ（リン）が固相拡散される。このとき、既に形成されているＮ型の不純物領域２０３に対しても固相拡散が行われるため、このＮ型の不純物領域２０３の厚みは厚くなる（濃度が濃くなる）。
このように、Ｎ型の固相拡散を２度行うことで、図３４の工程Ｓ２０８に示したように、Ｎ型の不純物領域４０３,４０４が形成される。Ｎ型の不純物領域４０３は、１回目のＮ型の不純物領域の形成処理にて、Ｎ型の不純物領域２０３が形成された領域である。Ｎ型の不純物領域４０３は、所定の厚さのＮ型固相拡散層８４となる領域であり、Ｎ型の不純物領域４０４は、所定の厚さよりも薄いＮ型固相拡散層８４となる領域である。
次に、Ｐ型固相拡散層８３となる部分が形成される。Ｐ型固相拡散層８３も、２回のＰ型の固相拡散が実行されることで形成される。この２回の固相拡散を行うことで、Ｐ型固相拡散層８３を形成する処理は、図３０を参照して説明した場合と同様に行うことができる。
工程Ｓ２１０において、ウエハの全面に、ＡＬＤ方が用いられ、Ｂ（ボロン）を含んだシリコン酸化膜（ＢＳＧ）４１２が堆積される。また、工程Ｓ２１０において、所定の厚さでＰ型固相拡散層８３を形成したい部分に該当する部分のレジスト４１１を残すための処理が行われる。
図３３の工程Ｓ２１０では、レジスト４１１が残された状態を示しているが、例えば、工程Ｓ２０４と同じく、ウエハ全面に、レジスト４１１が塗布され、レジスト４１１をマスクし、感光し、剥離することで、Ｐ型固相拡散層８３を薄く形成する部分に該当する部分に塗布されていたレジスト４１１が除去されることで、所定の厚さでＰ型固相拡散層８３を形成したい部分に該当する部分のレジスト４１１が残される。
工程Ｓ２１１（図３５）において、レジスト４１１で覆われていない部分のＢＳＧ膜４１２が除去される。ＢＳＧ膜４１２の除去は、例えば、フッ酸を用いたウェットエッチングにより行うことができる。この処理により、レジスト４１１で覆われている部分のＢＳＧ膜４１２以外のＢＳＧ膜４１２は除去される。
工程Ｓ２１２において、熱拡散処理が実行されることで、Ｐ型の不純物領域４１３が形成される。このＰ型の不純物領域４１３は、所定の厚さで形成されるＰ型固相拡散層８３となる領域である。工程Ｓ２１２において、Ｐ型の不純物領域４１３が形成されると、ＢＳＧ膜４１２が除去される。
工程Ｓ２１３において、２度目のＰ型の不純物領域の形成が行われる。ウエハの全面に、ＡＬＤ方が用いられ、Ｂ（ボロン）を含んだシリコン酸化膜（ＢＳＧ）４１４が堆積される。そして、工程Ｓ２１４において、熱拡散処理が実行される。このとき、既に形成されているＰ型の不純物領域４１３に対しても固相拡散が行われるため、このＰ型の不純物領域４１３の厚みは厚くなる（濃度が濃くなる）。
このように、Ｐ型の固相拡散を２度行うことで、Ｐ型の不純物領域４１５,４１６が形成される。Ｐ型の不純物領域４１５は、１回目のＰ型の不純物領域の形成処理にて、Ｐ型の不純物領域４１３が形成された領域である。Ｐ型の不純物領域４１５は、所定の厚さのＰ型固相拡散層８３となる領域であり、Ｐ型の不純物領域４１６は、所定の厚さよりも薄いＰ型固相拡散層８３となる領域である。
工程Ｓ２１５において、トレンチ内に、充填材８６として、ポリシリコンが埋め込まれ、ウエハ上面に堆積された不要なポリシリコンが除去される。また、画素トランジスタや配線なども形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化は、ディープトレンチの底部が露出する程度まで行われる。
このようにして、図３１、図３２に示したようなＰ型固相拡散層８３とＮ型固相拡散層８４に窪み部分が形成されている画素５０ｓが形成される。このようにして形成された画素５０ｓは、Ｎ型固相拡散層８４が、Ｓｉ基板７０の裏面Ｓｉ界面７５と接しない構成とすることができ、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。また、トランジスタの配置領域を大きくすることができ、トランジスタの配置に関する自由度を高めることができる。
＜内視鏡手術システムへの応用例＞
また、例えば、本開示に係る技術（本技術）は、内視鏡手術システムに適用されてもよい。
図１７は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図１７では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
図１８は、図１７に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
＜移動体への応用例＞
また、例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図１９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２０は、撮像部１２０３１の設置位置の例を示す図である。
図２０では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
本技術は以下のような構成も取ることができる。
（１）
光電変換を行う光電変換部と、
半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、
前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
を備え、
前記光電変換部を囲む辺の一部に、前記Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域を含む
固体撮像装置。
（２）
前記光電変換部を囲む４辺のうちの少なくとも１辺に、前記ＰＮ接合領域が形成され、残りの辺には、前記Ｐ型領域は形成されていない
前記（１）に記載の固体撮像装置。
（３）
前記光電変換部を囲む４辺のうちの少なくとも１辺は、前記ＰＮ接合領域を形成する前記Ｐ型領域が、他のＰ型領域の厚さよりも薄く形成されている
前記（１）に記載の固体撮像装置。
（４）
前記光電変換部を囲む辺の一部は、前記ＰＮ接合領域を形成する前記Ｐ型領域の厚さがが、他のＰ型領域の厚さよりも薄く形成されている
前記（１）に記載の固体撮像装置。
（５）
前記光電変換部を囲む辺の一部は、前記ＰＮ接合領域が、他のＰＮ接合領域の厚さよりも薄く形成されている
前記（１）に記載の固体撮像装置。
（６）
前記Ｐ型領域と前記Ｎ型領域は、固相拡散層である
前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（７）
固体撮像装置が搭載された電子機器において、
前記固体撮像装置は、
光電変換を行う光電変換部と、
半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、
前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
を備え、
前記光電変換部を囲む辺の一部に、前記Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域を含む
電子機器。
１０ 撮像装置， １１ レンズ群， １２ 撮像素子， １３ ＤＳＰ回路， １４ フレームメモリ， １５ 表示部， １６ 記録部， １７ 操作系， １８ 電源系， １９ バスライン， ２０ ＣＰＵ， ３１ 画素， ３３ 垂直信号線， ４１ 画素アレイ部， ４２ 垂直駆動部， ４３ カラム処理部， ４４ 水平駆動部， ４５ システム制御部， ４６ 画素駆動線， ４７ 垂直信号線， ４８ 信号処理部， ４９ データ格納部， ５０ 画素， ７０ Ｓｉ基板， ７２ Ｐ型領域， ７３ 平坦化膜， ７４ 遮光膜， ７５ 裏面Ｓｉ界面， ７７ アクティブ領域， ７９ 配線層， ８０ 転送トランジスタ， ８１ 縦型トランジスタトレンチ， ８３ Ｐ型固相拡散層， ８４ Ｎ型固相拡散層， ８５ 側壁膜， ８６ 充填材， ９２ リセットトランジスタ， ９３ 増幅トランジスタ， ９４ 選択トランジスタ， １０１ 膜， １２１ Ｐ型領域， １２２ Ｎ型領域， １３１ MOSキャパシタ， １５１ ウェルコンタクト部， １５２ コンタクト， １５３ Ｃｕ配線， ２００ シリコン酸化膜， ２０１ 絶縁膜， ２０２ ＰＳＧ膜， ２０３ 不純物領域， ２０４ ＢＳＧ膜， ２０５ レジスト， ２０６ 不純物領域， ３０１ レジスト， ３０２ インプラダメージ層， ３０３ ＢＳＧ膜

Claims (7)

  1. 光電変換を行う光電変換部と、
    半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、
    前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
    を備え、
    前記光電変換部を囲む辺の一部に、前記Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域を含む
    固体撮像装置。
  2. 前記光電変換部を囲む４辺のうちの少なくとも１辺に、前記ＰＮ接合領域が形成され、残りの辺には、前記Ｐ型領域は形成されていない
    請求項１に記載の固体撮像装置。
  3. 前記光電変換部を囲む４辺のうちの少なくとも１辺は、前記ＰＮ接合領域を形成する前記Ｐ型領域が、他のＰ型領域の厚さよりも薄く形成されている
    請求項１に記載の固体撮像装置。
  4. 前記光電変換部を囲む辺の一部は、前記ＰＮ接合領域を形成する前記Ｐ型領域の厚さがが、他のＰ型領域の厚さよりも薄く形成されている
    請求項１に記載の固体撮像装置。
  5. 前記光電変換部を囲む辺の一部は、前記ＰＮ接合領域が、他のＰＮ接合領域の厚さよりも薄く形成されている
    請求項１に記載の固体撮像装置。
  6. 前記Ｐ型領域と前記Ｎ型領域は、固相拡散層である
    請求項１に記載の固体撮像装置。
  7. 固体撮像装置が搭載された電子機器において、
    前記固体撮像装置は、
    光電変換を行う光電変換部と、
    半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、
    前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
    を備え、
    前記光電変換部を囲む辺の一部に、前記Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域を含む
    電子機器。
JP2018065006A 2018-03-29 2018-03-29 固体撮像装置、および電子機器 Pending JP2019176089A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2018065006A JP2019176089A (ja) 2018-03-29 2018-03-29 固体撮像装置、および電子機器
KR1020207020426A KR102655887B1 (ko) 2018-03-29 2019-03-15 고체 촬상 장치 및 전자 기기
PCT/JP2019/010754 WO2019188386A1 (ja) 2018-03-29 2019-03-15 固体撮像装置、および電子機器
CN201980010002.XA CN111656524B (zh) 2018-03-29 2019-03-15 固态摄像装置和电子设备
EP19776725.4A EP3780102B1 (en) 2018-03-29 2019-03-15 Solid-state imaging device and electronic apparatus
US16/964,682 US11769774B2 (en) 2018-03-29 2019-03-15 Solid-state imaging device and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018065006A JP2019176089A (ja) 2018-03-29 2018-03-29 固体撮像装置、および電子機器

Publications (1)

Publication Number Publication Date
JP2019176089A true JP2019176089A (ja) 2019-10-10

Family

ID=68059992

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018065006A Pending JP2019176089A (ja) 2018-03-29 2018-03-29 固体撮像装置、および電子機器

Country Status (6)

Country Link
US (1) US11769774B2 (ja)
EP (1) EP3780102B1 (ja)
JP (1) JP2019176089A (ja)
KR (1) KR102655887B1 (ja)
CN (1) CN111656524B (ja)
WO (1) WO2019188386A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021112098A1 (ja) * 2019-12-02 2021-06-10 ソニーセミコンダクタソリューションズ株式会社 撮像装置およびその製造方法、電子機器
JPWO2021124975A1 (ja) * 2019-12-16 2021-06-24
JP2021153103A (ja) * 2020-03-24 2021-09-30 株式会社東芝 受光装置及び半導体装置
KR20220005888A (ko) * 2020-07-07 2022-01-14 삼성전자주식회사 이미지 센서
US12046617B2 (en) 2020-09-04 2024-07-23 Samsung Electronics Co., Ltd. Image sensor and method of fabricating the same
US12148848B2 (en) 2020-04-07 2024-11-19 Canon Kabushiki Kaisha Photoelectric conversion apparatus and manufacturing method therefor

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113544851A (zh) * 2019-03-28 2021-10-22 松下知识产权经营株式会社 固态成像设备
CN121400092A (zh) * 2023-07-28 2026-01-23 索尼半导体解决方案公司 光检测装置和电子设备

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7354789B2 (en) * 2003-11-04 2008-04-08 Dongbu Electronics Co., Ltd. CMOS image sensor and method for fabricating the same
JP2006165161A (ja) * 2004-12-06 2006-06-22 Sony Corp 固体撮像装置及びその製造方法
JP2008153566A (ja) * 2006-12-20 2008-07-03 Matsushita Electric Ind Co Ltd 固体撮像装置及びその製造方法
US20110032405A1 (en) * 2009-08-07 2011-02-10 Omnivision Technologies, Inc. Image sensor with transfer gate having multiple channel sub-regions
JP5581954B2 (ja) * 2010-10-07 2014-09-03 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び電子機器
JP5999402B2 (ja) 2011-08-12 2016-09-28 ソニー株式会社 固体撮像素子および製造方法、並びに電子機器
DE102012218755B4 (de) 2012-10-15 2018-07-05 Continental Automotive Gmbh Verfahren zum Herstellen eines elektronischen Bauelements als Stapel und als Stapel ausgebildetes elektronisches Bauelement
JP2015153772A (ja) 2014-02-10 2015-08-24 株式会社東芝 固体撮像装置
JP2015162603A (ja) * 2014-02-27 2015-09-07 株式会社東芝 半導体装置
US9653507B2 (en) 2014-06-25 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench isolation shrinkage method for enhanced device performance
CN113437103A (zh) * 2015-02-27 2021-09-24 索尼公司 固态成像装置及电子装置
JP2016162917A (ja) * 2015-03-03 2016-09-05 ソニー株式会社 固体撮像素子および電子機器
US10529767B2 (en) * 2015-07-16 2020-01-07 Sony Semiconductor Solutions Corporation Solid state image sensor, fabrication method, and electronic apparatus
KR102687387B1 (ko) 2016-04-25 2024-07-23 소니그룹주식회사 고체 촬상 소자 및 그 제조 방법 및 전자 기기
JP6862986B2 (ja) 2017-03-24 2021-04-21 日本製鉄株式会社 ガス予熱装置の操業方法
JP2019145544A (ja) * 2018-02-16 2019-08-29 ソニーセミコンダクタソリューションズ株式会社 撮像素子
WO2020095689A1 (ja) * 2018-11-06 2020-05-14 ソニーセミコンダクタソリューションズ株式会社 撮像素子、および電子機器

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021112098A1 (ja) * 2019-12-02 2021-06-10
CN114730777B (zh) * 2019-12-02 2025-06-13 索尼半导体解决方案公司 摄像装置及其制造方法和电子装备
US12317623B2 (en) 2019-12-02 2025-05-27 Sony Semiconductor Solutions Corporation Imaging apparatus, manufacturing method thereof, and electronic equipment
CN114730777A (zh) * 2019-12-02 2022-07-08 索尼半导体解决方案公司 摄像装置及其制造方法和电子装备
WO2021112098A1 (ja) * 2019-12-02 2021-06-10 ソニーセミコンダクタソリューションズ株式会社 撮像装置およびその製造方法、電子機器
JP7631226B2 (ja) 2019-12-16 2025-02-18 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および電子機器
JPWO2021124975A1 (ja) * 2019-12-16 2021-06-24
WO2021124975A1 (ja) * 2019-12-16 2021-06-24 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および電子機器
US12419120B2 (en) 2019-12-16 2025-09-16 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus
US11631706B2 (en) 2020-03-24 2023-04-18 Kabushiki Kaisha Toshiba Light receiving device and semiconductor device
JP7309647B2 (ja) 2020-03-24 2023-07-18 株式会社東芝 受光装置及び半導体装置
JP2021153103A (ja) * 2020-03-24 2021-09-30 株式会社東芝 受光装置及び半導体装置
US12148848B2 (en) 2020-04-07 2024-11-19 Canon Kabushiki Kaisha Photoelectric conversion apparatus and manufacturing method therefor
JP7504057B2 (ja) 2020-07-07 2024-06-21 三星電子株式会社 イメージセンサー
US12211880B2 (en) 2020-07-07 2025-01-28 Samsung Electronics Co., Ltd. Image sensor
JP2022014882A (ja) * 2020-07-07 2022-01-20 三星電子株式会社 イメージセンサー
KR20220005888A (ko) * 2020-07-07 2022-01-14 삼성전자주식회사 이미지 센서
KR102824308B1 (ko) * 2020-07-07 2025-06-25 삼성전자주식회사 이미지 센서
US12046617B2 (en) 2020-09-04 2024-07-23 Samsung Electronics Co., Ltd. Image sensor and method of fabricating the same

Also Published As

Publication number Publication date
EP3780102A1 (en) 2021-02-17
CN111656524A (zh) 2020-09-11
US20210005651A1 (en) 2021-01-07
KR102655887B1 (ko) 2024-04-11
EP3780102A4 (en) 2021-05-26
US11769774B2 (en) 2023-09-26
CN111656524B (zh) 2024-07-16
EP3780102B1 (en) 2024-05-01
KR20200136364A (ko) 2020-12-07
WO2019188386A1 (ja) 2019-10-03

Similar Documents

Publication Publication Date Title
US12211875B2 (en) Imaging element having p-type and n-type solid phase diffusion layers formed in a side wall of an interpixel light shielding wall
TWI834644B (zh) 攝像元件及電子機器
EP3780102B1 (en) Solid-state imaging device and electronic apparatus
US20240379709A1 (en) Light detection device, method of manufacturing light detection device, and electronic equipment
WO2024014326A1 (ja) 光検出装置
WO2019181466A1 (ja) 撮像素子、電子機器
US20220344390A1 (en) Organic cis image sensor
US20230197752A2 (en) Image sensor and electronic device
CN121312288A (zh) 半导体装置和光检测装置
WO2023021740A1 (ja) 撮像素子、撮像装置、製造方法