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JP2019046918A - 記憶装置及び記憶装置の製造方法 - Google Patents

記憶装置及び記憶装置の製造方法 Download PDF

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JP2019046918A
JP2019046918A JP2017167088A JP2017167088A JP2019046918A JP 2019046918 A JP2019046918 A JP 2019046918A JP 2017167088 A JP2017167088 A JP 2017167088A JP 2017167088 A JP2017167088 A JP 2017167088A JP 2019046918 A JP2019046918 A JP 2019046918A
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康人 吉水
Yasuto Yoshimizu
康人 吉水
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Abstract

【課題】記憶密度の向上が可能な記憶装置及び記憶装置の製造方法を提供する。【解決手段】実施形態によれば、記憶装置は、第１、第２導電層、第１、第２半導体部材、第１、第２電荷蓄積部材、第１、第２絶縁部材及び第１、第２絶縁層を含む。第１導電層は、第１方向に沿って延びる。第２導電層は、第１方向と交差する第２方向において第１導電層と離れ第１方向に沿って延びる。第１、第２半導体部材は、第１方向及び第２方向を含む平面と交差する第３方向に延び、第１、第２導電層の間に位置する。第１絶縁層は、第１半導体部材と第１電荷蓄積部材との間に位置する第１領域と、第１半導体部材と第２半導体部材との間に位置する第２領域と、を含む。第２絶縁層は、第２半導体部材と第２電荷蓄積部材との間に位置する第３領域と、第２領域と第２半導体部材との間に位置する第４領域と、を含む。【選択図】図１

Description

本発明の実施形態は、記憶装置及び記憶装置の製造方法に関する。
不揮発性半導体記憶装置や抵抗変化型記憶装置がある。記憶装置において、記憶密度の向上が求められる。
米国特許出願公開第２０１６／００９９２５４Ａ１号明細書
本発明の実施形態は、記憶密度の向上が可能な記憶装置及び記憶装置の製造方法を提供する。
本発明の実施形態によれば、記憶装置は、第１導電層、第２導電層、第１半導体部材、第２半導体部材、第１電荷蓄積部材、第１絶縁部材、第１絶縁層、第２電荷蓄積部材、第２絶縁部材及び第２絶縁層を含む。前記第１導電層は、第１方向に沿って延びる。前記第２導電層は、前記第１方向と交差する第２方向において前記第１導電層と離れ前記第１方向に沿って延びる。前記第１半導体部材は、前記第１方向及び前記第２方向を含む平面と交差する第３方向に延びる。前記第１半導体部材の少なくとも一部は、前記第１導電層と前記第２導電層との間に位置する。前記第２半導体部材は、前記第３方向に延びる。前記第２半導体部材の少なくとも一部は、前記第１半導体部材と前記第２導電層との間に位置する。前記第１電荷蓄積部材は、前記第１導電層と前記第１半導体部材との間に設けられる。前記第１絶縁部材は、前記第１導電層と前記第１電荷蓄積部材との間に設けられる。前記第１絶縁層は、前記第１半導体部材と前記第１電荷蓄積部材との間に位置する第１領域と、前記第１半導体部材と前記第２半導体部材との間に位置する第２領域と、を含む。前記第２電化蓄積部材は、前記第２導電層と前記第２半導体部材との間に設けられる。前記第２絶縁部材は、前記第２導電層と前記第２電荷蓄積部材との間に設けられる。前記第２絶縁層は、前記第２半導体部材と前記第２電荷蓄積部材との間に位置する第３領域と、前記第２領域と前記第２半導体部材との間に位置する第４領域と、を含む。
図１は、第１実施形態に係る記憶装置を例示する模式的断面図である。 図２は、第１実施形態に係る記憶装置を例示する模式的断面図である。 図３は、第１実施形態に係る記憶装置を例示する模式的断面図である。 図４は、第１実施形態に係る記憶装置を例示する模式的断面図である。 図５（ａ）及び図５（ｂ）は、第１実施形態に係る記憶装置の製造方法を例示する模式的断面図である。 図６（ａ）〜図６（ｆ）は、第１実施形態に係る記憶装置の製造方法を例示する模式的断面図である。 図７（ａ）〜図７（ｄ）は、第１実施形態に係る記憶装置の製造方法を例示する模式的断面図である。 図８（ａ）〜図８（ｄ）は、第１実施形態に係る記憶装置の一部を例示する模式的断面図である。 図９（ａ）〜図９（ｄ）は、第１実施形態に係る記憶装置の一部を例示する模式的断面図である。 図１０（ａ）〜図１０（ｄ）は、第１実施形態に係る記憶装置の一部を例示する模式的断面図である。 図１１（ａ）〜図１１（ｄ）は、第１実施形態に係る記憶装置の一部を例示する模式的断面図である。 図１２は、第１実施形態に係る記憶装置の製造方法を例示する模式的断面図である。 図１３は、第２実施形態に係る記憶装置を例示する模式的断面図である。 図１４は、第２実施形態に係る別の記憶装置を例示する模式的断面図である。 図１５は、第２実施形態に係る別の記憶装置を例示する模式的断面図である。 図１６は、第３実施形態に係る記憶装置を例示する模式的断面図である。 図１７は、第３実施形態に係る記憶装置を例示する模式的断面図である。 図１８（ａ）〜図１８（ｄ）は、第３実施形態に係る記憶装置の製造方法を例示する模式的断面図である。 図１９（ａ）〜図１９（ｄ）は、第３実施形態に係る記憶装置の一部を例示する模式的断面図である。 図２０（ａ）〜図２０（ｄ）は、第３実施形態に係る記憶装置の一部を例示する模式的断面図である。 図２１（ａ）〜図２１（ｄ）は、第３実施形態に係る記憶装置の一部を例示する模式的断面図である。 図２２（ａ）〜図２２（ｄ）は、第３実施形態に係る記憶装置の一部を例示する模式的断面図である。 図２３（ａ）〜図２３（ｆ）は、第４実施形態に係る記憶装置の製造方法を例示する模式的断面図である。 図２４（ａ）〜図２４（ｅ）は、第４実施形態に係る記憶装置の製造方法を例示する模式的断面図である。 図２５は、第４実施形態に係る別の記憶装置の製造方法を例示する模式的断面図である。 図２６は、第１実施形態に係る記憶装置を例示する模式的断面図である。 図２７は、第２実施形態に係る別の記憶装置を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施の形態）
図１〜図４は、第１実施形態に係る記憶装置を例示する模式的断面図である。
図１は、図３のＡ１−Ａ２線断面図である。図２は、図３のＡ３−Ａ４線断面図である。図３は、図１のＢ１−Ｂ２線断面図である。図４は、図３のＡ１−Ａ２線断面の一部の図である。
図３に示すように、実施形態に係る記憶装置１１０は、複数の第１電極層２１Ａ、及び、複数の第２電極層２２Ａを含む。複数の第１電極層２１Ａの１つを、第１導電層２１とする。複数の第２電極層２２Ａの１つを、第２導電層２２とする。
図１には、第１導電層２１及び第２導電層２２が示されている。図１に示すように、第１導電層２１及び第２導電層２２は、第１方向に沿って延びる。
第１方向をＸ軸方向とする。Ｘ軸方向に対して垂直な１つの方向をＹ軸方向とする。Ｘ軸方向及びＹ軸方向に対して垂直な方向をＺ軸方向とする。
図１に示される第１導電層２１の構成は、複数の第１電極層２１Ａに含まれる他の電極層（例えば導電層２１ａ（図３参照）など）にも適用される。第２導電層２２の構成は、複数の第２電極層２２Ａに含まれる他の電極層（例えば導電層２２ａ（図３参照）など）にも適用される。
図１及び図３に示すように、第２導電層２２は、第２方向において、第１導電層２１から離れる。すなわち、複数の第２電極層２２Ａは、第２方向において、複数の第１電極層２１Ａから離れる。第２方向は、第１方向と交差する。この例では、第２方向はＹ軸方向である。ここで、「離れる」とは、第２方向において各電極層間が分断されていることを指す。
図３に示すように、複数の第１電極層２１Ａは、第３方向に並ぶ。複数の第２電極層２２Ａは、第３方向に並ぶ。第３方向は、第１方向及び第２方向を含む平面（例えばＸ−Ｙ平面）と交差する。第３方向は、例えば、Ｚ軸方向である。
例えば、第１導電層２１が複数設けられるとみなされても良い。複数の第１導電層２１は、第３方向（Ｚ軸方向）に並ぶ。複数の第１導電層２１は、第３方向において互いに離れている。例えば、第２導電層２２が複数設けられるとみなされても良い。複数の第２導電層２２は、第３方向に並ぶ。複数の第２導電層２２は、第３方向において互いに離れている。
図２及び図３に示すように、複数の第１電極層２１Ａの間、及び、複数の第２電極層２２Ａの間に、絶縁部８０の一部（層間絶縁領域８０ｒ）が設けられる。
例えば、図３に示すように、導電ベース部材１１が設けられる。この例では、基体１０ｓが設けられる。基体１０ｓは、例えば、半導体基板とその上の設けられた半導体素子（例えばトランジスタなど）を含んでも良い。導電ベース部材１１の上に、複数の第１電極層２１Ａ、及び、複数の第２電極層２２Ａを含む積層体が設けられる。
記憶装置１１０は、第１半導体部材３１及び第２半導体部材３２をさらに含む。第１半導体部材３１及び第２半導体部材３２は、第３方向（この例では、Ｚ軸方向）に沿って延びる。
例えば、第１半導体部材３１及び第２半導体部材３２のそれぞれの一端は、導電ベース部材１１と電気的に接続される。例えば、第１半導体部材３１及び第２半導体部材３２のそれぞれの他端は、第１配線Ｌ１と電気的に接続される。
例えば、複数の第１電極層２１Ａ（例えば、第１導電層２１など）、及び、複数の第２電極層２２Ａ（例えば、第２導電層２２など）は、記憶装置１１０のワード線として機能する。第１配線Ｌ１は、例えば、ビット線として機能する。導電ベース部材１１は、例えば、ソース線（またはソース線と電気的に接続されたソース部）として機能する。第１半導体部材３１及び第２半導体部材３２は、例えば、チャネル部として機能する。
図１及び図２に示すように、このような第１半導体部材３１及び第２半導体部材３２が複数設けられる。以下では、第１導電層２１、第２導電層２２、第１半導体部材３１及び第２半導体部材３２のそれぞれの構成の例について説明する。以下の説明は、複数の第１電極層２１Ａ、複数の第２電極層２２Ａ、及び、他の複数の半導体部材にも適用できる。
図１に示すように、第１半導体部材３１は、第１導電層２１と第２導電層２２との間を通過して、Ｚ軸方向に沿って延びる（図３参照）。第１半導体部材３１の少なくとも一部は、第１導電層２１と第２導電層２との間に位置する。第２半導体部材３２は、第１半導体部材３１と第２導電層２２との間を通過して、Ｚ軸方向に沿って延びる（図３参照）。第２半導体部材３２の少なくとも一部は、第１半導体部材３１と第２導電層２２との間に位置する。
これらの半導体部材は、例えば、Ｚ軸方向に沿って延びる柱状である。この例では、これらの半導体部材は、パイプ状である。例えば、第１半導体部材３１の中に第１コア部３１Ｃが設けられている。第１コア部３１Ｃの周りに第１半導体部材３１が設けられている。第１コア部３１Ｃから第１半導体部材３１に向かう方向は、Ｚ軸方向と交差する。第２半導体部材３２の中に第２コア部３２Ｃが設けられている。第２コア部３２Ｃの周りに第２半導体部材３２が設けられている。第２コア部３２Ｃから第２半導体部材３２に向かう方向は、Ｚ軸方向と交差する。
さらに、記憶装置１１０は、第１電荷蓄積部材４１、第１絶縁部材５１Ｍ、第１絶縁層５１Ｌ、第２電荷蓄積部材４２、第２絶縁部材５２Ｍ、及び、第２絶縁層５２Ｌを含む。
図１及び図４に示すように、第１電荷蓄積部材４１は、第１導電層２１と第１半導体部材３１との間に設けられる。第１絶縁部材５１Ｍは、第１導電層２１と第１電荷蓄積部材４１との間に設けられる。
図４に示すように、第１絶縁層５１Ｌは、第１領域５１Ｌａ及び第２領域５１Ｌｂを含む。第１領域５１Ｌａは、第１半導体部材３１と第１電荷蓄積部材４１との間に位置する。第２領域５１Ｌｂは、第１半導体部材３１と第２半導体部材３２との間に位置する。第２領域５１Ｌｂは、例えば、第１領域５１Ｌａと連続している。例えば、第１絶縁層５１Ｌは、第１半導体部材３１の周りに設けられる。
図１及び図４に示すように、第２電荷蓄積部材４２は、第２導電層２２と第２半導体部材３２との間に設けられる。第２絶縁部材５２Ｍは、第２導電層２２と第２電荷蓄積部材４２との間に設けられる。
図４に示すように、第２絶縁層５２Ｌは、第３領域５２Ｌａ及び第４領域５２Ｌｂを含む。第３領域５２Ｌａは、第２半導体部材３２と第２電荷蓄積部材４２との間に位置する。第４領域５２Ｌｂは、第２領域５１Ｌｂと第２半導体部材３２との間に位置する。第４領域５２Ｌｂは、第３領域５２Ｌａと連続している。例えば、第２絶縁層５２Ｌは、第２半導体部材３２の周りに設けられる。
例えば、第１導電層２１と第１半導体部材３１とが交差する領域に、１つのトランジスタ（メモリトランジスタ）が構成される。第１導電層２１は、トランジスタのゲートとして機能する。第１半導体部材３１は、トランジスタのチャネルとして機能する。第１絶縁層５１Ｌは、例えば、トンネル絶縁膜として機能する。第１絶縁層５１Ｌは、例えば、酸化シリコンなどを含む。第１絶縁部材５１Ｍは、例えば、ブロック絶縁膜として機能する。
１つの例において、第１電荷蓄積部材４１は、例えば、非絶縁性（例えば導電性）である。例えば、第１電荷蓄積部材４１は、例えば、シリコン（例えばポリシリコンまたはアモルファスシリコンなど）を含む。この場合、電荷蓄積部材４１は、フローティングゲートとして機能する。メモリセルは、フローティングゲート型のトランジスタとなる。
別の例において、第１電荷蓄積部材４１は、例えば、絶縁性である。この場合の例については後述する。
第２電荷蓄積部材４２、第２絶縁部材５２Ｍ及び第２絶縁層５２Ｌのそれぞれの構成及び機能は、第１電荷蓄積部材４１、第１絶縁部材５１Ｍ及び第１絶縁層５１Ｌのそれぞれの構成及び機能と同じである。
このような記憶装置１１０においては、Ｙ軸方向に並ぶ２つの導電層（第１導電層２１及び第２導電層２２）の間に、２つの半導体部材（第１半導体部材３１及び第２半導体部材３２）が設けられる。これにより、記憶密度の向上が可能な記憶装置を提供できる。例えば、このような２つの半導体部材のＹ軸方向における間隔（例えばピッチ）は小さくできる。
図１に例示するように、これら２つの半導体部材を含むセットが、Ｘ軸方向に沿って複数並べられる。記憶密度の向上が可能な記憶装置が、比較的簡単に製造できる。
実施形態において、電荷蓄積部材（例えば第１電荷蓄積部材４１）が非絶縁性（例えば導電性）である場合、電荷蓄積部材は、例えば、複数の電極層（例えば第１導電層２１及び導電層２１ａなど）に対応する部分に選択的に設けられる。図３に示すように、第１導電層２１に対応して第１電荷蓄積部材４１が設けられ、別の導電層２１ａに対応して、別の電荷蓄積部材が設けられる。この別の電荷蓄積部材は、第１電荷蓄積部材４１と連続していない。
例えば、複数の第１電極層２１Ａのそれぞれが後退され、後退された部分に、電荷蓄積部材が設けられる。複数の第２電極層２２Ａのそれぞれが後退され、後退された部分に、電荷蓄積部材が設けられる。
図４に示すように、例えば、第１電荷蓄積部材４１から第１導電層２１の一部に向かう方向は第１方向（Ｘ軸方向）に沿う。例えば、第１方向（Ｘ軸方向）において、第１導電層２１の２つの領域の間に、第１電荷蓄積部材４１の少なくとも一部が設けられる。第２電荷蓄積部材４２から第２導電層２２の一部に向かう方向は第１方向（Ｘ軸方向）に沿う。例えば、第１方向（Ｘ軸方向）において、第２導電層２２の２つの領域の間に、第２電荷蓄積部材４２の少なくとも一部が設けられる。
図４に示すように、絶縁部８０は、第１絶縁領域８０ａ、第２絶縁領域８０ｂ及び第３絶縁領域８０ｃをさらに含む。第１絶縁領域８０ａの少なくとも一部は、第２領域５１Ｌｂと第４領域５２Ｌｂとの間に位置する。第２絶縁領域８０ｂから第１半導体部材３１に向かう方向は、第１方向（Ｘ軸方向）に沿う。第２絶縁領域８０ｂに含まれる材料は、第１絶縁領域８０ａに含まれる材料とは異なる。第２絶縁領域８０ｂに含まれる材料のエッチングレートは、第１絶縁領域８０ａに含まれる材料のエッチングレートとは異なる。例えば、これらの絶縁領域は、酸化シリコンまたは窒化シリコンを含んでも良い。第１絶縁領域８０ａが酸化シリコンを含み、第２絶縁領域８０ｂが窒化シリコンを含んでも良い。第１絶縁領域８０ａが窒化シリコンを含み、第２絶縁領域８０ｂが酸化シリコンを含んでも良い。これらの絶縁領域の間で、含まれる窒素及び酸素の少なくともいずれかの組成比が互いに異なってもよい。これらの絶縁領域の間で、密度が互いに異なってもよい。
第１方向において、第２絶縁領域８０ｂと第３絶縁領域８０ｃとの間に、第１半導体部材３１が位置する。例えば、第３絶縁領域８０ｃに含まれる材料は、第２絶縁領域８０ｂに含まれる材料とは異なっても良い。これらの絶縁領域の間で、密度が互いに異なってもよい。
後述するように、第１絶縁領域８０ａ、第２絶縁領域８０ｂ及び第３絶縁領域８０ｃに含まれる材料のエッチングレートが互いに異なることで、上記の記憶装置１１０を容易に形成することができる。
以下、複数の半導体部材の例について説明する。
図１に示すように、記憶装置１１０において、第１半導体部材３１及び第２半導体部材３２に加えて、例えば、第３〜第６半導体部材３３〜３６が設けられる。第３〜第６半導体部材３３〜３６も第３方向（例えばＺ軸方向）に沿って延びる。例えば、第１〜第６半導体部材３１〜３６は、互いに実質的に平行である。
第３半導体部材３３は、第１導電層２１と第２導電層２２との間を通過する。第４半導体部材３４も、第１導電層２１と第２導電層２２との間を通過する。第３半導体部材３３の少なくとも一部は、第１導電層２１と第２導電層２２との間に位置する。第４半導体部材３４の少なくとも一部は、第１導電層２１と第２導電層２２との間に位置する。
第１半導体部材３１から第３半導体部材３３に向かう方向は、第１方向（Ｘ軸方向）に沿う。第２半導体部材３２から第４半導体部材３４に向かう方向は、第１方向（Ｘ軸方向）に沿う。第３半導体部材３３及び第４半導体部材３４は、第１導電層２１と第２導電層２２との間を通過する。
第２方向（Ｙ軸方向）における第１半導体部材３１の位置と、第２方向における第５半導体部材３５の位置と、の間に、第２方向における第１導電層２１の位置が、ある。第２方向における第２半導体部材３２の位置と、第２方向における第６半導体部材３６の位置と、の間に、第２方向における第２導電層２２の位置が、ある。
第１方向（Ｘ軸方向）における第１半導体部材３１の位置と、第１方向における第２半導体部材３２の位置と、の間に、第１方向における第５半導体部材３５の位置が、ある。第１方向における第１半導体部材３１の位置と、第１方向における第２半導体部材３２の位置と、の間に、記第１方向における第６半導体部材３６の位置が、ある。
例えば、第３〜第６半導体部材３３〜３６のそれぞれに対応して、第３〜第６電荷蓄積部材４３〜４６、第３〜第６絶縁部材５３Ｍ〜５６Ｍ、及び、第３〜第６絶縁層５３Ｌ〜５６Ｌが設けられる。第３〜第６絶縁層５３Ｌ〜５６Ｌは、例えば、第３〜第６半導体部材３３〜３６のそれぞれの周りに設けられる。これらの部材及び絶縁層には、第１半導体部材３１、第１電荷蓄積部材４１、第１絶縁部材５１Ｍ、及び、第１絶縁層５１Ｌと同様の構成が適用される。
例えば、第３半導体部材３３は、第３方向（Ｚ軸方向）に沿って延びる。第３半導体部材３３は、第１導電層２１と第２導電層２２との間を通過する。第１半導体部材３１から第３半導体部材３３に向かう方向は、第１方向（Ｘ軸方向）に沿う。
例えば、図１に示すように、第３半導体部材３３及び第４半導体部材３４は、第２配線Ｌ２と電気的に接続される。第５半導体部材３５及び第６半導体部材３６は、第３配線Ｌ３と電気的に接続される。
図１及び図３に示すように、絶縁領域８０ｓがさらに設けられる。図１に示すように、絶縁領域８０ｓから第１半導体部材３１に向かう方向は、第２方向（Ｙ軸方向）に沿う。絶縁領域８０ｓから第６半導体部材３６に向かう方向は、第１方向（Ｘ軸方向）に沿う。
図４に示すように、絶縁部８０は、例えば、第４〜第８絶縁領域８０ｄ〜８０ｈをさらに含む。
Ｘ軸方向において、第２絶縁領域８０ｂと第６絶縁領域８０ｆとの間に、第３絶縁領域８０ｃが位置する。
Ｘ軸方向において、第２絶縁領域８０ｂと第６絶縁領域８０ｆとの間に、第１半導体部材３１の一部、及び、第３半導体部材３３の一部が位置する。Ｘ軸方向において、第４絶縁領域８０ｄと第８絶縁領域８０ｈとの間に、第２半導体部材３２の一部、及び、第４半導体部材３４の一部が位置する。
第５絶縁領域８０ｅの少なくとも一部は、第３半導体部材３３と第４半導体部材３４との間に位置する。
第１半導体部材３１は、第２絶縁領域８０ｂと第３絶縁領域８０ｃとの間を通過する。 第３半導体部材３３は、第３絶縁領域８０ｃと第６絶縁領域８０ｆとの間を通過する。 第２半導体部材３２は、第４絶縁領域８０ｄと第７絶縁領域８０ｇとの間を通過する。 第４半導体部材３４は、第７絶縁領域８０ｇと第８絶縁領域８０ｈとの間を通過する。
例えば、第４絶縁領域８０ｄに含まれる材料は、第１絶縁領域８０ａに含まれる材料とは異なる。第６絶縁領域８０ｆに含まれる材料は、第５絶縁領域８０ｅに含まれる材料とは異なる。第８絶縁領域８０ｈに含まれる材料は、第５絶縁領域８０ｅに含まれる材料とは異なる。
例えば、第３絶縁領域８０ｃに含まれる材料は、第２絶縁領域８０ｂに含まれる材料とは異なる。第３絶縁領域８０ｃに含まれる材料は、第６絶縁領域８０ｆに含まれる材料とは異なる。第７絶縁領域８０ｇに含まれる材料は、第４絶縁領域８０ｄに含まれる材料とは異なる。第７絶縁領域８０ｇに含まれる材料は、第８絶縁領域８０ｈに含まれる材料とは異なる。
例えば、第５絶縁領域８０ｅに含まれる材料は、第１絶縁領域８０ａに含まれる材料と実質的に同じでも良い。例えば、第３絶縁領域８０ｃに含まれる材料は、第７絶縁領域８０ｇに含まれる材料と実質的に同じでも良い。例えば、第２絶縁領域８０ｂ、第４絶縁領域８０ｄ、第６絶縁領域８０ｆ及び第８絶縁領域８０ｈに含まれる材料は、互いに実質的に同じでも良い。
例えば、第１絶縁領域８０ａは、第２絶縁領域８０ｂと第４絶縁領域８０ｄとの間の領域（絶縁領域８０ｉ）と連続している。例えば、第５絶縁領域８０ｅは、第６絶縁領域８０ｆと第８絶縁領域８０ｈとの間の領域（絶縁領域８０ｊ）と連続している。
以下、記憶装置１１０の製造方法の例について説明する。
図５（ａ）及び図５（ｂ）は、第１実施形態に係る記憶装置の製造方法を例示する模式的断面図である。
図６（ａ）〜図６（ｆ）は、第１実施形態に係る記憶装置の製造方法を例示する模式的断面図である。
図７（ａ）〜図７（ｄ）は、第１実施形態に係る記憶装置の製造方法を例示する模式的断面図である。
図５（ａ）は、図３に対応する位置の断面図である。図５（ｂ）、図６（ａ）〜図６（ｆ）、及び、図７（ａ）〜図７（ｄ）は、図５（ａ）のＣ１−Ｃ２線に対応する断面図である。
図５（ａ）に示すように、第１構造体ＳＴ１及び第２構造体ＳＴ２を形成する。第１構造体ＳＴ１の少なくとも一部が、複数の第１電極層２１Ａとなる。第２構造体ＳＴ２の少なくとも一部が、複数の第２電極層２２Ａとなる。第１構造体ＳＴ１及び第２構造体ＳＴ２は、第１方向（例えば、Ｘ軸方向）に沿って延びる。
第２構造体ＳＴ２は、第１方向と交差する第２方向（例えばＹ軸方向）に沿って、第１構造体ＳＴ１から離れる。
第１構造体ＳＴ１は、第１膜５０Ｅを含む。第２構造体ＳＴ２は第２膜５０Ｇを含む。
この例では、第１構造体ＳＴ１において、複数の第１膜５０Ｅが設けられる。第１構造体ＳＴ１は、複数の第３膜５０Ｆをさらに含む。複数の第１膜５０Ｅ及び複数の第３膜５０Ｆは、第３方向に沿って、交互に並ぶ。第３方向は、第１方向及び第２方向を含む平面（Ｘ−Ｙ平面）と交差する。第３方向は、例えば、Ｚ軸方向である。
第２構造体ＳＴ２において、複数の第２膜５０Ｇが設けられる。第３構造体ＳＴ２は、複数の第４膜５０Ｈをさらに含む。複数の第２膜５０Ｇ及び複数の第４膜５０Ｈは、第３方向（例えばＺ軸方向）に沿って交互に並ぶ。
このような第１構造体ＳＴ１及び第２構造体ＳＴ２は、これらの構造体となる積層膜にトレンチＴｒを形成することで形成される。
図５（ｂ）に示すように、第３構造体ＳＴ３を形成する。第３構造体ＳＴ３は、第１材料絶縁部ＩＭ１、第２材料絶縁部ＩＭ２及び第３材料絶縁部ＩＭ３を含む。第３構造体ＳＴ３は、例えば、トレンチＴｒに、第１材料絶縁部ＩＭ１及び第２材料絶縁部ＩＭ２となる材料の膜を形成し、残余の空間に第３材料絶縁部ＩＭ３を埋め込むことで形成される。第１材料絶縁部ＩＭ１は、第２方向（Ｙ軸方向）において、第１構造体ＳＴ１と第２構造体ＳＴ２との間に位置する。第２材料絶縁部ＩＭ２は、第２方向において、第１材料絶縁部ＩＭ１と第２構造体ＳＴ２との間に位置する。第３材料絶縁部ＩＭ３は、第１材料絶縁部ＩＭ１と第２材料絶縁部ＩＭ２との間に位置する。第３材料絶縁部ＩＭ３の第３材料（第３材料）は、第１材料絶縁部ＩＭ１の材料（第１材料）とは異なり、第２材料絶縁部ＩＭ２の材料（第２材料）とは異なる。第１材料および第２材料は、互いに同じでも良い。
第１材料及び第２材料は、例えば、低密度の酸化シリコンを含む。第３材料は、例えば、高密度の酸化シリコンを含む。これらの材料において、エッチングレートが互いに異なる。例えば、第１材料絶縁部ＩＭ１及び第２材料絶縁部ＩＭ２のエッチング液（例えばフッ化水素酸など）に対するエッチングレートは、第３材料絶縁部ＩＭ３のエッチング液（例えばフッ化水素酸など）に対するエッチングレートよりも高い。
第３材料絶縁部ＩＭ３の密度は、第１材料絶縁部ＩＭ１の密度とは異なり、第２材料絶縁部ＩＭ２の密度とは異なる。例えば、第３材料絶縁部ＩＭ３の密度は、第１材料絶縁部ＩＭ１の密度よりも高く、第２材料絶縁部ＩＭ２の密度よりも高い。
例えば、第１材料絶縁部ＩＭ１と第２材料絶縁部ＩＭ２は、ヘキサクロロジシラン（ＨＣＤ）及び酸素を用いた低温のＡＬＤにより形成される。第３材料絶縁部ＩＭ３は、例えば、有機シラン及びラジカル酸素を用いた高温のＡＬＤにより形成される。第１材料絶縁部ＩＭ１と第２材料絶縁部ＩＭ２は、例えば、低密度の酸化シリコンを含む。第３材料絶縁部ＩＭ３は、例えば、高密度の酸化シリコンを含む。
第１材料絶縁部ＩＭ１、第２材料絶縁部ＩＭ２及び第３材料絶縁部ＩＭ３をＡＬＤ法により形成することで、例えば、高アスペクト比のトレンチＴｒにおいて、高いカバレッジが得られる。
図６（ａ）に示すように、第３構造体ＳＴ３に第３方向（Ｚ軸方向）に沿って延びる第１孔Ｈ１を形成する。第１孔Ｈ１は、第１材料絶縁部ＩＭ１の一部、第２材料絶縁部ＩＭ２の一部及び第３材料絶縁部ＩＭ３の一部を除去することにより形成される。
図６（ｂ）に示すように、第１孔Ｈ１において露出する第１材料絶縁部ＩＭ１及び第２材料絶縁部ＩＭ２をＸ軸方向に後退させる。第１孔Ｈ１のＸ軸方向のサイズが拡大する。
例えば、フッ化水素酸処理を実施する。これにより、シリコン酸化膜（第１材料絶縁部ＩＭ１、第２材料絶縁部ＩＭ２及び第３材料絶縁部ＩＭ３）におけるエッチングレートの差により、第１材料絶縁部ＩＭ１及び第２材料絶縁部ＩＭ２における後退量が、第３材料絶縁部ＩＭ３における後退量よりも大きくなる。例えば、Ｘ軸方向に「Ｈ型」の孔が形成される。
図６（ｃ）に示すように、この後、第１孔Ｈ１に第４材料の膜を形成する。第４材料から第４構造体ＳＴ４が形成される。第４構造体ＳＴ４は、第３方向に沿って延びる第２孔Ｈ２を有する。例えば、第４材料（第４構造体ＳＴ４）は、シリコンである。第４材料の膜は、例えば、ＣＶＤ法により形成される。この第４材料の膜は、第１材料絶縁部ＩＭ１及び第２材料絶縁部ＩＭ２の後退により形成された空間に優先的に形成される。第４材料の膜の厚さを適切に制御することで、第２孔Ｈ２が形成される。
図６（ｄ）に示すように、第４構造体ＳＴ４の一部を除去して第３孔Ｈ３を形成する。例えば、第２孔Ｈ２のサイズを拡大することで、第３孔Ｈ３が形成される。第４構造体ＳＴ４の一部の除去は、例えば、アルカリ処理により行われる。これにより、シリコンが溶解する。その溶解量を制御することにより、第３孔Ｈ３が形成される。例えば、４か所の隙間に柱状のシリコンが残る。
第３孔Ｈ３において、第１膜５０Ｅ（例えば複数の第１膜５０Ｅ）及び第２膜５０Ｇ（例えば複数の第２膜５０Ｇ）が露出する。第３孔Ｈ３において、第４構造体ＳＴ４の第１残存部分ＳＴＰ１及び第２残存部分ＳＴＰ２が残る。
図６（ｅ）に示すように、第３孔Ｈ３に第５材料を埋め込んで、第５材料から第５構造体ＳＴ５を形成する。第５構造体ＳＴ５は、第３方向（Ｚ軸方向）に沿って延びる。第５材料は、例えば、シリコン酸化膜である。
図６（ｆ）に示すように、第５構造体ＳＴ５の形成の後に、第１残存部分ＳＴＰ１及び第２残存部分ＳＴＰ２を除去する。これにより、第４孔Ｈ４及び第５孔Ｈ５が形成される。例えば、埋め込んだシリコン酸化膜の表面部分を除去する。さらにアルカリ処理を実施する。これにより、柱状のシリコン部分（第１残存部分ＳＴＰ１及び第２残存部分ＳＴＰ２）が選択的に溶解する。例えば、４つの孔（２つの第４孔Ｈ４及び２つの第５孔Ｈ５）が形成される。
図７（ａ）に示すように、第４孔Ｈ４及び第５孔Ｈ５の形成の後に、第４孔Ｈ４及び第５孔Ｈ５において露出する、第１膜５０Ｅ及び第２膜５０Ｇを後退させる。第４孔Ｈ４及び第５孔Ｈ５のサイズが拡大する。例えば、柱状の孔（２つの第４孔Ｈ４及び２つの第５孔Ｈ５）を起点にして、複数の第１膜５０Ｅ及び複数の第２膜５０Ｇの一部（円弧状の部分）が除去される。
図７（ｂ）に示すように、第４孔Ｈ４及び第５孔Ｈ５のそれぞれにおいて露出する、第１膜５０Ｅ（例えば複数の第１膜５０Ｅ）及び第２膜５０Ｇ（例えば複数の第２膜５０Ｇ）の表面に第１機能膜Ｍｆ１を形成する。第１機能膜Ｍｆ１は、メモリ膜用絶縁膜５１Ｍｆ及び電荷蓄積膜４１ｆを含む。電荷蓄積膜４１ｆと第１膜５０Ｅとの間にメモリ膜用絶縁膜５１Ｍｆが位置する。電荷蓄積膜４１ｆと第２膜５０Ｇとの間にメモリ膜用絶縁膜５１Ｍｆが位置する。電荷蓄積膜４１ｆは、図１の第１電荷蓄積層４１に相当し、絶縁膜５１Ｍｆは、第１絶縁部材５１Ｍに相当する。
例えば、まず、第４孔Ｈ４及び第５孔Ｈ５のそれぞれにおいて露出する、第１膜５０Ｅ及び第２膜５０Ｇの表面にメモリ膜用絶縁膜５１Ｍｆを形成する。その後、メモリ膜用絶縁膜５１Ｍｆの表面に電荷蓄積膜４１ｆを形成する。
電荷蓄積膜４１ｆは、例えば、導電性である。電荷蓄積膜４１ｆは、例えば、ポリシリコンである。この場合には、フローティングゲート型のメモリが形成される。
このように、この例では、第４孔Ｈ４及び第５孔Ｈ５の形成の後で、第１機能膜Ｍｆ１の形成の前に、第４孔Ｈ４及び第５孔Ｈ５において露出する、第１膜５０Ｅ（例えば複数の第１膜５０Ｅ）及び第２膜５０Ｇ（例えば複数の第２膜５０Ｇ）を後退させる。これにより、Ｚ軸方向において、複数のメモリ部（電荷蓄積膜４１ｆ）が互いに分断される。
後述するように、電荷蓄積膜４１ｆは、例えば、非導電性でも良い。電荷蓄積膜４１ｆは、例えば、窒化シリコンなどを含む。この場合には、例えば、電荷蓄積型（例えばＭＯＮＯＳ型など）のメモリが形成される。この場合には、複数の第１膜５０Ｅ及び複数の第２膜５０Ｇの後退を省略しても良い。
図７（ｃ）に示すように、第１機能膜Ｍｆ１の形成の後、第４孔Ｈ４及び第５孔Ｈ５のサイズを大きくする。例えば、薬液処理または気相処理を実施することにより、これらの孔のサイズは拡大される。例えば、バッファードフッ酸を用いた処理が行われる。これにより、第１材料絶縁部ＩＭ１、第２材料絶縁部ＩＭ２及び第３材料絶縁部ＩＭ３において、実質的に同じエッチングレートが得られる。
図７（ｄ）に示すように、第１部材３０Ｍを形成する。第１部材３０Ｍは、第４孔Ｈ４の残余の空間及び第５孔Ｈ５の残余の空間において、第３方向（Ｚ軸方向）に沿って延びる。第１部材３０Ｍは、例えば、第３方向（Ｚ軸方向）に沿って延びる半導体部材を含む。例えば、複数の第１部材３０Ｍが設けられる。複数の第１部材３０Ｍは、例えば、第１〜第４半導体部材３１〜３４などを含む。複数の第１部材３０Ｍの１つは、例えば、第１半導体部材３１及び第１絶縁層５１Ｌを含む。複数の第１部材３０Ｍの別の１つは、例えば、第２半導体部材３２及び第２絶縁層５２Ｌを含む。
後述するように、別の実施形態では、第１部材３０Ｍは、第３方向（Ｚ軸方向）に沿って延びる導電部材を含んでも良い。
上記の例では、第１機能膜Ｍｆ１の形成の後で、第１部材３０Ｍの形成の前に、第４孔Ｈ４及び第５孔Ｈ５のサイズが拡大される。実施形態において、第４孔Ｈ４及び第５孔Ｈ５のサイズの拡大は、省略されても良い。
このような処理を経て、記憶装置１１０が形成される。上記の方法によれば、記憶密度の向上が可能な記憶装置の製造方法が提供できる。
上記の製造方法において、第１孔Ｈ１（図６（ａ）参照）の幅（サイズ）が、Ｚ軸方向（深さ方向）に沿って変化する場合がある。第１孔Ｈ１の幅は、例えば、Ｘ−Ｙ平面に沿った１つの方向の長さである。例えば、１つの例において、基体１０ｓまたは導電ベース部材１１）に近い位置における第１孔Ｈ１の幅は、基体１０ｓ（または導電ベース部材１１）から遠い近い位置における第１孔Ｈ１の幅よりも小さい場合がある。この他、第１孔Ｈ１の形成プロセスに応じて、第１孔Ｈ１の幅が、Ｚ軸方向（深さ方向）に沿って種々に変化しても良い。
このような場合に、例えば、２つの第４孔Ｈ４、及び、２つの第５孔Ｈ５のＸ−Ｙ平面内における位置が、Ｚ軸方向に沿って、連動して変化する場合がある。これに伴って、４つの半導体部材（第１〜第４半導体部材３１〜３４）の組みにおいて、これらの半導体部材の形状が連動して変化する場合がある。以下、この変化の例について説明する。
図８（ａ）〜図８（ｄ）は、第１実施形態に係る記憶装置の一部を例示する模式的断面図である。
図８（ａ）は、図７（ｄ）のＤ１−Ｄ２線断面図である。図８（ｂ）は、図７（ｄ）のＤ７−Ｄ８線断面図である。図８（ｃ）は、図７（ｄ）のＤ３−Ｄ４線断面図である。図８（ｄ）は、図７（ｄ）のＤ５−Ｄ６線断面図である。これらの図は、実施形態に係る記憶装置１１０ａを例示している。
図８（ａ）に示すように、第１半導体部材３１は、側面３１ｆを有する。側面３１ｆは、例えば、Ｙ軸方向において、第２領域５１Ｌｂと対向する。第２半導体部材３２は、側面３２ｆを有する。側面３２ｆは、例えば、Ｙ軸方向において、第４領域５２Ｌｂと対向する。側面３１ｆと側面３２ｆとの間のＹ軸方向に沿う距離ｄｙ１は、Ｚ軸方向に沿って変化する。この例では、第１高さ位置における距離ｄｙ１は、第２高さ位置における距離ｄｙ１よりも短い。なお、実施形態において、第１高さ位置及び第２高さ位置は、任意である。この例では、第１高さ位置と導電ベース部材１１との間のＺ軸方向に沿う距離は、第２高さ位置と導電ベース部材１１との間のＺ軸方向に沿う距離よりも短い。以降の図８〜図１０に記載した例においても同様である。
図８（ｂ）に示すように、第３半導体部材３３は、側面３３ｆを有する。側面３３ｆは、例えば、Ｙ軸方向において、第３絶縁層５３Ｌの領域５３Ｌｂと対向する。第４半導体部材３４は、側面３４ｆを有する。側面３４ｆは、例えば、Ｙ軸方向において、第４絶縁層５４Ｌの領域５４Ｌｂと対向する。側面３３ｆと側面３４ｆとの間のＹ軸方向に沿う距離ｄｙ２は、Ｚ軸方向に沿って変化する。この例では、第１高さ位置における距離ｄｙ２は、第２高さ位置における距離ｄｙ２よりも短い。
図８（ｃ）に示すように、第１半導体部材３１は、側面３１ｇを有する。側面３１ｇは、例えば、Ｘ軸方向において、第１絶縁層５１Ｌと対向する。第３半導体部材３３は、側面３３ｇを有する。側面３３ｇは、例えば、Ｘ軸方向において、第３絶縁層５３Ｌと対向する。側面３１ｇと側面３３ｇとの間のＸ軸方向に沿う距離ｄｘ１は、Ｚ軸方向に沿って変化する。この例では、第１高さ位置における距離ｄｘ１は、第２高さ位置における距離ｄｘ１よりも短い。
図８（ｄ）に示すように、第２半導体部材３２は、側面３２ｇを有する。側面３２ｇは、例えば、Ｘ軸方向において、第２絶縁層５２Ｌと対向する。第４半導体部材３４は、側面３４ｇを有する。側面３４ｇは、例えば、Ｘ軸方向において、第４絶縁層５４Ｌと対向する。側面３２ｇと側面３４ｇとの間のＸ軸方向に沿う距離ｄｘ２は、Ｚ軸方向に沿って変化する。この例では、第１高さ位置における距離ｄｘ２は、第２高さ位置における距離ｄｘ２よりも短い。
例えば、Ｚ軸方向の単位長さ当たりの距離ｄｙ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｄｙ２の変化と実質的に等しい。例えば、前者は、後者の０．８倍以上１．２倍以下である。
例えば、Ｚ軸方向の単位長さ当たりの距離ｄｘ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｄｘ２の変化と実質的に等しい。例えば、前者は、後者の０．８倍以上１．２倍以下である。
例えば、Ｚ軸方向の単位長さ当たりの距離ｄｙ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｄｘ１の変化と実質的に等しい。例えば、前者は、後者の０．８倍以上１．２倍以下である。
例えば、Ｚ軸方向の単位長さ当たりの距離ｄｙ２の変化は、Ｚ軸方向の単位長さ当たりの距離ｄｘ２の変化と実質的に等しい。例えば、前者は、後者の０．８倍以上１．２倍以下である。
図９（ａ）〜図９（ｄ）は、第１実施形態に係る記憶装置の一部を例示する模式的断面図である。
図９（ａ）〜図９（ｄ）は、図８（ａ）〜図８（ｄ）にそれぞれ対応する断面図である。これらの図は、実施形態に係る記憶装置１１０ｂを例示している。
記憶装置１１０ｂにおいては、距離ｄｙ１、距離ｄｙ２、距離ｄｘ１、及び、距離ｄｘ２は、Ｚ軸方向に沿って、増減する。
図１０（ａ）〜図１０（ｄ）は、第１実施形態に係る記憶装置の一部を例示する模式的断面図である。
図１０（ａ）〜図１０（ｄ）は、図８（ａ）〜図８（ｄ）にそれぞれ対応する断面図である。これらの図は、実施形態に係る記憶装置１１０ｃを例示している。
記憶装置１１０ｃにおいては、距離ｄｙ１、距離ｄｙ２、距離ｄｘ１、及び、距離ｄｘ２のそれぞれにおいて、第１高さ位置における値よりも、第２高さ位置における値の方が大きい。この場合も、第１高さ位置と導電ベース部材１１との間のＺ軸方向に沿う距離は、第２高さ位置と導電ベース部材１１との間のＺ軸方向に沿う距離よりも短い。
このように、４つの半導体部材（第１〜第４半導体部材３１〜３４）の組みにおいて、これらの半導体部材の形状が連動して変化する。これにより、上記のような、距離ｄｙ１、距離ｄｙ２、距離ｄｘ１、及び、距離ｄｘ２における、Ｚ軸方向に沿った変化が生じる。
上記の記憶装置１１０ｂ及び１１０ｃにおいても、例えば、Ｚ軸方向の単位長さ当たりの距離ｄｙ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｄｙ２の変化の０．８倍以上１．２倍以下である。例えば、Ｚ軸方向の単位長さ当たりの距離ｄｘ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｄｘ２の変化の０．８倍以上１．２倍以下である。
例えば、Ｚ軸方向の単位長さ当たりの距離ｄｙ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｄｘ１の０．８倍以上１．２倍以下である。例えば、Ｚ軸方向の単位長さ当たりの距離ｄｙ２の変化は、Ｚ軸方向の単位長さ当たりの距離ｄｘ２の変化の０．８倍以上１．２倍以下である。
上記の製造方法において、第１材料絶縁部ＩＭ１の材料は、第３材料絶縁部ＩＭ３の材料とは異なる。これらの材料において、互いにエッチングレートが異なる。このため、例えば、第１材料絶縁部ＩＭ１及び第３材料絶縁部ＩＭ３を同時に加工したときに、得られる形状が互いに異なっても良い。このような形状の違いが、製造後の記憶装置において観察される場合がある。以下、このような形状の違いの例について説明する。
図１１（ａ）〜図１１（ｄ）は、第１実施形態に係る記憶装置の一部を例示する模式的断面図である。
図１１（ａ）〜図１１（ｄ）は、図８（ａ）〜図８（ｄ）にそれぞれ対応する断面図である。これらの図は、実施形態に係る記憶装置１１０ｄを例示している。
記憶装置１１０ｄにおいては、例えば、Ｚ軸方向の単位長さ当たりの距離ｄｙ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｄｙ２の変化の０．８倍以上１．２倍以下である。例えば、Ｚ軸方向の単位長さ当たりの距離ｄｘ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｄｘ２の変化の０．８倍以上１．２倍以下である。
一方、記憶装置１１０ｄにおいては、例えば、Ｚ軸方向の単位長さ当たりの距離ｄｙ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｄｘ１と、異なっても良い。例えば、Ｚ軸方向の単位長さ当たりの距離ｄｙ２の変化は、Ｚ軸方向の単位長さ当たりの距離ｄｘ２と異なっても良い。
上記の例では、複数の第１膜５０Ｅ及び複数の第２膜５０Ｇは、導電性である。一方、複数の第３膜５０Ｆ及び複数の第４膜５０Ｈは、絶縁性である。この場合には、複数の第１膜５０Ｅは、複数の第１電極層２１Ａ（例えば第１導電層２１など）となる。複数の第２膜５０Ｇは、複数の第２電極層２２Ａ（例えば第２導電層２１など）となる。複数の第３膜５０Ｆ及び複数の第４膜５０Ｈは、例えば、層間絶縁領域８０ｒの少なくとも一部となる。
上記の製造方法において、以下に説明するリプレイス法が用いられても良い。例えば、複数の第１膜５０Ｅ及び複数の第２膜５０Ｇは、犠牲層として機能する。複数の第１膜５０Ｅ及び複数の第２膜５０Ｇの材料は、複数の第３膜５０Ｆ及び複数の第４膜５０Ｈの材料とは異なる。
図１２は、第１実施形態に係る記憶装置の製造方法を例示する模式的断面図である。
図１２は、第１部材３０Ｍが形成された後の状態を例示している。図１２に示すように、例えば、上記の第１部材３０Ｍを形成した後に、第１膜５０Ｅ（複数の第１膜５０Ｅ）及び第２膜５０Ｇ（複数の第２膜５０Ｇ）を除去する。そして、除去により形成された空間に導電材料を埋め込む。この導電材料により、複数の第１電極層２１Ａ（例えば第１導電層２１など）及び複数の第２電極層２２Ａ（例えば第２導電層２１など）が得られる。
（第２実施形態）
図１３は、第２実施形態に係る記憶装置を例示する模式的断面図である。
図１３は、図４に対応する断面図である。
図１３に示すように、本実施形態に係る記憶装置１２０においても、第１導電層２１、第２導電層２２、第１半導体部材３１、第２半導体部材３２、第１電荷蓄積部材４１、第１絶縁部材５１Ｍ、第１絶縁層５１Ｌ、第２電荷蓄積部材４２、第２絶縁部材５２Ｍ及び第２絶縁層５２Ｌが設けられる。記憶装置１２０においては、第１電荷蓄積部材４１及び第２電荷蓄積部材４２は非導電性（例えば絶縁性）である。これ以外は、記憶装置１１０と同様である。
例えば、第１電荷蓄積部材４１及び第２電荷蓄積部材４２の少なくともいずれかは、例えば、シリコン及び窒素を含む。第１電荷蓄積部材４１及び第２電荷蓄積部材４２の少なくともいずれかは、窒化シリコン、ポリシリコン、金属、有機金属錯体、及び、金属化合物（例えば金属酸化物及び金属窒化物）よりなる群から選択された少なくとも１つを含んでも良い。上記のポリシリコンは、不純物を含んでも良い。上記のポリシリコンは、例えば、Ｂ、Ｐ及びＡｓよりなる群から選択された少なくとも１つを含んでも良い。記憶装置１２０においても、記憶密度の向上が可能な記憶装置を提供できる。
図１４及び図１５は、第２実施形態に係る別の記憶装置を例示する模式的断面図である。
図１４は、図１５のＡ１−Ａ３線に対応する断面図である。図１５は、図３に対応する断面図である。
図１４に示すように、本実施形態に係る別の記憶装置１２１においては、第１導電層２１及び第２導電層２２が後退していない。記憶装置１２１においては、第１電荷蓄積部材４１及び第２電荷蓄積部材４２は非導電性（例えば絶縁性）である。このため、図１５に示すように、第１電荷蓄積部材４１は、Ｚ軸方向に並ぶ複数の第１電極層２１Ａにおいて連続的に設けられても良い。第２電荷蓄積部材４２は、Ｚ軸方向に並ぶ複数の第２電極層２２Ａにおいて連続的に設けられても良い。
例えば、１つの第１電荷蓄積部材４１の一部が、複数の第１電極層２１Ａの１つ（例えば第１導電層２１）に対向する。１つの第１電荷蓄積部材４１の別の一部が、複数の第１電極層２１Ａの別の１つ（例えば導電層２１ａ（図３参照））に対向しても良い。
例えば、１つの第２電荷蓄積部材４２の一部が、複数の第２電極層２２Ａの１つ（例えば第２導電層２２）に対向する。１つの第２電荷蓄積部材４２の別の一部が、複数の第２電極層２２Ａの別の１つ（例えば導電層２２ａ（図３参照））に対向しても良い。記憶装置１２１においても、記憶密度の向上が可能な記憶装置を提供できる。
記憶装置１２０及び１２１の製造においては、例えば、第１機能膜Ｍｆ１の形成において、絶縁性の膜を形成する。例えば、図７（ｂ）に例示した処理において、第４孔Ｈ４及び第５孔Ｈ５のそれぞれにおいて露出する、第１膜５０Ｅ及び第２膜５０Ｇの表面に、シリコン、金属、シリコン窒化物、シリコン酸化物、金属窒化物、及び、金属酸化物よりなる群から選択された少なくとも１つを含む膜を形成する。この膜は、例えば、窒化シリコンを含む。この膜が、例えば、第１電荷蓄積部材４１及び第２電荷蓄積部材４２となる。
（第３実施形態）
図１６及び図１７は、第３実施形態に係る記憶装置を例示する模式的断面図である。
図１６は、図１７のＥ１−Ｅ２線に対応する断面図である。図１７は、図１６のＦ１−Ｆ２線に対応する断面図である。
図１６及び図１７に示すように、本実施形態に係る記憶装置１３０において、第１導電層２１、第２導電層２２、第１導電部材６１、第２導電部材６２、第１抵抗変化部材７１、第２抵抗変化部材７２及び絶縁部８０が設けられる。
第１導電層２１は、第１方向（例えばＸ軸方向）に沿って延びる。第２導電層２２は、第２方向において第１導電層２１と離れる。第２方向は、第１方向と交差する。この例では、第２方向は、Ｙ軸方向である。第２導電層２２は、第１方向に沿って延びる。
図１７に示すように、第１導電部材６１は、第３方向に沿って延びる。第３方向は、第１方向及び第２方向を含む平面（Ｘ−Ｙ平面）と交差する。第３方向は、例えば、Ｚ軸方向である。第１導電部材６１は、第１導電層２１と第２導電層２２との間を通過する。第２導電部材６２は、第３方向に沿って延びる。第２導電部材６２は、第１導電部材６１と第２導電層２２との間を通過する。第１導電部材６１の少なくとも一部は、第１導電層２１と第２導電層２２との間に位置する。第２導電部材６２の少なくとも一部は、第１導電部材６１と第２導電層２２との間に位置する。
第１抵抗変化部材７１は、第１導電層２１と第１導電部材６１との間に設けられる。第２抵抗変化部材７２は、第２導電層２２と第２導電部材６２との間に設けられる。
第１抵抗変化部材７１及び第２抵抗変化部材７２は、例えば、希土類金属、カルコゲナイド、モット絶縁体、強誘電体、有機分子及び有機金属よりなる群から選択された少なくとも１つの元素と、酸素と、を含む。第１抵抗変化部材７１及び第２抵抗変化部材７２は、例えば、酸化チタン（例えば、ＴｉＯｘなど）を含む。第１抵抗変化部材７１及び第２抵抗変化部材７２は、例えば、Ｇｅ、Ｓｂ及びＴｅを含んでも良い。第１抵抗変化部材７１及び第２抵抗変化部材７２は、例えば、ＧＳＴ材料を含んでも良い。
第１抵抗変化部材７１及び第２抵抗変化部材７２は、相転移型の材料を含んでも良い。第１抵抗変化部材７１及び第２抵抗変化部材７２は、イオンメモリ（例えば、フィラメント型）の材料を含んでも良い。例えば、第１抵抗変化部材７１は、第１絶縁材料部（例えば酸化シリコンなど）と、第１導電層２１及び第１導電部材６１の少なくともいずれかに含まれる元素と、を含んでも良い。第１導電層２１及び第１導電部材６１の少なくともいずれかに含まれる元素（例えば、Ａｇなど）が、例えば、フィラメントとなる。
図１６に示すように、絶縁部８０は、第１絶縁領域８０ａ及び第２絶縁領域８０ｂを含む。第１絶縁領域８０ａは、第１抵抗変化部材７１と第２抵抗変化部材７２との間に位置する。第２絶縁領域８０ｂから第１導電部材６１に向かう方向は、第１方向（Ｘ軸方向）に沿う。
記憶装置１３０においても、第２絶縁領域８０ｂに含まれる材料は、第１絶縁領域８０ａに含まれる材料とは異なる。
記憶装置１３０は、例えば、記憶装置１１０の製造方法の一部を変更することで製造できる。記憶装置１３０においても、Ｙ軸方向に並ぶ２つの導電層（第１導電層２１及び第２導電層２２）の間に、２つの導電部材（第１導電部材６１及び第２導電部材６２）が設けられる。これにより、記憶密度の向上が可能な記憶装置を提供できる。例えば、このような２つの導電部材のＹ軸方向における間隔（例えばピッチ）は小さくできる。
この例では、第１整流層６１Ａ及び第２整流層６２Ａがさらに設けられる。第１整流層６１Ａは、第１抵抗変化部材７１と第１導電層２１との間、及び、第１抵抗変化部材７１と第１導電部材６１との間の少なくともいずれかに設けられる。第２整流層６２Ａは、第２抵抗変化部材７２と第２導電層２２との間、及び、第２抵抗変化部材７２と第２導電部材６２との間の少なくともいずれかに設けられる。これらの整流層は、例えば、半導体膜を含む。これらの整流層は、例えば、ダイオードを含む。これらの整流層は、例えば、ｐｉｎ型ダイオードまたはｐｎ型ダイオードを含む。これらの整流層は、例えば、ショットキー型ダイオードを含んでも良い。これらの整流層を設けることで、誤書き込みなどの誤動作が抑制できる。
記憶装置１３０において、上記の構成が繰り返し設けられても良い。図１６に示すように、例えば、第３導電部材６３及び第４導電部材６４がさらに設けられ、第３抵抗変化部材７３及び第４抵抗変化部材７４がさらに設けられても良い。そして、第３整流層６３Ａ及び第４整流層６４Ａがさらに設けられも良い。
図１６に示すように、記憶装置１３０の１つの例において、第１導電層２１及び第２導電層２２は、選択トランジスタＳＴｒに接続される。
以下、記憶装置１３０の製造方法の例について説明する。
例えば、図５（ａ）及び図５（ｂ）、及び、図６（ａ）〜図６（ｆ）に関して説明した処理と同様の処理を行う。この後、以下の処理を行う。
図１８（ａ）〜図１８（ｄ）は、第３実施形態に係る記憶装置の製造方法を例示する模式的断面図である。
図１８（ａ）に示すように、この例でも、第４孔Ｈ４及び第５孔Ｈ５の形成の後に、第４孔Ｈ４及び第５孔Ｈ５において露出する、第１膜５０Ｅ（例えば複数の第１膜５０Ｅ）及び第２膜５０Ｇ（例えば複数の第２膜５０Ｇ）を後退させる。
図１８（ｂ）に示すように、第４孔Ｈ４及び第５孔Ｈ５のそれぞれにおいて露出する、第１膜５０Ｅ（例えば複数の第１膜５０Ｅ）及び第２膜５０Ｇ（例えば複数の第２膜５０Ｇ）の表面に第１機能膜Ｍｆａを形成する。第１機能膜Ｍｆａは、例えば、抵抗変化部材（例えば、第１抵抗変化部材７１、第２抵抗変化部材７２、第３抵抗変化部材７３及び第４抵抗変化部材７４など）となる。第１機能膜Ｍｆａは、例えば、希土類金属、カルコゲナイド、モット絶縁体、強誘電体、有機分子及び有機金属よりなる群から選択された少なくとも１つの元素と、酸素と、を含む。第１機能膜Ｍｆａは、例えば、ＧＳＴ材料を含んでも良い。
図１８（ｃ）に示すように、第１機能膜Ｍｆａの形成の後、第４孔Ｈ４及び第５孔Ｈ５のサイズを大きくする。
図１８（ｄ）に示すように、第１部材３０Ｍを形成する。第１部材３０Ｍは、第４孔Ｈ４の残余の空間及び第５孔Ｈ５の残余の空間において、第３方向（Ｚ軸方向）に沿って延びる。この例では、第１部材３０Ｍは、第３方向（Ｚ軸方向）に沿って延びる導電部材を含む。例えば、複数の第１部材３０Ｍが設けられる。複数の第１部材３０Ｍは、例えば、第１〜第４導電部材６１〜６４などを含む。
例えば、複数の第１部材３０Ｍの１つは、例えば、第１導電部材６１及び第１整流層６１Ａを含む。複数の第１部材３０Ｍの別の１つは、例えば、第２導電部材６２及び第２整流層６２Ａを含む。例えば、上記の処理により、記憶装置１３０が製造できる。
記憶装置１３０の製造においても、例えば、２つの第４孔Ｈ４、及び、２つの第５孔Ｈ５のＸ−Ｙ平面内における位置が、Ｚ軸方向に沿って、連動して変化する場合がある。これに伴って、４つの導電部材（第１〜第４導電部材６１〜６４）の組みにおいて、これらの導電部材の形状が連動して変化する場合がある。以下、この変化の例について説明する。
図１９（ａ）〜図１９（ｄ）は、第３実施形態に係る記憶装置の一部を例示する模式的断面図である。
図１９（ａ）は、図１８（ｄ）のＧ１−Ｇ２線断面図である。図１９（ｂ）は、図１８（ｄ）のＧ７−Ｇ８線断面図である。図１９（ｃ）は、図１８（ｄ）のＧ３−Ｇ４線断面図である。図１９（ｄ）は、図１８（ｄ）のＧ５−Ｇ６線断面図である。これらの図は、実施形態に係る記憶装置１３０ａを例示している。
図１９（ａ）に示すように、第１導電部材６１は、側面６１ｆを有する。側面６１ｆは、例えば、Ｙ軸方向において、第２導電部材６２の側の面である。第２導電部材６２は、側面６２ｆを有する。側面６２ｆは、例えば、Ｙ軸方向において、第１導電部材６１の側の面である。側面６１ｆと側面６２ｆとの間のＹ軸方向に沿う距離ｅｙ１は、Ｚ軸方向に沿って変化する。この例では、第１高さ位置における距離ｅｙ１は、第２高さ位置における距離ｅｙ１よりも短い。第１高さ位置と導電ベース部材１１との間のＺ軸方向に沿う距離は、第２高さ位置と導電ベース部材１１との間のＺ軸方向に沿う距離よりも短い。
図１９（ｂ）に示すように、第３導電部材６３は、側面６３ｆを有する。側面６３ｆは、例えば、Ｙ軸方向において、第４導電部材６４の側の面である。第４導電部材６４は、側面６４ｆを有する。側面６４ｆは、例えば、Ｙ軸方向において、第３導電部材６３の側の面である。側面６３ｆと側面６４ｆとの間のＹ軸方向に沿う距離ｅｙ２は、Ｚ軸方向に沿って変化する。この例では、第１高さ位置における距離ｅｙ２は、第２高さ位置における距離ｄｙ２よりも短い。
図１９（ｃ）に示すように、第１導電部材６１は、側面６１ｇを有する。側面６１ｇは、例えば、Ｘ軸方向において、第３導電部材６３の側の面である。第３導電部材６３は、側面６３ｇを有する。側面６３ｇは、例えば、Ｘ軸方向において、第１導電部材６１の側の面である。側面６１ｇと側面６３ｇとの間のＸ軸方向に沿う距離ｅｘ１は、Ｚ軸方向に沿って変化する。この例では、第１高さ位置における距離ｅｘ１は、第２高さ位置における距離ｅｘ１よりも短い。
図１９（ｄ）に示すように、第２導電部材６２は、側面６２ｇを有する。側面６２ｇは、例えば、Ｘ軸方向において、第４導電部材６４の側の面である。第４導電部材６４は、側面６４ｇを有する。側面６４ｇは、例えば、Ｘ軸方向において、第２導電部材６２の側の面である。側面６２ｇと側面６４ｇとの間のＸ軸方向に沿う距離ｅｘ２は、Ｚ軸方向に沿って変化する。この例では、第１高さ位置における距離ｅｘ２は、第２高さ位置における距離ｅｘ２よりも短い。
例えば、Ｚ軸方向の単位長さ当たりの距離ｅｙ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｅｙ２の変化と実質的に等しい。例えば、前者は、後者の０．８倍以上１．２倍以下である。
例えば、Ｚ軸方向の単位長さ当たりの距離ｅｘ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｅｘ２の変化と実質的に等しい。例えば、前者は、後者の０．８倍以上１．２倍以下である。
例えば、Ｚ軸方向の単位長さ当たりの距離ｅｙ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｅｘ１の変化と実質的に等しい。例えば、前者は、後者の０．８倍以上１．２倍以下である。
例えば、Ｚ軸方向の単位長さ当たりの距離ｅｙ２の変化は、Ｚ軸方向の単位長さ当たりの距離ｅｘ２の変化と実質的に等しい。例えば、前者は、後者の０．８倍以上１．２倍以下である。
図２０（ａ）〜図２０（ｄ）は、第３実施形態に係る記憶装置の一部を例示する模式的断面図である。
図２０（ａ）〜図２０（ｄ）は、図１９（ａ）〜図１９（ｄ）にそれぞれ対応する断面図である。これらの図は、実施形態に係る記憶装置１３０ｂを例示している。
記憶装置１３０ｂにおいては、距離ｅｙ１、距離ｅｙ２、距離ｅｘ１、及び、距離ｅｘ２は、Ｚ軸方向に沿って、増減する。
図２１（ａ）〜図２１（ｄ）は、第３実施形態に係る記憶装置の一部を例示する模式的断面図である。
図２１（ａ）〜図２１（ｄ）は、図１９（ａ）〜図１９（ｄ）にそれぞれ対応する断面図である。これらの図は、実施形態に係る記憶装置１３０ｃを例示している。
記憶装置１３０ｃにおいては、距離ｅｙ１、距離ｅｙ２、距離ｅｘ１、及び、距離ｅｘ２のそれぞれにおいて、第１高さ位置における値よりも、第２高さ位置における値の方が大きい。この場合も、第１高さ位置と導電ベース部材１１との間のＺ軸方向に沿う距離は、第２高さ位置と導電ベース部材１１との間のＺ軸方向に沿う距離よりも短い。
このように、４つの導電部材（第１〜第４導電部材６１〜６４）の組みにおいて、これらの導電部材の形状が連動して変化する。これにより、上記のような、距離ｅｙ１、距離ｅｙ２、距離ｅｘ１、及び、距離ｅｘ２における、Ｚ軸方向に沿った変化が生じる。
上記の記憶装置１３０ｂ及び１３０ｃにおいても、例えば、Ｚ軸方向の単位長さ当たりの距離ｅｙ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｅｙ２の変化の０．８倍以上１．２倍以下である。例えば、Ｚ軸方向の単位長さ当たりの距離ｅｘ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｅｘ２の変化の０．８倍以上１．２倍以下である。
例えば、Ｚ軸方向の単位長さ当たりの距離ｅｙ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｅｘ１の０．８倍以上１．２倍以下である。例えば、Ｚ軸方向の単位長さ当たりの距離ｅｙ２の変化は、Ｚ軸方向の単位長さ当たりの距離ｅｘ２の変化の０．８倍以上１．２倍以下である。
上記の製造方法において、第１材料絶縁部ＩＭ１の材料は、第３材料絶縁部ＩＭ３の材料とは異なる。これらの材料において、互いにエッチングレートが異なる。このため、例えば、第１材料絶縁部ＩＭ１及び第３材料絶縁部ＩＭ３を同時に加工したときに、得られる形状が互いに異なっても良い。このような形状の違いが、製造後の記憶装置において観察される場合がある。以下、このような形状の違いの例について説明する。
図２２（ａ）〜図２２（ｄ）は、第３実施形態に係る記憶装置の一部を例示する模式的断面図である。
図２２（ａ）〜図２２（ｄ）は、図１９（ａ）〜図１９（ｄ）にそれぞれ対応する断面図である。これらの図は、実施形態に係る記憶装置１３０ｄを例示している。
記憶装置１３０ｄにおいては、例えば、Ｚ軸方向の単位長さ当たりの距離ｅｙ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｅｙ２の変化の０．８倍以上１．２倍以下である。例えば、Ｚ軸方向の単位長さ当たりの距離ｅｘ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｅｘ２の変化の０．８倍以上１．２倍以下である。
一方、記憶装置１３０ｄにおいては、例えば、Ｚ軸方向の単位長さ当たりの距離ｅｙ１の変化は、Ｚ軸方向の単位長さ当たりの距離ｅｘ１と、異なっても良い。例えば、Ｚ軸方向の単位長さ当たりの距離ｅｙ２の変化は、Ｚ軸方向の単位長さ当たりの距離ｅｘ２と異なっても良い。
第３実施形態においては、例えば、２端子抵抗変化型メモリが製造される。例えば、メモリストリングにおいて、ビット線金属（例えば第１導電部材６１など）が、基板（基体１０ｓ）に対して垂直に延びる。メモリセルに含まれる膜の材料が、第１実施形態とは異なる。第３実施形態においても、トレンチＴｒに、２種類のシリコン酸化膜が埋め込まれる。１つの孔から、ウェットエッチングと、高被覆性の成膜手法と、を用いて、４か所に孔が形成される。
（第４実施形態）
本実施形態においては、１つの孔（第１孔）から、８個以上の孔が形成される。
図２３（ａ）〜図２３（ｆ）は、第４実施形態に係る記憶装置の製造方法を例示する模式的断面図である。
図２４（ａ）〜図２４（ｅ）は、第４実施形態に係る記憶装置の製造方法を例示する模式的断面図である。
図２３（ａ）に示すように、第１構造体ＳＴ１及び第２構造体ＳＴ２に第１孔Ｈ１が形成される。第１構造体ＳＴ１は、第１膜５０Ｅを含む。第２構造体ＳＴ２は第２膜５０Ｇを含む。
図２３（ｂ）に示すように、第１孔Ｈ１において露出する第１材料絶縁部ＩＭ１及び第２材料絶縁部ＩＭ２を後退させる。第１孔Ｈ１のサイズが拡大する。
図２３（ｃ）に示すように、この後、第１孔Ｈ１に第４材料の膜を形成する。第４材料から第４構造体ＳＴ４が形成される。第４材料（第４構造体ＳＴ４）は、例えば、アモルファスシリコンである。第４構造体ＳＴ４は、第２孔Ｈ２を有する。
図２３（ｄ）に示すように、第４構造体ＳＴ４の一部を除去して第３孔Ｈ３を形成する。例えば、第２孔Ｈ２のサイズを拡大することで、第３孔Ｈ３が形成される。例えば、４か所の隙間に柱状のシリコン（第４材料の膜）が残る。第１残存部分ＳＴＰ１及び第２残存部分ＳＴＰ２が残る。
図２３（ｅ）に示すように、第３孔Ｈ３に例えば、酸化シリコンの構造体ＳＴａ４を形成する。構造体ＳＴａ４は、孔Ｈａ３を有する。
図２３（ｆ）に示すように、構造体ＳＴａ４の一部を除去して孔Ｈａ３のサイズが拡大される。
図２４（ａ）に示すように、サイズが拡大された孔Ｈａ３の一部に、第４材料の膜を形成して構造体ＳＴａ４が形成される。第４材料の膜（構造体ＳＴａ４）は、例えば、アモルファスシリコンである。構造体ＳＴａ４は、孔Ｈｂ３を有する。
図２４（ｂ）に示すように、構造体ＳＴａ４の一部を除去して、孔Ｈｂ３のサイズを拡大する。例えば、４か所の隙間に柱状のシリコン（第４材料の膜）が残る。これにより、第３残存部分ＳＴＰ３及び第４残存部分ＳＴＰ４が残る。
図２４（ｃ）に示すように、孔Ｈｂ３に第５材料を埋め込んで、第５材料から第５構造体ＳＴ５を形成する。第５構造体ＳＴ５は、第３方向（Ｚ軸方向）に沿って延びる。第５材料は、例えば、シリコン酸化膜である。
図２４（ｄ）に示すように、第５構造体ＳＴ５の形成の後に、第１残存部分ＳＴＰ１、第２残存部分ＳＴＰ２、第３残存部分ＳＴＰ３及び第４残存部分ＳＴＰ４を除去する。これにより、第４孔Ｈ４、第５孔Ｈ５、孔Ｈ６及び孔Ｈ７が形成される。
図２４（ｅ）に示すように、第４孔Ｈ４、第５孔Ｈ５、孔Ｈ６及び孔Ｈ７の形成の後に、第４孔Ｈ４、第５孔Ｈ５、孔Ｈ６及び孔Ｈ７において露出する、第１膜５０Ｅ及び第２膜５０Ｇを後退させる。
その後、これらの孔のそれぞれにおいて露出する、第１膜５０Ｅ（例えば複数の第１膜５０Ｅ）、及び、第２膜５０Ｇ（例えば複数の第２膜５０Ｇ）の表面に第１機能膜Ｍｆ１を形成する。これ以降、例えば、図７（ｃ）及び図７（ｄ）に関して説明した処理を実施することで、記憶装置が形成できる。
この例では、１つの第１孔Ｈ１に基づいて、２つの第４孔Ｈ４、２つの第５孔Ｈ５、２つの孔Ｈ６及び２つの孔Ｈ７が形成される。
上記において、図２３（ｃ）〜図２３（ｆ）に例示した処理を繰り返すことで、１つの第１孔Ｈ１に基づいて、４Ｍ個（Ｍは１以上の整数）を形成することができる。
図２５は、第４実施形態に係る別の記憶装置の製造方法を例示する模式的断面図である。
図２５は、図２４（ｅ）に対応する断面図である。
この例では、図２３（ｃ）〜図２３（ｆ）に例示した処理が、さらに繰り返される。これにより、図２５に示すように、１つの第１孔Ｈ１に基づいて、２つの第４孔Ｈ４、２つの第５孔Ｈ５、２つの孔Ｈ６、２つの孔Ｈ７、２つの孔Ｈ８及び２つの孔Ｈ９が形成される。
図２６は、第１実施形態に係る記憶装置を例示する模式的断面図である。
図２６は、図１のＢ３−Ｂ４線断面図である。図２６に示すように、記憶装置１１０において、絶縁部ＩＭ４、絶縁部ＩＭ５及び絶縁部ＩＭ６が設けられる。これらの絶縁部は、Ｚ軸方向に沿っている。これらの絶縁部から第３半導体部材３３に向かう方向は、第２方向（Ｙ軸方向）に沿う。絶縁部ＩＭ４から第６半導体部材３６に向かう方向は、第１方向（Ｘ軸方向）に沿う。
例えば、絶縁部ＩＭ４は、第１材料絶縁部ＩＭ１（図６（ａ）参照）と同様に形成される。絶縁部ＩＭ５は、第２材料絶縁部ＩＭ２（図６（ａ）参照）と同様に形成される。絶縁部ＩＭ６は、第３材料絶縁部ＩＭ３（図６（ａ）参照）と同様に形成される。
図２７は、第２実施形態に係る別の記憶装置を例示する模式的断面図である。
図２７は、図１のＢ３−Ｂ４線断面に対応する断面図である。図２７に示すように、記憶装置１２１において、絶縁部ＩＭ４、絶縁部ＩＭ５及び絶縁部ＩＭ６が設けられる。
上記の実施形態においては、例えば、３次元メモリが提供される。３次元メモリにおいて、ビット密度の向上が求められている。３次元メモリにおいては、高アスペクト比のホール加工が行われる。実施形態においては、１つの孔に基づいて、複数の孔が形成される。これにより、高密度なメモリで提供できる。
例えば、１つの孔に基づいた、4つのフローティングゲートを有する３Ｄメモリが提供される。例えば、１つの孔に基づいた、４つの電荷蓄積部材を有する３Ｄメモリが提供される。例えば、１つの孔に基づいた、４つのＲｅＲＡＭセルを有するメモリが提供される。例えば、１つの孔に基づいた、4つのＰＣＭ（phase change memory）セルを有するメモリが提供される。
例えば、１つの孔を基にして、８分割、１２分割または１６分割されたセルが設けられる。例えば、１つの孔を基にして、４Ｍ個（Ｍは１以上の整数）の孔が形成される。
実施形態に係る製造方法において、例えば、メモリセルのワード線がリプレイス法により形成されても良い。実施形態に係る製造方法において、縦型のゲートトランジスタが得られても良い。
実施形態においては、例えば、１つの平面上において、１つの孔の複数の場所から膜（第１膜５０Ｅ及び第２膜５０Ｇ）が後退され、メモセルが埋め込まれる。これにより、１つの孔から４Ｍ個（Ｍは１以上の整数）のメモリセルが形成される。実施形態に係る製造方法は、例えば、メモリストリングスを基板に対して垂直に延びる記憶装置に適用される。
実施形態においては、例えば、複数のワードの１つと、複数のビット線の１つと、がクロスする位置にメモリセルが設けられる。例えば、セレクトゲート及びグローバルビット線の少なくともいずれかを微細化することができる。例えば、ワード線駆動トランジスタの数を減らすことができる。
上記の実施形態によれば、例えば、記憶密度の向上が可能な記憶装置及び記憶装置の製造方法が提供される。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、記憶装置に含まれる導電層、半導体部材、電荷蓄積部材、抵抗変化部材、絶縁部材、絶縁層及び絶縁部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した記憶装置及び記憶装置の製造方法を基にして、当業者が適宜設計変更して実施し得る全ての記憶装置及び記憶装置の製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ｓ…基体、 １１…導電ベース部材、 ２１、２２…第１、第２導電層、 ２１Ａ、２２Ａ…電極層、 ２１ａ、２２ａ…導電層、 ３０Ｍ…第１部材、 ３１〜３６…第１〜第６半導体部材、 ３１Ｃ、３２Ｃ…第１、第２コア部、 ３１ｆ、３１ｇ、３２ｆ、３２ｇ、３３ｆ、３３ｇ、３４ｆ、３４ｇ…側面、 ４１〜４６…第１〜第６電荷蓄積部材、 ４１ｆ…電荷蓄積膜、 ５０Ｅ〜５０Ｈ…第１〜第４膜、 ５１Ｌ〜５６Ｌ…第１〜第６絶縁層、 ５１Ｌａ…第１領域、 ５１Ｌｂ…第２領域、 ５１Ｍ〜５６Ｍ…第１〜第６絶縁部材、 ５１Ｍｆ…メモリ膜用絶縁膜、 ５２Ｌａ…第３領域、 ５２Ｌｂ…第４領域、 ５３Ｌｂ、５４Ｌｂ…領域、 ５８…配線層、 ６１〜６４…第１〜第４導電部材、 ６１Ａ〜６４Ａ…第１〜第４整流層、 ６１ｆ、６１ｇ、６２ｆ、６２ｇ、６３ｆ、６３ｇ、６４ｆ、６４ｇ…側面、 ７１〜７４…第１〜第４抵抗変化部材、 ８０…絶縁部、 ８０ａ〜８０ｈ…第１〜第８絶縁領域、 ８０ｉ、８０ｊ…絶縁領域、 ８０ｒ…層間絶縁領域、 ８０ｓ…絶縁領域、 １１０、１１０ａ〜１１０ｃ、１２０、１２１、１３０、１３０ａ〜１３０ｄ…記憶装置、 Ｈ１〜Ｈ５…第１〜第５孔、 Ｈ６〜Ｈ９…孔、 Ｈａ３、Ｈｂ３…孔、 ＩＭ１〜ＩＭ３…第１〜第３材料絶縁部、 ＩＭ４〜ＩＭ６…絶縁部、 Ｌ１〜Ｌ３…第１〜第３配線、 Ｍｆ１、Ｍｆａ…第１機能膜、 ＳＴ１〜ＳＴ５、ＳＴａ４…第１〜第５構造体、 ＳＴＰ１〜ＳＴＰ４…第１〜第４残存部分、 ＳＴｒ…選択トランジスタ、 Ｔｒ…トレンチＴｒ、 ｄｘ１、ｄｘ２、ｄｙ１、ｄｙ２、ｅｘ１、ｅｘ２、ｅｙ１、ｅｙ２…距離

Claims (5)

  1. 第１方向に沿って延びる第１導電層と、
    前記第１方向と交差する第２方向において前記第１導電層と離れ前記第１方向に沿って延びる第２導電層と、
    前記第１方向及び前記第２方向を含む平面と交差する第３方向に延びる第１半導体部材であって、前記第１半導体部材の少なくとも一部は前記第１導電層と前記第２導電層との間に位置する、前記第１半導体部材と、
    前記第３方向に延びる第２半導体部材であって、前記第２半導体部材の少なくとも一部は前記第１半導体部材と前記第２導電層との間に位置する、前記第２半導体部材と、
    前記第１導電層と前記第１半導体部材との間に設けられた第１電荷蓄積部材と、
    前記第１導電層と前記第１電荷蓄積部材との間に設けられた第１絶縁部材と、
    第１絶縁層であって、前記第１半導体部材と前記第１電荷蓄積部材との間に位置する第１領域と、前記第１半導体部材と前記第２半導体部材との間に位置する第２領域と、を含む前記第１絶縁層と、
    前記第２導電層と前記第２半導体部材との間に設けられた第２電荷蓄積部材と、
    前記第２導電層と前記第２電荷蓄積部材との間に設けられた第２絶縁部材と、
    第２絶縁層であって、前記第２半導体部材と前記第２電荷蓄積部材との間に位置する第３領域と、前記第２領域と前記第２半導体部材との間に位置する第４領域と、を含む第２絶縁層と、
    を備えた、記憶装置。
  2. 第１絶縁領域及び第２絶縁領域を含む絶縁部をさらに備え、
    前記第１絶縁領域の少なくとも一部は、前記第２領域と前記第４領域との間に位置し、
    前記第２絶縁領域から前記第１半導体部材に向かう方向は、前記第１方向に沿い、
    前記第２絶縁領域に含まれる材料は、前記第１絶縁領域に含まれる材料とは異なる、請求項１記載の記憶装置。
  3. 前記第１電荷蓄積部材から前記第１導電層の一部に向かう方向は前記第１方向に沿い、
    前記第２電荷蓄積部材から前記第２導電層の一部に向かう方向は前記第１方向に沿う、
    請求項１または２に記載の記憶装置。
  4. 第１方向に沿って延びる第１導電層と、
    前記第１方向と交差する第２方向において前記第１導電層と離れ前記第１方向に沿って延びる第２導電層と、
    前記第１方向及び前記第２方向を含む平面と交差する第３方向に延びる第１導電部材であって、前記第１導電部材の少なくとも一部は前記第１導電層と前記第２導電層との間に位置する、前記第１導電部材と、
    前記第３方向に延びる第２導電部材であって、前記第２導電部材の少なくとも一部は前記第１導電部材と前記第２導電層との間に位置する、前記第２導電部材と、
    前記第１導電層と前記第１導電部材との間に設けられた第１抵抗変化部材と、
    前記第２導電層と前記第２導電部材との間に設けられた第２抵抗変化部材と、
    第１絶縁領域及び第２絶縁領域を含む絶縁部であって、前記第１絶縁領域は、前記第１抵抗変化部材と前記第２抵抗変化部材との間に位置し、前記第２絶縁領域から前記第１導電部材に向かう方向は、前記第１方向に沿い、
    前記第２絶縁領域に含まれる材料は、前記第１絶縁領域に含まれる材料とは異なる、記憶装置。
  5. 第１方向に沿って延びる第１構造体及び前記第１方向に沿って延びる第２構造体であって、前記第２構造体は、前記第１方向と交差する第２方向に沿って前記第１構造体から離れ、前記第１構造体は、第１膜を含み、前記第２構造体は、第２膜を含む、前記第１構造体及び前記第２構造体を形成し、
    第１材料絶縁部、第２材料絶縁部及び第３材料絶縁部を含む第３構造体であって、前記第１材料絶縁部は、前記第２方向において前記第１構造体と前記第２構造体との間に位置し、前記第２材料絶縁部は、前記第２方向において前記第１材料絶縁部と前記第２構造体との間に位置し、前記第３材料絶縁部は前記第１材料絶縁部と前記第２材料絶縁部との間に位置し、前記第３材料絶縁部の第３材料は、前記第１材料絶縁部の第１材料とは異なり、前記第２材料絶縁部の第２材料とは異なる、前記第３構造体を形成し、
    前記第１材料絶縁部の一部、第２材料絶縁部の一部及び第３材料絶縁部の一部を除去して前記第３構造体に第１孔を形成し、
    前記第１孔において露出する、前記第１材料絶縁部及び前記第２材料絶縁部を後退させた後に前記第１孔に第４材料の膜を形成して第２孔を有する第４構造体を形成し、
    前記第４構造体の一部を除去して第３孔を形成し、前記第３孔において前記第４構造体の第１残存部分及び第２残存部分が残り、
    前記第３孔に第５材料を埋め込んで前記第５材料から第５構造体を形成し、
    前記第５構造体の形成の後に、前記第１残存部分及び前記第２残存部分を除去して第４孔及び第５孔を形成し、
    前記第４孔及び前記第５孔のそれぞれにおいて露出する、前記第１膜及び前記第２膜に第１機能膜を形成する、記憶装置の製造方法。
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