TW201931569A - 記憶裝置及其製造方法 - Google Patents
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Abstract
實施形態之記憶裝置包含第1、第2導電層、第1、第2半導體構件、第1、第2電荷儲存構件、第1、第2絕緣構件及第1、第2絕緣層。第1導電層係沿著第1方向延伸。第2導電層係於與第1方向交叉之第2方向上和第1導電層分隔且沿著第1方向延伸。第1、第2半導體構件係於與包含第1方向及第2方向之平面交叉之第3方向上延伸，且位於第1、第2導電層之間。第1絕緣層包含：第1區域，其位於第1半導體構件與第1電荷儲存構件之間；以及第2區域，其位於第1半導體構件與第2半導體構件之間。第2絕緣層包含：第3區域，其位於第2半導體構件與第2電荷儲存構件之間；以及第4區域，其位於第2區域與第2半導體構件之間。
Description
本發明之實施形態係關於一種記憶裝置及其製造方法。
存在非揮發性半導體記憶裝置及電阻變化型記憶裝置。對於記憶裝置，要求提高記憶密度。
本發明之實施形態提供一種可提高記憶密度之記憶裝置及其製造方法。
實施形態之記憶裝置包含第1導電層、第2導電層、第1半導體構件、第2半導體構件、第1電荷儲存構件、第1絕緣構件、第1絕緣層、第2電荷儲存構件、第2絕緣構件及第2絕緣層。上述第1導電層係沿著第1方向延伸。上述第2導電層係於與上述第1方向交叉之第2方向上和上述第1導電層分隔且沿著上述第1方向延伸。上述第1半導體構件係於與包含上述第1方向及上述第2方向之平面交叉之第3方向上延伸。上述第1半導體構件之至少一部分係位於上述第1導電層與上述第2導電層之間。上述第2半導體構件係於上述第3方向上延伸。上述第2半導體構件之至少一部分係位於上述第1半導體構件與上述第2導電層之間。上述第1電荷儲存構件係設置於上述第1導電層與上述第1半導體構件之間。上述第1絕緣構件係設置於上述第1導電層與上述第1電荷儲存構件之間。上述第1絕緣層包含：第1區域，其位於上述第1半導體構件與上述第1電荷儲存構件之間；以及第2區域，其位於上述第1半導體構件與上述第2半導體構件之間。上述第2電荷儲存構件係設置於上述第2導電層與上述第2半導體構件之間。上述第2絕緣構件係設置於上述第2導電層與上述第2電荷儲存構件之間。上述第2絕緣層包含：第3區域，其位於上述第2半導體構件與上述第2電荷儲存構件之間；以及第4區域，其位於上述第2區域與上述第2半導體構件之間。
實施形態之記憶裝置包含第1導電層、第2導電層、第1半導體構件、第2半導體構件、第1電荷儲存構件、第1絕緣構件、第1絕緣層、第2電荷儲存構件、第2絕緣構件及第2絕緣層。上述第1導電層係沿著第1方向延伸。上述第2導電層係於與上述第1方向交叉之第2方向上和上述第1導電層分隔且沿著上述第1方向延伸。上述第1半導體構件係於與包含上述第1方向及上述第2方向之平面交叉之第3方向上延伸。上述第1半導體構件之至少一部分係位於上述第1導電層與上述第2導電層之間。上述第2半導體構件係於上述第3方向上延伸。上述第2半導體構件之至少一部分係位於上述第1半導體構件與上述第2導電層之間。上述第1電荷儲存構件係設置於上述第1導電層與上述第1半導體構件之間。上述第1絕緣構件係設置於上述第1導電層與上述第1電荷儲存構件之間。上述第1絕緣層包含：第1區域，其位於上述第1半導體構件與上述第1電荷儲存構件之間；以及第2區域，其位於上述第1半導體構件與上述第2半導體構件之間。上述第2電荷儲存構件係設置於上述第2導電層與上述第2半導體構件之間。上述第2絕緣構件係設置於上述第2導電層與上述第2電荷儲存構件之間。上述第2絕緣層包含：第3區域，其位於上述第2半導體構件與上述第2電荷儲存構件之間；以及第4區域，其位於上述第2區域與上述第2半導體構件之間。
以下，一面參照圖式，一面對本發明之各實施形態進行說明。
再者，圖式係模式性或概念性，各部分之厚度與寬度之關係、部分間之大小之比率等未必與實物相同。又，即便為表示相同部分之情形，亦有根據圖式而使相互之尺寸或比率不同地予以表示之情形。
再者，於本申請之說明書及各圖中，對與關於已出現之圖於上文敍述過之要素相同之要素標註同一符號並適當省略詳細之說明。
(第1實施形態)
圖1～圖4係例示第1實施形態之記憶裝置之模式性剖視圖。
圖1係圖3之A1-A2線剖視圖。圖2係圖3之A3-A4線剖視圖。圖3A係圖1之B1-B2線剖視圖。圖3B係圖1之B3-B4線剖視圖。圖4係圖3A之A1-A2線截面之一部分之圖。
如圖3所示，實施形態之記憶裝置110包含複數個第1電極層21A及複數個第2電極層22A。將複數個第1電極層21A中之一者設為第1導電層21。將複數個第2電極層22A中之一者設為第2導電層22。
圖1中表示出第1導電層21及第2導電層22。如圖1所示，第1導電層21及第2導電層22係沿著第1方向延伸。
將第1方向設為X軸方向。將相對於X軸方向垂直之1個方向設為Y軸方向。將相對於X軸方向及Y軸方向垂直之方向設為Z軸方向。
圖1所示之第1導電層21之構成亦被應用於複數個第1電極層21A中所包含之其他電極層(例如導電層21a(參照圖3)等)。第2導電層22之構成亦被應用於複數個第2電極層22A中所包含之其他電極層(例如導電層22a(參照圖3)等)。
如圖1、圖3A及3B所示，第2導電層22係於第2方向上遠離第1導電層21。即，複數個第2電極層22A係於第2方向上遠離複數個第1電極層21A。第2方向係與第1方向交叉。於該例中，第2方向係Y軸方向。此處，所謂「遠離」係指於第2方向上各電極層間被分斷。
如圖3A所示，複數個第1電極層21A係排列於第3方向。複數個第2電極層22A係排列於第3方向。第3方向係與包含第1方向及第2方向之平面(例如X-Y平面)交叉。第3方向係例如Z軸方向。
例如，亦可視為設有複數個第1導電層21。複數個第1導電層21係排列於第3方向(Z軸方向)。複數個第1導電層21係於第3方向上相互分隔。例如，亦可視為設有複數個第2導電層22。複數個第2導電層22係排列於第3方向。複數個第2導電層22係於第3方向上相互分隔。
如圖2、圖3A及3B所示，於複數個第1電極層21A之間及複數個第2電極層22A之間，設有絕緣部80之一部分(層間絕緣區域80r)。
例如，如圖3A及3B所示，設有導電基底構件11。於該例中，設有基體10s。基體10s例如亦可包含半導體基板及其上所設置之半導體元件(例如電晶體等)。於導電基底構件11之上設有包含複數個第1電極層21A及複數個第2電極層22A之積層體。
記憶裝置110進而包含第1半導體構件31及第2半導體構件32。第1半導體構件31及第2半導體構件32係沿著第3方向(於該例中為Z軸方向)延伸。
例如，第1半導體構件31及第2半導體構件32各自之一端係與導電基底構件11電性連接。例如，第1半導體構件31及第2半導體構件32各自之另一端係與第1配線L1電性連接。
例如，複數個第1電極層21A(例如第1導電層21等)及複數個第2電極層22A(例如第2導電層22等)係作為記憶裝置110之字元線而發揮功能。第1配線L1係例如作為位元線而發揮功能。導電基底構件11係例如作為源極線(或與源極線電性連接之源極部)而發揮功能。第1半導體構件31及第2半導體構件32係例如作為通道部而發揮功能。
如圖1及圖2所示，此種第1半導體構件31及第2半導體構件32係設有複數個。以下，對第1導電層21、第2導電層22、第1半導體構件31及第2半導體構件32各自之構成之例進行說明。以下之說明亦可應用於複數個第1電極層21A、複數個第2電極層22A及其他複數個半導體構件。
如圖1所示，第1半導體構件31係通過第1導電層21與第2導電層22之間，並沿著Z軸方向延伸(參照圖3)。第1半導體構件31之至少一部分係位於第1導電層21與第2導電層22之間。第2半導體構件32係通過第1半導體構件31與第2導電層22之間，並沿著Z軸方向延伸(參照圖3)。第2半導體構件32之至少一部分係位於第1半導體構件31與第2導電層22之間。
該等半導體構件例如為沿著Z軸方向延伸之柱狀。於該例中，該等半導體構件為管狀。例如，於第1半導體構件31中設有第1芯部31C。於第1芯部31C之周圍設有第1半導體構件31。自第1芯部31C朝向第1半導體構件31之方向係與Z軸方向交叉。於第2半導體構件32中設有第2芯部32C。於第2芯部32C之周圍設有第2半導體構件32。自第2芯部32C朝向第2半導體構件32之方向係與Z軸方向交叉。
進而，記憶裝置110包含第1電荷儲存構件41、第1絕緣構件51M、第1絕緣層51L、第2電荷儲存構件42、第2絕緣構件52M及第2絕緣層52L。
如圖1及圖4所示，第1電荷儲存構件41係設置於第1導電層21與第1半導體構件31之間。第1絕緣構件51M係設置於第1導電層21與第1電荷儲存構件41之間。
如圖4所示，第1絕緣層51L包含第1區域51La及第2區域51Lb。第1區域51La係位於第1半導體構件31與第1電荷儲存構件41之間。第2區域51Lb係位於第1半導體構件31與第2半導體構件32之間。第2區域51Lb係例如與第1區域51La連續。例如，第1絕緣層51L係設置於第1半導體構件31之周圍。
如圖1及圖4所示，第2電荷儲存構件42係設置於第2導電層22與第2半導體構件32之間。第2絕緣構件52M係設置於第2導電層22與第2電荷儲存構件42之間。
如圖4所示，第2絕緣層52L包含第3區域52La及第4區域52Lb。第3區域52La係位於第2半導體構件32與第2電荷儲存構件42之間。第4區域52Lb係位於第2區域51Lb與第2半導體構件32之間。第4區域52Lb係與第3區域52La連續。例如，第2絕緣層52L係設置於第2半導體構件32之周圍。
例如，於第1導電層21與第1半導體構件31交叉之區域，構成有1個電晶體(記憶電晶體)。第1導電層21係作為電晶體之閘極而發揮功能。第1半導體構件31係作為電晶體之通道而發揮功能。第1絕緣層51L係例如作為隧道絕緣膜而發揮功能。第1絕緣層51L例如包含氧化矽等。第1絕緣構件51M係例如作為阻擋絕緣膜而發揮功能。
於一例中，第1電荷儲存構件41係例如非絕緣性(例如導電性)。例如，第1電荷儲存構件41例如包含矽(例如多晶矽或非晶矽等)。於此情形時，電荷儲存構件41係作為浮動閘極而發揮功能。記憶胞成為浮動閘極型之電晶體。
於另一例中，第1電荷儲存構件41例如為絕緣性。關於該情形之例將於下文進行敍述。
第2電荷儲存構件42、第2絕緣構件52M及第2絕緣層52L各自之構成及功能係與第1電荷儲存構件41、第1絕緣構件51M及第1絕緣層51L各自之構成及功能相同。
於此種記憶裝置110中，於排列於Y軸方向之2個導電層(第1導電層21及第2導電層22)之間，設有2個半導體構件(第1半導體構件31及第2半導體構件32)。藉此，可提供能夠提高記憶密度之記憶裝置。例如，此種2個半導體構件之Y軸方向上之間隔(例如間距)可較小。
如圖1中所例示般，包含該等2個半導體構件之組沿著X軸方向排列有複數個。能夠提高記憶密度之記憶裝置可相對簡單地進行製造。
於實施形態中，於電荷儲存構件(例如第1電荷儲存構件41)為非絕緣性(例如導電性)之情形時，電荷儲存構件例如被選擇性地設置於與複數個電極層(例如第1導電層21及導電層21a等)對應之部分。如圖3所示，對應於第1導電層21設有第1電荷儲存構件41，對應於另一導電層21a設有另一電荷儲存構件。該另一電荷儲存構件不與第1電荷儲存構件41連續。
例如，使複數個第1電極層21A之各者後退，於後退之部分設置電荷儲存構件。使複數個第2電極層22A之各者後退，於後退之部分設置電荷儲存構件。
如圖4所示，例如自第1電荷儲存構件41朝向第1導電層21之一部分之方向係沿著第1方向(X軸方向)。例如，於第1方向(X軸方向)上，於第1導電層21之2個區域之間設有第1電荷儲存構件41之至少一部分。自第2電荷儲存構件42朝向第2導電層22之一部分之方向係沿著第1方向(X軸方向)。例如，於第1方向(X軸方向)上，於第2導電層22之2個區域之間設有第2電荷儲存構件42之至少一部分。
如圖4所示，絕緣部80進而包含第1絕緣區域80a、第2絕緣區域80b及第3絕緣區域80c。第1絕緣區域80a之至少一部分係位於第2區域51Lb與第4區域52Lb之間。自第2絕緣區域80b朝向第1半導體構件31之方向係沿著第1方向(X軸方向)。第2絕緣區域80b中所包含之材料與第1絕緣區域80a中所包含之材料不同。第2絕緣區域80b中所包含之材料之蝕刻速率與第1絕緣區域80a中所包含之材料之蝕刻速率不同。例如，該等絕緣區域亦可包含氧化矽或氮化矽。亦可為第1絕緣區域80a包含氧化矽且第2絕緣區域80b包含氮化矽。亦可為第1絕緣區域80a包含氮化矽且第2絕緣區域80b包含氧化矽。於該等絕緣區域之間，所包含之氮及氧之至少任一者之組成比亦可互不相同。於該等絕緣區域之間，密度亦可互不相同。
於第1方向上，第1半導體構件31位於第2絕緣區域80b與第3絕緣區域80c之間。例如，第3絕緣區域80c中所包含之材料亦可與第2絕緣區域80b中所包含之材料不同。於該等絕緣區域之間，密度亦可互不相同。
如下所述，第1絕緣區域80a、第2絕緣區域80b及第3絕緣區域80c中所包含之材料之蝕刻速率互不相同，藉此可容易地形成上述記憶裝置110。
以下，對複數個半導體構件之例進行說明。
如圖1所示，於記憶裝置110中，除第1半導體構件31及第2半導體構件32以外，例如設有第3～第6半導體構件33～36。第3～第6半導體構件33～36亦沿著第3方向(例如Z軸方向)延伸。例如，第1～第6半導體構件31～36實質上相互平行。
第3半導體構件33係通過第1導電層21與第2導電層22之間。第4半導體構件34亦通過第1導電層21與第2導電層22之間。第3半導體構件33之至少一部分係位於第1導電層21與第2導電層22之間。第4半導體構件34之至少一部分係位於第1導電層21與第2導電層22之間。
自第1半導體構件31朝向第3半導體構件33之方向係沿著第1方向(X軸方向)。自第2半導體構件32朝向第4半導體構件34之方向係沿著第1方向(X軸方向)。第3半導體構件33及第4半導體構件34係通過第1導電層21與第2導電層22之間。
第2方向上之第1導電層21之位置處於第2方向(Y軸方向)上之第1半導體構件31之位置與第2方向上之第5半導體構件35之位置之間。第2方向上之第2導電層22之位置處於第2方向上之第2半導體構件32之位置與第2方向上之第6半導體構件36之位置之間。
第1方向上之第5半導體構件35之位置處於第1方向(X軸方向)上之第1半導體構件31之位置與第1方向上之第2半導體構件32之位置之間。上述第1方向上之第6半導體構件36之位置處於第1方向上之第1半導體構件31之位置與第1方向上之第2半導體構件32之位置之間。
例如，對應於第3～第6半導體構件33～36之各者設有第3～第6電荷儲存構件43～46、第3～第6絕緣構件53M～56M及第3～第6絕緣層53L～56L。第3～第6絕緣層53L～56L係例如設置於第3～第6半導體構件33～36之各者之周圍。對該等構件及絕緣層應用與第1半導體構件31、第1電荷儲存構件41、第1絕緣構件51M及第1絕緣層51L相同之構成。
例如，第3半導體構件33係沿著第3方向(Z軸方向)延伸。第3半導體構件33係通過第1導電層21與第2導電層22之間。自第1半導體構件31朝向第3半導體構件33之方向係沿著第1方向(X軸方向)。
例如，如圖1所示，第3半導體構件33及第4半導體構件34係與第2配線L2電性連接。第5半導體構件35及第6半導體構件36係與第3配線L3電性連接。
如圖1及圖3A所示，進而設有絕緣區域80s。如圖1所示，自絕緣區域80s朝向第1半導體構件31之方向係沿著第2方向(Y軸方向)。自絕緣區域80s朝向第6半導體構件36之方向係沿著第1方向(X軸方向)。
如圖3B所示，於記憶裝置110中，設有絕緣部IM1、絕緣部IM2及絕緣部IM3。該等絕緣部係沿著Z軸方向。自該等絕緣部朝向第3半導體構件33之方向係沿著第2方向(Y軸方向)。自絕緣部IM1朝向第6半導體構件36之方向係沿著第1方向(X軸方向)。
如圖4所示，絕緣部80例如進而包含第4～第8絕緣區域80d～80h。
於X軸方向上，第3絕緣區域80c位於第2絕緣區域80b與第6絕緣區域80f之間。
於X軸方向上，第1半導體構件31之一部分及第3半導體構件33之一部分位於第2絕緣區域80b與第6絕緣區域80f之間。於X軸方向上，第2半導體構件32之一部分及第4半導體構件34之一部分位於第4絕緣區域80d與第8絕緣區域80h之間。
第5絕緣區域80e之至少一部分位於第3半導體構件33與第4半導體構件34之間。
第1半導體構件31係通過第2絕緣區域80b與第3絕緣區域80c之間。第3半導體構件33係通過第3絕緣區域80c與第6絕緣區域80f之間。第2半導體構件32係通過第4絕緣區域80d與第7絕緣區域80g之間。第4半導體構件34係通過第7絕緣區域80g與第8絕緣區域80h之間。
例如，第4絕緣區域80d中所包含之材料與第1絕緣區域80a中所包含之材料不同。第6絕緣區域80f中所包含之材料與第5絕緣區域80e中所包含之材料不同。第8絕緣區域80h中所包含之材料與第5絕緣區域80e中所包含之材料不同。
例如，第3絕緣區域80c中所包含之材料與第2絕緣區域80b中所包含之材料不同。第3絕緣區域80c中所包含之材料與第6絕緣區域80f中所包含之材料不同。第7絕緣區域80g中所包含之材料與第4絕緣區域80d中所包含之材料不同。第7絕緣區域80g中所包含之材料與第8絕緣區域80h中所包含之材料不同。
例如，第5絕緣區域80e中所包含之材料亦可與第1絕緣區域80a中所包含之材料實質上相同。例如，第3絕緣區域80c中所包含之材料亦可與第7絕緣區域80g中所包含之材料實質上相同。例如，第2絕緣區域80b、第4絕緣區域80d、第6絕緣區域80f及第8絕緣區域80h中所包含之材料亦可實質上相互相同。
例如，第1絕緣區域80a係和第2絕緣區域80b與第4絕緣區域80d之間之區域(絕緣區域80i)連續。例如，第5絕緣區域80e係和第6絕緣區域80f與第8絕緣區域80h之間之區域(絕緣區域80j)連續。
以下，對記憶裝置110之製造方法之例進行說明。
圖5A及圖5B係例示第1實施形態之記憶裝置之製造方法之模式性剖視圖。
圖6A～圖6F係例示第1實施形態之記憶裝置之製造方法之模式性剖視圖。
圖7A～圖7D係例示第1實施形態之記憶裝置之製造方法之模式性剖視圖。
圖5A係與圖3對應之位置之剖視圖。圖5B、圖6A～圖6F及圖7A～圖7D係與圖5A之C1-C2線對應之剖視圖。
如圖5A所示，形成第1構造體ST1及第2構造體ST2。第1構造體ST1之至少一部分成為複數個第1電極層21A。第2構造體ST2之至少一部分成為複數個第2電極層22A。第1構造體ST1及第2構造體ST2係沿著第1方向(例如X軸方向)延伸。
第2構造體ST2係沿著與第1方向交叉之第2方向(例如Y軸方向)遠離第1構造體ST1。
第1構造體ST1包含第1膜50E。第2構造體ST2包含第2膜50G。
於該例中，於第1構造體ST1中，設有複數個第1膜50E。第1構造體ST1進而包含複數個第3膜50F。複數個第1膜50E及複數個第3膜50F係沿著第3方向交替排列。第3方向係與包含第1方向及第2方向之平面(X-Y平面)交叉。第3方向係例如Z軸方向。
於第2構造體ST2中，設有複數個第2膜50G。第3構造體ST2進而包含複數個第4膜50H。複數個第2膜50G及複數個第4膜50H係沿著第3方向(例如Z軸方向)交替排列。
此種第1構造體ST1及第2構造體ST2係藉由於成為該等構造體之積層膜形成溝槽Tr而形成。
如圖5B所示，形成第3構造體ST3。第3構造體ST3包含第1材料絕緣部IM1、第2材料絕緣部IM2及第3材料絕緣部IM3。第3構造體ST3係例如藉由於溝槽Tr形成成為第1材料絕緣部IM1及第2材料絕緣部IM2之材料之膜，且於剩餘空間埋入第3材料絕緣部IM3而形成。第1材料絕緣部IM1係於第2方向(Y軸方向)上位於第1構造體ST1與第2構造體ST2之間。第2材料絕緣部IM2係於第2方向上位於第1材料絕緣部IM1與第2構造體ST2之間。第3材料絕緣部IM3係位於第1材料絕緣部IM1與第2材料絕緣部IM2之間。第3材料絕緣部IM3之第3材料(第3材料)與第1材料絕緣部IM1之材料(第1材料)不同，且與第2材料絕緣部IM2之材料(第2材料)不同。第1材料及第2材料亦可相互相同。
第1材料及第2材料例如包含低密度之氧化矽。第3材料例如包含高密度之氧化矽。於該等材料中，蝕刻速率互不相同。例如，第1材料絕緣部IM1及第2材料絕緣部IM2相對於蝕刻液(例如氫氟酸等)之蝕刻速率高於第3材料絕緣部IM3相對於蝕刻液(例如氫氟酸等)之蝕刻速率。
第3材料絕緣部IM3之密度與第1材料絕緣部IM1之密度不同，且與第2材料絕緣部IM2之密度不同。例如，第3材料絕緣部IM3之密度高於第1材料絕緣部IM1之密度，且高於第2材料絕緣部IM2之密度。
例如，第1材料絕緣部IM1與第2材料絕緣部IM2係藉由使用六氯乙矽烷(HCD)及氧之低溫ALD(Atomic Layer Deposition，原子層沈積)而形成。第3材料絕緣部IM3係例如藉由使用有機矽烷及氧自由基之高溫ALD而形成。第1材料絕緣部IM1與第2材料絕緣部IM2例如包含低密度之氧化矽。第3材料絕緣部IM3例如包含高密度之氧化矽。
利用ALD法形成第1材料絕緣部IM1、第2材料絕緣部IM2及第3材料絕緣部IM3，藉此，例如對於高縱橫比之溝槽Tr，可獲得較高之覆蓋性。
如圖6A所示，於第3構造體ST3形成沿著第3方向(Z軸方向)延伸之第1孔H1。第1孔H1係藉由將第1材料絕緣部IM1之一部分、第2材料絕緣部IM2之一部分及第3材料絕緣部IM3之一部分去除而形成。
如圖6B所示，使於第1孔H1中露出之第1材料絕緣部IM1及第2材料絕緣部IM2於X軸方向上後退。第1孔H1之X軸方向之尺寸擴大。
例如實施氫氟酸處理。藉此，根據氧化矽膜(第1材料絕緣部IM1、第2材料絕緣部IM2及第3材料絕緣部IM3)之蝕刻速率之差，第1材料絕緣部IM1及第2材料絕緣部IM2之後退量大於第3材料絕緣部IM3之後退量。例如，於X軸方向上形成「H型」之孔。
如圖6C所示，此後，於第1孔H1形成第4材料之膜。由第4材料形成第4構造體ST4。第4構造體ST4具有沿著第3方向延伸之第2孔H2。例如，第4材料(第4構造體ST4)為矽。第4材料之膜係例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成。該第4材料之膜優先形成於藉由第1材料絕緣部IM1及第2材料絕緣部IM2之後退而形成之空間。藉由適當地控制第4材料之膜之厚度，而形成第2孔H2。
如圖6D所示，將第4構造體ST4之一部分去除而形成第3孔H3。例如，藉由使第2孔H2之尺寸擴大而形成第3孔H3。第4構造體ST4之一部分之去除係例如藉由鹼處理而進行。藉此，矽溶解。藉由控制該溶解量而形成第3孔H3。例如，於4個部位之間隙中殘留有柱狀之矽。
於第3孔H3中，第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)露出。於第3孔H3中，第4構造體ST4之第1殘存部分STP1及第2殘存部分STP2殘留。
如圖6E所示，於第3孔H3中埋入第5材料，由第5材料形成第5構造體ST5。第5構造體ST5沿著第3方向(Z軸方向)延伸。第5材料例如為氧化矽膜。
如圖6F所示，於第5構造體ST5形成之後，將第1殘存部分STP1及第2殘存部分STP2去除。藉此，形成第4孔H4及第5孔H5。例如，將埋入之氧化矽膜之表面部分去除。進而實施鹼處理。藉此，柱狀之矽部分(第1殘存部分STP1及第2殘存部分STP2)選擇性地溶解。例如形成4個孔(2個第4孔H4及2個第5孔H5)。
如圖7A所示，於第4孔H4及第5孔H5形成之後，使於第4孔H4及第5孔H5中露出之第1膜50E及第2膜50G後退。第4孔H4及第5孔H5之尺寸擴大。例如，以柱狀之孔(2個第4孔H4及2個第5孔H5)為起點，將複數個第1膜50E及複數個第2膜50G之一部分(圓弧狀之部分)去除。
如圖7B所示，於在第4孔H4及第5孔H5之各者中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)之表面形成第1功能膜Mf1。第1功能膜Mf1包含記憶膜用絕緣膜51Mf及電荷儲存膜41f。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第1膜50E之間。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第2膜50G之間。電荷儲存膜41f相當於圖1之第1電荷儲存層41，絕緣膜51Mf相當於第1絕緣構件51M。
例如，首先，於在第4孔H4及第5孔H5之各者中露出之第1膜50E及第2膜50G之表面形成記憶膜用絕緣膜51Mf。其後，於記憶膜用絕緣膜51Mf之表面形成電荷儲存膜41f。
電荷儲存膜41f例如為導電性。電荷儲存膜41f例如為多晶矽。於此情形時，形成浮動閘極型之記憶體。
如此，於該例中，於第4孔H4及第5孔H5形成之後，且於第1功能膜Mf1形成之前，使於第4孔H4及第5孔H5中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)後退。藉此，於Z軸方向上，複數個記憶體部(電荷儲存膜41f)相互分斷。
如下所述，電荷儲存膜41f例如亦可為非導電性。電荷儲存膜41f例如包含氮化矽等。於此情形時，例如形成電荷儲存型(例如MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金氧氮氧矽)型等)記憶體。於此情形時，亦可省略複數個第1膜50E及複數個第2膜50G之後退。
如圖7C所示，於第1功能膜Mf1形成之後，使第4孔H4及第5孔H5之尺寸增大。例如，藉由實施藥液處理或氣相處理，該等孔之尺寸擴大。例如，進行使用緩衝氫氟酸(Buffered Hydrofluoric Acid)之處理。藉此，於第1材料絕緣部IM1、第2材料絕緣部IM2及第3材料絕緣部IM3中，可獲得實質上相同之蝕刻速率。
如圖7D所示，形成第1構件30M。第1構件30M係於第4孔H4之剩餘空間及第5孔H5之剩餘空間中，沿著第3方向(Z軸方向)延伸。第1構件30M例如包含沿著第3方向(Z軸方向)延伸之半導體構件。例如，設有複數個第1構件30M。複數個第1構件30M例如包含第1～第4半導體構件31～34等。複數個第1構件30M中之一者例如包含第1半導體構件31及第1絕緣層51L。複數個第1構件30M中之另一者例如包含第2半導體構件32及第2絕緣層52L。
如下所述，於另一實施形態中，第1構件30M亦可包含沿著第3方向(Z軸方向)延伸之導電構件。
於上述例中，於第1功能膜Mf1形成之後，且於第1構件30M形成之前，第4孔H4及第5孔H5之尺寸擴大。於實施形態中，第4孔H4及第5孔H5之尺寸之擴大亦可被省略。
經過此種處理而形成記憶裝置110。根據上述方法，可提供能夠提高記憶密度之記憶裝置之製造方法。
於上述製造方法中，有第1孔H1(參照圖6A)之寬度(尺寸)沿著Z軸方向(深度方向)變化之情形。第1孔H1之寬度例如為沿著X-Y平面之1個方向之長度。例如，於一例中，有靠近基體10s(或導電基底構件11)之位置上之第1孔H1之寬度小於遠離基體10s(或導電基底構件11)之位置上之第1孔H1之寬度之情形。此外，根據第1孔H1之形成製程，第1孔H1之寬度亦可沿著Z軸方向(深度方向)發生各種變化。
於此種情形時，例如有2個第4孔H4及2個第5孔H5之X-Y平面內之位置沿著Z軸方向連動地變化之情形。伴隨於此，有於4個半導體構件(第1～第4半導體構件31～34)之組中，該等半導體構件之形狀連動地變化之情形。以下，對該變化之例進行說明。
圖8A～圖8D係例示第1實施形態之記憶裝置之一部分之模式性剖視圖。
圖8A係圖7D之D1-D2線剖視圖。圖8B係圖7D之D7-D8線剖視圖。圖8C係圖7D之D3-D4線剖視圖。圖8D係圖7D之D5-D6線剖視圖。該等圖例示出實施形態之記憶裝置110a。
如圖8A所示，第1半導體構件31具有側面31f。側面31f係例如於Y軸方向上與第2區域51Lb對向。第2半導體構件32具有側面32f。側面32f係例如於Y軸方向上與第4區域52Lb對向。側面31f與側面32f之間之沿著Y軸方向之距離dy1係沿著Z軸方向變化。於該例中，第1高度位置上之距離dy1短於第2高度位置上之距離dy1。再者，於實施形態中，第1高度位置及第2高度位置為任意。於該例中，第1高度位置與導電基底構件11之間之沿著Z軸方向之距離短於第2高度位置與導電基底構件11之間之沿著Z軸方向之距離。對於以下之圖8～圖10中所記載之例亦相同。
如圖8B所示，第3半導體構件33具有側面33f。側面33f係例如於Y軸方向上與第3絕緣層53L之區域53Lb對向。第4半導體構件34具有側面34f。側面34f係例如於Y軸方向上與第4絕緣層54L之區域54Lb對向。側面33f與側面34f之間之沿著Y軸方向之距離dy2係沿著Z軸方向變化。於該例中，第1高度位置上之距離dy2短於第2高度位置上之距離dy2。
如圖8C所示，第1半導體構件31具有側面31g。側面31g係例如於X軸方向上與第1絕緣層51L對向。第3半導體構件33具有側面33g。側面33g係例如於X軸方向上與第3絕緣層53L對向。側面31g與側面33g之間之沿著X軸方向之距離dx1沿著Z軸方向變化。於該例中，第1高度位置上之距離dx1短於第2高度位置上之距離dx1。
如圖8D所示，第2半導體構件32具有側面32g。側面32g係例如於X軸方向上與第2絕緣層52L對向。第4半導體構件34具有側面34g。側面34g係例如於X軸方向上與第4絕緣層54L對向。側面32g與側面34g之間之沿著X軸方向之距離dx2沿著Z軸方向變化。於該例中，第1高度位置上之距離dx2短於第2高度位置上之距離dx2。
例如，Z軸方向之每單位長度之距離dy1之變化與Z軸方向之每單位長度之距離dy2之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離dx1之變化與Z軸方向之每單位長度之距離dx2之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離dy1之變化與Z軸方向之每單位長度之距離dx1之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離dy2之變化與Z軸方向之每單位長度之距離dx2之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
圖9A～圖9D係例示第1實施形態之記憶裝置之一部分之模式性剖視圖。
圖9A～圖9D係分別對應於圖8A～圖8D之剖視圖。該等圖例示出實施形態之記憶裝置110b。
於記憶裝置110b中，距離dy1、距離dy2、距離dx1及距離dx2係沿著Z軸方向增減。
圖10A～圖10D係例示第1實施形態之記憶裝置之一部分之模式性剖視圖。
圖10A～圖10D係分別對應於圖8A～圖8D之剖視圖。該等圖例示出實施形態之記憶裝置110c。
於記憶裝置110c中，對於距離dy1、距離dy2、距離dx1及距離dx2之各者，第2高度位置上之值大於第1高度位置上之值。於此情形時，第1高度位置與導電基底構件11之間之沿著Z軸方向之距離亦短於第2高度位置與導電基底構件11之間之沿著Z軸方向之距離。
如此，於4個半導體構件(第1～第4半導體構件31～34)之組中，該等半導體構件之形狀連動地變化。藉此，產生如上所述之距離dy1、距離dy2、距離dx1及距離dx2之沿著Z軸方向之變化。
於上述記憶裝置110b及110c中，例如，Z軸方向之每單位長度之距離dy1之變化亦為Z軸方向之每單位長度之距離dy2之變化的0.8倍以上且1.2倍以下。例如，Z軸方向之每單位長度之距離dx1之變化為Z軸方向之每單位長度之距離dx2之變化的0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離dy1之變化為Z軸方向之每單位長度之距離dx1的0.8倍以上且1.2倍以下。例如，Z軸方向之每單位長度之距離dy2之變化為Z軸方向之每單位長度之距離dx2之變化的0.8倍以上且1.2倍以下。
於上述製造方法中，第1材料絕緣部IM1之材料與第3材料絕緣部IM3之材料不同。於該等材料中，蝕刻速率互不相同。因此，例如於同時加工第1材料絕緣部IM1及第3材料絕緣部IM3時，所獲得之形狀亦可互不相同。有此種形狀之差異於製造後之記憶裝置中被觀察到之情形。以下，對此種形狀之差異之例進行說明。
圖11A～圖11D係例示第1實施形態之記憶裝置之一部分之模式性剖視圖。
圖11A～圖11D係分別對應於圖8A～圖8D之剖視圖。該等圖例示出實施形態之記憶裝置110d。
於記憶裝置110d中，例如，Z軸方向之每單位長度之距離dy1之變化為Z軸方向之每單位長度之距離dy2之變化的0.8倍以上且1.2倍以下。例如，Z軸方向之每單位長度之距離dx1之變化為Z軸方向之每單位長度之距離dx2之變化的0.8倍以上且1.2倍以下。
另一方面，於記憶裝置110d中，例如Z軸方向之每單位長度之距離dy1之變化亦可與Z軸方向之每單位長度之距離dx1不同。例如，Z軸方向之每單位長度之距離dy2之變化亦可與Z軸方向之每單位長度之距離dx2不同。
於上述例中，複數個第1膜50E及複數個第2膜50G為導電性。另一方面，複數個第3膜50F及複數個第4膜50H為絕緣性。於此情形時，複數個第1膜50E成為複數個第1電極層21A(例如第1導電層21等)。複數個第2膜50G成為複數個第2電極層22A(例如第2導電層22等)。複數個第3膜50F及複數個第4膜50H例如成為層間絕緣區域80r之至少一部分。
於上述製造方法中，亦可使用以下所說明之替換法。例如，複數個第1膜50E及複數個第2膜50G係作為犧牲層而發揮功能。複數個第1膜50E及複數個第2膜50G之材料與複數個第3膜50F及複數個第4膜50H之材料不同。
圖12係例示第1實施形態之記憶裝置之製造方法之模式性剖視圖。
圖12例示出形成第1構件30M之後之狀態。如圖12所示，例如於形成上述第1構件30M之後，將第1膜50E(複數個第1膜50E)及第2膜50G(複數個第2膜50G)去除。其後，於藉由去除而形成之空間埋入導電材料。利用該導電材料而獲得複數個第1電極層21A(例如第1導電層21等)及複數個第2電極層22A(例如第2導電層22等)。
(第2實施形態)
圖13係例示第2實施形態之記憶裝置之模式性剖視圖。
圖13係對應於圖4之剖視圖。
如圖13所示，於本實施形態之記憶裝置120中，亦設有第1導電層21、第2導電層22、第1半導體構件31、第2半導體構件32、第1電荷儲存構件41、第1絕緣構件51M、第1絕緣層51L、第2電荷儲存構件42、第2絕緣構件52M及第2絕緣層52L。於記憶裝置120中，第1電荷儲存構件41及第2電荷儲存構件42為非導電性(例如絕緣性)。除此以外與記憶裝置110相同。
例如，第1電荷儲存構件41及第2電荷儲存構件42中之至少任一者例如包含矽及氮。第1電荷儲存構件41及第2電荷儲存構件42中之至少任一者亦可包含選自由氮化矽、多晶矽、金屬、有機金屬絡合物及金屬化合物(例如金屬氧化物及金屬氮化物)所組成之群中之至少1種。上述多晶矽亦可包含雜質。上述多晶矽例如亦可包含選自由B、P及As所組成之群中之至少1種。就記憶裝置120而言，亦可提供能夠提高記憶密度之記憶裝置。
圖14、圖15A及15B係例示第2實施形態之另一記憶裝置之模式性剖視圖。
圖14係對應於圖15A之A1-A3線之剖視圖。圖15A係對應於圖3A之剖視圖。圖15B係對應於圖3B之剖視圖。
如圖14所示，於本實施形態之另一記憶裝置121中，第1導電層21及第2導電層22未後退。於記憶裝置121中，第1電荷儲存構件41及第2電荷儲存構件42為非導電性(例如絕緣性)。因此，如圖15所示，第1電荷儲存構件41亦可於排列於Z軸方向之複數個第1電極層21A中連續地設置。第2電荷儲存構件42亦可於排列於Z軸方向之複數個第2電極層22A中連續地設置。
例如，1個第1電荷儲存構件41之一部分與複數個第1電極層21A中之一者(例如第1導電層21)對向。1個第1電荷儲存構件41之另一部分亦可與複數個第1電極層21A中之另一者(例如導電層21a(參照圖3))對向。
例如，1個第2電荷儲存構件42之一部分與複數個第2電極層22A中之一者(例如第2導電層22)對向。1個第2電荷儲存構件42之另一部分亦可與複數個第2電極層22A中之另一者(例如導電層22a(參照圖3))對向。就記憶裝置121而言，亦可提供能夠提高記憶密度之記憶裝置。
於記憶裝置120及121之製造中，例如於第1功能膜Mf1之形成中，形成絕緣性膜。例如，於圖7B所例示之處理中，於在第4孔H4及第5孔H5之各者中露出之第1膜50E及第2膜50G之表面，形成包含選自由矽、金屬、矽氮化物、氧化矽物、金屬氮化物及金屬氧化物所組成之群中之至少1種之膜。該膜例如包含氮化矽。該膜例如成為第1電荷儲存構件41及第2電荷儲存構件42。
(第3實施形態)
圖16及圖17係例示第3實施形態之記憶裝置之模式性剖視圖。
圖16係對應於圖17之E1-E2線之剖視圖。圖17係對應於圖16之F1-F2線之剖視圖。
如圖16及圖17所示，於本實施形態之記憶裝置130中，設有第1導電層21、第2導電層22、第1導電構件61、第2導電構件62、第1電阻變化構件71、第2電阻變化構件72及絕緣部80。
第1導電層21係沿著第1方向(例如X軸方向)延伸。第2導電層22係於第2方向上與第1導電層21分隔。第2方向係與第1方向交叉。於該例中，第2方向係Y軸方向。第2導電層22係沿著第1方向延伸。
如圖17所示，第1導電構件61係沿著第3方向延伸。第3方向係與包含第1方向及第2方向之平面(X-Y平面)交叉。第3方向係例如Z軸方向。第1導電構件61係通過第1導電層21與第2導電層22之間。第2導電構件62係沿著第3方向延伸。第2導電構件62係通過第1導電構件61與第2導電層22之間。第1導電構件61之至少一部分係位於第1導電層21與第2導電層22之間。第2導電構件62之至少一部分係位於第1導電構件61與第2導電層22之間。
第1電阻變化構件71係設置於第1導電層21與第1導電構件61之間。第2電阻變化構件72係設置於第2導電層22與第2導電構件62之間。
第1電阻變化構件71及第2電阻變化構件72例如包含選自由稀土類金屬、硫屬化物、莫特絕緣體(Mott-insulator)、鐵電體、有機分子及有機金屬所組成之群中之至少1個元素以及氧。第1電阻變化構件71及第2電阻變化構件72例如包含氧化鈦(例如TiOx 等)。第1電阻變化構件71及第2電阻變化構件72例如亦可包含Ge、Sb及Te。第1電阻變化構件71及第2電阻變化構件72例如亦可包含GST(Ge-Sb-Te，鍺銻碲)材料。
第1電阻變化構件71及第2電阻變化構件72亦可包含相變型材料。第1電阻變化構件71及第2電阻變化構件72亦可包含離子記憶體(例如細絲型)之材料。例如，第1電阻變化構件71亦可包含第1絕緣材料部(例如氧化矽等)、第1導電層21及第1導電構件61之至少任一者中所包含之元素。第1導電層21及第1導電構件61之至少任一者中所包含之元素(例如Ag等)例如成為細絲。
如圖16所示，絕緣部80包含第1絕緣區域80a及第2絕緣區域80b。第1絕緣區域80a係位於第1電阻變化構件71與第2電阻變化構件72之間。自第2絕緣區域80b朝向第1導電構件61之方向係沿著第1方向(X軸方向)。
於記憶裝置130中，第2絕緣區域80b中所包含之材料與第1絕緣區域80a中所包含之材料亦不同。
記憶裝置130例如可藉由將記憶裝置110之製造方法之一部分進行變更而製造。於記憶裝置130中，亦於排列於Y軸方向之2個導電層(第1導電層21及第2導電層22)之間設有2個導電構件(第1導電構件61及第2導電構件62)。藉此，可提供能夠提高記憶密度之記憶裝置。例如，此種2個導電構件於Y軸方向上之間隔(例如間距)可較小。
於該例中，進而設有第1整流層61A及第2整流層62A。第1整流層61A係設置於第1電阻變化構件71與第1導電層21之間及第1電阻變化構件71與第1導電構件61之間之至少任一者。第2整流層62A係設置於第2電阻變化構件72與第2導電層22之間及第2電阻變化構件72與第2導電構件62之間之至少任一者。該等整流層例如包含半導體膜。該等整流層例如包含二極體。該等整流層例如包含pin型二極體或pn型二極體。該等整流層例如亦可包含肖特基型二極體。藉由設置該等整流層，可抑制誤寫入等誤動作。
於記憶裝置130中，亦可重複地設置上述構成。如圖16所示，亦可為例如進而設有第3導電構件63及第4導電構件64，且進而設有第3電阻變化構件73及第4電阻變化構件74。而且，亦可進而設有第3整流層63A及第4整流層64A。
如圖16所示，於記憶裝置130之一例中，第1導電層21及第2導電層22係連接於選擇電晶體STr。
以下，對記憶裝置130之製造方法之例進行說明。
例如，進行與關於圖5A及圖5B及圖6A～圖6F所說明之處理相同之處理。此後，進行以下處理。
圖18A～圖18D係例示第3實施形態之記憶裝置之製造方法之模式性剖視圖。
如圖18A所示，於該例中，亦於第4孔H4及第5孔H5形成之後，使於第4孔H4及第5孔H5中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)後退。
如圖18B所示，於在第4孔H4及第5孔H5之各者中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)之表面形成第1功能膜Mfa。第1功能膜Mfa例如成為電阻變化構件(例如第1電阻變化構件71、第2電阻變化構件72、第3電阻變化構件73及第4電阻變化構件74等)。第1功能膜Mfa例如包含選自由稀土類金屬、硫屬化物、莫特絕緣體、鐵電體、有機分子及有機金屬所組成之群中之至少1個元素以及氧。第1功能膜Mfa例如亦可包含GST材料。
如圖18C所示，於第1功能膜Mfa形成之後，使第4孔H4及第5孔H5之尺寸增大。
如圖18D所示，形成第1構件30M。第1構件30M係於第4孔H4之剩餘空間及第5孔H5之剩餘空間中，沿著第3方向(Z軸方向)延伸。於該例中，第1構件30M包含沿著第3方向(Z軸方向)延伸之導電構件。例如，設有複數個第1構件30M。複數個第1構件30M例如包含第1～第4導電構件61～64等。
例如，複數個第1構件30M中之一者例如包含第1導電構件61及第1整流層61A。複數個第1構件30M中之另一者例如包含第2導電構件62及第2整流層62A。例如，藉由上述處理，可製造記憶裝置130。
於記憶裝置130之製造中，亦有例如2個第4孔H4及2個第5孔H5之X-Y平面內之位置沿著Z軸方向連動地變化之情形。伴隨於此，有於4個導電構件(第1～第4導電構件61～64)之組中，該等導電構件之形狀連動地變化之情形。以下，對該變化之例進行說明。
圖19A～圖19D係例示第3實施形態之記憶裝置之一部分之模式性剖視圖。
圖19A係圖18D之G1-G2線剖視圖。圖19B係圖18D之G7-G8線剖視圖。圖19C係圖18D之G3-G4線剖視圖。圖19D係圖18D之G5-G6線剖視圖。該等圖例示出實施形態之記憶裝置130a。
如圖19A所示，第1導電構件61具有側面61f。側面61f係例如Y軸方向上之第2導電構件62側之面。第2導電構件62具有側面62f。側面62f係例如Y軸方向上之第1導電構件61側之面。側面61f與側面62f之間之沿著Y軸方向之距離ey1係沿著Z軸方向變化。於該例中，第1高度位置上之距離ey1短於第2高度位置上之距離ey1。第1高度位置與導電基底構件11之間之沿著Z軸方向之距離短於第2高度位置與導電基底構件11之間之沿著Z軸方向之距離。
如圖19B所示，第3導電構件63具有側面63f。側面63f係例如Y軸方向上之第4導電構件64側之面。第4導電構件64具有側面64f。側面64f係例如Y軸方向上之第3導電構件63側之面。側面63f與側面64f之間之沿著Y軸方向之距離ey2係沿著Z軸方向變化。於該例中，第1高度位置上之距離ey2短於第2高度位置上之距離dy2。
如圖19C所示，第1導電構件61具有側面61g。側面61g係例如X軸方向上之第3導電構件63側之面。第3導電構件63具有側面63g。側面63g係例如X軸方向上之第1導電構件61側之面。側面61g與側面63g之間之沿著X軸方向之距離ex1係沿著Z軸方向變化。於該例中，第1高度位置上之距離ex1短於第2高度位置上之距離ex1。
如圖19D所示，第2導電構件62具有側面62g。側面62g係例如X軸方向上之第4導電構件64側之面。第4導電構件64具有側面64g。側面64g係例如X軸方向上之第2導電構件62側之面。側面62g與側面64g之間之沿著X軸方向之距離ex2係沿著Z軸方向變化。於該例中，第1高度位置上之距離ex2短於第2高度位置上之距離ex2。
例如，Z軸方向之每單位長度之距離ey1之變化與Z軸方向之每單位長度之距離ey2之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離ex1之變化與Z軸方向之每單位長度之距離ex2之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離ey1之變化與Z軸方向之每單位長度之距離ex1之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離ey2之變化與Z軸方向之每單位長度之距離ex2之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
圖20A～圖20D係例示第3實施形態之記憶裝置之一部分之模式性剖視圖。
圖20A～圖20D係分別對應於圖19A～圖19D之剖視圖。該等圖例示出實施形態之記憶裝置130b。
於記憶裝置130b中，距離ey1、距離ey2、距離ex1及距離ex2係沿著Z軸方向增減。
圖21A～圖21D係例示第3實施形態之記憶裝置之一部分之模式性剖視圖。
圖21A～圖21D係分別對應於圖19A～圖19D之剖視圖。該等圖例示出實施形態之記憶裝置130c。
於記憶裝置130c中，對於距離ey1、距離ey2、距離ex1及距離ex2之各者，第2高度位置上之值大於第1高度位置上之值。於此情形時，第1高度位置與導電基底構件11之間之沿著Z軸方向之距離亦短於第2高度位置與導電基底構件11之間之沿著Z軸方向之距離。
如此，於4個導電構件(第1～第4導電構件61～64)之組中，該等導電構件之形狀連動地變化。藉此，產生如上所述之距離ey1、距離ey2、距離ex1及距離ex2之沿著Z軸方向之變化。
於上述記憶裝置130b及130c中，例如，Z軸方向之每單位長度之距離ey1之變化亦為Z軸方向之每單位長度之距離ey2之變化的0.8倍以上且1.2倍以下。例如，Z軸方向之每單位長度之距離ex1之變化為Z軸方向之每單位長度之距離ex2之變化的0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離ey1之變化為Z軸方向之每單位長度之距離ex1的0.8倍以上且1.2倍以下。例如，Z軸方向之每單位長度之距離ey2之變化為Z軸方向之每單位長度之距離ex2之變化的0.8倍以上且1.2倍以下。
於上述製造方法中，第1材料絕緣部IM1之材料與第3材料絕緣部IM3之材料不同。於該等材料中，蝕刻速率互不相同。因此，例如於同時加工第1材料絕緣部IM1及第3材料絕緣部IM3時，所獲得之形狀亦可互不相同。有此種形狀之差異於製造後之記憶裝置中被觀察到之情形。以下，對此種形狀之差異之例進行說明。
圖22A～圖22D係例示第3實施形態之記憶裝置之一部分之模式性剖視圖。
圖22A～圖22D係分別對應於圖19A～圖19D之剖視圖。該等圖例示出實施形態之記憶裝置130d。
於記憶裝置130d中，例如，Z軸方向之每單位長度之距離ey1之變化為Z軸方向之每單位長度之距離ey2之變化的0.8倍以上且1.2倍以下。例如，Z軸方向之每單位長度之距離ex1之變化為Z軸方向之每單位長度之距離ex2之變化的0.8倍以上且1.2倍以下。
另一方面，於記憶裝置130d中，例如，Z軸方向之每單位長度之距離ey1之變化亦可與Z軸方向之每單位長度之距離ex1不同。例如，Z軸方向之每單位長度之距離ey2之變化亦可與Z軸方向之每單位長度之距離ex2不同。
於第3實施形態中，例如製造2端子電阻變化型記憶體。例如，於記憶體串中，位元線金屬(例如第1導電構件61等)相對於基板(基體10s)垂直地延伸。記憶胞中所包含之膜之材料與第1實施形態不同。於第3實施形態中，亦於溝槽Tr中埋入兩種氧化矽膜。使用濕式蝕刻及高被覆性之成膜手法，由1個孔於4個部位形成孔。
(第4實施形態)
於本實施形態中，由1個孔(第1孔)形成8個以上之孔。
圖23A～圖23F係例示第4實施形態之記憶裝置之製造方法之模式性剖視圖。
圖24A～圖24E係例示第4實施形態之記憶裝置之製造方法之模式性剖視圖。
如圖23A所示，於第1構造體ST1及第2構造體ST2形成第1孔H1。第1構造體ST1包含第1膜50E。第2構造體ST2包含第2膜50G。
如圖23B所示，使於第1孔H1中露出之第1材料絕緣部IM1及第2材料絕緣部IM2後退。第1孔H1之尺寸擴大。
如圖23C所示，此後，於第1孔H1形成第4材料之膜。由第4材料形成第4構造體ST4。第4材料(第4構造體ST4)例如為非晶矽。第4構造體ST4具有第2孔H2。
如圖23D所示，將第4構造體ST4之一部分去除而形成第3孔H3。例如，藉由擴大第2孔H2之尺寸而形成第3孔H3。例如，於4個部位之間隙中殘留有柱狀之矽(第4材料之膜)。第1殘存部分STP1及第2殘存部分STP2殘留。
如圖23E所示，於第3孔H3形成例如氧化矽之構造體STa4。構造體STa4具有孔Ha3。
如圖23F所示，將構造體STa4之一部分去除而使孔Ha3之尺寸擴大。
如圖24A所示，於尺寸擴大之孔Ha3之一部分形成第4材料之膜，從而形成構造體STa4。第4材料之膜(構造體STa4)例如為非晶矽。構造體STa4具有孔Hb3。
如圖24B所示，將構造體STa4之一部分去除而擴大孔Hb3之尺寸。例如，於4個部位之間隙中殘留有柱狀之矽(第4材料之膜)。藉此，第3殘存部分STP3及第4殘存部分STP4殘留。
如圖24C所示，於孔Hb3中埋入第5材料，由第5材料形成第5構造體ST5。第5構造體ST5係沿著第3方向(Z軸方向)延伸。第5材料例如為氧化矽膜。
如圖24D所示，於第5構造體ST5形成之後，將第1殘存部分STP1、第2殘存部分STP2、第3殘存部分STP3及第4殘存部分STP4去除。藉此，形成第4孔H4、第5孔H5、孔H6及孔H7。
如圖24E所示，於第4孔H4、第5孔H5、孔H6及孔H7形成之後，使於第4孔H4、第5孔H5、孔H6及孔H7中露出之第1膜50E及第2膜50G後退。
其後，於在該等各孔中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)之表面形成第1功能膜Mf1。此後，例如，可藉由實施圖7C及圖7D中所說明之處理而形成記憶裝置。
於該例中，基於1個第1孔H1而形成2個第4孔H4、2個第5孔H5、2個孔H6及2個孔H7。
於上文中，藉由重複進行圖23C～圖23F所例示之處理，可基於1個第1孔H1而形成4M個(M為1以上之整數)孔。
圖25係例示第4實施形態之另一記憶裝置之製造方法之模式性剖視圖。
圖25係對應於圖24E之剖視圖。
於該例中，進而重複進行圖23C～圖23F中所例示之處理。藉此，如圖25所示，基於1個第1孔H1而形成2個第4孔H4、2個第5孔H5、2個孔H6、2個孔H7、2個孔H8及2個孔H9。
於上述實施形態中，例如提供一種三維記憶體。對於三維記憶體要求提高位元密度。對於三維記憶體進行高縱橫比之空穴加工。於實施形態中，基於1個孔而形成複數個孔。藉此，可提供高密度之記憶體。
例如，提供一種基於1個孔而得之具有4個浮動閘極之3D(three-dimensional，三維)記憶體。例如，提供一種基於1個孔而得之具有4個電荷儲存構件之3D記憶體。例如，提供一種基於1個孔而得之具有4個ReRAM(Resistive random-access memory，電阻式隨機存取記憶體)單元之記憶體。例如，提供一種基於1個孔而得之具有4個PCM(phase change memory，相變記憶體)單元之記憶體。
例如以1個孔為基礎，設置被分割成8個部分、被分割成12個部分或被分割成16個部分之單元。例如以1個孔為基礎，形成4M個(M為1以上之整數)孔。
於實施形態之製造方法中，例如記憶胞之字元線亦可藉由替換法而形成。於實施形態之製造方法中，亦可獲得縱型閘極電晶體。
於實施形態中，例如，於1個平面上，自1個孔之複數個部位使膜(第1膜50E及第2膜50G)後退，埋入記憶胞。藉此，由1個孔形成4M個(M為1以上之整數)記憶胞。實施形態之製造方法例如被應用於使記憶體串相對於基板垂直地延伸之記憶裝置。
於實施形態中，例如，於複數個字元線中之一者與複數個位元線中之一者交叉之位置設有記憶胞。例如，可使選擇閘極及全局位元線中之至少任一者微細化。例如，可減少字元線驅動電晶體之數量。
根據上述實施形態，例如提供一種可提高記憶密度之記憶裝置及記憶裝置之製造方法。
再者，於本申請之說明書中，「垂直」及「平行」不僅為嚴格之垂直及嚴格之平行，例如亦包含製造步驟中之偏差等，只要實質上垂直及實質上平行便可。
(第5實施形態)
圖26A～26J係例示第5實施形態之記憶裝置110之製造方法之示意剖視圖。圖26A～26J係沿著X-Y平面之剖視圖，表示繼圖5B之後之製造過程。
如圖26A所示，於第3構造體ST3形成沿著Z軸方向延伸之第1孔H1。第1孔H1係藉由將第1材料絕緣部IM1之一部分、第2材料絕緣部IM2之一部分及第3材料絕緣部IM3之一部分去除而形成。第1孔H1形成為於沿著X-Y平面之截面中具有大致圓形之形狀，且具有X軸方向之寬度WH1。WH1例如和第1膜50E與第2膜50G之間隔相同。
如圖26B所示，使於第1孔H1中露出之第1材料絕緣部IM1及第2材料絕緣部IM2於X軸方向上後退。例如實施氫氟酸處理。藉此，根據氧化矽膜(第1材料絕緣部IM1、第2材料絕緣部IM2及第3材料絕緣部IM3)之蝕刻速率之差，第1材料絕緣部IM1及第2材料絕緣部IM2之後退量大於第3材料絕緣部IM3之後退量。
於此情形時，使第1材料絕緣部IM後退而得之部分於X軸方向之寬度WEX1、及使第2材料絕緣部IM2後退而得之部分於X軸方向之寬度WEX2較佳為與第1孔H1於X軸方向之尺寸WH1大致相同，或者不超過WH1。
如圖26C所示，於第1孔H1之內表面上形成第4材料之膜。藉此，形成第4構造體ST4。第4構造體ST4具有沿著Z軸方向延伸之第2孔H2。例如，第4材料(第4構造體ST4)為矽。第4材料之膜係例如藉由CVD法而形成。該第4材料之膜優先形成於藉由第1材料絕緣部IM1及第2材料絕緣部IM2之後退而形成之空間。藉由適當地控制第4材料之膜之厚度，而形成第2孔H2。
如圖26D所示，將第4構造體ST4之一部分去除而形成第3孔H3。例如，藉由擴大第2孔H2之尺寸而形成第3孔H3。第4構造體ST4之一部分之去除係例如藉由利用鹼處理使矽溶解而實施。藉由控制矽之溶解量而形成第3孔H3。例如，於將第1材料絕緣部IM1及第2材料絕緣部IM2局部去除而得之4個部位之間隙中殘留有柱狀之矽。
於第3孔H3中，第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)露出。於第3孔H3中，第4構造體ST4之第1殘存部分STP1及第2殘存部分STP2殘留。
如圖26E所示，於第3孔H3中埋入第5材料，由第5材料形成第5構造體ST5。第5構造體ST5係沿著Z軸方向延伸。第5材料例如為氧化矽。
如圖26F所示，於第5構造體ST5形成之後，將第1殘存部分STP1及第2殘存部分STP2去除。藉此，形成第4孔H4及第5孔H5。例如，將埋入第3孔H3之氧化矽之表面部分去除，使第1殘存部分STP1及第2殘存部分STP2露出。進而，藉由鹼處理而使柱狀之矽部分(第1殘存部分STP1及第2殘存部分STP2)選擇性地溶解。例如，形成4個孔(2個第4孔H4及2個第5孔H5)。第4孔H4之中心與第5孔H5之中心之間之X軸方向之間隔WH2形成為與第1孔H1於X軸方向之寬度WH1相等或窄於WH1。
如圖26G所示，使於第4孔H4及第5孔H5中露出之第1膜50E及第2膜50G後退。使第4孔H4及第5孔H5之尺寸朝向第1膜50E及第2膜50G分別擴大。例如，以柱狀之孔(2個第4孔H4及2個第5孔H5)為起點，將複數個第1膜50E及複數個第2膜50G各自之一部分(圓弧狀之部分)去除。此時，亦可藉由將第1材料絕緣部IM1、第2材料絕緣部IM2、第3材料絕緣部IM3及第5構造體ST5局部去除，而預先使第4孔H4及第5孔H5之尺寸擴大。
如圖26H所示，於在第4孔H4及第5孔H5之各者中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)之表面形成第1功能膜Mf1。第1功能膜Mf1包含記憶膜用絕緣膜51Mf及電荷儲存膜41f。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第1膜50E之間。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第2膜50G之間。電荷儲存膜41f相當於圖1之第1電荷儲存層41，絕緣膜51Mf相當於第1絕緣構件51M。
例如，於第4孔H4及第5孔H5之內表面上形成記憶膜用絕緣膜51Mf。其後，於記憶膜用絕緣膜51Mf之表面形成電荷儲存膜41f。於此情形時，第1功能膜Mf1係以如下方式形成，即，使將第1膜50E及第2膜50G局部去除而得之間隙(圓弧狀之部分)封閉，且於第4孔H4及第5孔H5之內部殘留間隙。其後，使第1功能膜Mf1殘留，並將形成於第4孔H4及第5孔H5之內表面上之第1功能膜Mf1去除，該第1功能膜Mf1係使將第1膜50E及第2膜50G局部去除而得之間隙封閉。
如此，藉由於第4孔H4及第5孔H5中選擇性地使複數個第1膜50E及複數個第2膜50G後退之方法而形成之電荷儲存膜51於Z軸方向上相互分隔。而且，電荷儲存膜41f例如為導電性。電荷儲存膜41f例如為多晶矽。於此情形時，電荷儲存膜41f構成浮動閘極型之記憶胞。
如圖26I所示，於第1功能膜Mf1形成之後，使第4孔H4及第5孔H5之尺寸增大。例如，藉由實施藥液處理或氣相處理，該等孔之尺寸擴大。例如，進行使用緩衝氫氟酸之處理。藉此，於第1材料絕緣部IM1、第2材料絕緣部IM2、第3材料絕緣部IM3及第5構造體ST5中獲得實質上相同之蝕刻速率。
如圖26J所示，於第4孔H4及第5孔H5之內部形成第1構件30M。第1構件30M於第4孔H4之剩餘空間及第5孔H5之剩餘空間中沿著Z軸方向延伸。第1構件30M例如包含沿著Z軸方向延伸之半導體構件。例如，設有複數個第1構件30M。複數個第1構件30M例如包含第1～第4半導體構件31～34、及第1～第4芯部31C～34C等。複數個第1構件30M中之一者例如包含第1半導體構件31、第1芯部31C及第1絕緣層51L。複數個第1構件30M中之另一者例如包含第2半導體構件32、第2芯部32C及第2絕緣層52L。
經過此種處理而形成記憶裝置110。根據本實施形態之製造方法，可使X軸方向上之第4孔H4及第5孔H5之間之間隔窄於最初形成之第1孔H1之X軸方向上之寬度WH1。即，可提供一種可使X軸方向上之記憶胞間之間隙更窄且使記憶密度提高之記憶裝置。再者，使用本實施形態之製造方法之記憶裝置110亦具有與圖8A～圖11D所示之形狀類似之截面形狀。
(第6實施形態)
圖27A～27K係例示第6實施形態之記憶裝置之製造方法之模式性剖視圖。圖27A～27K係沿著X-Y平面之剖視圖，表示繼圖5B之後之製造過程。
如圖27A所示，於第3構造體ST3形成沿著Z軸方向延伸之第1孔H1。第1孔H1係藉由將第1材料絕緣部IM1之一部分、第2材料絕緣部IM2之一部分及第3材料絕緣部IM3之一部分去除而形成。第1孔H1形成為具有X軸方向之寬度WH1。
如圖27B所示，使於第1孔H1中露出之第1材料絕緣部IM1及第2材料絕緣部IM2於X軸方向上後退。例如實施氫氟酸處理。藉此，根據氧化矽膜(第1材料絕緣部IM1、第2材料絕緣部IM2及第3材料絕緣部IM3)之蝕刻速率之差，第1材料絕緣部IM1及第2材料絕緣部IM2之後退量大於第3材料絕緣部IM3之後退量。
如圖27C所示，於第1孔H1之內表面上形成第4材料之膜。藉此，形成第4構造體ST4。第4構造體ST4具有沿著第3方向延伸之第2孔H2。例如，第4材料(第4構造體ST4)為氧化矽。第2孔H2於沿著X-Y平面之截面中具有H型之形狀。即，第4材料之膜係間隔膜，且以令使第1材料絕緣部IM1及第2材料絕緣部IM2後退而得之第1孔H1之尺寸縮小之方式形成。
如圖27D所示，於第2孔H2之內表面上形成第5材料之膜。藉此，形成第5構造體ST5。第5構造體ST5具有沿著Z軸方向延伸之第3孔H3。例如，第5材料(第5構造體ST4)為矽。第5材料之膜係例如藉由CVD法而形成。該第5材料之膜優先形成於藉由第1材料絕緣部IM1及第2材料絕緣部IM2之後退而形成之四角之空間。藉由適當地控制第5材料之膜之厚度，而形成第3孔H3。
如圖27E所示，將第5構造體ST5之一部分去除而形成第4孔H4。例如，藉由擴大第3孔H3之尺寸而形成第4孔H4。第5構造體ST5之一部分之去除係例如藉由利用鹼處理使矽溶解而實施。藉由控制矽之溶解量而形成第4孔H4。例如，於使第1材料絕緣部IM1及第2材料絕緣部IM2後退而得之四角之空間中殘留柱狀之矽。即，於第4孔H4之四角，第5構造體ST5之第1殘存部分STP1及第2殘存部分STP2殘留。
如圖27F所示，於第4孔H4中埋入第6材料，由第6材料形成第6構造體ST6。第6構造體ST6係沿著Z軸方向延伸。第6材料例如為氧化矽。
如圖27G所示，於第6構造體ST6形成之後，將第1殘存部分STP1及第2殘存部分STP2去除。藉此，形成第5孔H5及第6孔H6。例如，將埋入第4孔H4之氧化矽之表面部分去除，使第1殘存部分STP1及第2殘存部分STP2露出。進而，藉由鹼處理而使柱狀之矽部分(第1殘存部分STP1及第2殘存部分STP2)選擇性地溶解。例如，形成4個孔(2個第5孔H5及2個第6孔H6)。第5孔H5之中心與第6孔H6之中心之間之X軸方向之間隔WH2形成為與第1孔H1於X軸方向之寬度WH1相等或窄於WH1。
如圖27H所示，使第5孔H5及第6孔H6之尺寸擴大。例如，藉由使用有緩衝氫氟酸之處理而去除第4構造體ST4及第6構造體ST6之一部分。第4構造體ST4及第6構造體ST6係以實質上相同之蝕刻速率各向同性地被去除。於第5孔H5及第6孔H6，第1膜50E及第2膜50G分別露出。
如圖27I所示，使於第5孔H5及第6孔H6中露出之第1膜50E及第2膜50G後退。使第5孔H5及第6孔H6之尺寸朝向第1膜50E及第2膜50G分別擴大。例如，以柱狀之孔(2個第5孔H5及2個第6孔H6)為起點，將複數個第1膜50E及複數個第2膜50G各自之一部分(圓弧狀之部分)去除。
如圖27J所示，於在第5孔H5及第6孔H6之各者中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)之表面形成第1功能膜Mf1。第1功能膜Mf1包含記憶膜用絕緣膜51Mf及電荷儲存膜41f。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第1膜50E之間。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第2膜50G之間。電荷儲存膜41f相當於圖1之第1電荷儲存層41，絕緣膜51Mf相當於第1絕緣構件51M。
例如，於第5孔H5及第6孔H6之內表面上形成記憶膜用絕緣膜51Mf。其後，於記憶膜用絕緣膜51Mf之表面形成電荷儲存膜41f。於此情形時，第1功能膜Mf1係以使將第1膜50E及第2膜50G局部去除而得之間隙(圓弧狀之部分)封閉，且於第5孔H5及第6孔H6之內部殘留間隙之方式形成。其後，使第1功能膜Mf1殘留，並將形成於第5孔H5及第6孔H6之內表面上之第1功能膜Mf1去除，該第1功能膜Mf1係使將第1膜50E及第2膜50G局部去除而得之間隙封閉。
如此形成之電荷儲存膜51係於Z軸方向上相互分隔。電荷儲存膜41f例如為導電性。電荷儲存膜41f例如為多晶矽。電荷儲存膜41f構成浮動閘極型之記憶胞。
如圖27K所示，於第5孔H5及第6孔H6之內部形成第1構件30M。第1構件30M係於第5孔H5之剩餘空間及第6孔H6之剩餘空間中沿著Z軸方向延伸。第1構件30M例如包含沿著Z軸方向延伸之半導體構件。例如，設有複數個第1構件30M。複數個第1構件30M例如包含第1～第4半導體構件31～34、及第1～第4芯部31C～34C等。複數個第1構件30M中之一者例如包含第1半導體構件31、第1芯部31C及第1絕緣層51L。複數個第1構件30M中之另一者例如包含第2半導體構件32、第2芯部32C及第2絕緣層52L。
經過此種處理而形成記憶裝置110。根據上述方法，可使X軸方向上之第5孔H5及第6孔H6之間之間隔窄於最初形成之第1孔H1之X軸方向上之寬度WH1。即，可提供一種可使X軸方向上之記憶胞間之間隙更窄且使記憶密度提高之記憶裝置。再者，使用本實施形態之製造方法之記憶裝置110亦具有與圖8A～圖11D所示之形狀類似之截面形狀。
(第7實施形態)
圖28A～28J係例示第7實施形態之記憶裝置之製造方法之模式性剖視圖。圖28A～28J係沿著X-Y平面之剖視圖，表示繼圖5B之後之製造過程。
如圖28A所示，於第3構造體ST3形成沿著Z軸方向延伸之第1孔H1。第1孔H1係藉由將第1材料絕緣部IM1之一部分、第2材料絕緣部IM2之一部分及第3材料絕緣部IM3之一部分去除而形成。第1孔H1形成為具有X軸方向之寬度WH1。
如圖28B所示，於在第1孔H1中露出之第3材料絕緣部IM3之上選擇性地形成間隔絕緣部IM4。例如，第3材料絕緣部IM3為非摻雜之多晶矽膜，可於其上使非摻雜矽(間隔絕緣部IM4)選擇性地外延生長。藉此，於沿著X-Y平面之截面中，第1孔H1成為於四角具有較窄之間隙之形狀。
如圖28C所示，於第1孔H1之內表面上形成第4材料之膜。藉此，形成第4構造體ST4。第4構造體ST4具有沿著第3方向延伸之第2孔H2。例如，第4材料(第4構造體ST4)為氮化矽。第4材料之膜係以埋入第1孔H1之四角之間隙，且保持第2孔H2之方式形成。
如圖28D所示，將第4構造體ST4之一部分去除而形成第3孔H3。例如，藉由使埋入至四角之部分殘留並擴大第2孔H2之尺寸而形成第3孔H3。第4構造體ST4之一部分之去除係例如藉由利用磷酸處理使氮化矽溶解而實施。藉由以使埋入第2孔H2之四角之部分(第1殘存部分STP1及第2殘存部分STP2)殘留之方式控制氮化矽之溶解量，而形成第3孔H3。
如圖28E所示，選擇性地去除第3材料絕緣部IM3及間隔絕緣部IM4。藉此，除第3孔H3以外，形成將第3材料絕緣部IM3及間隔絕緣部IM4去除而得之間隙IMS。第3材料絕緣部IM3及間隔絕緣部IM4之去除係例如藉由利用鹼處理選擇性地使矽溶解而實施。
如圖28F所示，於第3孔H3及間隙IMS埋入第5材料，由第5材料形成第5構造體ST5。第5構造體ST5係沿著X軸方向及Z軸方向延伸。第5材料例如為氧化矽。
如圖28G所示，於第5構造體ST5形成之後，將第1殘存部分STP1及第2殘存部分STP2去除。藉此，形成第4孔H4及第5孔H5。例如，將埋入第3孔H3及間隙IMS之氧化矽之表面部分去除，而使第1殘存部分STP1及第2殘存部分STP2露出。進而，藉由磷酸處理而使柱狀之氮化矽(第1殘存部分STP1及第2殘存部分STP2)選擇性地溶解。例如，形成4個孔(2個第4孔H4及2個第5孔H5)。第4孔H4之中心與第5孔H5之中心之間之X軸方向的間隔WH2形成為窄於第1孔H1於X軸方向之寬度WH1。
如圖28H所示，使第4孔H4及第5孔H5擴大。例如，藉由使用有緩衝氫氟酸之處理而將第1材料絕緣部IM1、第2材料絕緣部IM2及第5構造體ST5之一部分去除。進而，使於第4孔H4及第5孔H5中露出之第1膜50E及第2膜50G後退。例如，以柱狀之孔(2個第4孔H4及2個第5孔H5)為起點，將複數個第1膜50E及複數個第2膜50G各自之一部分(圓弧狀之部分)去除。
如圖28I所示，於在第4孔H4及第5孔H5之各者中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)之表面形成第1功能膜Mf1。第1功能膜Mf1包含記憶膜用絕緣膜51Mf及電荷儲存膜41f。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第1膜50E之間。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第2膜50G之間。電荷儲存膜41f相當於圖1之第1電荷儲存層41，絕緣膜51Mf相當於第1絕緣構件51M。
例如，於第4孔H4及第5孔H5之內表面上形成記憶膜用絕緣膜51Mf。其後，於記憶膜用絕緣膜51Mf之表面形成電荷儲存膜41f。於此情形時，第1功能膜Mf1係以將第1膜50E及第2膜50G局部去除而得之間隙(圓弧狀之部分)封閉，且於第5孔H5及第6孔H6之內部殘留間隙之方式形成。其後，使第1功能膜Mf1殘留，並將形成於第4孔H4及第5孔H5之內表面上之第1功能膜Mf1去除，該第1功能膜Mf1係使將第1膜50E及第2膜50G局部去除而得之間隙封閉。
如此形成之電荷儲存膜51係於Z軸方向上相互分隔。電荷儲存膜41f例如為導電性。電荷儲存膜41f例如為多晶矽。電荷儲存膜41f構成浮動閘極型之記憶胞。
進而，於第1功能膜Mf1形成之後，使第4孔H4及第5孔H5之尺寸增大。例如，藉由實施藥液處理或氣相處理而使該等孔之尺寸擴大。例如，藉由使用緩衝氫氟酸之處理而將第1材料絕緣部IM1、第2材料絕緣部IM2及第5構造體ST5各自之一部分去除。
如圖28J所示，於第4孔H4及第5孔H5之內部形成第1構件30M。第1構件30M係於第4孔H4之剩餘空間及第5孔H5之剩餘空間中沿著Z軸方向延伸。第1構件30M例如包含沿著Z軸方向延伸之半導體構件。例如，設有複數個第1構件30M。複數個第1構件30M例如包含第1～第4半導體構件31～34、及第1～第4芯部31C～34C等。複數個第1構件30M中之一者例如包含第1半導體構件31、第1芯部31C及第1絕緣層51L。複數個第1構件30M中之另一者例如包含第2半導體構件32、第2芯部32C及第2絕緣層52L。
經過此種處理而形成記憶裝置110。根據上述方法，可使X軸方向上之第4孔H4及第5孔H5之間之間隔窄於最初形成之第1孔H1之X軸方向上之寬度WH1。即，可提供一種可使X軸方向上之記憶胞間之間隙更窄且使記憶密度提高之記憶裝置。再者，使用本實施形態之製造方法之記憶裝置110亦具有與圖8A～圖11D所示之形狀類似之截面形狀。
(第8實施形態)
圖29A～29L係例示第8實施形態之記憶裝置之製造方法之模式性剖視圖。圖29A～29L係沿著X-Y平面之剖視圖，表示繼圖5B之後之製造過程。
如圖29A所示，於第3構造體ST3形成沿著Z軸方向延伸之第1孔H1。第1孔H1係藉由將第1材料絕緣部IM1之一部分、第2材料絕緣部IM2之一部分及第3材料絕緣部IM3之一部分去除而形成。第1孔H1形成為於沿著X-Y平面之截面中具有大致圓形之形狀，且具有X軸方向之寬度WH1。WH1例如與第1膜50E和第2膜50G之間隔相同。
如圖29B所示，使於第1孔H1中露出之第1材料絕緣部IM1及第2材料絕緣部IM2於X軸方向上後退。例如實施氫氟酸處理。藉此，根據氧化矽膜(第1材料絕緣部IM1、第2材料絕緣部IM2及第3材料絕緣部IM3)之蝕刻速率之差，第1材料絕緣部IM1及第2材料絕緣部IM2之後退量大於第3材料絕緣部IM3之後退量。
如圖29C所示，於第1孔H1之內表面上形成第4材料之膜。藉此，形成第4構造體ST4。第4構造體ST4具有沿著Z軸方向延伸之第2孔H2。例如，第4材料(第4構造體ST4)為氧化矽。第4材料之膜係以於第2孔H2之四角殘留較窄之空隙之方式形成。
如圖29D所示，形成使第1材料絕緣部IM1、第2材料絕緣部IM2、第3材料絕緣部IM3及第4材料之膜(第4構造體ST4)一體化而得之第5構造體ST5。例如，藉由實施熱處理而使構成第1材料絕緣部IM1、第2材料絕緣部IM2、第3材料絕緣部IM3及第4構造體ST4之各者之氧化矽均質化。第5構造體ST5包含第2孔H2。
如圖29E所示，於第2孔H2之內表面上形成第6材料之膜。藉此，形成第6構造體ST6。第6構造體ST6具有沿著Z軸方向延伸之第3孔H3。例如，第6材料(第6構造體ST6)為矽。第6材料之膜係例如藉由CVD法而形成。該第6材料之膜係埋入形成於第2孔H2之四角之空隙，且具有供形成第3孔H3之厚度。
如圖29F所示，將第6構造體ST6之一部分去除而形成第4孔H4。例如，藉由使第3孔H3之尺寸擴大而形成第4孔H4。第6構造體ST6之一部分之去除係例如藉由利用鹼處理使矽溶解而實施。藉由控制矽之溶解量而形成第4孔H4。例如，埋入第2孔H2之四角之空隙之柱狀之矽(第1殘存部分STP1及第2殘存部分STP2)殘留。
如圖29G所示，將與第5構造體ST5相同之材料埋入至第4孔H4並一體化。埋入至第4孔H4之材料例如為氧化矽。
如圖29H所示，將第1殘存部分STP1及第2殘存部分STP2去除，而形成第5孔H5及第6孔H6。例如，將埋入第4孔H4之氧化矽之表面部分去除，使第1殘存部分STP1及第2殘存部分STP2露出。進而，藉由鹼處理而使柱狀之矽部分(第1殘存部分STP1及第2殘存部分STP2)選擇性地溶解。例如，形成4個孔(2個第5孔H5及2個第6孔H6)。第5孔H5之中心與第6孔H6之中心之間之X軸方向之間隔WH2形成為與第1孔H1於X軸方向之寬度WH1相等或窄於WH1。
如圖29I所示，藉由使第5孔H5及第6孔H6擴張，而於Y軸方向上將2個第5孔H5連結且將2個第6孔H6連結。例如，進行使用緩衝氫氟酸之處理。由於第5構造體ST5均質化，故而各向同性地被蝕刻。於第5孔H5及第6孔H6，第1膜50E及第2膜50G露出。
如圖29J所示，使於第5孔H5及第6孔H6中露出之第1膜50E及第2膜50G後退。使第5孔H5及第6孔H6之尺寸朝向第1膜50E及第2膜50G分別擴大。例如，以柱狀之孔(第5孔H5及第6孔H6)為起點，將複數個第1膜50E及複數個第2膜50G各自之一部分(圓弧狀之部分)去除。
如圖29K所示，於在第5孔H5及第6孔H6之各者中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)之表面形成第1功能膜Mf1。第1功能膜Mf1包含記憶膜用絕緣膜51Mf及電荷儲存膜41f。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第1膜50E之間。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第2膜50G之間。電荷儲存膜41f相當於圖1之第1電荷儲存層41，絕緣膜51Mf相當於第1絕緣構件51M。
例如，於第5孔H5及第6孔H6之內表面上形成記憶膜用絕緣膜51Mf。其後，於記憶膜用絕緣膜51Mf之表面形成電荷儲存膜41f。於此情形時，第1功能膜Mf1係以使將第1膜50E及第2膜50G局部去除而得之間隙(圓弧狀之部分)封閉，且於第5孔H5及第6孔H6之內部殘留間隙之方式形成。其後，使第1功能膜Mf1殘留，並將形成於第5孔H5及第6孔H6之內表面上之第1功能膜Mf1去除，該第1功能膜Mf1係使將第1膜50E及第2膜50G局部去除而得之間隙封閉。
如此形成之電荷儲存膜51係於Z軸方向上相互分隔。而且，電荷儲存膜41f例如為導電性。電荷儲存膜41f例如為多晶矽。於此情形時，電荷儲存膜41f構成浮動閘極型之記憶胞。
進而，於第1功能膜Mf1形成之後，使第5孔H5及第6孔H6之尺寸增大。例如，藉由實施藥液處理或氣相處理而使該等孔之尺寸擴大。例如，進行使用緩衝氫氟酸之處理，第5構造體ST5各向同性地被蝕刻。
如圖29L所示，於第5孔H5及第6孔H6之內部形成第1構件30M。第1構件30M係於第5孔H5之剩餘空間及第6孔H6之剩餘空間中沿著Z軸方向延伸。第1構件30M例如包含沿著Z軸方向延伸之半導體構件。第1構件30M例如包含第1半導體構件31、第1芯部31C及第1絕緣層51L。第1構件30M中之另一者例如包含第2半導體構件32、第2芯部32C及第2絕緣層52L。
經過此種處理而形成記憶裝置110。於圖29D所示之步驟中實施之絕緣部之均質化並不限定於本實施形態，於其他實施形態中亦可實施。
根據本實施形態之製造方法，可使X軸方向上之第5孔H5及第6孔H6之間之間隔窄於最初形成之第1孔H1之X軸方向上之寬度WH1。藉此，可提供一種可使X軸方向上之記憶胞間之間隙更窄且使記憶密度提高之記憶裝置。
圖30A及30B係例示第8實施形態之記憶裝置之一部分之模式性剖視圖。圖30A係圖29L之D1-D2線剖視圖。圖30B係圖29L之D3-D4線剖視圖。該等圖例示出實施形態之記憶裝置110e。
如圖30A所示，第1半導體構件31具有側面31fa及31fb。側面31fa與側面32fb之間之沿著Y軸方向之距離dy1沿著Z軸方向變化。於該例中，第1高度位置上之距離dy1短於第2高度位置上之距離dy1。再者，於實施形態中，第1高度位置及第2高度位置為任意。於以下之圖31A、32A及33A中亦相同。
於圖30A所示之例中，第1高度位置與導電基底構件11之間之沿著Z軸方向之距離短於第2高度位置與導電基底構件11之間之沿著Z軸方向之距離。
如圖30B所示，第1半導體構件31具有側面31g。側面31g例如於X軸方向上，與第1絕緣層51L對向。第3半導體構件32具有側面32g。側面32g例如於X軸方向上，與第2絕緣層52L對向。側面31g與側面32g之間之沿著X軸方向之距離dx1係沿著Z軸方向變化。於以下之圖31B、32B及33B中亦相同。
於圖30B所示之例中，第1高度位置上之距離dx1短於第2高度位置上之距離dx1。
例如，Z軸方向之每單位長度之距離dy1之變化與Z軸方向之每單位長度之距離dx1之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
圖31A及31B係例示第8實施形態之第1變化例之記憶裝置之一部分的模式性剖視圖。圖31A及31B係分別對應於圖30A及30B之剖視圖。該等圖例示出實施形態之記憶裝置110f。
於記憶裝置110f中，距離dy1及距離dx1係沿著Z軸方向增減。
圖32A及32B係例示第8實施形態之第2變化例之記憶裝置之一部分的模式性剖視圖。圖32A及32B係分別對應於圖30A及30B之剖視圖。該等圖例示出實施形態之記憶裝置110g。
就記憶裝置110g而言，對於距離dy1及距離dx1之各者，第2高度位置上之值大於第1高度位置上之值。於此情形時，第1高度位置與導電基底構件11之間之沿著Z軸方向之距離亦短於第2高度位置與導電基底構件11之間之沿著Z軸方向之距離。
於上述實施形態中，於2個半導體構件(第1及第2半導體構件31、32)之組中，該等半導體構件之形狀連動地變化。藉此，產生如上所述之距離dy1及距離dx1之沿著Z軸方向之變化。例如，Z軸方向之每單位長度之距離dy1之變化為Z軸方向之每單位長度之距離dx1之0.8倍以上且1.2倍以下。
於上述製造方法中，第1材料絕緣部IM1之材料與第3材料絕緣部IM3之材料不同。於該等材料中，蝕刻速率互不相同。因此，例如於同時加工第1材料絕緣部IM1及第3材料絕緣部IM3時，所獲得之形狀亦可互不相同。有此種形狀之差異於製造後之記憶裝置中被觀察到之情形。接下來，對此種形狀之差異之例進行說明。
圖33A及33B係例示第1實施形態之第3變化例之記憶裝置之一部分的模式性剖視圖。圖33A及33B係分別對應於圖30A及30B之剖視圖。該等圖例示出實施形態之記憶裝置110h。
於記憶裝置110h中，例如Z軸方向之每單位長度之距離dy1之變化亦可與Z軸方向之每單位長度之距離dx1不同。
以上，一面參照具體例，一面對本發明之實施形態進行說明。但，本發明之實施形態並不限定於該等具體例。例如，關於記憶裝置中所包含之導電層、半導體構件、電荷儲存構件、電阻變化構件、絕緣構件、絕緣層及絕緣部等各要素之具體構成，只要業者可藉由自公知之範圍適當選擇而同樣地實施本發明，且獲得相同之效果，便包含於本發明之範圍內。
又，將各具體例之任意2個以上之要素於技術上可實現之範圍內組合而得要素亦只要包含本發明之主旨，便包含於本發明之範圍內。
此外，作為本發明之實施形態，基於上述記憶裝置及記憶裝置之製造方法，業者可適當進行設計變更後實施之所有記憶裝置及記憶裝置之製造方法亦只要包含本發明之主旨，便屬於本發明之範圍。
此外，於本發明之思想範疇中，只要為業者便可想到各種變更例及修正例，該等變更例及修正例亦屬於本發明之範圍。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種方式實施，可於不脫離發明之主旨之範圍內，進行各種省略、替換及變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。
相關申請案
本申請案享有以日本專利申請案2017-167088號(申請日：2017年8月31日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
再者，圖式係模式性或概念性，各部分之厚度與寬度之關係、部分間之大小之比率等未必與實物相同。又，即便為表示相同部分之情形，亦有根據圖式而使相互之尺寸或比率不同地予以表示之情形。
再者，於本申請之說明書及各圖中，對與關於已出現之圖於上文敍述過之要素相同之要素標註同一符號並適當省略詳細之說明。
(第1實施形態)
圖1～圖4係例示第1實施形態之記憶裝置之模式性剖視圖。
圖1係圖3之A1-A2線剖視圖。圖2係圖3之A3-A4線剖視圖。圖3A係圖1之B1-B2線剖視圖。圖3B係圖1之B3-B4線剖視圖。圖4係圖3A之A1-A2線截面之一部分之圖。
如圖3所示，實施形態之記憶裝置110包含複數個第1電極層21A及複數個第2電極層22A。將複數個第1電極層21A中之一者設為第1導電層21。將複數個第2電極層22A中之一者設為第2導電層22。
圖1中表示出第1導電層21及第2導電層22。如圖1所示，第1導電層21及第2導電層22係沿著第1方向延伸。
將第1方向設為X軸方向。將相對於X軸方向垂直之1個方向設為Y軸方向。將相對於X軸方向及Y軸方向垂直之方向設為Z軸方向。
圖1所示之第1導電層21之構成亦被應用於複數個第1電極層21A中所包含之其他電極層(例如導電層21a(參照圖3)等)。第2導電層22之構成亦被應用於複數個第2電極層22A中所包含之其他電極層(例如導電層22a(參照圖3)等)。
如圖1、圖3A及3B所示，第2導電層22係於第2方向上遠離第1導電層21。即，複數個第2電極層22A係於第2方向上遠離複數個第1電極層21A。第2方向係與第1方向交叉。於該例中，第2方向係Y軸方向。此處，所謂「遠離」係指於第2方向上各電極層間被分斷。
如圖3A所示，複數個第1電極層21A係排列於第3方向。複數個第2電極層22A係排列於第3方向。第3方向係與包含第1方向及第2方向之平面(例如X-Y平面)交叉。第3方向係例如Z軸方向。
例如，亦可視為設有複數個第1導電層21。複數個第1導電層21係排列於第3方向(Z軸方向)。複數個第1導電層21係於第3方向上相互分隔。例如，亦可視為設有複數個第2導電層22。複數個第2導電層22係排列於第3方向。複數個第2導電層22係於第3方向上相互分隔。
如圖2、圖3A及3B所示，於複數個第1電極層21A之間及複數個第2電極層22A之間，設有絕緣部80之一部分(層間絕緣區域80r)。
例如，如圖3A及3B所示，設有導電基底構件11。於該例中，設有基體10s。基體10s例如亦可包含半導體基板及其上所設置之半導體元件(例如電晶體等)。於導電基底構件11之上設有包含複數個第1電極層21A及複數個第2電極層22A之積層體。
記憶裝置110進而包含第1半導體構件31及第2半導體構件32。第1半導體構件31及第2半導體構件32係沿著第3方向(於該例中為Z軸方向)延伸。
例如，第1半導體構件31及第2半導體構件32各自之一端係與導電基底構件11電性連接。例如，第1半導體構件31及第2半導體構件32各自之另一端係與第1配線L1電性連接。
例如，複數個第1電極層21A(例如第1導電層21等)及複數個第2電極層22A(例如第2導電層22等)係作為記憶裝置110之字元線而發揮功能。第1配線L1係例如作為位元線而發揮功能。導電基底構件11係例如作為源極線(或與源極線電性連接之源極部)而發揮功能。第1半導體構件31及第2半導體構件32係例如作為通道部而發揮功能。
如圖1及圖2所示，此種第1半導體構件31及第2半導體構件32係設有複數個。以下，對第1導電層21、第2導電層22、第1半導體構件31及第2半導體構件32各自之構成之例進行說明。以下之說明亦可應用於複數個第1電極層21A、複數個第2電極層22A及其他複數個半導體構件。
如圖1所示，第1半導體構件31係通過第1導電層21與第2導電層22之間，並沿著Z軸方向延伸(參照圖3)。第1半導體構件31之至少一部分係位於第1導電層21與第2導電層22之間。第2半導體構件32係通過第1半導體構件31與第2導電層22之間，並沿著Z軸方向延伸(參照圖3)。第2半導體構件32之至少一部分係位於第1半導體構件31與第2導電層22之間。
該等半導體構件例如為沿著Z軸方向延伸之柱狀。於該例中，該等半導體構件為管狀。例如，於第1半導體構件31中設有第1芯部31C。於第1芯部31C之周圍設有第1半導體構件31。自第1芯部31C朝向第1半導體構件31之方向係與Z軸方向交叉。於第2半導體構件32中設有第2芯部32C。於第2芯部32C之周圍設有第2半導體構件32。自第2芯部32C朝向第2半導體構件32之方向係與Z軸方向交叉。
進而，記憶裝置110包含第1電荷儲存構件41、第1絕緣構件51M、第1絕緣層51L、第2電荷儲存構件42、第2絕緣構件52M及第2絕緣層52L。
如圖1及圖4所示，第1電荷儲存構件41係設置於第1導電層21與第1半導體構件31之間。第1絕緣構件51M係設置於第1導電層21與第1電荷儲存構件41之間。
如圖4所示，第1絕緣層51L包含第1區域51La及第2區域51Lb。第1區域51La係位於第1半導體構件31與第1電荷儲存構件41之間。第2區域51Lb係位於第1半導體構件31與第2半導體構件32之間。第2區域51Lb係例如與第1區域51La連續。例如，第1絕緣層51L係設置於第1半導體構件31之周圍。
如圖1及圖4所示，第2電荷儲存構件42係設置於第2導電層22與第2半導體構件32之間。第2絕緣構件52M係設置於第2導電層22與第2電荷儲存構件42之間。
如圖4所示，第2絕緣層52L包含第3區域52La及第4區域52Lb。第3區域52La係位於第2半導體構件32與第2電荷儲存構件42之間。第4區域52Lb係位於第2區域51Lb與第2半導體構件32之間。第4區域52Lb係與第3區域52La連續。例如，第2絕緣層52L係設置於第2半導體構件32之周圍。
例如，於第1導電層21與第1半導體構件31交叉之區域，構成有1個電晶體(記憶電晶體)。第1導電層21係作為電晶體之閘極而發揮功能。第1半導體構件31係作為電晶體之通道而發揮功能。第1絕緣層51L係例如作為隧道絕緣膜而發揮功能。第1絕緣層51L例如包含氧化矽等。第1絕緣構件51M係例如作為阻擋絕緣膜而發揮功能。
於一例中，第1電荷儲存構件41係例如非絕緣性(例如導電性)。例如，第1電荷儲存構件41例如包含矽(例如多晶矽或非晶矽等)。於此情形時，電荷儲存構件41係作為浮動閘極而發揮功能。記憶胞成為浮動閘極型之電晶體。
於另一例中，第1電荷儲存構件41例如為絕緣性。關於該情形之例將於下文進行敍述。
第2電荷儲存構件42、第2絕緣構件52M及第2絕緣層52L各自之構成及功能係與第1電荷儲存構件41、第1絕緣構件51M及第1絕緣層51L各自之構成及功能相同。
於此種記憶裝置110中，於排列於Y軸方向之2個導電層(第1導電層21及第2導電層22)之間，設有2個半導體構件(第1半導體構件31及第2半導體構件32)。藉此，可提供能夠提高記憶密度之記憶裝置。例如，此種2個半導體構件之Y軸方向上之間隔(例如間距)可較小。
如圖1中所例示般，包含該等2個半導體構件之組沿著X軸方向排列有複數個。能夠提高記憶密度之記憶裝置可相對簡單地進行製造。
於實施形態中，於電荷儲存構件(例如第1電荷儲存構件41)為非絕緣性(例如導電性)之情形時，電荷儲存構件例如被選擇性地設置於與複數個電極層(例如第1導電層21及導電層21a等)對應之部分。如圖3所示，對應於第1導電層21設有第1電荷儲存構件41，對應於另一導電層21a設有另一電荷儲存構件。該另一電荷儲存構件不與第1電荷儲存構件41連續。
例如，使複數個第1電極層21A之各者後退，於後退之部分設置電荷儲存構件。使複數個第2電極層22A之各者後退，於後退之部分設置電荷儲存構件。
如圖4所示，例如自第1電荷儲存構件41朝向第1導電層21之一部分之方向係沿著第1方向(X軸方向)。例如，於第1方向(X軸方向)上，於第1導電層21之2個區域之間設有第1電荷儲存構件41之至少一部分。自第2電荷儲存構件42朝向第2導電層22之一部分之方向係沿著第1方向(X軸方向)。例如，於第1方向(X軸方向)上，於第2導電層22之2個區域之間設有第2電荷儲存構件42之至少一部分。
如圖4所示，絕緣部80進而包含第1絕緣區域80a、第2絕緣區域80b及第3絕緣區域80c。第1絕緣區域80a之至少一部分係位於第2區域51Lb與第4區域52Lb之間。自第2絕緣區域80b朝向第1半導體構件31之方向係沿著第1方向(X軸方向)。第2絕緣區域80b中所包含之材料與第1絕緣區域80a中所包含之材料不同。第2絕緣區域80b中所包含之材料之蝕刻速率與第1絕緣區域80a中所包含之材料之蝕刻速率不同。例如，該等絕緣區域亦可包含氧化矽或氮化矽。亦可為第1絕緣區域80a包含氧化矽且第2絕緣區域80b包含氮化矽。亦可為第1絕緣區域80a包含氮化矽且第2絕緣區域80b包含氧化矽。於該等絕緣區域之間，所包含之氮及氧之至少任一者之組成比亦可互不相同。於該等絕緣區域之間，密度亦可互不相同。
於第1方向上，第1半導體構件31位於第2絕緣區域80b與第3絕緣區域80c之間。例如，第3絕緣區域80c中所包含之材料亦可與第2絕緣區域80b中所包含之材料不同。於該等絕緣區域之間，密度亦可互不相同。
如下所述，第1絕緣區域80a、第2絕緣區域80b及第3絕緣區域80c中所包含之材料之蝕刻速率互不相同，藉此可容易地形成上述記憶裝置110。
以下，對複數個半導體構件之例進行說明。
如圖1所示，於記憶裝置110中，除第1半導體構件31及第2半導體構件32以外，例如設有第3～第6半導體構件33～36。第3～第6半導體構件33～36亦沿著第3方向(例如Z軸方向)延伸。例如，第1～第6半導體構件31～36實質上相互平行。
第3半導體構件33係通過第1導電層21與第2導電層22之間。第4半導體構件34亦通過第1導電層21與第2導電層22之間。第3半導體構件33之至少一部分係位於第1導電層21與第2導電層22之間。第4半導體構件34之至少一部分係位於第1導電層21與第2導電層22之間。
自第1半導體構件31朝向第3半導體構件33之方向係沿著第1方向(X軸方向)。自第2半導體構件32朝向第4半導體構件34之方向係沿著第1方向(X軸方向)。第3半導體構件33及第4半導體構件34係通過第1導電層21與第2導電層22之間。
第2方向上之第1導電層21之位置處於第2方向(Y軸方向)上之第1半導體構件31之位置與第2方向上之第5半導體構件35之位置之間。第2方向上之第2導電層22之位置處於第2方向上之第2半導體構件32之位置與第2方向上之第6半導體構件36之位置之間。
第1方向上之第5半導體構件35之位置處於第1方向(X軸方向)上之第1半導體構件31之位置與第1方向上之第2半導體構件32之位置之間。上述第1方向上之第6半導體構件36之位置處於第1方向上之第1半導體構件31之位置與第1方向上之第2半導體構件32之位置之間。
例如，對應於第3～第6半導體構件33～36之各者設有第3～第6電荷儲存構件43～46、第3～第6絕緣構件53M～56M及第3～第6絕緣層53L～56L。第3～第6絕緣層53L～56L係例如設置於第3～第6半導體構件33～36之各者之周圍。對該等構件及絕緣層應用與第1半導體構件31、第1電荷儲存構件41、第1絕緣構件51M及第1絕緣層51L相同之構成。
例如，第3半導體構件33係沿著第3方向(Z軸方向)延伸。第3半導體構件33係通過第1導電層21與第2導電層22之間。自第1半導體構件31朝向第3半導體構件33之方向係沿著第1方向(X軸方向)。
例如，如圖1所示，第3半導體構件33及第4半導體構件34係與第2配線L2電性連接。第5半導體構件35及第6半導體構件36係與第3配線L3電性連接。
如圖1及圖3A所示，進而設有絕緣區域80s。如圖1所示，自絕緣區域80s朝向第1半導體構件31之方向係沿著第2方向(Y軸方向)。自絕緣區域80s朝向第6半導體構件36之方向係沿著第1方向(X軸方向)。
如圖3B所示，於記憶裝置110中，設有絕緣部IM1、絕緣部IM2及絕緣部IM3。該等絕緣部係沿著Z軸方向。自該等絕緣部朝向第3半導體構件33之方向係沿著第2方向(Y軸方向)。自絕緣部IM1朝向第6半導體構件36之方向係沿著第1方向(X軸方向)。
如圖4所示，絕緣部80例如進而包含第4～第8絕緣區域80d～80h。
於X軸方向上，第3絕緣區域80c位於第2絕緣區域80b與第6絕緣區域80f之間。
於X軸方向上，第1半導體構件31之一部分及第3半導體構件33之一部分位於第2絕緣區域80b與第6絕緣區域80f之間。於X軸方向上，第2半導體構件32之一部分及第4半導體構件34之一部分位於第4絕緣區域80d與第8絕緣區域80h之間。
第5絕緣區域80e之至少一部分位於第3半導體構件33與第4半導體構件34之間。
第1半導體構件31係通過第2絕緣區域80b與第3絕緣區域80c之間。第3半導體構件33係通過第3絕緣區域80c與第6絕緣區域80f之間。第2半導體構件32係通過第4絕緣區域80d與第7絕緣區域80g之間。第4半導體構件34係通過第7絕緣區域80g與第8絕緣區域80h之間。
例如，第4絕緣區域80d中所包含之材料與第1絕緣區域80a中所包含之材料不同。第6絕緣區域80f中所包含之材料與第5絕緣區域80e中所包含之材料不同。第8絕緣區域80h中所包含之材料與第5絕緣區域80e中所包含之材料不同。
例如，第3絕緣區域80c中所包含之材料與第2絕緣區域80b中所包含之材料不同。第3絕緣區域80c中所包含之材料與第6絕緣區域80f中所包含之材料不同。第7絕緣區域80g中所包含之材料與第4絕緣區域80d中所包含之材料不同。第7絕緣區域80g中所包含之材料與第8絕緣區域80h中所包含之材料不同。
例如，第5絕緣區域80e中所包含之材料亦可與第1絕緣區域80a中所包含之材料實質上相同。例如，第3絕緣區域80c中所包含之材料亦可與第7絕緣區域80g中所包含之材料實質上相同。例如，第2絕緣區域80b、第4絕緣區域80d、第6絕緣區域80f及第8絕緣區域80h中所包含之材料亦可實質上相互相同。
例如，第1絕緣區域80a係和第2絕緣區域80b與第4絕緣區域80d之間之區域(絕緣區域80i)連續。例如，第5絕緣區域80e係和第6絕緣區域80f與第8絕緣區域80h之間之區域(絕緣區域80j)連續。
以下，對記憶裝置110之製造方法之例進行說明。
圖5A及圖5B係例示第1實施形態之記憶裝置之製造方法之模式性剖視圖。
圖6A～圖6F係例示第1實施形態之記憶裝置之製造方法之模式性剖視圖。
圖7A～圖7D係例示第1實施形態之記憶裝置之製造方法之模式性剖視圖。
圖5A係與圖3對應之位置之剖視圖。圖5B、圖6A～圖6F及圖7A～圖7D係與圖5A之C1-C2線對應之剖視圖。
如圖5A所示，形成第1構造體ST1及第2構造體ST2。第1構造體ST1之至少一部分成為複數個第1電極層21A。第2構造體ST2之至少一部分成為複數個第2電極層22A。第1構造體ST1及第2構造體ST2係沿著第1方向(例如X軸方向)延伸。
第2構造體ST2係沿著與第1方向交叉之第2方向(例如Y軸方向)遠離第1構造體ST1。
第1構造體ST1包含第1膜50E。第2構造體ST2包含第2膜50G。
於該例中，於第1構造體ST1中，設有複數個第1膜50E。第1構造體ST1進而包含複數個第3膜50F。複數個第1膜50E及複數個第3膜50F係沿著第3方向交替排列。第3方向係與包含第1方向及第2方向之平面(X-Y平面)交叉。第3方向係例如Z軸方向。
於第2構造體ST2中，設有複數個第2膜50G。第3構造體ST2進而包含複數個第4膜50H。複數個第2膜50G及複數個第4膜50H係沿著第3方向(例如Z軸方向)交替排列。
此種第1構造體ST1及第2構造體ST2係藉由於成為該等構造體之積層膜形成溝槽Tr而形成。
如圖5B所示，形成第3構造體ST3。第3構造體ST3包含第1材料絕緣部IM1、第2材料絕緣部IM2及第3材料絕緣部IM3。第3構造體ST3係例如藉由於溝槽Tr形成成為第1材料絕緣部IM1及第2材料絕緣部IM2之材料之膜，且於剩餘空間埋入第3材料絕緣部IM3而形成。第1材料絕緣部IM1係於第2方向(Y軸方向)上位於第1構造體ST1與第2構造體ST2之間。第2材料絕緣部IM2係於第2方向上位於第1材料絕緣部IM1與第2構造體ST2之間。第3材料絕緣部IM3係位於第1材料絕緣部IM1與第2材料絕緣部IM2之間。第3材料絕緣部IM3之第3材料(第3材料)與第1材料絕緣部IM1之材料(第1材料)不同，且與第2材料絕緣部IM2之材料(第2材料)不同。第1材料及第2材料亦可相互相同。
第1材料及第2材料例如包含低密度之氧化矽。第3材料例如包含高密度之氧化矽。於該等材料中，蝕刻速率互不相同。例如，第1材料絕緣部IM1及第2材料絕緣部IM2相對於蝕刻液(例如氫氟酸等)之蝕刻速率高於第3材料絕緣部IM3相對於蝕刻液(例如氫氟酸等)之蝕刻速率。
第3材料絕緣部IM3之密度與第1材料絕緣部IM1之密度不同，且與第2材料絕緣部IM2之密度不同。例如，第3材料絕緣部IM3之密度高於第1材料絕緣部IM1之密度，且高於第2材料絕緣部IM2之密度。
例如，第1材料絕緣部IM1與第2材料絕緣部IM2係藉由使用六氯乙矽烷(HCD)及氧之低溫ALD(Atomic Layer Deposition，原子層沈積)而形成。第3材料絕緣部IM3係例如藉由使用有機矽烷及氧自由基之高溫ALD而形成。第1材料絕緣部IM1與第2材料絕緣部IM2例如包含低密度之氧化矽。第3材料絕緣部IM3例如包含高密度之氧化矽。
利用ALD法形成第1材料絕緣部IM1、第2材料絕緣部IM2及第3材料絕緣部IM3，藉此，例如對於高縱橫比之溝槽Tr，可獲得較高之覆蓋性。
如圖6A所示，於第3構造體ST3形成沿著第3方向(Z軸方向)延伸之第1孔H1。第1孔H1係藉由將第1材料絕緣部IM1之一部分、第2材料絕緣部IM2之一部分及第3材料絕緣部IM3之一部分去除而形成。
如圖6B所示，使於第1孔H1中露出之第1材料絕緣部IM1及第2材料絕緣部IM2於X軸方向上後退。第1孔H1之X軸方向之尺寸擴大。
例如實施氫氟酸處理。藉此，根據氧化矽膜(第1材料絕緣部IM1、第2材料絕緣部IM2及第3材料絕緣部IM3)之蝕刻速率之差，第1材料絕緣部IM1及第2材料絕緣部IM2之後退量大於第3材料絕緣部IM3之後退量。例如，於X軸方向上形成「H型」之孔。
如圖6C所示，此後，於第1孔H1形成第4材料之膜。由第4材料形成第4構造體ST4。第4構造體ST4具有沿著第3方向延伸之第2孔H2。例如，第4材料(第4構造體ST4)為矽。第4材料之膜係例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成。該第4材料之膜優先形成於藉由第1材料絕緣部IM1及第2材料絕緣部IM2之後退而形成之空間。藉由適當地控制第4材料之膜之厚度，而形成第2孔H2。
如圖6D所示，將第4構造體ST4之一部分去除而形成第3孔H3。例如，藉由使第2孔H2之尺寸擴大而形成第3孔H3。第4構造體ST4之一部分之去除係例如藉由鹼處理而進行。藉此，矽溶解。藉由控制該溶解量而形成第3孔H3。例如，於4個部位之間隙中殘留有柱狀之矽。
於第3孔H3中，第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)露出。於第3孔H3中，第4構造體ST4之第1殘存部分STP1及第2殘存部分STP2殘留。
如圖6E所示，於第3孔H3中埋入第5材料，由第5材料形成第5構造體ST5。第5構造體ST5沿著第3方向(Z軸方向)延伸。第5材料例如為氧化矽膜。
如圖6F所示，於第5構造體ST5形成之後，將第1殘存部分STP1及第2殘存部分STP2去除。藉此，形成第4孔H4及第5孔H5。例如，將埋入之氧化矽膜之表面部分去除。進而實施鹼處理。藉此，柱狀之矽部分(第1殘存部分STP1及第2殘存部分STP2)選擇性地溶解。例如形成4個孔(2個第4孔H4及2個第5孔H5)。
如圖7A所示，於第4孔H4及第5孔H5形成之後，使於第4孔H4及第5孔H5中露出之第1膜50E及第2膜50G後退。第4孔H4及第5孔H5之尺寸擴大。例如，以柱狀之孔(2個第4孔H4及2個第5孔H5)為起點，將複數個第1膜50E及複數個第2膜50G之一部分(圓弧狀之部分)去除。
如圖7B所示，於在第4孔H4及第5孔H5之各者中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)之表面形成第1功能膜Mf1。第1功能膜Mf1包含記憶膜用絕緣膜51Mf及電荷儲存膜41f。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第1膜50E之間。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第2膜50G之間。電荷儲存膜41f相當於圖1之第1電荷儲存層41，絕緣膜51Mf相當於第1絕緣構件51M。
例如，首先，於在第4孔H4及第5孔H5之各者中露出之第1膜50E及第2膜50G之表面形成記憶膜用絕緣膜51Mf。其後，於記憶膜用絕緣膜51Mf之表面形成電荷儲存膜41f。
電荷儲存膜41f例如為導電性。電荷儲存膜41f例如為多晶矽。於此情形時，形成浮動閘極型之記憶體。
如此，於該例中，於第4孔H4及第5孔H5形成之後，且於第1功能膜Mf1形成之前，使於第4孔H4及第5孔H5中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)後退。藉此，於Z軸方向上，複數個記憶體部(電荷儲存膜41f)相互分斷。
如下所述，電荷儲存膜41f例如亦可為非導電性。電荷儲存膜41f例如包含氮化矽等。於此情形時，例如形成電荷儲存型(例如MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金氧氮氧矽)型等)記憶體。於此情形時，亦可省略複數個第1膜50E及複數個第2膜50G之後退。
如圖7C所示，於第1功能膜Mf1形成之後，使第4孔H4及第5孔H5之尺寸增大。例如，藉由實施藥液處理或氣相處理，該等孔之尺寸擴大。例如，進行使用緩衝氫氟酸(Buffered Hydrofluoric Acid)之處理。藉此，於第1材料絕緣部IM1、第2材料絕緣部IM2及第3材料絕緣部IM3中，可獲得實質上相同之蝕刻速率。
如圖7D所示，形成第1構件30M。第1構件30M係於第4孔H4之剩餘空間及第5孔H5之剩餘空間中，沿著第3方向(Z軸方向)延伸。第1構件30M例如包含沿著第3方向(Z軸方向)延伸之半導體構件。例如，設有複數個第1構件30M。複數個第1構件30M例如包含第1～第4半導體構件31～34等。複數個第1構件30M中之一者例如包含第1半導體構件31及第1絕緣層51L。複數個第1構件30M中之另一者例如包含第2半導體構件32及第2絕緣層52L。
如下所述，於另一實施形態中，第1構件30M亦可包含沿著第3方向(Z軸方向)延伸之導電構件。
於上述例中，於第1功能膜Mf1形成之後，且於第1構件30M形成之前，第4孔H4及第5孔H5之尺寸擴大。於實施形態中，第4孔H4及第5孔H5之尺寸之擴大亦可被省略。
經過此種處理而形成記憶裝置110。根據上述方法，可提供能夠提高記憶密度之記憶裝置之製造方法。
於上述製造方法中，有第1孔H1(參照圖6A)之寬度(尺寸)沿著Z軸方向(深度方向)變化之情形。第1孔H1之寬度例如為沿著X-Y平面之1個方向之長度。例如，於一例中，有靠近基體10s(或導電基底構件11)之位置上之第1孔H1之寬度小於遠離基體10s(或導電基底構件11)之位置上之第1孔H1之寬度之情形。此外，根據第1孔H1之形成製程，第1孔H1之寬度亦可沿著Z軸方向(深度方向)發生各種變化。
於此種情形時，例如有2個第4孔H4及2個第5孔H5之X-Y平面內之位置沿著Z軸方向連動地變化之情形。伴隨於此，有於4個半導體構件(第1～第4半導體構件31～34)之組中，該等半導體構件之形狀連動地變化之情形。以下，對該變化之例進行說明。
圖8A～圖8D係例示第1實施形態之記憶裝置之一部分之模式性剖視圖。
圖8A係圖7D之D1-D2線剖視圖。圖8B係圖7D之D7-D8線剖視圖。圖8C係圖7D之D3-D4線剖視圖。圖8D係圖7D之D5-D6線剖視圖。該等圖例示出實施形態之記憶裝置110a。
如圖8A所示，第1半導體構件31具有側面31f。側面31f係例如於Y軸方向上與第2區域51Lb對向。第2半導體構件32具有側面32f。側面32f係例如於Y軸方向上與第4區域52Lb對向。側面31f與側面32f之間之沿著Y軸方向之距離dy1係沿著Z軸方向變化。於該例中，第1高度位置上之距離dy1短於第2高度位置上之距離dy1。再者，於實施形態中，第1高度位置及第2高度位置為任意。於該例中，第1高度位置與導電基底構件11之間之沿著Z軸方向之距離短於第2高度位置與導電基底構件11之間之沿著Z軸方向之距離。對於以下之圖8～圖10中所記載之例亦相同。
如圖8B所示，第3半導體構件33具有側面33f。側面33f係例如於Y軸方向上與第3絕緣層53L之區域53Lb對向。第4半導體構件34具有側面34f。側面34f係例如於Y軸方向上與第4絕緣層54L之區域54Lb對向。側面33f與側面34f之間之沿著Y軸方向之距離dy2係沿著Z軸方向變化。於該例中，第1高度位置上之距離dy2短於第2高度位置上之距離dy2。
如圖8C所示，第1半導體構件31具有側面31g。側面31g係例如於X軸方向上與第1絕緣層51L對向。第3半導體構件33具有側面33g。側面33g係例如於X軸方向上與第3絕緣層53L對向。側面31g與側面33g之間之沿著X軸方向之距離dx1沿著Z軸方向變化。於該例中，第1高度位置上之距離dx1短於第2高度位置上之距離dx1。
如圖8D所示，第2半導體構件32具有側面32g。側面32g係例如於X軸方向上與第2絕緣層52L對向。第4半導體構件34具有側面34g。側面34g係例如於X軸方向上與第4絕緣層54L對向。側面32g與側面34g之間之沿著X軸方向之距離dx2沿著Z軸方向變化。於該例中，第1高度位置上之距離dx2短於第2高度位置上之距離dx2。
例如，Z軸方向之每單位長度之距離dy1之變化與Z軸方向之每單位長度之距離dy2之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離dx1之變化與Z軸方向之每單位長度之距離dx2之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離dy1之變化與Z軸方向之每單位長度之距離dx1之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離dy2之變化與Z軸方向之每單位長度之距離dx2之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
圖9A～圖9D係例示第1實施形態之記憶裝置之一部分之模式性剖視圖。
圖9A～圖9D係分別對應於圖8A～圖8D之剖視圖。該等圖例示出實施形態之記憶裝置110b。
於記憶裝置110b中，距離dy1、距離dy2、距離dx1及距離dx2係沿著Z軸方向增減。
圖10A～圖10D係例示第1實施形態之記憶裝置之一部分之模式性剖視圖。
圖10A～圖10D係分別對應於圖8A～圖8D之剖視圖。該等圖例示出實施形態之記憶裝置110c。
於記憶裝置110c中，對於距離dy1、距離dy2、距離dx1及距離dx2之各者，第2高度位置上之值大於第1高度位置上之值。於此情形時，第1高度位置與導電基底構件11之間之沿著Z軸方向之距離亦短於第2高度位置與導電基底構件11之間之沿著Z軸方向之距離。
如此，於4個半導體構件(第1～第4半導體構件31～34)之組中，該等半導體構件之形狀連動地變化。藉此，產生如上所述之距離dy1、距離dy2、距離dx1及距離dx2之沿著Z軸方向之變化。
於上述記憶裝置110b及110c中，例如，Z軸方向之每單位長度之距離dy1之變化亦為Z軸方向之每單位長度之距離dy2之變化的0.8倍以上且1.2倍以下。例如，Z軸方向之每單位長度之距離dx1之變化為Z軸方向之每單位長度之距離dx2之變化的0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離dy1之變化為Z軸方向之每單位長度之距離dx1的0.8倍以上且1.2倍以下。例如，Z軸方向之每單位長度之距離dy2之變化為Z軸方向之每單位長度之距離dx2之變化的0.8倍以上且1.2倍以下。
於上述製造方法中，第1材料絕緣部IM1之材料與第3材料絕緣部IM3之材料不同。於該等材料中，蝕刻速率互不相同。因此，例如於同時加工第1材料絕緣部IM1及第3材料絕緣部IM3時，所獲得之形狀亦可互不相同。有此種形狀之差異於製造後之記憶裝置中被觀察到之情形。以下，對此種形狀之差異之例進行說明。
圖11A～圖11D係例示第1實施形態之記憶裝置之一部分之模式性剖視圖。
圖11A～圖11D係分別對應於圖8A～圖8D之剖視圖。該等圖例示出實施形態之記憶裝置110d。
於記憶裝置110d中，例如，Z軸方向之每單位長度之距離dy1之變化為Z軸方向之每單位長度之距離dy2之變化的0.8倍以上且1.2倍以下。例如，Z軸方向之每單位長度之距離dx1之變化為Z軸方向之每單位長度之距離dx2之變化的0.8倍以上且1.2倍以下。
另一方面，於記憶裝置110d中，例如Z軸方向之每單位長度之距離dy1之變化亦可與Z軸方向之每單位長度之距離dx1不同。例如，Z軸方向之每單位長度之距離dy2之變化亦可與Z軸方向之每單位長度之距離dx2不同。
於上述例中，複數個第1膜50E及複數個第2膜50G為導電性。另一方面，複數個第3膜50F及複數個第4膜50H為絕緣性。於此情形時，複數個第1膜50E成為複數個第1電極層21A(例如第1導電層21等)。複數個第2膜50G成為複數個第2電極層22A(例如第2導電層22等)。複數個第3膜50F及複數個第4膜50H例如成為層間絕緣區域80r之至少一部分。
於上述製造方法中，亦可使用以下所說明之替換法。例如，複數個第1膜50E及複數個第2膜50G係作為犧牲層而發揮功能。複數個第1膜50E及複數個第2膜50G之材料與複數個第3膜50F及複數個第4膜50H之材料不同。
圖12係例示第1實施形態之記憶裝置之製造方法之模式性剖視圖。
圖12例示出形成第1構件30M之後之狀態。如圖12所示，例如於形成上述第1構件30M之後，將第1膜50E(複數個第1膜50E)及第2膜50G(複數個第2膜50G)去除。其後，於藉由去除而形成之空間埋入導電材料。利用該導電材料而獲得複數個第1電極層21A(例如第1導電層21等)及複數個第2電極層22A(例如第2導電層22等)。
(第2實施形態)
圖13係例示第2實施形態之記憶裝置之模式性剖視圖。
圖13係對應於圖4之剖視圖。
如圖13所示，於本實施形態之記憶裝置120中，亦設有第1導電層21、第2導電層22、第1半導體構件31、第2半導體構件32、第1電荷儲存構件41、第1絕緣構件51M、第1絕緣層51L、第2電荷儲存構件42、第2絕緣構件52M及第2絕緣層52L。於記憶裝置120中，第1電荷儲存構件41及第2電荷儲存構件42為非導電性(例如絕緣性)。除此以外與記憶裝置110相同。
例如，第1電荷儲存構件41及第2電荷儲存構件42中之至少任一者例如包含矽及氮。第1電荷儲存構件41及第2電荷儲存構件42中之至少任一者亦可包含選自由氮化矽、多晶矽、金屬、有機金屬絡合物及金屬化合物(例如金屬氧化物及金屬氮化物)所組成之群中之至少1種。上述多晶矽亦可包含雜質。上述多晶矽例如亦可包含選自由B、P及As所組成之群中之至少1種。就記憶裝置120而言，亦可提供能夠提高記憶密度之記憶裝置。
圖14、圖15A及15B係例示第2實施形態之另一記憶裝置之模式性剖視圖。
圖14係對應於圖15A之A1-A3線之剖視圖。圖15A係對應於圖3A之剖視圖。圖15B係對應於圖3B之剖視圖。
如圖14所示，於本實施形態之另一記憶裝置121中，第1導電層21及第2導電層22未後退。於記憶裝置121中，第1電荷儲存構件41及第2電荷儲存構件42為非導電性(例如絕緣性)。因此，如圖15所示，第1電荷儲存構件41亦可於排列於Z軸方向之複數個第1電極層21A中連續地設置。第2電荷儲存構件42亦可於排列於Z軸方向之複數個第2電極層22A中連續地設置。
例如，1個第1電荷儲存構件41之一部分與複數個第1電極層21A中之一者(例如第1導電層21)對向。1個第1電荷儲存構件41之另一部分亦可與複數個第1電極層21A中之另一者(例如導電層21a(參照圖3))對向。
例如，1個第2電荷儲存構件42之一部分與複數個第2電極層22A中之一者(例如第2導電層22)對向。1個第2電荷儲存構件42之另一部分亦可與複數個第2電極層22A中之另一者(例如導電層22a(參照圖3))對向。就記憶裝置121而言，亦可提供能夠提高記憶密度之記憶裝置。
於記憶裝置120及121之製造中，例如於第1功能膜Mf1之形成中，形成絕緣性膜。例如，於圖7B所例示之處理中，於在第4孔H4及第5孔H5之各者中露出之第1膜50E及第2膜50G之表面，形成包含選自由矽、金屬、矽氮化物、氧化矽物、金屬氮化物及金屬氧化物所組成之群中之至少1種之膜。該膜例如包含氮化矽。該膜例如成為第1電荷儲存構件41及第2電荷儲存構件42。
(第3實施形態)
圖16及圖17係例示第3實施形態之記憶裝置之模式性剖視圖。
圖16係對應於圖17之E1-E2線之剖視圖。圖17係對應於圖16之F1-F2線之剖視圖。
如圖16及圖17所示，於本實施形態之記憶裝置130中，設有第1導電層21、第2導電層22、第1導電構件61、第2導電構件62、第1電阻變化構件71、第2電阻變化構件72及絕緣部80。
第1導電層21係沿著第1方向(例如X軸方向)延伸。第2導電層22係於第2方向上與第1導電層21分隔。第2方向係與第1方向交叉。於該例中，第2方向係Y軸方向。第2導電層22係沿著第1方向延伸。
如圖17所示，第1導電構件61係沿著第3方向延伸。第3方向係與包含第1方向及第2方向之平面(X-Y平面)交叉。第3方向係例如Z軸方向。第1導電構件61係通過第1導電層21與第2導電層22之間。第2導電構件62係沿著第3方向延伸。第2導電構件62係通過第1導電構件61與第2導電層22之間。第1導電構件61之至少一部分係位於第1導電層21與第2導電層22之間。第2導電構件62之至少一部分係位於第1導電構件61與第2導電層22之間。
第1電阻變化構件71係設置於第1導電層21與第1導電構件61之間。第2電阻變化構件72係設置於第2導電層22與第2導電構件62之間。
第1電阻變化構件71及第2電阻變化構件72例如包含選自由稀土類金屬、硫屬化物、莫特絕緣體(Mott-insulator)、鐵電體、有機分子及有機金屬所組成之群中之至少1個元素以及氧。第1電阻變化構件71及第2電阻變化構件72例如包含氧化鈦(例如TiOx 等)。第1電阻變化構件71及第2電阻變化構件72例如亦可包含Ge、Sb及Te。第1電阻變化構件71及第2電阻變化構件72例如亦可包含GST(Ge-Sb-Te，鍺銻碲)材料。
第1電阻變化構件71及第2電阻變化構件72亦可包含相變型材料。第1電阻變化構件71及第2電阻變化構件72亦可包含離子記憶體(例如細絲型)之材料。例如，第1電阻變化構件71亦可包含第1絕緣材料部(例如氧化矽等)、第1導電層21及第1導電構件61之至少任一者中所包含之元素。第1導電層21及第1導電構件61之至少任一者中所包含之元素(例如Ag等)例如成為細絲。
如圖16所示，絕緣部80包含第1絕緣區域80a及第2絕緣區域80b。第1絕緣區域80a係位於第1電阻變化構件71與第2電阻變化構件72之間。自第2絕緣區域80b朝向第1導電構件61之方向係沿著第1方向(X軸方向)。
於記憶裝置130中，第2絕緣區域80b中所包含之材料與第1絕緣區域80a中所包含之材料亦不同。
記憶裝置130例如可藉由將記憶裝置110之製造方法之一部分進行變更而製造。於記憶裝置130中，亦於排列於Y軸方向之2個導電層(第1導電層21及第2導電層22)之間設有2個導電構件(第1導電構件61及第2導電構件62)。藉此，可提供能夠提高記憶密度之記憶裝置。例如，此種2個導電構件於Y軸方向上之間隔(例如間距)可較小。
於該例中，進而設有第1整流層61A及第2整流層62A。第1整流層61A係設置於第1電阻變化構件71與第1導電層21之間及第1電阻變化構件71與第1導電構件61之間之至少任一者。第2整流層62A係設置於第2電阻變化構件72與第2導電層22之間及第2電阻變化構件72與第2導電構件62之間之至少任一者。該等整流層例如包含半導體膜。該等整流層例如包含二極體。該等整流層例如包含pin型二極體或pn型二極體。該等整流層例如亦可包含肖特基型二極體。藉由設置該等整流層，可抑制誤寫入等誤動作。
於記憶裝置130中，亦可重複地設置上述構成。如圖16所示，亦可為例如進而設有第3導電構件63及第4導電構件64，且進而設有第3電阻變化構件73及第4電阻變化構件74。而且，亦可進而設有第3整流層63A及第4整流層64A。
如圖16所示，於記憶裝置130之一例中，第1導電層21及第2導電層22係連接於選擇電晶體STr。
以下，對記憶裝置130之製造方法之例進行說明。
例如，進行與關於圖5A及圖5B及圖6A～圖6F所說明之處理相同之處理。此後，進行以下處理。
圖18A～圖18D係例示第3實施形態之記憶裝置之製造方法之模式性剖視圖。
如圖18A所示，於該例中，亦於第4孔H4及第5孔H5形成之後，使於第4孔H4及第5孔H5中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)後退。
如圖18B所示，於在第4孔H4及第5孔H5之各者中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)之表面形成第1功能膜Mfa。第1功能膜Mfa例如成為電阻變化構件(例如第1電阻變化構件71、第2電阻變化構件72、第3電阻變化構件73及第4電阻變化構件74等)。第1功能膜Mfa例如包含選自由稀土類金屬、硫屬化物、莫特絕緣體、鐵電體、有機分子及有機金屬所組成之群中之至少1個元素以及氧。第1功能膜Mfa例如亦可包含GST材料。
如圖18C所示，於第1功能膜Mfa形成之後，使第4孔H4及第5孔H5之尺寸增大。
如圖18D所示，形成第1構件30M。第1構件30M係於第4孔H4之剩餘空間及第5孔H5之剩餘空間中，沿著第3方向(Z軸方向)延伸。於該例中，第1構件30M包含沿著第3方向(Z軸方向)延伸之導電構件。例如，設有複數個第1構件30M。複數個第1構件30M例如包含第1～第4導電構件61～64等。
例如，複數個第1構件30M中之一者例如包含第1導電構件61及第1整流層61A。複數個第1構件30M中之另一者例如包含第2導電構件62及第2整流層62A。例如，藉由上述處理，可製造記憶裝置130。
於記憶裝置130之製造中，亦有例如2個第4孔H4及2個第5孔H5之X-Y平面內之位置沿著Z軸方向連動地變化之情形。伴隨於此，有於4個導電構件(第1～第4導電構件61～64)之組中，該等導電構件之形狀連動地變化之情形。以下，對該變化之例進行說明。
圖19A～圖19D係例示第3實施形態之記憶裝置之一部分之模式性剖視圖。
圖19A係圖18D之G1-G2線剖視圖。圖19B係圖18D之G7-G8線剖視圖。圖19C係圖18D之G3-G4線剖視圖。圖19D係圖18D之G5-G6線剖視圖。該等圖例示出實施形態之記憶裝置130a。
如圖19A所示，第1導電構件61具有側面61f。側面61f係例如Y軸方向上之第2導電構件62側之面。第2導電構件62具有側面62f。側面62f係例如Y軸方向上之第1導電構件61側之面。側面61f與側面62f之間之沿著Y軸方向之距離ey1係沿著Z軸方向變化。於該例中，第1高度位置上之距離ey1短於第2高度位置上之距離ey1。第1高度位置與導電基底構件11之間之沿著Z軸方向之距離短於第2高度位置與導電基底構件11之間之沿著Z軸方向之距離。
如圖19B所示，第3導電構件63具有側面63f。側面63f係例如Y軸方向上之第4導電構件64側之面。第4導電構件64具有側面64f。側面64f係例如Y軸方向上之第3導電構件63側之面。側面63f與側面64f之間之沿著Y軸方向之距離ey2係沿著Z軸方向變化。於該例中，第1高度位置上之距離ey2短於第2高度位置上之距離dy2。
如圖19C所示，第1導電構件61具有側面61g。側面61g係例如X軸方向上之第3導電構件63側之面。第3導電構件63具有側面63g。側面63g係例如X軸方向上之第1導電構件61側之面。側面61g與側面63g之間之沿著X軸方向之距離ex1係沿著Z軸方向變化。於該例中，第1高度位置上之距離ex1短於第2高度位置上之距離ex1。
如圖19D所示，第2導電構件62具有側面62g。側面62g係例如X軸方向上之第4導電構件64側之面。第4導電構件64具有側面64g。側面64g係例如X軸方向上之第2導電構件62側之面。側面62g與側面64g之間之沿著X軸方向之距離ex2係沿著Z軸方向變化。於該例中，第1高度位置上之距離ex2短於第2高度位置上之距離ex2。
例如，Z軸方向之每單位長度之距離ey1之變化與Z軸方向之每單位長度之距離ey2之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離ex1之變化與Z軸方向之每單位長度之距離ex2之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離ey1之變化與Z軸方向之每單位長度之距離ex1之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離ey2之變化與Z軸方向之每單位長度之距離ex2之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
圖20A～圖20D係例示第3實施形態之記憶裝置之一部分之模式性剖視圖。
圖20A～圖20D係分別對應於圖19A～圖19D之剖視圖。該等圖例示出實施形態之記憶裝置130b。
於記憶裝置130b中，距離ey1、距離ey2、距離ex1及距離ex2係沿著Z軸方向增減。
圖21A～圖21D係例示第3實施形態之記憶裝置之一部分之模式性剖視圖。
圖21A～圖21D係分別對應於圖19A～圖19D之剖視圖。該等圖例示出實施形態之記憶裝置130c。
於記憶裝置130c中，對於距離ey1、距離ey2、距離ex1及距離ex2之各者，第2高度位置上之值大於第1高度位置上之值。於此情形時，第1高度位置與導電基底構件11之間之沿著Z軸方向之距離亦短於第2高度位置與導電基底構件11之間之沿著Z軸方向之距離。
如此，於4個導電構件(第1～第4導電構件61～64)之組中，該等導電構件之形狀連動地變化。藉此，產生如上所述之距離ey1、距離ey2、距離ex1及距離ex2之沿著Z軸方向之變化。
於上述記憶裝置130b及130c中，例如，Z軸方向之每單位長度之距離ey1之變化亦為Z軸方向之每單位長度之距離ey2之變化的0.8倍以上且1.2倍以下。例如，Z軸方向之每單位長度之距離ex1之變化為Z軸方向之每單位長度之距離ex2之變化的0.8倍以上且1.2倍以下。
例如，Z軸方向之每單位長度之距離ey1之變化為Z軸方向之每單位長度之距離ex1的0.8倍以上且1.2倍以下。例如，Z軸方向之每單位長度之距離ey2之變化為Z軸方向之每單位長度之距離ex2之變化的0.8倍以上且1.2倍以下。
於上述製造方法中，第1材料絕緣部IM1之材料與第3材料絕緣部IM3之材料不同。於該等材料中，蝕刻速率互不相同。因此，例如於同時加工第1材料絕緣部IM1及第3材料絕緣部IM3時，所獲得之形狀亦可互不相同。有此種形狀之差異於製造後之記憶裝置中被觀察到之情形。以下，對此種形狀之差異之例進行說明。
圖22A～圖22D係例示第3實施形態之記憶裝置之一部分之模式性剖視圖。
圖22A～圖22D係分別對應於圖19A～圖19D之剖視圖。該等圖例示出實施形態之記憶裝置130d。
於記憶裝置130d中，例如，Z軸方向之每單位長度之距離ey1之變化為Z軸方向之每單位長度之距離ey2之變化的0.8倍以上且1.2倍以下。例如，Z軸方向之每單位長度之距離ex1之變化為Z軸方向之每單位長度之距離ex2之變化的0.8倍以上且1.2倍以下。
另一方面，於記憶裝置130d中，例如，Z軸方向之每單位長度之距離ey1之變化亦可與Z軸方向之每單位長度之距離ex1不同。例如，Z軸方向之每單位長度之距離ey2之變化亦可與Z軸方向之每單位長度之距離ex2不同。
於第3實施形態中，例如製造2端子電阻變化型記憶體。例如，於記憶體串中，位元線金屬(例如第1導電構件61等)相對於基板(基體10s)垂直地延伸。記憶胞中所包含之膜之材料與第1實施形態不同。於第3實施形態中，亦於溝槽Tr中埋入兩種氧化矽膜。使用濕式蝕刻及高被覆性之成膜手法，由1個孔於4個部位形成孔。
(第4實施形態)
於本實施形態中，由1個孔(第1孔)形成8個以上之孔。
圖23A～圖23F係例示第4實施形態之記憶裝置之製造方法之模式性剖視圖。
圖24A～圖24E係例示第4實施形態之記憶裝置之製造方法之模式性剖視圖。
如圖23A所示，於第1構造體ST1及第2構造體ST2形成第1孔H1。第1構造體ST1包含第1膜50E。第2構造體ST2包含第2膜50G。
如圖23B所示，使於第1孔H1中露出之第1材料絕緣部IM1及第2材料絕緣部IM2後退。第1孔H1之尺寸擴大。
如圖23C所示，此後，於第1孔H1形成第4材料之膜。由第4材料形成第4構造體ST4。第4材料(第4構造體ST4)例如為非晶矽。第4構造體ST4具有第2孔H2。
如圖23D所示，將第4構造體ST4之一部分去除而形成第3孔H3。例如，藉由擴大第2孔H2之尺寸而形成第3孔H3。例如，於4個部位之間隙中殘留有柱狀之矽(第4材料之膜)。第1殘存部分STP1及第2殘存部分STP2殘留。
如圖23E所示，於第3孔H3形成例如氧化矽之構造體STa4。構造體STa4具有孔Ha3。
如圖23F所示，將構造體STa4之一部分去除而使孔Ha3之尺寸擴大。
如圖24A所示，於尺寸擴大之孔Ha3之一部分形成第4材料之膜，從而形成構造體STa4。第4材料之膜(構造體STa4)例如為非晶矽。構造體STa4具有孔Hb3。
如圖24B所示，將構造體STa4之一部分去除而擴大孔Hb3之尺寸。例如，於4個部位之間隙中殘留有柱狀之矽(第4材料之膜)。藉此，第3殘存部分STP3及第4殘存部分STP4殘留。
如圖24C所示，於孔Hb3中埋入第5材料，由第5材料形成第5構造體ST5。第5構造體ST5係沿著第3方向(Z軸方向)延伸。第5材料例如為氧化矽膜。
如圖24D所示，於第5構造體ST5形成之後，將第1殘存部分STP1、第2殘存部分STP2、第3殘存部分STP3及第4殘存部分STP4去除。藉此，形成第4孔H4、第5孔H5、孔H6及孔H7。
如圖24E所示，於第4孔H4、第5孔H5、孔H6及孔H7形成之後，使於第4孔H4、第5孔H5、孔H6及孔H7中露出之第1膜50E及第2膜50G後退。
其後，於在該等各孔中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)之表面形成第1功能膜Mf1。此後，例如，可藉由實施圖7C及圖7D中所說明之處理而形成記憶裝置。
於該例中，基於1個第1孔H1而形成2個第4孔H4、2個第5孔H5、2個孔H6及2個孔H7。
於上文中，藉由重複進行圖23C～圖23F所例示之處理，可基於1個第1孔H1而形成4M個(M為1以上之整數)孔。
圖25係例示第4實施形態之另一記憶裝置之製造方法之模式性剖視圖。
圖25係對應於圖24E之剖視圖。
於該例中，進而重複進行圖23C～圖23F中所例示之處理。藉此，如圖25所示，基於1個第1孔H1而形成2個第4孔H4、2個第5孔H5、2個孔H6、2個孔H7、2個孔H8及2個孔H9。
於上述實施形態中，例如提供一種三維記憶體。對於三維記憶體要求提高位元密度。對於三維記憶體進行高縱橫比之空穴加工。於實施形態中，基於1個孔而形成複數個孔。藉此，可提供高密度之記憶體。
例如，提供一種基於1個孔而得之具有4個浮動閘極之3D(three-dimensional，三維)記憶體。例如，提供一種基於1個孔而得之具有4個電荷儲存構件之3D記憶體。例如，提供一種基於1個孔而得之具有4個ReRAM(Resistive random-access memory，電阻式隨機存取記憶體)單元之記憶體。例如，提供一種基於1個孔而得之具有4個PCM(phase change memory，相變記憶體)單元之記憶體。
例如以1個孔為基礎，設置被分割成8個部分、被分割成12個部分或被分割成16個部分之單元。例如以1個孔為基礎，形成4M個(M為1以上之整數)孔。
於實施形態之製造方法中，例如記憶胞之字元線亦可藉由替換法而形成。於實施形態之製造方法中，亦可獲得縱型閘極電晶體。
於實施形態中，例如，於1個平面上，自1個孔之複數個部位使膜(第1膜50E及第2膜50G)後退，埋入記憶胞。藉此，由1個孔形成4M個(M為1以上之整數)記憶胞。實施形態之製造方法例如被應用於使記憶體串相對於基板垂直地延伸之記憶裝置。
於實施形態中，例如，於複數個字元線中之一者與複數個位元線中之一者交叉之位置設有記憶胞。例如，可使選擇閘極及全局位元線中之至少任一者微細化。例如，可減少字元線驅動電晶體之數量。
根據上述實施形態，例如提供一種可提高記憶密度之記憶裝置及記憶裝置之製造方法。
再者，於本申請之說明書中，「垂直」及「平行」不僅為嚴格之垂直及嚴格之平行，例如亦包含製造步驟中之偏差等，只要實質上垂直及實質上平行便可。
(第5實施形態)
圖26A～26J係例示第5實施形態之記憶裝置110之製造方法之示意剖視圖。圖26A～26J係沿著X-Y平面之剖視圖，表示繼圖5B之後之製造過程。
如圖26A所示，於第3構造體ST3形成沿著Z軸方向延伸之第1孔H1。第1孔H1係藉由將第1材料絕緣部IM1之一部分、第2材料絕緣部IM2之一部分及第3材料絕緣部IM3之一部分去除而形成。第1孔H1形成為於沿著X-Y平面之截面中具有大致圓形之形狀，且具有X軸方向之寬度WH1。WH1例如和第1膜50E與第2膜50G之間隔相同。
如圖26B所示，使於第1孔H1中露出之第1材料絕緣部IM1及第2材料絕緣部IM2於X軸方向上後退。例如實施氫氟酸處理。藉此，根據氧化矽膜(第1材料絕緣部IM1、第2材料絕緣部IM2及第3材料絕緣部IM3)之蝕刻速率之差，第1材料絕緣部IM1及第2材料絕緣部IM2之後退量大於第3材料絕緣部IM3之後退量。
於此情形時，使第1材料絕緣部IM後退而得之部分於X軸方向之寬度WEX1、及使第2材料絕緣部IM2後退而得之部分於X軸方向之寬度WEX2較佳為與第1孔H1於X軸方向之尺寸WH1大致相同，或者不超過WH1。
如圖26C所示，於第1孔H1之內表面上形成第4材料之膜。藉此，形成第4構造體ST4。第4構造體ST4具有沿著Z軸方向延伸之第2孔H2。例如，第4材料(第4構造體ST4)為矽。第4材料之膜係例如藉由CVD法而形成。該第4材料之膜優先形成於藉由第1材料絕緣部IM1及第2材料絕緣部IM2之後退而形成之空間。藉由適當地控制第4材料之膜之厚度，而形成第2孔H2。
如圖26D所示，將第4構造體ST4之一部分去除而形成第3孔H3。例如，藉由擴大第2孔H2之尺寸而形成第3孔H3。第4構造體ST4之一部分之去除係例如藉由利用鹼處理使矽溶解而實施。藉由控制矽之溶解量而形成第3孔H3。例如，於將第1材料絕緣部IM1及第2材料絕緣部IM2局部去除而得之4個部位之間隙中殘留有柱狀之矽。
於第3孔H3中，第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)露出。於第3孔H3中，第4構造體ST4之第1殘存部分STP1及第2殘存部分STP2殘留。
如圖26E所示，於第3孔H3中埋入第5材料，由第5材料形成第5構造體ST5。第5構造體ST5係沿著Z軸方向延伸。第5材料例如為氧化矽。
如圖26F所示，於第5構造體ST5形成之後，將第1殘存部分STP1及第2殘存部分STP2去除。藉此，形成第4孔H4及第5孔H5。例如，將埋入第3孔H3之氧化矽之表面部分去除，使第1殘存部分STP1及第2殘存部分STP2露出。進而，藉由鹼處理而使柱狀之矽部分(第1殘存部分STP1及第2殘存部分STP2)選擇性地溶解。例如，形成4個孔(2個第4孔H4及2個第5孔H5)。第4孔H4之中心與第5孔H5之中心之間之X軸方向之間隔WH2形成為與第1孔H1於X軸方向之寬度WH1相等或窄於WH1。
如圖26G所示，使於第4孔H4及第5孔H5中露出之第1膜50E及第2膜50G後退。使第4孔H4及第5孔H5之尺寸朝向第1膜50E及第2膜50G分別擴大。例如，以柱狀之孔(2個第4孔H4及2個第5孔H5)為起點，將複數個第1膜50E及複數個第2膜50G各自之一部分(圓弧狀之部分)去除。此時，亦可藉由將第1材料絕緣部IM1、第2材料絕緣部IM2、第3材料絕緣部IM3及第5構造體ST5局部去除，而預先使第4孔H4及第5孔H5之尺寸擴大。
如圖26H所示，於在第4孔H4及第5孔H5之各者中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)之表面形成第1功能膜Mf1。第1功能膜Mf1包含記憶膜用絕緣膜51Mf及電荷儲存膜41f。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第1膜50E之間。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第2膜50G之間。電荷儲存膜41f相當於圖1之第1電荷儲存層41，絕緣膜51Mf相當於第1絕緣構件51M。
例如，於第4孔H4及第5孔H5之內表面上形成記憶膜用絕緣膜51Mf。其後，於記憶膜用絕緣膜51Mf之表面形成電荷儲存膜41f。於此情形時，第1功能膜Mf1係以如下方式形成，即，使將第1膜50E及第2膜50G局部去除而得之間隙(圓弧狀之部分)封閉，且於第4孔H4及第5孔H5之內部殘留間隙。其後，使第1功能膜Mf1殘留，並將形成於第4孔H4及第5孔H5之內表面上之第1功能膜Mf1去除，該第1功能膜Mf1係使將第1膜50E及第2膜50G局部去除而得之間隙封閉。
如此，藉由於第4孔H4及第5孔H5中選擇性地使複數個第1膜50E及複數個第2膜50G後退之方法而形成之電荷儲存膜51於Z軸方向上相互分隔。而且，電荷儲存膜41f例如為導電性。電荷儲存膜41f例如為多晶矽。於此情形時，電荷儲存膜41f構成浮動閘極型之記憶胞。
如圖26I所示，於第1功能膜Mf1形成之後，使第4孔H4及第5孔H5之尺寸增大。例如，藉由實施藥液處理或氣相處理，該等孔之尺寸擴大。例如，進行使用緩衝氫氟酸之處理。藉此，於第1材料絕緣部IM1、第2材料絕緣部IM2、第3材料絕緣部IM3及第5構造體ST5中獲得實質上相同之蝕刻速率。
如圖26J所示，於第4孔H4及第5孔H5之內部形成第1構件30M。第1構件30M於第4孔H4之剩餘空間及第5孔H5之剩餘空間中沿著Z軸方向延伸。第1構件30M例如包含沿著Z軸方向延伸之半導體構件。例如，設有複數個第1構件30M。複數個第1構件30M例如包含第1～第4半導體構件31～34、及第1～第4芯部31C～34C等。複數個第1構件30M中之一者例如包含第1半導體構件31、第1芯部31C及第1絕緣層51L。複數個第1構件30M中之另一者例如包含第2半導體構件32、第2芯部32C及第2絕緣層52L。
經過此種處理而形成記憶裝置110。根據本實施形態之製造方法，可使X軸方向上之第4孔H4及第5孔H5之間之間隔窄於最初形成之第1孔H1之X軸方向上之寬度WH1。即，可提供一種可使X軸方向上之記憶胞間之間隙更窄且使記憶密度提高之記憶裝置。再者，使用本實施形態之製造方法之記憶裝置110亦具有與圖8A～圖11D所示之形狀類似之截面形狀。
(第6實施形態)
圖27A～27K係例示第6實施形態之記憶裝置之製造方法之模式性剖視圖。圖27A～27K係沿著X-Y平面之剖視圖，表示繼圖5B之後之製造過程。
如圖27A所示，於第3構造體ST3形成沿著Z軸方向延伸之第1孔H1。第1孔H1係藉由將第1材料絕緣部IM1之一部分、第2材料絕緣部IM2之一部分及第3材料絕緣部IM3之一部分去除而形成。第1孔H1形成為具有X軸方向之寬度WH1。
如圖27B所示，使於第1孔H1中露出之第1材料絕緣部IM1及第2材料絕緣部IM2於X軸方向上後退。例如實施氫氟酸處理。藉此，根據氧化矽膜(第1材料絕緣部IM1、第2材料絕緣部IM2及第3材料絕緣部IM3)之蝕刻速率之差，第1材料絕緣部IM1及第2材料絕緣部IM2之後退量大於第3材料絕緣部IM3之後退量。
如圖27C所示，於第1孔H1之內表面上形成第4材料之膜。藉此，形成第4構造體ST4。第4構造體ST4具有沿著第3方向延伸之第2孔H2。例如，第4材料(第4構造體ST4)為氧化矽。第2孔H2於沿著X-Y平面之截面中具有H型之形狀。即，第4材料之膜係間隔膜，且以令使第1材料絕緣部IM1及第2材料絕緣部IM2後退而得之第1孔H1之尺寸縮小之方式形成。
如圖27D所示，於第2孔H2之內表面上形成第5材料之膜。藉此，形成第5構造體ST5。第5構造體ST5具有沿著Z軸方向延伸之第3孔H3。例如，第5材料(第5構造體ST4)為矽。第5材料之膜係例如藉由CVD法而形成。該第5材料之膜優先形成於藉由第1材料絕緣部IM1及第2材料絕緣部IM2之後退而形成之四角之空間。藉由適當地控制第5材料之膜之厚度，而形成第3孔H3。
如圖27E所示，將第5構造體ST5之一部分去除而形成第4孔H4。例如，藉由擴大第3孔H3之尺寸而形成第4孔H4。第5構造體ST5之一部分之去除係例如藉由利用鹼處理使矽溶解而實施。藉由控制矽之溶解量而形成第4孔H4。例如，於使第1材料絕緣部IM1及第2材料絕緣部IM2後退而得之四角之空間中殘留柱狀之矽。即，於第4孔H4之四角，第5構造體ST5之第1殘存部分STP1及第2殘存部分STP2殘留。
如圖27F所示，於第4孔H4中埋入第6材料，由第6材料形成第6構造體ST6。第6構造體ST6係沿著Z軸方向延伸。第6材料例如為氧化矽。
如圖27G所示，於第6構造體ST6形成之後，將第1殘存部分STP1及第2殘存部分STP2去除。藉此，形成第5孔H5及第6孔H6。例如，將埋入第4孔H4之氧化矽之表面部分去除，使第1殘存部分STP1及第2殘存部分STP2露出。進而，藉由鹼處理而使柱狀之矽部分(第1殘存部分STP1及第2殘存部分STP2)選擇性地溶解。例如，形成4個孔(2個第5孔H5及2個第6孔H6)。第5孔H5之中心與第6孔H6之中心之間之X軸方向之間隔WH2形成為與第1孔H1於X軸方向之寬度WH1相等或窄於WH1。
如圖27H所示，使第5孔H5及第6孔H6之尺寸擴大。例如，藉由使用有緩衝氫氟酸之處理而去除第4構造體ST4及第6構造體ST6之一部分。第4構造體ST4及第6構造體ST6係以實質上相同之蝕刻速率各向同性地被去除。於第5孔H5及第6孔H6，第1膜50E及第2膜50G分別露出。
如圖27I所示，使於第5孔H5及第6孔H6中露出之第1膜50E及第2膜50G後退。使第5孔H5及第6孔H6之尺寸朝向第1膜50E及第2膜50G分別擴大。例如，以柱狀之孔(2個第5孔H5及2個第6孔H6)為起點，將複數個第1膜50E及複數個第2膜50G各自之一部分(圓弧狀之部分)去除。
如圖27J所示，於在第5孔H5及第6孔H6之各者中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)之表面形成第1功能膜Mf1。第1功能膜Mf1包含記憶膜用絕緣膜51Mf及電荷儲存膜41f。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第1膜50E之間。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第2膜50G之間。電荷儲存膜41f相當於圖1之第1電荷儲存層41，絕緣膜51Mf相當於第1絕緣構件51M。
例如，於第5孔H5及第6孔H6之內表面上形成記憶膜用絕緣膜51Mf。其後，於記憶膜用絕緣膜51Mf之表面形成電荷儲存膜41f。於此情形時，第1功能膜Mf1係以使將第1膜50E及第2膜50G局部去除而得之間隙(圓弧狀之部分)封閉，且於第5孔H5及第6孔H6之內部殘留間隙之方式形成。其後，使第1功能膜Mf1殘留，並將形成於第5孔H5及第6孔H6之內表面上之第1功能膜Mf1去除，該第1功能膜Mf1係使將第1膜50E及第2膜50G局部去除而得之間隙封閉。
如此形成之電荷儲存膜51係於Z軸方向上相互分隔。電荷儲存膜41f例如為導電性。電荷儲存膜41f例如為多晶矽。電荷儲存膜41f構成浮動閘極型之記憶胞。
如圖27K所示，於第5孔H5及第6孔H6之內部形成第1構件30M。第1構件30M係於第5孔H5之剩餘空間及第6孔H6之剩餘空間中沿著Z軸方向延伸。第1構件30M例如包含沿著Z軸方向延伸之半導體構件。例如，設有複數個第1構件30M。複數個第1構件30M例如包含第1～第4半導體構件31～34、及第1～第4芯部31C～34C等。複數個第1構件30M中之一者例如包含第1半導體構件31、第1芯部31C及第1絕緣層51L。複數個第1構件30M中之另一者例如包含第2半導體構件32、第2芯部32C及第2絕緣層52L。
經過此種處理而形成記憶裝置110。根據上述方法，可使X軸方向上之第5孔H5及第6孔H6之間之間隔窄於最初形成之第1孔H1之X軸方向上之寬度WH1。即，可提供一種可使X軸方向上之記憶胞間之間隙更窄且使記憶密度提高之記憶裝置。再者，使用本實施形態之製造方法之記憶裝置110亦具有與圖8A～圖11D所示之形狀類似之截面形狀。
(第7實施形態)
圖28A～28J係例示第7實施形態之記憶裝置之製造方法之模式性剖視圖。圖28A～28J係沿著X-Y平面之剖視圖，表示繼圖5B之後之製造過程。
如圖28A所示，於第3構造體ST3形成沿著Z軸方向延伸之第1孔H1。第1孔H1係藉由將第1材料絕緣部IM1之一部分、第2材料絕緣部IM2之一部分及第3材料絕緣部IM3之一部分去除而形成。第1孔H1形成為具有X軸方向之寬度WH1。
如圖28B所示，於在第1孔H1中露出之第3材料絕緣部IM3之上選擇性地形成間隔絕緣部IM4。例如，第3材料絕緣部IM3為非摻雜之多晶矽膜，可於其上使非摻雜矽(間隔絕緣部IM4)選擇性地外延生長。藉此，於沿著X-Y平面之截面中，第1孔H1成為於四角具有較窄之間隙之形狀。
如圖28C所示，於第1孔H1之內表面上形成第4材料之膜。藉此，形成第4構造體ST4。第4構造體ST4具有沿著第3方向延伸之第2孔H2。例如，第4材料(第4構造體ST4)為氮化矽。第4材料之膜係以埋入第1孔H1之四角之間隙，且保持第2孔H2之方式形成。
如圖28D所示，將第4構造體ST4之一部分去除而形成第3孔H3。例如，藉由使埋入至四角之部分殘留並擴大第2孔H2之尺寸而形成第3孔H3。第4構造體ST4之一部分之去除係例如藉由利用磷酸處理使氮化矽溶解而實施。藉由以使埋入第2孔H2之四角之部分(第1殘存部分STP1及第2殘存部分STP2)殘留之方式控制氮化矽之溶解量，而形成第3孔H3。
如圖28E所示，選擇性地去除第3材料絕緣部IM3及間隔絕緣部IM4。藉此，除第3孔H3以外，形成將第3材料絕緣部IM3及間隔絕緣部IM4去除而得之間隙IMS。第3材料絕緣部IM3及間隔絕緣部IM4之去除係例如藉由利用鹼處理選擇性地使矽溶解而實施。
如圖28F所示，於第3孔H3及間隙IMS埋入第5材料，由第5材料形成第5構造體ST5。第5構造體ST5係沿著X軸方向及Z軸方向延伸。第5材料例如為氧化矽。
如圖28G所示，於第5構造體ST5形成之後，將第1殘存部分STP1及第2殘存部分STP2去除。藉此，形成第4孔H4及第5孔H5。例如，將埋入第3孔H3及間隙IMS之氧化矽之表面部分去除，而使第1殘存部分STP1及第2殘存部分STP2露出。進而，藉由磷酸處理而使柱狀之氮化矽(第1殘存部分STP1及第2殘存部分STP2)選擇性地溶解。例如，形成4個孔(2個第4孔H4及2個第5孔H5)。第4孔H4之中心與第5孔H5之中心之間之X軸方向的間隔WH2形成為窄於第1孔H1於X軸方向之寬度WH1。
如圖28H所示，使第4孔H4及第5孔H5擴大。例如，藉由使用有緩衝氫氟酸之處理而將第1材料絕緣部IM1、第2材料絕緣部IM2及第5構造體ST5之一部分去除。進而，使於第4孔H4及第5孔H5中露出之第1膜50E及第2膜50G後退。例如，以柱狀之孔(2個第4孔H4及2個第5孔H5)為起點，將複數個第1膜50E及複數個第2膜50G各自之一部分(圓弧狀之部分)去除。
如圖28I所示，於在第4孔H4及第5孔H5之各者中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)之表面形成第1功能膜Mf1。第1功能膜Mf1包含記憶膜用絕緣膜51Mf及電荷儲存膜41f。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第1膜50E之間。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第2膜50G之間。電荷儲存膜41f相當於圖1之第1電荷儲存層41，絕緣膜51Mf相當於第1絕緣構件51M。
例如，於第4孔H4及第5孔H5之內表面上形成記憶膜用絕緣膜51Mf。其後，於記憶膜用絕緣膜51Mf之表面形成電荷儲存膜41f。於此情形時，第1功能膜Mf1係以將第1膜50E及第2膜50G局部去除而得之間隙(圓弧狀之部分)封閉，且於第5孔H5及第6孔H6之內部殘留間隙之方式形成。其後，使第1功能膜Mf1殘留，並將形成於第4孔H4及第5孔H5之內表面上之第1功能膜Mf1去除，該第1功能膜Mf1係使將第1膜50E及第2膜50G局部去除而得之間隙封閉。
如此形成之電荷儲存膜51係於Z軸方向上相互分隔。電荷儲存膜41f例如為導電性。電荷儲存膜41f例如為多晶矽。電荷儲存膜41f構成浮動閘極型之記憶胞。
進而，於第1功能膜Mf1形成之後，使第4孔H4及第5孔H5之尺寸增大。例如，藉由實施藥液處理或氣相處理而使該等孔之尺寸擴大。例如，藉由使用緩衝氫氟酸之處理而將第1材料絕緣部IM1、第2材料絕緣部IM2及第5構造體ST5各自之一部分去除。
如圖28J所示，於第4孔H4及第5孔H5之內部形成第1構件30M。第1構件30M係於第4孔H4之剩餘空間及第5孔H5之剩餘空間中沿著Z軸方向延伸。第1構件30M例如包含沿著Z軸方向延伸之半導體構件。例如，設有複數個第1構件30M。複數個第1構件30M例如包含第1～第4半導體構件31～34、及第1～第4芯部31C～34C等。複數個第1構件30M中之一者例如包含第1半導體構件31、第1芯部31C及第1絕緣層51L。複數個第1構件30M中之另一者例如包含第2半導體構件32、第2芯部32C及第2絕緣層52L。
經過此種處理而形成記憶裝置110。根據上述方法，可使X軸方向上之第4孔H4及第5孔H5之間之間隔窄於最初形成之第1孔H1之X軸方向上之寬度WH1。即，可提供一種可使X軸方向上之記憶胞間之間隙更窄且使記憶密度提高之記憶裝置。再者，使用本實施形態之製造方法之記憶裝置110亦具有與圖8A～圖11D所示之形狀類似之截面形狀。
(第8實施形態)
圖29A～29L係例示第8實施形態之記憶裝置之製造方法之模式性剖視圖。圖29A～29L係沿著X-Y平面之剖視圖，表示繼圖5B之後之製造過程。
如圖29A所示，於第3構造體ST3形成沿著Z軸方向延伸之第1孔H1。第1孔H1係藉由將第1材料絕緣部IM1之一部分、第2材料絕緣部IM2之一部分及第3材料絕緣部IM3之一部分去除而形成。第1孔H1形成為於沿著X-Y平面之截面中具有大致圓形之形狀，且具有X軸方向之寬度WH1。WH1例如與第1膜50E和第2膜50G之間隔相同。
如圖29B所示，使於第1孔H1中露出之第1材料絕緣部IM1及第2材料絕緣部IM2於X軸方向上後退。例如實施氫氟酸處理。藉此，根據氧化矽膜(第1材料絕緣部IM1、第2材料絕緣部IM2及第3材料絕緣部IM3)之蝕刻速率之差，第1材料絕緣部IM1及第2材料絕緣部IM2之後退量大於第3材料絕緣部IM3之後退量。
如圖29C所示，於第1孔H1之內表面上形成第4材料之膜。藉此，形成第4構造體ST4。第4構造體ST4具有沿著Z軸方向延伸之第2孔H2。例如，第4材料(第4構造體ST4)為氧化矽。第4材料之膜係以於第2孔H2之四角殘留較窄之空隙之方式形成。
如圖29D所示，形成使第1材料絕緣部IM1、第2材料絕緣部IM2、第3材料絕緣部IM3及第4材料之膜(第4構造體ST4)一體化而得之第5構造體ST5。例如，藉由實施熱處理而使構成第1材料絕緣部IM1、第2材料絕緣部IM2、第3材料絕緣部IM3及第4構造體ST4之各者之氧化矽均質化。第5構造體ST5包含第2孔H2。
如圖29E所示，於第2孔H2之內表面上形成第6材料之膜。藉此，形成第6構造體ST6。第6構造體ST6具有沿著Z軸方向延伸之第3孔H3。例如，第6材料(第6構造體ST6)為矽。第6材料之膜係例如藉由CVD法而形成。該第6材料之膜係埋入形成於第2孔H2之四角之空隙，且具有供形成第3孔H3之厚度。
如圖29F所示，將第6構造體ST6之一部分去除而形成第4孔H4。例如，藉由使第3孔H3之尺寸擴大而形成第4孔H4。第6構造體ST6之一部分之去除係例如藉由利用鹼處理使矽溶解而實施。藉由控制矽之溶解量而形成第4孔H4。例如，埋入第2孔H2之四角之空隙之柱狀之矽(第1殘存部分STP1及第2殘存部分STP2)殘留。
如圖29G所示，將與第5構造體ST5相同之材料埋入至第4孔H4並一體化。埋入至第4孔H4之材料例如為氧化矽。
如圖29H所示，將第1殘存部分STP1及第2殘存部分STP2去除，而形成第5孔H5及第6孔H6。例如，將埋入第4孔H4之氧化矽之表面部分去除，使第1殘存部分STP1及第2殘存部分STP2露出。進而，藉由鹼處理而使柱狀之矽部分(第1殘存部分STP1及第2殘存部分STP2)選擇性地溶解。例如，形成4個孔(2個第5孔H5及2個第6孔H6)。第5孔H5之中心與第6孔H6之中心之間之X軸方向之間隔WH2形成為與第1孔H1於X軸方向之寬度WH1相等或窄於WH1。
如圖29I所示，藉由使第5孔H5及第6孔H6擴張，而於Y軸方向上將2個第5孔H5連結且將2個第6孔H6連結。例如，進行使用緩衝氫氟酸之處理。由於第5構造體ST5均質化，故而各向同性地被蝕刻。於第5孔H5及第6孔H6，第1膜50E及第2膜50G露出。
如圖29J所示，使於第5孔H5及第6孔H6中露出之第1膜50E及第2膜50G後退。使第5孔H5及第6孔H6之尺寸朝向第1膜50E及第2膜50G分別擴大。例如，以柱狀之孔(第5孔H5及第6孔H6)為起點，將複數個第1膜50E及複數個第2膜50G各自之一部分(圓弧狀之部分)去除。
如圖29K所示，於在第5孔H5及第6孔H6之各者中露出之第1膜50E(例如複數個第1膜50E)及第2膜50G(例如複數個第2膜50G)之表面形成第1功能膜Mf1。第1功能膜Mf1包含記憶膜用絕緣膜51Mf及電荷儲存膜41f。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第1膜50E之間。記憶膜用絕緣膜51Mf係位於電荷儲存膜41f與第2膜50G之間。電荷儲存膜41f相當於圖1之第1電荷儲存層41，絕緣膜51Mf相當於第1絕緣構件51M。
例如，於第5孔H5及第6孔H6之內表面上形成記憶膜用絕緣膜51Mf。其後，於記憶膜用絕緣膜51Mf之表面形成電荷儲存膜41f。於此情形時，第1功能膜Mf1係以使將第1膜50E及第2膜50G局部去除而得之間隙(圓弧狀之部分)封閉，且於第5孔H5及第6孔H6之內部殘留間隙之方式形成。其後，使第1功能膜Mf1殘留，並將形成於第5孔H5及第6孔H6之內表面上之第1功能膜Mf1去除，該第1功能膜Mf1係使將第1膜50E及第2膜50G局部去除而得之間隙封閉。
如此形成之電荷儲存膜51係於Z軸方向上相互分隔。而且，電荷儲存膜41f例如為導電性。電荷儲存膜41f例如為多晶矽。於此情形時，電荷儲存膜41f構成浮動閘極型之記憶胞。
進而，於第1功能膜Mf1形成之後，使第5孔H5及第6孔H6之尺寸增大。例如，藉由實施藥液處理或氣相處理而使該等孔之尺寸擴大。例如，進行使用緩衝氫氟酸之處理，第5構造體ST5各向同性地被蝕刻。
如圖29L所示，於第5孔H5及第6孔H6之內部形成第1構件30M。第1構件30M係於第5孔H5之剩餘空間及第6孔H6之剩餘空間中沿著Z軸方向延伸。第1構件30M例如包含沿著Z軸方向延伸之半導體構件。第1構件30M例如包含第1半導體構件31、第1芯部31C及第1絕緣層51L。第1構件30M中之另一者例如包含第2半導體構件32、第2芯部32C及第2絕緣層52L。
經過此種處理而形成記憶裝置110。於圖29D所示之步驟中實施之絕緣部之均質化並不限定於本實施形態，於其他實施形態中亦可實施。
根據本實施形態之製造方法，可使X軸方向上之第5孔H5及第6孔H6之間之間隔窄於最初形成之第1孔H1之X軸方向上之寬度WH1。藉此，可提供一種可使X軸方向上之記憶胞間之間隙更窄且使記憶密度提高之記憶裝置。
圖30A及30B係例示第8實施形態之記憶裝置之一部分之模式性剖視圖。圖30A係圖29L之D1-D2線剖視圖。圖30B係圖29L之D3-D4線剖視圖。該等圖例示出實施形態之記憶裝置110e。
如圖30A所示，第1半導體構件31具有側面31fa及31fb。側面31fa與側面32fb之間之沿著Y軸方向之距離dy1沿著Z軸方向變化。於該例中，第1高度位置上之距離dy1短於第2高度位置上之距離dy1。再者，於實施形態中，第1高度位置及第2高度位置為任意。於以下之圖31A、32A及33A中亦相同。
於圖30A所示之例中，第1高度位置與導電基底構件11之間之沿著Z軸方向之距離短於第2高度位置與導電基底構件11之間之沿著Z軸方向之距離。
如圖30B所示，第1半導體構件31具有側面31g。側面31g例如於X軸方向上，與第1絕緣層51L對向。第3半導體構件32具有側面32g。側面32g例如於X軸方向上，與第2絕緣層52L對向。側面31g與側面32g之間之沿著X軸方向之距離dx1係沿著Z軸方向變化。於以下之圖31B、32B及33B中亦相同。
於圖30B所示之例中，第1高度位置上之距離dx1短於第2高度位置上之距離dx1。
例如，Z軸方向之每單位長度之距離dy1之變化與Z軸方向之每單位長度之距離dx1之變化實質上相等。例如，前者為後者之0.8倍以上且1.2倍以下。
圖31A及31B係例示第8實施形態之第1變化例之記憶裝置之一部分的模式性剖視圖。圖31A及31B係分別對應於圖30A及30B之剖視圖。該等圖例示出實施形態之記憶裝置110f。
於記憶裝置110f中，距離dy1及距離dx1係沿著Z軸方向增減。
圖32A及32B係例示第8實施形態之第2變化例之記憶裝置之一部分的模式性剖視圖。圖32A及32B係分別對應於圖30A及30B之剖視圖。該等圖例示出實施形態之記憶裝置110g。
就記憶裝置110g而言，對於距離dy1及距離dx1之各者，第2高度位置上之值大於第1高度位置上之值。於此情形時，第1高度位置與導電基底構件11之間之沿著Z軸方向之距離亦短於第2高度位置與導電基底構件11之間之沿著Z軸方向之距離。
於上述實施形態中，於2個半導體構件(第1及第2半導體構件31、32)之組中，該等半導體構件之形狀連動地變化。藉此，產生如上所述之距離dy1及距離dx1之沿著Z軸方向之變化。例如，Z軸方向之每單位長度之距離dy1之變化為Z軸方向之每單位長度之距離dx1之0.8倍以上且1.2倍以下。
於上述製造方法中，第1材料絕緣部IM1之材料與第3材料絕緣部IM3之材料不同。於該等材料中，蝕刻速率互不相同。因此，例如於同時加工第1材料絕緣部IM1及第3材料絕緣部IM3時，所獲得之形狀亦可互不相同。有此種形狀之差異於製造後之記憶裝置中被觀察到之情形。接下來，對此種形狀之差異之例進行說明。
圖33A及33B係例示第1實施形態之第3變化例之記憶裝置之一部分的模式性剖視圖。圖33A及33B係分別對應於圖30A及30B之剖視圖。該等圖例示出實施形態之記憶裝置110h。
於記憶裝置110h中，例如Z軸方向之每單位長度之距離dy1之變化亦可與Z軸方向之每單位長度之距離dx1不同。
以上，一面參照具體例，一面對本發明之實施形態進行說明。但，本發明之實施形態並不限定於該等具體例。例如，關於記憶裝置中所包含之導電層、半導體構件、電荷儲存構件、電阻變化構件、絕緣構件、絕緣層及絕緣部等各要素之具體構成，只要業者可藉由自公知之範圍適當選擇而同樣地實施本發明，且獲得相同之效果，便包含於本發明之範圍內。
又，將各具體例之任意2個以上之要素於技術上可實現之範圍內組合而得要素亦只要包含本發明之主旨，便包含於本發明之範圍內。
此外，作為本發明之實施形態，基於上述記憶裝置及記憶裝置之製造方法，業者可適當進行設計變更後實施之所有記憶裝置及記憶裝置之製造方法亦只要包含本發明之主旨，便屬於本發明之範圍。
此外，於本發明之思想範疇中，只要為業者便可想到各種變更例及修正例，該等變更例及修正例亦屬於本發明之範圍。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種方式實施，可於不脫離發明之主旨之範圍內，進行各種省略、替換及變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。
相關申請案
本申請案享有以日本專利申請案2017-167088號(申請日：2017年8月31日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
10s‧‧‧基體
11‧‧‧導電基底構件
21‧‧‧第1導電層
21a‧‧‧導電層
21A‧‧‧第1電極層
22‧‧‧第2導電層
22a‧‧‧導電層
22A‧‧‧第2電極層
30M‧‧‧第1構件
31‧‧‧第1半導體構件
31C‧‧‧第1芯部
31f‧‧‧側面
31fa‧‧‧側面
31fb‧‧‧側面
31g‧‧‧側面
32‧‧‧第2半導體構件
32C‧‧‧第2芯部
32f‧‧‧側面
32g‧‧‧側面
33‧‧‧第3半導體構件
33C‧‧‧第3芯部
33f‧‧‧側面
33g‧‧‧側面
34‧‧‧第4半導體構件
34C‧‧‧第4芯部
34f‧‧‧側面
34g‧‧‧側面
35‧‧‧第5半導體構件
36‧‧‧第6半導體構件
41‧‧‧第1電荷儲存構件
41f‧‧‧電荷儲存膜
42‧‧‧第2電荷儲存構件
43‧‧‧第3電荷儲存構件
44‧‧‧第4電荷儲存構件
45‧‧‧第5電荷儲存構件
46‧‧‧第6電荷儲存構件
50E‧‧‧第1膜
50F‧‧‧第3膜
50G‧‧‧第2膜
50H‧‧‧第4膜
51L‧‧‧第1絕緣層
51La‧‧‧第1區域
51Lb‧‧‧第2區域
51M‧‧‧第1絕緣構件
51Mf‧‧‧記憶膜用絕緣膜
52L‧‧‧第2絕緣層
52La‧‧‧第3區域
52Lb‧‧‧第4區域
52M‧‧‧第2絕緣構件
53L‧‧‧第3絕緣層
53Lb‧‧‧區域
53M‧‧‧第3絕緣構件
54L‧‧‧第4絕緣層
54Lb‧‧‧區域
54M‧‧‧第4絕緣構件
55L‧‧‧第5絕緣層
55M‧‧‧第5絕緣構件
56L‧‧‧第6絕緣層
56M‧‧‧第6絕緣構件
61‧‧‧第1導電構件
61A‧‧‧第1整流層
61f‧‧‧側面
61g‧‧‧側面
62‧‧‧第2導電構件
62A‧‧‧第2整流層
62f‧‧‧側面
62g‧‧‧側面
63‧‧‧第3導電構件
63A‧‧‧第3整流層
63f‧‧‧側面
63g‧‧‧側面
64‧‧‧第4導電構件
64A‧‧‧第4整流層
64f‧‧‧側面
64g‧‧‧側面
71‧‧‧第1電阻變化構件
72‧‧‧第2電阻變化構件
73‧‧‧第3電阻變化構件
74‧‧‧第4電阻變化構件
80‧‧‧絕緣部
80a‧‧‧第1絕緣區域
80b‧‧‧第2絕緣區域
80c‧‧‧第3絕緣區域
80d‧‧‧第4絕緣區域
80e‧‧‧第5絕緣區域
80f‧‧‧第6絕緣區域
80g‧‧‧第7絕緣區域
80h‧‧‧第8絕緣區域
80i‧‧‧絕緣區域
80j‧‧‧絕緣區域
80r‧‧‧層間絕緣區域
80s‧‧‧絕緣區域
110‧‧‧記憶裝置
110a‧‧‧記憶裝置
110b‧‧‧記憶裝置
110c‧‧‧記憶裝置
110d‧‧‧記憶裝置
110e‧‧‧記憶裝置
110f‧‧‧記憶裝置
110g‧‧‧記憶裝置
110h‧‧‧記憶裝置
120‧‧‧記憶裝置
121‧‧‧記憶裝置
130‧‧‧記憶裝置
130a‧‧‧記憶裝置
130b‧‧‧記憶裝置
130c‧‧‧記憶裝置
130d‧‧‧記憶裝置
dx1‧‧‧距離
dx2‧‧‧距離
dy1‧‧‧距離
dy2‧‧‧距離
ex1‧‧‧距離
ex2‧‧‧距離
ey1‧‧‧距離
ey2‧‧‧距離
H1‧‧‧第1孔
H2‧‧‧第2孔
H3‧‧‧第3孔
H4‧‧‧第4孔
H5‧‧‧第5孔
H6‧‧‧孔
H7‧‧‧孔
H8‧‧‧孔
H9‧‧‧孔
Ha3‧‧‧孔
Hb3‧‧‧孔
IM1‧‧‧第1材料絕緣部
IM2‧‧‧第2材料絕緣部
IM3‧‧‧第3材料絕緣部
IM4‧‧‧間隔絕緣部
IMS‧‧‧間隙
L1‧‧‧第1配線
L2‧‧‧第2配線
L3‧‧‧第3配線
Mf1‧‧‧第1功能膜
Mfa‧‧‧第1功能膜
ST1‧‧‧第1構造體
ST2‧‧‧第2構造體
ST3‧‧‧第3構造體
ST4‧‧‧第4構造體
ST5‧‧‧第5構造體
ST6‧‧‧第6構造體
STa4‧‧‧構造體
STP1‧‧‧第1殘存部分
STP2‧‧‧第2殘存部分
STP3‧‧‧第3殘存部分
STP4‧‧‧第4殘存部分
STr‧‧‧選擇電晶體
Tr‧‧‧溝槽
WEX1‧‧‧寬度
WEX2‧‧‧寬度
WH1‧‧‧寬度
WH2‧‧‧間隔
圖1係例示第1實施形態之記憶裝置之模式性剖視圖。
圖2係例示第1實施形態之記憶裝置之模式性剖視圖。
圖3A及3B係例示第1實施形態之記憶裝置之模式性剖視圖。
圖4係例示第1實施形態之記憶裝置之模式性剖視圖。
圖5A～7D係例示第1實施形態之記憶裝置之製造方法之模式性剖視圖。
圖8A～8D係例示第1實施形態之記憶裝置之一部分之模式性剖視圖。
圖9A～9D係例示第1實施形態之第1變化例之記憶裝置之一部分的模式性剖視圖。
圖10A～10D係例示第1實施形態之第2變化例之記憶裝置之一部分的模式性剖視圖。
圖11A～11D係例示第1實施形態之第3變化例之記憶裝置之一部分的模式性剖視圖。
圖12係例示第1實施形態之記憶裝置之製造方法之模式性剖視圖。
圖13係例示第2實施形態之記憶裝置之模式性剖視圖。
圖14係例示第2實施形態之另一記憶裝置之模式性剖視圖。
圖15A及15B係例示第2實施形態之另一記憶裝置之模式性剖視圖。
圖16係例示第3實施形態之記憶裝置之模式性剖視圖。
圖17係例示第3實施形態之記憶裝置之模式性剖視圖。
圖18A～18D係例示第3實施形態之記憶裝置之製造方法之模式性剖視圖。
圖19A～19D係例示第3實施形態之記憶裝置之一部分之模式性剖視圖。
圖20A～20D係例示第3實施形態之第1變化例之記憶裝置之一部分的模式性剖視圖。
圖21A～21D係例示第3實施形態之第2變化例之記憶裝置之一部分的模式性剖視圖。
圖22A～22D係例示第3實施形態之第3變化例之記憶裝置之一部分的模式性剖視圖。
圖23A～24E係例示第4實施形態之記憶裝置之製造方法之模式性剖視圖。
圖25係例示第4實施形態之另一記憶裝置之製造方法之模式性剖視圖。
圖26A～26J係例示第5實施形態之記憶裝置之製造方法之模式性剖視圖。
圖27A～27K係例示第6實施形態之記憶裝置之製造方法之模式性剖視圖。
圖28A～28J係例示第7實施形態之記憶裝置之製造方法之模式性剖視圖。
圖29A～29L係例示第8實施形態之記憶裝置之製造方法之模式性剖視圖。
圖30A及30B係例示第8實施形態之記憶裝置之一部分之模式性剖視圖。
圖31A及31B係例示第8實施形態之第1變化例之記憶裝置之一部分的模式性剖視圖。
圖32A及32B係例示第8實施形態之第2變化例之記憶裝置之一部分的模式性剖視圖。
圖33A及33B係例示第1實施形態之第3變化例之記憶裝置之一部分的模式性剖視圖。
Claims (28)
- 一種記憶裝置，其具備： 第1導電層，其沿著第1方向延伸； 第2導電層，其於與上述第1方向交叉之第2方向上和上述第1導電層分隔且沿著上述第1方向延伸； 第1半導體構件，其於與包含上述第1方向及上述第2方向之平面交叉之第3方向上延伸，且通過上述第1導電層與上述第2導電層之間； 第2半導體構件，其於上述第3方向上延伸且通過上述第1半導體構件與上述第2導電層之間； 第1電荷儲存構件，其設置於上述第1導電層與上述第1半導體構件之間； 第1絕緣構件，其設置於上述第1導電層與上述第1電荷儲存構件之間； 第1絕緣層，其包含第1區域及第2區域，上述第1區域係位於上述第1半導體構件與上述第1電荷儲存構件之間，上述第2區域係位於上述第1半導體構件與上述第2半導體構件之間； 第2電荷儲存構件，其設置於上述第2導電層與上述第2半導體構件之間； 第2絕緣構件，其設置於上述第2導電層與上述第2電荷儲存構件之間；以及 第2絕緣層，其包含第3區域及第4區域，上述第3區域係位於上述第2半導體構件與上述第2電荷儲存構件之間，上述第4區域係位於上述第2區域與上述第2半導體構件之間。
- 如請求項1之記憶裝置，其進而具備包含第1絕緣區域及第2絕緣區域之絕緣部， 上述第1絕緣區域之至少一部分係位於上述第2區域與上述第4區域之間， 自上述第2絕緣區域朝向上述第1半導體構件之方向係沿著上述第1方向， 上述第2絕緣區域中所包含之材料與上述第1絕緣區域中所包含之材料不同。
- 如請求項2之記憶裝置，其中上述絕緣部進而包含第3絕緣區域， 上述第1半導體構件通過上述第2絕緣區域與上述第3絕緣區域之間， 上述第3絕緣區域中所包含之材料與上述第2絕緣區域中所包含之上述材料不同。
- 如請求項1之記憶裝置，其進而具備沿著上述第3方向延伸之第3～第6半導體構件， 自上述第1半導體構件朝向上述第3半導體構件之方向係沿著上述第1方向， 自上述第2半導體構件朝向上述第4半導體構件之方向係沿著上述第1方向， 上述第2方向上之上述第1導電層之位置係位於上述第2方向上之上述第1半導體構件之位置與上述第2方向上之上述第5半導體構件之位置之間， 上述第2方向上之上述第2導電層之位置係位於上述第2方向上之上述第2半導體構件之位置與上述第2方向上之上述第6半導體構件之位置之間， 上述第1方向上之上述第5半導體構件之位置係位於上述第1方向上之上述第1半導體構件之位置與上述第1方向上之上述第2半導體構件之位置之間， 上述第1方向上之上述第6半導體構件之位置係位於上述第1方向上之上述第1半導體構件之上述位置與上述第1方向上之上述第2半導體構件之上述位置之間。
- 如請求項1之記憶裝置，其中 自上述第1電荷儲存構件朝向上述第1導電層之一部分之方向係沿著上述第1方向， 自上述第2電荷儲存構件朝向上述第2導電層之一部分之方向係沿著上述第1方向。
- 如請求項1之記憶裝置，其進而具備與上述第1半導體構件及第2半導體構件電性連接之導電基底構件， 上述第1半導體構件具有與上述第1電荷儲存構件對向之第1面， 上述第2半導體構件具有與上述第2電荷儲存構件對向之第2面， 上述第1面與上述第2面之間隔係依存於自上述導電基底構件於上述第3方向遠離之位置而變化。
- 如請求項1之記憶裝置，其中上述第1電荷儲存構件包含矽。
- 如請求項1之記憶裝置，其中上述第1電荷儲存構件包含矽及氮。
- 如請求項1之記憶裝置，其中上述第1導電層係設有複數個，上述複數個第1導電層係排列於上述第3方向，上述複數個第1導電層係於上述第3方向上相互分隔，且 上述第2導電層係設有複數個，上述複數個第2導電層係排列於上述第3方向，上述複數個第2導電層係於上述第3方向上相互分隔。
- 一種記憶裝置， 第1導電層，其沿著第1方向延伸； 第2導電層，其於與上述第1方向交叉之第2方向上和上述第1導電層分隔且沿著上述第1方向延伸； 第1導電構件，其於與包含上述第1方向及上述第2方向之平面交叉之第3方向上延伸，且通過上述第1導電層與上述第2導電層之間； 第2導電構件，其於上述第3方向上延伸且通過上述第1導電構件與上述第2導電層之間； 第1電阻變化構件，其設置於上述第1導電層與上述第1導電構件之間； 第2電阻變化構件，其設置於上述第2導電層與上述第2導電構件之間； 絕緣部，其包含第1絕緣區域及第2絕緣區域，且上述第1絕緣區域係位於上述第1電阻變化構件與上述第2電阻變化構件之間，自上述第2絕緣區域朝向上述第1導電構件之方向係沿著上述第1方向； 上述第2絕緣區域中所包含之材料與上述第1絕緣區域中所包含之材料不同。
- 如請求項10之記憶裝置，其進而具備第1整流層，該第1整流層係設置於上述第1電阻變化構件與上述第1導電層之間以及上述第1電阻變化構件與上述第1導電構件之間之至少任一者。
- 如請求項10之記憶裝置，其進而具備導電基底構件，該導電基底構件係與上述第1導電構件及上述第2導電構件電性連接， 上述第1導電構件具有與上述第1電阻變化構件對向之第1面， 上述第2導電構件具有與上述第2電阻變化構件對向之第2面， 上述第1面與上述第2面之間隔係依存於自上述導電基底構件於上述第3方向遠離之位置而變化。
- 如請求項10之記憶裝置，其中上述第1導電層係設有複數個，上述複數個第1導電層係排列於上述第3方向，上述複數個第1導電層係於上述第3方向上相互分隔， 上述第2導電層係設有複數個，上述複數個第2導電層係排列於上述第3方向，上述複數個第2導電層係於上述第3方向上相互分隔。
- 一種記憶裝置之製造方法，其係形成第1構造體及第2構造體，上述第1構造體沿著第1方向延伸且上述第2構造體沿著上述第1方向延伸，上述第2構造體係沿著與上述第1方向交叉之第2方向遠離上述第1構造體，上述第1構造體包含第1膜，上述第2構造體包含第2膜； 形成第3構造體，該第3構造體包含第1材料絕緣部、第2材料絕緣部及第3材料絕緣部，且上述第1材料絕緣部係於上述第2方向上位於上述第1構造體與上述第2構造體之間，上述第2材料絕緣部係於上述第2方向上位於上述第1材料絕緣部與上述第2構造體之間，上述第3材料絕緣部係位於上述第1材料絕緣部與上述第2材料絕緣部之間，上述第3材料絕緣部之第3材料與上述第1材料絕緣部之第1材料不同，且與上述第2材料絕緣部之第2材料不同； 將上述第1材料絕緣部之一部分、第2材料絕緣部之一部分及第3材料絕緣部之一部分去除而於上述第3構造體形成第1孔； 使於上述第1孔中露出之上述第1材料絕緣部及上述第2材料絕緣部後退，其後，於上述第1孔形成第4材料之膜而形成具有第2孔之第4構造體； 將上述第4構造體之一部分去除而形成第3孔，於上述第3孔中殘留上述第4構造體之第1殘存部分及第2殘存部分； 於上述第3孔中埋入第5材料而由上述第5材料形成第5構造體； 於上述第5構造體形成之後，將上述第1殘存部分及上述第2殘存部分去除而形成第4孔及第5孔； 於在上述第4孔及上述第5孔之各者中露出之上述第1膜及上述第2膜形成第1功能膜。
- 如請求項14之記憶裝置之製造方法，其中於上述第4孔之剩餘空間及上述第5孔之剩餘空間中進而形成第1構件， 上述第1構件包含半導體構件或沿著上述第3方向延伸之導電構件。
- 如請求項14之記憶裝置之製造方法，其中於上述第4孔及上述第5孔之上述形成之後，且於上述第1功能膜之上述形成之前，使於上述第4孔及上述第5孔中露出之上述第1膜及上述第2膜後退。
- 如請求項16之記憶裝置之製造方法，其中於上述第1功能膜之上述形成之後，且於上述第1構件之上述形成之前，使上述第4孔及上述第5孔之尺寸增大。
- 如請求項15之記憶裝置之製造方法，其中上述第1功能膜之上述形成包括如下步驟，即， 於在上述第4孔及上述第5孔之各者中露出之上述第1膜及上述第2膜之表面形成記憶膜用絕緣膜， 於上述記憶膜用絕緣膜之表面形成導電性之電荷儲存膜。
- 如請求項14之記憶裝置之製造方法，其中上述第1功能膜之上述形成包括如下步驟，即，於在上述第4孔及上述第5孔之各者中露出之上述第1膜及上述第2膜之表面，形成包含選自由氧化矽膜、氮化矽膜及氧化鋁膜所組成之群中之至少1種之膜。
- 如請求項14之記憶裝置之製造方法，其進而實施如下步驟，即，於上述第1構件形成之後，將上述第1膜及上述第2膜去除，於藉由上述去除而形成之空間中埋入導電材料。
- 如請求項14之記憶裝置之製造方法，其中於上述第1構造體中，設有複數個上述第1膜， 上述第1構造體進而包含複數個第3膜， 複數個第1膜及複數個第3膜係沿著上述第3方向交替排列， 於上述第2構造體中，設有複數個上述第2膜， 上述第3構造體進而包含複數個第4膜， 複數個第2膜及複數個第4膜係沿著上述第3方向交替排列。
- 如請求項14之記憶裝置之製造方法，其中於上述第1構造體與上述第2構造體之間，於上述第1方向上並排形成包含上述第4孔之複數個第4孔， 於上述第1構造體與上述第2構造體之間，於上述第1方向上並排形成包含上述第5孔之複數個第5孔， 於上述第1方向上相鄰之上述第4孔之中心距離與上述第1孔於上述第1方向上之寬度相等或較其窄。
- 如請求項14之記憶裝置之製造方法，其係於形成上述第4構造體之前，於上述第1孔之內表面形成間隔膜。
- 如請求項14之記憶裝置之製造方法，其係於形成上述第1功能膜之前使上述第4孔及上述第5孔擴張，而將上述第4孔與上述第5孔連結。
- 如請求項14之記憶裝置之製造方法，其係使上述第1材料絕緣部、上述第2材料絕緣部及上述第3材料絕緣部均質化。
- 一種記憶裝置之製造方法，其係形成第1構造體及第2構造體，上述第1構造體沿著第1方向延伸且上述第2構造體沿著上述第1方向延伸，上述第2構造體係沿著與上述第1方向交叉之第2方向遠離上述第1構造體，上述第1構造體包含第1膜，上述第2構造體包含第2膜； 形成第3構造體，上述第3構造體包含第1材料絕緣部、第2材料絕緣部及第3材料絕緣部，且上述第1材料絕緣部係於上述第2方向上位於上述第1構造體與上述第2構造體之間，上述第2材料絕緣部係於上述第2方向上位於上述第1材料絕緣部與上述第2構造體之間，上述第3材料絕緣部係位於上述第1材料絕緣部與上述第2材料絕緣部之間，上述第3材料絕緣部之第3材料與上述第1材料絕緣部之第1材料不同，且與上述第2材料絕緣部之第2材料不同； 將上述第1材料絕緣部之一部分、第2材料絕緣部之一部分及第3材料絕緣部之一部分去除而於上述第3構造體形成第1孔； 於在上述第1孔中露出之上述第3材料絕緣部上選擇性地形成間隔絕緣部之後，於上述第1孔形成第4材料之膜而形成具有第2孔之第4構造體； 將上述第4構造體之一部分去除而形成第3孔，於上述第3孔中殘留上述第4構造體之第1殘存部分及第2殘存部分； 於上述第3孔中埋入第5材料而由上述第5材料形成第5構造體； 於上述第5構造體形成之後，將上述第1殘存部分及上述第2殘存部分去除而形成第4孔及第5孔； 於在上述第4孔及上述第5孔之各者中露出之上述第1膜及上述第2膜形成第1功能膜。
- 如請求項26之記憶裝置之製造方法，其中於形成上述第5構造體之前，選擇性地去除上述第3材料絕緣部及上述間隔絕緣部， 於藉由將上述第3孔以及上述第3材料絕緣部及上述間隔絕緣部去除而形成之間隙埋入上述第5材料。
- 如請求項27之記憶裝置之製造方法，其中上述第3材料絕緣部及上述間隔絕緣部包含矽。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017167088A JP2019046918A (ja) | 2017-08-31 | 2017-08-31 | 記憶装置及び記憶装置の製造方法 |
| JP2017-167088 | 2017-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201931569A true TW201931569A (zh) | 2019-08-01 |
| TWI692079B TWI692079B (zh) | 2020-04-21 |
Family
ID=65437670
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW108113597A TWI692079B (zh) | 2017-08-31 | 2018-02-26 | 記憶裝置及其製造方法 |
| TW107106303A TWI661539B (zh) | 2017-08-31 | 2018-02-26 | 記憶裝置及其製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW107106303A TWI661539B (zh) | 2017-08-31 | 2018-02-26 | 記憶裝置及其製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US10319740B2 (zh) |
| JP (1) | JP2019046918A (zh) |
| CN (1) | CN109449159B (zh) |
| TW (2) | TWI692079B (zh) |
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- 2018-02-26 TW TW108113597A patent/TWI692079B/zh active
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- 2018-03-12 US US15/917,954 patent/US10319740B2/en active Active
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| US12052871B2 (en) | 2019-08-29 | 2024-07-30 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory and fabrication method thereof |
| TWI759995B (zh) * | 2020-03-23 | 2022-04-01 | 日商鎧俠股份有限公司 | 半導體記憶裝置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US10319740B2 (en) | 2019-06-11 |
| CN109449159A (zh) | 2019-03-08 |
| TWI692079B (zh) | 2020-04-21 |
| US10573662B2 (en) | 2020-02-25 |
| TWI661539B (zh) | 2019-06-01 |
| JP2019046918A (ja) | 2019-03-22 |
| TW201913961A (zh) | 2019-04-01 |
| US20190067319A1 (en) | 2019-02-28 |
| US20190237479A1 (en) | 2019-08-01 |
| CN109449159B (zh) | 2024-03-08 |
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