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JP2019114745A - 半導体装置 - Google Patents

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JP2019114745A
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謙 小宮
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謙 小宮
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Abstract

【課題】メモリセル特性のばらつきを低減する。
【解決手段】半導体装置は、下地層１０と、下地層の上方に設けられ、第１絶縁層を介して積層された複数の第１導電層を含む第１積層体１００ａと、第１積層体内を第１積層体の積層方向に延びる第１半導体層と、第１半導体層と複数の第１導電層との間に設けられた第１メモリ層と、を含む第１柱状部ＣＬ１と、第１積層体の上方に設けられ、第２絶縁層を介して積層された複数の第２導電層を含む第２積層体１００ｂと、第２積層体内を第２積層体の積層方向に延びる第２半導体層と、第２半導体層と複数の第２導電層との間に設けられた第２メモリ層と、を含む第２柱状部ＣＬ２と、を具備する。第１柱状部は第１径を有し、第２柱状部は第１径と異なる第２径を有し、複数の第１導電層は第１膜厚を有し、複数の第２導電層は第１膜厚と異なる第２膜厚を有する。
【選択図】 図２

Description

実施形態は、半導体装置に関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１０−０３４１１２号公報
メモリセル特性のばらつきを低減する半導体装置を提供する。
実施形態による半導体装置は、下地層と、前記下地層の上方に設けられ、第１絶縁層を介して積層された複数の第１導電層を含む第１積層体と、前記第１積層体内を前記第１積層体の積層方向に延びる第１半導体層と、前記第１半導体層と前記複数の第１導電層との間に設けられた第１メモリ層と、を含む第１柱状部と、前記第１積層体の上方に設けられ、第２絶縁層を介して積層された複数の第２導電層を含む第２積層体と、前記第２積層体内を前記第２積層体の積層方向に延びる第２半導体層と、前記第２半導体層と前記複数の第２導電層との間に設けられた第２メモリ層と、を含む第２柱状部と、を具備する。前記第１柱状部は第１径を有し、前記第２柱状部は前記第１径と異なる第２径を有し、前記複数の第１導電層は第１膜厚を有し、前記複数の第２導電層は前記第１膜厚と異なる第２膜厚を有する。
第１実施形態に係る半導体装置におけるメモリセルアレイを示す斜視図。 第１実施形態に係る半導体装置におけるメモリセルアレイを示す断面図。 第１実施形態に係る半導体装置における第１積層体および第１柱状部を示す一部拡大断面図。 第１実施形態に係る半導体装置における第２積層体および第２柱状部を示す一部拡大断面図。 第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 図５に続く、第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 図６に続く、第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 図７に続く、第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 図８に続く、第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 図９に続く、第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 図１０に続く、第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 図１１に続く、第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 図１２に続く、第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 図１３に続く、第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 図１４に続く、第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 図１５に続く、第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 図１６に続く、第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 図１７に続く、第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す断面図。 第１実施形態に係る半導体装置におけるメモリセルアレイの変形例を示す断面図。 第２実施形態に係る半導体装置におけるメモリセルアレイを示す断面図。 第２実施形態に係る半導体装置における第１積層体および第１柱状部を示す一部拡大断面図。 第２実施形態に係る半導体装置における第２積層体および第２柱状部を示す一部拡大断面図。 第２実施形態に係る半導体装置におけるメモリセルアレイの変形例を示す断面図。 各実施形態のメモリセルアレイの他の例を示す斜視図。
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
＜第１実施形態＞
以下に図１乃至図１９を用いて、第１実施形態に係る半導体装置について説明する。ここでは、半導体装置として、三次元積層型のＮＡＮＤ型フラッシュメモリを例に説明する。
［第１実施形態の構造］
図１は、第１実施形態に係る半導体装置におけるメモリセルアレイ１を示す斜視図である。
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とする。また、Ｘ方向およびＹ方向に対して直交する方向をＺ方向（積層方向）とする。
図１に示すように、メモリセルアレイ１は、下地層としての基板１０、基板１０の上方に設けられた積層体１００（第１積層体１００ａおよび第２積層体１００ｂ）、複数の柱状部ＣＬ、複数の分離部６０、および積層体１００の上方に設けられた上層配線を含む。図１では、上層配線として、例えばビット線ＢＬおよびソース線ＳＬが示される。
柱状部ＣＬは、積層体１００内をその積層方向（Ｚ方向）に延びる略円柱状に形成される。複数の柱状部ＣＬは、Ｘ方向およびＹ方向に拡がる平面において、例えば千鳥配列される。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に拡がる平面において、正方格子配列されてもよい。
分離部６０は、積層体１００をＹ方向に複数のブロック（またはフィンガー部）に分離す。分離部６０は、Ｘ方向およびＺ方向に拡がる配線部ＬＩを含む。図示はしないが、配線部ＬＩと積層体１００との間には絶縁層が設けられる。
積層体１００の上方に、複数のビット線ＢＬおよびソース線ＳＬが設けられる。複数のビット線ＢＬおよびソース線ＳＬは、例えば金属層であり、Ｙ方向に延びる。複数のビット線ＢＬは、Ｘ方向に互いに離間して設けられる。
柱状部ＣＬの後述する半導体層２０の上端部は、コンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続される。
複数の柱状部ＣＬは、共通の１本のビット線ＢＬに接続される。その共通のビット線ＢＬに接続された複数の柱状部ＣＬは、分離部６０によってＹ方向に分離されたそれぞれのブロックから１つずつ選択された柱状部ＣＬを含む。
配線部ＬＩは、コンタクトＣｓを介してソース線ＳＬに接続される。
図２は、第１実施形態に係る半導体装置におけるメモリセルアレイ１を示す断面図である。
図２に示すように、基板１０は、第１部分１０ａおよび第２部分１０ｂを含む。基板１０は、半導体基板であり、例えば主にシリコンを含むシリコン基板である。
第１部分１０ａは、基板１０の表面側に設けられたＰ型シリコン領域（Ｐ型ウェル）である。第２部分１０ｂは、第１部分１０ａの上面よりも上方に突出する。第２部分１０ｂは、柱状部ＣＬの下に設けられ、柱状部ＣＬに対応するように柱状に設けられる。
後述するように、第２部分１０ｂは、第１部分１０ａからエピタキシャル成長された結晶層である。第１部分１０ａと第２部分１０ｂとは、一体の単結晶領域であり、実質的に同一の結晶方位を有する。また、第２部分１０ｂは、第１部分１０ａと同様に、Ｐ型シリコン領域である。第１部分１０ａおよび第２部分１０ｂは、Ｐ型不純物として例えばボロンを含む。
第１部分１０ａ上、および第２部分１０ｂの周囲には絶縁層４１が設けられる。
積層体１００は、第１積層体１００ａ、第２積層体１００ｂ、および第１積層体１００ａと第２積層体１００ｂとの間に設けられた中間層４２を含む。
第１積層体１００ａは、基板１０上に絶縁層４１を介して設けられる。第１積層体１００ａは、複数の導電層７０および複数の絶縁層７２を含む。複数の導電層７０は、各間に絶縁層（絶縁体）７２を介して、基板１０の主面に対して垂直な方向（Ｚ方向）に積層される。言い換えると、複数の導電層７０と複数の絶縁層７２とが、交互に積層される。
第２積層体１００ｂは、第１積層体１００ａ上に中間層４２を介して設けられる。第２積層体１００ｂは、第１積層体１００ａと同様に、複数の導電層７０および複数の絶縁層７２を含む。複数の導電層７０は、各間に絶縁層７２を介して、Ｚ方向に積層される。
導電層７０は、例えば金属層である。導電層７０は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。絶縁層７２は、例えば、酸化シリコンを主成分として含むシリコン酸化層である。
中間層４２は、例えば、絶縁層７２と同様に、酸化シリコンを主成分として含むシリコン酸化層である。中間層４２の膜厚は、第１積層体１００ａの導電層７０の１層の膜厚、第２積層体１００ｂの導電層７０の１層の膜厚、および絶縁層７２の１層の膜厚よりも大きい。
柱状部ＣＬは、第１柱状部ＣＬ１、第２柱状部ＣＬ２、およびジョイント部２００を含む。
第１柱状部ＣＬ１は、第１積層体１００ａ内を積層方向（Ｚ方向）に延びる。第２柱状部ＣＬ２は、第２積層体１００ｂ内を積層方向に延びる。ジョイント部２００は、中間層４２内における第１柱状部ＣＬ１と第２柱状部ＣＬ２との間に設けられる。ジョイント部２００は、第１柱状部ＣＬ１と第２柱状部ＣＬ２とをつなぎ、第１柱状部ＣＬ１および第２柱状部ＣＬ２に連続して設けられる。ジョイント部２００の径は、第１柱状部ＣＬ１の径および第２柱状部ＣＬ２の径よりも大きい。
第１柱状部ＣＬ１の径は、第２柱状部ＣＬ２の径よりも小さい。また、第１積層体１００ａにおける導電層７０の膜厚は、第２積層体１００ｂにおける導電層７０の膜厚よりも小さい。これらの径および膜厚についての詳細は、図３および図４を用いて後述する。
第１柱状部ＣＬ１は、中心から順に設けられたコア層５０、半導体層２０、およびメモリ層３０を含む。第２柱状部ＣＬ２は、第１柱状部ＣＬ１と同様に、中心から順に設けられたコア層５０、半導体層２０、およびメモリ層３０を含む。また、ジョイント部２００は、第１柱状部ＣＬ１と同様に、中心から順に設けられたコア層５０、半導体層２０、およびメモリ層３０を含む。
コア層５０は、第１柱状部ＣＬ１、第２柱状部ＣＬ２、およびジョイント部２００において、中心部として設けられる。コア層５０は、第１柱状部ＣＬ１、第２柱状部ＣＬ２、およびジョイント部２００において、積層方向に連続して延びる。ここで、第１柱状部ＣＬ１におけるコア層５０の径は、第２柱状部ＣＬ２におけるコア層５０の径よりも小さい。また、ジョイント部２００におけるコア層５０の径は、第１柱状部ＣＬ１および第２柱状部ＣＬ２におけるコア層５０の径よりも大きい。
半導体層２０は、第１柱状部ＣＬ１、第２柱状部ＣＬ２、およびジョイント部２００において、コア層５０の周囲に設けられる。すなわち、半導体層２０は、コア層５０とメモリ層３０との間に設けられる。半導体層２０は、第１柱状部ＣＬ１、第２柱状部ＣＬ２、およびジョイント部２００において、積層方向において連続して延びる。このため、第１柱状部ＣＬ１における半導体層２０の径（内径および外径）は、第２柱状部ＣＬ２における半導体層２０の内径および外径よりも小さい。また、ジョイント部２００における半導体層２０の内径および外径は、第１柱状部ＣＬ１および第２柱状部ＣＬ２における半導体層２０の内径および外径よりも大きい。
半導体層２０は、ボディ層２０ｂ、およびボディ層２０ｂの周囲に設けられたカバー層２０ａを含む。ボディ層２０ｂの下端は、基板１０の第２部分１０ｂに接続される。
メモリ層３０は、第１柱状部ＣＬ１、第２柱状部ＣＬ２、およびジョイント部２００において、半導体層２０の周囲に設けられる。すなわち、メモリ層３０は、半導体層２０と積層体１００との間に設けられる。メモリ層３０は、第１柱状部ＣＬ１、第２柱状部ＣＬ２、およびジョイント部２００において、積層方向において連続して延びる。このため、第１柱状部ＣＬ１におけるメモリ層３０の径（内径および外径）は、第２柱状部ＣＬ２におけるメモリ層３０の内径および外径よりも小さい。また、ジョイント部２００におけるメモリ層３０の内径および外径は、第１柱状部ＣＬ１および第２柱状部ＣＬ２におけるメモリ層３０の内径および外径よりも大きい。なお、メモリ層３０は、ジョイント部２００においてデータを記憶する機能は有さない層である。
図３は、第１実施形態に係る半導体装置における第１積層体１００ａおよび第１柱状部ＣＬ１を示す一部拡大断面図である。図４は、第１実施形態に係る半導体装置における第２積層体１００ｂおよび第２柱状部ＣＬ２を示す一部拡大断面図である。
図３および図４に示すように、メモリ層３０は、トンネル絶縁層３１、電荷蓄積層３２、およびブロック絶縁層３３を含む。
トンネル絶縁層３１は、半導体層２０と電荷蓄積層３２との間に設けられる。電荷蓄積層３２は、トンネル絶縁層３１とブロック絶縁層３３との間に設けられる。ブロック絶縁層３３は、電荷蓄積層３２と導電層７０（および絶縁層７２）との間に設けられる。
半導体層２０、メモリ層３０、および導電層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体層２０の周囲を、メモリ層３０を介して、導電層７０が囲んだ縦型トランジスタ構造を有する。第１積層体１００ａおよび第２積層体１００ｂのそれぞれに、複数のメモリセルＭＣが設けられる。なお、中間層４２には、メモリセルＭＣは設けられない。
縦型トランジスタ構造のメモリセルＭＣにおいて、半導体層２０はチャネルとして機能し、導電層７０はコントロールゲート（ワード線）として機能する。電荷蓄積層３２は半導体層２０から注入される電荷を蓄積するデータ記憶層として機能する。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積層３２は、絶縁性の層中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化層を含む。または、電荷蓄積層３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁層３１は、半導体層２０から電荷蓄積層３２に電荷が注入される際、または電荷蓄積層３２に蓄積された電荷が半導体層２０に放出される際に電位障壁となる。トンネル絶縁層３１は、例えばシリコン酸化層を含む。
ブロック絶縁層３３は、電荷蓄積層３２に蓄積された電荷が導電層７０へ放出されることを防止する。また、ブロック絶縁層３３は、導電層７０から第１柱状部ＣＬ１および第２柱状部ＣＬ２への電荷のバックトンネリングを防止する。
ブロック絶縁層３３は、例えばシリコン酸化層を含む。また、ブロック絶縁層３３は、シリコン酸化層と金属酸化層との積層構造であってもよい。この場合、シリコン酸化層は電荷蓄積層３２と金属酸化層との間に設けられ、金属酸化層はシリコン酸化層と導電層７０との間に設けられる。金属酸化層として、例えば、アルミニウム酸化層、ジルコニウム酸化層、ハフニウム酸化層を挙げられる。
ここで、第１柱状部ＣＬ１は、Ｙ方向に沿った寸法として径Ｄ１を有する。一方、第２柱状部ＣＬ２は、径Ｄ１よりも大きい径Ｄ２を有する。すなわち、第１柱状部ＣＬ１におけるメモリセルＭＣのチャネル幅は、第２柱状部ＣＬ２におけるメモリセルＭＣのチャネル幅よりも小さい。
また、第１積層体１００ａにおける導電層７０は、Ｚ方向に沿った寸法として膜厚Ｔ１を有する。一方、第２積層体１００ｂにおける導電層７０は、膜厚Ｔ１よりも大きい膜厚Ｔ２を有する。すなわち、第１柱状部ＣＬ１におけるメモリセルＭＣのチャネル長は、第２柱状部ＣＬ２におけるメモリセルＭＣのチャネル長よりも小さい。
このように、チャネル幅およびチャネル長を調整することで、第１柱状部ＣＬ１におけるメモリセルＭＣと第２柱状部ＣＬ２におけるメモリセルＭＣとでカップリング比が同程度に調整される。
再度、図１に示すように、第２積層体１００ｂの上層部には、ドレイン側選択トランジスタＳＴＤが設けられる。第１積層体１００ａの下層部には、ソース側選択トランジスタＳＴＳが設けられる。
第２積層体１００ｂの複数の導電層７０のうち少なくとも最上層の導電層７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能する。第１積層体１００ａの複数の導電層７０のうち少なくとも最下層の導電層７０は、ソース側選択トランジスタＳＴＳのコントロールゲートとして機能する。基板１０の第２部分１０ｂが、ソース側選択トランジスタＳＴＳのチャネルとなる。
ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に、複数のメモリセルＭＣが設けられる。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬの半導体層２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に三次元的に設けられる。
［第１実施形態の製造方法］
図５乃至図１８は、第１実施形態に係る半導体装置におけるメモリセルアレイ１の製造工程を示す断面図である。
まず、図５に示すように、基板１０の第１部分１０ａ上に、絶縁層４１が形成される。その絶縁層４１上に、第１層としての犠牲層７１と第２層としての絶縁層７２とが交互に積層される。この犠牲層７１と絶縁層７２とを交互に積層する工程が繰り返され、基板１０上に複数の犠牲層７１と複数の絶縁層７２とを有する第１積層体１００ａが形成される。ここで、犠牲層７１は、膜厚Ｔ１を有するように形成される。
第１積層体１００ａ上に、中間層４２が形成される。中間層４２の膜厚は、第１積層体１００ａの犠牲層７１の１層の膜厚および第１積層体１００ａの絶縁層７２の１層の膜厚よりも厚い。
例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２および中間層４２はシリコン酸化層である。
次に、図６に示すように、中間層４２および第１積層体１００ａに、複数の第１メモリホールＭＨ１が形成される。第１メモリホールＭＨ１は、例えば、図示しないマスク層を用いたreactive ion etching（ＲＩＥ）により形成される。第１メモリホールＭＨ１は、中間層４２および第１積層体１００ａを貫通し、基板１０（第１部分１０ａ）に達する。第１メモリホールＭＨ１は、径Ｄ１を有するように形成される。
次に、図７に示すように、第１メモリホールＭＨ１内に犠牲層８１が形成される。これにより、第１メモリホールＭＨ１内に、犠牲層８１が埋め込まれる。犠牲層８１は、中間層４２および第１積層体１００ａとは異なる材料の層であり、例えばアモルファスシリコン層である。
次に、図８に示すように、例えばウェットエッチングにより、犠牲層８１の上面が第１積層体１００ａまで後退される。その後、例えばウェットエッチングにより、中間層４２に周囲を囲まれた第１メモリホールＭＨ１の一部（ジョイント領域４５）の直径が広げられる。これにより、ジョイント領域４５の径が、第１メモリホールＭＨ１の径よりも大きくなる。
次に、図９に示すように、径を広げられたジョイント領域４５内に、再度犠牲層８１が埋め込まれる。
次に、図１０に示すように、中間層４２および犠牲層８１上に、第３層としての犠牲層７１と第４層としての絶縁層７２とが交互に積層される。この犠牲層７１と絶縁層７２とを交互に積層する工程が繰り返され、中間層４２上および犠牲層８１上に複数の犠牲層７１と複数の絶縁層７２とを有する第２積層体１００ｂが形成される。ここで、犠牲層７１は、膜厚Ｔ１よりも大きく、中間層４２の膜厚よりも小さい膜厚Ｔ２を有するように形成される。
第１積層体１００ａと同様、第２積層体１００ｂの犠牲層７１はシリコン窒化層であり、第２積層体１００ｂの絶縁層７２はシリコン酸化層である。
次に、図１１に示すように、第２積層体１００ｂに、複数の第２メモリホールＭＨ２が形成される。第２メモリホールＭＨ２は、図示しないマスク層を用いたＲＩＥ法により形成される。第２メモリホールＭＨ２は、第２積層体１００ｂを貫通し、中間層４２に埋め込まれた犠牲層８１に達する。第２メモリホールＭＨ２は、径Ｄ１よりも大きく、ジョイント領域４５の径よりも小さい径Ｄ２を有するように形成される。
このとき、犠牲層８１は、第２メモリホールＭＨ２のＲＩＥのときのエッチングストッパーとして機能する。中間層４２に埋め込まれた犠牲層８１の径は、第２メモリホールＭＨ２の径よりも大きい。そのため、第２メモリホールＭＨ２のボトムは、ジョイント領域４５の犠牲層８１からはみ出さずに形成され得る。すなわち、ジョイント領域４５の犠牲層８１によって、第２メモリホールＭＨ２のエッチングを確実にストップさせることができる。これにより、中間層４２およびその下の第１積層体１００ａがエッチングされてしまうことを防ぐことができる。
次に、図１２に示すように、例えばウェットエッチングにより、中間層４２および第１メモリホールＭＨ１内に埋め込まれた犠牲層８１が除去される。これにより、第２メモリホールＭＨ２、ジョイント領域４５、および第１メモリホールＭＨ１がつながり、積層体１００にメモリホールＭＨが形成される。
次に、図１３に示すように、メモリホールＭＨのボトムの第１部分１０ａの露出部からシリコンがエピタキシャル成長される。これにより、メモリホールＭＨのボトムにシリコンの結晶層として第２部分１０ｂが形成される。第２部分１０ｂは、その上面が第１積層体１００ａにおける最下層の犠牲層７１の上面と同程度の高さまで成長される。
次に、図１４に示すように、メモリホールＭＨ内には、メモリ層３０が形成される。メモリ層３０は、メモリホールＭＨの側面およびボトムに沿ってコンフォーマルに形成される。このとき、メモリホールＭＨ内に、図３および図４に示すブロック絶縁層３３、電荷蓄積層３２、およびトンネル絶縁層３１が順に形成される。
その後、メモリ層３０の内側には、カバー層２０ａが形成される。カバー層２０ａは、メモリホールＭＨの側面およびボトムに沿ってコンフォーマルに形成される。
次に、図１５に示すように、図示しないマスク層を使ったＲＩＥ法により、メモリホールＭＨのボトムに堆積したカバー層２０ａおよびメモリ層３０が除去される。このとき、メモリホールＭＨの側面に形成されたメモリ層３０は、カバー層２０ａで覆われて保護されているため、ＲＩＥのダメージを受けない。
次に、図１６に示すように、メモリホールＭＨ内にボディ層２０ｂが形成される。ボディ層２０ｂは、カバー層２０ａの側面、およびメモリホールＭＨのボトムに露出した基板１０上に形成される。ボディ層２０ｂの下端部は、基板１０に接する。
カバー層２０ａおよびボディ層２０ｂは、例えばアモルファスシリコン層として形成された後、熱処理により多結晶シリコン層に結晶化され、半導体層２０を構成する。
次に、図１７に示すように、ボディ層２０ｂの内側には、コア層５０が形成される。このようにして、メモリ層３０、半導体層２０、およびコア層５０を含む複数の柱状部ＣＬが、積層体１００内に形成される。このようにして、径Ｄ１を有する第１柱状部ＣＬ１、および径Ｄ１よりも大きい径Ｄ２を有する第２柱状部ＣＬ２が、形成される。
その後、図示はしないが、マスク層を用いたＲＩＥ法により、積層体１００に複数のスリットが形成される。スリットは、積層体１００を貫通し、基板１０に達する。
そして、図１８に示すように、スリットを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１が除去される。例えば、エッチング液としては、燐酸を含むエッチング液が用いられる。これにより、上下で隣接する絶縁層７２の間に空隙４４が形成される。空隙４４は、第１積層体１００ａの絶縁層４１と最下層の絶縁層７２との間、および第２積層体１００ｂの最下層の絶縁層７２と中間層４２との間にも形成される。
このとき、第１積層体１００ａにおける空隙４４は、Ｚ方向に沿った寸法Ｔ１を有する。一方、第２積層体１００ｂにおける空隙４４は、寸法Ｔ１よりも大きいＺ方向に沿った寸法Ｔ２を有する。
積層体１００の複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、絶縁層７２間の空隙４４が保たれる。
次に、図３に示すように、例えば熱酸化法により、第１積層体１００ａの最下層の空隙４４から露出した第２部分１０ｂの側面が酸化される。これにより、第２部分１０ｂの側面に、絶縁層４１と一体化した絶縁層が形成される。
そして、例えばchemical vapor deposition（ＣＶＤ）法により、空隙４４に導電層７０が形成される。このとき、スリットを通じてソースガスが空隙４４に供給される。このようにして、第１積層体１００ａにおいて膜厚Ｔ１を有する導電層７０が形成され、第２積層体１００ｂにおいて膜厚Ｔ１よりも大きい膜厚Ｔ２を有する導電層７０が形成される。
その後、図示はしないが、スリットの側面およびボトムに、絶縁層が形成される。さらに、スリットのボトムに形成された絶縁層をＲＩＥ法で除去した後、スリット内における絶縁層６３の内側に配線部ＬＩが埋め込まれる。配線部ＬＩの下端部は、基板１０に接する。
［第１実施形態の効果］
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリにおいて、積層体内にメモリセルを構成する柱状部が形成される。そして、積層体の積層数が多い場合、柱状部は下側の第１柱状部と上側の第２柱状部とで２段に分けて形成される。このとき、プロセスの都合上、下側の第１柱状部の径と上側の第２柱状部の径とが異なるように形成される場合が生じる。この場合、第１柱状部のメモリセルと第２柱状部のメモリセルとでチャネル幅が異なり、メモリセル特性（例えばカップリング比）にばらつきが生じてしまう。
これに対し、上記第１実施形態によれば、下側の第１柱状部ＣＬ１の径Ｄ１および上側の第２柱状部ＣＬ２の径Ｄ２に応じて、ワード線として機能する導電層７０の膜厚（チャネル長）が調整される。より具体的には、第１実施形態では、下側の第１柱状部ＣＬ１の径Ｄ１が上側の第２柱状部ＣＬ２の径Ｄ２よりも小さい場合に、第１積層体１００ａにおける（第１柱状部ＣＬ１に対応する）導電層７０の膜厚Ｔ１を第２積層体１００ｂにおける（第２柱状部ＣＬ２に対応する）導電層７０の膜厚Ｔ２よりも小さくする。すなわち、小さいチャネル幅を有する第１柱状部ＣＬ１のメモリセルＭＣのチャネル長を小さくし、大きいチャネル幅を有する第２柱状部ＣＬ２のメモリセルＭＣのチャネル長を大きくする。これにより、第１柱状部ＣＬ１と第２柱状部ＣＬ２とで異なる径によるメモリセル特性のばらつきを調整して低減することができる。
なお、第１実施形態では、柱状部ＣＬは、第１柱状部ＣＬ１と第２柱状部ＣＬ２との２段構成を有するが、３段以上の構成を有してもよい。この場合も、各柱状部の径に応じて、導電層７０の膜厚が調整される。
また、第１層（犠牲層）７１としてシリコン窒化層を例示したが、第１層７１として金属層、または不純物がドープされたシリコン層を用いてもよい。この場合、第１層７１がそのまま導電層７０となるので、第１層７１を電極層に置換するプロセスは不要である。
また、第１層７１ではなく、第２層（絶縁層）７２をスリットを通じたエッチングにより除去して、上下で隣接する導電層７０の間を空隙にしてもよい。
［第１実施形態の変形例］
図１９は、第１実施形態に係る半導体装置におけるメモリセルアレイ１の変形例を示す断面図である。
図１９に示すように、変形例では、第１柱状部ＣＬ１および第２柱状部ＣＬ２のそれぞれが、ボウ（bow）形状を有する。ボウ形状とは、以下のような形状を示す。
第１柱状部ＣＬ１の径は、最上層（上端、トップ部）から最上層と最下層（下端、ボトム部）との間のある層（ボウ部）に向かって大きくなる。ボウ部は、第１柱状部ＣＬ１において最も大きい径を有する。そして、第１柱状部ＣＬ１の径は、ボウ部からボトム部に向かって小さくなる。すなわち、第１柱状部ＣＬ１のトップ部の径Ｄ１１、第１柱状部ＣＬ１のボウ部の径Ｄ１２、および第１柱状部ＣＬ１のボトム部の径Ｄ１３は、Ｄ１１，Ｄ１３＜Ｄ１２の関係を有する。なお、図１９において、第１柱状部ＣＬ１は、Ｄ１１＞Ｄ１３の関係を有するが、この関係は限定されない。
第２柱状部ＣＬ２の径は、第１柱状部ＣＬ１の径と同様の構成を有する。すなわち、第２柱状部ＣＬ２のトップ部の径Ｄ２１、第２柱状部ＣＬ２のボウ部の径Ｄ２２、および第２柱状部ＣＬ２のボトム部の径Ｄ２３は、Ｄ２１，Ｄ２３＜Ｄ２２の関係を有する。
そして、第１柱状部ＣＬ１の任意部分の径は、第２柱状部ＣＬ２の対応する部分の径よりも小さい。すなわち、第１柱状部ＣＬ１のトップ部の径Ｄ１１は第２柱状部ＣＬ２のトップ部の径Ｄ２１よりも小さく、第１柱状部ＣＬ１のボウ部の径Ｄ１２は第２柱状部ＣＬ２のボウ部の径Ｄ２２よりも小さく、第１柱状部ＣＬ１のボトム部の径Ｄ１３は第２柱状部ＣＬ２のボトム部の径Ｄ２３よりも小さい。
したがって、変形例では、第１柱状部ＣＬ１の任意部分の径が第２柱状部ＣＬ２の対応する部分の径よりも小さい場合に、第１積層体１００ａにおける（第１柱状部ＣＬ１に対応する）導電層７０の膜厚Ｔ１が第２積層体１００ｂにおける（第２柱状部ＣＬ２に対応する）導電層７０の膜厚Ｔ２よりも小さく形成される。
なお、ボウ形状を有する第１柱状部ＣＬ１および第２柱状部ＣＬ２のそれぞれにおいて、その径の変化に応じて対応する導電層７０の膜厚が徐々に変化するように形成されてもよい。すなわち、第１柱状部ＣＬ１および第２柱状部ＣＬ２のそれぞれにおいて、トップ部からボウ部に向かって対応する導電層７０の膜厚が徐々に大きくなる。さらに、ボウ部からボトム部に向かって対応する導電層７０の膜厚が徐々に小さくなる。
＜第２実施形態＞
以下に図２０乃至図２３を用いて、第２実施形態に係る半導体装置について説明する。第２実施形態では、上記第１実施形態に対して、第１柱状部ＣＬ１の径と第２柱状部ＣＬ２の径との大小関係が反対である。
なお、第２実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［第２実施形態の構造］
図２０は、第２実施形態に係る半導体装置におけるメモリセルアレイ１を示す断面図である。
図２０に示すように、第２実施形態において、上記第１実施形態と異なる点は、第１柱状部ＣＬ１の径と第２柱状部ＣＬ２の径との大小関係、およびこれに伴う第１積層体１００ａの導電層７０の膜厚と第２積層体１００ｂの導電層７０の膜厚との大小関係である。
より具体的には、第１柱状部ＣＬ１の径は、第２柱状部ＣＬ２の径よりも大きい。また、第１積層体１００ａにおける導電層７０の膜厚は、第２積層体１００ｂにおける導電層７０の膜厚よりも大きい。これらの径および膜厚についての詳細は、図２１および図２２を用いて後述する。
なお、図２０において、第１積層体１００ａにおける最下層の導電層７０の膜厚は、第１積層体１００ａにおける最下層以外の導電層７０の膜厚よりも小さいが、これに限らず、同程度であってもよい。
第１柱状部ＣＬ１におけるコア層５０の径は、第２柱状部ＣＬ２におけるコア層５０の径よりも大きい。ジョイント部２００におけるコア層５０の径は、第１柱状部ＣＬ１および第２柱状部ＣＬ２におけるコア層５０の径よりも大きい。
また、第１柱状部ＣＬ１における半導体層２０の径（内径および外径）は、第２柱状部ＣＬ２における半導体層２０の内径および外径よりも大きい。ジョイント部２００における半導体層２０の内径および外径は、第１柱状部ＣＬ１および第２柱状部ＣＬ２における半導体層２０の内径および外径よりも大きい。
また、第１柱状部ＣＬ１におけるメモリ層３０の径（内径および外径）は、第２柱状部ＣＬ２におけるメモリ層３０の内径および外径よりも大きい。ジョイント部２００におけるメモリ層３０の内径および外径は、第１柱状部ＣＬ１および第２柱状部ＣＬ２におけるメモリ層３０の内径および外径よりも大きい。
図２１は、第２実施形態に係る半導体装置における第１積層体１００ａおよび第１柱状部ＣＬ１を示す一部拡大断面図である。図２２は、第２実施形態に係る半導体装置における第２積層体１００ｂおよび第２柱状部ＣＬ２を示す一部拡大断面図である。
図２１および図２２に示すように、第１柱状部ＣＬ１は、径Ｄ１を有する。一方、第２柱状部ＣＬ２は、径Ｄ１よりも小さい径Ｄ２を有する。すなわち、第１柱状部ＣＬ１におけるメモリセルＭＣのチャネル幅は、第２柱状部ＣＬ２におけるメモリセルＭＣのチャネル幅よりも大きい。
また、第１積層体１００ａにおける導電層７０は、膜厚Ｔ１を有する。一方、第２積層体１００ｂにおける導電層７０は、膜厚Ｔ１よりも小さい膜厚Ｔ２を有する。すなわち、第１柱状部ＣＬ１におけるメモリセルＭＣのチャネル長は、第２柱状部ＣＬ２におけるメモリセルＭＣのチャネル長よりも大きい。
［第２実施形態の効果］
上記第２実施形態によれば、下側の第１柱状部ＣＬ１の径Ｄ１が上側の第２柱状部ＣＬ２の径Ｄ２よりも大きい場合に、第１積層体１００ａにおける（第１柱状部ＣＬ１に対応する）導電層７０の膜厚Ｔ１を第２積層体１００ｂにおける（第２柱状部ＣＬ２に対応する）導電層７０の膜厚Ｔ２よりも大きくする。すなわち、大きいチャネル幅を有する第１柱状部ＣＬ１のメモリセルＭＣのチャネル長を大きくし、小さいチャネル幅を有する第２柱状部ＣＬ２のメモリセルＭＣのチャネル長を小さくする。これにより、第１柱状部ＣＬ１と第２柱状部ＣＬ２とで異なる径によるメモリセル特性のばらつきを調整して低減することができる。
［第２実施形態の変形例］
図２３は、第２実施形態に係る半導体装置におけるメモリセルアレイ１の変形例を示す断面図である。
図２３に示すように、変形例では、第１柱状部ＣＬ１および第２柱状部ＣＬ２のそれぞれが、ボウ（bow）形状を有する。
この場合、第１柱状部ＣＬ１の任意部分の径は、第２柱状部ＣＬ２の対応する部分の径よりも大きい。すなわち、第１柱状部ＣＬ１のトップ部の径Ｄ１１は第２柱状部ＣＬ２のトップ部の径Ｄ２１よりも大きく、第１柱状部ＣＬ１のボウ部の径Ｄ１２は第２柱状部ＣＬ２のボウ部の径Ｄ２２よりも大きく、第１柱状部ＣＬ１のボトム部の径Ｄ１３は第２柱状部ＣＬ２のボトム部の径Ｄ２３よりも大きい。
すなわち、変形例では、第１柱状部ＣＬ１の任意部分の径が第２柱状部ＣＬ２の対応する部分の径よりも大きい場合に、第１積層体１００ａにおける（第１柱状部ＣＬ１に対応する）導電層７０の膜厚Ｔ１が第２積層体１００ｂにおける（第２柱状部ＣＬ２に対応する）導電層７０の膜厚Ｔ２よりも大きく形成される。
＜適用例＞
図２４は、各実施形態のメモリセルアレイの他の例を示す斜視図である。
図２４に示すように、メモリセルアレイの他の例では、基板１０と第１積層体１００ａとの間に第１下地層１１と第２下地層１２が設けられる。第１下地層１１は基板１０と第２下地層１２との間に設けられ、第２下地層１２は第１下地層１１と第１積層体１００ａとの間に設けられる。
第２下地層１２は、半導体層または導電層である。または、第２下地層１２は、半導体層と導電層との積層体を含んでもよい。第１下地層１１は、制御回路を形成するトランジスタおよび配線を含む。
第１柱状部ＣＬ１の半導体層２０の下端は第２下地層１２に接し、第２下地層１２は制御回路と接続される。したがって、第１柱状部ＣＬ１の半導体層２０の下端は、第２下地層１２を介して制御回路と電気的に接続される。すなわち、第２下地層１２はソース層として用いることができる。
積層体１００は、分離部１６０によってＹ方向に複数のブロック（またはフィンガー部
）に分離される。分離部１６０は、絶縁層であり、配線を含まない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、１１…第１下地層、１２…第２下地層、２０…半導体層、３０…メモリ層、４２…中間層、７０…導電層、７２…絶縁層、１００…積層体、１００ａ…第１積層体、１００ｂ…第２積層体、２００…ジョイント部、ＣＬ…柱状部、ＣＬ１…第１柱状部、ＣＬ２…第２柱状部。

Claims (13)

  1. 下地層と、
    前記下地層の上方に設けられ、各間に第１絶縁層を介して積層された複数の第１導電層を含む第１積層体と、
    前記第１積層体内を前記第１積層体の積層方向に延びる第１半導体層と、前記第１半導体層と前記複数の第１導電層との間に設けられた第１メモリ層と、を含む第１柱状部と、
    前記第１積層体の上方に設けられ、各間に第２絶縁層を介して積層された複数の第２導電層を含む第２積層体と、
    前記第２積層体内を前記第２積層体の積層方向に延びる第２半導体層と、前記第２半導体層と前記複数の第２導電層との間に設けられた第２メモリ層と、を含む第２柱状部と、
    を具備し、
    前記第１柱状部は第１径を有し、前記第２柱状部は前記第１径と異なる第２径を有し、
    前記複数の第１導電層のそれぞれは第１膜厚を有し、前記複数の第２導電層のそれぞれは前記第１膜厚と異なる第２膜厚を有する、
    半導体装置。
  2. 前記第１径は、前記第２径よりも小さく、
    前記第１膜厚は、前記第２膜厚よりも小さい、
    請求項１の半導体装置。
  3. 前記第１径は、前記第２径よりも大きく、
    前記第１膜厚は、前記第２膜厚よりも大きい、
    請求項１の半導体装置。
  4. 前記第１柱状部および前記第２柱状部のそれぞれは、ボウ形状を有し、
    前記第１径は、前記第１柱状部の最上層の径であり、
    前記第２径は、前記第２柱状部の最上層の径である、
    請求項１の半導体装置。
  5. 前記第１柱状部および前記第２柱状部のそれぞれは、ボウ形状を有し、
    前記第１径は、前記第１柱状部の最下層の径であり、
    前記第２径は、前記第２柱状部の最下層の径である、
    請求項１の半導体装置。
  6. 前記第１柱状部および前記第２柱状部のそれぞれは、ボウ形状を有し、
    前記第１径は、前記第１柱状部の最上層と最下層との間の径であり、
    前記第２径は、前記第２柱状部の最上層と最下層との間の径である、
    請求項１の半導体装置。
  7. 前記第１径は、前記第１柱状部の最も大きい径であり、
    前記第２径は、前記第２柱状部の最も大きい径である、
    請求項６の半導体装置。
  8. 前記第１積層体と前記第２積層体との間に設けられた中間層と、
    前記中間層内における前記第１柱状部と前記第２柱状部との間に設けられ、前記第１半導体層と前記第２半導体層と連続した第３半導体層を含むジョイント部と、
    をさらに具備する請求項１の半導体装置。
  9. 前記ジョイント部は、前記第１径および前記第２径よりも大きい第３径を有する請求項８の半導体装置。
  10. 前記中間層は、前記第１膜厚および前記第２膜厚よりも大きい第３膜厚を有する請求項８の半導体装置。
  11. 前記中間層は、絶縁層である請求項８の半導体装置。
  12. 前記ジョイント部は、前記第１メモリ層と前記第２メモリ層と連続した層を含む請求項８の半導体装置。
  13. 前記第１絶縁層、前記第２絶縁層、および前記中間層は、同じ材料の層である請求項８の半導体装置。
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