[go: up one dir, main page]

JP2018125550A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2018125550A
JP2018125550A JP2018070565A JP2018070565A JP2018125550A JP 2018125550 A JP2018125550 A JP 2018125550A JP 2018070565 A JP2018070565 A JP 2018070565A JP 2018070565 A JP2018070565 A JP 2018070565A JP 2018125550 A JP2018125550 A JP 2018125550A
Authority
JP
Japan
Prior art keywords
electrode
semiconductor layer
semiconductor device
nitride semiconductor
electrode portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018070565A
Other languages
English (en)
Other versions
JP6533962B2 (ja
Inventor
金子　佐一郎
Saichiro Kaneko
佐一郎 金子
優人 山際
Yuto Yamagiwa
優人 山際
文智 井腰
Fumitomo Igoshi
文智 井腰
正行 黒田
Masayuki Kuroda
正行 黒田
柳原　学
Manabu Yanagihara
学 柳原
田中　健一郎
Kenichiro Tanaka
健一郎 田中
哲之 福島
Tetsuyuki Fukushima
哲之 福島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JP2018125550A publication Critical patent/JP2018125550A/ja
Application granted granted Critical
Publication of JP6533962B2 publication Critical patent/JP6533962B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6738—Schottky barrier electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D64/011—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/343—Gate regions of field-effect devices having PN junction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】窒化物半導体を用いた半導体装置の電流コラプスを抑制する。【解決手段】半導体装置は、第１の窒化物半導体層が第２の窒化物半導体層との界面近傍に２次元電子ガスチャネルを有する。平面視において、第１の電極と第２の電極との間に電極部が間隔をおいて配置され、第２の電極と電極部との間隔が第１の電極と電極部との間隔よりも短い。電極部と第２の窒化物半導体層との接合面において、電極部から第２の窒化物半導体層へ順方向の整流作用を示すエネルギー障壁を有し、第２の窒化物半導体層のバンドギャップが第１の窒化物半導体層のバンドギャップよりも大きい。電極部は第２の電極と実質的に同電位であり、第１の電極と第２の電極との間に、第１の電極が正となる最大動作電圧が印加されている場合に、電極部下方の２次元電子ガスチャネルが導通状態となっている。【選択図】図１

Description

本開示は、半導体装置に関し、特に、インバータ及び電源回路等に用いられる窒化物を用いた半導体装置に関する。
窒化ガリウム（ＧａＮ）に代表されるＩＩＩ−Ｖ族窒化物系化合物半導体、いわゆる窒化物半導体が注目を集めている。窒化物半導体は、一般式がＩｎｘＧａｙＡｌ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される、ＩＩＩ族元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）と、Ｖ族元素である窒素（Ｎ）とからなる化合物半導体である。
窒化物半導体は種々の混晶を形成することができ、ヘテロ接合界面を容易に形成することができる。窒化物半導体のヘテロ接合には、ドーピングなしの状態においても自発分極又はピエゾ分極によって高濃度の２次元電子ガス層（２ＤＥＧ層）が接合界面に発生するという特徴がある。この高濃度の２ＤＥＧ層をキャリアとして用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やショットキーバリアダイオード（ＳＢＤ：Ｓｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）が、高周波用及び大電力用のデバイスとして注目を集めている。
しかし、窒化物半導体を用いたＦＥＴやＳＢＤには、電流コラプスと呼ばれる現象が生じやすい。電流コラプスとは、一旦デバイスをオフ状態とした後、再びオン状態とする際にドレイン電流が一定時間流れにくくなる現象である。電流コラプスの特性が悪いと高速なスイッチングが困難となり、デバイスの動作に極めて深刻な問題が生じる。
この電流コラプスを低減する方法として、デバイスに高電圧が印加されたときにデバイス内部に生じる電界を緩和することが検討されている。例えばＦＥＴにおいてゲートフィールドプレートを形成してゲート端部の電界を緩和する方法がある（特許文献１を参照）。
また、電界緩和と合せて、ＳｉＮ保護膜を窒化物半導体層の最上層に形成することが良いとしている。これは、ＳｉＮ膜を用いて、保護膜と窒化物半導体層との界面の欠陥を減らし、強電界により欠陥にトラップされる電子を減らすためである。
特開２００４−２００２４８号公報
しかしながら、ゲートフィールドプレートを設けるだけではコラプス現象を十分に抑制することは困難である。
というのは、コラプス現象を抑制するためには、ゲート端部の電界を緩和するだけでは不十分であり、ドレイン端の電界緩和も必要であるが、先行技術ではドレイン端部の電界緩和が十分にできない。
また、パワーデバイスのスイッチング素子のように、数１００Ｖ程度もの高い電圧が印加される場合、ＳｉＮ保護膜では、ＳｉＮ保護膜と窒化物半導体層との界面の窒素欠陥を十分には低減できないため、コラプス現象を十分に抑制できない。
その結果、ＦＥＴがオフ状態からオン状態に移行したとき、移行直後から数μ秒までの時間におけるオン抵抗が、初期状態の数倍にもなってしまう。
本開示は、上述の問題を解決し、窒化物半導体を用いた半導体装置の電流コラプスを抑制することを目的とする。
上述の課題を解決するため、本開示に係る半導体装置は、第１の窒化物半導体層が第２の窒化物半導体層との界面近傍に２次元電子ガスチャネルを有する。平面視において、第１の電極と第２の電極との間に電極部が間隔をおいて配置され、第２の電極と電極部との間隔が第１の電極と電極部との間隔よりも短い。電極部と第２の窒化物半導体層との接合面において、電極部から第２の窒化物半導体層へ順方向の整流作用を示すエネルギー障壁を有し、第２の窒化物半導体層のバンドギャップが第１の窒化物半導体層のバンドギャップよりも大きい。電極部は第２の電極と実質的に同電位であり、第１の電極と第２の電極との間に、第１の電極が正となる最大動作電圧が印加されている場合に、電極部下方の２次元電子ガスチャネルが導通状態となっている。
本開示の半導体装置は、電極部を備えており、電極部の下部に捕獲された電子を吸収、もしくは電極部から注入するホールにより電子を再結合させることが可能となる。そのため、電極部を備えていない半導体装置と比べて、第２の電極の端部でトラップされる電子がより少なく、第２の電極の端部の電界を緩和できるから電流コラプスの発生が抑制される。
本開示に係る窒化物半導体トランジスタによれば、電流コラプスを抑制し、パワートランジスタやダイオードに適用可能な窒化物半導体材料からなる半導体装置を実現できる。
本開示の第１の実施形態に係る半導体装置の断面図である。 本開示の第１の実施形態に係る半導体装置の動作を示す断面図である。 本開示の第１の実施形態に係る半導体装置を示す断面図である。 本開示の第１の実施形態に係る半導体装置を示す上から見た透視図である。 本開示の第１の実施形態に係る半導体装置の「第２の電極配線張り出し長」と「コラプス電圧」の相関を示す図である。 本開示の第１の実施形態に係る半導体装置の「第２の電極配線張り出し長」を説明する図である。 本開示の第１の実施形態に係る半導体装置の変形例１を示す上から見た透視図である。 本開示の第１の実施形態に係る半導体装置の変形例１を示す上から見た透視図である。 本開示の第１の実施形態に係る半導体装置の変形例２を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例３を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例４を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例５を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例６を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例７を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例８を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例９を示す上から見た透視図である。 本開示の第１の実施形態に係る半導体装置の変形例９を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例１０を示す上から見た透視図である。 本開示の第１の実施形態に係る半導体装置の変形例１０を示す断面図である。 本開示の第１の実施形態に係る半導体装置の変形例１１を示す上から見た透視図である。 本開示の第１の実施形態に係る半導体装置の変形例１１を示す断面図である。 本開示の第２の実施形態に係る半導体装置を示す断面図である。 本開示の第２の実施形態に係る半導体装置を示す断面図である。 本開示の第２の実施形態に係る半導体装置を示す上から見た透視図である。 本開示の第２の実施形態に係る半導体装置の変形例１を示す上から見た透視図である。 本開示の第２の実施形態に係る半導体装置の変形例１を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例２を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例３を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例４を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例５を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例６を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例７を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例８を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例８−２を示す上から見た透視図である。 本開示の第２の実施形態に係る半導体装置の変形例８−２を示す断面図である。 本開示の第２の実施形態に係る半導体装置の変形例８−３を示す上から見た透視図ある。 本開示の第２の実施形態に係る半導体装置の変形例８−３を示す断面図である。 本開示の第２の実施形態に係る半導体装置変形例８−４を示す上から見た透視図である。 本開示の第２の実施形態に係る半導体装置の変形例８−４を示す断面図である。 同半導体装置の変形例９を示す断面図である。 本開示の第１の実施形態に係る半導体装置の他の例に係る断面図である。 本開示の第１の実施形態に係る半導体装置の他の例に係る断面図である。 本開示の第１の実施形態に係る半導体装置の他の例に係る断面図である。 本開示の第１の実施形態に係る半導体装置の他の例に係る断面図である。
以下、本開示の実施形態について、図面を参照しながら説明する。
（第１の実施形態）
本開示の第１の実施形態に係る半導体装置の断面図を図１に示す。なお、この半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
図１に示す半導体装置は、主面の面方位が（１１１）面であり、厚さが３５０μｍのシリコン基板１０１の上にバッファ層１０２を介して、第１の窒化物半導体層１０３と、第１の窒化物半導体層１０３と比べてバンドギャップが大きい第２の窒化物半導体層１０４を有する半導体層積層体１２６が形成されている。第１の窒化物半導体層１０３が、第２の窒化物半導体層１０４との界面近傍に、２次元電子ガスチャネル３００を有している。
また、半導体層積層体１２６の上にゲート電極１１０、ソース電極である第１の電極１１２、ドレイン電極である第２の電極１０５、ショットキー接合を示す電極部１０７が形成されている。さらに半導体層積層体１２６、ゲート電極１１０、第１の電極１１２、第２の電極１０５、電極部１０７の上に層間絶縁膜１０８が形成され、層間絶縁膜１０８の第１の電極１１２に対応する位置に開口部が形成され、この開口部に第１の電極配線１１１が形成される。また、層間絶縁膜１０８の第２の電極１０５に対応する位置に開口部が形成され、この開口部に第２の電極配線１０６が形成される。なお、半導体層積層体１２６は、例えば有機気相エピタキシャル成長法（ｍｅｔａｌｏｒｇａｎｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ、ＭＯＶＰＥ）により形成され、半導体層積層体を構成する半導体層の主面の面方位は（０００１）面である。
ここでバッファ層１０２は、シリコン基板１０１の上にＡｌＮ層とＡｌＧａＮ層とからなる多層構造により構成される。バッファ層１０２の総膜厚は、約２．１μｍである。
第１の窒化物半導体層１０３は電子が走行するチャネル層であり、アンドープのＧａＮよりなり層厚は１．６μｍである。なお、ここでアンドープとは、不純物を意図的に導入していないことを意味する。
第２の窒化物半導体層１０４は電子供給層であり、アンドープのＡｌ０．１７Ｇａ０．８３Ｎよりなり層厚は６０ｎｍである。
第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面には２次元電子ガスチャネル３００が形成されている。なお、２次元電子ガスは、２−ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ、略して２ＤＥＧと表記することがある。
第１の電極１１２および第２の電極１０５は、ともに第２の窒化物半導体層１０４側より層厚２０ｎｍのチタン層の上に層厚が２００ｎｍのアルミニウム層が形成された構成（いわゆるＴｉ／Ａｌの構成）を有する。なお、第１の電極１１２および第２の電極１０５は、ともに第２の窒化物半導体層１０４に対しオーミック接触をする。
ゲート電極１１０は第２の窒化物半導体層１０４側より層厚が１００ｎｍのニッケル層の上に層厚が２００ｎｍの金層が形成された構成（いわゆるＮｉ／Ａｕの構成）を有する。ゲート電極１１０は第２の窒化物半導体層１０４に対しショットキー接触をする。
電極部１０７は、第２の窒化物半導体層１０４の上にショットキー接合する金属により形成される。もう少し詳しく述べれば、電極部１０７と第２の窒化物半導体層１０４の接合面には、電極部１０７から第２の窒化物半導体層１０４に向かって順方向となるような整流作用を示すエネルギー障壁が形成される。ここでは、第２の窒化物半導体層１０４側より層厚が１００ｎｍのニッケル層の上に層厚が２００ｎｍの金層が形成されている。
層間絶縁膜１０８は、厚さが１μｍの窒化シリコン膜（ＳｉＮ膜）よりなる。この層間絶縁膜１０８は、例えば化学気相堆積法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）により形成される。
第１の電極配線１１１および第２の電極配線１０６は、厚さが６μｍの銅により構成される。
なお、ゲート電極１１０、第１の電極１１２、第２の電極１０５、電極部１０７はフィンガー構造（図示せず）を有しており、各電極のフィンガー１本の長さ（図１においては紙面に垂直な方向の長さ）は５００μｍである。また、第１の電極１１２の電極幅（図１においては（０００１）面に含まれ、かつ紙面に沿う方向の幅）は５μｍ、第２の電極１０５の電極幅は１１μｍである。また、ゲート電極１１０の電極幅（いわゆるゲート長）は１μｍであり、電極部１０７の電極幅は２μｍである。
第１の電極１１２と第２の電極１０５との間隔（向かい合う電極端の間隔）は２０μｍである。ゲート電極１１０は、第１の電極１１２の近い側の端より１．５μｍの位置に設けられ、電極部１０７は、第２の電極１０５の近い側の端より１．５μｍの位置に設けられている。
図１に示す半導体装置は、第２の電極１０５に対し、電極部１０７、ゲート電極１１０、第１の電極１１２が対称配置された構成を有している。すなわち、図１における電極配置は、左側から第１の電極１１２、ゲート電極１１０、電極部１０７、第２の電極１０５、電極部１０７、ゲート電極１１０および第１の電極１１２の順となっている。
なお、この半導体装置は、第１の電極１１２に対しゲート電極１１０、電極部１０７および第２の電極１０５が対称配置された構成ともなっている。図１において、線分Ｅ−Ｆ、線分Ｇ−Ｈ、線分Ｉ−Ｊは、それぞれの線を中心として電極配置が線対称な構成となっていることを示す線である。
なお、半導体装置全体（１チップ）としては、ゲート電極１１０、第１の電極１１２、第２の電極１０５、電極部１０７いずれも電極長さ（合計長さ）が２００ｍｍである。
この半導体装置は、６００Ｖの耐圧を有する。
この半導体装置の構成について、表１にまとめる。
Figure 2018125550
なお、ここでは電極部１０７及びその下方の半導体層積層体１２６からなる構造は、第１の電極１１２と第２の電極１０５との間に、第１の電極１１２が正となる最大動作電圧を印加したときに、電極部１０７下方の２次元電子ガスチャネル３００が導通状態となっている構造である。
より具体的に述べると、例えば、第２の窒化物半導体層１０４の膜厚が、第１の電極１１２から第２の電極１０５との間へ流れる電流が遮蔽されない程度に厚く形成されている構造である。
このような構成により、電極部１０７の下部でチャネルがピンチオフ状態にならないので、第１の電極１１２から第２の電極１０５への逆導通が可能である。
なお、電極部１０７と第２の電極１０５とは導通しているが、この導通した構造については以下に述べる。
次に、図２を用いて、図１に示す本開示の電界効果トランジスタの動作について説明する。
なお、図２は、図１におけるＥ−ＦからＧ−Ｈに相当する単位ユニットセルの断面図を示している。実際の電界効果トランジスタとしては、図２において、図１のＥ−ＦとＧ−Ｈに相当する位置を中心に線対称となるように単位ユニットセルが繰り返し配置されている。
本開示の電界効果トランジスタ（ＦＥＴ）の動作を説明する。ドレイン端子１２０とソース電極である第１の電極１１２（および第１の電極配線１１１）との間に正バイアス（以下ドレイン電圧と称する）を印加し、ゲート端子１２１にＦＥＴのゲートしきい値電圧以上の電圧を印加する。そうすると、ドレイン電極である第２の電極１０５から、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面近傍に形成される２次元電子ガスチャネル３００を通って、第１の電極１１２へと電流（以下ドレイン電流と称する）を流すことができる。
一方、ゲート端子１２１の電圧をＦＥＴのゲートしきい値電圧以下にする。例えばゲート端子１２１を第１の電極１１２と短絡（ショート）させる。そうすると、ゲートしきい値電圧が正の場合にはドレイン電流は流れなくなる。
このように、ゲート端子１２１の印加電圧をオン、オフさせることで、ＦＥＴに流れるドレイン電流を流したり止めたり、というスイッチング動作を行う。
このＦＥＴのドレイン端子にインダクタ負荷（以下、Ｌ負荷という）を接続して上記スイッチング動作を行う。すると、ターンオン、及びターンオフの瞬間、ゲート端子１２１にゲートしきい値電圧以上印加された状態で、過渡的にドレイン電圧が例えば数１０Ｖから場合によっては数１００Ｖまで持ち上がる。ドレイン電流が流れるゲートバイアス条件下でこのようにドレイン電圧が増大すると、電子電流が第２の電極１０５近傍の強電界領域を流れる。すると、強電界により第２の窒化物半導体層１０４内の欠陥や、層間絶縁膜１０８と第２の窒化物半導体層１０４との間に生じる界面準位に、電子１２３が捕獲される。
なお、Ｌ負荷の値は、例えば１０μＨ〜５ｍＨの値をとるが、半導体装置の出力や入力電圧によってその値は様々である。
また、スイッチング動作は、例えばインバータ用の２０ｋＨｚからＰＦＣ用の２００ｋＨｚ〜ＬＬＣ用の５００ｋＨｚ程度の周波数で行われる。印加されるドレイン電圧は、例えば直流（ＤＣ）１４０Ｖ〜４００Ｖ程度である。印加されるゲート電圧については、例えば０Ｖ（オフ時）と３．５Ｖ（オン時）の間であるが、ターンオンの瞬間やターンオフの瞬間にスパイク電圧を発生させるような印加の仕方もある。
従来のＦＥＴでは、電子１２３が捕獲されたままスイッチング動作を続けると、捕獲された電子１２３は負電荷を帯びているのでチャネルの散乱が起こって電子移動度が下がり、オン抵抗が大きくなる。また、捕獲された電子１２３によりドレインへの電界集中が発生して絶縁破壊するという、所謂電流コラプスが発生する。
ところが本開示のＦＥＴでは、ショットキー電極で形成される電極部１０７を備えている。このため、捕獲された電子１２３の大部分は電極部１０７に吸収され、第２の窒化物半導体層１０４内に残らず、その結果従来のＦＥＴで問題になっていた電流コラプスが起こらないという特長を有する。
さらに、より具体的には、電極部１０７には、ゲートしきい値電圧以上の電圧をゲート電極１１０に印加した状態で、第１の電極１１２に対して第２の電極１０５にドレイン電圧を印加したときに、電極部１０７と、電極部１０７の直下の第２の窒化物半導体層１０４との電位差が、電極部１０７と第２の窒化物半導体層１０４とで形成されるエネルギー障壁の大きさ以上になり、電極部１０７から第１の電極１１２へとショットキー電流１２２が流れるような特徴をもたせている。
このような構成であれば、ゲート端子１２１にゲートしきい値電圧以上印加された状態で、過渡的にドレイン電圧が例えば数１０Ｖから場合によっては数１００Ｖまで持ち上がって電極部１０７の下部に捕獲された電子１２３を、電極部１０７により吸収することができる。これにより第２の電極１０５端部の捕獲電子をなくし、オン抵抗の増大を防ぐと共に、電界集中を緩和できるので、本実施形態に係るＦＥＴでは、電流コラプスの発生が抑制できる。
なお、本実施形態に係るＦＥＴでは、電極部１０７及びその下方の半導体層積層体１２６からなる構造は、第１の電極１１２と第２の電極１０５間に負電圧（逆バイアス、すなわち第１の電極１１２に対し第２の電極１０５に印加される電圧が負電圧）を印加したときに、電極部１０７下方の２次元電子ガスチャネル３００が導通状態となっている構造である。つまり、第１の電極１１２から第２の電極１０５へ流れる電流が遮断されないように、第２の窒化物半導体層１０４の膜厚を６０ｎｍと、一般的なＡｌＧａＮ／ＧａＮで構成されるＦＥＴとしては比較的厚く形成している。
このため、第１の電極１１２に対して第２の電極１０５に負電圧が印加されても、電極部１０７の下部でチャネルがピンチオフ状態にならないので、第１の電極１１２から第２の電極１０５への逆導通が可能である。
なお、第２の窒化物半導体層１０４の膜厚は、上記においては６０ｎｍとしたがそれに限らず、１５ｎｍ以上１００ｎｍ以下であればよい。
また、ゲート電極１１０および電極部１０７の下部の第２の窒化物半導体層１０４は局所的に薄くなっているリセス構造となっていても良い。ゲート電極１１０の下部がリセス構造となっていれば、本開示のＦＥＴはゲート電圧がゼロバイアスの時に電流が流れないノーマリーオフの特性となりやすく、パワートランジスタの安全動作上好ましくなる。一方、電極部１０７の下部はチャネルがピンチオフとならない程度に第２の窒化物半導体層１０４の厚さを残したリセス構造となっていれば、ショットキー電流１２２の成分のうちコラプス改善に寄与しない不要な電流成分が低減できる。
なお、第１の電極１１２と第２の電極１０５の下部の半導体層積層体１２６はリセス構造となっていても良い。リセス構造となっていれば、第１の電極１１２と第２の電極１０５は２次元電子ガスチャネル３００に直接接触することができ、本開示のＦＥＴにおける寄生抵抗であるオーミック接触抵抗が低減される、高速動作に有利となる。
次に、図１に示す本開示の半導体装置（ＦＥＴ）の断面図を図３Ａに示し、上側からみた平面図を図３Ｂに示す。なお、図３Ｂにおいては第２の電極配線１０６と電極部１０７との接続部分近傍を示している。
第２の電極１０５を覆って、窒化シリコン（ＳｉＮ）からなる層間絶縁膜１０８が形成されている。その層間絶縁膜１０８の一部を開口して、第２の電極１０５と接続して、第２の電極配線１０６が形成されている。
第２の電極配線１０６を設けることで、第２の電極１０５とそれに接続される配線の抵抗を減らすことができる。
また、図３Ａ、図３Ｂにおいて、第２の電極１０５は、電極部１０７で囲まれており、第２の電極配線１０６と電極部１０７とが交差するところで、層間絶縁膜１０８がビアホール１２４により開口され、第２の電極配線１０６と電極部１０７とが接続される構成としている。
ここで、第２の電極１０５と電極部１０７は、一定距離をとって離した構成であるのでビアホール１２４が必要であり、このビアホール１２４によって、第２の電極配線１０６と電極部１０７を接続する。第２の電極１０５と電極部１０７を離すことにより、第２の電極１０５と電極部１０７との間の電位差を設けるのが容易になる。
この構成により、第２の電極１０５を電極部１０７で囲うように形成できるので、第１の電極１１２から第２の電極１０５へと電流が流れる経路に対して洩れなく電極部１０７を配置でき、電流コラプスを確実に抑制できる。
また、電極部全域を開口して第２の電極配線１０６と接続する場合に比べて電極部１０７への開口の必要がないので、その分、電極部１０７を狭めて形成することが可能である。
なお、電極部１０７の端部は円弧状になっており、この円弧は１／４円（９０°の円弧）であり、当該端部は第２の電極１０５を囲むように、第２の電極１０５を挟んで隣り合う電極部１０７と接続されている。
ここで円弧の半径は、第２の電極配線１０６の中心から電極部１０７のゲート電極１１０側の端部までの長さである。
なお、電極部１０７の端部は円弧状に限られず、半導体装置の配置等に応じ、例えば方形状や六角形状、楕円状等様々な形状を取りうる。また、円弧の半径は、第２の電極配線１０６の中心から電極部１０７のゲート電極１１０側の端部までの長さに限らず、半導体装置の配置等に応じ様々な値をとる。
なお、上記においては第２の電極１０５と電極部１０７は、一定距離をとって離した構成としたが、半導体装置の構成によって第２の電極１０５と電極部１０７が接していてもよい。
なお、第２の電極配線１０６は、その張り出し長さが電極部１０７にいたらない程度が望ましい。本実施の形態においては、第２の電極配線１０６の張り出し長さは、第２の電極１０５の端部より３μｍまでである。
第２の電極配線１０６の張り出し長さが電極部１０７にいたらない程度が望ましい理由について以下に説明する。
図４に、第２の電極配線１０６の張り出し長さとコラプス電圧の相関を表す図を、図５に、第２の電極配線張り出し長さについての説明図を示す。
第２の電極配線張り出し長さとは、図５の１５４に示すが、第２の電極配線１０６を、第２の電極１０５に対して、第１の電極１１２方向にどれだけ張り出させるかという長さである。
また図４におけるコラプス電圧とは、ＦＥＴをドレインにＬ負荷を接続してスイッチング動作させたときに、オン抵抗が上昇し始めるドレイン電圧のことである。
図４に示すが、筆者らが実験を行った結果、第２の電極配線張り出し長１５４が、電極部１０７の端部までの長さ１ａを超えると、コラプス電圧が著しく下がった。これは、第２の電極配線張り出し長１５４を、電極部１０７を超えて張り出させることで、電極部１０７と、電極部直下の第２の窒化物半導体層１０４との電位差が形成され難くなるためと考えられる。つまり、第２の電極配線張り出し長１５４を１ａより大きくすると、ドレイン電圧を大きくしても、電位差がエネルギー障壁以上とならず、捕獲された電子を電極部１０７に吸収することができなくなる。
以上より、本実施形態においては、第２の電極配線１０６を電極部１０７よりも、第１の電極１１２方向に対して内側に形成することが望ましいことがわかる。
（変形例１）
図６Ａ、図６Ｂ、本実施形態に係るＦＥＴにおける変形例１を示しており、平面図（図６Ａと、平面図における６Ｂ−６Ｂ線の断面図（図６Ｂ）を示している。
なお、図６Ａ、図６Ｂは、図１にかかる半導体装置のＥ−ＦからＧ−Ｈに相当する単位ユニットセルの断面図と平面図をそれぞれ示している。実際の電界効果トランジスタとしては、図６Ａ、図６Ｂにおいて、図１のＥ−ＦとＧ−Ｈに相当する位置（線）を中心に線対称となるように単位ユニットセルが繰り返し配置されている。
この図６Ａ、図６Ｂに示す変形例１の半導体装置と、図３Ａ、図３Ｂにて示す半導体装置との相違点は、電極部１１３が、互いに間隔をおいて形成された複数の島状部を有する不連続な構成としている点である。
複数の島状の電極部１１３上の層間絶縁膜１０８は一部がビアホール１２５により開口され、第２の電極配線１０６は、これら複数の島状の電極部１１３に跨って形成され、第２の電極配線１０６と電極部１１３とが、島上のビアホール１２５にて接続される。
なお、シリコン基板１０１、バッファ層１０２、第１の窒化物半導体層１０３、第２の窒化物半導体層１０４、第２の電極１０５、第２の電極配線１０６、層間絶縁膜１０８、ゲート電極１０９、ゲート電極１１０、第１の電極配線１１１、第１の電極１１２の材料、組成、層厚等については、上記表１に示すのと同様である。
また、電極部１１３は、層厚１００ｎｍのニッケル層の上に層厚２００ｎｍの金層が形成された構成である。電極部１１３の大きさは、４μｍ□である。
ビアホール１２５の大きさは、２．５μｍ□であり、深さは層間絶縁膜１０８の膜厚と同じで、１μｍである。
この場合においては、電極部１１３が島状に形成されるので、第１の電極１１２と第２の電極１０５の間に流れる電流は、電極部１１３の下部以外の経路にも流れることになる。その結果、第２の電極１０５に順バイアス印加時に、電極部１１３下部に広がる空乏層を避けて電流が流れるので、第１の電極１１２に流れ込む電流をより大きくすることができる。
また、第１の電極１１２と第２の電極１０５の間に流れる電流が、電極部１１３直下以外の経路にも流れることになり、第２の電極１０５に逆バイアス印加時に、第２の電極１０５に流れ込む電流を大きくすることができる。
以下、図７から図１３Ａにおいては、図１におけるＥ−ＦからＧ−Ｈに相当する単位ユニットセルの断面図を示している。実際の電界効果トランジスタとしては、図７から図１３Ａのそれぞれにおいて、図１におけるＥ−ＦとＧ−Ｈに相当する位置（線）を中心に線対称となるように単位ユニットセルが繰り返し配置されている。
（変形例２）
本実施形態の変形例２に係るＦＥＴの断面図を図７に示す。
図１で示したＦＥＴとの相違点は、電極部１０７をショットキー電極ではなく、ｐ型の第３の窒化物半導体層１２７で形成している点である。フィンガー構造を含め、他の構成については、上記第１の実施形態のところで示したＦＥＴと同様である（図１、図２、図３Ａ、図３Ｂ、表１参照）。
第３の窒化物半導体層１２７の構成は、具体的には層厚２００ｎｍ、不純物濃度が１×１０２０ｃｍ−３のＭｇドープｐ型ＧａＮよりなる。なお、第３の窒化物半導体層１２７の長さ（図７において紙面に垂直な方向の長さ）は、５００μｍであり、幅（図７において紙面に沿う方向の幅）は、２μｍである。
第３の窒化物半導体層１２７の上にはパラジウム（Ｐｄ）よりなるドレイン接続電極１１８が形成され、第３の窒化物半導体層１２７とオーミック接触がなされている。
ｐ型の窒化物半導体層からなる第３の窒化物半導体層１２７を設けて、そこから正孔を注入することで、第３の窒化物半導体層１２７下部の半導体層積層体１２６に捕獲された電子を再結合させることができる。
この効果について筆者らが検証したところ、ｐ型の窒化物半導体層から正孔を注入して捕獲電子を消滅させる場合、図１に係るショットキー電極で形成される電極部１０７を設けたＦＥＴに比べて、同等以上の電流コラプス抑制効果が確認できた。
具体的に述べると、図１に係るＦＥＴと同様に７００Ｖでもオン抵抗の上昇が見られなかった。
なお、第３の窒化物半導体層１２７は、ＧａＮに限られず、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）でもよく、ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ（０≦ｙ≦１、０≦ｚ≦１）でもよい。また、Ｍｇの不純物濃度は、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度でよい。第３の窒化物半導体層１２７の幅は、第２の電極１０５とゲート電極１１０との間隔にもよるが、１μｍ〜３μｍ程度でよい。
なお、ドレイン接続電極１１８は、必ずしもオーミック接触している必要はなく、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との金属積層体から成り、ｐ型の第３の窒化物半導体層１２７とショットキーライクに接触する場合でも、良好なコラプス抑制効果が得られた。
このｐ型窒化物半導体層から成る第３の窒化物半導体層１２７は、ゲートしきい値電圧以上の電圧をゲート電極１１０に印加した状態で、第１の電極１１２に対して第２の電極１０５に電圧を印加したときに、第３の窒化物半導体層１２７と、第３の窒化物半導体層１２７の直下の第２の窒化物半導体層１０４との電位差が、第３の窒化物半導体層１２７と第２の窒化物半導体層１０４とで形成されるエネルギー障壁の大きさ以上になり、第３の窒化物半導体層１２７から第１の電極１１２へと電流が流れるように構成されている。
なお、第３の窒化物半導体層１２７は、ｐ型の導電型を有する場合で説明したが、別にｐ型でなくても、ｎ型でも構わない。ｎ型の場合は、図１の電極部１０７を設けた第１の実施形態のように、捕獲された電子が第３の窒化物半導体層１２７に吸収され、コラプス抑制効果が得られる。以下、それを（変形例３）に説明する。
（変形例３）
本実施形態に係るＦＥＴにおける変形例３の断面図を、図８に示す。
図１で示したＦＥＴとの相違点は、電極部１０７を、ショットキー電極ではなく、ｎ型の第３の窒化物半導体層１７０で形成している点である。フィンガー構造を含め、他の構成については、上記第１の実施形態のところで示したＦＥＴと同様である（図１、図２、図３Ａ、図３Ｂ、表１参照）。
ｎ型の第３の窒化物半導体層１７０は、Ｓｉドープのｎ型ＧａＮ層よりなり、Ｓｉの不純物濃度は１×１０１５ｃｍ−３、層厚は２００ｎｍである。また、第３の窒化物半導体層１７０の長さ（図８において紙面に垂直な方向の長さ）は、５００μｍであり、幅（図８において紙面に沿う方向の幅）は、２μｍである。
ｎ型の第３の窒化物半導体層１７０上には別途金属電極を設けてもよく、本変形例ではドレイン接続電極１８０として厚さ２０ｎｍのチタン層と厚さ２００ｎｍのアルミニウム層とからなる構成を用いた。このドレイン接続電極１８０は、ｎ型の第３の窒化物半導体層１７０とオーミック接触している。
この第３の窒化物半導体層１７０からなる電極部は、ゲートしきい値電圧以上の電圧をゲート電極１１０に印加した状態で、第１の電極１１２に対して第２の電極１０５に電圧を印加したときに、第３の窒化物半導体層１７０と、第３の窒化物半導体層１７０の直下の第２の窒化物半導体層１０４との電位差が、第３の窒化物半導体層１７０と第２の窒化物半導体層１０４とで形成されるエネルギー障壁の大きさ以上になり、第３の窒化物半導体層１７０から第１の電極１１２へと電流が流れるように構成されている。その際捕獲された電子が第３の窒化物半導体層１７０に吸収されるため、コラプス抑制効果が得られる。
なお、第３の窒化物半導体層１７０は、ＧａＮに限られず、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）でもよく、ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ（０≦ｙ≦１、０≦ｚ≦１）でもよい。また、Ｓｉの濃度は、第３の窒化物半導体層１７０が第２の窒化物半導体層１０４とショットキー接触できるように低濃度に、例えば１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３程度でよい。第３の窒化物半導体層１７０の幅は、第２の電極１０５とゲート電極１１０との間隔にもよるが、１μｍ〜３μｍ程度でよい。
（変形例４）
本実施形態に係るＦＥＴにおける変形例４の断面図を、図９に示す。
図１で示したＦＥＴとの相違は、電極部１０７をショットキー電極ではなく、ｐ型の有機半導体層１１７よりなる電極部で形成している点である。フィンガー構造を含め、他の構成については、上記第１の実施形態のところで示したＦＥＴと同様である（図１、図２、図３Ａ、図３Ｂ、表１参照）。
このｐ型の有機半導体層１１７を設けて、そこから正孔を注入することで、有機半導体層１１７下部の半導体層積層体１２６に捕獲された電子を再結合することができる。
この有機半導体層１１７は、ペンタセン（ｐｅｎｔａｃｅｎｅ）誘導体またはテトラセン（ｔｅｔｈｒａｃｅｎｅ）誘導体またはアントラセン（ａｎｔｈｒａｃｅｎｅ）誘導体等から成るアセン（ａｃｅｎｅ）、ペリレン（ｐｅｒｙｌｅｎｅ）、ルブレン（ｒｕｂｒｅｎｅ）、フタロシアニン（ｐｈｔｈａｌｏｃｙａｎｉｎｅ）、Ｚｎフタロシアニン等から成り、より好ましくは、テトラセンまたはＺｎフタロシアニンから成る。有機半導体層１１７は、好ましくは、蒸着法、スパッタリング法、スピンオン法、またはゾルゲル法によって形成され、より好ましくは、抵抗加熱蒸着法またはスピンオン法で形成される。厚さは例えば数１０〜１００ｎｍ程度で形成される。
ｐ型の有機半導体層１１７上には別途金属電極を設けてもよく、本変形例では例えばドレイン接続電極１１８としてチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層電極を、有機半導体層１１７と接触させている。
なお、有機半導体層１１７は、ｐ型の導電型を有する場合で説明したが、別にｐ型でなくても構わない。
（変形例５）
本実施形態に係るＦＥＴにおける変形例５の断面図を、図１０に示す。
図１で示した半導体装置との相違は、電極部１０７をショットキー電極ではなく、ｐ型の酸化物半導体層１１９で形成している点である。フィンガー構造を含め、他の構成については、上記第１の実施形態のところで示したＦＥＴと同様である（図１、図２、図３Ａ、図３Ｂ、表１参照）。
このｐ型の酸化物半導体層１１９からなる電極部を設けて、そこから正孔を注入することで、酸化物半導体層１１９下部の半導体層積層体１２６に捕獲された電子を再結合することができる。
この酸化物半導体層１１９は、例えば電子ビーム蒸着で形成したニッケル（Ｎｉ）を酸化して得られた酸化ニッケル（ＮｉＯ）層から成る。厚さは例えば数１０〜１００ｎｍ程度で形成される。酸化ニッケル（ＮｉＯ）の他にも、酸化鉄（ＦｅＯ２）、酸化コバルト（ＣｏＯ２）、酸化マンガン（ＭｎＯ）、酸化銅（ＣｕＯ）等のｐ型酸化物半導体で形成することもできる。
ｐ型の酸化物半導体層１１９上には別途金属電極を設けてもよく、本変形例では例えばドレイン接続電極１１８としてチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層電極を、ｐ型の酸化物半導体層１１９と接触させている。なお、酸化物半導体層１１９は、ｐ型の導電型を有する場合で説明したが、別にｐ型でなくても構わない。
（変形例６）
本実施形態に係るＦＥＴにおける変形例６の断面図を、図１１に示す。
図１で示したＦＥＴとの相違点は、電極部１０７直下に高キャリア濃度半導体層１３０を設けた点である。この高キャリア濃度半導体層１３０においては、シートキャリア濃度が、半導体層積層体１２６よりも高く、第２の窒化物半導体層１２９の厚さが、半導体層積層体１２６における第２の窒化物半導体層１０４の厚さよりも厚く形成されている。フィンガー構造を含め、他の構成については、上記第１の実施形態のところで示したＦＥＴと同様である（図１、図２、図３Ａ、図３Ｂ、表１参照）。
高キャリア濃度半導体層１３０の構成について、具体的に述べる。
高キャリア濃度半導体層１３０は第１の窒化物半導体層１２８および第２の窒化物半導体層１２９のヘテロ接合構造を有する。第１の窒化物半導体層１２８の組成は第１の窒化物半導体層１０３の組成と同じで、第２の窒化物半導体層１２９の組成は第２の窒化物半導体層１０４の組成と同じである。
高キャリア濃度半導体層１３０はｎ型の導電型を有し、シートキャリア濃度は１．３×１０１３ｃｍ−２であり、半導体層積層体１２６のシートキャリア濃度よりも大きなものとなっている。また第２の窒化物半導体層１２９の厚さは６０ｎｍであり、第２の窒化物半導体層１０４の厚さは４０ｎｍである。
なお、高キャリア濃度半導体層１３０の長さ（図１１において紙面に垂直な方向の長さ）は、５００μｍであり、幅（図１１において紙面に沿う方向の幅）は、３μｍであり、電極部１０７より少し大きくとっている。
この構成により、高キャリア濃度半導体層１３０におけるシートキャリア濃度を大きくすることができる。それに加えて、第２の電極１０５に逆バイアス印加時に、２ＤＥＧ層の電子電流が、電極部１０７下部に広がる空乏層の影響を受けにくくなるから、第１の電極１１２から第２の電極１０５へと流れる逆電流を大きくすることができる。
なお、第１の窒化物半導体層１２８のｎ型不純物濃度を、半導体層積層体１２６の第１の窒化物半導体層１０３に比べて高く形成しても、シートキャリア濃度が大きくなるので、より望ましい。
なお、第１の窒化物半導体層１２８と第１の窒化物半導体層１０３とは、異なる組成であってもよく、また、同一膜厚としてもよい。
（変形例７）
本実施形態に係るＦＥＴにおける変形例７の断面図を、図１２に示す。
図１１で示した変形例６との相違点は、電極部１０７直下の高キャリア濃度半導体層１３０の第２の窒化物半導体層１３９のバンドギャップを、半導体層積層体１２６における第２の窒化物半導体層１０４よりも大きく形成した点である。フィンガー構造を含め、他の構成については、上記第１の実施形態のところで示したＦＥＴと同様である（図１、図２、図３Ａ、図３Ｂ、表１参照）。
高キャリア濃度半導体層１３０の構成について、具体的に述べる。
高キャリア濃度半導体層１３０は第１の窒化物半導体層１５１および第２の窒化物半導体層１３９のヘテロ接合構造を有する。第１の窒化物半導体層１５１の組成は第１の窒化物半導体層１０３の組成と同じである。
第２の窒化物半導体層１３９のＡｌ組成比は２０％であり、バンドギャップは３．９８ｅＶである（一方、第２の窒化物半導体層１０４のＡｌ組成は１７％であり、バンドギャップは３．８９ｅＶである）。
高キャリア濃度半導体層１３０はｎ型の導電型を有し、シートキャリア濃度は１．３×１０１３ｃｍ−２であり、半導体層積層体１２６のシートキャリア濃度よりも大きなものとなっている。また第２の窒化物半導体層１３９の厚さは４０ｎｍである。
なお、高キャリア濃度半導体層１３０の長さ（図１２において紙面に垂直な方向の長さ）は、５００μｍであり、幅（図１２において紙面に沿う方向の幅）は、３μｍであり、電極部１０７より少し大きくとっている。
この構成により、高キャリア濃度半導体層１３０におけるシートキャリア濃度を大きくすることができるので、第２の電極１０５に逆バイアス印加時に、第１の電極１１２から第２の電極１０５へと流れる逆電流を大きくすることができる。
なお、第１の窒化物半導体層１５１のｎ型不純物濃度を、半導体層積層体１２６の第１の窒化物半導体層１０３に比べて高く形成しても、シートキャリア濃度が大きくなるので、より望ましい。
なお、第１の窒化物半導体層１５１と第１の窒化物半導体層１０３とは、異なる組成であってもよく、また、同一膜厚としてもよい。
（変形例８）
本実施形態に係るＦＥＴにおける変形例８の断面図を、図１３Ａに示す。
図１で示した半導体装置との相違は、電極部１４０の側面が第２の電極１０５と接触している点である。フィンガー構造を含め、他の構成については、上記第１の実施形態のところで示したＦＥＴと同様である（図１、図２、図３Ａ、図３Ｂ、表１参照）。
上記変形例の場合、電界効果トランジスタのセルピッチを縮小できるので、チップサイズを小さくできる効果がある。
（変形例９）
図１３Ｂは、本実施形態に係るＦＥＴにおける変形例９の上側からみた平面図である。図１３Ｃは、本実施形態に係るＦＥＴにおける変形例９の断面図であり、図１３Ｂの１３Ｃ−１３Ｃ線における断面を示す。
図１３Ａで示した変形例８におけるＦＥＴとの相違は、第２の電極２００が、電極部１４０の上に乗り上げて形成されている点である。また、電極部１４０は、第２の電極２００とショットキー接合している。他の構成については、上記変形例８のところで示したＦＥＴおよび、上記第１の実施形態のところで示したＦＥＴと同様である（図１〜図３Ｂ、図１３Ａ、表１参照）。
上記変形例の場合、第２の電極２００として一般的な、例えばＴｉ／ＡＬ等の材料を使うことができる。さらには、電極部１４０の配線を、第２の電極２００で兼ねることができる。そうすれば、電極部１４０への配線と第２の電極２００を別々で形成する場合に比べて、プロセスを簡単にしてコストを安くすることができる。
なお、第２の電極２００は、電極部１４０の上に乗り上げて形成されるが、このとき第２の電極２００の端部は、電極部１４０のゲート側の端部を超えないように形成されることが望ましい。理由は、第２の電極２００の端部が、電極部１４０を超えると、電極部１４０と、電極部直下の第２の窒化物半導体層１０４との電位差が形成され難くなり、ドレイン電圧を大きくしても、電位差がエネルギー障壁以上とならず、コラプス抑制効果が薄れてしまうためである。
（変形例１０）
図１３Ｄは、本実施形態に係るＦＥＴにおける変形例１０の上側からみた平面図である。図１３Ｅは、本実施形態に係るＦＥＴにおける変形例１０の断面図であり、図１３Ｄの１３Ｅ−１３Ｅ線における断面を示す。
図１３Ｂ、図１３Ｃで示した変形例９におけるＦＥＴとの相違は、上側からみた平面図において、電極部２１０が、互いに間隔をおいて形成された複数の島状部を有する不連続な構成としている点である。また、電極部２１０はそれぞれ、第２の電極２００とショットキー接合している。他の構成については、上記変形例９のところで示したＦＥＴと同様である。
上記変形例の場合、電極部２１０が島状に形成されるので、第１の電極１１２と第２の電極２００の間に流れる電流は、電極部２１０の下部以外の経路にも流れることになる。その結果、第２の電極２００に順バイアス印加時に、電極部２１０下部に広がる空乏層を避けて電流が流れるので、第１の電極１１２に流れ込む電流をより大きくすることができる。
また、第１の電極１１２と第２の電極２００の間に流れる電流が、電極部２１０直下以外の経路にも流れることになり、第２の電極２００に逆バイアス印加時に、第２の電極２００に流れ込む電流を大きくすることができる。
（変形例１１）
図１３Ｆは、本実施形態に係るＦＥＴにおける変形例１１の上側からみた平面図である。図１３Ｇは、本実施形態に係るＦＥＴにおける変形例１１の断面図であり、図１３Ｆの１３Ｇ−１３Ｇ線における断面を示す。
図１３Ｄ、図１３Ｅで示した変形例１０におけるＦＥＴとの相違は、上側からみた平面図において、島状に形成された電極部２１０それぞれに合せて、第２の電極２２０を櫛状に形成している点である。また、第２の電極２２０は、電極部２１０とショットキー接合している。他の構成については、上記変形例１０のところで示したＦＥＴと同様である。
上記変形例の場合、第２の電極２２０が櫛状に形成されるので、変形例１０と異なり島状に形成された電極部２１０の間に第２の電極２２０が形成されない。このため、第２の電極２２０の電流コラプス抑制に関わる効果が変形例１０よりも大きい特長がある。
上記本実施形態では、第１の電極１１２と第２の電極１０５は、半導体層積層体１２６の上に形成された例で説明したが、別に半導体層積層体１２６と接触していれば、シリコン基板１０１上に形成されていても構わない。例えば、シリコン基板１０１から第２の窒化物半導体層１０４を貫通させるようなビアホールを形成し、シリコン基板の裏面およびビアホール内に金属層を形成し、当該金属層を第２の窒化物半導体層１０４表面に形成した電極と接触させるようにしてもよい。
（第２の実施形態）
本開示の第２の実施形態に係る半導体装置の断面図を図１４に示す。なお、この半導体装置は、ダイオードである。
図１４は、第２の実施形態の実施例１の半導体装置である、ダイオードの断面図を示している。
図１４に示す半導体装置は、主面の面方位が（１１１）面であり、厚さが３５０μｍのシリコン基板１０１の上にバッファ層１０２を介して、第１の窒化物半導体層１３１と、第１の窒化物半導体層１３１と比べてバンドギャップが大きい第２の窒化物半導体層１３２を有する半導体層積層体１３８が形成されている。第１の窒化物半導体層１３１は、第２の窒化物半導体層１３２との界面近傍に、２次元電子ガスチャネル３０１を有している。また、半導体層積層体１３８の上に互いに間隔をおいて形成されたアノード電極である第１の電極１３７、及びカソード電極である第２の電極１３３が形成されている。第１の電極１３７と第２の電極１３３との間の半導体層積層体１３８の上には、第１の電極１３７よりも第２の電極１３３に近接して、電極部１３５が形成されている。さらに半導体層積層体１３８、第１の電極１３７、第２の電極１３３、電極部１３５の上に層間絶縁膜１０８が形成され、層間絶縁膜１０８の第１の電極１３７に対応する位置に開口部が形成され、この開口部に第１の電極配線１３６が形成される。また、層間絶縁膜１０８の第２の電極１３３に対応する位置に開口部が形成され、この開口部に第２の電極配線１３４が形成される。なお、半導体層積層体１３８は、例えばＭＯＶＰＥにより形成され、半導体層積層体を構成する半導体層の主面の面方位は（０００１）面である。
ここでバッファ層１０２は、シリコン基板１０１の上にＡｌＮ層とＡｌＧａＮ層とからなる多層構造により構成される。バッファ層１０２の総膜厚は、約２．１μｍである。
第１の窒化物半導体層１３１は電子が走行するチャネル層であり、アンドープのＧａＮよりなり層厚は１．６μｍである。なお、ここでアンドープとは、不純物を意図的に導入していないことを意味する。
第２の窒化物半導体層１３２は電子供給層であり、アンドープのＡｌ０．１７Ｇａ０．８３Ｎよりなり層厚は６０ｎｍである。
第１の窒化物半導体層１３１と第２の窒化物半導体層１３２との界面には２次元電子ガスチャネル３０１が形成されている。
第２の電極１３３は第２の窒化物半導体層１３２側より層厚２０ｎｍのチタン層の上に層厚が２００ｎｍのアルミニウム層が形成された構成（いわゆるＴｉ／Ａｌの構成）を有する。
第１の電極１３７は第２の窒化物半導体層１３２側より層厚が１００ｎｍのニッケル層の上に層厚が２００ｎｍの金層が形成された構成（いわゆるＮｉ／Ａｕの構成）を有する。第１の電極１３７は第２の窒化物半導体層１３２に対しショットキー接触をする。
電極部１３５は、第２の窒化物半導体層１３２の上にショットキー接合する金属により形成される。ここでは、第２の窒化物半導体層１３２側より層厚が１００ｎｍのニッケル層の上に層厚が２００ｎｍの金層が形成されている。
なお、電極部１３５は、第２の窒化物半導体層１３２の上に、上記エネルギー障壁を形成するように、つまり第２の窒化物半導体層１３２とショットキー接合するような、例えばニッケル（Ｎｉ）と金（Ａｕ）との金属積層体、又はロジウム（Ｒｈ）層で形成される。カソード電極である第２の電極１３３と電極部１３５は図１４では図示されないところで接続されている。
層間絶縁膜１０８は、厚さが１μｍの窒化シリコン膜（ＳｉＮ膜）よりなる。この層間絶縁膜１０８は、例えば化学気相堆積法ＣＶＤにより形成される。
第１の電極配線１３６および第２の電極配線１３４は、厚さが６μｍの銅により構成される。第２の電極配線１３４を設けることで、カソード電極である第２の電極１３３とそれに接続される配線の抵抗を減らすことができる。
なお、第１の電極１３７、第２の電極１３３、電極部１３５はフィンガー構造（図示せず）を有しており、各電極のフィンガー１本の長さ（図１４においては紙面に垂直な方向の長さ）は５００μｍである。また、第１の電極１３７の電極幅（図１４においては（０００１）面に含まれ、かつ紙面に沿う方向の幅）は５μｍ、第２の電極１３３の電極幅は１０μｍである。また、電極部１３５の電極幅は２μｍである。
第１の電極１３７と第２の電極１３３との間隔（向かい合う電極端の間隔）は２０μｍである。電極部１３５は、第１の電極１３７の近い側の端より１２μｍの位置に設けられている。
図１４に示す半導体装置は、第２の電極１３３に対し、電極部１３５、第１の電極１３７が対称配置された構成を有している。すなわち、図１４における電極配置は、左側から第１の電極１３７、電極部１３５、第２の電極１３３、電極部１３５、第１の電極１３７の順となっている。
なお、この半導体装置は、第１の電極１３７に対し電極部１３５および第２の電極１３３が対称配置された構成ともなっている。図１４において、線分Ｋ−Ｌ、線分Ｍ−Ｎ、線分Ｏ−Ｐは、それぞれの線を中心として電極配置が線対称な構成となっていることを示す線である。
なお、半導体装置全体（１チップ）としては、第１の電極１３７、第２の電極１３３、電極部１３５いずれも電極長さ（合計長さ）が２００ｍｍである。
この半導体装置の構成について、表２にまとめる。
Figure 2018125550
次に、本実施形態のダイオードの動作について説明する。
本ダイオードは、カソード電極である第２の電極１３３に対してアノード電極である第１の電極１３７に正バイアスを印加すると、アノード電極である第１の電極１３７から、第１の窒化物半導体層１３１と第２の窒化物半導体層１３２との界面近傍に形成される２次元電子ガスチャネル３０１を通って、カソード電極である第２の電極１３３へと電流を流すことができる（オン状態）。
一方アノード電極である第１の電極１３７に対してカソード電極である第２の電極１３３に正バイアスを印加すると、電流は流れない（オフ状態）。
このダイオードのオン状態からオフ状態の過渡期、一瞬だけ電子電流がカソード電極である第２の電極１３３近傍の強電界領域を流れる。すると、強電界により第２の窒化物半導体層１３２内の欠陥や、層間絶縁膜１０８と第２の窒化物半導体層１３２との界面準位に、電子が捕獲される。
従来のダイオードでは、電子が捕獲されたままオン状態からオフ状態へと切り替わるスイッチング動作を続けると、捕獲された電子は負電荷を帯びているのでチャネルの散乱が起こって電子移動度が下がり、オン抵抗が大きくなる。また、捕獲された電子により電界集中が発生して絶縁破壊するという、所謂電流コラプスが発生する。
ところが本実施形態に係るダイオードでは、ショットキー電極で形成される電極部１３５を備えている。このため、捕獲された電子の大部分は電極部１３５に吸収され、第２の窒化物半導体層１３２内に残らず、その結果従来のダイオードで問題になっていた電流コラプスが起こらないという特長を有する。
本実施形態のダイオードの断面図を図１５Ａに、平面図を、図１５Ｂに示す。なお、図１５Ａは図１４と同じ図面である。
カソード電極である第２の電極１３３は、電極部１３５で囲まれており、第２の電極配線１３４と電極部１３５とが交差するところで、層間絶縁膜１０８がビアホール１２４により開口され、第２の電極配線１３４と電極部１３５とが接続される構成としている。
この構成により、カソード電極である第２の電極１３３を電極部１３５で囲うように形成できるので、アノード電極である第１の電極１３７からカソード電極である第２の電極１３３へと電流が流れる経路に対して洩れなく電極部１３５を配置でき、電流コラプスを確実に抑制できる。
また、電極部全域を開口して第２の電極配線１３４と接続する場合に比べて、電極部１３５への開口の必要がないから、その分、電極部１３５を狭めて形成することが可能である。
なお、第２の電極配線１３４は、その張り出し長さが、電極部１３５よりも、アノード電極である第１の電極１３７方向に対して内側に形成されることが望ましい。第２の電極配線１３４を、電極部１３５を超えて張り出させると、カソード電圧を大きくしても、電位差がエネルギー障壁以上とならず、捕獲された電子を電極部１３５に吸収することができなくなる。
これは、第２の電極配線１３４を、電極部１３５を超えて張り出させることで、電極部１３５と、電極部直下の第２の窒化物半導体層１３２との電位差が形成され難くなるためと考えられる。
なお、電極部１３５及びその下方の半導体層積層体１３８からなる構造は、アノード電極である第１の電極１３７とカソード電極である第２の電極１３３の間に、第１の電極１３７が正となる最大動作電圧を印加したときでも、電極部１３５下方の２次元電子ガスチャネル３０１が導通状態となっている構造としている。
このような構成により、電極部１３５の下部でチャネルがピンチオフ状態にならないので、アノード電極である第１の電極１３７からカソード電極である第２の電極１３３への導通が可能である。
（変形例１）
図１６Ａ、図１６Ｂに、本実施形態に係るダイオードにおける変形例１を示しており、平面図（図１６Ａ）と、平面図における１６Ｂ−１６Ｂ線の断面図（図１６Ｂ）を示している。
なお、図１６Ａ、図１６Ｂは、図１４にかかる半導体装置のＫ−ＬからＭ−Ｎに相当する単位ユニットセルの断面図と平面図をそれぞれ示している。実際の電界効果トランジスタとしては、図１６Ａ、図１６Ｂにおいて、図１４のＫ−ＬとＭ−Ｎに相当する位置（線）を中心に線対称となるように単位ユニットセルが繰り返し配置されている。
図１５Ａ、図１５Ｂで説明した半導体装置との相違は、電極部１４１が、互いに間隔をおいて形成された複数の島状部を有する不連続な構成としている点である。
複数の島状の電極部１４１上の層間絶縁膜１０８は一部がビアホール１２５により開口され、第２の電極配線１３４は、これら複数の島状の電極部１４１に跨って形成され、第２の電極配線１３４と電極部１４１とが、島上のビアホール１２５にて接続される構成としている。
この場合においては、電極部１４１が島状に形成されるから、例えば図１５Ａ、図１５Ｂに示す構成と比べて、アノード電極である第１の電極１３７とカソード電極である第２の電極１３３の間に流れる電流は、電極部１４１の下部以外の経路にも流れることになる。その結果、カソード電極である第２の電極１３３に逆バイアス印加時に、電極部１４１下部に広がる空乏層を避けて電流が流れるから、カソード電極である第２の電極１３３に流れ込む電流をより大きくすることができる。
（変形例２）
図１７は、本実施形態に係るダイオードにおける変形例２を示す断面図である。
図１４で示した半導体装置との相違は、電極部１３５を、ショットキー電極ではなく、ｐ型の第３の窒化物半導体層１４２で形成している点である。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
このｐ型の第３の窒化物半導体層１４２からなる電極部を設けて、そこから正孔を注入することで、ｐ型の第３の窒化物半導体層１４２下部の半導体層積層体１３８に捕獲された電子を再結合することができる。
なお、第３の窒化物半導体層１４２は例えばＧａＮ層でよく、その厚さは５０ｎｍ〜３００ｎｍ程度で形成すればよい。第３の窒化物半導体層１４２へのｐ型の不純物は例えば、マグネシウム（Ｍｇ）でよく、Ｍｇの濃度は、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度でよい。第３の窒化物半導体層１４２の幅は、カソード電極である第２の電極１３３とアノード電極である第１の電極１３７との間隔にもよるが、１μｍ〜３μｍ程度で良い。
ｐ型の第３の窒化物半導体層１４２上には別途金属電極を設けてもよく、本変形例では例えばカソード接続電極１４３としてパラジウム（Ｐｄ）を第３の窒化物半導体層１４２とオーミック接触させている。
カソード接続電極１４３は、必ずしもオーミック接触している必要はなく、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との金属積層体から成り、ｐ型の第３の窒化物半導体層１４２とショットキーライクに接触する場合でも、良好なコラプス抑制効果が得られた。
なお、第３の窒化物半導体層１４２は、ｐ型の導電型を有する場合で説明したが、別にｐ型でなくても、ｎ型でも構わない。ｎ型の場合は、図１４の電極部１３５を設けた実施例１のように、捕獲された電子が電極部１３５に吸収され、コラプス抑制効果が得られる。
（変形例３）
図１８は、本実施形態に係るダイオードにおける変形例３を示す断面図である。
図１４で示した半導体装置との相違は、電極部１３５を、ショットキー電極ではなく、ｎ型の第３の窒化物半導体層１７１で形成している点である。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
ｎ型の第３の窒化物半導体層１７１は、Ｓｉドープのｎ型ＧａＮ層よりなり、Ｓｉの不純物濃度は１×１０１５ｃｍ−３、層厚は２００ｎｍである。また、第３の窒化物半導体層１７１の長さ（図１８において紙面に垂直な方向の長さ）は、５００μｍであり、幅（図１８において紙面に沿う方向の幅）は、２μｍである。
第３の窒化物半導体層１７１上には別途金属電極を設けてもよく、本変形例ではカソード接続電極１８１として厚さ２０ｎｍのチタン層と厚さ２００ｎｍのアルミニウム層とからなる構成を用いた。このカソード接続電極１８１は、ｎ型の第３の窒化物半導体層１７１とオーミック接触している。
この第３の窒化物半導体層１７１からなる電極部により、捕獲された電子が第３の窒化物半導体層１７１に吸収されるため、コラプス抑制効果が得られる。
なお、第３の窒化物半導体層１７１は、ＧａＮに限られず、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）でもよく、ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ（０≦ｙ≦１、０≦ｚ≦１）でもよい。また、Ｓｉの濃度は、第３の窒化物半導体層１７１が第２の窒化物半導体層１３２とショットキー接触できるように低濃度に、例えば１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３程度でよい。第３の窒化物半導体層１７１の幅は、カソード電極である第２の電極１３３とアノード電極である第１の電極１３７との間隔にもよるが、１μｍ〜３μｍ程度でよい。
（変形例４）
図１９は、本実施形態に係るダイオードにおける変形例４を示す断面図である。
図１４で示した半導体装置との相違は、電極部１３５をショットキー電極ではなく、ｐ型の有機半導体層１４４で形成している点である。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
このｐ型の有機半導体層１４４からなる電極部を設けて、そこから正孔を注入することで、有機半導体層１４４下部の半導体層積層体１３８に捕獲された電子を再結合することができる。
この有機半導体層１４４は、ペンタセン（ｐｅｎｔａｃｅｎｅ）誘導体またはテトラセン（ｔｅｔｈｒａｃｅｎｅ）誘導体またはアントラセン（ａｎｔｈｒａｃｅｎｅ）誘導体等から成るアセン（ａｃｅｎｅ）、ペリレン（ｐｅｒｙｌｅｎｅ）、ルブレン（ｒｕｂｒｅｎｅ）、フタロシアニン（ｐｈｔｈａｌｏｃｙａｎｉｎｅ）、Ｚｎフタロシアニン等から成り、より好ましくは、テトラセンまたはＺｎフタロシアニンから成る。有機半導体層１４４は、好ましくは、蒸着法、スパッタリング法、スピンオン法、またはゾルゲル法によって形成され、より好ましくは、抵抗加熱蒸着法またはスピンオン法で形成される。厚さは例えば数１０〜１００ｎｍ程度で形成される。
ｐ型の有機半導体層１４４上には別途金属電極を設けてもよく、本変形例では例えばカソード接続電極１４３としてチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層電極を、ｐ型の有機半導体層１４４と接触させている。
なお、有機半導体層は、ｐ型の導電型を有する場合で説明したが、別にｐ型でなくても構わない。
（変形例５）
図２０は、本実施形態に係るダイオードにおける変形例５を示す断面図である。
図１４で示した半導体装置との相違は、電極部１３５をショットキー電極ではなく、ｐ型の酸化物半導体層１４５で形成している点である。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
このｐ型の酸化物半導体層１４５からなる電極部を設けて、そこから正孔を注入することで、酸化物半導体層１４５下部の半導体層積層体１３８に捕獲された電子を再結合することができる。
この酸化物半導体層１４５は、例えば電子ビーム蒸着で形成したニッケル（Ｎｉ）を酸化して得られた酸化ニッケル（ＮｉＯ）層から成る。厚さは例えば数１０〜１００ｎｍ程度で形成される。酸化ニッケル（ＮｉＯ）の他にも、酸化鉄（ＦｅＯ２）、酸化コバルト（ＣｏＯ２）、酸化マンガン（ＭｎＯ）、酸化銅（ＣｕＯ）等のｐ型酸化物半導体で形成することもできる。
ｐ型の酸化物半導体層１４５上には別途金属電極を設けてもよく、本変形例では例えばカソード接続電極１４３としてチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層電極を、ｐ型の酸化物半導体層１４５と接触させている。なお、酸化物半導体層１４５は、ｐ型の導電型を有する場合で説明したが、別にｐ型でなくても構わない。
（変形例６）
図２１は、本実施形態に係るダイオードにおける変形例６を示す断面図である。
図１４で示した半導体装置との相違は、電極部１３５直下に高キャリア濃度半導体層１４８を設けた点である。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
この高キャリア濃度半導体層１４８においては、シートキャリア濃度が、半導体層積層体１３８よりも高く、第２の窒化物半導体層１４７の厚さが、半導体層積層体１３８における第２の窒化物半導体層１３２の厚さよりも厚く形成されている。この構成により、高キャリア濃度半導体層１４８におけるシートキャリア濃度を大きくすることができる。それに加えて、カソード電極である第２の電極１３３に逆バイアス印加時に、２ＤＥＧ層の電子電流が、電極部１３５下部に広がる空乏層の影響を受けにくくなるから、アノード電極である第１の電極１３７からカソード電極である第２の電極１３３へと流れる電流を大きくすることができる。
なお、第１の窒化物半導体層１４６のｎ型不純物濃度を、半導体層積層体１３８の第１の窒化物半導体層１３１に比べて高く形成しても、シートキャリア濃度が大きくなるから、より望ましい。もちろん第１の窒化物半導体層１４６と半導体層積層体１３８の第１の窒化物半導体層１３１とは、同一の組成及び膜厚としてもよい。
（変形例７）
図２２は、本実施形態に係るダイオードにおける変形例７を示す断面図である。
図２１で示した半導体装置との相違は、電極部１３５直下の高キャリア濃度半導体層１４８の第２の窒化物半導体層１４９のバンドギャップを、半導体層積層体１３８における第２の窒化物半導体層１３２よりも大きく形成した点である。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
この構成により、高キャリア濃度半導体層１４８におけるシートキャリア濃度を大きくすることができるから、カソード電極である第２の電極１３３に逆バイアス印加時に、アノード電極である第１の電極１３７からカソード電極である第２の電極１３３へと流れる電流を大きくすることができる。
なお、第１の窒化物半導体層１５２のｎ型不純物濃度を、半導体層積層体１３８の第１の窒化物半導体層１３１に比べて高く形成しても、シートキャリア濃度が大きくなるから、より望ましい。もちろん第１の窒化物半導体層１５２と半導体層積層体１３８の第１の窒化物半導体層１３１とは、同一の組成及び膜厚としてもよい。
（変形例８）
図２３Ａは、本実施形態に係るダイオードにおける変形例８を示す断面図である。
図１４で示した半導体装置との相違は、電極部１５０の側面がカソード電極である第２の電極１３３と接触している点である。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
この場合、ダイオードのセルピッチを縮小できるから、チップサイズを小さくできる効果がある。
（変形例８−２）
図２３Ｂは、本実施形態に係るダイオードにおける変形例を示す上側からみた平面図である。図２３Ｃは、本実施形態に係るダイオードにおける変形例を示す断面図であり、図２３Ｂの２３Ｃ−２３Ｃ線における断面を示す。
図２３Ａで示した変形例８におけるダイオードとの相違は、第２の電極２３０が、電極部１５０の上に乗り上げて形成されている点である。また、電極部１５０は、第２の電極２３０とショットキー接合している。他の構成については、上記変形例８のところで示したダイオードおよび、上記第２の実施形態のところで示したダイオードと同様である（図１４〜図１５Ｂ、図２３Ａ、表２参照）。
上記変形例の場合、第２の電極２３０として一般的な、例えばＴｉ／ＡＬ等の材料を使うことができる。さらには、電極部１５０の配線を、第２の電極２３０で兼ねることができる。そうすれば、電極部１５０への配線と第２の電極２３０を別々で形成する場合に比べて、プロセスを簡単にしてコストを安くすることができる。
なお、第２の電極２３０は、電極部１５０の上に乗り上げて形成されるが、このとき第２の電極２３０の端部は、電極部１５０のアノード側の端部を超えないように形成されることが望ましい。理由は、第２の電極２３０の端部が、電極部１５０を超えると、電極部１５０と、電極部直下の第２の窒化物半導体層１３２との電位差が形成され難くなり、カソード電圧を大きくしても、電位差がエネルギー障壁以上とならず、コラプス抑制効果が薄れてしまうためである。
（変形例８−３）
図２３Ｄは、本実施形態に係るダイオードにおける変形例を示す上側からみた平面図である。図２３Ｅは、本実施形態に係るダイオードにおける変形例を示す断面図であり、図２３Ｄの２３Ｅ−２３Ｅ線における断面を示す。
図２３Ｂ、図２３Ｃで示した変形例８−２におけるダイオードとの相違は、上側からみた平面図において、電極部２４０が、互いに間隔をおいて形成された複数の島状部を有する不連続な構成としている点である。また、電極部２４０はそれぞれ、第２の電極２３０とショットキー接合している。他の構成については、上記変形例８−２のところで示したダイオードと同様である。
上記変形例の場合、電極部２４０が島状に形成されるから、アノード電極である第１の電極１３７とカソード電極である第２の電極２３０の間に流れる電流は、電極部２４０の下部以外の経路にも流れることになる。その結果、カソード電極である第２の電極２３０に逆バイアス印加時に、電極部２４０下部に広がる空乏層を避けて電流が流れるから、カソード電極である第２の電極２３０に流れ込む電流をより大きくすることができる。
（変形例８−４）
図２３Ｆは、本実施形態に係るダイオードにおける変形例を示す平面図である。図２３Ｇは、本実施形態に係るダイオードにおける変形例を示す断面図であり、図２３Ｆの２３Ｇ−２３Ｇ線における断面を示す。
図２３Ｄ、図２３Ｅで示した変形例８−３におけるダイオードとの相違は、上側からみた平面図において、島状に形成された電極部２４０それぞれに合せて、第２の電極２５０を櫛状に形成している点である。また、第２の電極２５０は、電極部２４０とショットキー接合している。他の構成については、上記変形例８−３のところで示したダイオードと同様である。
上記変形例の場合、第２の電極２５０が櫛状に形成されるので、変形例８−３と異なり島状に形成された電極部２４０の間に第２の電極２５０が形成されない。このため、電極部２４０の電流コラプス抑制に関わる効果が変形例８−３よりも大きい特長がある。
（変形例９）
図２４は、本実施形態に係るダイオードにおける変形例９を示す断面図である。
図１４で示した半導体装置との相違は、第２のアノード電極１５３を設けたことである。フィンガー構造を含め、他の構成については、上記第２の実施形態のところで示したダイオードと同様である（図１４、図１５Ａ、図１５Ｂ、表２参照）。
この第２のアノード電極１５３は、例えば厚さ２００ｎｍ程度のｐ型ＧａＮ層で構成され、図２４で図示されない所で、アノード電極である第１の電極１３７と接続されている。
また、図１４で示した半導体装置との更なる相違は、アノード電極である第１の電極１３７が半導体層積層体１３８とショットキー接触していなくてもよい点である。カソード電極である第２の電極１３３に高電圧印加時は、アノード電極である第１の電極１３７に接続された第２のアノード電極１５３下部のチャネルが空乏化するため、カソード電極である第２の電極１３３からアノード電極である第１の電極１３７へは、電流は流れない。一方でカソード電極である第２の電極１３３に逆バイアス印加時は、アノード電極である第１の電極１３７に接続された第２のアノード電極１５３下部に２ＤＥＧによりチャネルが形成され、アノード電極である第１の電極１３７からカソード電極である第２の電極１３３へと電流を流すことができる。
本開示は、図２４のような構成においても、特に問題なく適用が可能である。
なお、本変形例では、第２のアノード電極１５３はｐ型ＧａＮ層で形成する例で示したが、第２のアノード電極１５３は例えばニッケル（Ｎｉ）などの、第２の窒化物半導体層１３２とショットキー接触するような電極材料で構成しても構わない。
本変形例において、アノード電極である第１の電極１３７は半導体層積層体１３８とショットキー接触していても、もちろん構わない。
なお、本第２の実施形態では、アノード電極である第１の電極１３７、第２のアノード電極１５３とカソード電極である第２の電極１３３は、半導体層積層体１３８の上に形成された例で説明したが、別に半導体層積層体１３８と接触していれば、シリコン基板１０１上に形成されていても構わない。
なお、上記第１および第２の実施の形態において、基板としてＳｉ基板を用いたが、Ｓｉ基板以外にもサファイア基板、ＳｉＣ基板、ＧａＮ基板、スピネル基板、ＧａＡｓ基板等を用いることができる。また、Ｓｉ基板の主面の面方位として（１１１）面としたが、（００１）面であってもよい。また、ＧａＮ基板のような六方晶の基板の場合、主面の面方位としては（０００１）面とすることができるし、（１１−２０）面であっても（１０−１０）面であってもよい。
また、上記第１および第２の実施の形態において、バッファ層１０２については多層構造を構成するＡｌＮ層およびＡｌＧａＮ層の層厚やＡｌ組成比については作製される半導体装置の層構造や結晶成長条件、基板の材料等により適宜最適な層厚、Ａｌ組成が選択される。当該多層構造において、ＡｌＮ層およびＡｌＧａＮ層の層厚は、基板側において厚く、第１の窒化物半導体層１０３側において薄くすることも可能である。またＡｌＧａＮ層の組成についても基板側においてＡｌ組成比を大きくし、第１の窒化物半導体層１０３側においてＡｌ組成比を小さくすることも可能である。
またバッファ層１０２は、場合によっては超格子バッファ層や単層のＡｌＮやＡｌＧａＮ、ＧａＮを用いることも可能である。
上記第１および第２の実施形態においてバッファ層１０２の総層厚を約２．１μｍとしたが、バッファ層１０２の構成によっては約２．１μｍに限られることはない。
また、バッファ層１０２、第１の窒化物半導体層１０３（または１３１）、第２の窒化物半導体層１０４（または１３２）は、上記第１および第２の実施の形態に記載されたものに限られず、所望のデバイス特性を有するように窒化物半導体ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）よりｘ、ｙを適宜選択することで構成してもよい。
また、第１の電極、第２の電極および第３の電極については、上記第１および第２の実施の形態に記載されたものに限られない。特に、第３の電極についてはロジウムを用いることができる。
また、第１の実施形態に係るＦＥＴについては、ショットキーゲート型のＦＥＴ（ＭＥＳＦＥＴ）に限らず、例えば図２５に示すようにゲート電極部に絶縁体層１１４を用いた、いわゆるＭＩＳＦＥＴでもよい。なお、絶縁体層１１４として酸化膜を用いた、いわゆるＭＯＳＦＥＴでもよいことはいうまでもない。なお、絶縁体層１１４としては、窒化珪素（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）、酸化珪素（ＳｉＯ２）、酸窒化珪素（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、酸化チタン（ＴｉＯ２）等を用いることができ、また第２の窒化物半導体層１０４を選択的に熱酸化させてできる層を用いることができる。
また、第１の実施形態に係るＦＥＴについては、図２６に示すようにゲート電極部にリセス１１５を形成した、リセスゲートのＦＥＴでもよい。なお、リセス１１５の底部に絶縁層を形成し、ＭＩＳＦＥＴまたはＭＯＳＦＥＴとしてもよい。
また、第１の実施形態に係るＦＥＴについては、図２７に示すようにゲート電極部にｐ型半導体層１１６（例えばｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＮｉＯ等）を用い、その上にゲート電極１０９を形成した接合型トランジスタ（ＪＦＥＴ）でもよい。
さらには、図２８に示すように、電極部２６０を、ゲート電極部１１６と同じ材料（例えばｐ型ＧａＮ）を用いてよい。そうすれば、ゲート電極部１１６と電極部２６０を同時に形成可能である。さらに、ゲート電極１０９とドレイン接続電極２７０は同じ材料で同時形成可能である。
また、電極部２６０の厚さは、ゲート電極部１１６の厚さよりも薄く形成してもよい。そうすれば、電極部２６０直下の電子濃度をより濃くできるから、より大きな電流を、第１の電極１１２と第２の電極１０５の間に流すことができる。
さらには、電極部２６０の不純物濃度は、ゲート電極部１１６の不純物濃度よりも、低く形成してもよい。そうすれば、電極部２６０直下の電子濃度をより濃くできるから、より大きな電流を、第１の電極１１２と第２の電極１０５の間に流すことができる。
なお、上記第１および第２の実施形態において記載した各電極や配線の長さや幅、厚さ、面積は一例にすぎず、半導体装置の用途や目的等に合わせ様々な値をとりうる。また、上記第１および第２の実施形態において記載した各電極や配線の材料もまた一例にすぎず、半導体装置の用途や目的等に合わせ様々な材料を用いることができる。
また、上記第１および第２の実施形態において層間絶縁膜１０８として窒化シリコン膜を用いたが、それに限らず窒化アルミニウム（ＡｌＮ）、酸化珪素（ＳｉＯ２）、酸窒化珪素（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、酸化チタン（ＴｉＯ２）、ポリイミド等の有機絶縁膜を用いることができる。また、層間絶縁膜１０８の層厚は、１μｍに限られず、半導体装置の用途や目的等に合わせ様々な値をとりうる。
本開示に係る半導体装置は、電流コラプスが抑制された窒化物半導体を用いた電界効果デバイスであり、インバータ又は電源回路等に用いられるパワーデバイスとして有用である。
１０１ シリコン基板
１０２ バッファ層
１０３，１２８，１３１，１４６，１５１，１５２ 第１の窒化物半導体層
１０４，１２９，１３２，１３９，１４７，１４９ 第２の窒化物半導体層
１０５，１３３，２００，２２０，２３０，２５０ 第２の電極
１０６，１３４ 第２の電極配線
１０７，１１３，１３５，１４０，１４１，１５０，２１０，２４０，２６０ 電極部
１０８ 層間絶縁膜
１０９，１１０ ゲート電極
１１１，１３６ 第１の電極配線
１１２，１３７ 第１の電極
１１４ 絶縁体層
１１５ リセス
１１７，１４４ 有機半導体層
１１８，１８０，２７０ ドレイン接続電極
１１９，１４５ 酸化物半導体層
１２０ ドレイン端子
１２１ ゲート端子
１２２ ショットキー電流
１２３ 電子
１２４，１２５ ビアホール
１２６，１３８ 半導体層積層体
１２７，１４２，１７０，１７１ 第３の窒化物半導体層
１３０，１４８ 高キャリア濃度半導体層
１４３，１８１ カソード接続電極
１５３ 第２のアノード電極
１５４ 第２の電極配線張り出し長
３００，３０１ ２次元電子ガスチャネル

Claims (15)

  1. 基板と、
    前記基板の上に設けられた第１の窒化物半導体層と、
    前記第１の窒化物半導体層の上に設けられた第２の窒化物半導体層と、
    前記第１の窒化物半導体層の下面よりも上に設けられたソース電極またはアノード電極である第１の電極と、
    前記第１の窒化物半導体層の下面よりも上に設けられたドレイン電極またはカソード電極である第２の電極と、
    前記第２の窒化物半導体層の下面よりも上に設けられた電極部と、を備え、
    前記第１の窒化物半導体層が前記第２の窒化物半導体層との界面近傍に２次元電子ガスチャネルを有し、
    前記第１の窒化物半導体層と前記第２の窒化物半導体層とにより半導体層積層体を構成し、
    平面視において、
    前記第１の電極と前記第２の電極との間に前記電極部が間隔をおいて配置され、且つ前記第２の電極と前記電極部との間隔が前記第１の電極と前記電極部との間隔よりも短く、
    前記電極部と前記第２の窒化物半導体層との接合面において、
    前記電極部から前記第２の窒化物半導体層へ順方向の整流作用を示すエネルギー障壁を有し、
    前記第２の窒化物半導体層のバンドギャップが前記第１の窒化物半導体層のバンドギャップよりも大きく、
    前記電極部は前記第２の電極と実質的に同電位であり、
    前記第１の電極と前記第２の電極との間に、前記第１の電極が正となる最大動作電圧が印加されている場合に、前記電極部下方の前記２次元電子ガスチャネルが導通状態となっている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記電極部は、前記第２の窒化物半導体層にショットキー接触していることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記電極部は、第３の窒化物半導体層であることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記電極部は、有機半導体膜であることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記電極部は、酸化物半導体であることを特徴とする半導体装置。
  6. 請求項３〜５のいずれか１項に記載の半導体装置において、
    前記電極部は、ｐ型の導電型を有することを特徴とする半導体装置。
  7. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記第２の電極を覆う層間絶縁膜が形成され、
    前記層間絶縁膜の一部が開口を有し、
    前記開口において前記第２の電極と接続される第２の電極配線が形成されていることを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記電極部は、互いに間隔をおいて形成された複数の島状部を有し、
    前記開口が前記複数の島状部上に配置され、
    前記第２の電極配線は、前記複数の島状部に跨って形成されていることを特徴とする半導体装置。
  9. 請求項７または８に記載の半導体装置において、
    前記第２の電極配線は、前記電極部よりも、前記第１の電極方向に対して内側に形成されることを特徴とする半導体装置。
  10. 請求項１〜９のいずれか１項に記載の半導体装置において、
    前記電極部は、前記第２の電極と接していることを特徴とする半導体装置。
  11. 請求項３〜５のいずれか１項に記載の半導体装置において、
    前記電極部と、前記第２の電極とが、ショットキー接合していることを特徴とする半導体装置。
  12. 請求項１〜１１のいずれか１項に記載の半導体装置において、
    前記第１の電極がアノード電極であり、前記第２の電極がカソード電極であって、
    ダイオードとして機能することを特徴とする半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記アノード電極が、前記半導体層積層体上に、あるいは前記基板の上に形成され、前記半導体層積層体とショットキー接触し、
    ダイオードとして機能することを特徴とする半導体装置。
  14. 請求項１〜１１のいずれか１項に記載の半導体装置において、
    前記第１の電極と前記電極部の間の前記半導体層積層体の上に、前記第１の電極及び前記電極部と間隔をおいて形成されたゲート電極をさらに備え、
    前記第１の電極がソース電極であり、前記第２の電極がドレイン電極であって、
    電界効果トランジスタとして機能することを特徴とする半導体装置。
  15. 請求項１４に記載の半導体装置において、
    ゲートしきい値電圧以上の第１の電圧が前記ゲート電極に印加された状態で、前記半導体装置を破壊するよりも小さい第２の電圧を前記ソース電極と前記ドレイン電極との間に印加したときに、前記電極部と、前記電極部直下の前記第２の窒化物半導体層との電位差が、前記エネルギー障壁の大きさ以上になり、前記電極部から前記ソース電極へと電流が流れることを特徴とする半導体装置。
JP2018070565A 2013-04-25 2018-04-02 半導体装置 Active JP6533962B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013092347 2013-04-25
JP2013092347 2013-04-25

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015513554A Division JP6326638B2 (ja) 2013-04-25 2014-04-17 半導体装置

Publications (2)

Publication Number Publication Date
JP2018125550A true JP2018125550A (ja) 2018-08-09
JP6533962B2 JP6533962B2 (ja) 2019-06-26

Family

ID=51791399

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2015513554A Active JP6326638B2 (ja) 2013-04-25 2014-04-17 半導体装置
JP2018070565A Active JP6533962B2 (ja) 2013-04-25 2018-04-02 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2015513554A Active JP6326638B2 (ja) 2013-04-25 2014-04-17 半導体装置

Country Status (3)

Country Link
US (3) US20160035853A1 (ja)
JP (2) JP6326638B2 (ja)
WO (1) WO2014174810A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527661B2 (en) 2020-09-18 2022-12-13 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016157718A1 (ja) * 2015-04-02 2016-10-06 パナソニック株式会社 窒化物半導体装置
CN107230614B (zh) * 2016-03-25 2020-09-04 北京大学 氮化镓半导体器件的制备方法
US10217827B2 (en) * 2016-05-11 2019-02-26 Rfhic Corporation High electron mobility transistor (HEMT)
JP6834546B2 (ja) * 2017-02-03 2021-02-24 サンケン電気株式会社 半導体装置及びその製造方法
US9923069B1 (en) 2017-02-28 2018-03-20 Panasonic Intellectual Property Management Co., Ltd. Nitride semiconductor device
CN107240549B (zh) * 2017-07-18 2019-10-11 成都海威华芯科技有限公司 一种GaN HEMT器件的制作方法
JP2019165063A (ja) * 2018-03-19 2019-09-26 株式会社東芝 半導体装置
CN110391298B (zh) * 2018-04-23 2023-08-22 纳维达斯半导体有限公司 氮化镓晶体管结构
CN110444597B (zh) * 2018-05-03 2021-03-19 苏州捷芯威半导体有限公司 半导体器件及其制造方法
JP7065329B2 (ja) 2018-09-27 2022-05-12 パナソニックＩｐマネジメント株式会社 窒化物半導体装置及びその製造方法
US11049960B2 (en) * 2019-03-06 2021-06-29 Texas Instruments Incorporated Gallium nitride (GaN) based transistor with multiple p-GaN blocks
CN110429135B (zh) * 2019-07-12 2021-03-02 北京大学 一种向GaN基异质结构二维电子气中注入自旋的方法和结构
CN110429127B (zh) * 2019-07-24 2022-03-25 芜湖启迪半导体有限公司 一种氮化镓晶体管结构及其制备方法
CN114175272A (zh) * 2019-08-09 2022-03-11 索尼半导体解决方案公司 半导体装置、半导体模块和电子设备
US12439661B2 (en) 2019-08-30 2025-10-07 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device
KR102313029B1 (ko) * 2019-12-30 2021-10-13 홍익대학교 산학협력단 반도체 소자의 전극 형성 방법 및 그에 따라 형성된 전극 구조
US11211481B2 (en) * 2020-01-13 2021-12-28 Cambridge Gan Devices Limited III-V semiconductor device
CN112951909B (zh) * 2020-04-30 2022-02-15 英诺赛科(苏州)半导体有限公司 半导体器件
CN113871476A (zh) * 2020-06-30 2021-12-31 世界先进积体电路股份有限公司 高电子迁移率晶体管及高压半导体装置
US11201234B1 (en) * 2020-09-08 2021-12-14 Vanguard International Semiconductor Corporation High electron mobility transistor
JP7336606B2 (ja) * 2020-11-26 2023-08-31 ローム株式会社 窒化物半導体装置
CN113224156B (zh) * 2021-04-22 2023-02-10 华为技术有限公司 一种氮化镓器件、开关功率管、驱动电路及其制作方法
EP4365948A4 (en) * 2021-08-03 2024-10-16 Nuvoton Technology Corporation Japan VARIABLE CAPACITY ELEMENT
EP4135051A1 (en) 2021-08-10 2023-02-15 Infineon Technologies Austria AG Lateral iii/v heterostructure field effect transistor
CN113903802A (zh) * 2021-09-29 2022-01-07 西安电子科技大学 基于阵列条的增强型开关晶体管及其制作方法
CN114420743B (zh) * 2021-12-13 2023-05-26 晶通半导体(深圳)有限公司 反向阻断高迁移率晶体管
JP2024136904A (ja) * 2023-03-24 2024-10-04 株式会社東芝 半導体装置及び半導体装置の製造方法
JP7665880B2 (ja) * 2023-03-30 2025-04-21 ヌヴォトンテクノロジージャパン株式会社 半導体装置および半導体装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096203A (ja) * 2005-09-30 2007-04-12 Sanken Electric Co Ltd ２次元キャリアガス層を有する電界効果トランジスタ
JP2008034438A (ja) * 2006-07-26 2008-02-14 Sanken Electric Co Ltd 半導体装置
JP2009200149A (ja) * 2008-02-20 2009-09-03 Sanken Electric Co Ltd 半導体スイッチング装置
JP2010147387A (ja) * 2008-12-22 2010-07-01 Sanken Electric Co Ltd 半導体装置
JP2012109492A (ja) * 2010-11-19 2012-06-07 Sanken Electric Co Ltd 化合物半導体装置
US20130082277A1 (en) * 2011-09-30 2013-04-04 Samsung Electro-Mechanics Co., Ltd. Nitride semiconductor device and manufacturing method thereof

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4385205B2 (ja) 2002-12-16 2009-12-16 日本電気株式会社 電界効果トランジスタ
US7382001B2 (en) 2004-01-23 2008-06-03 International Rectifier Corporation Enhancement mode III-nitride FET
EP2084750A4 (en) * 2006-11-20 2010-12-22 Panasonic Corp SEMICONDUCTOR COMPONENT AND METHOD FOR CONTROLLING IT
US7767560B2 (en) * 2007-09-29 2010-08-03 Intel Corporation Three dimensional strained quantum wells and three dimensional strained surface channels by Ge confinement method
JP5589850B2 (ja) 2009-01-16 2014-09-17 日本電気株式会社 半導体装置及びその製造方法
JP2010278333A (ja) * 2009-05-29 2010-12-09 Furukawa Electric Co Ltd:The 半導体装置およびその製造方法
US8211772B2 (en) * 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
JP5618571B2 (ja) 2010-03-02 2014-11-05 パナソニック株式会社 電界効果トランジスタ
JP2013038239A (ja) 2011-08-09 2013-02-21 Sanken Electric Co Ltd 窒化物半導体装置
US9276097B2 (en) * 2012-03-30 2016-03-01 Infineon Technologies Austria Ag Gate overvoltage protection for compound semiconductor transistors
US9099433B2 (en) * 2012-04-23 2015-08-04 Freescale Semiconductor, Inc. High speed gallium nitride transistor devices
US9024324B2 (en) * 2012-09-05 2015-05-05 Freescale Semiconductor, Inc. GaN dual field plate device with single field plate metal
US9059199B2 (en) * 2013-01-07 2015-06-16 Avogy, Inc. Method and system for a gallium nitride vertical transistor
US9331163B2 (en) * 2013-08-30 2016-05-03 The United States Of America, As Represented By The Secretary Of The Navy Transistor with diamond gate
JP2015050390A (ja) * 2013-09-03 2015-03-16 ルネサスエレクトロニクス株式会社 半導体装置
US9425308B2 (en) * 2013-12-31 2016-08-23 Delta Electronics, Inc. Power semiconductor device and method for fabricating the same
US20150340483A1 (en) * 2014-05-21 2015-11-26 International Rectifier Corporation Group III-V Device Including a Shield Plate
US9960154B2 (en) * 2014-09-19 2018-05-01 Navitas Semiconductor, Inc. GaN structures

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096203A (ja) * 2005-09-30 2007-04-12 Sanken Electric Co Ltd ２次元キャリアガス層を有する電界効果トランジスタ
JP2008034438A (ja) * 2006-07-26 2008-02-14 Sanken Electric Co Ltd 半導体装置
JP2009200149A (ja) * 2008-02-20 2009-09-03 Sanken Electric Co Ltd 半導体スイッチング装置
JP2010147387A (ja) * 2008-12-22 2010-07-01 Sanken Electric Co Ltd 半導体装置
JP2012109492A (ja) * 2010-11-19 2012-06-07 Sanken Electric Co Ltd 化合物半導体装置
US20130082277A1 (en) * 2011-09-30 2013-04-04 Samsung Electro-Mechanics Co., Ltd. Nitride semiconductor device and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527661B2 (en) 2020-09-18 2022-12-13 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
WO2014174810A1 (ja) 2014-10-30
US9818835B2 (en) 2017-11-14
US20180040706A1 (en) 2018-02-08
JP6533962B2 (ja) 2019-06-26
US20160035853A1 (en) 2016-02-04
JP6326638B2 (ja) 2018-05-23
US10312339B2 (en) 2019-06-04
JPWO2014174810A1 (ja) 2017-02-23
US20160351676A1 (en) 2016-12-01

Similar Documents

Publication Publication Date Title
JP6326638B2 (ja) 半導体装置
US6933544B2 (en) Power semiconductor device
JP5591776B2 (ja) 窒化物半導体装置およびそれを用いた回路
JP4761319B2 (ja) 窒化物半導体装置とそれを含む電力変換装置
JP5530682B2 (ja) 窒化物半導体装置
JP6083548B2 (ja) 窒化物半導体装置
US20090072269A1 (en) Gallium nitride diodes and integrated components
US7737467B2 (en) Nitride semiconductor device with a hole extraction electrode
JP2017059786A (ja) 半導体装置
GB2564482A (en) A power semiconductor device with a double gate structure
WO2014004885A1 (en) Semiconductor devices with integrated hole collectors
CN102222689A (zh) 半导体装置
CN104704615B (zh) 开关元件
JP2008034438A (ja) 半導体装置
JP5985162B2 (ja) 窒化物系半導体装置
US12068375B2 (en) Nitride semiconductor device
JP2011142358A (ja) 窒化物半導体装置
JP6145985B2 (ja) 電界効果トランジスタ
JP5545653B2 (ja) 窒化物系半導体装置
JP6083259B2 (ja) 窒化物半導体装置
JPWO2016002180A1 (ja) 半導体装置
CN117059662A (zh) 一种具有低反向导通损耗的GaN CAVET器件
WO2025177918A1 (ja) 窒化物半導体装置
JP2025125348A (ja) 窒化物半導体デバイス
JP2018142664A (ja) 窒化物半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181228

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20190123

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190416

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190429

R151 Written notification of patent or utility model registration

Ref document number: 6533962

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

SZ03 Written request for cancellation of trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z03

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350