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JP2015050390A - 半導体装置 - Google Patents

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JP2015050390A
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一平 久米
Ippei Kume
一平 久米
岳 鬼沢
Takeshi Onizawa
岳 鬼沢
卓 長谷
Taku Hase
卓 長谷
茂 平尾
Shigeru Hirao
茂 平尾
団野　忠敏
Tadatoshi Danno
忠敏 団野
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Abstract

【課題】ＩＩＩ族窒化物半導体のシリコンに対する応力によって、ＩＩＩ族窒化物半導体とシリコンとが反ることがある。
【解決手段】半導体装置ＳＤ１ａは、基板ＳＵＢと、バッファ層ＢＵＦと、半導体層ＳＬと、を備える。半導体層ＳＬの第６面Ｆ６には溝ＴＲＣが形成される。溝ＴＲＣは、半導体層ＳＬおよびバッファ層ＢＵＦを貫通している。溝ＴＲＣの底部は基板ＳＵＢの少なくとも内部に達している。
【選択図】図２

Description

本発明は、半導体装置に関し、例えばパワートランジスタに適用可能な技術である。
現在、チップのダイシングに関する技術が種々提唱されている。特許文献１には、基板の裏面に、第１の溝と、第２の溝と、が形成されることが記載されている。第２の溝は、第１の溝よりも狭い。特許文献２には、基板の一方の面に溝が形成されるとともに、基板の他方の面にも溝が形成されることが記載されている。基板の他方に形成された溝は、基板に生じる応力を緩和するために設けられている。特許文献３には、ガラス板に張り付けられたＧａＡｓ基板が記載されている。特許文献３では、ＧａＡｓ基板の表面に溝が形成されている。特許文献４には、シリコン基板と、シリコン基板の上に形成された化合物半導体層と、を備える半導体装置が記載されている。特許文献４では、化合物半導体層の表面に溝が形成されている。この溝は、平面視でストライプ状に形成されている。特許文献５から特許文献８には、シリコン基板と、シリコン基板の上に形成された窒化物半導体層と、を備える半導体装置が記載されている。窒化物半導体層の表面には溝が形成されている。溝の底部は、シリコン基板にまで達している。
現在、縦型トランジスタに関する技術も種々提唱されている。特許文献９には、シリコン基板と、シリコン基板の上に形成された窒化物半導体層と、を備える半導体装置が記載されている。特許文献９では、シリコン基板の裏面にカソード電極が設けられている。カソード電極は、シリコン基板に形成された溝に埋め込まれた導電体を介して窒化物半導体層と接続している。
特開２０００−２２２１３号公報 特開２０１１−１４３５１８号公報 特開平５−３３５２９２号公報 特開２０１１−１９２９５４号公報 特開２００３−１５２２２０号公報 特開２００８−２７７５９０号公報 特開２０１１−１０１００７号公報 特開２００８−２１６８９号公報 特開２００９−５４６５９号公報
一部の半導体装置では、ＩＩＩ族窒化物半導体がシリコンの上に形成される。この場合、ＩＩＩ族窒化物半導体のシリコンに対する応力によって、ＩＩＩ族窒化物半導体とシリコンとが反ることがある。ＩＩＩ族窒化物半導体およびシリコンの反りによって、ＩＩＩ族窒化物半導体とシリコンとの間にクラックが生じることがある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、基板と、バッファ層と、半導体層と、を備える。半導体層の所定の面には溝が形成される。この溝は、半導体層およびバッファ層を貫通している。この溝の底部は基板の少なくとも内部に達している。
前記一実施の形態によれば、半導体層の基板に対する応力が緩和される。
（ａ）は、第１の実施形態に係るウェハを示す平面図であり、（ｂ）は、第１の実施形態に係るチップを示す平面図である。 第１の実施形態の第１例に係る半導体装置を示す断面図である。 図２に示される半導体装置の製造方法を示す断面図である。 図２に示される半導体装置の製造方法を示す断面図である。 図２に示される半導体装置の製造方法を示す断面図である。 第１の実施形態の第２例に係る半導体装置を示す断面図である。 第１の実施形態の第３例に係る半導体装置を示す断面図である。 第１の実施形態の第４例に係る半導体装置を示す断面図である。 第１の実施形態の第５例に係る半導体装置を示す断面図である。 第１の実施形態の第６例に係る半導体装置を示す断面図である。 第１の実施形態の第７例に係る半導体装置を示す断面図である。 第２の実施形態に係る半導体装置を示す断面図である。 図１２に示される半導体装置の製造方法を示す断面図である。 図１２に示される半導体装置の製造方法を示す断面図である。 （ａ）は、第３の実施形態に係るウェハを示す平面図であり、（ｂ）は、第３の実施形態に係るチップを示す平面図である。 第３の実施形態に係る半導体装置を示す断面図である。 第３の実施形態に係る半導体装置のゲート電極およびドレイン電極を示す平面図である。 （ａ）は、ゲート電極およびドレイン電極の配置の第１の詳細例を示し、（ｂ）は、ゲート電極およびドレイン電極の配置の第２の詳細例を示す。 図１６に示される半導体装置の製造方法を示す断面図である。 図１６に示される半導体装置の製造方法を示す断面図である。 図１６に示される半導体装置の製造方法を示す断面図である。 第４の実施形態の第１例に係る半導体装置を示す断面図である。 図２２に示される半導体装置の製造方法を示す断面図である。 図２２に示される半導体装置の製造方法を示す断面図である。 図２２に示される半導体装置の製造方法を示す断面図である。 第４の実施形態の第２例に係る半導体装置を示す断面図である。 第４の実施形態の第３例に係る半導体装置を示す断面図である。 図２７の破線円の拡大図である。 第５の実施形態に係る半導体装置を示す断面図である。 図２９に示される半導体装置の製造方法を示す断面図である。 図２９に示される半導体装置の製造方法を示す断面図である。 図２９に示される半導体装置の製造方法を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１（ａ）は、第１の実施形態に係るウェハＷＦを示す平面図である。図１（ｂ）は、第１の実施形態に係るチップＱを示す平面図である。図１（ｂ）は、図１（ａ）におけるチップＱの拡大図である。図２は、第１の実施形態の第１例に係る半導体装置ＳＤ１ａを示す断面図である。図２は、図１（ｂ）のＡ−Ａ´における断面図である。
半導体装置ＳＤ１ａは、基板ＳＵＢと、バッファ層ＢＵＦと、半導体層ＳＬと、ソース電極ＳＥと、ドレイン電極ＤＥと、ゲート電極ＧＥと、層間絶縁膜ＩＬＤと、ソースパッドＳＰと、ドレインパッドＤＰと、ゲートパッドＧＰと、を備えている。基板ＳＵＢは、第１面Ｆ１と、第２面Ｆ２と、を有している。第２面Ｆ２は、第１面Ｆ１と対向している。基板ＳＵＢでは、少なくとも第１面Ｆ１がシリコンによって形成されている。バッファ層ＢＵＦは、第１のＩＩＩ族窒化物半導体により形成されている。バッファ層ＢＵＦは、第３面Ｆ３と、第４面Ｆ４と、を有している。第４面Ｆ４は、第３面Ｆ３と対向している。第３面Ｆ３は、基板ＳＵＢの第１面Ｆ１と対向している。半導体層ＳＬは、第２のＩＩＩ族窒化物半導体により形成されている。半導体層ＳＬは第５面Ｆ５と、第６面Ｆ６と、を有している。第６面Ｆ６は、第５面Ｆ５と対向している。第５面Ｆ５は、バッファ層ＢＵＦを介して基板ＳＵＢの第１面Ｆ１と対向している。ソース電極ＳＥは、半導体層ＳＬの第６面Ｆ６に接続されている。ドレイン電極ＤＥは、半導体層ＳＬの第６面Ｆ６に接続されている。ゲート電極ＧＥは、半導体層ＳＬを介してバッファ層ＢＵＦと対向している。ゲート電極ＧＥは、平面視でソース電極ＳＥとドレイン電極ＤＥとの間に形成されている。層間絶縁膜ＩＬＤは、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥを覆うように形成されている。ソースパッドＳＰは、ソース電極ＳＥに接続されている。ソースパッドＳＰは、層間絶縁膜ＩＬＤを介して半導体層ＳＬの第６面Ｆ６と対向している。ドレインパッドＤＰは、ドレイン電極ＤＥに接続されている。ドレインパッドＤＰは、層間絶縁膜ＩＬＤを介して半導体層ＳＬの第６面Ｆ６と対向している。ゲートパッドＧＰは、ゲート電極ＧＥに接続されている。ゲートパッドＧＰは、層間絶縁膜ＩＬＤを介して半導体層ＳＬの第６面Ｆ６と対向している。
半導体層ＳＬの第６面Ｆ６には、溝ＴＲＣが形成されている。溝ＴＲＣは、ソースパッドＳＰ、ドレインパッドＤＰおよびゲートパッドＧＰを平面視で囲うように形成されている。溝ＴＲＣは、半導体層ＳＬおよびバッファ層ＢＵＦを貫通している。溝ＴＲＣの底部は、基板ＳＵＢの少なくとも内部に達している。
半導体装置ＳＤ１ａでは、半導体層ＳＬが溝ＴＲＣによって分断されている。このため、半導体層ＳＬの基板ＳＵＢに対する応力が作用する領域も分断される。このようにして、半導体層ＳＬの基板ＳＵＢに対する応力が緩和される。
半導体装置ＳＤ１ａは、絶縁膜ＩＦと、金属膜ＭＦと、をさらに備えている。絶縁膜ＩＦは、溝ＴＲＣの底面から側面にかけて形成されている。絶縁膜ＩＦの表面は、溝ＴＲＣの底面および側面に沿って形成されている。金属膜ＭＦは、溝ＴＲＣの内部で絶縁膜ＩＦの内側に形成されている。金属膜ＭＦは、溝ＴＲＣの高さ方向において少なくとも基板ＳＵＢからバッファ層ＢＵＦにかけて形成されている。
バッファ層ＢＵＦが基板ＳＵＢの第１面Ｆ１から剥離することがある。この場合、基板ＳＵＢの第１面Ｆ１とバッファ層ＢＵＦの第３面Ｆ３との界面に水分が侵入するおそれがある。半導体装置ＳＤ１ａでは、金属膜ＭＦが溝ＴＲＣの高さ方向において少なくとも基板ＳＵＢからバッファ層ＢＵＦにかけて形成されている。このため、基板ＳＵＢの第１面Ｆ１とバッファ層ＢＵＦの第３面Ｆ３との界面に水分が侵入することが防止される。
半導体装置ＳＤ１ａの詳細について、図１および図２を用いて説明する。まず、ウェハＷＦについて説明する。ウェハＷＦの表面には、複数のチップＱが形成されている（図１（ａ））。各チップＱは、ダイシングラインＤＬによって分離されている。ウェハＷＦは、ダイシングラインＤＬに沿ってダイシングされる。これにより、複数のチップＱが得られる。本実施形態では、複数のチップＱは、ウェハＷＦにおいて、平面視で格子点上に配置されている。
半導体装置ＳＤ１ａは、横型パワートランジスタである。各チップＱには、１のパワートランジスタが形成されている。チップＱの表面には、ソースパッドＳＰ、ドレインパッドＤＰおよびゲートパッドＧＰが形成されている（図１（ｂ））。ソースパッドＳＰ、ドレインパッドＤＰおよびゲートパッドＧＰには、パワートランジスタのソース電圧、ドレイン電圧およびゲート電圧がそれぞれ印加される。ソースパッドＳＰ、ドレインパッドＤＰおよびゲートパッドＧＰは、平面視でダイシングラインＤＬによって囲まれている。本実施形態では、ゲートパッドＧＰ、ドレインパッドＤＰおよびソースパッドＳＰが、この順で並んでいる。１のパワートランジスタは、複数のトランジスタセルＴＣを含んでいる。複数のトランジスタセルＴＣは、平面視で格子点上に配置されていてもよい。トランジスタセルＴＣのソース、ドレインおよびゲートには、ソースパッドＳＰ、ドレインパッドＤＰおよびゲートパッドＧＰを介して、それぞれ、パワートランジスタのソース電圧、ドレイン電圧およびゲート電圧が印加される。
トランジスタセルＴＣについて説明する。トランジスタセルＴＣは平板型ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。トランジスタセルＴＣは、図２に示されるように、基板ＳＵＢと、バッファ層ＢＵＦと、半導体層ＳＬと、を含んでいる。半導体層ＳＬの表面（第６面Ｆ６）には、溝ＴＲＣが形成されている。溝ＴＲＣによってダイシングラインＤＬが規定される。本実施形態では、Ａ−Ａ´断面においては、溝ＴＲＣによって挟まれる領域に、１のトランジスタセルＴＣが形成されている。他の例においては、Ａ−Ａ´断面において、複数のトランジスタセルＴＣが、溝ＴＲＣによって挟まれる領域に形成されていてもよい。
基板ＳＵＢは、第１面Ｆ１と、第２面Ｆ２と、を有している。第２面Ｆ２は、第１面Ｆ１と対向している。少なくとも第１面Ｆ１は、シリコンによって形成されている。基板ＳＵＢは、典型的には、シリコン基板である。基板ＳＵＢは、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）であってもよい。基板ＳＵＢがＳＯＩ基板である場合、第１面Ｆ１にシリコンが形成される。一の例において、基板ＳＵＢの厚さは、２００μｍ以下である。
バッファ層ＢＵＦは、第３面Ｆ３と、第４面Ｆ４と、を有している。第４面Ｆ４は、第３面Ｆ３と対向している。第３面Ｆ３は、基板ＳＵＢの第１面Ｆ１と対向している。バッファ層ＢＵＦは、第１のＩＩＩ族窒化物半導体によって形成されている。半導体層ＳＬが基板ＳＵＢの上の直接形成される場合、基板ＳＵＢの第１面Ｆ１と半導体層ＳＬ（半導体層ＳＬの詳細については後述する）との間で格子不整合が生じることがある。格子不整合によって、半導体層ＳＬに欠陥および転移が発生することがある。バッファ層ＢＵＦは、基板ＳＵＢと半導体層ＳＬとの間の格子不整合を抑制するために設けられる。バッファ層ＢＵＦは、典型的には、絶縁層である。バッファ層ＢＵＦが絶縁層である場合、半導体層ＳＬの電位はフロートする。第１のＩＩＩ族窒化物半導体の例には、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）および窒化ガリウム（ＧａＮ）が含まれる。具体的には、バッファ層ＢＵＦは、一のＩＩＩ族窒化物半導体（例えば、ＡｌＮ）および他のＩＩＩ族窒化物半導体（例えば、ＡｌＧａＮ）の互層であってもよい。この場合、バッファ層ＢＵＦでは、一のＩＩＩ族窒化物半導体と他のＩＩＩ族窒化物半導体とによって超格子が形成される。
半導体層ＳＬは、第５面Ｆ５と、第６面Ｆ６と、を有している。第６面Ｆ６は、第５面Ｆ５と対向している。第５面Ｆ５は、バッファ層ＢＵＦを介して基板ＳＵＢの第１面Ｆ１と対向している。半導体層ＳＬは、第２のＩＩＩ族窒化物半導体によって形成されている。第２のＩＩＩ族窒化物半導体の例には、窒化ガリウム（ＧａＮ）が含まれる。半導体層ＳＬには、不純物（例えば、マグネシウムまたはシリコン）がドープされている。このため、半導体層ＳＬの導電型は、ｐ型またはｎ型となっている。一の例において、半導体層ＳＬの膜厚と、バッファ層ＢＵＦの膜厚と、の合計は、４μｍ以上である。
トランジスタセルＴＣでは、ＭＯＳＦＥＴのチャネルが半導体層ＳＬに形成される。トランジスタセルＴＣは、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、ソース領域ＳＲと、ドレイン領域ＤＲと、ソース電極ＳＥと、ドレイン電極ＤＥと、を含んでいる。
ゲート絶縁膜ＧＩは、半導体層ＳＬの第６面Ｆ６に形成されている。ゲート絶縁膜ＧＩは、典型的には、窒化シリコン（ＳｉＮ）または酸化アルミニウム（Ａｌ２Ｏ３）により形成されている。ゲート電極ＧＥは、ゲート絶縁膜ＧＩを介して半導体層ＳＬの第６面Ｆ６と対向している。ゲート電極ＧＥは、金属（例えば、窒化チタン（ＴｉＮ）またはタングステン（Ｗ））により形成されている。ゲート電極ＧＥは、ゲートパッドＧＰ（ゲートパッドＧＰは、図２において不図示）に接続されている。このため、ゲートパッドＧＰに印加されたゲート電圧がゲート電極ＧＥに印加される。
ソース領域ＳＲおよびドレイン領域ＤＲは、半導体層ＳＬの第６面Ｆ６に形成されている。ソース領域ＳＲおよびドレイン領域ＤＲは、平面視でゲート電極ＧＥを介して対向している。ソース領域ＳＲおよびドレイン領域ＤＲには不純物（例えば、マグネシウムまたはシリコン）がドープされている。ソース領域ＳＲおよびドレイン領域ＤＲの導電型は、半導体層ＳＬの導電型と反対である。トランジスタセルＴＣでは、ゲート電極ＧＥにゲート電圧が印加された場合、ソース領域ＳＲとドレイン領域ＤＲとの間にチャネルが形成される。
ソース電極ＳＥおよびドレイン電極ＤＥは、ソース領域ＳＲおよびドレイン領域ＤＲにそれぞれ接続されている。ソース電極ＳＥは、ビアＳＶと、配線ＳＷＲと、を含んでいる。同様にドレイン電極ＤＥは、ビアＤＶと、配線ＤＷＲと、を含んでいる。ビアＳＶおよびビアＤＶは、層間絶縁膜ＩＬＤ１（層間絶縁膜ＩＬＤ１の詳細は後述する。）およびゲート絶縁膜ＧＩを貫通している。ビアＳＶおよびビアＤＶは、ソース領域ＳＲおよびドレイン領域ＤＲにそれぞれ接続されている。ビアＳＶおよびビアＤＶは、平面視でゲート電極ＧＥを介して対向している。配線ＳＷＲおよび配線ＤＷＲは、層間絶縁膜ＩＬＤ２（層間絶縁膜ＩＬＤ２の詳細は後述する。）に形成された溝に埋め込まれている。ソース電極ＳＥおよびドレイン電極ＤＥは、金属（例えば、銅（Ｃｕ）またはタングステン（Ｗ））により形成されている。ビアＳＶおよび配線ＳＷＲは、ダマシン（Ｄａｍａｓｃｅｎｅ）プロセスにより形成されている。同様に、ビアＤＶおよび配線ＤＷＲは、ダマシン（Ｄａｍａｓｃｅｎｅ）プロセスにより形成されている。ソース電極ＳＥおよびドレイン電極ＤＥは、ソースパッドＳＰおよびドレインパッドＤＰ（ソースパッドＳＰおよびドレインパッドＤＰは、図２において不図示）にそれぞれ接続されている。このため、ソースパッドＳＰに印加されたソース電圧およびドレインパッドＤＰに印加されたドレイン電圧が、ソース電極ＳＥおよびドレイン電極ＤＥを介して、それぞれソース領域ＳＲおよびドレイン領域ＤＲに印加される。
半導体層ＳＬの第６面Ｆ６の上には、層間絶縁膜ＩＬＤが形成されている。層間絶縁膜ＩＬＤは、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥを覆うように形成されている。層間絶縁膜ＩＬＤは、層間絶縁膜ＩＬＤ１と、層間絶縁膜ＩＬＤ２と、を含んでいる。層間絶縁膜ＩＬＤ２は、層間絶縁膜ＩＬＤ１の上に形成されている。層間絶縁膜ＩＬＤ１と層間絶縁膜ＩＬＤ２との間には絶縁膜（不図示）が形成されている。層間絶縁膜ＩＬＤ１および層間絶縁膜ＩＬＤ２は、典型的には、シリコン酸化膜（ＳｉＯ２膜）またはｌｏｗ−κ誘電率膜である。ソースパッドＳＰ、ドレインパッドＤＰおよびゲートパッドＧＰは、層間絶縁膜ＩＬＤを介して半導体層ＳＬの第６面Ｆ６と対向している。
半導体層ＳＬの第６面Ｆ６には、溝ＴＲＣが形成されている。溝ＴＲＣは、ソースパッドＳＰ、ドレインパッドＤＰおよびゲートパッドＧＰを平面視で囲うように形成されている。溝ＴＲＣによってダイシングラインＤＬが規定される。本実施形態では、１の溝ＴＲＣが１のチップＱを平面視で囲うように形成されている。他の例においては、幾重の溝ＴＲＣが１のチップＱを平面視で囲うように形成されていてもよい。一の例において、溝ＴＲＣの幅は、１００ｎｍ以上２μｍ以下である。溝ＴＲＣの幅は、半導体層ＳＬから基板ＳＵＢに向かうにつれて縮小していてもよい。溝ＴＲＣは、半導体層ＳＬおよびバッファ層ＢＵＦを貫通している。溝ＴＲＣの底部は、基板ＳＵＢの内部に達している。基板ＳＵＢの第１面Ｆ１から溝ＴＲＣの底部までの距離は、基板ＳＵＢの厚さ方向において、１００ｎｍ以上であってもよい。
溝ＴＲＣの内部には、絶縁膜ＩＦと、金属膜ＭＦと、が形成されている。絶縁膜ＩＦは、溝ＴＲＣの底面から側面にかけて形成されている。絶縁膜ＩＦの表面は、溝ＴＲＣの底面および側面に沿って形成されている。すなわち、溝ＴＲＣの全体が絶縁膜ＩＦによって埋め込まれていない。金属膜ＭＦは、溝ＴＲＣの内部で絶縁膜ＩＦの内側に形成されている。金属膜ＭＦは、溝ＴＲＣの底面から側面にかけて形成されている。金属膜ＭＦの表面は、溝ＴＲＣの底面および側面に沿って形成されている。すなわち、溝ＴＲＣの全体が金属膜ＭＦによって埋め込まれていない。金属膜ＭＦによって、基板ＳＵＢの第１面Ｆ１とバッファ層ＢＵＦの第３面Ｆ３との界面に水分が侵入することが防止される。
半導体装置ＳＤ１ａでは、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦは同一の材料により形成されている。さらにゲート絶縁膜ＧＩおよび絶縁膜ＩＦは、半導体層ＳＬの第６面Ｆ６から溝ＴＲＣの側面にかけて連続的に形成されている。本実施形態では、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦを構成する絶縁膜は、後述するように、同一の工程で形成される。このため、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦは、連続的に形成される。
金属膜ＭＦは、典型的には、窒化チタン（ＴｉＮ）またはタングステン（Ｗ）により形成されている。半導体装置ＳＤ１ａでは、ゲート電極ＧＥおよび金属膜ＭＦは、同一の材料により形成されていてもよい。本実施形態では、ゲート電極ＧＥおよび金属膜ＭＦを構成する膜は、後述するように、同一の工程で形成される。このため、ゲート電極ＧＥおよび金属膜ＭＦは、同一の材料により形成される。
溝ＴＲＣには、絶縁膜ＴＩＦが埋め込まれている。絶縁膜ＴＩＦは、層間絶縁膜ＩＬＤ１であってもよいし、層間絶縁膜ＩＬＤ１とは異なる絶縁膜であってもよい。絶縁膜ＴＩＦと層間絶縁膜ＩＬＤ１とが異なる絶縁膜である場合、絶縁膜ＴＩＦと層間絶縁膜ＩＬＤ１との間には、絶縁膜ＴＩＦと層間絶縁膜ＩＬＤ１との界面が形成される。
次に、半導体装置ＳＤ１ａの製造方法について、図３から図５を用いて説明する。図３から図５は、半導体装置ＳＤ１ａの製造方法を示す断面図である。
まず、バッファ層ＢＵＦが基板ＳＵＢの第１面Ｆ１の上に形成される。バッファ層ＢＵＦは、典型的には、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。次に、半導体層ＳＬが、バッファ層ＢＵＦの第４面Ｆ４の上に形成される（図３（ａ））。半導体層ＳＬは、典型的には、エピタキシャル成長により形成される。エピタキシャル成長では、半導体層ＳＬの導電型がｐ型またはｎ型となるように、不純物（例えば、マグネシウムまたはシリコン）が半導体層ＳＬにドープされる。
次に、半導体層ＳＬの第６面Ｆ６に溝ＴＲＣが形成される（図３（ｂ））。溝ＴＲＣは、ドライエッチングによって形成される。ドライエッチングでは、シリコン酸化膜（ＳｉＯ２）がマスクとして用いられる。ドライエッチングのエッチャントは、典型的には、塩素系ガス（例えば、塩素（Ｃｌ２）および三塩化ホウ素（ＢＣｌ３））である。ドライエッチングでは、半導体層ＳＬおよびバッファ層ＢＵＦだけでなく、基板ＳＵＢの第１面Ｆ１もエッチングされる。このようにして、基板ＳＵＢの第１面Ｆ１から溝ＴＲＣの底部までの距離は、基板ＳＵＢの厚さ方向において、１００ｎｍ以上としてもよい。
次に、ソース領域ＳＲおよびドレイン領域ＤＲが半導体層ＳＬの第６面Ｆ６に形成される（図４（ａ））。一の例において、ソース領域ＳＲおよびドレイン領域ＤＲは、次のように形成される。まず、半導体層ＳＬの第６面Ｆ６に不純物がイオン注入される。半導体層ＳＬの導電型がｐ型である場合、イオン注入ではｎ型不純物（例えば、シリコン（Ｓｉ））が注入される。一方半導体層ＳＬの導電型がｎ型である場合、イオン注入ではｐ型不純物（例えば、マグネシウム（Ｍｇ））が注入される。次に、半導体層ＳＬがアニールされる。これにより、イオン注入された不純物が活性化される。このようにして、ソース領域ＳＲおよびドレイン領域ＤＲが半導体層ＳＬの第６面Ｆ６に形成される。
次に、半導体層ＳＬの第６面Ｆ６の全体に絶縁膜ＩＦが形成される（図４（ｂ））。結果、絶縁膜ＩＦは、半導体層ＳＬの第６面Ｆ６上だけでなく、溝ＴＲＣの底面および側面にも形成される。このため、絶縁膜ＩＦは、半導体層ＳＬの第６面Ｆ６から溝ＴＲＣの側面にかけて連続的に形成される。絶縁膜ＩＦは、典型的には、ＣＶＤにより形成される。平面視でソース領域ＳＲおよびドレイン領域ＤＲの間の絶縁膜ＩＦは、ゲート絶縁膜ＧＩとなる。すなわち、溝ＴＲＣの内部の絶縁膜ＩＦを構成する絶縁膜およびゲート絶縁膜ＧＩを構成する絶縁膜は、同一の工程で形成される。
次に、半導体層ＳＬの第６面Ｆ６の全体に金属膜ＭＦが形成される（図５（ａ））。結果、金属膜ＭＦは、半導体層ＳＬの第６面Ｆ６上だけでなく、溝ＴＲＣの底面および側面にも形成される。このため、金属膜ＭＦは、半導体層ＳＬの第６面Ｆ６から溝ＴＲＣの側面にかけて連続的に形成される。金属膜ＭＦは、典型的には、スパッタにより形成される。
次に、半導体層ＳＬの第６面Ｆ６の上の金属膜ＭＦがパターニングされる。これにより、半導体層ＳＬの第６面Ｆ６の上に、ゲート電極ＧＥが形成される。このように、溝ＴＲＣの内部の金属膜ＭＦを構成する金属膜およびゲート電極ＧＥを構成する金属膜は、同一の工程で形成される。結果、金属膜ＭＦおよびゲート電極ＧＥは、同一の材料により形成される。次に、半導体層ＳＬの第６面Ｆ６の全体に層間絶縁膜ＩＬＤ１が形成される（図５（ｂ））。結果、層間絶縁膜ＩＬＤ１は、半導体層ＳＬの第６面Ｆ６に形成されるだけでなく、溝ＴＲＣに埋め込まれる。層間絶縁膜ＩＬＤ１は、ゲート電極ＧＥを覆う。
次に、層間絶縁膜ＩＬＤ１の上に層間絶縁膜ＩＬＤ２が形成される。次に、ダマシン（Ｄａｍａｓｃｅｎｅ）プロセスにより、ソース電極ＳＥおよびドレイン電極ＤＥが形成される。次に、層間絶縁膜ＩＬＤの上にドレインパッドＤＰ、ソースパッドＳＰおよびゲートパッドＧＰが形成される。このようにして、半導体装置ＳＤ１ａが製造される。
次に、本実施形態の第２例に係る半導体装置ＳＤ１ｂについて、図６を用いて説明する。図６は、半導体装置ＳＤ１ｂを示す断面図である。半導体装置ＳＤ１ｂは、スリットＳＬＴが層間絶縁膜ＩＬＤの表面に形成されている点を除いて、半導体装置ＳＤ１ａと同様の構成を有している。スリットＳＬＴは、平面視で溝ＴＲＣに沿って形成されている。
半導体装置ＳＤ１ｂでは、スリットＳＬＴが層間絶縁膜ＩＬＤの表面に形成されている。スリットＳＬＴは、平面視で溝ＴＲＣと重なるように形成されている。すなわち、スリットＳＬＴは、平面視でチップＱを囲うように形成されている。スリットＳＬＴの底部は、半導体層ＳＬの膜厚の方向において、半導体層ＳＬの内部に達していてもよい。スリットＳＬＴの内部には、金属膜または絶縁膜が埋め込まれていてもよい。
次に、本実施形態の第３例に係る半導体装置ＳＤ１ｃについて、図７を用いて説明する。図７は、半導体装置ＳＤ１ｃを示す断面図である。半導体装置ＳＤ１ｃは、金属膜ＭＦが、溝ＴＲＣの底面の絶縁膜ＩＦを露出するように形成されている点を除いて、半導体装置ＳＤ１ａと同様の構成を有している。半導体装置ＳＤ１ｃでは、金属膜ＭＦが溝ＴＲＣの底面に形成されていなくても、金属膜ＭＦが溝ＴＲＣの側面に形成されている。このため、基板ＳＵＢの第１面Ｆ１とバッファ層ＢＵＦの第３面Ｆ３との界面に水分が侵入することが防止される。
次に、本実施形態の第４例に係る半導体装置ＳＤ１ｄについて、図８を用いて説明する。図８は、半導体装置ＳＤ１ｄを示す断面図である。半導体装置ＳＤ１ｄは、シールリングＳＬＲが層間絶縁膜ＩＬＤに埋め込まれている点を除いて、半導体装置ＳＤ１ａと同様の構成を有している。シールリングＳＬＲは、平面視で溝ＴＲＣに沿って形成されている。
半導体装置ＳＤ１ｄでは、シールリングＳＬＲが層間絶縁膜ＩＬＤに埋め込まれている。シールリングＳＬＲは、平面視で溝ＴＲＣと重なるように形成されている。すなわち、シールリングＳＬＲは、平面視でチップＱを囲うように形成されている。シールリングＳＬＲは、金属（例えば、銅またはタングステン）により形成されている。シールリングＳＬＲは、ビアＲＶと、配線ＲＷＲと、を含んでいる。シールリングＳＬＲは、ソース電極ＳＥおよびドレイン電極ＤＥと同一の工程で形成される。この場合、シールリングＳＬＲは、ドレイン電極ＤＥおよびソース電極ＳＥと同一の材料により形成される。シールリングＳＬＲは、典型的には、ソース電極ＳＥおよびドレイン電極ＤＥと同様に、ダマシン（Ｄａｍａｓｃｅｎｅ）プロセスにより形成される。
次に、本実施形態の第５例に係る半導体装置ＳＤ１ｅについて、図９を用いて説明する。図９は、半導体装置ＳＤ１ｅを示す断面図である。半導体装置ＳＤ１ｅは、金属膜ＭＦが、溝ＴＲＣの底部を埋め込むように形成されている点を除いて、半導体装置ＳＤ１ａと同様の構成を有している。
半導体装置ＳＤ１ｅでは、金属膜ＭＦは、溝ＴＲＣの上部には形成されていない。他方、金属膜ＭＦは、溝ＴＲＣの高さ方向において少なくとも基板ＳＵＢからバッファ層ＢＵＦにかけて溝ＴＲＣに埋め込まれている。この場合、金属膜ＭＦが溝ＴＲＣの上部に形成されていなくても、基板ＳＵＢの第１面Ｆ１とバッファ層ＢＵＦの第３面Ｆ３との界面に水分が侵入することが防止される。半導体装置ＳＤ１ｅは、半導体装置ＳＤ１ｄと同様、シールリングＳＬＲを含んでいてもよい。
次に、本実施形態の第６例に係る半導体装置ＳＤ１ｆについて、図１０を用いて説明する。図１０は、半導体装置ＳＤ１ｆを示す断面図である。半導体装置ＳＤ１ｆは、金属膜ＭＦが溝ＴＲＣの内部に形成されていない点を除いて、半導体装置ＳＤ１ａと同様の構成を有している。半導体装置ＳＤ１ｆでは、金属膜ＭＦが溝ＴＲＣの内部に形成されていない。他方、溝ＴＲＣの底部は、半導体装置ＳＤ１ａと同様、基板ＳＵＢの少なくとも内部に達している。このように半導体装置ＳＤ１ｆでは、半導体層ＳＬが溝ＴＲＣによって分断されている。このため、半導体層ＳＬの基板ＳＵＢに対する応力が作用する領域も分断される。このようにして、半導体層ＳＬの基板ＳＵＢに対する応力が緩和される。
次に、本実施形態の第７例に係る半導体装置ＳＤ１ｇについて、図１１を用いて説明する。図１１は、半導体装置ＳＤ１ｇを示す断面図である。半導体装置ＳＤ１ｇは、溝ＴＲＣが基板ＳＵＢを貫通している点を除いて、半導体装置ＳＤ１ｆと同様の構成を有している。半導体装置ＳＤ１ｇでは、基板ＳＵＢの第２面Ｆ２から、溝ＴＲＣの位置を確認することができる。
半導体装置ＳＤ１ｇでは、溝ＴＲＣが半導体層ＳＬおよびバッファ層ＢＵＦだけでなく、基板ＳＵＢを貫通している。半導体装置ＳＤ１ｇは、半導体装置ＳＤ１ｆと同様、溝ＴＲＣの内部に金属膜ＭＦを含んでいなくてもよい。半導体装置ＳＤ１ｇは、半導体装置ＳＤ１ａから半導体装置ＳＤ１ｅと同様、溝ＴＲＣの内部に金属膜ＭＦを含んでいてもよい。
半導体装置ＳＤ１ｇの製造方法は、溝ＴＲＣに絶縁膜ＴＩＦが埋め込まれた後に、基板ＳＵＢの第２面Ｆ２が研磨される点を除いて、半導体装置ＳＤ１ａの製造方法と同様である。半導体装置ＳＤ１ｇの製造方法では、溝ＴＲＣが形成される工程（図３（ｂ）に示される工程）において、溝ＴＲＣの底部の位置は、基板ＳＵＢの第２面Ｆ２の位置と略等しくなってもよい。「略」とは、溝ＴＲＣが基板ＳＵＢを貫通していない意味である。この場合、溝ＴＲＣに絶縁膜ＴＩＦが埋め込まれた後に、基板ＳＵＢの第２面Ｆ２が研磨される。結果、溝ＴＲＣが、基板ＳＵＢを貫通する。半導体装置ＳＤ１ｇの製造方法では、基板ＳＵＢの第２面Ｆ２の研磨工程において、基板ＳＵＢの第２面Ｆ２から、溝ＴＲＣの位置を確認することができる。
本実施形態では、半導体層ＳＬが溝ＴＲＣによって分断されている。このため、半導体層ＳＬの基板ＳＵＢに対する応力が作用する領域も分断される。このようにして、半導体層ＳＬの基板ＳＵＢに対する応力が緩和される。さらに本実施形態では、金属膜ＭＦが溝ＴＲＣの内部に形成されていてもよい。金属膜ＭＦによって、基板ＳＵＢの第１面Ｆ１とバッファ層ＢＵＦの第３面Ｆ３との界面に水分が侵入することが防止される。
（第２の実施形態）
図１２は、第２の実施形態に係る半導体装置ＳＤ２を示す断面図である。半導体装置ＳＤ２は、トランジスタセルＴＣが高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である点を除いて、半導体装置ＳＤ１ａと同様の構成を有している。第１の実施形態のダイシングラインＤＬ（溝ＴＲＣ）は、ＭＯＳＦＥＴだけでなく、ＨＥＭＴにも適用することができる。
半導体装置ＳＤ２について、図１２を用いて詳細に説明する。トランジスタセルＴＣ（半導体装置ＳＤ２）は、図１２に示されるように、基板ＳＵＢと、バッファ層ＢＵＦと、半導体層ＳＬと、を含んでいる。半導体層ＳＬの表面（第６面Ｆ６）には、溝ＴＲＣが形成されている。本実施形態のトランジスタセルＴＣは、半導体層ＳＬを除いて、第１の実施形態のトランジスタセルＴＣと同様の構成を有している。
半導体装置ＳＤ２では、半導体層ＳＬは、半導体層ＳＬ１と、半導体層ＳＬ２と、を含んでいる。半導体層ＳＬ２は、半導体層ＳＬ１の上に形成されている。半導体層ＳＬ１および半導体層ＳＬ２は、半導体層ＳＬ１および半導体層ＳＬ２の界面においてヘテロ接合を形成している。ヘテロ接合によって半導体層ＳＬ１では、２次元電子ガス（２ＤＥＧ：Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）が発生する。半導体層ＳＬ１および半導体層ＳＬ２は、ＩＩＩ族窒化物半導体により形成されている。一の例において、半導体層ＳＬ１は、窒化ガリウム（ＧａＮ）により形成されている。この場合、半導体層ＳＬ２は、窒化アルミニウムガリウム（ＡｌＧａＮ）により形成されている。
次に、半導体装置ＳＤ２の製造方法について、図１３および図１４を用いて説明する。図１３および図１４は、半導体装置ＳＤ２の製造方法を示す断面図である。
まず、バッファ層ＢＵＦが、第１の実施形態と同様、基板ＳＵＢの第１面Ｆ１の上に形成される。次に、バッファ層ＢＵＦの第４面Ｆ４の上に半導体層ＳＬ１が形成される。半導体層ＳＬ１は、典型的には、エピタキシャル成長により形成される。次に、半導体層ＳＬ１の上に半導体層ＳＬ２が形成される（図１３（ａ））。半導体層ＳＬ２は典型的には、エピタキシャル成長により形成される。
次に、半導体層ＳＬの第６面Ｆ６に、第１の実施形態と同様、溝ＴＲＣが形成される（図１３（ｂ））。溝ＴＲＣは、半導体層ＳＬ２、半導体層ＳＬ１およびバッファ層ＢＵＦを貫通する。溝ＴＲＣの底部は、基板ＳＵＢの少なくとも内部に達する。
次に、第１の実施形態と同様に、絶縁膜ＩＦおよび金属膜ＭＦが形成される（図１４（ａ））。次に、金属膜ＭＦがパターニングされる。これにより、半導体層ＳＬの第６面Ｆ６の上にゲート電極ＧＥが形成される。次に、層間絶縁膜ＩＬＤが形成される（図１４（ｂ））。次に、第１の実施形態と同様に、層間絶縁膜ＩＬＤ２ならびにソース電極ＳＥおよびドレイン電極ＤＥが形成される。次に、層間絶縁膜ＩＬＤの上に、ドレインパッドＤＰ、ソースパッドＳＰおよびゲートパッドＧＰが形成される。このようにして、半導体装置ＳＤ２が製造される。
（第３の実施形態）
図１５（ａ）は、第３の実施形態に係るウェハＷＦを示す平面図である。図１５（ｂ）は、第３の実施形態に係るチップＱを示す平面図である。図１５（ｂ）は、図１５（ａ）おチップＱの拡大図である。図１６は、第３の実施形態に係る半導体装置ＳＤ３を示す断面図である。図１６は、図１５（ｂ）のＡ−Ａ´における断面図である。第１の実施形態および第２の実施形態の半導体装置は、横型パワートランジスタであるのに対して、半導体装置ＳＤ３は、縦型のパワートランジスタである。半導体装置ＳＤ３は、この点を除いて、第１の実施形態および第２の実施形態の半導体装置と同様の構成を有している。
本実施形態では、チップＱは、第１の実施形態と同様に、ウェハＷＦに配置されている（図１５（ａ））。半導体装置ＳＤ３は、縦型パワートランジスタである。各チップＱには、１のパワートランジスタが形成されている。チップＱの一の面には、ソースパッドＳＰおよびゲートパッドＧＰが形成されている。チップＱの他の面には、ドレインパッドＤＰが形成されている（図１５（ｂ））。すなわち、ドレインパッドＤＰは、チップＱの厚さ方向で、ソースパッドＳＰおよびゲートパッドＧＰと対向している。ソースパッドＳＰ、ドレインパッドＤＰおよびゲートパッドＧＰには、第１の実施形態および第２の実施形態と同様、パワートランジスタのソース電圧、ドレイン電圧およびゲート電圧がそれぞれ印加される。
本実施形態において、１のパワートランジスタは、第１の実施形態および第２の実施形態と同様、複数のトランジスタセルＴＣを含んでいる。本実施形態のトランジスタセルＴＣは、ＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）である（図１６）。本実施形態のトランジスタセルＴＣ（半導体装置ＳＤ３）は、第１の実施形態および第２の実施形態と同様、基板ＳＵＢと、バッファ層ＢＵＦと、半導体層ＳＬと、ソース電極ＳＥと、ドレイン電極ＤＥと、ゲート電極ＧＥと、層間絶縁膜ＩＬＤと、ソースパッドＳＰと、ドレインパッドＤＰと、ゲートパッドＧＰと、を備えている。
本実施形態のトランジスタセルＴＣは、以下の点を除いて、第１の実施形態および第２の実施形態のトランジスタセルＴＣと同様の構成を有している。本実施形態では、半導体層ＳＬは、第１導電型（ｎ型）のＩＩＩ族窒化物半導体により形成されている。半導体層ＳＬの第６面Ｆ６には、ｐ型領域ＰＲ（第２導電型領域）が形成されている。ｐ型領域ＰＲの少なくとも一部は、ゲート電極ＧＥと平面視で重なっている。ｐ型領域ＰＲの表面には、ｎ型領域ＮＲ（第１導電型領域）が形成されている。ｎ型領域ＮＲは、平面視でゲート電極ＧＥの側方に形成されている。ソース電極ＳＥは、ｎ型領域ＮＲに接続されている。ドレインパッドＤＰは、基板ＳＵＢの第２面Ｆ２に形成されている。さらにドレインパッドＤＰは、基板ＳＵＢおよびバッファ層ＢＵＦを介して半導体層ＳＬと対向している。ドレイン電極ＤＥ（ドレイン突出電極）は、ドレインパッドＤＰに接続されている。さらにドレイン電極ＤＥは、基板ＳＵＢおよびバッファ層ＢＵＦを貫通して、半導体層ＳＬの第５面Ｆ５に接続されている。ドレイン電極ＤＥの先端ＦＥは、ゲート電極ＧＥの延伸方向と直交する方向において、ゲート電極ＧＥよりも広い幅を有している。
本実施形態では、ドレイン電極ＤＥが基板ＳＵＢおよびバッファ層ＢＵＦを貫通している。このようにして縦型パワートランジスタが実現されている。
次に、半導体装置ＳＤ３の詳細について説明する。本実施形態では、第１導電型はｎ型であり、第２導電型はｐ型である。他の例においては、第１導電型はｐ型であってもよく、第２導電型はｎ型であってもよい。
半導体層ＳＬについて説明する。半導体層ＳＬは、ｎ−型のＩＩＩ族窒化物半導体により形成されている。ＩＩＩ族窒化物半導体は、典型的には、窒化ガリウム（ＧａＮ）である。半導体層ＳＬの第６面Ｆ６の上には、ゲート絶縁膜ＧＩが形成されている。ゲート絶縁膜ＧＩの上には、ゲート電極ＧＥが形成されている。ゲート電極ＧＥは、ゲート絶縁膜ＧＩを介して、半導体層ＳＬの第６面Ｆ６と対向している。半導体層ＳＬの第６面Ｆ６には、ｐ型領域ＰＲが形成されている。ｐ型領域ＰＲは、平面視でゲート電極ＧＥを介して分離されている。分離されたｐ型領域ＰＲの各々の表面には、ｎ型領域ＮＲが形成されている。ｎ型領域ＮＲの不純物濃度は、半導体層ＳＬの不純物濃度よりも高い。ｐ型領域ＰＲの一部は、ゲート電極ＧＥと平面視で重なっている。ｎ型領域ＮＲは、平面視でゲート電極ＧＥの側方に形成されている。ｎ型領域ＮＲの深さは、ｐ型領域ＰＲの深さよりも浅い。
ソース電極ＳＥについて説明する。ゲート電極ＧＥを介して平面視で離間しているｎ型領域ＮＲには、ソース電極ＳＥが接続されている。ソース電極ＳＥは、ビアＳＶと、配線ＳＷＲと、を含んでいる。ビアＳＶは、層間絶縁膜ＩＬＤ１およびゲート絶縁膜ＧＩを貫通している。このようにしてビアＳＶは、離間しているｎ型領域ＮＲの各々に達している。これらのビアＳＶは、配線ＳＷＲを介して互いに接続されている。このため、離間しているｎ型領域ＮＲは、同電位となる。
ドレインパッドＤＰおよびドレイン電極ＤＥについて、図１６および図１７を用いて説明する。図１７は、半導体装置ＳＤ３のゲート電極ＧＥおよびドレイン電極ＤＥを示す平面図である。本実施形態で、ｙ軸方向は、ゲート電極ＧＥの延伸方向である。ｘ軸方向は、平面視でｙ軸方向と直交する方向である（図１７）。
ドレインパッドＤＰは基板ＳＵＢの第２面Ｆ２に形成されている。ドレインパッドＤＰは、基板ＳＵＢおよびバッファ層ＢＵＦを介して半導体層ＳＬと対向している。ドレイン電極ＤＥは、ドレインパッドＤＰに接続されている。ドレイン電極ＤＥは、基板ＳＵＢおよびバッファ層ＢＵＦを貫通して、半導体層ＳＬの第５面Ｆ５に接続されている。ドレイン電極ＤＥの先端ＦＥの幅ＷＤ１は、ｘ軸方向において、ゲート電極ＧＥの幅ＷＧよりも広い。さらに、ゲート電極ＧＥは、ｘ軸方向において、平面視でドレイン電極ＤＥの先端ＦＥの内側に位置するように形成されている。本実施形態では、ｘ軸方向において、ゲート電極ＧＥの中心と、ドレイン電極ＤＥの中心とは、略一致している。
本実施形態では、ドレイン電極ＤＥの幅は広い。具体的には、Ｈ／ＷＤ２≦２．０が満たされている。Ｈは、ドレイン電極ＤＥの高さである。ドレイン電極ＤＥの高さは、ドレイン電極ＤＥの尾端ＴＥから先端ＦＥまでの距離によって規定されている。ドレイン電極ＤＥの尾端ＴＥは、基板ＳＵＢの第２面Ｆ２と同一水準にある。ＷＤ２は、基板ＳＵＢの第２面Ｆ２におけるドレイン電極ＤＥの幅である。
本実施形態では、ドレイン電極ＤＥの幅は、基板ＳＵＢから半導体層ＳＬに向かうにつれて、縮小している。この場合、ドレイン電極ＤＥの幅は、単調に縮小していてもよい。ドレイン電極ＤＥは、階段状に縮小していてもよい。
ゲート電極ＧＥおよびドレイン電極ＤＥの配置の詳細について、図１８を用いて説明する。図１８（ａ）は、ゲート電極ＧＥおよびドレイン電極ＤＥの配置の第１の詳細例を示す。図１８（ｂ）は、ゲート電極ＧＥおよびドレイン電極ＤＥの配置の第２の詳細例を示す。
ｘ軸方向に配置されているゲート電極ＧＥの数は、１に限られない。複数のゲート電極ＧＥが、ｘ軸方向に略周期的に配列されていてもよい。ｘ軸方向に配列されているドレイン電極ＤＥの数は、１に限られない。複数のドレイン電極ＤＥが、ｘ軸方向に略周期的に配列されていてもよい。同時に、ｙ軸方向に配置されているドレイン電極ＤＥの数は、１に限られない。複数のドレイン電極ＤＥが、ｙ軸方向に略周期的に配列されていてもよい。複数のゲート電極ＧＥおよび複数のドレイン電極ＤＥがｘ軸方向に配列されている場合、各ドレイン電極ＤＥの先端ＦＥは、ｘ軸方向において、所定領域の内側に位置する。所定領域は、ｘ軸方向に配列された複数のゲート電極ＧＥと平面視で重なる領域と、ｘ軸方向に配列されたゲート電極ＧＥ同士によって挟まれる領域と、を合わせた領域である。
図１８（ａ）では、各ドレイン電極ＤＥの先端ＦＥは、略同一の面積を有しているとともに、各ドレイン電極ＤＥの尾端ＴＥは、略同一の面積を有している。図１８（ａ）では、複数のドレイン電極ＤＥの中心がｘ軸方向で略同一直線上に位置している。同時に複数のドレイン電極ＤＥの中心がｙ軸方向で略同一直線上に位置している。図１８（ａ）のゲート電極ＧＥおよびドレイン電極ＤＥは、１のチップＱの内部に形成されている。
図１８（ｂ）では、各ドレイン電極ＤＥの先端ＦＥは、略同一の面積を有しているとともに、各ドレイン電極ＤＥの尾端ＴＥは、略同一の面積を有している。図１８（ｂ）では、複数のドレイン電極ＤＥの中心がｙ軸方向で略同一直線上に位置している。これに対して、ｘ軸方向で隣接しているドレイン電極ＤＥの中心は、ｙ軸方向にずれている。図１８（ｂ）のゲート電極ＧＥおよびドレイン電極ＤＥは、１のチップＱの内部に形成されている。
次に、半導体装置ＳＤ３の製造方法について、図１９から図２１を用いて説明する。図１９から図２１は、半導体装置ＳＤ３の製造方法を示す断面図である。
まず、バッファ層ＢＵＦおよび半導体層ＳＬが、第１の実施形態と同様に、基板ＳＵＢの上に形成される（図１９（ａ））。次に、溝ＴＲＣが、第１の実施形態と同様に形成される（図１９（ｂ））。次に、ｐ型不純物（例えば、マグネシウム）が半導体層ＳＬの第６面Ｆ６にイオン注入される。次に、ｎ型不純物（例えば、シリコン）が半導体層ＳＬの第６面Ｆ６にイオン注入される。次に、半導体層ＳＬがアニールされる。これにより、イオン注入された不純物が活性化される。このようにして、ｐ型領域ＰＲおよびｎ型領域ＮＲが半導体層ＳＬの第６面Ｆ６に形成される（図２０（ａ））。
次に、絶縁膜ＩＦが、第１の実施形態と同様に形成される（図２０（ｂ））。次に金属膜ＭＦが、第１の実施形態と同様に形成される（図２１（ａ））。次に、ゲート電極ＧＥが、第１の実施形態と同様に形成される。次に、層間絶縁膜ＩＬＤ１が、第１の実施形態と同様に形成される（図２１（ｂ））。次に、層間絶縁膜ＩＬＤ２およびソース電極ＳＥが、第１の実施形態と同様に形成される。
次に、基板ＳＵＢの厚さが２００μｍ以下になるように、基板ＳＵＢの第２面Ｆ２が研磨される。次に、ドレイン電極ＤＥが形成される。ドレイン電極ＤＥは、ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）の技術を用いて形成される。具体的には、基板ＳＵＢの第２面Ｆ２からバッファ層ＢＵＦの第４面Ｆ４にかけてスルーホール（不図示）が形成される。スルーホールは、溝ＴＲＣの形成と同様に、ドライエッチングによって形成される。次に、基板ＳＵＢの第２面Ｆ２に多結晶シリコン膜が堆積される。この場合、多結晶シリコン膜がスルーホールに埋め込まれる。このようにして、ドレイン電極ＤＥが形成される。次に、基板ＳＵＢの第２面Ｆ２の多結晶シリコン膜がパターニングされる。これにより、ドレインパッドＤＰが基板ＳＵＢの第２面Ｆ２に形成される。ドレイン電極ＤＥおよびドレインパッドＤＰが以上のように形成される場合、ドレイン電極ＤＥおよびドレインパッドＤＰは、連続的に形成される。すなわち、ドレイン電極ＤＥとドレインパッドＤＰとの間には、ドレイン電極ＤＥを構成する材料と、ドレインパッドＤＰを構成する材料との界面が形成されない。
本実施形態では、縦型パワートランジスタが実現されている。さらに、本実施形態では、ドレイン電極ＤＥの幅が広い。このため、ドレイン電極ＤＥの先端ＦＥと半導体層ＳＬの第５面Ｆ５との接触抵抗が小さくなる。同時に、半導体層ＳＬの基板ＳＵＢに対する応力が作用する領域が小さくなる。この場合、半導体層ＳＬの基板ＳＵＢに対する応力が緩和される。
半導体装置ＳＤ３では、金属膜ＭＦが溝ＴＲＣの内部に形成されている。他の例では、半導体装置ＳＤ３は、半導体装置ＳＤ１ｆと同様に、金属膜ＭＦを含まなくてもよい。
（第４の実施形態）
図２２は、第４の実施形態の第１例に係る半導体装置ＳＤ４ａを示す断面図である。半導体装置ＳＤ４ａは、トランジスタセルＴＣがトレンチＤＭＯＳである点を除いて、半導体装置ＳＤ３と同様の構成を有している。
半導体装置ＳＤ４ａについて、図２２を用いて詳細に説明する。トランジスタセルＴＣ（半導体装置ＳＤ４ａ）は、図２２に示されるように、基板ＳＵＢと、バッファ層ＢＵＦと、半導体層ＳＬと、を含んでいる。半導体層ＳＬの表面（第６面Ｆ６）には、溝ＴＲＣが形成されている。本実施形態のトランジスタセルＴＣは、半導体層ＳＬ、ゲート電極ＧＥおよびソース電極ＳＥを除いて、第３の実施形態のトランジスタセルＴＣと同様の構成を有している。
半導体装置ＳＤ４ａでは、半導体層ＳＬは、半導体層ＳＬ１（第１の第１導電型領域）と、半導体層ＳＬ２（第２導電型領域）と、半導体層ＳＬ３（第２の第１導電型領域）と、を含んでいる。半導体層ＳＬ１と、半導体層ＳＬ２と、半導体層ＳＬ３とは、半導体層ＳＬの第５面Ｆ５から第６面Ｆ６への方向において、この順序で並んでいる。ゲート電極ＧＥは、溝ＧＴＲＣ（ゲート溝）に埋め込まれている。溝ＧＴＲＣは、半導体層ＳＬの第６面Ｆ６に形成されている。溝ＧＴＲＣは、半導体層ＳＬ３および半導体層ＳＬ２を貫通している。溝ＧＴＲＣの底部は、半導体層ＳＬ１の内部に達している。ソース電極ＳＥは、半導体層ＳＬ２および半導体層ＳＬ３に接続されている。
本実施形態では、ドレイン電極ＤＥが、第３の実施形態と同様に、基板ＳＵＢおよびバッファ層ＢＵＦを貫通している。このようにして縦型パワートランジスタが実現されている。
次に、半導体装置ＳＤ４ａの詳細について説明する。本実施形態では、第１導電型はｎ型であり、第２導電型はｐ型である。他の例においては、第１導電型はｐ型であってもよく、第２導電型はｎ型であってもよい。
本実施形態では、半導体層ＳＬ１は、ｎ−型のＩＩＩ族窒化物半導体層（例えば、ｎ−型の窒化ガリウム（ＧａＮ）層）である。半導体層ＳＬ２は、ｐ型のＩＩＩ族窒化物半導体層（例えば、ｐ型の窒化ガリウム（ＧａＮ）層）である。半導体層ＳＬ３は、ｎ＋型のＩＩＩ族窒化物半導体層（例えば、ｎ＋型の窒化ガリウム（ＧａＮ）層）である。半導体層ＳＬ３の不純物濃度は、半導体層ＳＬ１の不純物濃度よりも高い。半導体層ＳＬ１、半導体層ＳＬ２および半導体層ＳＬ３は、エピタキシャル成長によって形成されている。
ゲート電極ＧＥは、溝ＧＴＲＣに埋め込まれている。溝ＧＴＲＣは、半導体層ＳＬの第６面Ｆ６に形成されている。溝ＧＴＲＣは、半導体層ＳＬ３および半導体層ＳＬ２を貫通している。溝ＧＴＲＣの底部は、半導体層ＳＬ１の内部に達している。これにより、半導体層ＳＬ３および半導体層ＳＬ２は、平面視で、ゲート電極ＧＥを介して分離されている。
ソース電極ＳＥは、ゲート電極ＧＥを介して分離された半導体層ＳＬに接続されている。ソース電極ＳＥは、ビアＳＶと、配線ＳＷＲと、を含んでいる。ビアＳＶは、層間絶縁膜ＩＬＤ１、ゲート絶縁膜ＧＩおよび半導体層ＳＬ３を貫通している。このようにしてビアＳＶは、離間している半導体層ＳＬ２の各々に達している。これらのビアＳＶは、配線ＳＷＲを介して互いに接続されている。このため、離間している半導体層ＳＬ２は、同電位となるとともに、離間している半導体層ＳＬ３は、同電位となる。
ドレイン電極ＤＥの先端ＦＥは、第３の実施形態と同様に、ゲート電極ＧＥの延伸方向と直交する方向において、ゲート電極ＧＥよりも広い幅を有している。ゲート電極ＧＥは、第３の実施形態と同様に、ゲート電極ＧＥの延伸方向と直交する方向において、平面視でドレイン電極ＤＥの先端ＦＥの内側に位置するように形成されている。さらに基板ＳＵＢの第２面Ｆ２におけるドレイン電極ＤＥの幅ＷＤ２と、ドレイン電極ＤＥの高さＨとは、第３の実施形態と同様、Ｈ／ＷＤ２≦２．０を満たしている。ドレイン電極ＤＥの配置とゲート電極ＧＥの配置との関係も、第３の実施形態と同様になる。ドレイン電極ＤＥとゲート電極ＧＥとは、例えば、図１８（ａ）および図１８（ｂ）に示されるように配置されていてもよい。
次に、半導体装置ＳＤ４ａの製造方法について、図２３から図２５を用いて説明する。図２３から図２５は、半導体装置ＳＤ４ａの製造方法を示す断面図である。
まず、バッファ層ＢＵＦが基板ＳＵＢの第１面Ｆ１の上に形成される。次に、半導体層ＳＬ１、半導体層ＳＬ２および半導体層ＳＬ３が、バッファ層ＢＵＦの第４面Ｆ４の上にこの順序で形成される（図２３（ａ））。次に、溝ＴＲＣがドライエッチングにより形成される（図２３（ｂ））。
次に、溝ＧＴＲＣがドライエッチングにより形成される（図２４（ａ））。次に、絶縁膜ＩＦが半導体層ＳＬの第６面Ｆ６の全面に形成される（図２４（ｂ））。次に、金属膜ＭＦが絶縁膜ＩＦの上に形成される（図２５（ａ））。次に、ゲート電極ＧＥがパターニングにより形成される。次に、層間絶縁膜ＩＬＤ１が形成される（図２５（ｂ））。
次に、層間絶縁膜ＩＬＤ２およびソース電極ＳＥが、第３の実施形態と同様に形成される。次に、ドレイン電極ＤＥおよびドレインパッドＤＰが、第３の実施形態と同様に形成される。
本実施形態では、縦型パワートランジスタが実現されている。さらに、本実施形態では、ドレイン電極ＤＥの幅が広い。このため、ドレイン電極ＤＥの先端ＦＥと半導体層ＳＬの第５面Ｆ５との接触抵抗が小さくなる。同時に、半導体層ＳＬの基板ＳＵＢに対する応力が作用する領域が小さくなる。この場合、半導体層ＳＬの基板ＳＵＢに対する応力が緩和される。
半導体装置ＳＤ４ａでは、金属膜ＭＦが溝ＴＲＣの内部に形成されている。他の例では、半導体装置ＳＤ４ａは、半導体装置ＳＤ１ｆと同様に、金属膜ＭＦを含まなくてもよい。
次に、本実施形態の第２例に係る半導体装置ＳＤ４ｂについて、図２６を用いて説明する。図２６は、半導体装置ＳＤ４ｂを示す断面図である。半導体装置ＳＤ４ｂは、半導体層ＳＬが半導体層ＳＬ０を含んでいる点を除いて、半導体装置ＳＤ４ａと同様の構成を有している。
半導体装置ＳＤ４ｂでは、半導体層ＳＬ０がバッファ層ＢＵＦおよび半導体層ＳＬ１の間に形成されている。半導体層ＳＬ０は、ｎ＋型のＩＩＩ族窒化物半導体層（例えば、ｎ＋型の窒化ガリウム（ＧａＮ）層）である。半導体層ＳＬ０の不純物濃度は、半導体層ＳＬ１の不純物濃度よりも高い。半導体層ＳＬ０は、半導体層ＳＬ１、半導体層ＳＬ２および半導体層ＳＬ３と同様、エピタキシャル成長によって形成されている。半導体層ＳＬの第５面Ｆ５は、半導体層ＳＬ０の一面となる。ドレイン電極ＤＥの先端ＦＥは、半導体層ＳＬの第５面Ｆ５に接続し、または、半導体層ＳＬ０を貫通することなく半導体層ＳＬ０の内部に留まっている。
次に、本実施形態の第３例に係る半導体装置ＳＤ４ｃについて、図２７および図２８を用いて説明する。図２７は、半導体装置ＳＤ４ｃを示す断面図である。図２８は、図２７の破線円の拡大図である。半導体装置ＳＤ４ｃは、ソース電極ＳＥが金属膜ＭＦＷを備えている点を除いて、半導体装置ＳＤ４ａと同様の構成を有している。金属膜ＭＦＷは、ビアＳＶと半導体層ＳＬ２との接触面に形成されている。この場合、金属膜ＭＦＷは、ビアＳＶの側面のみに形成されていてもよい。すなわち、金属膜ＭＦＷは、ビアＳＶの底面を露出するように形成されていてもよい。金属膜ＭＦＷは、仕事関数５．０ｅＶ以上の金属により形成されている。金属膜ＭＦＷの例には、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、窒化タンタル（ＴａＮ）および窒化タングステン（ＷＮ）が含まれる。金属膜ＭＦＷによって、ビアＳＶと半導体層ＳＬ２との接触抵抗を小さいものにすることができる。
（第５の実施形態）
図２９は、第５の実施形態に係る半導体装置ＳＤ５を示す断面図である。半導体装置ＳＤ５は、以下の点を除いて、半導体装置ＳＤ４ａと同様の構成を有している。半導体層ＳＬは、第１導電型（ｎ型）のエピタキシャル層ＥＰと、第２導電型（ｐ型）のベース領域ＢＲ（第１の不純物領域）と、第１導電型（ｎ型）のソース領域ＳＲ（第２の不純物領域）と、第２導電型（ｐ型）のベースコンタクト領域ＢＣＲ（第３の不純物領域）と、を含んでいる。ベース領域ＢＲは、エピタキシャル層ＥＰの表面に形成されている。ソース領域ＳＲは、ベース領域ＢＲの表面に形成されている。ベースコンタクト領域ＢＣＲ（第３の不純物領域）は、ベース領域ＢＲに埋め込まれている。ベースコンタクト領域ＢＣＲは、ソース電極ＳＥの底部に形成されている。ベースコンタクト領域ＢＣＲの不純物濃度は、ベース領域ＢＲの不純物濃度よりも高い。
本実施形態では、ドレイン電極ＤＥが、第３の実施形態および第４の実施形態と同様に、基板ＳＵＢおよびバッファ層ＢＵＦを貫通している。このようにして縦型パワートランジスタが実現されている。
次に、半導体装置ＳＤ５の詳細について説明する。本実施形態では、第１導電型はｎ型であり、第２導電型はｐ型である。他の例においては、第１導電型はｐ型であってもよく、第２導電型はｎ型であってもよい。
エピタキシャル層ＥＰは、エピタキシャル成長によって形成されている。エピタキシャル層ＥＰは、ｎ−型のＩＩＩ族窒化物半導体層（例えば、ｎ−型の窒化ガリウム（ＧａＮ）層）である。ベース領域ＢＲおよびソース領域ＳＲは、エピタキシャル層ＥＰの表面に形成されている。ベース領域ＢＲおよびソース領域ＳＲは、エピタキシャル層ＥＰの表面への不純物の注入により形成されている。ベース領域ＢＲの導電型は、ｐ型である。ソース領域ＳＲの導電型は、ｎ＋型である。ソース領域ＳＲの不純物濃度は、エピタキシャル層ＥＰの不純物濃度よりも高い。ソース領域ＳＲの深さは、ベース領域ＢＲの深さよりも浅い。
ソース電極ＳＥ（ビアＳＶ）は、層間絶縁膜ＩＬＤ１、ゲート絶縁膜ＧＩおよびソース領域ＳＲを貫通している。ソース領域ＳＲ（ビアＳＶ）の底部は、ベース領域ＢＲの内部に達している。ソース電極ＳＥ（ビアＳＶ）は、ソースパッドＳＰと接続されている。本実施形態で、ソースパッドＳＰは、層間絶縁膜ＩＬＤ１の上に形成されている。
ベースコンタクト領域ＢＣＲは、ベース領域ＢＲに埋め込まれている。ベースコンタクト領域ＢＣＲは、ソース電極ＳＥ（ビアＳＶ）の底部に形成されている。ベースコンタクト領域ＢＣＲの導電型は、ｐ＋型である。ベースコンタクト領域ＢＣＲの不純物濃度は、ベース領域ＢＲの不純物濃度よりも高い。
次に、半導体装置ＳＤ５の製造方法について、図３０から図３２を用いて説明する。図３０から図３２は、半導体装置ＳＤ５の製造方法を示す断面図である。
まず、バッファ層ＢＵＦが基板ＳＵＢの第１面Ｆ１の上に形成される。次に、エピタキシャル層ＥＰがバッファ層ＢＵＦの第４面Ｆ４の上に形成される。エピタキシャル層ＥＰは、エピタキシャル成長によって形成される。ｐ型不純物（例えば、マグネシウム）がエピタキシャル層ＥＰの表面にイオン注入される。次に、ｎ型不純物（例えば、シリコン）がエピタキシャル層ＥＰの表面にイオン注入される。次に、エピタキシャル層ＥＰがアニールされる。これにより、イオン注入された不純物が活性化される。このようにして、ベース領域ＢＲおよびソース領域ＳＲが形成される（図３０（ａ））。
次に、溝ＴＲＣが第１の実施形態から第４の実施形態までと同様に形成される（図３０（ｂ））。次に、溝ＧＴＲＣが第４の実施形態と同様に形成される（図３１（ａ））。次に、絶縁膜ＩＦおよび金属膜ＭＦがこの順で半導体層ＳＬの第６面Ｆ６の全面に形成される（図３１（ｂ））。
次に、ゲート電極ＧＥが金属膜ＭＦのパターニングにより形成される。次に、層間絶縁膜ＩＬＤ１が形成される。次に、コンタクトホールＣＨが形成される。コンタクトホールＣＨは、層間絶縁膜ＩＬＤ１、絶縁膜ＩＦ、ソース領域ＳＲを貫通してベース領域ＢＲに達している。次に、ｐ型不純物（例えば、マグネシウム）がベース領域ＢＲにイオン注入される。この場合、不純物はコンタクトホールＣＨを介してベース領域ＢＲに注入される。これにより、ベースコンタクト領域ＢＣＲが、コンタクトホールＣＨの底部に形成される（図３２（ａ））。
次に、ソース電極ＳＥ（ビアＳＶ）がコンタクトホールＣＨに埋め込まれる（図３２（ｂ））。次に、ソースパッドＳＰが層間絶縁膜ＩＬＤ１の上に形成される。次に、ドレイン電極ＤＥおよびドレインパッドＤＰが、第４の実施形態と同様に形成される。
本実施形態では、縦型パワートランジスタが実現されている。さらに、本実施形態では、ドレイン電極ＤＥの幅が広い。このため、ドレイン電極ＤＥの先端ＦＥと半導体層ＳＬの第５面Ｆ５との接触抵抗が小さくなる。同時に、半導体層ＳＬの基板ＳＵＢに対する応力が作用する領域が小さくなる。この場合、半導体層ＳＬの基板ＳＵＢに対する応力が緩和される。
半導体装置ＳＤ５では、金属膜ＭＦが溝ＴＲＣの内部に形成されている。他の例では、半導体装置ＳＤ５は、半導体装置ＳＤ１ｆと同様に、金属膜ＭＦを含まなくてもよい。
なお、上記実施の形態によれば、以下の発明が開示されている。
（付記１）
第１面と、前記第１面と対向する第２面と、を有し、少なくとも前記第１面はシリコンによって形成されている基板と、
第１のＩＩＩ族窒化物半導体により形成され、第３面と、前記第３面と対向する第４面と、を有し、前記第３面は前記基板の前記第１面と対向しているバッファ層と、
第２のＩＩＩ族窒化物半導体により形成され、第５面と、前記第５面と対向する第６面と、を有し、前記第５面は前記バッファ層を介して前記基板の前記第１面と対向している半導体層と、
前記半導体層の前記第６面に接続されたソース電極と、
前記半導体層の前記第６面に接続されたドレイン電極と、
前記半導体層を介して前記バッファ層と対向し、平面視で前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、
前記ソース電極、前記ドレイン電極および前記ゲート電極を覆うように形成された層間絶縁膜と、
前記ソース電極に接続され、前記層間絶縁膜を介して前記半導体層の前記第６面と対向しているソースパッドと、
前記ドレイン電極に接続され、前記層間絶縁膜を介して前記半導体層の前記第６面と対向しているドレインパッドと、
前記ゲート電極に接続され、前記層間絶縁膜を介して前記半導体層の前記第６面と対向しているゲートパッドと、
を備え、
前記半導体層の前記第６面には、前記ソースパッド、前記ドレインパッドおよび前記ゲートパッドを平面視で囲うように溝が形成され、前記溝は前記半導体層、前記バッファ層および前記基板を貫通している半導体装置。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＳＤ１ａ、ＳＤ１ｂ、ＳＤ１ｃ、ＳＤ１ｄ、ＳＤ１ｅ、ＳＤ１ｆ、ＳＤ１ｇ、ＳＤ２、ＳＤ３、ＳＤ４ａ、ＳＤ４ｂ、ＳＤ４ｃ、ＳＤ５ 半導体装置
Ｑ チップ
ＴＣ トランジスタセル
ＷＦ ウェハ
ＤＬ ダイシングライン
ＧＰ ゲートパッド
ＤＰ ドレインパッド
ＳＰ ソースパッド
ＳＵＢ 基板
ＢＵＦ バッファ層
ＳＬ、ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３ 半導体層
Ｆ１ 第１面
Ｆ２ 第２面
Ｆ３ 第３面
Ｆ４ 第４面
Ｆ５ 第５面
Ｆ６ 第６面
ＴＲＣ 溝
ＧＴＲＣ 溝
ＩＦ 絶縁膜
ＴＩＦ 絶縁膜
ＭＦ 金属膜
ＭＦＷ 金属膜
ＧＩ ゲート絶縁膜
ＧＥ ゲート電極
ＳＥ ソース電極
ＳＶ ビア
ＳＷＲ 配線
ＤＥ ドレイン電極
ＤＶ ビア
ＤＷＲ 配線
ＳＲ ソース領域
ＤＲ ドレイン領域
ＩＬＤ、ＩＬＤ１、ＩＬＤ２ 層間絶縁膜
ＳＬＲ シールリング
ＲＷＲ 配線
ＲＶ ビア
ＳＬＴ スリット
ＰＲ ｐ型領域
ＮＲ ｎ型領域
ＦＥ 先端
ＴＥ 尾端
ＥＰ エピタキシャル層
ＢＲ ベース領域
ＢＣＲ ベースコンタクト領域
ＣＨ コンタクトホール

Claims (20)

  1. 第１面と、前記第１面と対向する第２面と、を有し、少なくとも前記第１面はシリコンによって形成されている基板と、
    第１のＩＩＩ族窒化物半導体により形成され、第３面と、前記第３面と対向する第４面と、を有し、前記第３面は前記基板の前記第１面と対向しているバッファ層と、
    第２のＩＩＩ族窒化物半導体により形成され、第５面と、前記第５面と対向する第６面と、を有し、前記第５面は前記バッファ層を介して前記基板の前記第１面と対向している半導体層と、
    前記半導体層の前記第６面に接続されたソース電極と、
    前記半導体層の前記第６面に接続されたドレイン電極と、
    前記半導体層を介して前記バッファ層と対向し、平面視で前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、
    前記ソース電極、前記ドレイン電極および前記ゲート電極を覆うように形成された層間絶縁膜と、
    前記ソース電極に接続され、前記層間絶縁膜を介して前記半導体層の前記第６面と対向しているソースパッドと、
    前記ドレイン電極に接続され、前記層間絶縁膜を介して前記半導体層の前記第６面と対向しているドレインパッドと、
    前記ゲート電極に接続され、前記層間絶縁膜を介して前記半導体層の前記第６面と対向しているゲートパッドと、
    を備え、
    前記半導体層の前記第６面には、前記ソースパッド、前記ドレインパッドおよび前記ゲートパッドを平面視で囲うように溝が形成され、前記溝は前記半導体層および前記バッファ層を貫通して、前記溝の底部は前記基板の少なくとも内部に達しており、
    前記溝の底面から側面にかけて形成され、表面が前記溝の底面および側面に沿って形成されている絶縁膜と、
    前記溝の内部で前記絶縁膜の内側に形成され、前記溝の高さ方向において少なくとも前記基板から前記バッファ層にかけて形成されている金属膜と、
    をさらに備える半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記半導体層と前記ゲート電極との間に形成されたゲート絶縁膜をさらに備え、
    前記ゲート絶縁膜と前記絶縁膜とは同一の材料により形成されている半導体装置。
  3. 請求項２に記載の半導体装置であって、
    前記ゲート絶縁膜および前記絶縁膜は、前記半導体層の前記第６面から前記溝の側面にかけて連続的に形成されている半導体装置。
  4. 請求項１に記載の半導体装置であって、
    前記溝には、前記層間絶縁膜が埋め込まれている半導体装置。
  5. 請求項１に記載の半導体装置であって、
    前記金属膜は、前記溝の底面から側面にかけて形成されている半導体装置。
  6. 請求項１に記載の半導体装置であって、
    前記層間絶縁膜の表面には、平面視で前記溝に沿ってスリットが形成されている半導体装置。
  7. 請求項１に記載の半導体装置であって、
    前記金属膜は、前記溝の底面の前記絶縁膜を露出するように形成されている半導体装置。
  8. 請求項１に記載の半導体装置であって、
    前記層間絶縁膜に埋め込まれ、平面視で前記溝に沿って形成されたシールリングをさらに備える半導体装置。
  9. 請求項１に記載の半導体装置であって、
    前記金属膜は、前記溝の底部を埋め込むように形成されている半導体装置。
  10. 請求項１に記載の半導体装置であって、
    前記基板の前記第１面から前記溝の底部までの距離は、前記基板の厚さ方向において、１００ｎｍ以上である半導体装置。
  11. 請求項１に記載の半導体装置であって、
    前記溝は、前記基板を貫通している半導体装置。
  12. 第１面と、前記第１面と対向する第２面と、を有し、少なくとも前記第１面はシリコンによって形成されている基板と、
    第１のＩＩＩ族窒化物半導体により形成され、第３面と、前記第３面と対向する第４面と、を有し、前記第３面は前記基板の前記第１面と対向しているバッファ層と、
    第１導電型の第２のＩＩＩ族窒化物半導体により形成され、第５面と、前記第５面と対向する第６面と、を有し、前記第５面は前記バッファ層を介して前記基板の前記第１面と対向している半導体層と、
    前記半導体層を介して前記バッファ層と対向しているゲート電極と、
    前記半導体層の前記第６面に形成され、少なくとも一部が前記ゲート電極と平面視で重なっている第２導電型領域と、
    前記第２導電型領域の表面に形成され、平面視で前記ゲート電極の側方に形成された第１導電型領域と、
    前記第１導電型領域に接続されたソース電極と、
    前記ソース電極および前記ゲート電極を覆うように形成された層間絶縁膜と、
    前記ソース電極に接続され、前記層間絶縁膜を介して前記半導体層の前記第６面と対向しているソースパッドと、
    前記ゲート電極に接続され、前記層間絶縁膜を介して前記半導体層の前記第６面と対向しているゲートパッドと、
    前記基板の前記第２面に形成され、前記基板および前記バッファ層を介して前記半導体層と対向しているドレインパッドと、
    前記ドレインパッドに接続され、前記基板および前記バッファ層を貫通して、前記半導体層の前記５面に接続されたドレイン突出電極と、
    を備え、
    前記半導体層の前記第６面には、前記ソースパッドおよび前記ゲートパッドを平面視で囲うように溝が形成され、前記溝は前記半導体層および前記バッファ層を貫通して、前記溝の底部は前記基板の少なくとも内部に達しており、
    前記ドレイン突出電極の先端は、前記ゲート電極の延伸方向と直交する方向において、前記ゲート電極よりも広い幅を有している半導体装置。
  13. 請求項１２に記載の半導体装置であって、
    前記ゲート電極は、前記ゲート電極の延伸方向と直交する方向において、平面視で前記ドレイン突出電極の先端の内側に位置するように形成されている半導体装置。
  14. 請求項１２に記載の半導体装置であって、
    前記基板の前記第２面における前記ドレイン突出電極の幅ＷＤ２と、前記ドレイン突出電極の高さＨとは、Ｈ／ＷＤ２≦２．０を満たす半導体装置。
  15. 第１面と、前記第１面と対向する第２面と、を有し、少なくとも前記第１面はシリコンによって形成されている基板と、
    第１のＩＩＩ族窒化物半導体により形成され、第３面と、前記第３面と対向する第４面と、を有し、前記第３面は前記基板の前記第１面と対向しているバッファ層と、
    第２のＩＩＩ族窒化物半導体により形成され、第５面と、前記第５面と対向する第６面と、を有し、前記第５面は前記バッファ層を介して前記基板の前記第１面と対向している半導体層と、
    前記半導体層の前記第６面に形成されたゲート溝に埋め込まれたゲート電極と、
    を備え、
    前記半導体層は、第１の第１導電型領域と、第２導電型領域と、第２の第１導電型領域と、を含み、前記第１の第１導電型領域と、前記第２導電型領域と、前記第２の第１導電型領域とは、前記第５面から前記第６面への方向において、この順序で並び、
    前記ゲート溝は、前記第２の第１導電型領域および前記第２導電型領域を貫通し、前記ゲート溝の底部は前記第１の第１導電型領域の内部に達しており、
    前記第２導電型領域および前記第２の第１導電型領域に接続されたソース電極と、
    前記ソース電極および前記ゲート電極を覆うように形成された層間絶縁膜と、
    前記ソース電極に接続され、前記層間絶縁膜を介して前記半導体層の前記第６面と対向しているソースパッドと、
    前記ゲート電極に接続され、前記層間絶縁膜を介して前記半導体層の前記第６面と対向しているゲートパッドと、
    前記基板の前記第２面に形成され、前記基板および前記バッファ層を介して前記半導体層と対向しているドレインパッドと、
    前記ドレインパッドに接続され、前記基板および前記バッファ層を貫通して、前記半導体層の前記５面に接続されたドレイン突出電極と、
    をさらに備え、
    前記半導体層の前記第６面には、前記ソースパッドおよび前記ゲートパッドを平面視で囲うように溝が形成され、前記溝は前記半導体層および前記バッファ層を貫通して、前記溝の底部は前記基板の少なくとも内部に達しており、
    前記ドレイン突出電極の先端は、前記ゲート電極の延伸方向と直交する方向において、前記ゲート電極よりも広い幅を有している半導体装置。
  16. 請求項１５に記載の半導体装置であって、
    前記第１の第１導電型領域は、第１導電型のＩＩＩ族窒化物半導体層であり、
    前記第２導電型領域は、第２導電型のＩＩＩ族窒化物半導体層であり、
    前記第２の第１導電型領域は、第１導電型のＩＩＩ族窒化物半導体層である半導体装置。
  17. 請求項１５に記載の半導体装置であって、
    前記第１の第１導電型領域は、前記半導体層であり、
    前記第２導電型領域は、前記半導体層の前記第６面に形成された第１の不純物領域であり、
    前記第２の第１導電型領域は、前記第１の不純物領域の表面に形成された第２の不純物領域である半導体装置。
  18. 請求項１７に記載の半導体装置であって、
    前記第２導電型領域に埋め込まれ、前記ソース電極の底部に形成された第２導電型の第３の不純物領域をさらに備え、
    前記第２導電型の第３の不純物領域の不純物濃度は、前記第２導電型領域の不純物濃度よりも高い半導体装置。
  19. 請求項１５に記載の半導体装置であって、
    前記ゲート電極は、前記ゲート電極の延伸方向と直交する方向において、平面視で前記ドレイン突出電極の先端の内側に位置するように形成されている半導体装置。
  20. 請求項１５に記載の半導体装置であって、
    前記基板の前記第２面における前記ドレイン突出電極の幅ＷＤ２と、前記ドレイン突出電極の高さＨとは、Ｈ／ＷＤ２≦２．０を満たす半導体装置。
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