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JP2018120648A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 より高速な動作が可能なセンスアンプ回路を含んだ半導体記憶装置を提供する。【解決手段】 一実施形態による半導体記憶装置は、セルトランジスタと、ビット線と、センスアンプ回路と、制御部と、を備える。ビット線は、セルトランジスタの一端と電気的に接続されている。センスアンプ回路は、ビット線と電気的に接続されたゲートを有する第１トランジスタと、第１トランジスタの第１端と直列に接続された第２トランジスタとを備える。制御部は、第１トランジスタの第２端に第１電圧および第２電圧を印加できるように構成されている。第１電圧および第２電圧は、０Ｖより高く、互いに異なる大きさを有する。【選択図】 図５

Description

実施形態は、概して半導体記憶装置に関する。
半導体記憶装置のメモリセルに保持されているデータを判断するためのセンスアンプ回路が知られている。
米国特許第８００９４７０号明細書
より高速な動作が可能なセンスアンプ回路を含んだ半導体記憶装置を提供しようとするものである。
一実施形態による半導体記憶装置は、セルトランジスタと、ビット線と、センスアンプ回路と、制御部と、を備える。ビット線は、セルトランジスタの一端と電気的に接続されている。センスアンプ回路は、ビット線と電気的に接続されたゲートを有する第１トランジスタと、第１トランジスタの第１端と直列に接続された第２トランジスタとを備える。制御部は、第１トランジスタの第２端に第１電圧および第２電圧を印加できるように構成されている。第１電圧および第２電圧は、０Ｖより高く、互いに異なる大きさを有する。
第１実施形態の半導体記憶装置の機能ブロックを示す。 第１実施形態の１つのブロックの要素および接続を示す。 第１実施形態のブロックの構造の例の断面を示す。 第１実施形態の半導体記憶装置でのデータの保持の例を示す。 第１実施形態のセンスアンプおよびデータラッチの一部の要素および接続を示す。 第１実施形態の電位生成回路といくつかのノードの接続を示す。 第１実施形態の半導体記憶装置のベリファイの間のいくつかの配線の電圧を時間に沿って示す。 第１実施形態の半導体記憶装置の一部の電圧および状態の種々の組合せを示す。 第１実施形態の半導体記憶装置の選択トランジスタの一状態およびセル電流と選択ワード線に印加される電圧との関係を示す。 第１実施形態の半導体記憶装置のある１つの選択トランジスタに対する書き込みのフローを示す。 第１実施形態の半導体記憶装置の書き込みの一部の間のいくつかの配線の電圧を時間に沿って示す。 第２実施形態のセンスアンプおよびデータラッチの一部の要素および接続を示す。 第２実施形態の半導体記憶装置のベリファイの間のいくつかの配線の電圧を時間に沿って示す。 第３実施形態の半導体記憶装置のベリファイの間のいくつかの配線の電圧を時間に沿って示す。 第３実施形態の半導体記憶装置の選択トランジスタの一状態およびセル電流と選択ワード線に印加される電圧との関係を示す。 第３実施形態の半導体記憶装置のある１つの選択トランジスタに対する書き込みのフローを示す。 第３実施形態の半導体記憶装置の書き込みの一部の間のいくつかの配線の電圧を時間に沿って示す。 第３実施形態の変形例の半導体記憶装置のベリファイの間のいくつかの配線の電圧を時間に沿って示す。 第３実施形態の変形例の半導体記憶装置のセル電流と選択ワード線に印加される電圧との関係を示す。 第４実施形態のセンスアンプおよびデータラッチの一部の要素および接続を示す。 第４実施形態の半導体記憶装置のベリファイの間のいくつかの配線の電圧を時間に沿って示す。
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。ある実施形態についての記述はすべて、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。各機能ブロックが以下の例のように区別されていることは必須ではない。
本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
（第１実施形態）
＜１−１．構成（構造）＞
図１は、第１実施形態の半導体記憶装置１の機能ブロックを示す。図１に示されるように、半導体記憶装置１は、メモリセルアレイ（セルアレイ）１１、入出力回路１２、入出力制御回路１３、シーケンサ（制御回路）１４、電位生成回路１５、ドライバ１６、センスアンプ１７、カラムデコーダ１８、データラッチ１９、およびロウデコーダ２０等の要素を含む。
セルアレイ１１は複数のブロック（メモリブロック）ＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。各ブロックＢＬＫ中のデータは一括して消去される。１つのブロックＢＬＫより小さい単位（例えばブロックＢＬＫの半分）でデータが消去されてもよい。ブロックＢＬＫは、複数のメモリセルトランジスタＭＴを含む。
入出力回路１２は、信号ＤＱ（ＤＱ０〜ＤＱ７）を受け取り、信号ＤＱを送信する。入出力回路１２は、また、データストローブ信号ＤＱＳおよびＤＱＳｎを送信する。末尾に「ｎ」を伴った名称の信号は、「ｎ」無しの名称の信号の反転の論理を有する。
入出力制御回路１３は、メモリコントローラ２から種々の制御信号を受け取り、制御信号に基づいて入出力回路１２を制御する。制御信号は、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＷＰｎ、およびデータストローブ信号ＤＱＳならびにＤＱＳｎを含む。
シーケンサ１４は、入出力回路１２からコマンドＣＭＤおよびアドレス信号ＡＤＤを受け取り、コマンドＣＭＤおよびアドレス信号ＡＤＤに基づいて、電位生成回路１５、ドライバ１６、センスアンプ１７、およびカラムデコーダ１８を制御する。
電位生成回路１５は、半導体記憶装置１の外部から電源電位を受け、電源電位から種々の電位（電圧）を生成する。生成された電位は、ドライバ１６およびセンスアンプ１７等の要素に供給される。種々の電位の印加により、種々の要素に電圧が印加される。ドライバ１６は、電位生成回路１５によって生成された電位を受け、受け取られた電位のうちの選択されたものをロウデコーダ２０に供給する。
ロウデコーダ２０は、ドライバ１６から種々の電位を受け、入出力回路１２からアドレス信号ＡＤＤを受け、受け取られたアドレス信号ＡＤＤに基づいて１つのブロックＢＬＫを選択し、選択されたブロックＢＬＫにドライバ１６からの電位を転送する。
センスアンプ１７は、セルトランジスタＭＴの状態をセンスし、センスされた状態に基づいて読み出しデータＤＡＴを生成し、また、書き込みデータＤＡＴをセルトランジスタＭＴに転送する。また、センスアンプ１７は、電位生成回路１５から種々の電位を受け、ビット線の電位を制御する。
データラッチ１９は、入出力回路１２からの書き込みデータＤＡＴを保持し、書き込みデータＤＡＴをセンスアンプ１７に供給する。また、データラッチ１９は、センスアンプ１７から読み出しデータＤＡＴを受け取り、カラムデコーダ１８の制御に従って、読み出しデータＤＡＴを入出力回路１２に供給する。カラムデコーダ１８は、アドレス信号ＡＤＤに基づいて、データラッチ１９を制御する。
＜１−１−１．ブロック＞
図２は、セルアレイ１１の一部の要素および接続の例を示し、１つのブロックＢＬＫ０の要素および接続、ならびに関連する要素を示す。複数の（例えば全ての）ブロックＢＬＫは、みな図２に示される要素および接続を含む。
１つのブロックＢＬＫは、複数のストリングユニットＳＵ０〜ＳＵ３を含む。１つのブロックＢＬＫが１つのストリングユニットＳＵのみを含んでいてもよい。
ｍ（ｍは自然数）本のビット線ＢＬ０〜ＢＬｍ−１の各々は、各ブロックＢＬＫにおいて、ストリングユニットＳＵ０〜ＳＵ３の各々からの１つのストリングＳＴＲと接続されている。
各ストリングＳＴＲは、１つの選択ゲートトランジスタＳＴ、複数（例えば８つ）のメモリセルトランジスタＭＴ、および１つの選択ゲートトランジスタＤＴ（ＤＴ０〜ＤＴ３）を含む。トランジスタＳＴ、ＭＴ、およびＤＴは、この順で、ソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されている。セルトランジスタＭＴは、制御ゲート電極（ワード線ＷＬ）、および周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に保持することができる。
相違する複数のビット線ＢＬとそれぞれ接続された複数のストリングＳＴＲは１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、セルトランジスタＭＴ０〜ＭＴ７の制御ゲート電極（ゲート）は、ワード線ＷＬ０〜ＷＬ７とそれぞれ接続されている。さらに、各ブロックＢＬＫにおいて、相違するストリングユニットＳＵ中の同じアドレスのワード線ＷＬも相互に接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するセルトランジスタＭＴの組は、セルユニットＣＵと称される。
トランジスタＤＴ０〜ＤＴ３はストリングユニットＳＵ０〜ＳＵ３にそれぞれ属する。各α＝０〜３の各々の場合について、ストリングユニットＳＵαの複数のストリングＳＴＲの各々のトランジスタＤＴαのゲートは選択ゲート線ＳＧＤＬαに接続されている。トランジスタＳＴのゲートは、選択ゲート線ＳＧＳＬに接続されている。
各ブロックＢＬＫは、図３に示される構造を有することが可能である。図３に示されるように、ストリングユニットＳＵは基板ｓｕｂ上に設けられている。基板ｓｕｂは、ｘｙ面に沿って広がり、表面の領域においてｐ型のウェルｐｗを含む。各ストリングユニットＳＵは、ｘ軸に沿って並ぶ複数のストリングＳＴＲを含む。各ストリングＳＴＲは、半導体の柱（ピラー）ＰＬを含む。柱ＰＬは、ｚ軸に沿って延び、下端においてウェルｐｗと接し、トランジスタＭＴ、ＤＴ、およびＳＴのチャネルが形成されるチャネル領域およびボディとして機能する。柱ＰＬの上端は、導電性のプラグＣＰＰを介して導電体ＣＴと接続されている。導電体ＣＴはｙ軸に沿って延び、１つのビット線ＢＬとして機能し、ｘ軸上で別の座標に位置する導電体ＣＴと間隔を有する。柱ＰＬの側面はトンネル絶縁体（層）ＩＴにより覆われている。トンネル絶縁体ＩＴは、ウェルｐｗ上にも位置する。トンネル絶縁体ＩＴの側面は、電荷蓄積層ＣＡにより覆われている。電荷蓄積層ＣＡは、絶縁性または導電性であり、側面をブロック絶縁体（層）ＩＢにより覆われている。
各ストリングユニットＳＵにおいて、ウェルｐｗの上方に、１つの導電体ＣＳ、複数（例えば８つ）の導電体ＣＷ、および複数（例えば３つ）の導電体ＣＤが設けられている。複数の導電体ＣＳが設けられていてもよい。導電体ＣＳ、ＣＷ、およびＣＤは、この順で間隔を有してｚ軸に沿って並び、ｘ軸に沿って延び、ブロック絶縁体ＩＢと接している。導電体ＣＳは、また、ウェルｐｗの表面とともにトンネル絶縁体ＩＴを挟む。導電体ＣＳ、ＣＷ、およびＣＤは、それぞれ、選択ゲート線ＳＧＳＬ、ワード線ＷＬ０〜ＷＬ７、および選択ゲート線ＳＧＤＬとして機能する。各ストリングユニットＳＵにおいて、導電体ＣＳ、ＣＷ、およびＣＤは、このストリングユニットＳＵ中の全ての半導体柱ＰＬの側面上のブロック絶縁体ＩＢと内部において接している。
柱ＰＬ、トンネル絶縁体ＩＴ、電荷蓄積層ＣＡ、およびブロック絶縁体ＩＢのうちの導電体ＣＳ、ＣＷ、およびＣＤと交わる部分は、それぞれ選択ゲートトランジスタＳＴ、セルトランジスタＭＴ、および選択ゲートトランジスタＤＴとして機能する。柱ＰＬを共有しかつｚ軸に沿って並ぶトランジスタＳＴ、ＭＴ、およびＤＴは、１つのストリングＳＴＲを構成する。
ウェルｐｗの表面内の領域には、ｐ＋型不純物の拡散層Ｄｐが設けられている。拡散層Ｄｐは、導電性のプラグＣＰＷを介して、導電体ＣＣＷと接続されている。プラグＣＰＷは、ｘｚ面に沿って広がる。
ウェルｐｗの表面の領域内には、ｎ＋型不純物の拡散層Ｄｎがさらに設けられている。拡散層Ｄｎは、導電性のプラグＣＰＳを介して、導電体ＣＣＳと接続されている。導電体ＣＣＷは、ソース線ＣＥＬＳＲＣとして機能する。
基板ｓｕｂ上で、導電体ＣＳ、ＣＷ、ＣＤ、ＣＣＳ、およびＣＣＷ、ならびにプラグＣＰＳおよびＣＰＷが設けられていない領域は、絶縁体ＩＩＬ１を設けられている。
＜１−１−２．セルトランジスタ＞
半導体記憶装置１は、１つのセルトランジスタＭＴにおいて１ビット以上のデータを保持することができる。図４は、書き込みの結果、１セルトランジスタ当たり２ビットのデータを保持するセルトランジスタＭＴの閾値電圧の分布を示す。各セルトランジスタＭＴの閾値電圧は、保持されるデータに応じた大きさを有する。１セルトランジスタ当たり２ビットのデータの保持の場合、各セルトランジスタＭＴは、４つの閾値電圧のうちのいずれかを有し得る。
ある同じ２ビットデータを保持する複数のセルトランジスタＭＴであっても、互いに相違する閾値電圧を有し得、このため、ある同じデータを保持する複数のセルトランジスタＭＴの閾値電圧は１つの分布を形成する。最も低い分布から順に４つの分布のそれぞれに属するセルトランジスタＭＴは、それぞれ、Ｅｒレベル、Ａレベル、Ｂレベル、およびＣレベルにある。Ｅｒレベル、Ａレベル、Ｂレベル、およびＣレベルは、例えば、それぞれ“１１”データ、“０１”データ、“００”データ、および“１０”データを保持する状態として扱われる。状態と保持されるデータとの別の対応が用いられてもよい。
Ａレベル、Ｂレベル、およびＣレベルのセルトランジスタの閾値電圧は、それぞれＥｒ、Ａレベル、およびＢレベルのセルトランジスタの閾値電圧より高い。読み出し電圧ＶＡ未満の閾値電圧を有するセルトランジスタＭＴはＥｒレベルにあると判断される。読み出し電圧ＶＡ以上読み出し電圧ＶＢ未満の閾値電圧を有するセルトランジスタＭＴはＡレベルにあると判断される。読み出し電圧ＶＢ以上読み出し電圧ＶＣ未満の閾値電圧を有するセルトランジスタＭＴはＢレベルにあると判断される。読み出し電圧ＶＣ以上の閾値電圧を有するセルトランジスタＭＴはＣレベルにあると判断される。読み出し電圧ＶＡ、ＶＢ、およびＶＣ以上の閾値電圧を有するセルトランジスタＭＴは、それぞれ、制御ゲート電極において読み出し電圧ＶＡ、ＶＢ、およびＶＣを受け取っていてもオフを維持する。一方、読み出し電圧ＶＡ、ＶＢ、およびＶＣ未満の閾値電圧を有するセルトランジスタＭＴは、それぞれ、制御ゲート電極において読み出し電圧ＶＡ、ＶＢ、およびＶＣを受け取っていると、オンしている。電圧Ｖｒｅａｄは、いずれのセルトランジスタＭＴの閾値電圧よりも高い。
１セルトランジスタＭＴ当たり複数ビットのデータの保持の場合、１つのセルユニットＣＵのセルトランジスタＭＴのある同じ位置のビットのデータの組は、１つのページを構成する。１セルトランジスタＭＴ当たり２ビットのデータの保持の場合、１つのセルユニットＣＵのセルトランジスタＭＴの上位ビットのデータの組は、アッパーページを構成する。１つのセルユニットＣＵのセルトランジスタＭＴの下位ビットのデータの組は、ロワーページを構成する。
Ａレベル、Ｂレベル、およびＣレベルへの書き込みのベリファイのために、ベリファイ電圧ＡＶ、ＢＶ、およびＣＶが使用される。Ａレベル、Ｂレベル、およびＣレベルへと書き込まれる選択セルトランジスタＭＴがそれぞれベリファイ電圧ＡＶ、ＢＶ、およびＣＶ以上の大きさの閾値電圧を有していれば、当該レベルへとプログラムされるセルトランジスタＭＴへのプログラムが完了したと判断される。ベリファイ電圧ＢＶおよびＣＶは、それぞれベリファイ電圧ＡＶおよびＢＶより高い。
３ビット以上のデータも、ここまで記述された原理の拡張により１つのセルトランジスタＭＴよって保持されることが可能である。
＜１−１−３．センスアンプおよびデータラッチ＞
図５は、センスアンプ１７およびデータラッチ１９の一部の要素および接続を示す。センスアンプ１７は複数のセンスアンプ回路ＳＡＣおよび充放電回路１７ａを含む。センスアンプ回路ＳＡＣはみな同じ要素および接続を有する。１つのビット線ＢＬに１つのセンスアンプ回路ＳＡＣが接続されている。データラッチ１９は複数のデータラッチ回路セットを含む。１つのデータラッチ回路セットは、データラッチ回路ＳＤＬ、ＴＤＬ、ＡＤＬ、ＢＤＬ、およびＣＤＬを含み、１つのセンスアンプ回路ＳＡＣと接続されている。データラッチ回路セットはみな同じ要素および接続を有する。１つのデータラッチ回路セットは、さらなるデータラッチ回路を含んでいてもよい。
図５に示されるように、各センスアンプ回路ＳＡＣは、ｐ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）２１、ｎ型のＭＯＳＦＥＴ Ｔｂｌｓ、Ｔｂｌc、２４、Ｔｂｌｘ、２６、Ｔｈｌｌ、Ｔｘｘｌ、Ｔｓｔｂ、Ｔｓｅｎ、３０、３１、Ｔｂｌｑ、３３、Ｔｌｓｗ、および３５、ならびにキャパシタ４１および４２を含む。
１つのビット線ＢＬは、直列接続されたトランジスタＴｂｌｓおよびＴｂｌｃを介してノードＳＣＯＭと接続されている。トランジスタＴｂｌｓおよびＴｂｌｃは、それぞれのゲートにおいて、例えばシーケンサ１４から信号ＢＬＳおよびＢＬＣを受け取る。ノードＳＣＯＭは、直列接続されたトランジスタＴｂｌｘおよび２１を介して、電位ＶＨＳＡのノードと接続されている。トランジスタ２１はゲートにおいてノードＩＮＶ＿Ｓと接続されており、トランジスタＴｂｌｘはゲートにおいて、例えばシーケンサ１４から信号ＢＬＸを受け取る。
トランジスタ２１とトランジスタＴｂｌxが接続されているノードＳＳＲＣは、トランジスタ２４を介してノードＳＲＣＧＮＤと接続されている。トランジスタ２４は、ゲートにおいて、ノードＩＮＶ＿Ｓと接続されている。ノードＳＳＲＣはまた、トランジスタＴｈｌｌを介してノードＳＥＮと接続されている。トランジスタＴｈｌｌは、例えばシーケンサ１４から信号ＨＬＬを受ける。
ノードＳＣＯＭはまた、トランジスタ２６を介して電位ＶＬＳＡのノードと接続されている。トランジスタ２６は、ゲートにおいて、例えばシーケンサ１４から信号ＮＬＯを受け取る。
ノードＳＣＯＭはさらに、トランジスタＴｘｘｌを介してノードＳＥＮと接続されている。トランジスタＴｘｘｌは、ゲートにおいて、例えばシーケンサ１４から信号ＸＸＬを受け取る。ノードＳＥＮは、キャパシタ４２を介して信号ＣＬＫＳＡを受け取る。信号ＣＬＫＳＡは、例えばシーケンサ１４により制御される。ノードＳＥＮはまた、後述のバスＤＢＵＳとキャパシタ４１により容量結合している。
ノードＳＥＮはまた、トランジスタＴｂｌｑを介してバスＳＢＵＳと接続されている。トランジスタＴｂｌｑは、ゲートにおいて、例えばシーケンサ１４から信号ＢＬＱを受け取る。ノードＳＥＮは、さらに、直列接続されたトランジスタ３０および３１を介してノードＬＯＰと接続されている。トランジスタ３１のトランジスタ３０と反対のノード（ソース）は、ノードＬＯＰではなく接地されていてもよい。トランジスタ３０は、ゲートにおいて、例えばシーケンサ１４から信号ＬＳＬを受け取る。
ノードＬＯＰは、図６に示されるように、電位生成回路１５によって電圧を制御される。
図５に戻る。バスＳＢＵＳはまた、直列接続されたトランジスタＴｓｔｂおよびＴｓｅｎを介してノードＬＯＰと接続されている。トランジスタＴｓｔｂは、ゲートにおいて、例えばシーケンサ１４から信号ＳＴＢを受け取る。トランジスタＴｓｅｎは、ゲートにおいて、ノードＳＥＮと接続されている。
バスＳＢＵＳはまた、トランジスタ３３を介して電位ＶＨＬＢのノードと接続されている。トランジスタ３３は、ゲートにおいて、例えばシーケンサ１４から信号ＬＰＣを受け取る。
バスＳＢＵＳはさらに、トランジスタ３５を介してバスＤＢＵＳと接続されている。バスＤＢＵＳは入出力回路１２と接続されている。バスＤＢＵＳは、充放電回路１７ａにより、電圧を調整されることが可能である。充放電回路１７ａは、例えばシーケンサ１４により制御される。トランジスタ３５は、ゲートにおいて、例えばシーケンサ１４から信号ＤＳＷを受け取る。
バスＤＢＵＳはさらに、トランジスタＴｌｓｗを介して、バスＬＢＵＳと接続されている。トランジスタＴｌｓｗは、ゲートにおいて、例えばシーケンサ１４から信号ＬＳＷを受け取る。
β＝ＳおよびＴの各々の場合について、データラッチ回路βＤＬは、ｐ型ＭＯＳＦＥＴ５１β、５２β、５３β、および５４β、ならびにｎ型ＭＯＳＦＥＴ５６β、５７β、５８β、および５９βを含む。
トランジスタ５２β、５４β、５７β、および５８βの組は、クロス接続された２つのインバータ回路を構成する。すなわち、トランジスタ５１β、５２β、および５７βは、この順に、電圧ＶｄｄｓａのノードとノードＬＯＰ＿ＬＴの間に直列に接続されている。また、トランジスタ５３β、５４β、および５８βは、この順に、電圧ＶｄｄｓａのノードとノードＬＯＰ＿ＬＴの間に直列に接続されている。そして、トランジスタ５２βとトランジスタ５７βとが接続されているノードＬＡＴ＿βは、トランジスタ５４βおよび５８βの各々のゲートと接続され、トランジスタ５４βとトランジスタ５８βとが接続されているノードＩＮＶ＿βは、トランジスタ５２βおよび５７βの各々のゲートと接続されている。ノードＬＡＴ＿βは、ラッチ回路βＤＬに保持される１ビットデータに基づいて、電圧ＶｄｄｓａまたはノードＬＯＰ＿ＬＴの電圧Ｖｌｏｐｌｔを有する。ノードＩＮＶ＿βは、電圧Ｖｄｄｓａと電圧Ｖｌｏｐｌｔのうち、ノードＬＡＴ＿βの電圧と反対の電圧を有する。
ノードＬＯＰ＿ＬＴは、図６に示されるように、電位生成回路１５により電圧を制御される。
図５に戻る。ノードＬＡＴ＿βはまた、トランジスタ５６βを介してバスＳＢＵＳと接続されている。ノードＩＮＶ＿βは、トランジスタ５９βを介してバスＳＢＵＳと接続されている。
γ＝Ａ、Ｂ、およびＣの各々の場合について、データラッチ回路γＤＬは、ｐ型ＭＯＳＦＥＴ５１γ、５２γ、５３γ、および５４γ、ならびにｎ型ＭＯＳＦＥＴ５６γ、５７γ、５８γ、および５９γを含む。
トランジスタ５２γ、５４γ、５７γ、および５８γの組は、クロス接続された２つのインバータ回路を構成する。すなわち、トランジスタ５１γ、５２γ、および５７γは、この順に、電圧ＶｄｄのノードとノードＬＯＰ＿ＬＴの間に直列に接続されている。また、トランジスタ５３γ、５４γ、および５８γは、この順に、電圧ＶｄｄのノードとノードＬＯＰ＿ＬＴの間に直列に接続されている。そして、トランジスタ５２γとトランジスタ５７γとが接続されているノードＬＡＴ＿γは、トランジスタ５４γおよび５８γの各々のゲートと接続され、トランジスタ５４γとトランジスタ５８γとが接続されているノードＩＮＶ＿γは、トランジスタ５２γおよび５７γの各々のゲートと接続されている。ノードＬＡＴ＿γは、ラッチ回路γＤＬに保持される１ビットデータに基づいて、電位ＶｄｄｓａまたはノードＬＯＰ＿ＬＴの電圧Ｖｌｏｐｌｔを有する。ノードＩＮＶ＿γは、電圧Ｖｄｄｓａと電位Ｖｌｏｐｌｔのうち、ノードＬＡＴ＿γの電圧と反対の電圧を有する。電圧Ｖｄｄのノードは、電圧Ｖｄｄｓａのノードと独立しているものの、同じ電圧を有する。
ノードＬＡＴ＿γはまた、トランジスタ５６γを介してバスＳＢＵＳと接続されている。ノードＩＮＶ＿γは、トランジスタ５９γを介してバスＳＢＵＳと接続されている。
＜１−２．動作＞
図７〜図１１を参照して、半導体記憶装置１の動作が記述される。特に、書き込み中のあるレベルについてのベリファイが記述される。書き込みは、例えば、指定された１セルユニット（選択セルユニット）ＣＵにより提供される全てのページのデータを選択セルユニットＣＵのセルトランジスタ（選択セルトランジスタ）ＭＴに一括して書き込むことを含む。このような一括書き込みは、複数のプログラムループを含む。各プログラムループは、プログラムとベリファイを含む。
プログラムは、いくつかの選択セルトランジスタＭＴの閾値電圧を上昇させることを含み、選択セルユニットＣＵと接続されたワード線（選択ワード線）ＷＬにある大きさのプログラム電圧Ｖｐｇｍを印加することを含む。プログラムループの度に、プログラム電圧Ｖｐｇｍはある大きさの増分ΔＶｇｐｍ、大きくされる。以下の記述では、あるプログラムループにおいてプログラムの間に選択ワード線ＷＬに印加される、ある大きさの電圧がプログラム電圧Ｖｐｇｍと称される。すなわち、プログラム電圧Ｖｐｇｍは、相違するプログラムループにおいて相違する大きさを有する。
ベリファイは、閾値電圧を上げられる各選択セルトランジスタＭＴが、ベリファイ電圧ＡＶ、ＢＶ、およびＣＶのうち書き込まれるデータに基づく１つの目標レベルを超えているかの確認を指す。
例として、図７および以下の記述は、Ｂレベルを目標レベルとする選択セルトランジスタＭＴについてのベリファイに関する。Ｂレベル以外のレベルを目標レベルとする選択セルトランジスタＭＴについてのベリファイも、後述のワード線ＷＬに印加される電圧を除いて、以下に記述されるＢレベルについてのベリファイと同じである。
図７は、第１実施形態の半導体記憶装置１のセンスアンプ回路ＳＡＣの動作の一部を示し、ある１つのプログラムループ（第ｘプログラムループ）におけるベリファイの間のいくつかの配線に印加される電圧を時間に沿って示す。Ｂレベルのベリファイであるため、Ｂレベルへの書き込みは未完である。すなわち、ベリファイの間、選択セルユニットＣＵは、Ｂレベルへと書き込まれた選択セルトランジスタＭＴとまだＢレベルへと書き込まれていない選択セルトランジスタＭＴの両方を含んでいる。
ベリファイの間、シーケンサ１４は、選択セルユニットＣＵを含んだストリングユニット（選択ストリングユニット）ＳＵの選択ゲート線ＳＧＤＬに電圧Ｖｓｇｄを印加し続ける（図示せず）。電圧Ｖｓｇｄは、選択ゲートトランジスタＤＴをオンさせる大きさを有する。一方、シーケンサ１４は、非選択のストリングユニットＳＵの選択ゲート線ＳＧＤＬにＶｓｓ（例えば０Ｖ）を印加し続ける。また、シーケンサ１４は、選択ゲート線ＳＧＳＬにもＶｓｓを印加し続ける。また、ベリファイの間、ベリファイの対象の選択セルトランジスタＭＴと接続されたセンスアンプ回路ＳＡＣのトランジスタ２１はオンしている。
シーケンサ１４は、時刻ｔ０からベリファイの完了まで、ソース線ＣＥＬＳＲＣに電圧Ｖｃｅｌｓｒｃを印加し続ける。電圧Ｖｃｅｌｓｒｃは電圧Ｖｓｓより高い。また、シーケンサ１４は、時刻Ｔ０からベリファイの完了まで、信号ＢＬＸ、ＢＬＣ、およびＢＬＳの電圧をそれぞれ電圧Ｖｂｌｘ、Ｖｂｌｃ、およびＶｂｌｓにする。電圧Ｖｂｌｘ、Ｖｂｌｃ、およびＶｂｌｓは、電圧Ｖｓｓより高く、それぞれトランジスタＴｂｌx、Ｔｂｌc、およびＴｂｌｓが転送されるべき電圧を転送することを可能にする大きさを有する。トランジスタＴｂｌx、Ｔｂｌc、Ｔｂｌｓの電圧の転送によって、ビット線ＢＬは電圧Ｖｂｌへと充電される。
また、時刻ｔ０からベリファイの完了まで、シーケンサ１４は、選択ワード線ＷＬにＢレベルのためのベリファイ電圧ＢＶを印加する。ベリファイ電圧ＢＶ以上の閾値電圧を有する選択セルトランジスタＭＴは、ベリファイ電圧ＢＶを受け取っていても、オフを維持する。すなわち、このような選択セルトランジスタＭＴでは、チャネルは形成されず、電流（セル電流）は、ソース領域およびドレイン領域の間を不可避的なリーク電流を除いて流れない。
一方、ベリファイ電圧ＢＶより小さい閾値電圧を有する選択セルトランジスタＭＴは、ベリファイ電圧ＢＶを受け取っていると、オンしている。すなわち、このような選択セルトランジスタＭＴでは、チャネルが形成されて、セル電流が流れる。セル電流の大きさは、選択セルトランジスタＭＴがどの程度オンしているかに依存する。ベリファイ電圧ＢＶからより低い閾値電圧を有する選択セルトランジスタＭＴは、より多くのセル電流を流す。ただし、セル電流、すなわちソース領域およびドレイン領域間の電流Ｉｄｓには、セルトランジスタＭＴの特性に基づく上限がある。ベリファイ電圧ＢＶからある大きさ以上だけ低い閾値電圧を有するセルトランジスタＭＴはみな、十分に（完全に）オンしており、ある飽和したソース・ドレイン電流Ｉｄｓｓを流す。一方、十分にはオンせずに弱くオンしているセルトランジスタＭＴは、アナログ領域で動作し、電流Ｉｄｓｓより小さいソース・ドレイン電流Ｉｄｓを流す。
さらに、シーケンサ１４は、時刻ｔ０からベリファイの完了まで、非選択ワード線ＷＬに電圧Ｖｒｅａｄを印加する。
時刻ｔ１から、シーケンサ１４は、信号ＨＬＬの電圧を電圧Ｖｈｌｌにする。電圧Ｖｈｌｌは、Ｖｓｓより大きく、トランジスタＴｈｌｌが転送されるべき電圧を転送することを可能にする大きさを有する。トランジスタＴｈｌｌの転送により、ノードＳＥＮは、電圧Ｖｓｅｎに充電される。電圧Ｖｓｅｎは、電圧Ｖｓｓより高い。
時刻ｔ２から、シーケンサ１４はノードＣＬＫＳＡの電位を電圧Ｖｃｌｋｓａへと上げ、また、充放電回路１７ａを制御してバスＤＢＵＳを電圧Ｖｂｈへとプリチャージする。ノードＣＬＫＳＡは、ノードＳＥＮおよびバスＤＢＵＳと容量結合しており、よって、ノードＣＬＫＳＡおよびバスＤＢＵＳの電圧の上昇は、ノードＳＥＮの電圧を上昇させる。ノードＳＥＮと容量結合されたノード（例えばノードＣＬＫＳＡおよびバスＤＢＵＳ）の電圧の上昇を通じたノードＳＥＮの電圧の上昇は、クロックアップと称される。クロックアップにより、時刻ｔ２から、ノードＳＥＮの電圧は電圧Ｖｓｅｎ＋ΔＶ１へと上昇する。電圧ΔＶ１は、電圧Ｖｃｌｋｓａ、電圧Ｖｂｈ、およびノードＳＥＮとノードＣＬＫＳＡならびにバスＤＢＵＳとの結合容量に依存する。ノードＳＥＮの電圧Ｖｓｅｎ＋ΔＶ１により、トランジスタＴｓｅｎはオンする。
時刻ｔ３から、シーケンサ１４は、信号ＸＸＬの電圧を電圧Ｖｘｘｌにする。電圧Ｖｘｘｌは、トランジスタＴｘｘｌが転送されるべき電圧を転送することを可能にする大きさを有する。よって、ノードＳＥＮは、ノードＳＣＯＭを介して、対応するビット線ＢＬと接続される。
時刻ｔ４から、シーケンサ１４は、信号ＨＬＬの電圧を電圧Ｖｓｓに戻す。この結果、ノードＳＥＮのトランジスタＴｈｌｌを介した充電は停止し、ノードＳＥＮの電圧は、接続されているビット線ＢＬの電圧の影響を受けようになる。
時刻ｔ４から、ノードＳＥＮの電圧は、ノードＳＥＮが接続された選択セルトランジスタＭＴの閾値電圧に依存する大きさ、低下する。すなわち、ノードＳＥＮがオフしている選択セルトランジスタＭＴと接続されている場合、ノードＳＥＮの電圧（実線により示されている）はほとんど低下しない。ノードＳＥＮが十分にオンしている選択セルトランジスタＭＴと接続されている場合、ノードＳＥＮの電圧（破線により示されている）は大きく低下する。ノードＳＥＮが弱くオンしている選択セルトランジスタＭＴと接続されている場合も、ノードＳＥＮの電圧は低下する。弱くオンしている選択セルトランジスタＭＴと接続されているノードＳＥＮの代表的な電圧が、一点鎖線により示されている。ノードＳＥＮの電圧は、最小の大きさ（破線）と最大の大きさ（実線）の間の種々の大きさであり得、換言するとアナログの値を有する。
時刻ｔ６において、シーケンサ１４は、信号ＸＸＬの電圧を電圧Ｖｓｓに戻す。この結果、トランジスタＴｘｘｌがオフし、ノードＳＥＮは電気的にフローティングし、時刻ｔ６でのノードＳＥＮの電圧が、ノードＳＥＮに保存される。
時刻ｔ７において、シーケンサ１４は、ノードＣＬＫＳＡの電圧をＶｓｓに戻す。一方、バスＤＢＵＳの電圧は時刻ｔ７からも維持される。ノードＣＬＫＳＡの電圧の下降は、ノードＳＥＮの電圧を下降させる。ノードＳＥＮと容量結合しているノード（例えばノードＣＬＫＳＡ）の電圧の下降を通じたノードＳＥＮの電圧の下降は、クロックダウンと称される。クロックダウンにより、時刻ｔ７から、ノードＳＥＮの電圧は、電圧ΔＶ２低下する。電圧ΔＶ２は、電圧ΔＶ１より小さい。
クロックダウンによるノードＳＥＮの電圧の低下の量は、ノードＣＬＫＳＡの電圧およびバスＤＢＵＳの電圧により制御される。例えば、ノードＣＬＫＳＡの電圧の低下に加えて、破線により示されるようにバスＤＢＵＳの電圧も低下されることが可能である。または、破線に示されるようにノードＣＬＫＳＡの電圧が維持されて、破線により示されるようにバスＤＢＵＳの電圧が低下されることが可能である。
時刻ｔ８から、シーケンサ１４は、ノードＬＯＰおよびＬＯＰ＿ＬＴの電圧を電圧ＶＰ１へとバイアスする。電圧ＶＰ１は、現在のベリファイの対象であるＢレベルのためのベリファイ電圧ＢＶより小さいベリファイ電圧ＢＶＬ１未満の大きさの閾値電圧を有するセルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎがオフすることを可能にし、且つベリファイ電圧ＢＶＬ１以上の大きさの閾値電圧を有するセルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎがオンすることを可能にする大きさを有する。すなわち、ノードＬＯＰが電圧ＶＰ１を有することにより、トランジスタＴｓｅｎのゲート・ソース間電圧Ｖｇｓは、ノードＬＯＰが電圧Ｖｓｓの場合より低い。このため、トランジスタＴｓｅｎは、ノードＬＯＰが電圧ＶＰ１へとバイアスされている場合、バイアスされていない場合よりも、同じ電圧のゲートへの印加に対してオンしづらい。すなわち、トランジスタＴｓｅｎは、ノードＬＯＰが電圧ＶＰ１へとバイアスされている場合、ノードＳＥＮの電圧から電圧ＶＰ１を減じた値が、トランジスタＴｓｅｎの閾値電圧以上でないと、オンしない。このことが利用されて、電圧ＶＰ１は、以下のように選択される。
電圧ＶＰ１は、電圧ＢＶＬ１未満の閾値電圧を有する選択セルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎが、ノードＬＯＰの電圧が電圧ＶＰ１未満である場合にオンし、ノードＬＯＰが電圧ＶＰ１へとバイアスされている場合にオフするように決定される。このような電圧ＶＰ１が使用されることにより、図８に示されるように、ベリファイ電圧ＢＶＬ１未満の閾値電圧を有する選択セルトランジスタＭＴと電気的に接続されたトランジスタＴｓｅｎは、ノードＬＯＰが電圧Ｖｓｓの場合はオンであるが（（Ａ）を参照）、ノードＬＯＰが電圧ＶＰ１へとバイアスされている場合はオフである（（Ｄ）を参照）。一方、ベリファイ電圧ＢＶＬ１以上の閾値電圧を有する選択セルトランジスタＭＴと電気的に接続されたトランジスタＴｓｅｎは、ノードＬＯＰが電圧ＶＰ１へとバイアスされている場合もオンである（（Ｅ）および（Ｆ）を参照）。よって、トランジスタＴｓｅｎのオンまたはオフに基づいて、当該トランジスタＴｓｅｎと接続された選択セルトランジスタＭＴが電圧ＢＶＬ１以上の閾値電圧を有するか否かが判定されることが可能である。なお、ベリファイ電圧ＢＶＬ１以上の閾値電圧を有する選択セルトランジスタＭＴと電気的に接続されたトランジスタＴｓｅｎは、当然ながら、ノードＬＯＰがバイアスされていない場合でも、オンである（（Ｂ）および（Ｃ）を参照）。
図７に戻る。シーケンサ１４はまた、時刻ｔ８から、データラッチ回路ＴＤＬのトランジスタ５１Ｔ、５３Ｔ、および５６Ｔをオンさせる。この結果、トランジスタ５２Ｔ、５４Ｔ、５７Ｔ、および５８Ｔの組を含むクロス接続された２つのインバータ回路の状態が落着し、ノードＬＡＴ＿Ｔは電圧Ｖｄｄｓａを有し、ノードＩＮＶ＿Ｔは電圧ＶＰ１を有するに至る。また、ノードＬＡＴ＿Ｔと接続されたバスＳＢＵＳの電圧も電圧Ｖｄｄｓａを有するに至る。
シーケンサ１４は、ノードＬＯＰが電圧ＶＰ１を有している間に、信号ＳＴＢを時刻ｔ１１から短期間に亘って電圧Ｖｓｔｂにする。電圧Ｖｓｔｂは、トランジスタＴｓｔｂが転送されるべき電圧を転送することを可能にする大きさを有する。電圧Ｖｓｔｂの印加により、トランジスタＴｓｔｂはオンする。この結果、トランジスタＴｓｅｎのドレインはバスＳＢＵＳと電気的に接続される。
電圧Ｖｓｔｂの印加により、トランジスタＴｓｅｎが程度に関わらずオンしている場合、バスＳＢＵＳの電圧、ひいてはノードＬＡＴ＿Ｔの電圧は、電圧ＶＰ１へと下降する。こうして、ノードＬＡＴ＿Ｔでの電圧ＶＰ１は、トランジスタＴｓｅｎがオンしていることを示す情報、すなわち、当該トランジスタＴｓｅｎと接続された選択セルトランジスタＭＴが電圧ＢＶＬ１以上の閾値電圧を有していることを示す情報として、データラッチ回路ＴＤＬに保持される。
一方、トランジスタＴｓｅｎがオフしている場合、電圧Ｖｓｔｂの印加によっても、バスＳＢＵＳの電圧、ひいてはノードＬＡＴ＿Ｔの電圧は、電圧Ｖｄｄｓａを維持する。こうして、ノードＬＡＴ＿Ｔでの電圧Ｖｄｄｓａは、トランジスタＴｓｅｎがオフしていることを示す情報、すなわち、当該トランジスタＴｓｅｎと接続された選択セルトランジスタＭＴがベリファイ電圧ＢＶＬ１未満の閾値電圧を有していることを示す情報として、データラッチ回路ＴＤＬに保持される。
このように、信号ＳＴＢの電圧Ｖｓｔｂへの遷移によって信号ＳＴＢの電圧Ｖｓｔｂへの遷移の時のノードＳＥＮの電圧に基づく１ビットの情報がデータラッチ回路ＴＤＬ（またはＳＤＬ等）に保持される動作は、ストローブと称される。
シーケンサ１４は、各データラッチ回路ＴＤＬ中のデータに基づいて、ベリファイ電圧ＢＶＬ１未満の閾値電圧を有する選択セルトランジスタＭＴはベリファイＶＦＬ１にフェイルしたと判断する。一方、シーケンサ１４は、ベリファイ電圧ＢＶＬ１以上の閾値電圧を有する選択セルトランジスタＭＴはベリファイＶＦＬ１にパスしたと判断する。
時刻ｔ１８から、シーケンサ１４は、ノードＬＯＰおよびＬＯＰ＿ＬＴの電圧を電圧ＶＰｍへとバイアスする。電圧ＶＰｍは、電圧ＶＰ１より高い。また、電圧ＶＰｍは、現在のベリファイの対象であるＢレベルのためのベリファイ電圧ＢＶ未満の大きさの閾値電圧を有するセルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎがオフすることを可能にし、且つベリファイ電圧ＢＶ以上の大きさの閾値電圧を有するセルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎがオンすることを可能にする大きさを有する。すなわち、ノードＬＯＰが電圧ＶＰｍを有することにより、トランジスタＴｓｅｎのゲート・ソース間電圧Ｖｇｓは、ノードＬＯＰが電圧ＶＰ１の場合より小さい。このため、トランジスタＴｓｅｎは、ノードＬＯＰが電圧ＶＰｍへとバイアスされている場合、バイアスされていない場合よりも、同じ電圧のゲートへの印加に対してオンしづらい。すなわち、トランジスタＴｓｅｎは、ノードＬＯＰが電圧ＶＰｍへとバイアスされている場合、ノードＳＥＮの電圧から電圧ＶＰｍを減じた値が、トランジスタＴｓｅｎの閾値電圧以上でないと、オンしない。このことが利用されて、電圧ＶＰｍは、以下のように選択される。
電圧ＶＰｍは、ベリファイ電圧ＢＶＬ１以上ベリファイ電圧ＢＶ未満の閾値電圧を有する選択セルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎが、ノードＬＯＰの電圧が電圧ＶＰｍ未満である場合にオンし、ノードＬＯＰが電圧ＶＰｍへとバイアスされている場合にオフするように、決定される。このような電圧ＶＰｍが使用されることにより、図８に示されるように、まず、ベリファイ電圧ＢＶＬ１未満の閾値電圧を有する選択セルトランジスタＭＴと電気的に接続されたトランジスタＴｓｅｎはオフである（（Ｇ）を参照）。また、ベリファイ電圧ＢＶＬ１以上かつベリファイ電圧ＢＶ未満の閾値電圧を有する選択セルトランジスタＭＴと電気的に接続されたトランジスタＴｓｅｎは、ノードＬＯＰが電圧ＶＰ１へとバイアスされている場合はオンであるが（（Ｅ）を参照）、ノードＬＯＰが電圧ＶＰｍへとバイアスされている場合はオフである（（Ｈ）を参照）。一方、ベリファイ電圧ＢＶ以上の閾値電圧を有する選択セルトランジスタＭＴと電気的に接続されたトランジスタＴｓｅｎは、ノードＬＯＰが電圧ＶＰｍへとバイアスされている場合もオンである（（Ｉ）を参照）。よって、トランジスタＴｓｅｎのオンまたはオフに基づいて、当該トランジスタＴｓｅｎと接続された選択セルトランジスタＭＴがベリファイ電圧ＢＶ以上の閾値電圧を有するか否かが判定されることが可能である。
図７に戻る。シーケンサ１４はまた、時刻ｔ１８からデータラッチ回路ＳＤＬのトランジスタ５１Ｓ、５３Ｓ、および５６Ｓをオンさせる。この結果、トランジスタ５２Ｓ、５７Ｓ、５４Ｓ、および５８Ｓの組を含むクロス接続された２つのインバータ回路の状態が落着し、ノードＬＡＴ＿Ｓは電圧Ｖｄｄｓａを有し、ノードＩＮＶ＿Ｓは電圧ＶＰｍを有するに至る。また、ノードＬＡＴ＿Ｓと接続されたバスＳＢＵＳの電圧も電圧Ｖｄｄｓａを有するに至る。
シーケンサ１４は、ノードＬＯＰが電圧ＶＰｍを有している間に、信号ＳＴＢを時刻ｔ１９から短期間に亘って電圧Ｖｓｔｂにしてストローブを行う。電圧Ｖｓｔｂの印加により、トランジスタＴｓｅｎがオンしている場合、バスＳＢＵＳの電圧、ひいてはノードＬＡＴ＿Ｓの電圧は、電圧ＶＰｍへと下降する。こうして、ノードＬＡＴ＿Ｓでの電圧ＶＰｍは、トランジスタＴｓｅｎがオンしていることを示す情報、すなわち、当該トランジスタＴｓｅｎと接続された選択セルトランジスタＭＴがベリファイ電圧ＢＶ以上の閾値電圧を有していることを示す情報として、データラッチ回路ＳＤＬに保持される。
一方、トランジスタＴｓｅｎがオフしている場合、電圧Ｖｓｔｂの印加によっても、バスＳＢＵＳの電圧、ひいてはノードＬＡＴ＿Ｓの電圧は、電圧Ｖｄｄｓａを維持する。こうして、ノードＬＡＴ＿Ｓでの電圧Ｖｄｄｓａは、トランジスタＴｓｅｎがオフしていることを示す情報、すなわち、当該トランジスタＴｓｅｎと接続された選択セルトランジスタＭＴがベリファイ電圧ＢＶ未満の閾値電圧を有していることを示す情報として、データラッチ回路ＳＤＬに保持される。
ノードＬＯＰの相違する電圧での複数回のストローブは、任意の順序で行われることが可能であり、図７の順序に限られない。
シーケンサ１４は、各データラッチ回路ＳＤＬ中のデータに基づいて、ベリファイ電圧ＢＶ未満の閾値電圧を有する選択セルトランジスタＭＴはベリファイＶＦ２にフェイルしたと判断する。一方、シーケンサ１４は、ベリファイ電圧ＢＶ以上の閾値電圧を有する選択セルトランジスタＭＴはベリファイＶＦ２にパスしたと判断する。
時刻ｔ２０において、シーケンサ１４は、ノードＬＯＰおよびＬＯＰ＿ＬＴの電圧を電圧Ｖｓｓに戻す。これにより、図７のベリファイが終了する。

図９は、図７のベリファイの後の選択セルトランジスタＭＴの閾値電圧の分布を示し、第１実施形態の半導体記憶装置１の一状態を示し、Ｂレベルへと書き込まれる選択セルトランジスタＭＴの閾値の分布を示す。
図９に示されるように、ベリファイＶＦＬ１にフェイルしたと判断された選択セルトランジスタ（第１フェイルセルトランジスタ）ＭＴは、ベリファイ電圧ＢＶＬ１未満の閾値電圧を有し、選択ワード線ＷＬの電圧がベリファイ電圧ＢＶである場合、セル電流Ｉｃｌを流す。
ベリファイＶＦ２にパスしたと判断された選択セルトランジスタ（パスセルトランジスタ）ＭＴは、選択ワード線ＷＬの電圧が電圧ＢＶ以上である場合、セル電流を流す。
ベリファイＶＦＬ１にパスし、ベリファイＶＦ２にフェイルしたと判断された選択セルトランジスタＭＴは、電圧ＢＶＬ１以上かつ電圧ＢＶ未満の閾値電圧を有すると割り出される。ベリファイＶＦＬ１にパスし、ベリファイＶＦ２にフェイルしたと判断された選択セルトランジスタは、第２フェイルセルトランジスタと称される。第２フェイルセルトランジスタＭＴは、選択ワード線ＷＬの電圧がベリファイ電圧ＢＶＬ１未満である場合、セル電流を流さず、選択ワード線ＷＬの電圧がベリファイ電圧ＢＶＬ１以上である場合、セル電流を流す。第２フェイルセルトランジスタＭＴは、選択ワード線ＷＬの電圧がベリファイ電圧ＢＶである場合、セル電流Ｉｃ２を流す。セル電流Ｉｃ２はセル電流Ｉｃ１より小さい。
シーケンサ１４は、図７のベリファイが含まれる第ｘプログラムループの後、第ｘ＋１プログラムループを行う。シーケンサ１４は、第ｘ＋１プログラムループにおいて、図７のベリファイの結果に基づいてプログラムを行う。シーケンサ１４は、第１フェイルセルトランジスタ（ベリファイＶＦＬ１にフェイルした選択セルトランジスタ）ＭＴに対して、プログラムＰＧ１を行う。シーケンサ１４は、第２フェイルセルトランジスタ（ベリファイＶＦＬ１にパスし、ベリファイＶＦ２にフェイルした選択セルトランジスタ）ＭＴに対して、プログラムＰＧ２を行う。シーケンサ１４は、パスセルトランジスタ（ベリファイＶＦにパスした選択セルトランジスタ）ＭＴに対して、プログラムＰＧＩを行う。
図１０は、第１実施形態のある１つの選択セルトランジスタＭＴがある目標レベル（例えばＢレベル）のベリファイにパスするまでのフローを示す。図１０に示されるように、シーケンサ１４は、プログラムＰＧ１を行い（ステップＳ１）、次いで、ベリファイＶＦＬ１を行う（ステップＳ２）。ステップＳ１およびＳ２の組は、ある１つのプログラムループに含まれる。
シーケンサ１４は、選択セルトランジスタＭＴがベリファイＶＦＬ１にフェイルしたと判断すると（ステップＳ２のＮｏ分岐）、次のプログラムループにおいて、再びステップＳ１およびＳ２を行う。シーケンサ１４は、選択セルトランジスタＭＴがベリファイＶＦＬ１にパスしたと判断すると（ステップＳ２のＹｅｓ分岐）、次のプログラムループにおいて、ステップＳ３を行う。シーケンサ１４は、ステップＳ３において、プログラムＰＧ２を行う。次いで、シーケンサは、ベリファイＶＦを行う（ステップＳ６）。ステップＳ３およびＳ６は、ある１つのプログラムループに含まれる。
シーケンサ１４は、選択セルトランジスタＭＴがベリファイＶＦにフェイルしたと判断すると（ステップＳ６のＮｏ分岐）、次のプログラムループにおいて、再びステップＳ３およびＳ６を行う。シーケンサ１４は、選択セルトランジスタＭＴがベリファイＶＦにパスしたと判断すると（ステップＳ６のＹｅｓ分岐）、次のプログラムループにおいて、プログラムＰＧＩを行う（ステップＳ８）。シーケンサ１４は、ベリファイＶＦにパスした選択セルトランジスタＭＴに対しては、もはやさらなるベリファイを行わない。
シーケンサ１４は、ステップＳ９において、目標レベルへの書き込みが完了したかを判断する。目標レベルへの書き込みは、例えば、当該目標レベルへと書き込みされる選択セルトランジスタＭＴの総数のうち、ある割合のものがベリファイＶＦにパスしたと判断されると、完了する。目標レベルへの書き込みが完了していないと（ステップＳ９のＮｏ分岐）、シーケンサ１４は、次のプログラムループにおいて再びステップＳ８を行う。一方、目標レベルへの書き込みが完了すると（ステップＳ９のＹｅｓ分岐）、フローは終了する。
図１１は、第１実施形態の半導体記憶装置１のあるプログラムループにおけるプログラムの間のいくつかの配線の電圧を時間に沿って示す。図１１のプログラムは、プログラムＰＧ１、ＰＧ２、およびＰＧＩを含む。プログラムＰＧ１、ＰＧ２、およびＰＧＩは、図１１に示される電圧の印加によって１つの選択セルユニットＳＵに対して並行して行われる。すなわち、書き込みは選択セルユニットＣＵ中の選択セルトランジスタＭＴに対して並行して行われ、シーケンサ１４は、第１フェイルセルトランジスタＭＴ、第２フェイルセルトランジスタＭＴ、およびパスセルトランジスタＭＴに対して、それぞれプログラムＰＧ１、ＰＧ２、およびＰＧＩを並行して行う。
図１１に示されるように、シーケンサ１４は、プログラムＰＧ１、ＰＧＭ２、およびＰＧＩの間、ソース線ＣＥＬＳＲＣに電圧Ｖｓｓを印加し続ける。また、シーケンサ１４は、プログラムＰＧ１、ＰＧＭ２、およびＰＧＩの間、センスアンプ回路ＳＡＣを制御して、ベリファイＶＦＬ１にフェイルした第１フェイルセルトランジスタＭＴを含んだストリング（第１プログラム可能選択ストリング）ＳＴＲと接続されたビット線（第１プログラム可能ビット線）ＢＬに電圧Ｖｓｓを印加し続ける。
時刻ｔ４１から、シーケンサ１４は、センスアンプ回路ＳＡＣを制御して、ベリファイＶＦＬ１にパスしかつベリファイＶＦにフェイルした第２フェイルセルトランジスタＭＴを含んだストリング（第２プログラム可能ストリング）ＳＴＲと接続されたビット線（第２プログラム可能ビット線）ＢＬの電圧を電圧Ｖｑｐｗにする。電圧Ｖｑｐｗは、電圧Ｖｓｓより若干高く、電圧Ｖｄｄより低い。
シーケンサ１４はまた、時刻ｔ４１から、センスアンプ回路ＳＡＣを制御して、パスセルトランジスタＭＴを含んだストリング（プログラム禁止選択ストリング）と接続されたビット線（プログラム禁止ビット線）ＢＬの電圧を電圧Ｖｄｄにする。電圧Ｖｄｄは電圧Ｖｐｑｗより高い。
時刻ｔ４２から、シーケンサ１４は、選択ゲート線ＳＧＳＬに電圧Ｖｓｇｓを印加する。電圧Ｖｓｇｓは、電圧Ｖｓｓより大きく、選択ゲートトランジスタＳＳＴをオンさせない大きさを有する。このため、いずれのストリングＳＴＲでも、直列接続されたセルトランジスタＭＴの組はソース線ＣＥＬＳＲＣに接続されない。
また、時刻ｔ４２から、シーケンサ１４は、選択ストリングユニットＳＵの選択ゲートＳＧＤＬ線に電圧Ｖｓｇｄを印加する。電圧Ｖｓｇｄは、第１プログラム可能選択ストリングＳＴＲおよび第２プログラム可能ストリングＳＴＲ中の選択ゲートトランジスタＳＤＴをオンに維持しつつ、プログラム禁止選択ストリングＳＴＲ中の選択ゲートトランジスタＳＤＴをオフさせる大きさを有する。
電圧Ｖｓｇｄの印加の間、第１および第２プログラム可能選択ストリングＳＴＲ中の選択ゲートトランジスタＳＤＴはオンしている。このため、第１および第２プログラム可能選択ストリングＳＴＲのチャネルは、対応するビット線ＢＬと接続され続ける。この間、第１プログラム可能選択ストリングＳＴＲのチャネルは電圧Ｖｓｓを印加されている状態を維持し、第２プログラム可能ストリングＳＴＲのチャネルは電圧Ｖｑｐｗを印加されている状態を維持する。
一方、電圧Ｖｓｇｄの印加により、プログラム禁止選択ストリングＳＴＲ中の選択ゲートトランジスタＳＤＴはオンしない。このため、時刻ｔ４２から、プログラム禁止選択ストリングＳＴＲのチャネルは、対応するビット線ＢＬから切断されて電気的に浮遊している。
時刻ｔ４３から、シーケンサ１４は、選択ワード線ＷＬおよび非選択ワード線ＷＬに電圧Ｖｐａｓｓを印加する。電圧Ｖｐａｓｓは、電圧Ｖｓｓより大きく、第１およびプログラム可能選択ストリングＳＴＲでは非選択ワード線ＷＬと接続されたセルトランジスタ（非選択セルトランジスタ）ＭＴを、ビット線ＢＬからの電位を転送できる程度にオンさせるほど大きくかつ非選択セルトランジスタＭＴに対する意図せぬプログラムの発生を抑制できるほど小さい大きさを有する。さらに、電圧Ｖｐａｓｓは、プログラム禁止選択ストリングＳＴＲではセルトランジスタＭＴでの閾値上昇を抑制できる程度にカップリングによりチャネルを上昇できるほど大きい。
時刻ｔ４４から、シーケンサ１４は、選択ワード線ＷＬに電圧Ｖｐｇｍを印加する。電圧Ｖｐｇｍは、電圧Ｖｐａｓｓより高い。電圧Ｖｐｇｍの印加により、第１プログラム可能選択ストリングＳＴＲにおいて、選択ワード線ＷＬとチャネルとの間に電圧ＶｐｇｍおよびＶｓｓによる電位差が形成される。この結果、第１プログラム可能選択ストリングＳＴＲの各々の第１フェイルセルトランジスタＭＴの電荷蓄積層ＣＡに電子が注入されて、プログラムＰＧ１が行われる。
また、電圧Ｖｐｇｍの印加により、第２プログラム可能ストリングＳＴＲにおいて、選択ワード線ＷＬとチャネルとの間に電圧Ｖｐｇｍおよび電圧Ｖｑｐｗによる電位差が形成される。この結果、第２プログラム可能ストリングＳＴＲの各々の第２フェイルセルトランジスタＭＴの電荷蓄積層ＣＡに電子が注入されて、プログラムＰＧ２が行われる。第２フェイルセルトランジスタＭＴの選択ワード線ＷＬとチャネルとの間の電位差は、第１フェイルセルトランジスタＭＴの選択ワード線ＷＬとチャネルとの間の電位差より小さい。このため、プログラムＰＧ２によって第２フェイルセルトランジスタＭＴの電荷蓄積層ＣＡに注入される電子は、プログラムＰＧ１によって第１フェイルセルトランジスタＭＴの電荷蓄積層ＣＡに注入される電子より少ない。よって、第２フェイルセルトランジスタＭＴの閾値電圧の上昇は、第１フェイルセルトランジスタＭＴの閾値電圧の上昇より小さい。
一方、電圧Ｖｐａｓｓは、電圧Ｖｐｇｍより十分に小さいため、第１および第２プログラム可能選択ストリングＳＴＲにおいて、非選択ワード線ＷＬとチャネルとの間に電圧Ｖｐａｓｓと電圧Ｖｓｓによって形成される電位差は、電圧Ｖｐｇｍと電圧Ｖｓｓとの差よりも十分に小さい。このため、第１および第２プログラム可能選択ストリングＳＴＲの非選択セルトランジスタＭＴの電荷蓄積層ＣＡには電子は全くまたはほとんど注入されず、プログラムＰＧ１およびＰＧ２は抑制されるか起こらない。
また、電圧Ｖｐｇｍの印加によってもパスセルトランジスタＭＴへの電子の注入は抑制されるか起こらない。プログラム禁止選択ストリングＳＴＲは電気的に浮遊しており、よって、そのチャネルは、ワード線ＷＬへの電圧Ｖｐｇｍおよび電圧Ｖｐａｓｓの印加によって上昇し、ワード線ＷＬとの間で小さな電位差しか有しないからである。このチャネルの電位上昇によって電子の注入が抑制されているプログラムは、プログラムＰＧＩに相当する。
時刻ｔ４５において、シーケンサ１４は、選択ワード線ＷＬの電圧を電圧Ｖｐａｓｓに戻す。時刻ｔ４６において、シーケンサ１４は、第１プログラム可能ビット線ＢＬおよびプログラム禁止ビット線ＢＬ、選択ゲート線ＳＧＳＬ、および選択ストリングユニットＳＵの選択ゲート線ＳＧＤＬの電圧をＶｓｓに戻す。時刻ｔ５７において、シーケンサ１４は、選択ワード線ＷＬおよび非選択ワード線ＷＬの電圧をＶｓｓに戻す。
（利点（効果））
第１実施形態の半導体記憶装置は、高速でベリファイを完了できる。詳細は、以下の通りである。
上記のように、選択ワード線ＷＬに印加されるプログラム電圧Ｖｐｇｍは、プログラムループの度に、増分ΔＶＰＧＭ、大きくされる。増分ΔＶＰＧＭは基本的には固定されている。このため、ある選択セルトランジスタＭＴは、プログラム電圧Ｖｐｇｍの印加により、過剰に閾値電圧を上昇させされる場合がある。具体的には、あるベリファイ電圧γＶ（γは、Ａ、Ｂ、またはＣ）をわずかに下回る大きさの閾値電圧は、ベリファイ電圧γＶを大きく超える結果となり得る。このような閾値電圧は、隣のレベルにまで到達し得、このことは、誤読み出しを引き起こし得る。このような過剰な閾値電圧の上昇を抑制するために、ある選択セルトランジスタＭＴは、ベリファイフェイルの選択セルトランジスタＭＴよりも弱くプログラムされる。よって、弱くプログラムされるべき選択セルトランジスタＭＴが、ベリファイパスおよびベリファイフェイルの選択セルトランジスタの特定に加えて、特定される必要がある。すなわち、第１および第２フェイルセルトランジスタならびにパスセルトランジスタＭＴの特定が必要である。
特定のための第１方法として、選択ワード線ＷＬにベリファイ電圧γＶＬおよびγＶが順に印加され、ベリファイ電圧γＶＬおよびγＶの各々の印加の間にストローブが行われる。しかしながら、選択ワード線ＷＬは、大きな容量を要し、充電に時間がかかるため、第１および第２フェイルセルトランジスタならびにパスセルトランジスタＭＴの特定に時間を要する。
第２の方法として、ノードＳＥＮが、対応するビット線ＢＬと第１期間に亘って接続され、ストローブが行われ、第１期間より長い第２期間に亘って再度接続され、再度ストローブが行われる。第１および第２期間はトランジスタＴｘｘｌがオンしている期間によって制御され、第１および第２期間の各々に亘って図７と同様に信号ＸＸＬに電圧Ｖｘｘｌが印加される。また、第１および第２期間のいずれの間も選択ワード線ＷＬにはベリファイ電圧γＶが印加される。ベリファイ電圧γＶの印加によって、ベリファイ電圧γＶを若干下回る第２フェイルセルトランジスタＭＴはオンするものの、その程度は弱く、よってセル電流は少なく、ビット線ＢＬの電圧の低下は少ない。加えて、第１期間では、ノードＳＥＮとビット線ＢＬとが短い期間しか接続されない。このため、ノードＳＥＮにビット線ＢＬの電圧が十分に転送されない。よって、第２フェイルセルトランジスタＭＴと接続されたノードＳＥＮの電位は、十分に低下せず、対応するトランジスタＴｓｅｎはオンを維持する。
一方、第２期間では、ノードＳＥＮとビット線ＢＬとが長い期間に亘って接続されるため、ノードＳＥＮにビット線ＢＬの電圧が十分に転送され、よって、第２フェイルセルトランジスタＭＴと接続されたノードＳＥＮの電圧は十分に低下する。このため、対応するトランジスタＴｓｅｎはオフする。そして、トランジスタＴｓｅｎを第１期間ではオンを維持し、第２期間ではオフさせる選択セルトランジスタＭＴは、第２フェイルセルトランジスタと判断される。
しかしながら、第２方法は、第１方法よりは早いものの、１つのγレベルについての２回のノードＳＥＮとビット線ＢＬの接続を必要とし、依然、長時間を要する。
第１実施形態では、１つのγレベルについての１回のノードＳＥＮとビット線ＢＬの接続の後、ノードＬＯＰに電圧ＶＰ１が印加され、ストローブが行われ、ノードＬＯＰに電圧ＶＰｍが印加され、ストローブが行われる。選択ワード線ＷＬには、ノードＬＯＰのいずれの電圧の印加の間も同じベリファイ電圧γＶが印加される。しかしながら、２つのストローブの間でノードＬＯＰの電圧、ひいてはトランジスタＴｓｅｎのゲート・ソース間電圧Ｖｓｇが相違し、ノードＬＯＰの電圧がより高いと、トランジスタＴｓｅｎをオンに維持するためにノードＳＥＮはより高い電圧である必要がある。このため、弱くオンしている選択セルトランジスタＭＴは、電圧ＶＰ１の印加の間はオンを維持できても、電圧ＶＰｍの印加の間はオフし得る。このような選択セルトランジスタＭＴは、ベリファイ電圧γＶを若干下回り、より具体的には、ベリファイ電圧γＶＬ以上ベリファイ電圧γＶ未満の閾値電圧を有する。こうして、第２フェイルセルトランジスタＭＴが割り出されることが可能である。
しかも、１つのγレベルについての１回のノードＳＥＮとビット線ＢＬの接続の後の電圧ＶＰ１およびＶＰｍの印加の各々の間のストローブを通じて、第１フェイルセルトランジスタＭＴもパスセルトランジスタＭＴも並行して割り出されることが可能である。すなわち、第１フェイルセルトランジスタＭＴは、電圧ＶＰ１の印加の間のストローブの時にオフしているトランジスタＴｓｅｎと接続されており、パスセルトランジスタＭＴは、電圧ＶＰｍの印加の間のストローブの時にもオンしているトランジスタＴｓｅｎと接続されている。したがって、１つのγレベルについての１回のノードＳＥＮとビット線ＢＬの接続の後の電圧ＶＰ１およびＶＰｍの印加の各々の間のストローブを通じて、第１および第２フェイルセルトランジスタならびにパスセルトランジスタＭＴが並行して割り出されることが可能である。
また、第１実施形態によれば、選択ワード線ＷＬに印加される電圧は１つのγレベルについて１つの大きさを有する。このため、第１実施形態は、第１方法のように選択ワード線ＷＬの相違する複数の電圧への充電を要さず、第１方法より高速で完了する。第１実施形態は、ノードＶＯＰを相違する電圧に充電することを要するが、ノードＶＯＰの充電は、選択ワード線ＷＬの充電のような長時間を要しない。
さらに、第１実施形態によれば、１つのγレベルのベリファイのためにノードＳＥＮとビット線ＢＬは１回しか接続されない。このため、第１実施形態のベリファイは、第２方法より高速で完了する。
また、第１実施形態では、データラッチ回路ＳＤＬおよびＴＤＬのトランジスタ５７Ｓ、５８Ｓ、５７Ｔ、および５８ＴのソースのノードＬＯＰ＿ＬＴは、ベリファイの間、ノードＬＯＰの電圧と同様に制御される。こうすることによって、第１実施形態のノードＬＯＰの電圧の制御を通じた２つの条件の相違するベリファイの結果が、データラッチ回路ＳＤＬおよびＴＤＬに簡便に保持されることが可能である。詳細は以下の通りである。
参考用の例として、図５のトランジスタ５７δ（δはＳおよびＴの各々）および５８δのソースが電圧Ｖｓｓに固定されているとする。すると、ラッチ回路δＤＬは、保持しているデータに応じて、ノードＬＡＴ＿δにおいて電圧ＶｄｄｓａまたはＶｓｓを保持することになる。すなわち、ラッチ回路δＤＬは、バスＳＢＵＳの電圧がＶｄｄｓａかＶｓｓかに基づいて、データを保持する。そして、ストローブの結果がラッチ回路δＤＬに転送されるために、ノードＬＡＴ＿δおよびバスＳＢＵＳが電圧Ｖｄｄｓａに保持されている状態で、ストローブが行われる。ストローブの結果、トランジスタＴｓｅｎのオンまたはオフに基づいて、バスＳＢＵＳの電圧は低下するか維持する。トランジスタＴｓｅｎがオンしている場合、バスＳＢＵＳの電圧は、ノードＬＯＰの電圧ＶＰ１またはＶＰｍ（以下、各々は電圧ＶＰと称される場合がある）までしか低下しない。この状態は、ラッチ回路γＤＬによって、バスＳＢＵＳがローレベルにあると正しく判定されない可能性がある。
このような現象に対して、ストローブ後のバスＳＢＵＳの電圧ＶＰが電圧Ｖｓｓに変換され、変換れた電圧がデータラッチ回路γＤＬに転送される方法が考えられる。すなわち、ストローブの後、ノードＬＯＰが電圧Ｖｓｓとされ、次いで、トランジスタＴｂｌｑおよび３０がオンされる。この結果、バスＳＢＵＳの電圧に応じてトランジスタ３１はオンまたはオフの状態を取り、バスＳＢＵＳはトランジスタＴｂｌｑ、３０、および３１を介してＶｓｓに放電されるか、電圧Ｖｄｄｓａを維持する。すなわち、ストローブの結果が、バスＳＢＵＳに電圧ＶｄｄｓａまたはＶｓｓとして表れることになる。
しかしながら、この手法によると、トランジスタＴｂｌｑのオンによって、ノードＳＥＮに保持されていた電圧が失われる。
第１実施形態によれば、ノードＬＯＰ＿ＬＴは、ベリファイの間、ノードＬＯＰの電圧と同様に制御される。このため、ラッチ回路γＤＬは、バスＳＢＵＳの電圧Ｖｄｄｓａまたは電圧ＶＰに基づいて、正しくデータを保持できる。しかも、参考例の手法のようにストローブの結果に基づくバスＳＢＵＳの電圧ＶＰが電圧Ｖｓｓへと変換される必要はない。このため、ノードＳＥＮの電圧は破壊されず、大きさの相違する複数の電圧ＶＰとノードＳＥＮの電圧とによる２回のストローブの実現が可能である。
（第２実施形態）
第２実施形態は、センスアンプ１７およびデータラッチ１９の詳細の点で、第１実施形態と異なる。以下、第１実施形態と異なる点が主に記述される。
図１２は、第２実施形態のセンスアンプ１７およびデータラッチ１９の一部を示す。第２実施形態では、センスアンプ回路ＳＡＣ、およびデータラッチ回路ＳＤＬ、ＴＤＬ、ＡＤＬ、ＢＤＬ、ならびにＣＤＬの詳細が、第１実施形態のものと異なる。センスアンプ回路ＳＡＣはみな、図１２に示される要素および接続を有する。β＝ＳおよびＴの各々の場合について、データラッチ回βＤＬはみな図１２に示される要素および接続を有する。γ＝Ａ、Ｂ、およびＣの各々の場合について、データラッチ回γＤＬはみな、図１２に示される要素および接続を有する。
図１２に示されるように、バスＬＢＵＳは、直列接続されたｎ型ＭＯＳＦＥＴ ＴｓｅｔおよびＴｓｂｕｓを介して接地されている（電圧Ｖｓｓのノードと接続されている）。トランジスタＴｓｅｔはゲートにおいて、例えばシーケンサ１４から信号ＳＥＴを受け取る。トランジスタＴｓｂｕｓは、ゲートにおいてバスＳＢＵＳに接続されている。
トランジスタ３１のゲートは、バスＬＢＵＳに接続されている。トランジスタ５７Ｓ、５８Ｓ、５７Ｔ、および５８Ｔの各々のソースは、接地されている。トランジスタ５７Ａ、５８Ａ、５７Ｂ、５８Ｂ、５７Ｃ、および５８Ｃの各々のソースは、抵抗素子３９を介してバスＬＢＵＳに接続されている。
ベリファイの間の配線の電圧は、図１３に示されている。ベリファイの間、トランジスタＴｌｓｗはオフに維持されている。図１３は、ある１つのプログラムループにおけるベリファイの間のいくつかの配線に印加される電圧を時間に沿って示す。
図１３に示されるように、時刻ｔ１１からのストローブの後、時刻ｔ１１＿１において、シーケンサ１４は、信号ＳＥＴの電圧を電圧Ｖｓｅｔにする。電圧Ｖｓｅｔは、トランジスタＴｓｅｔが転送されるべき電圧を転送することを可能にする大きさを有する。電圧Ｖｓｅｔの印加によりトランジスタＴｓｅｔはオンする。この結果、バスＳＢＵＳが電圧Ｖｄｄｓａを有していれば、トランジスタＴｓｂｕｓがオンして、バスＬＢＵＳは電圧Ｖｓｓへと引かれる。そして、バスＬＢＵＳの電圧Ｖｓｓは、トランジスタ５９Ｓを介してノードＩＮＶ＿Ｓを電圧Ｖｓｓへと引き、結果、ノードＬＡＴ＿Ｓに電圧Ｖｄｄｓａが保持される。
一方、バスＳＢＵＳが電圧ＶＰ１を有していれば、トランジスタＴｓｂｕｓはオフを維持し、バスＬＢＵＳは電圧Ｖｄｄｓａを維持する。そして、バスＬＢＵＳの電圧Ｖｄｄｓａは、トランジスタ５９Ｓを介してノードＩＮＶ＿Ｓを電圧Ｖｄｄｓａに維持し、結果、ノードＬＡＴ＿Ｓに電圧Ｖｓｓが保持される。
時刻ｔ４３からのストローブは、ノードＬＯＰの電圧が異なるのみで、時刻ｔ１１からのストローブと同じであるり、時刻ｔ１９＿１からの信号ＳＥＴの電圧Ｖｓｅｔへの遷移を含む。
第２実施形態においても、第１実施形態と同じく、選択ワード線ＷＬに印加される電圧は１つのレベルを有し、かつ１つのγレベルのためにノードＳＥＮとビット線ＢＬは１回しか接続されない。このため、第１実施形態と同じ利点を得られる。
また、第２実施形態によれば、トランジスタ５７δおよび５８δのソースは接地されており、第１実施形態のように電位を制御されない。このため、第１実施形態より、回路の接続および制御が簡単である。
（第３実施形態）
第３実施形態では、セルトランジスタＭＴは、ベリファイによって第１および第２実施形態よりも多くの類に分類される。
第３実施形態の半導体記憶装置１は、第１実施形態のものと同じ要素および接続を有する。ただし、第３実施形態では、半導体記憶装置１は、以下に記述される動作を行えるように構成されている。以下、第１実施形態と異なる点が主に記述される。
（動作）
図１４は、図７（第１実施形態）と同様に、第３実施形態の半導体記憶装置１での第ｘプログラムループにおけるベリファイの間のいくつかの配線に印加される電圧を時間に沿って示す。図１４および以下の記述も、Ｂレベルへと書き込まれる選択セルトランジスタＭＴについてのベリファイに関する。また、図１４は、図７では描かれているソース線ＣＥＬＳＲＣ、信号ＢＬＸ、ＢＬＣ、およびＢＬＳ、ビット線ＢＬ、非選択ワード線ＷＬの、信号ＨＬＬおよびＣＬＫＳＡ、バスＤＢＵＳ、ならびに信号ＸＸＬの電圧についての描写を含んでいない。しかしながら、図１４のベリファイにおいても、これらの省略された電圧および信号は、図７のものと同じ波形を有する。
時刻ｔ４から、ノードＳＥＮの電圧は、ノードＳＥＮが接続された選択セルトランジスタＭＴの閾値電圧に依存する大きさ、低下する。図１４では、弱くオンしている選択セルトランジスタＭＴと接続されているノードＳＥＮの２つの電圧が、一点鎖線および二点鎖線により示されている。二点鎖線の波形は、総じて、一点鎖線の波形より高い値を有する。
時刻ｔ１２から、シーケンサ１４は、ノードＬＯＰおよびＬＯＰ＿ＬＴの電圧を電圧ＶＰ２へとバイアスする。電圧ＶＰ２は、電圧ＶＰ１より高く電圧ＶＰｍより低い。また、電圧ＶＰ２は、ベリファイ電圧ＢＶＬ２未満の大きさの閾値電圧を有するセルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎがオフすることを可能にし、且つベリファイ電圧ＢＶＬ２以上の大きさの閾値電圧を有するセルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎがオンすることを可能にする大きさを有する。すなわち、ノードＬＯＰが電圧ＶＰ２を有することにより、トランジスタＴｓｅｎのゲート・ソース間電圧Ｖｇｓは、ノードＬＯＰが電圧ＶＰ１の場合より小さい。このため、トランジスタＴｓｅｎは、ノードＬＯＰが電圧ＶＰ２へとバイアスされている場合、ノードＳＥＮの電圧から電圧ＶＰ２を減じた値が、トランジスタＴｓｅｎの閾値電圧以上でないと、オンしない。このことが利用されて、電圧ＶＰ２は、以下のように選択される。
ベリファイ電圧ＢＶＬ１以上ベリファイ電圧ＢＶＬ２未満の閾値電圧を有する選択セルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎが、ノードＬＯＰの電圧が電圧ＶＰ２未満である場合にオンし、ノードＬＯＰが電圧ＶＰ２へとバイアスされている場合にオフするように、電圧ＶＰ２が決定される。このような電圧ＶＰ２が使用されることにより、ベリファイ電圧ＢＶＬ１以上かつベリファイ電圧ＢＶＬ２未満の閾値電圧を有する選択セルトランジスタＭＴは、ノードＬＯＰが電圧ＶＰ１へとバイアスされている場合はオンであるが、ノードＬＯＰが電圧ＶＰ２へとバイアスされている場合はオフである。一方、ベリファイ電圧ＢＶＬ２以上の閾値電圧を有する選択セルトランジスタＭＴは、ノードＬＯＰが電圧ＶＰ２へとバイアスされている場合もオンである。よって、トランジスタＴｓｅｎのオンまたはオフに基づいて、当該トランジスタＴｓｅｎと接続された選択セルトランジスタＭＴがベリファイ電圧ＢＶＬ１以上かつベリファイ電圧ＢＶＬ２未満の閾値電圧を有するか否かが判定されることが可能である。
シーケンサ１４は、ノードＬＯＰが電圧ＶＰ２を有している間に、信号ＳＴＢを時刻ｔ１３から短期間に亘って電圧Ｖｓｔｂにしてストローブを行う。ストローブの結果は、データラッチ１９中のさらなるデータラッチ回路（例えば図示せぬデータラッチ回路ＲＤＬ）に保持される。
シーケンサ１４は、各データラッチ回路ＲＤＬ中のデータに基づいて、電圧ＢＶＬ２未満の閾値電圧を有する選択セルトランジスタＭＴはベリファイＶＦ２にフェイルしたと判断する。一方、シーケンサ１４は、電圧ＢＶＬ２以上の閾値電圧を有する選択セルトランジスタＭＴはベリファイＶＦ２にパスしたと判断する。
時刻ｔ１８から、シーケンサ１４は、ノードＬＯＰおよびＬＯＰ＿ＬＴの電圧を電圧ＶＰｍへとバイアスする。電圧ＶＰｍは、第１実施形態に記述された特徴に加えて、以下の条件を満たすように選択される。
ベリファイ電圧ＢＶＬ２以上電圧ＢＶ未満の閾値電圧を有する選択セルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎが、ノードＬＯＰが電圧ＶＰｍへとバイアスされていない場合にオンし、ノードＬＯＰが電圧ＶＰｍへとバイアスされている場合にオフするように、電圧ＶＰｍが決定される。このような電圧ＶＰｍが使用されることにより、ベリファイ電圧ＢＶＬ２以上かつベリファイ電圧ＢＶ未満の閾値電圧を有する選択セルトランジスタＭＴは、ノードＬＯＰが電圧ＶＰｍへとバイアスされている場合はオンであるが、ノードＬＯＰが電圧ＶＰｍへとバイアスされている場合はオフである。一方、ベリファイ電圧ＢＶ以上の閾値電圧を有する選択セルトランジスタＭＴは、ノードＬＯＰが電圧ＶＰｍへとバイアスされている場合もオンである。よって、トランジスタＴｓｅｎのオンまたはオフに基づいて、当該トランジスタＴｓｅｎと接続された選択セルトランジスタＭＴがベリファイ電圧ＢＶＬ２以上かつベリファイ電圧ＢＶ未満の閾値電圧を有するか否かが判定されることが可能である。
シーケンサ１４は、ノードＬＯＰが電圧ＶＰｍを有している間に、信号ＳＴＢを時刻ｔ１９から短期間に亘って電圧Ｖｓｔｂにしてストローブを行う。ストローブの結果は、データラッチ回路ＳＤＬに保持される。
シーケンサ１４は、各データラッチ回路ＳＤＬ中のデータに基づいて、電圧ＢＶ未満の閾値電圧を有する選択セルトランジスタＭＴはベリファイＶＦにフェイルしたと判断する。一方、シーケンサ１４は、ベリファイ電圧ＢＶ以上の閾値電圧を有する選択セルトランジスタＭＴはベリファイＶＦにパスしたと判断する。
図１５は、図１４のベリファイの後の選択セルトランジスタＭＴの閾値電圧の分布を示し、第１実施形態の半導体記憶装置１の一状態を示し、Ｂレベルへと書き込まれる選択セルトランジスタＭＴの閾値の分布を示す。図１５は、図９に類似する。
図１５に示されるように、第３実施形態では、第２フェイルセルトランジスタＭＴは、ベリファイＶＦＬ１にパスし、ベリファイＶＦ２にフェイルしたと判断された選択セルトランジスタＭＴを指す。
ベリファイＶＦ２にパスし、ベリファイＶＦにフェイルしたと判断された選択セルトランジスタＭＴは、電圧ＢＶＬ２以上かつ電圧ＢＶ未満の閾値電圧を有すると割り出される。ベリファイＶＦ２にパスし、ベリファイＶＦにフェイルしたと判断された選択セルトランジスタは、第３フェイルセルトランジスタと称される。第３フェイルセルトランジスタＭＴは、選択ワード線ＷＬの電圧が電圧ＢＶＬ２未満である場合、セル電流を流さず、選択ワード線ＷＬの電圧が電圧ＢＶＬ２以上である場合、セル電流を流す。第３フェイルセルトランジスタＭＴは、選択ワード線ＷＬの電圧がベリファイ電圧ＢＶである場合、セル電流Ｉｃ３を流す。セル電流Ｉｃ３はセル電流Ｉｃ２より小さい。
シーケンサ１４は、図１４のベリファイが含まれる第ｘプログラムループの後、第ｘ＋１プログラムループを行う。シーケンサ１４は、第ｘ＋１プログラムループにおいて、図１４のベリファイの結果に基づいてプログラムを行う。シーケンサ１４は、第１フェイルセルトランジスタ（ベリファイＶＦＬ１にフェイルした選択セルトランジス）ＭＴに対して、プログラムＰＧ１を行う。シーケンサ１４は、第２フェイルセルトランジスタ（ベリファイＶＦＬ１にパスし、ベリファイＶＦＬ２にフェイルした選択セルトランジスタ）ＭＴに対して、プログラムＰＧ２を行う。シーケンサ１４は、第３フェイルセルトランジスタ（ベリファイＶＦＬ２にパスし、ベリファイＶＦにフェイルした選択セルトランジスタ）ＭＴに対して、プログラムＰＧ３を行う。シーケンサ１４は、パスセルトランジスタ（ベリファイＶＦにパスした選択セルトランジスタ）ＭＴに対して、プログラムＰＧＩを行う。
図１６は、第３実施形態のある１つの選択セルトランジスタＭＴについてのある目標レベル（例えばＢレベル）のベリファイにパスするまでのフローを示す。図１６は、図１０に類似する。
図１６に示されるように、シーケンサ１４は、ステップＳ３の後、ベリファイＶＦＬ２を行う（ステップＳ４）。ステップＳ３およびＳ４の組は、ある１つのプログラムループに含まれる。
シーケンサ１４は、選択セルトランジスタＭＴがベリファイＶＦＬ２にフェイルしたと判断すると（ステップＳ４のＮｏ分岐）、次のプログラムループにおいて、再びステップＳ３およびＳ４を行う。シーケンサ１４は、選択セルトランジスタＭＴがベリファイＶＦＬ２にパスしたと判断すると（ステップＳ４のＹｅｓ分岐）、次のプログラムループにおいて、ステップＳ５を行う。シーケンサ１４は、ステップＳ５において、プログラムＰＧ３を行う。次いで、シーケンサは、ベリファイＶＦを行う（ステップＳ６）。ステップＳ５およびＳ６は、ある１つのプログラムループに含まれる。
シーケンサ１４は、ステップＳ６において、選択セルトランジスタＭＴがベリファイＶＦにパスしたと判断すると（Ｙｅｓ分岐）、ステップＳ８に移行する。
図１７は、第３実施形態の半導体記憶装置１のあるプルグラムループにおけるプログラムの間のいくつかの配線の電圧を時間に沿って示す。図１７のプログラムは、プログラムＰＧ１、ＰＧ２、ＰＧ３、およびＰＧＩを含む。プログラムＰＧ１、ＰＧ２、ＰＧ３、およびＰＧＩは、図１７に示される電圧の印加によって１つの選択セルユニットＳＵに対して並行して行われる。すなわち、シーケンサ１４は、第１フェイルセルトランジスタ、第２フェイルセルトランジスタ、第３フェイルセルトランジスタ、およびパスセルトランジスタＭＴに対して、それぞれプログラムＰＧ１、ＰＧ２、ＰＧ３、およびＰＧＩを並行して行う。
図１７は、図１１に類似し、ベリファイＶＦＬ２にパスしかつベリファイＶＦにフェイルした第３フェイルセルトランジスタＭＴを含んだストリング（第３プログラム可能ストリング）ＳＴＲと接続されたビット線（第３プログラム可能ビット線）ＢＬの電圧が描写されている点で、図１１と相違する。
具体的には、時刻ｔ４１から、シーケンサ１４は、センスアンプ回路ＳＡＣを制御して、第３プログラム可能ビット線ＢＬの電圧を電圧Ｖｑｐｗ２にする。電圧Ｖｑｐｗ２は、電圧Ｖｐｑｗより高く、電圧Ｖｄｄより低い。
時刻ｔ４４からの電圧Ｖｐｇｍの印加により、第３プログラム可能ストリングＳＴＲにおいて、選択ワード線ＷＬとチャネルとの間に電圧ＶｐｇｍおよびＶｑｐｗ２による電位差が形成される。この結果、第３プログラム可能ストリングＳＴＲの各々の第３フェイルセルトランジスタＭＴの電荷蓄積層ＣＡに電子が注入されて、プログラムＰＧ３が行われる。第３フェイルセルトランジスタＭＴの選択ワード線ＷＬとチャネルとの間の電位差は、第２フェイルセルトランジスタＭＴの選択ワード線ＷＬとチャネルとの間の電位差より小さい。このため、プログラムＰＧ３によって第３フェイルセルトランジスタＭＴの電荷蓄積層ＣＡに注入される電子は、プログラムＰＧ２によって第２フェイルセルトランジスタＭＴの電荷蓄積層ＣＡに注入される電子より少ない。よって、第３フェイルセルトランジスタＭＴの閾値電圧の上昇は、第２フェイルセルトランジスタＭＴの閾値電圧の上昇より小さい。
時刻ｔ４５において、シーケンサ１４は、第３プログラム可能ビット線ＢＬの電圧をＶｓｓに戻す。
ここまで記述された原理の拡張により、選択セルトランジスタＭＴは、５つ以上の類へと分類されることが可能である。
（利点（効果））
第３実施形態においても、第１実施形態と同じく、選択ワード線ＷＬに印加される電圧は１つのレベルを有し、かつ１つのγレベルのためにノードＳＥＮとビット線ＢＬは１回しか接続されない。このため、第１実施形態と同じ利点を得られる。
さらに、第３実施形態では、ベリファイ電圧γＶＬとベリファイ電圧γＶとの間の閾値電圧を有する選択セルトランジスタＭＴは、より低い閾値電圧を有する第２フェイルセルトランジスタＭＴまたはより高い閾値電圧を有する第３フェイルセルトランジスタＭＴに分類される。第２フェイルセルトランジスタＭＴへのプログラムＰＧ３の条件と、第３フェイルセルトランジスタＭＴへのプログラムＰＧ３の条件を変えることにより、選択セルトランジスタＭＴの閾値のより緻密な上昇の制御が可能である。しかも、第１〜第３フェイルセルトランジスタＭＴおよびパスセルトランジスタＭＴの割り出しは、ノードＬＯＰへの３つの電圧の印加と３回のストローブにより可能であり、第１実施形態で参考用に記述されたような方法が適用された場合よりも高速に完了されることが可能である。
（変形例）
図１８は、図７（第１実施形態）と同様に、第３実施形態の変形例の半導体記憶装置１での第ｘプログラムループにおけるベリファイの間のいくつかの配線に印加される電圧を時間に沿って示す。図１８および以下の記述も、Ｂレベルへと書き込まれる選択セルトランジスタＭＴについてのベリファイに関する。また、図１８においても、ソース線ＣＥＬＳＲＣ、信号ＢＬＸ、ＢＬＣ、およびＢＬＳ、ビット線ＢＬ、非選択ワード線ＷＬの、信号ＨＬＬおよびＣＬＫＳＡ、バスＤＢＵＳ、ならびに信号ＸＸＬの電圧は、図７のものと同じ波形を有する。
変形例では、電圧ＶＰ１は、ベリファイ電圧ＡＶＬ未満の閾値電圧を有する選択セルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎが、ノードＬＯＰがベリファイ電圧ＶＰ１へとバイアスされていない場合にオンし、ノードＬＯＰが電圧ＶＰ１へとバイアスされている場合にオフするように、決定される。ベリファイ電圧ＡＶＬは、ベリファイ電圧ＡＶより低い。
また、変形例では、電圧ＶＰ２は、ベリファイ電圧ＡＶＬ以上ベリファイ電圧ＡＶ未満の閾値電圧を有する選択セルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎが、ノードＬＯＰが電圧ＶＰ２へとバイアスされていない場合にオンし、ノードＬＯＰが電圧ＶＰ２へとバイアスされている場合にオフするように、決定される。
また、電圧ＶＰ３が、以下のように選択される。電圧ＶＰ３は、ベリファイ電圧ＡＶ以上ベリファイ電圧ＢＶＬ未満の閾値電圧を有する選択セルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎが、ノードＬＯＰの電圧が電圧ＶＰ３未満である場合にオンし、ノードＬＯＰが電圧ＶＰ３へとバイアスされている場合にオフするように、決定される。
さらに、変形例では、電圧ＶＰｍは、ベリファイ電圧ＢＶＬ以上ベリファイ電圧ＢＶ未満の閾値電圧を有する選択セルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎが、ノードＬＯＰの電圧が電圧ＶＰｍ未満である場合にオンし、ノードＬＯＰが電圧ＶＰｍへとバイアスされている場合にオフするように、決定される。
以上のような電圧ＶＰ１、ＶＰ２、ＶＰ３、およびＶＰｍが使用されることにより、ベリファイ電圧ＡＶＬ未満、ベリファイ電圧ＡＶＬ以上かつベリファイ電圧ＡＶ未満、ベリファイ電圧ＡＶ以上ベリファイ電圧ＢＶＬ未満、ベリファイ電圧ＢＶＬ以上ベリファイ電圧ＢＶ未満、ベリファイ電圧ＢＶ以上の計５つの範囲に属する閾値電圧を有する選択セルトランジスタＭＴが割り出されることが可能である。そして、割り出しは、少なくともＡレベルまたはＢレベルを目標レベルとする選択セルトランジスタＭＴに対して行われる。
ベリファイ電圧ＡＶＬ未満の閾値電圧を有する選択セルトランジスタＭＴは、ベリファイＶＦＬ１にフェイルしたと判断される。ベリファイ電圧ＡＶＬ以上かつベリファイ電圧ＡＶ未満の閾値電圧を有する選択セルトランジスタＭＴは、ベリファイＶＦＬ１にパスしベリファイＶＦＬ２にフェイルしたと判断される。ベリファイ電圧ＡＶ以上ベリファイ電圧ＢＶＬ未満の閾値電圧を有する選択セルトランジスタＭＴは、ベリファイＶＦＬ２にパスしベリファイＶＦＬ３にフェイルしたと判断される。ベリファイ電圧ＢＶＬ以上ベリファイ電圧ＢＶ未満の閾値電圧を有する選択セルトランジスタＭＴは、ベリファイＶＦＬ３にパスしベリファイＶＦにフェイルしたと判断される。ベリファイ電圧ＢＶ以上の閾値電圧を有する選択セルトランジスタＭＴは、ベリファイＶＦにパスしたと判断される。
図１９に示されるように、ベリファイＶＦＬ１にパスしベリファイＶＦＬ２にフェイルした選択セルトランジスタＭＴは、選択ワード線ＷＬの電圧がベリファイ電圧ＡＶＬ以上である場合、対応するセル電流を流す。ベリファイＶＦＬ２にパスしベリファイＶＦＬ３にフェイルした選択セルトランジスタＭＴは、選択ワード線ＷＬの電圧がベリファイ電圧ＡＶ以上である場合、対応するセル電流を流す。ベリファイＶＦＬ３にパスしベリファイＶＦにフェイルした選択セルトランジスタＭＴは、選択ワード線ＷＬの電圧がベリファイ電圧ＢＶＬ以上である場合、対応するセル電流を流す。ベリファイＶＦにパスした選択セルトランジスタＭＴは、ベリファイＶＦにパスしたと判断される。選択ワード線ＷＬの電圧がベリファイ電圧ＢＶ以上である場合、対応するセル電流を流す。
第ｘ＋１プログラムループにおいて、シーケンサ１４は、割り出された範囲と目標レベルの組合せに基づいて、プログラムＰＧ１、ＰＧ２、またはＰＧＩを選択セルトランジスタに対して行う。詳細は、以下の通りである。
シーケンサ１４は、ベリファイ電圧ＡＶＬ未満の閾値電圧を有する選択セルトランジスタＭＴに対してプログラムＰＧ１を行う。
シーケンサ１４は、ベリファイ電圧ＡＶＬ以上ベリファイ電圧ＡＶ未満の閾値電圧を有する選択トランジスタＭＴのうち、Ａレベルを目標レベルとするものに対してはプログラムＰＧ２を行い、Ｂレベルを目標レベルとするものに対してはＰＧ１を行う。
シーケンサ１４は、ベリファイ電圧ＡＶ以上ベリファイ電圧ＢＶＬ未満の閾値電圧を有する選択トランジスタＭＴのうち、Ａレベルを目標レベルとするものに対してはプログラムＰＧＩを行い、Ｂレベルを目標レベルとするものに対してはＰＧ１を行う。
シーケンサ１４は、ベリファイ電圧ＢＶＬ以上ベリファイ電圧ＢＶ未満の閾値電圧を有する選択セルトランジスタＭＴのうち、Ａレベルを目標レベルとするものに対してはプログラムＰＧＩを行い、Ｂレベルを目標レベルとするものに対してはＰＧ２を行う。
シーケンサ１４は、ベリファイ電圧ＢＶ以上の閾値電圧を有する選択セルトランジスタＭＴに対してプログラムＰＧＩを行う。
変形例によれば、１つのγレベルのベリファイ電圧γＶがワード線ＷＬに印加されている間に、γレベル、およびγレベルより１つ低いεレベルのベリファイが完了でき、かつ目標レベルを若干下回る選択セルトランジスタＭＴが検出されることも可能である。よって、効率よく、ベリファイが行われることが可能である。
（第４実施形態）
第４実施形態は、センスアンプ回路ＳＡＣおよびデータラッチ回路ＳＤＬの詳細の点で第１実施形態と異なる。以下、第１実施形態と異なる点が主に記述される。
図２０は、第４実施形態のセンスアンプ１７およびデータラッチ１９の一部を示す。センスアンプ回路ＳＡＣはみな、図２０に示される要素および接続を有する。β＝ＳおよびＴの各々の場合について、データラッチ回βＤＬはみな図２０に示される要素および接続を有する。
図２０に示されるように、各センスアンプ回路ＳＡＣは、ｐ型のＭＯＳＦＥＴ２１、Ｔｓｔｂ２、Ｔｓｅｎ２、ｎ型のＭＯＳＦＥＴ Ｔｂｌｓ、Ｔｂｌc、Ｔｂｌｘ、Ｔｈｌｌ、Ｔｘｘｌ、およびＴｂｌｑ、ならびにキャパシタ４１および４２を含む。
１つのビット線ＢＬ、トランジスタ２１、Ｔｂｌｓ、Ｔｂｌｃ、Ｔｂｌｘ、Ｔｈｌｌ、Ｔｘｘｌ、およびＴｂｌｑ、ならびにキャパシタ４２の接続は、第１実施形態（図５）と同じである。ノードＳＥＮは、トランジスタＴｓｅｎ２のゲートと接続されている。トランジスタＴｓｅｎ２のドレインはノードＬＡＴ＿Ｓと接続されている。トランジスタＴｓｅｎ２はトランジスタＴｓｔｂと直列に接続されている。トランジスタＴｓｔｂ２のソースは、ノードＬＯＰである。トランジスタＴｓｔｂ２は、ゲートにおいて信号ＳＴＢを受け取る。
各データラッチ回路ＳＤＬは、トランジスタ５１Ｓ、５２Ｓ、５３Ｓ、５４Ｓ、５６Ｓ、５７Ｓ、５８Ｓ、および５９Ｓを含む。各データラッチ回路ＳＤＬは、さらに、ｐ型のＭＯＳＦＥＴ ５５Ｓおよびｎ型のＭＯＳＦＥＴ ６０Ｓを含む。トランジスタ５５Ｓは、トランジスタ５９Ｓと並列に接続されている。トランジスタ５８Ｓのソースは、接地されている。トランジスタ５７Ｓのソースは、トランジスタ６０Ｓを介して接地されている。トランジスタ５６Ｓおよび５９Ｓのそれぞれのソースは、バスＳＢＵＳに接続されている。
各データラッチ回路ＴＤＬにおいて、トランジスタ５７Ｔおよび５８Ｔのそれぞれのソースは、接地されている。トランジスタ５６Ｔおよび５９ＴのそれぞれのソースはバスＳＢＵＳと接続されている。
図２１は、図７（第１実施形態）と同様に、第４実施形態の半導体記憶装置１での第ｘプログラムループにおけるベリファイの間のいくつかの配線に印加される電圧を時間に沿って示す。時刻ｔ５０、ｔ５１、ｔ５２、ｔ５３、ｔ５４、ｔ５６、ｔ５７、ｔ５８、ｔ６１、ｔ６８、ｔ６９、およびｔ７０は、それぞれ、時刻ｔ０、ｔ１、ｔ２、ｔ３、ｔ４、ｔ６、ｔ７、ｔ８、ｔ１１、ｔ１８、ｔ１９、およびｔ２０に対応する。例として、図２１および以下の記述は、Ｂレベルを目標レベルとする選択セルトランジスタＭＴについてのベリファイに関する。
時刻ｔ５０において、ノードＬＯＰの電圧および信号ＳＴＢの電圧は電圧Ｖｄｄｓａとされている。
時刻ｔ５１から時刻ｔ５７までの動作は、時刻ｔ１から時刻ｔ７までの動作とそれぞれ同じである。
時刻ｔ５８から、シーケンサ１４は、ノードＬＯＰの電圧を電圧ＶＰＰｓへとバイアスする。電圧ＶＰＰｓは、電圧Ｖｄｄｓａより低い。より具体的には、電圧ＶＰＰｓは、ベリファイ電圧ＢＶ未満の大きさの閾値電圧を有するセルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎ２がオンすることを可能にし、且つベリファイ電圧ＢＶ以上の大きさの閾値電圧を有するセルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎ２がオフすることを可能にする大きさを有する。このような電圧ＶＰＰｓが使用されることにより、ベリファイ電圧ＢＶ未満の閾値電圧を有する選択セルトランジスタＭＴと電気的に接続されたトランジスタＴｓｅｎ２はオンである。一方、ベリファイ電圧ＢＶ以上の閾値電圧を有する選択セルトランジスタＭＴと電気的に接続されたトランジスタＴｓｅｎ２はオフである。よって、トランジスタＴｓｅｎ２のオンまたはオフに基づいて、当該トランジスタＴｓｅｎ２と接続された選択セルトランジスタＭＴがベリファイ電圧ＢＶ以上の閾値電圧を有するか否かが判定されることが可能である。
シーケンサ１４は、ノードＬＯＰが電圧ＶＰＰｓを有している間に、信号ＳＴＢを時刻ｔ６１から短期間に亘って電圧Ｖｓｓにして、ストローブを行う。ストローブにより、トランジスタＴｓｅｎ２の状態に基づく電圧が、ノードＬＡＴ＿Ｓにおいてデータラッチ回路ＳＤＬによって保持される。次いで、データラッチ回路ＳＤＬに保持されているデータは、バスＳＢＵＳを介してデータラッチ回路ＴＤＬに転送される。
時刻ｔ６８から、シーケンサ１４は、ノードＬＯＰの電圧を電圧ＶＰＰ１へとバイアスする。電圧ＶＰＰ１は、電圧ＶＰＰｓより高く、電圧Ｖｄｄｓａより低い。より具体的には、電圧ＶＰＰ１は、ベリファイ電圧ＢＶＬ１未満の大きさの閾値電圧を有するセルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎ２がオンすることを可能にし、且つベリファイ電圧ＢＶＬ１以上の大きさの閾値電圧を有するセルトランジスタＭＴと接続されたノードＳＥＮと接続されたトランジスタＴｓｅｎ２がオフすることを可能にする大きさを有する。このような電圧ＶＰＰ１が使用されることにより、ベリファイ電圧ＢＶＬ１未満の閾値電圧を有する選択セルトランジスタＭＴと電気的に接続されたトランジスタＴｓｅｎ２はオンである。一方、ベリファイ電圧ＢＶＬ１以上の閾値電圧を有する選択セルトランジスタＭＴと電気的に接続されたトランジスタＴｓｅｎ２はオフである。よって、トランジスタＴｓｅｎ２のオンまたはオフに基づいて、当該トランジスタＴｓｅｎ２と接続された選択セルトランジスタＭＴがベリファイ電圧ＢＶＬ１以上の閾値電圧を有するか否かが判定されることが可能である。
シーケンサ１４は、ノードＬＯＰが電圧ＶＰＰ１を有している間に、信号ＳＴＢを時刻ｔ６９から短期間に亘って電圧Ｖｓｓにしてストローブを行う。ストローブにより、トランジスタＴｓｅｎ２の状態に基づく電圧が、ノードＬＡＴ＿Ｓにおいてデータラッチ回路ＳＤＬによって保持される。
第４実施形態によれば、図２０に示されるようなセンスアンプ回路ＳＡＣであっても、第１実施形態と同じ利点を得られる。
その他、各実施形態において、以下の事項が適用されることが可能である。
多値レベルの読み出し動作（リード）において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、および０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．７５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、および２．１Ｖ〜２．３Ｖのいずれかの間にしてもよい。
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．７Ｖ、および３．７Ｖ〜４．０Ｖのいずれかの間にしてもよい。
読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ、３８μｓ〜７０μｓ、および７０μｓ〜８０μｓのいずれかの間にしてもよい。
書き込み動作は、プログラム動作およびベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、および１４．０Ｖ〜１４．７Ｖのいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。
プログラム動作をＩＳＰＰ（Incremental Step Pulse Program）方式としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば７．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、７．０Ｖ以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、または偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば１７００μｓ〜１８００μｓ、１８００μｓ〜１９００μｓ、および１９００μｓ〜２０００μｓのいずれかの間にしてもよい。
消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．７Ｖの間である。この場合に限定されることなく、例えば１３．７Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ, １９．０〜１９．８Ｖ、および１９．８Ｖ〜２１Ｖのいずれかの間であってもよい。
消去動作の時間（tErase）としては、例えば３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、および４０００μｓ〜９０００μｓのいずれかの間にしてもよい。
メモリセルは、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有する。Ｈｉｇｈ−ｋ膜としては、ＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成される。ここで、仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、またはＴａＮなどの金属窒化膜である。制御電極としては、Ｗなどを用いてもよい。
また、メモリセル間にはエアギャップを形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…入出力制御回路、１４…シーケンサ、１５…電位生成回路、１６…ドライバ、１７…センスアンプ、１８…カラムデコーダ、１９…データラッチ、２０…ロウデコーダ。

Claims (6)

  1. セルトランジスタと、
    前記セルトランジスタの一端と電気的に接続されたビット線と、
    前記ビット線と電気的に接続されたゲートを有する第１トランジスタと、
    前記第１トランジスタの第１端と直列に接続された第１端を有する第２トランジスタと、
    を備えるセンスアンプ回路と、
    前記第１トランジスタの第２端に第１電圧および第２電圧を印加できるように構成されている制御部と、
    を備え、
    前記第１電圧および前記第２電圧は、０Ｖより高く、互いに異なる大きさを有する、
    半導体記憶装置。
  2. 前記制御部は、前記第１トランジスタの前記第２端に前記第１電圧が印加されている間に前記第２トランジスタをオンし、前記第１トランジスタの前記第２端に前記第２電圧が印加されている間に前記第２トランジスタをオンする、ように構成されている、
    請求項１の半導体記憶装置。
  3. 前記半導体記憶装置は、第１ノードに共通に接続された第１インバータおよび第２インバータを含むラッチ回路をさらに備え、
    前記第１インバータの出力および前記第２インバータの入力は、前記第２トランジスタの第２端と電気的に接続されており、
    前記制御部は、前記第１ノードに第３電圧および第４電圧を印加できるようにさらに構成されており、
    前記第３電圧および前記第４電圧は、０Ｖ超であり、互いに相違する大きさを有する、
    請求項１の半導体記憶装置。
  4. 前記第１電圧は、前記第３電圧と同じであり、
    前記第２電圧は、前記第４電圧と同じである、
    請求項３の半導体記憶装置。
  5. 前記半導体記憶装置は、前記第２トランジスタの第２端と電気的に接続された第２ノードと第３ノードとの間に直列に接続された第３トランジスタおよび第４トランジスタをさらに備え、
    前記第４トランジスタはゲートにおいて、前記第２トランジスタの前記第２端と接続されている、
    請求項１の半導体記憶装置。
  6. 前記制御部は、前記第１トランジスタの前記第２端に第３電圧を印加できるようにさらに構成されており、
    前記第３電圧は、０Ｖより高く、前記第１電圧および前記第２電圧と異なる大きさを有する、
    請求項１の半導体記憶装置。
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