JP2018005961A - 記憶装置 - Google Patents

Abstract

【課題】 より適切なプログラムが可能な記憶装置を提供する。【解決手段】 一実施形態による記憶装置は、複数の第１セルトランジスタと、第２セルトランジスタと、制御回路と、を含む。制御回路は、複数のループを含むプログラムの間に、第２セルトランジスタに電位を印加している間に、複数の第１セルトランジスタに第２セルトランジスタに印加されている電位より低くかつ相違する複数の基準電位を印加し、第１ループにおいて第１パラメータについて第１値を使用し、第１ループより後でかつ第１条件を満たしたループより後の第２ループにおいて、第１パラメータについて第１値または第１値と異なる第２値を使用する、ように構成されている。【選択図】 図１１

Description

実施形態は、記憶装置に関する。

１つのメモリセルにおいて２ビット以上のデータを保持できる記憶装置が知られている。

特開２０１４−１７０５９号公報

より適切なプログラムが可能な記憶装置を提供しようとするものである。

一実施形態による記憶装置は、複数の第１セルトランジスタと、第２セルトランジスタと、制御回路と、を含む。制御回路は、複数のループを含むプログラムの間に、第２セルトランジスタに電位を印加している間に、複数の第１セルトランジスタに第２セルトランジスタに印加されている電位より低くかつ相違する複数の基準電位を印加し、第１ループにおいて第１パラメータについて第１値を使用し、第１ループより後でかつ第１条件を満たしたループより後の第２ループにおいて、第１パラメータについて第１値または第１値と異なる第２値を使用する、ように構成されている。

より適切なプログラムが可能な記憶装置を提供できる。

一実施形態の半導体記憶装置の機能ブロックを示す。 一実施形態のセルアレイの一部の要素および接続を示す。 一実施形態のセルアレイの構造の第１例を示す。 一実施形態のセルアレイの構造の第２例を示す。 一実施形態の記憶装置のセルトランジスタに保持されるデータと閾値電圧との関係の例を示す。 一実施形態のロウデコーダ、ドライバ、および関連するブロックの要素および接続の例を示す。 一実施形態の記憶装置での全ページプログラムの間に選択ワード線および非選択ワード線に印加される電位の例を示す。 一実施形態の記憶装置の全ページプログラムのフローの例を示す。 一実施形態の記憶装置の動作の間に制御回路で保持される表の例を示す。 一実施形態の記憶装置の動作の間に要素に印加される電位を時間に沿って示す。 一実施形態の記憶装置の動作の間の一状態を示す。 一実施形態の記憶装置の動作の間に要素に印加される電位を時間に沿って示す。 一実施形態の記憶装置の動作の間の一状態を示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現されることが可能である。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。また、各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序でおよび（または）別のステップと並行して起こることが可能である。

明細書および特許請求の範囲において、「接続」とは、直接的な接続および導電性の要素を介在した接続を含む。

１．構成（構造）
図１は、一実施形態の半導体記憶装置１の機能ブロックを示す。図１に示されるように、記憶装置１は、メモリコントローラ２と通信し、メモリコントローラ２の制御に従って動作する。

記憶装置１は、メモリセルアレイ１１、入出力回路１２、入出力制御回路１３、制御回路（シーケンサ）１４、電位生成回路１５、ドライバ１６、センスアンプ１７、カラムデコーダ１８、データラッチ１９、およびロウデコーダ２０等の要素を含む。

セルアレイ１１は複数のセルトランジスタＭＴを含む。セルアレイ１１は、関連する複数のセルトランジスタＭＴに電圧を複数回印加することにより、これら複数のトランジスタＭＴに並行してデータをプログラムされるように接続されたセルトランジスタＭＴを含んでいる限り、任意の要素および接続を含むことが可能である。以下に、いくつかの具体例が記述される。

セルアレイ１１は複数のメモリブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。ブロックＢＬＫは、例えば後述のプラグＣＰＳまたは絶縁体ＩＳＴ２の間の部分であり、例えばデータの消去単位であり、各ブロックＢＬＫ中のデータは一括して消去される。ただし、１つのブロックＢＬＫより小さい単位（例えばブロックＢＬＫの半分）でデータが消去されてもよい。

各ブロックＢＬＫは複数のストリングユニット（チャンク）ＳＵ（ＳＵ０、ＳＵ１、…）を含む。各ストリングユニットＳＵは複数のＮＡＮＤストリングＳＴＲ（ＳＴＲ０、ＳＴＲ１、…）を含む。ストリングＳＴＲは、セルトランジスタＭＴを含む。セルアレイ１１にはさらにワード線ＷＬ、ビット線ＢＬ、セルソース線ＣＥＬＳＲＣ、および選択ゲート線ＳＧＤＬならびにＳＧＳＬ等の配線が設けられている。

入出力回路１２は、メモリコントローラ２との間であるビット幅（例えば８ビット）を有する信号Ｉ／Ｏ（Ｉ／Ｏ０〜Ｉ／Ｏ７）を送信および受信する。信号Ｉ／Ｏは、コマンド、プログラムデータまたは読み出しデータ、およびアドレス信号等を含む。プログラムデータは、メモリコントローラ２から送信され、プログラムされるデータである。読み出しデータは、セルトランジスタＭＴから読み出され、メモリコントローラ２に送信されるデータである。

入出力制御回路１３は、メモリコントローラ２から種々の制御信号を受け取り、制御信号に基づいて、入出力回路１２を制御する。制御信号は、例えば信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、およびＷＰｎを含む。信号の名称の末尾のｎは、信号がローレベルの場合にアサートされていることを意味する。

アサートされている信号ＣＥｎは、記憶装置１をイネーブルにする。アサートされている信号ＣＬＥは、アサートされている信号ＣＬＥと並行して記憶装置１に流れる信号Ｉ／Ｏがコマンドであることを記憶装置１に通知する。アサートされている信号ＡＬＥは、アサートされている信号ＡＬＥと並行して記憶装置１に流れる信号Ｉ／Ｏがアドレスであることを記憶装置１に通知する。アサートされている信号ＷＥｎは、アサートされている信号ＷＥｎと並行して記憶装置１に流れる信号Ｉ／Ｏを記憶装置１に取り込むことを指示する。アサートされている信号ＲＥｎは、記憶装置１に信号Ｉ／Ｏを出力することを指示する。アサートされている信号ＷＰｎは、データプログラムおよび消去の禁止を記憶装置１に指示する。

制御回路１４は、入出力回路１２からコマンドおよびアドレス信号を受け取り、コマンドおよびアドレス信号に基づいて、電位生成回路１５、ドライバ１６、センスアンプ１７、カラムデコーダ１８を制御する。制御回路１４は、ＲＡＭ（random access memory）１４ａを含んでいる。制御回路１４は、信号ＲＹ／ＢＹｎを出力する。信号ＲＹ／ＢＹｎは、記憶装置１がレディー状態（記憶装置１の外部から命令を受け付ける状態）であるか、ビジー状態（記憶装置１の外部からの命令を受け付けない状態）であるかを示し、ローレベルによってビジー状態を示す。

電位生成回路１５は、記憶装置１の外部から電源（電位）を受け取り、電源電位から種々の電位（電圧）を生成する。生成された電位は、ドライバ１６およびセンスアンプ１７等の要素に供給される。電位生成回路１５によって生成される電位は、例えば、ワード線ＷＬ、選択ゲート線ＳＧＤＬおよびＳＧＳＬ、ならびにソース線ＣＥＬＳＲＣに印加される電位を含む。ドライバ１６は、電位生成回路１５によって生成された電位を受け取り、制御回路１４の制御に従って、受け取られた電位のうちの選択されたものをロウデコーダ２０に供給する。

ロウデコーダ２０は、ドライバ１６から種々の電位を受け取り、入出力回路１２からアドレス信号を受け取り、受け取られたアドレス信号に基づいて１つのブロックＢＬＫを選択し、選択されたブロックＢＬＫにドライバ１６からの電位を転送する。

センスアンプ１７は、セルトランジスタＭＴからの読み出しデータをセンスし、また、プログラムデータをセルトランジスタＭＴに転送する。

データラッチ１９は、入出力回路１２からのプログラムデータを保持し、プログラムデータをセンスアンプに供給する。また、データラッチ１９は、センスアンプ１７から読み出しデータを受け取り、カラムデコーダ１８の制御に従って、読み出しデータを入出力回路１２に供給する。カラムデコーダ１８は、アドレス信号に基づいて、データラッチ１９を制御する。

（セルアレイ）
次に、セルアレイ１１の詳細の例が図２〜図４を参照して記述される。図２は、一実施形態のセルアレイ１１の一部の要素および接続の例を示す。図３および図４は、一実施形態のセルアレイ１１を実現し得る構造の例を示す。

図２は、特に１つのブロックＢＬＫ０の詳細、および関連する要素を示す。複数の（例えば全ての）ブロックＢＬＫは、みな同様に接続された同様の要素を含む。

各ブロックＢＬＫは、ストリングユニットＳＵ０〜ＳＵ３を含む。ｍ（ｍは自然数）本のビット線ＢＬ０〜ＢＬｍ−１の各々は、各ブロックＢＬＫにおいて、４つのストリングユニットＳＵ０〜ＳＵ３の各々からの１つのストリングＳＴＲと接続されている。

各ストリングＳＴＲは、１つの選択ゲートトランジスタＳＴ（ＳＴ０〜ＳＴ３、）複数（例えば８つ）のメモリセルトランジスタＭＴ０〜ＭＴ７、および１つの選択ゲートトランジスタＤＴ（ＤＴ０〜ＤＴ３）を含む。トランジスタＳＴ、ＭＴ、ＤＴは、この順で、ソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されている。セルトランジスタＭＴは、制御ゲート電極（ワード線ＷＬ）、および周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に保持することができる。セルトランジスタＭＴは、プログラムにより電荷蓄積層に電子を注入される。プログラムにより電荷蓄積層に電子を注入されたセルトランジスタＭＴは、プログラム状態にある。一方、電子を注入されていないセルトランジスタＭＴは、消去状態にある。消去状態にあるセルトランジスタＭＴは、消去ベリファイをパスしたセルトランジスタＭＴである。

相違する複数のビット線ＢＬの各々と接続された１つのストリングＳＴＲの組は１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、各ｘ（ｘは０および７以下の自然数のいずれか）について、セルトランジスタＭＴｘのゲートは、ワード線ＷＬｘに接続されている。さらに、各ブロックＢＬＫにおいて、相違するストリングユニットＳＵ中のワード線ＷＬｘも相互に接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するセルトランジスタＭＴの組は、セルユニットＣＵと称される。

各ｙ（ｙは０および３以下の自然数のいずれか）について、トランジスタＤＴｙおよびＳＴｙはストリングユニットＳＵｙに属する。

各ｙについて、ストリングユニットＳＵｙの複数のストリングＳＴＲの各々のトランジスタＤＴｙのゲートは選択ゲート線ＳＧＤＬｙに接続されている。各ｙについて、ストリングユニットＳＵｙの複数のストリングＳＴＲの各々のトランジスタＳＴｙのゲートは選択ゲート線ＳＧＳＬｙに接続されている。１つのブロックＢＬＫ中の複数のストリングユニットＳＵの選択ゲート線ＳＧＳＬは相互に接続されていてもよい。

セルアレイ１１は、例えば図３または図４に示されている構造を有する。図３および図４は、セルアレイ１１を実現し得る構造の例を示す。図３および図４は、セルアレイ１１の一部のｙｚ面に沿う断面を示す。セルアレイ１１は、図３または図４に示す構造と同じ構造を、ｘ軸上で図３または図４と異なる座標においても有する。

図３に示されるように、ストリングユニットＳＵは基板ｓｕｂ上に設けられている。基板ｓｕｂは、ｘｙ面に沿って広がり、表面の領域においてｐ型のウェルｐｗを含む。各ストリングユニットＳＵは、ｘ軸方向に並ぶ複数のストリングＳＴＲを含む。各ストリングＳＴＲは、半導体の柱（ピラー）ＰＬを含む。柱ＰＬは、ｚ軸に沿って延び、下端においてウェルｐｗと接し、トランジスタＭＴ、ＤＴ、およびＳＴのチャネルが形成されるチャネル領域およびボディとして機能する。柱ＰＬの上端は、導電性のプラグＣＰＰを介して導電体ＣＴと接続されている。導電体ＣＴはｙ軸に沿って延び、１つのビット線ＢＬとして機能し、ｘ軸上で別の座標に位置する導電体ＣＴと間隔を有する。柱ＰＬの側面はトンネル絶縁体（層）ＩＴにより覆われている。トンネル絶縁体ＩＴは、ウェルｐｗ上にも位置する。トンネル絶縁体ＩＴの側面は、電荷蓄積層ＣＡにより覆われている。電荷蓄積層ＣＡは、絶縁性または導電性であり、側面をブロック絶縁体（層）ＩＢにより覆われている。

各ストリングユニットＳＵにおいて、ウェルｐｗの上方に、１つの導電体ＣＳ、複数（例えば８つ）の導電体ＣＷ、および１つの導電体ＣＤが設けられている。複数の導電体ＣＳおよびＣＤが設けられていてもよい。導電体ＣＳ、ＣＷ、およびＣＤは、この順で間隔を有してｚ軸の方向に向かって並び、ｘ軸に沿って延び、ブロック絶縁体ＩＢと接している。導電体ＣＳは、また、ウェルｐｗの表面とともにトンネル絶縁体ＩＴを挟む。導電体ＣＳ、ＣＷ、およびＣＤは、それぞれ、選択ゲート線ＳＧＳＬ、ワード線ＷＬ０〜ＷＬ７、および選択ゲート線ＳＧＤＬとして機能する。各ストリングユニットＳＵにおいて、導電体ＣＳ、ＣＷ、およびＣＤは、このストリングユニットＳＵ中の全ての半導体柱ＰＬの側面上のブロック絶縁体ＩＢと内部において接している。

柱ＰＬ、トンネル絶縁体ＩＴ、電荷蓄積層ＣＡ、およびブロック絶縁体ＩＢのうちの導電体ＣＳ、ＣＷ、およびＣＤと交わる部分は、それぞれ選択ゲートトランジスタＳＴ、セルトランジスタＭＴ、および選択ゲートトランジスタＤＴとして機能する。柱ＰＬを共有しかつｚ軸に沿って並ぶトランジスタＳＴ、ＭＴ、ＤＴは、１つのストリングＳＴＲを構成する。

ウェルｐｗの表面内の領域には、ｐ^＋型不純物の拡散層ＤＰが設けられている。拡散層ＤＰは、導電性のプラグ（コンタクトプラグ）ＣＰＷを介して、導電体ＣＣＷと接続されている。プラグＣＰＷは、ｘｚ面に沿って広がる。

ウェルｐｗの表面の領域内には、ｎ^＋型不純物の拡散層ＤＮがさらに設けられている。拡散層ＤＮは、導電性のプラグＣＰＳを介して、導電層ＣＣＳと接続されている。導電体ＣＣＷは、セルソース線ＣＥＬＳＲＣとして機能する。

基板ｓｕｂ上で、導電体ＣＳ、ＣＷ、ＣＤ、ＣＣＳ、およびＣＣＷ、ならびにプラグＣＰＳおよびＣＰＷが設けられていない領域は、絶縁体ＩＩＬ１を設けられている。

図４に示されるように、各ストリングユニットＳＵは、ｘ軸方向に並ぶ複数のストリングＳＴＲを含み、基板ｓｕｂの上方に設けられており、下端において導電体ＣＣＳ２と接続されている柱ＰＬを含む。導電体ＣＣＳ２は、基板ｓｕｂと柱ＰＬとの間に位置し、ｘｙ面に沿って広がり、セルソース線ＣＥＬＳＲＣとして機能する。各柱ＰＬは、内部に絶縁体ＩＰＬを含む。

各ストリングユニットＳＵは、導電体ＣＣＳ２の上方の複数（例えば８つ）の電荷蓄積層ＣＡが設けられている。電荷蓄積層ＣＡは、ｘ軸に沿って延び、ｚ軸の方向に向かって間隔を有して並び、内部においてトンネル絶縁体ＩＴと接する。電荷蓄積層ＣＡは、絶縁性または導電性である。４つのストリングユニットＳＵにわたって、４つの電荷蓄積層ＣＡは、実質的に同じ高さに位置する。各電荷蓄積層ＣＡは、表面をブロック絶縁体ＩＢ２により覆われている。

導電体ＣＣＳ２の上方には、導電体ＣＳが設けられている。導電体ＣＳは、ｘｙ面に沿って広がり、選択ゲート線ＳＧＳＬとして機能し、内部においてトンネル絶縁体ＩＴと接する。

導電体ＣＣＳ２の上方には、複数（例えば８つ）の導電体ＣＷが設けられている。導電体ＣＷは、ｘｙ面に沿って広がり、ワード線ＷＬ０〜ＷＬ７として機能する。各導電体ＣＷは、４つのストリングユニットＳＵのそれぞれの、実質的に同じ高さにある４つの導電体ＣＣと実質的に同じ高さに位置する。各導電体ＣＷは、内部において、実質的に同じ高さにある４つの導電体ＣＣの周囲のブロック絶縁体ＩＢ２と接している。

最上の導電体ＣＷの上方には、導電体ＣＤが設けられている。導電体ＣＤは、ｘｙ面に沿って広がり、選択ゲート線ＳＧＤＬとして機能する。

柱ＰＬおよびトンネル絶縁体ＩＴのうちの導電体ＣＳおよびＣＤと交わる部分は、それぞれ選択ゲートトランジスタＳＴおよびＤＴとして機能する。柱ＰＬおよびトンネル絶縁体ＩＴのうちの、電荷蓄積層ＣＡ、ブロック絶縁体ＩＢ２、および導電体ＣＷと交わる部分は、セルトランジスタＭＴとして機能する。柱ＰＬを共有しかつｚ軸に沿って並ぶトランジスタＳＴ、ＭＴ、ＤＴは、１つのストリングＳＴＲを構成する。

導電体ＣＤの内部には、複数の絶縁体ＩＳＴ１が設けられている。各絶縁体ＩＳＴ１は、ｘ軸に沿って延び、導電体ＣＤの上端から下端にわたり、導電体ＣＤを当該絶縁体ＩＳＴ１の左右の両側の部分に分断する。絶縁体ＩＳＴ１は、ストリングユニットＳＵ０およびＳＵ１の間、ならびにＳＵ２およびＳＵ３の間に設けられている。

導電体ＣＳ、ＣＷ、およびＣＤの内部には、絶縁体ＩＳＴ２が設けられている。絶縁体ＩＳＴ２は、ｘ軸に沿って延び、導電体ＣＤから導電体ＣＣＳ２にわたり、導電体ＣＳ、ＣＷ、およびＣＤを絶縁体ＩＳＴ２の左右の両側の部分に分断する。絶縁体ＩＳＴ２は、ストリングユニットＳＵ０のストリングユニットＳＵ１と反対側、ストリングユニットＳＵ１およびＳＵ２の間、ならびにストリングＳＵ３のストリングＳＵ２と反対側に設けられている。

導電体ＣＳ、ＣＷ、およびＣＤは、１ブロックＢＬＫ中の全てのストリングユニットＳＵ０〜ＳＵ３の全ての柱ＰＬの側面上のトンネル絶縁体ＩＴと接している。

導電体ＣＣＳ２の上方で、導電体ＣＣＳ２、ＣＳ、ＣＷ、およびＣＤを設けられていない領域は、絶縁体ＩＩＬ２を設けられている。

導電体ＣＣＳ２と基板ｓｕｂとの間には、ＭＯＳＦＥＴ ＴＲ、導電体Ｃ１およびＣ２、ならびに導電性のプラグＣＰＴ、ＣＰ１、およびＣＰ２が設けられている。トランジスタＴＲは、基板ｓｕｂの表面上に位置し、セルアレイ１１以外の機能ブロックの一部を構成する。トランジスタＴＲは、ゲートまたはソース／ドレイン領域において、プラグＣＰ１、導電体Ｃ１およびＣ２を介して、プラグＣＰ２と接続されている。プラグＣＰ２は、導電体ＣＣＳ２と接続されている。

基板ｓｕｂの表面と導電体Ｃ１の間で、トランジスタＴＲ、プラグＣＰ１、および導電体Ｃ１ならびにＣ２を設けられていない領域は、絶縁体ＩＩＬ３を設けられている。

セルアレイ１１の構造については、例えば、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６７１２８号公報に記載されている。また、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６８５２２号公報、“不揮発性半導体記憶装置及びその製造方法”という米国特許出願公開２０１０／０２０７１９５号公報、“半導体メモリ及びその製造方法”という米国特許出願公開２０１１／０２８４９４６号公報に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

（セルトランジスタ）
図５を参照して、セルトランジスタＭＴについて記述される。記憶装置１は、１つのセルトランジスタＭＴにおいて３ビット以上のデータを保持することができる。図５は、プログラムの結果、１セルトランジスタ当たり３ビットのデータを保持するセルトランジスタＭＴの閾値電圧の分布を示す。各セルトランジスタＭＴの閾値電圧は、保持されるデータに応じた値を有する。セルトランジスタＭＴ当たり３ビットの記憶の場合、各セルトランジスタＭＴは、８つの閾値電圧のうちのいずれかを有し得る。８つの閾値電圧は、“１１１” データ、“１１０”データ、“１００”データ、“０００”データ、“０１０”データ、“０１１”データ、“００１”データ、および“１０１”データをそれぞれ保持している状態である。

ある同じ３ビットデータを保持する複数のセルトランジスタＭＴであっても、セルトランジスタＭＴの特性のばらつき等に起因して、互いに相違する閾値電圧を有し得る。このため、ある同じデータを保持する複数のトランジスタＭＴの閾値電圧は１つの分布を形成する。分布はＥｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、およびＧレベルと称される。Ａレベル中の閾値電圧は、Ｅｒレベル中の閾値電圧より高い。同様に、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、およびＧレベル中の閾値電圧は、それぞれ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、およびＦレベル中の閾値電圧より高い。Ｅｒレベルは、消去状態のセルトランジスタＭＴの閾値電圧の分布である。

読み出し対象のセルトランジスタＭＴによって保持されているデータの判別のために、当該セルトランジスタＭＴの閾値電圧が属するレベルが判断される。レベルの判断のために、読み出し電位ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、およびＶＧが用いられる。以下、電位ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、およびＶＧを含め、レベルの判断ために読み出し対象のセルトランジスタＭＴに印加されるある値の電位は、読み出し電位ＶＣＧＲと称される場合がある。

読み出し対象のセルトランジスタＭＴがある読み出し電位ＶＣＧＲを超えているか否かが、このセルトランジスタＭＴの閾値電圧が属するレベルの判定に用いられる。読み出し電位ＶＡは、ＥｒレベルのセルトランジスタＭＴが有する最高の閾値電圧より高く、ＢレベルのセルトランジスタＭＴが有する最低の閾値電圧より低く、すなわちＥｒレベルとＡレベルとの間に位置する。同様に、読み出し電位ＶＢ、ＶＣ、ＶＤ、ＶＥ、およびＶＦ、は、それぞれ、ＡレベルとＣレベルの間、ＢレベルとＤレベルの間、ＣレベルとＥレベルの間、ＤレベルとＦレベルの間、およびＥレベルとＧレベルの間に位置する。読み出し電位ＶＣＧＲ以上の閾値電圧を有するセルトランジスタＭＴは、制御ゲート電極において読み出し電位ＶＣＧＲを受け取ってもオフを維持する。一方、読み出し電位ＶＲ未満の閾値電圧を有するセルトランジスタＭＴは、制御ゲート電極において読み出し電位ＶＣＧＲを受け取っていると、オンしている。電位ＶＲＥＡＤは、非読み出し対象のセルユニットＣＵのセルトランジスタＭＴのワード線ＷＬに印加され、いずれのレベルにあるセルトランジスタＭＴの閾値電圧より高い。

プログラムの際、プログラムの完了の確認（ベリファイ）のために、プログラムベリファイ電位（以下、ベリファイ電位と称される）ＶＶＡ、ＶＶＢ、ＶＶＣ、ＶＶＤ、ＶＶＥ、ＶＶＦ、およびＶＶＧが使用される。あるレベルについてのベリファイは、当該レベルへとプログラムされるセルトランジスタＭＴの当該レベルへのプログラムが完了したかの確認を指す。Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、またはＧレベルへとプログラムされるセルトランジスタＭＴがそれぞれベリファイ電位ＶＶＡ、ＶＶＢ、ＶＶＣ、ＶＶＤ、ＶＶＥ、ＶＶＦ、またはＶＶＧ以上の大きさの閾値電圧を有していれば、当該レベルへとプログラムされるセルトランジスタＭＴへのプログラムが完了したと判断される。ベリファイ電位ＶＶＡ、ＶＶＢ、ＶＶＣ、ＶＶＤ、ＶＶＥ、ＶＶＦ、またはＶＶＧは、それぞれＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、またはＧレベルのベリファイのために使用される電位を指す。以下、電位ＶＶＡ、ＶＶＢ、ＶＶＣ、ＶＶＤ、ＶＶＥ、ＶＶＦ、およびＶＶＧを含め、プログラム完了の確認のためにプログラム対象のセルトランジスタＭＴに印加されるある値の電位は、ベリファイ電位ＶＶと称される場合がある。ベリファイ電位ＶＶＡ、ＶＶＢ、ＶＶＣ、ＶＶＤ、ＶＶＥ、ＶＶＦ、およびＶＶＧは、それぞれ読み出し電位ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、およびＶＧより高い。

（ロウデコーダ）
図６は、一実施形態のロウデコーダ２０、ドライバ１６、および関連するブロックの要素および接続の例を示す。図６に示されるように、電位生成回路１５は、電位ＶＰＧＭ、ＶＰＡＳＳ、ＶＣＧＲ、ＶＲＥＡＤ、ＶＳＳ、およびＶＶ等の電位を生成し、これらをドライバ１６に供給する。

ドライバ１６は、ドライバＳＧＤｄｒｖ０〜ＳＧＤｄｒｖ３、ドライバＳＧＳｄｒｖ０〜ＳＧＳｄｒｖ３、およびドライバＣＧｄｒｖ０〜ＣＧｄｒｖ７を含む。ドライバＳＧＤｄｒｖ０〜ＳＧＤｄｒｖ３、ＳＧＳｄｒｖ０〜ＳＧＳｄｒｖ３、およびＣＧｄｒｖ０〜ＣＧｄｒｖ７は、電位生成回路１５から種々の電位を受け取る。ドライバＳＧＤｄｒｖ０〜ＳＧＤｄｒｖ３、ＳＧＳｄｒｖ０〜ＳＧＳｄｒｖ３、およびＣＧｄｒｖ０〜ＣＧｄｒｖ７は、受け取られた電位を、それぞれ、配線ＳＧＤ０〜ＳＧＤ３、ＳＧＳ０〜ＳＧＳ３、およびＣＧ０〜ＣＧ７に供給する。

各ｐ（ｐは０または自然数）について、配線ＳＧＤ０〜ＳＧＤ３、ＳＧＳ０〜ＳＧＳ３、およびＣＧ０〜ＣＧ７は、それぞれ、対応する１つのトランジスタＸＦＲｐを介して、ブロックＢＬＫｐの選択ゲート線ＳＧＤＬ０〜ＳＧＤＬ３およびＳＧＳＬ０〜ＳＧＳＬ３、ならびにワード線ＷＬ０〜ＷＬ７に接続されている。各ｐについて、トランジスタＸＦＲｐは、ゲートにおいて、ブロックデコーダ２０ａｐから信号を受け取る。ブロックデコーダ２０ａ（２０ａ０〜２０ａｐ）は、ロウデコーダ２０に含まれており、ブロックアドレス信号を受け取る。ブロックアドレス信号は、アドレス信号の一部である。ブロックアドレス信号によって、１つのブロックデコーダ２０ａが選択され、選択されたブロックデコーダ２０ａｐが、アサートされている信号をトランジスタＸＦＲｐに供給する。この結果、選択されたブロックＢＬＫｐのみの選択ゲート線ＳＧＤＬ０〜ＳＧＤＬ３およびＳＧＳＬ０〜ＳＧＳＬ３、ならびにワード線ＷＬ０〜ＷＬ７が、ドライバ１６からの電位を受け取る。

（動作）
図７〜図１３を参照して、一実施形態の記憶装置の動作が記述される。記憶装置１は、メモリコントローラ２からプログラムを指示するコマンドを受け取ると、指定されたプログラム対象のセルユニットＣＵに対してプログラムを実行する。プログラム対象のセルユニットＣＵは、選択セルユニットＣＵと称される。選択セルユニットＣＵのセルトランジスタＭＴは選択セルトランジスタＭＴと称される。選択セルトランジスタＭＴの制御ゲート電極（ワード線ＷＬ）は、選択ワード線ＷＬと称される。残りのワード線ＷＬは、非選択ワード線ＷＬと称される。非選択ワード線ＷＬと接続されたセルトランジスタＭＴは、非選択セルトランジスタＭＴと称される。選択セルトランジスタＭＴを含むストリングＳＴＲは、選択ストリングＳＴＲと称される。選択セルユニットＣＵを含むストリングユニットＳＵは、選択ストリングユニットＳＵと称される。選択ストリングユニットＳＵを含むブロックＢＬＫは、選択ブロックＢＬＫと称される。

プログラムは、消去状態の選択セルトランジスタＭＴのみを含む選択セルユニットＣＵの選択セルトランジスタＭＴの各々を、Ｅｒレベルに維持、またはＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、またはＧレベルにすること、すなわち３ビットデータの全体を保持する状態に移すことを含む。すなわち、３未満のビットのデータのみがプログラムされた状態を経ることなく、消去状態の選択セルトランジスタＭＴは、３ビットデータを保持する状態に移される。そのために、具体的には、全選択セルトランジスタＭＴのうち、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、およびＧレベルへとプログラムされるもののベリファイのために、２^３−１個のベリファイ電位ＶＶＡ、ＶＶＢ、ＶＶＣ、ＶＶＤ、ＶＶＥ、ＶＶＦ、およびＶＶＧが使用、
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、およびＧレベルへとプログラムされる選択セルトランジスタＭＴＮのゲートに印加される。以下、このようなプログラムは、全ページプログラムと称される。全ページプログラムは、レベルの指定を伴わない、単なる「プログラム」と称される場合がある。一般化された表現によれば、全ページプログラムでは、１セルトランジスタＭＴ当たりｎ（ｎは自然数）ビットのデータの保持の場合、２^ｎ−１個のベリファイ電位が使用される。

図７は、一実施形態の記憶装置１での全ページプログラムの間に選択ワード線ＷＬおよび非選択ワード線ＷＬに印加される電位を示す。全ページプログラムは、複数のプログラムループの実行を含む。各プログラムループは、プログラム動作とプログラムベリファイの組を含む。

プログラム動作では、制御回路１４は、選択セルユニットＣＵのうちのある選択セルトランジスタＭＴを含んだストリングＳＴＲをプログラム可能状態とし、残りの選択セルトランジスタＭＴを含んだストリングＳＴＲをプログラム禁止状態とする。プログラム可能状態のストリングＳＴＲは、その選択セルトランジスタＭＴにプログラム電圧を印加され得る状態にある。プログラム禁止状態のストリングＳＴＲは、その選択セルトランジスタＭＴにプログラム電圧の印加を禁止される状態にある。プログラム可能状態のストリングＳＴＲは対応するビット線ＢＬと電気的に接続されており、プログラム禁止状態のストリングＳＴＲは電気的に切断されている。この状態で、制御回路１４は、選択ワード線ＷＬおよび非選択ワード線ＷＬにそれぞれ電位ＶＰＧＭおよびＶＰＡＳＳを印加する。電位ＶＰＡＳＳは、プログラム可能状態のストリングＳＴＲでは非選択セルトランジスタＭＴへのプログラムを抑制しつつ、プログラム禁止状態のストリングＳＴＲでは選択セルトランジスタＭＴでの閾値上昇を抑制できる程度にカップリングによりチャネルを上昇させることのできる大きさを有する。電位ＶＰＧＭおよびＶＰＡＳＳの印加の結果、選択セルトランジスタＭＴのうちのプログラム対象のものでのみ、浮遊ゲート電極と柱ＰＬとの間に高い値のプログラム電圧が印加されて、プログラムが行われる。

プログラムループ数の増加の度に、プログラム電位ＶＰＧＭは、増分ΔＶＰＧＭ、増加される。あるプログラムループ数でのプログラム電位ＶＰＧＭは、前回のプログラムループ数でのプログラム電位ＶＰＧＭより増分ΔＶＰＧＭ高い。第１ループでは、プログラム電位ＶＰＧＭＳが使用される。

プログラム動作については、図１０および図１１を参照して、後により詳細に記述される。

ベリファイでは、制御回路１４は、選択セルユニットＣＵを含んだストリングユニットＳＵがそれぞれのビット線ＢＬおよびソース線ＣＥＬＳＲＣに接続し、この状態で選択ワード線ＷＬおよび非選択ワード線ＷＬにそれぞれベリファイ電位ＶＶおよび電位ＶＲＥＡＤを印加する。印加の後、制御回路１４は、選択セルトランジスタＭＴが、目標レベルのためのベリファイ電位ＶＶ以上の閾値電圧を有していれば、当該選択セルトランジスタＭＴへのプログラムが完了したと判断する。１回のベリファイにおいて、１または相違する２回以上のベリファイ電位ＶＣＧＲが続けて印加され得る。あるレベル（例えばＡレベル）のベリファイがパスする前であっても、それより１つまたは２つ上のレベル（例えばＢおよびＣレベル）へとプログラムされる選択セルトランジスタＭＴが、当該上のレベルのベリファイをパスすることがあり得るからである。ベリファイについては、図１２および図１３を参照して、後により詳細に記述される。

プログラム動作の度に、選択セルトランジスタＭＴの閾値電圧の分布は、正の方向、すなわちより高い電圧を有する状態に移る。あるＸレベル（Ｘは、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、またはＧ）へとプログラムされる（Ｘレベルを目標とする）全選択セルトランジスタＭＴのうち、ある割合のセルトランジスタＭＴが、ベリファイ電位ＶＶＸ以上の閾値電圧を有していると判断されると、Ｘレベルへのプログラム動作は完了した（Ｘレベルのプログラムがパスした）と判断される。または、隣り合うある数のＸレベルを目標とするセルトランジスタＭＴが、ベリファイ電位ＶＶＸ以上の閾値電圧を有していると判断されると、Ｘレベルのプログラムがパスしたと判断される。割合は、例えばメモリコントローラ２によるデータの誤り訂正能力に基づいて決定される。

制御回路１４は、あるプログラムループにおいてあるレベルのプログラムがパスすると、次のプログラムループ以降、当該レベルのためのベリファイ電位の印加を行わない。図７の例では、第３ループからＡレベルおよびＢレベルのベリファイが行われ、第５ループからＡレベル、Ｂレベル、およびＣレベルのベリファイが行われる。さらに、第６ループでＡレベルのベリファイがパスし、第７ループ以降では、Ａレベルのプログラムベリファイは行われない。同様にして、全Ａ〜Ｇレベルのプログラムがパスするまでプログラムループが繰り返される。Ｇレベルのプログラムがパスすると、全ページプログラムが完了する。

制御回路１４は、プログラムループの繰り返しの回数を数え、あるレベルのプログラムがパスしたときのプログラムループ数を記憶し、記憶されたプログラムループ数を用いて、別のレベルのプログラム動作および（または）ベリファイで使用される電位（プログラム用電位）の値が初期値から調整される。プログラパスしたプログラムループ数を監視されるレベルは例えばＡレベルである。あるレベルのプログラムパスしたときのループ数に基づいてプログラム用電位の値を調整されるレベルは、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、および（または）Ｇレベルである。調整されるプログラム用電位は、増分ΔＶＰＧＭ、ベリファイ電位ＶＶＢ、ＶＶＣ、ＶＶＤ、ＶＶＥ、ＶＶＦ、およびＶＶＧ、ならびに電位ＶＲＥＡＤの１つまたは複数または全てである。以下、Ａレベルのプログラムがパスしたループ数または番号（Ａレベルパスループ数ＮＡＰ）に基づいて１つ以上のプログラム用電位が調整される例を用いて、プログラムが詳細に記述される。

図８は、一実施形態の記憶装置１の全ページプログラムのフローの例を示す。図８のフローは、記憶装置１が、メモリコントローラ２から全ページプログラムを指示され、全ページプログラムのための３ページのデータを受け取ると、開始する。

図８に示されるように、制御回路１４は、ステップＳ１において、プログラム動作を行う。次いで、制御回路１４は、ステップＳ２において、ベリファイを行う。ベリファイは、Ａレベルのベリファイを含み、さらに、ループ数に応じて、Ｂレベル、またはＢレベルおよびＣレベルのベリファイを含む。

ステップＳ３において、制御回路１４は、Ａレベルのベリファイがパスしたかを判断する。Ａレベルのベリファイは、例えば固定された初期値（デフォルト）のベリファイ電位ＶＶＡの使用を含む。Ａレベルのベリファイがパスしていない場合（ステップＳ３のＮｏ分岐）、フローは、ステップＳ４において、ベリファイ電位ＶＰＧＭを現在の（最後の）ベリファイ電位ＶＰＧＭと増分ΔＶＰＧＭの和とする。増分ΔＶＰＧＭは固定された初期値の大きさを有する。ステップＳ４はステップＳ１に継続する。

一方、Ａレベルのベリファイがパスした場合（ステップＳ３でのＹｅｓ分岐）、制御回路１４は、ステップＳ５において、Ａレベルパスループ数ＮＡＰをＲＡＭ１４ａに保持する。

制御回路１４は、Ａレベルパスループ数ＮＡＰを用いて、ステップＳ６以降のステップによって、全ページプログラムの続きを行う。より具体的には、各プログラム用電位のために、初期値が用意されており、制御回路１４は、Ａレベルパスループ数に基づく調整値を初期値に加えて、得られた値（被調整値）を使用する。そのために、制御回路１４は、例えば図９に示される表を、記憶装置１が電源を供給されている間、制御回路１４中のＲＡＭ１４ａにおいて保持する。表は、例えばセルトランジスタＭＴにより保持されていて、記憶装置１への電源が供給され始めると、ＲＡＭ１４ａに読み出される。図９に示されるように、Ａレベルパスループ数ＮＡＰの各値が、電位ＶＲＥＡＤ、増分ＶＰＧＭ、およびベリファイ電位ＶＶＣ、ＶＶＤ、ＶＶＥ、ＶＶＦ、ならびにＶＶＧのための調整値と関連付けられている。調整値は、例えば実験およびシミュレーション等により予め決定されている。調整値は、記憶装置１が電源を供給されている間に動的に変更されてもよい。

第１行は、自然数ｒ以上のＡレベルパスループ数がｒ以上のケースについての各プログラム用電位のための値を示す。Ａレベルパスループ数ｒは、例えば記憶装置１の製造直後、すなわち使用により性能が劣化していないセルトランジスタＭＴがＡレベルパスするループ数である。Ａレベルパスループ数ｒについては、全てのプログラム用電位について初期値が用いられる。すなわち、調整値は付加されない。

電位ＶＲＥＡＤは、Ａレベルパスループ数ＮＡＰがより少ないケースに対して、より大きい値を有するように調整される。その目的で、複数のＡレベルパスループ数ＮＡＰは、Ａレベルパスループ数ＮＡＰの降順に、電位ＶＲＥＡＤのためのそれぞれの調整値ΔＡ１、ΔＡ２、…、と関連付けられている。調整値ΔＡ（ΔＡ１、ΔＡ２、…）は、みな正の値である。隣接する２つの行のそれぞれの２つの値ΔＡの差は、値ΔＡの各対において同じであってもよいし、異なっていてもよい。後述の他のプログラム用電位についても、２つの値の差は、値の複数の対の差と同じであってもよいし、異なっていてもよい。

増分ΔＶＰＧＭは、Ａレベルパスループ数ＮＡＰがより少ないケースに対して、より小さい値を有するように調整される。その目的で、複数のＡレベルパスループ数ＮＡＰは、Ａレベルパスループ数ＮＡＰの降順に、増分ΔＶＰＧＭのための調整値ΔＢ１、ΔＢ２、…、とそれぞれ関連付けられている。調整値ΔＢ（ΔＢ１、ΔＢ２、…）は、みな負の値である。

電位ΔＶＶＣは、Ａレベルパスループ数ＮＡＰがより少ないケースに対して、より大きい値を有するように調整される。その目的で、複数のＡレベルパスループ数ＮＡＰは、Ａレベルパスループ数ＮＡＰの降順に、電位ΔＶＶＣのための調整値ΔＣ１、ΔＣ２、…、とそれぞれ関連付けられている。調整値ΔＣ（ΔＣ１、ΔＣ２、…）は、みな正の値である。

電位ΔＶＶＤは、Ａレベルパスループ数ＮＡＰがより少ないケースに対して、より大きい値を有するように調整される。その目的で、複数のＡレベルパスループ数ＮＡＰは、Ａレベルパスループ数ＮＡＰの降順に、電位ΔＶＶＤのための調整値ΔＤ１、ΔＤ２、…、とそれぞれ関連付けられている。調整値ΔＤ（ΔＤ１、ΔＤ２、…）は、みな正の値である。

電位ΔＶＶＥは、Ａレベルパスループ数ＮＡＰがより少ないケースに対して、より大きい値を有するように調整される。その目的で、複数のＡレベルパスループ数ＮＡＰは、Ａレベルパスループ数ＮＡＰの降順に、電位ΔＶＶＥのための調整値ΔＥ１、ΔＥ２、…、とそれぞれ関連付けられている。調整値ΔＥ（ΔＥ１、ΔＥ２、…）は、みな正の値である。

電位ΔＶＶＦは、Ａレベルパスループ数ＮＡＰがより少ないケースに対して、より大きい値を有するように調整される。その目的で、複数のＡレベルパスループ数ＮＡＰは、Ａレベルパスループ数の降順に、電位ΔＶＶＦのための調整値ΔＦ１、ΔＦ２、…、とそれぞれ関連付けられている。調整値ΔＦ（ΔＦ１、ΔＦ２、…）は、みな正の値である。

電位ΔＶＶＧは、Ａレベルパスループ数ＮＡＰがより少ないケースに対して、より大きい値を有するように調整される。その目的で、複数のＡレベルパスループ数ＮＡＰは、Ａレベルパスループ数の降順に、電位ΔＶＶＧのための調整値ΔＧ１、ΔＧ２、…、とそれぞれ関連付けられている。調整値ΔＧ（ΔＧ１、ΔＧ２、…）は、みな正の値である。

ある１つのＡレベルパスループ数ＮＡＰについての調整値ΔＣ、ΔＤ、ΔＥ、ΔＦ、およびΔＧの１つは、別の１つと同じであってもよいし、違っていてもよい。

あるＡレベルパスループ数ＮＡＰについて、より高いレベルの調整値は、より大きいことが可能である。これは、ある第１レベルのベリファイ電位ＶＶの調整により第１レベルは、第１ベリファイ電位ＶＶが調整されていない場合の位置よりも高い位置にあり、よって１つ下のレベルとの間隔を確保するために、第１レベルより下の被調整ベリファイ電位を使用する全レベルの上昇の量の累積の量より大きい量、上昇している必要があるからである。すなわち、例えばＥレベルとＤレベルの間隔を確保するためには、Ｅレベルの調整値は、Ｅレベルより下のレベルのベリファイ電位が調整されていない場合の調整値と、ベリファイ電位ＶＶＤの調整値との和より大きい必要がある。

図８に戻る。ステップＳ５はステップＳ６に継続する。ステップＳ６において、制御回路１４は、ステップＳ１１以降のステップにおいて初期値の電位ＶＲＥＡＤを使用するか、被調整電位ＶＲＥＡＤ＋ΔＡのいずれを使用するかを決定する。初期値が使用されるか否か、およびどの値の調整値ΔＡが使用されるかは、Ａレベルパスループ数ＮＡＰに依存する。すなわち、制御回路１４は、図９の表を参照して、ゼロの調整値または調整値ΔＡのうち、保持されているＡレベルパスループ数ＮＡＰに対応するものを知得する。そして、制御回路１４は、知得された値と電位ＶＲＥＡＤとの和を被調整電位ＶＲＥＡＤ＋ΔＡとして算出し、初期値の電位ＶＲＥＡＤまたは被調整電位ＶＲＥＡＤ＋ΔＡをステップＳ１１以降のステップで使用する。

ステップＳ７において、制御回路１４は、ステップＳ１１以降のステップにおいて初期値の増分ΔＶＰＧＭを使用するか、被調整増分ΔＶＰＧＭ＋ΔＢのいずれを使用するかを決定する。初期値が使用されるか否か、およびどの値の調整値ΔＢが使用されるかは、Ａレベルパスループ数に依存する。すなわち、制御回路１４は、図９の表を参照して、ゼロの調整値または調整値ΔＢのうち、保持されているＡレベルパスループ数ＮＡＰに対応するものを知得する。そして、制御回路１４は、知得された値と増分ΔＶＰＧＭとの和を被調整増分ΔＶＰＧＭ＋ΔＢとして算出し、初期値の増分ΔＶＰＧＭまたは被調整増分ΔＶＰＧＭ＋ΔＢをステップＳ１１以降のステップで使用する。

ステップＳ８において、制御回路１４は、ステップＳ１１以降のステップにおいて初期値のベリファイ電位ＶＶＹ（ＹはＣ、Ｄ、Ｅ、Ｆ、および（または）Ｇ）を使用するか、被調整ベリファイ電位ＶＶＶＹ＋ΔＹを使用するかを決定する。初期値が使用されるか否か、およびどの値の調整値ΔＹが使用されるかは、Ａレベルパスループ数ＮＡＰに依存する。すなわち、制御回路１４は、図９の表を参照して、ゼロの調整値または調整値ΔＹのうち、保持されているＡレベルパスループ数ＮＡＰに対応するものを知得する。そして、制御回路１４は、知得された値とベリファイ電位ＶＶＹとの和を被調整ベリファイ電位ＶＶＹ＋ΔＹとして算出し、初期値のベリファイ電位ＶＶＹまたは被調整ベリファイ電位ＶＶＹ＋ΔＹをステップＳ１１以降のステップで使用する。

ステップＳ６、Ｓ７、およびＳ８は、図８に示されかつ上記された順番と異なる順番で行われてもよい。また、ステップＳ６、Ｓ７、およびＳ８の１つまたは複数が省略されてもよい。

ステップＳ１１において、ＹレベルのＹの値を次のＹにする。変更後のＹは、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、またはＧである。ステップＳ１２において、制御回路１４は、ベリファイ電位ＶＰＧＭを現在の（最後の）ベリファイ電位ＶＰＧＭと増分ΔＶＰＧＭの和とする。ステップＳ１３において、制御回路１４は、プログラム動作を行う。ステップＳ１４において、制御回路１４は、ベリファイを行う。ベリファイは、少なくともＹレベルのベリファイを含み、さらに、ループ数に応じて、Ｙレベルよりも上の１つ以上のレベルのベリファイをさらに含む。Ｂレベルのベリファイは、例えば固定された初期値の電位ＶＶＢの使用を含む。

Ｙは、Ｃ、Ｄ、Ｅ、Ｆ、およびＧの１つまたは複数であり、すなわち、ステップＳ１３およびＳ１４において、Ｃ、Ｄ、Ｅ、Ｆ、およびＧレベルの１つまたは複数について、ベリファイ電位ＶＶおよび増分ΔＶＰＧＭが調整される。理由は、以下の通りである。

調整された電位を用いてプログラム動作および（または）ベリファイが行われるレベルは、Ｂレベル以上のレベルであることが考えられる。しかしながら、上記のように、Ａレベルのベリファイのパスの前であっても、Ｂレベルのベリファイがすでに行われている。このため、例えば、Ａレベルのベリファイがパスする前にベリファイが開始しないレベルについてのプログラム動作および／またはベリファイにおける電位の１つまたは複数の値が調整される。具体的には、Ｙ＝Ｃ、Ｄ、Ｅ、Ｆ、およびＧレベルのときのステップＳ１３ベリファイが行われるループにおいて、プログラム動作および（または）ベリファイにおける電位の１つまたは複数が調整される。

より現実的には、あるループにおいてＡ、Ｂ、およびＣレベルのベリファイが連続して行われるので、Ｄ、Ｅ、Ｆ、およびＧレベルのベリファイが行われるループにおいて、プログラム動作および（または）ベリファイにおける電位の１つまたは複数が調整される。すなわちＤ、Ｅ、Ｆ、およびＧレベルのベリファイを含むループにおいて、電位ＶＲＥＡＤ、増分ΔＶＰＧＭ、ベリファイ電位ＶＶＤ、ＶＶＥ、ＶＶＦ、ならびにＶＶＧの１つまたは複数が調整される。

ステップＳ１５において、制御回路１４は、Ｙレベルのベリファイがパスしたかを判断する。Ｙレベルのベリファイがフェイルの場合（ステップＳ１５のＮｏ分岐）、フローはステップＳ１２に戻る。一方、Ｙレベルのベリファイがパスの場合（ステップＳ１５のＹｅｓ分岐）、フローはステップＳ１６に移行する。

ステップＳ１６において、制御回路１４は、Ｇレベルのベリファイがパスしたかを判断する。Ｇレベルのベリファイがフェイルの場合（Ｎｏ分岐）、全てのレベルのベリファイがパスしていない、すなわち全てのレベルのプログラムがパスしておらず、よって、フローはステップＳ１１に戻る。一方、Ｇベリファイがパスの場合（Ｙｅｓ分岐）、全ページプログラムのフローは終了する。

図８のいくつかのステップにおいて選択ブロックＢＬＫ中のいくつかの要素に印加される電位が図１０〜図１３に示されている。図１０は、ステップＳ１またはＳ１３でのいくつかの要素に印加される電位を時間に沿って示す。図１１は、図１０の時刻ｔ３とｔ４の間の状態を示す。図１２は、ステップＳ１４でのいくつかの要素に印加される電位を時間に沿って示す。図１３は、図１２の時刻ｔ１４とｔ１５の間の状態を示す。図１２および図１３は、例として、Ｂ、Ｃ、およびＤレベルへのプログラム動作を示す。また、図１３は、例として、Ｄレベルのベリファイ電位ＶＤＤが調整されかつＣレベルのベリファイ電位ＶＣＣは調整されない例を示す。理由は、後述される。

プログラム動作では、複数の選択セルトランジスタＭＴのうち、いくつかは閾値電圧を上昇させられるためにプログラム電圧を受け取り、残りのものはプログラム電圧を印加されない。以下、プログラム電圧を受け取る選択セルランジスタを含むストリングＳＴＲは、プログラム可能ストリングＳＴＲと称される。一方、プログラム電圧を受け取らない選択セルトランジスタを含むストリングＳＴＲは、プログラム禁止ストリングＳＴＲと称される。

図１０に示されるように、プログラム動作の間、制御回路１４は、非選択のストリングユニットＳＵの全ての選択ゲート線ＳＧＤＬ（例えば選択ゲート線ＳＧＤＬ１、ＳＧＤＬ２、およびＳＧＤＬ３）、全ての選択ゲート線ＳＧＳＬ、およびセルソース線ＣＥＬＳＲＣを電位ＶＳＳに維持する。

制御回路１４は、プログラム動作の間、プログラム可能ストリングＳＴＲと接続されたビット線ＢＬ（例えばビット線ＢＬ０）に電圧ＶＳＳを印加し続ける。一方、制御回路１４は、時刻ｔ１から、プログラム禁止ストリングＳＴＲと接続されたビット線ＢＬ（例えばビット線ＢＬ１）に電位ＶＩＮＨを印加する。電位ＶＩＮＨは、電位ＶＳＳより高い。

また、制御回路１４は、時刻ｔ１から、選択ストリングユニットＳＵ（例えばストリングユニットＳＵ０）の選択ゲート線ＳＧＤＬ（例えば選択ゲート線ＳＧＤＬ０）に電位ＶＳＧＤを印加し続ける。電位ＶＳＧＤは、プログラム可能ストリングＳＴＲ中の選択ゲートトランジスタＤＴをオンし、かつプログラム禁止ストリングＳＴＲ中の選択ゲートトランジスタＤＴをオフに維持する大きさを有する。電位ＶＳＧＤの印加により、選択ストリングユニットＳＵ中のプログラム可能ストリングＳＴＲの選択ゲートトランジスタＤＴはオンする。一方、電位ＶＳＧＤの印加によっても、選択ストリングユニットＳＵ中のプログラム禁止ストリングＳＴＲの選択ゲートトランジスタＤＴはオフを維持する。

時刻ｔ２から、制御回路１４は、全てのワード線ＷＬに電位ＶＰＡＳＳを印加し続ける。また、時刻ｔ３から、制御回路１４は、選択ワード線ＷＬ（例えばワード線ＷＬ２）に、前回のプログラム電位ＶＰＧＭおよび初期値の増分ΔＶＰＧＭの和、または前回のプログラム電位ＶＰＧＭおよび被調整増分ΔＶＰＧＭ＋ΔＢの和を印加する。時刻ｔ２からの電位の印加により、プログラム可能ストリングＳＴＲに含まれる選択セルトランジスタＭＴにプログラム電圧が印加される。一方、プログラム禁止ストリングＳＴＲに含まれる選択セルトランジスタＭＴにはプログラム電圧は印加されない。非選択のストリングユニットＳＵでは、いずれのセルトランジスタＭＴにもプログラム電圧は印加されない。時刻ｔ４からの期間において、制御回路１４は、図１０に示されている配線の電位を電位Ｖｓｓに戻す。

図１２に示されるように、制御回路１４は、時刻ｔ１１から、ビット線ＢＬに電位ＶＢＬを印加し続け、ソース線ＣＥＬＳＲＣに電位ＶＣＥＬＳＲＣを印加し続ける。電位ＶＣＥＬＳＲＣは電位ＶＳＳより高く、電位ＶＢＬは電位ＶＣＥＬＳＲＣより高い。また、制御回路１４は、時刻ｔ１１から、選択ストリングユニットＳＵ（例えばストリングユニットＳＵ０）の選択ゲート線ＳＧＤＬ（例えば選択ゲート線ＳＧＤＬ０）に電位ＶＳＧを印加する。電位ＶＳＧは、電位ＶＳＳより高く、選択ゲートトランジスタＤＴおよびＳＴをオンさせる大きさを有する。一方、制御回路１４は、ベリファイの間、非選択ストリングユニットＳＵの選択ゲート線ＳＧＤＬを電位ＶＳＳに維持する。また、制御回路１４は、時刻ｔ１１から、全ての選択ゲート線ＳＧＳＬに電位ＶＳＧを印加する。選択ゲート線ＳＧＳＬへの電位のＶＳＧの印加により、トランジスタＳＴの下方において柱ＰＬと拡散層ＤＮを繋ぐチャネルが形成される。

時刻ｔ１２から、制御回路１４は、非選択ワード線ＷＬに初期値の電位ＶＲＥＡＤまたは被調整電位ＶＲＥＡＤ＋ΔＡを印加し続ける。この結果、非選択セルトランジスタＭＴはオンする。

また、時刻ｔ１２から、制御回路１４は、選択ワード線ＷＬ（例えばワード線ＷＬ２）に、ベリファイ電位ＶＶＢを印加する。選択トランジスタＭＴのうち、電位ＶＶＢより高い閾値電圧を有するものはオフを維持する。電位ＶＶＢより低い閾値電圧を有するものはオンする。オンした選択セルトランジスタＭＴは、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間にオンした選択セルトランジスタＭＴを含むストリングＳＴＲを介する電流経路を形成する。この電流経路をセル電流が流れる。電流経路の有無が、センスアンプ１７により検出される。制御回路１４は、電流経路の有無に判断を使用して、Ｂレベルへとプログラムされる選択セルトランジスタＭＴがＢレベルのベリファイをパスしたかを判断する。

制御回路１４は、時刻ｔ１３から、選択ワード線ＷＬに電位ＶＶＣを印加して、Ｃレベルのベリファイを行う。時刻ｔ１４から、制御回路１４は、選択ワード線ＷＬに、初期値の電位ＶＶＤまたは調整された電位ＶＶＤ＋ΔＤを印加して、Ｄレベルのベリファイを行う。時刻ｔ１５からの期間において、制御回路１４は、図１２に示されている配線の電位を電位Ｖｓｓに戻す。

（利点（効果））
セルトランジスタＭＴへのデータのプログラムおよびデータの消去の組が繰り返されると、セルトランジスタＭＴの特性が劣化する。劣化の原因は、トンネル絶縁体ＩＴの内部に欠陥が形成され、欠陥に電子が捕獲されることを含む。捕獲された電子は、セルトランジスタＭＴの閾値電圧を劣化前の閾値電圧よりも高くし、また、電荷蓄積層ＣＡへの電荷の蓄積を容易にする。すなわち、劣化したセルトランジスタＭＴは、劣化していないセルトランジスタＭＴよりも容易にプログラムされ、すなわち閾値電圧を目的の値まで上昇させられる。このことに少なくとも一部起因して、より劣化した複数のセルトランジスタＭＴの閾値電圧の分布は、より劣化していないセルトランジスタＭＴの閾値電圧の分布より広がる傾向がある。このため、プログラムされた、劣化したセルトランジスタＭＴの閾値電圧分布は、隣の閾値電圧分布との小さな間隔しか有しない。このことは、低い読み出しマージンという結果になる。

上記のように、劣化したセルトランジスタＭＴはより容易にプログラムされる。このため、劣化したセルトランジスタＭＴのあるレベルへのプログラムは、劣化していないセルトランジスタＭＴの当該レベルへのプログラムの完了に要するループ数よりも少ないループ数で完了する。すなわち、あるレベルのベリファイが完了するまでに要するループ数は、セルトランジスタＭＴの劣化の程度と相関を有する。また、１つのセルユニットＣＵ中の全てのセルトランジスタＭＴは、同程度に劣化していると考えられる。各セルユニットＣＵ中のセルトランジスタＭＴは並行してプログラムおよびデータ消去されるからである。

また、セルトランジスタＭＴの劣化により、最大のＧレベルの右端と、ＶＲＥＡＤとの間隔が狭くなり得る。このことは、Ｇレベルの右端近傍の大きさの閾値電圧を有するセルトランジスタＭＴが、ゲートにおいて十分に大きな電位を受け取らないことに繋がり、ひいては、十分にオンしないことに繋がり得る。これは、ベリファイの結果の誤り、ひいてはプログラムの失敗に繋がり得る。

一実施形態の記憶装置１は、全ページプログラムにおいて、プログラムの開始からループ数を計数し、Ａレベルのベリファイがパスしたときのループ数ＮＡＰを保持する。そして、記憶装置１は、保持されているＡレベルパスループ数ＮＡＰに基づいて決定される調整値を用いて、別のレベルのためのプログラム動作および（または）ベリファイにおける電位の１つまたは複数の値を調整する。

あるセルユニットＣＵ中のＡレベルのベリファイがパスしたときのループ数ＮＡＰは、当該セルユニットＣＵの（全ての）セルトランジスタＭＴの劣化の程度を反映し得る。このことに基づいて、Ａレベルパスループ数ＮＡＰに基づいて、別のレベルのプログラム動作およびベリファイに使用される電位が調整される。調整は、プログラム後の、調整を行われるレベルの閾値電圧の形状および位置を、調整しない場合の形状よりも好ましいものに近づけることができる。調整による閾値電圧分布の形状の向上の詳細は、以下の通りである。

増分ΔＶＰＧＭの調整は、被調整増分ΔＶＰＧＭを用いてプログラムされるセルトランジスタＭＴの閾値電圧の分布の形状をより細かく調整できることに繋がる。具体的には以下の通りである。被調整増分ΔＶＰＧＭを用いた場合のベリファイをパスしていないセルトランジスタＭＴの閾値電圧の上昇は初期値の増分ΔＶＰＧＭを用いた場合よりも小さい。このため、プログラム完了後の閾値電圧の分布は、初期値の増分ΔＶＰＧＭの使用の場合のものよりも狭い幅を有する。このことは、隣合うレベルの間隔を確保でき、読み出しマージンの改善に繋がる。

ベリファイ電位ＶＶＹ（Ｙは、Ｃ、Ｄ、Ｅ、Ｆ、またはＧ）の調整は、Ｙレベルと、隣のレベルとの間隔を確保できることに繋がる。具体的には、以下の通りである。上記のように、劣化したセルトランジスタＭＴの閾値分布は広がりがちである。これに対して、被調ベリファイ電位ＶＶＹの使用により、Ｙレベルの左端は、初期値のベリファイ電位ＶＶＹの使用により得られるＹレベルの左端よりも、右側に位置することになる（より高い電圧の値を有する）。この結果、Ｙレベルと、その１つ下のレベルとの間隔が、初期値のベリファイ電位ＶＶＹの使用の場合よりも広い。このことは読み出しマージンの改善に繋がる。

電位ＶＲＥＡＤの調整は、より正しいベリファイの結果を得ることに繋がる。すなわち、電位ＶＲＥＡＤの調整により、電位ＶＲＥＡＤに最も近いＧレベルの右端と被調整ＶＲＥＡＤの間隔が確保されることが可能である。特に、ベリファイ電位ＶＶＤ、ＶＶＥ、ＶＶＦ、およびＶＶＧが調整されると、Ｄ、Ｅ、Ｆ、およびＧレベルは初期値の場合よりも高い値を有する（より右側に位置する）。このため、調整の結果、Ｇレベルの右端と、電位ＶＲＥＡＤとの間隔が小さい。ことに基づいて、ベリファイ電位ＶＶＤ、ＶＶＥ、ＶＶＦ、およびＶＶＧが調整される場合、電位ＶＲＥＡＤも調整される。こうすることにより、電位ＶＲＥＡＤの調整によってＧレベルが初期値の電位ＶＲＥＡＤの使用の場合よりも大きく右側に位置しているとしても、Ｇレベルと電位ＶＲＥＡＤとの間隔が確保されることが可能である。Ｇレベルと電位ＶＲＥＡＤとの間隔の確保は、より正しいベリファイの結果、ひいてはより正しいプログラム結果の取得に繋がる。

（その他）
１セルトランジスタ当たり３ビットのデータの記憶、すなわち形８つのレベルの例について記述された。実施形態はこの例に限られず、１セルトランジスタ当たり４ビット以上のデータの記憶の例にも適用されることが可能である。その場合、例えば、ＣまたはＤレベル以上のレベルについて、電位が調整されることが可能である。

また、Ａレベルパスループ数ＮＡＰに基づいて、ＣまたはＤレベル以上のレベルについて、電位が調整される例について記述された。実施形態はこの例に限られず、Ａレベルのベリファイがパスした次のループから電位が調整されてもよい。その場合、図９と同様に、種々のＡレベルパスループ数ＮＡＰについてのベリファイ電位ＶＶのための調整値が用意され、Ａレベルパスループ数ＮＡＰに基づく調整値が使用される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…入出力回路、１３…入出力制御回路、１４…制御回路、１５…電位生成回路、１６…ドライバ、１７…センスアンプ、１８…カラムデコーダ、１９…データラッチ、２０…ロウデコーダ、ｓｕｂ…基板、ｐｗ…ウェル、ＰＬ…柱、ＣＴ、ＣＳ、ＣＷ、ＣＤ…導電体、ＩＴ…トンネル絶縁体、ＩＣ…電荷蓄積層、ＩＢ…ブロック絶縁体。

Claims (5)

1. 複数の第１セルトランジスタと、
   第２セルトランジスタと、
   複数のループを含むプログラムの間に、
   前記第２セルトランジスタに電位を印加している間に、前記複数の第１セルトランジスタに前記第２セルトランジスタに印加されている電位より低くかつ相違する複数の基準電位を印加し、
   第１ループにおいて第１パラメータについて第１値を使用し、
   前記第１ループより後でかつ第１条件を満たしたループより後の第２ループにおいて、前記第１パラメータについて前記第１値または前記第１値と異なる第２値を使用する、
   ように構成された制御回路と、
   を備える記憶装置。
2. 前記制御回路は、前記複数のループのうちの前記複数の第１セルトランジスタのうちの一部が前記複数の基準電位のうちの第１基準電位を超えているかのベリファイがパスしたときのループの番号に基づいて、前記第２ループにおいて前記第１パラメータについて前記第１値または前記第２値を選択し、
   前記複数の第１セルトランジスタのうちの一部が前記第１基準電位を超えているかのベリファイがパスしたときのループの後、前記第２ループが行われる、
   請求項１に記載の記憶装置。
3. 前記第１基準電位は、前記複数の基準電位のうちの最少の１つであり、
   前記第２ループにおいて、前記複数の基準電位のうちの４番目に小さい１つを超えているかが判定される、
   請求項２に記載の記憶装置。
4. 前記複数の第１セルトランジスタは、１つのワード線に接続され、
   前記第１パラメータは、
   １つのループにおいて前記ワード線に印加される電位と、次のループにおいて前記ワード線に印加される電位と、の差と、
   前記第２セルトランジスタに印加される前記電位と、
   前記複数の基準電位の１つと、
   の１つである、
   請求項２に記載の記憶装置。
5. 前記複数の基準電位は、２^ｎ−１（ｎは自然数）個の基準電位を備え、
   前記制御回路は、１回のプログラムの間に、前記２^ｎ−１個の基準電位を前記複数の第１セルトランジスタに印加する、
   請求項１に記載の記憶装置。