[go: up one dir, main page]

JP2018117110A - 基板電圧制御回路 - Google Patents

基板電圧制御回路 Download PDF

Info

Publication number
JP2018117110A
JP2018117110A JP2017104661A JP2017104661A JP2018117110A JP 2018117110 A JP2018117110 A JP 2018117110A JP 2017104661 A JP2017104661 A JP 2017104661A JP 2017104661 A JP2017104661 A JP 2017104661A JP 2018117110 A JP2018117110 A JP 2018117110A
Authority
JP
Japan
Prior art keywords
voltage
terminal
source
switch
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017104661A
Other languages
English (en)
Other versions
JP6831752B2 (ja
Inventor
和広 安達
Kazukiro Adachi
和広 安達
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Publication of JP2018117110A publication Critical patent/JP2018117110A/ja
Application granted granted Critical
Publication of JP6831752B2 publication Critical patent/JP6831752B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Logic Circuits (AREA)
  • Power Conversion In General (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

【課題】双方向スイッチングデバイスのスイッチング特性を安定化させる。【解決手段】基板電圧制御回路は、第１接続端子と、第２接続端子と、基板電圧制御端子と、第１ソース、第１ドレイン、第１ゲートを有し、前記第１ソースが前記基板電圧制御端子に接続され、前記第１ドレインが前記第１接続端子に接続された第１スイッチと、前記第１ゲートと前記第２接続端子との間に接続された第１抵抗と、第２ソース、第２ドレイン、第２ゲートを有し、前記第２ソースが前記基板電圧制御端子に接続され、前記第２ドレインが前記第２接続端子に接続された第２スイッチと、前記第２ゲートと前記第１接続端子との間に接続された第２抵抗と、を備える。【選択図】図３

Description

本開示は、双方向スイッチングデバイスの基板端子の電圧を制御する回路に関する。
本開示の実施形態に関連する双方向スイッチングデバイスとは、２つのソース端子間を、電気的に短絡の状態（オン状態）または開放の状態（オフ状態）に制御することが可能な、一つのチップ上に作成される半導体デバイスのことである（特許文献１参照）。ここで、双方向スイッチングデバイスは、第１のソース端子の電圧が第２のソース端子の電圧よりも高く、且つ、双方向スイッチングデバイスがオン状態のときに、第１のソース端子から第２のソース端子の方向に電流を流すことが可能である。また、双方向スイッチングデバイスは、第２のソース端子の電圧が第１のソース端子の電圧よりも高く、且つ、双方向スイッチングデバイスがオン状態のときに、第２のソース端子から第１のソース端子の方向に電流を流すことが可能である。
双方向スイッチングデバイスは、例えば、マトリクスコンバータの電力変換器の主スイッチのようなパワーデバイスに適用することができる。
特許文献１は、双方向スイッチングデバイスの基板電圧を、２つのソース端子の電圧のうち、低い方の電圧に設定することで、双方向スイッチングデバイスの動作を安定させる制御回路（１０３）を開示する（第５図参照）。この制御回路（１０３）は、基板端子（ＳＵＢ）と第２のソース端子（Ｓ２）との間に、ダイオード（１３５）と抵抗（１３６）との並列回路が接続され、且つ、基板端子（ＳＵＢ）と第１のソース端子（Ｓ１）との間にも同様に、ダイオード（１３３）と抵抗（１３４）との並列回路が接続されている。ここで、ダイオード（１３５）は、カソード端子が第２のソース端子（Ｓ２）に接続され、アノード端子が基板端子（ＳＵＢ）に接続されており、ダイオード（１３３）は、カソード端子が第１のソース端子（Ｓ１）に接続され、アノード端子が基板端子（ＳＵＢ）に接続されている。
国際公開第２０１１／０６４９５５号
双方向スイッチングデバイスを安定したスイッチング特性で動作させると共に、２つの電流方向のスイッチング特性の差が低減されるように双方向スイッチングデバイスを動作させる基板電圧制御回路が求められている。
本開示に係る基板電圧制御回路は、第１接続端子と、第２接続端子と、基板電圧制御端子と、第１ソース、第１ドレイン、第１ゲートを有し、前記第１ソースが前記基板電圧制御端子に接続され、前記第１ドレインが前記第１接続端子に接続された第１スイッチと、前記第１ゲートと前記第２接続端子との間に接続された第１抵抗と、第２ソース、第２ドレイン、第２ゲートを有し、前記第２ソースが前記基板電圧制御端子に接続され、前記第２ドレインが前記第２接続端子に接続された第２スイッチと、前記第２ゲートと前記第１接続端子との間に接続された第２抵抗と、を備える。
包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路、方法またはコンピュータプログラムで実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路、方法およびコンピュータプログラムの任意の組み合わせによって実現されてもよい。
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
本開示の実施形態の基本構成に係る基板電圧制御回路を示す図である。 基板端子の電圧とソース端子の電圧との理想的な関係を示す波形図である。 本開示の実施の形態１における基板電圧制御回路の一例を示す図である。 本開示の実施の形態２における基板電圧制御回路の一例を示す図である。 回路シミュレーションの結果を示す波形図である。 回路シミュレーションの結果を示す波形図である。 双方向スイッチングデバイスを回路記号で示す図である。 ゲート駆動回路部を接続したＧａＮ双方向スイッチングデバイスの断面構成を示す図である。 ＧａＮスイッチングデバイスの断面構成を示す図である。 ＧａＮダイオードの断面構造を示す図である。 本開示の実施の形態３に係る基板電圧制御回路の一例を示す図である。 本開示の実施の形態４に係る基板電圧制御回路の一例を示す図である。 図１１の基板電圧制御回路を用いた、回路シミュレーションの結果を示す波形図である。 図１１の基板電圧制御回路を用いた、回路シミュレーションの結果を示す波形図である。 本開示の実施の形態５における基板電圧制御回路の一例を示す図である。 本開示の実施の形態５における基板電圧制御回路を改良した基板電圧制御回路の一例を示す図である。 図１４に示す基板電圧制御回路を用いた、回路シミュレーションの結果を示す波形図である。 図１４に示す基板電圧制御回路を用いた、回路シミュレーションの結果を示す波形図である。 本開示の実施の形態６における基板電圧制御回路の一例を示す図である。 本開示の実施の形態６における基板電圧制御回路を改良した基板電圧制御回路の一例を示す図である。 図１７に示す基板電圧制御回路を用いた、回路シミュレーションの結果を示す波形図である。 図１７に示す基板電圧制御回路を用いた、回路シミュレーションの結果を示す波形図である。 本開示の実施の形態７における基板電圧制御回路の一例を示す図である。 本開示の実施の形態７における基板電圧制御回路を改良した基板電圧制御回路の一例を示す図である。 図２０に示す基板電圧制御回路を用いた、回路シミュレーションの結果を示す波形図である。 図２０に示す基板電圧制御回路を用いた、回路シミュレーションの結果を示す波形図である。
上述した特許文献１の制御回路（１０３）は、基板端子の電圧を２つのソース端子の電圧のうち低い方の電圧にすることができない場合が生じる。
以下、２つのソース端子のうち、ソース端子（Ｓ１）がソース端子（Ｓ２）より低い場合を例に挙げて説明する。この場合、ソース端子（Ｓ１）の電圧より、基板端子（ＳＵＢ）の電圧が高ければ、ダイオード（１３３）は、オン状態になり、アノード端子からカソード端子に電流を流し、基板端子（ＳＵＢ）の電圧をソース端子（Ｓ１）の電圧近辺まで下げることができる。
しかし、基板端子（ＳＵＢ）の電圧がソース端子（Ｓ１）の電圧より低ければ、ダイオード（１３３）は、カソード端子の電圧がアノード端子の電圧より高く、オン状態になれないので、電流を流すことができない。この場合、制御回路（１０３）は、基板端子（ＳＵＢ）の電圧をソース端子（Ｓ１）の電圧まで上昇させることができない。このことは、ソース端子（Ｓ２）の電圧がソース端子（Ｓ１）の電圧より低く、且つ、基板端子（ＳＵＢ）の電圧がソース端子（Ｓ２）の電圧より低い場合も同様である。
つまり、特許文献１の技術は、基板端子（ＳＵＢ）の電圧が、低い方のソース端子の電圧よりも低い場合、基板端子（ＳＵＢ）の電圧を低い方のソース端子の電圧近辺まで上げることができない。したがって、特許文献１の技術は、双方向スイッチングデバイスを安定したスイッチング特性で動作させることができないと共に、２つの電流方向のスイッチング特性の差が低減されるように双方向スイッチングデバイスを動作させることができないという課題がある。
本開示は、上記課題を解決するものであり、双方向スイッチングデバイスを安定したスイッチング特性で動作させると共に、２つの電流方向のスイッチング特性の差が低減されるように双方向スイッチングデバイスを動作させる基板電圧制御回路を提供するものである。
（本開示に至る経緯）
マトリックスコンバータなどに用いられるパワーデバイスとして、バンドギャップが大きいＧａＮを用いて、ノーマリオフ化と低オン抵抗化とが両立された双方向ＧＩＴ（Ｇａｔｅ Ｉｎｊｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれるトランジスタが知られている。
双方向ＧＩＴは、基板端子の電圧が変動するので、双方向のスイッチング特性がアンバランスなるという問題がある。そこで、上述した特許文献１に示すように、双方向スイッチングデバイスの基板端子（ＳＵＢ）の電圧を、２つのソース端子の電圧のうち、低い方の電圧に設定する技術が知られている。
しかし、特許文献１は、上述したように、基板端子（ＳＵＢ）の電圧が、低い方のソース端子の電圧よりも低い場合、基板端子（ＳＵＢ）の電圧を低い方のソース端子の電圧近辺まで上げることができないという課題がある。
そこで、本開示の第１態様に係る基板電圧制御回路は、双方向スイッチングデバイスの基板端子と接続される基板電圧制御端子の電圧が、ソース２接続端子の電圧とソース１接続端子の電圧とのうち低い方の電圧より低い場合であっても、基板電圧制御端子の電圧をソース２接続端子の電圧とソース１接続端子の電圧とのうち低い方の電圧に設定することを目的とする。
また、特許文献１は、基板端子（ＳＵＢ）の電圧が低い方のソース端子の電圧よりも低い場合、基板端子（ＳＵＢ）の電圧がフローティング状態となり、双方向スイッチングデバイスを安定したスイッチング特性で動作させると共に、２つの電流方向のスイッチング特性の差が低減されるように双方向スイッチングデバイスを動作させることができないという課題もある。
本開示の第２、第３態様に係る基板電圧制御回路は、上記の課題を解決するものである。
本開示の第１態様に係る基板電圧制御回路は、双方向スイッチングデバイスの基板端子電圧を制御する基板電圧制御回路であって、
ソース１接続端子とソース２接続端子と基板電圧制御端子とローサイド回路とハイサイド回路とを備え、
前記双方向スイッチングデバイスは、ソース１端子とソース２端子と基板端子とを備え、
前記ソース１接続端子は、前記ソース１端子と接続され、
前記ソース２接続端子は、前記ソース２端子と接続され、
前記基板電圧制御端子は、前記基板端子と接続され、
前記ローサイド回路は、ローサイドスイッチとローサイド抵抗とを備え、
前記ローサイドスイッチは、ローサイドスイッチソース端子とローサイドスイッチドレイン端子とローサイドスイッチゲート端子とを備え、
前記ハイサイド回路は、ハイサイドスイッチとハイサイド抵抗とを備え、
前記ハイサイドスイッチは、ハイサイドスイッチソース端子とハイサイドスイッチドレイン端子とハイサイドスイッチゲート端子とを備え、
前記ローサイドスイッチソース端子は、前記基板電圧制御端子と接続され、
前記ローサイドスイッチドレイン端子は、前記ソース１接続端子と接続され、
前記ローサイドスイッチゲート端子と前記ソース２接続端子との間に、前記ローサイド抵抗が接続され、
前記ハイサイドスイッチソース端子は、前記基板電圧制御端子と接続され、
前記ハイサイドスイッチドレイン端子は、前記ソース２接続端子と接続され、
前記ハイサイドスイッチゲート端子と前記ソース１接続端子との間に、前記ハイサイド抵抗が接続される。
本態様によれば、ソース２接続端子の電圧がソース１接続端子の電圧より高く、且つ、基板電圧制御端子の電圧がソース１接続端子の電圧より低い場合、ローサイドスイッチは、基板電圧制御端子の電圧を基準としたときのローサイドスイッチゲート端子の電圧がローサイドスイッチの閾値電圧より高ければ、オン状態になる。これにより、基板電圧制御端子とソース１接続端子とが短絡し、基板電圧制御端子の電圧がソース１接続端子付近まで増加する。その結果、基板電圧制御端子の電圧がソース１接続端子の電圧より低い場合であっても、基板電圧制御端子の電圧をソース１接続端子の電圧に設定できる。
また、ソース１接続端子の電圧がソース２接続端子の電圧より高く、且つ、基板電圧制御端子の電圧がソース２接続端子の電圧より低い場合、ハイサイドスイッチは、基板電圧制御端子の電圧を基準としたときのハイサイドスイッチゲート端子の電圧がハイサイドスイッチの閾値電圧より高ければ、オン状態になる。これにより、基板電圧制御端子とソース２接続端子とが短絡し、基板電圧制御端子の電圧がソース２接続端子付近まで増大する。その結果、基板電圧制御端子の電圧がソース２接続端子の電圧より低い場合であっても、基板電圧制御端子の電圧をソース２接続端子の電圧に設定できる。
このように、本態様は、常に基板電圧制御端子の電圧を、ソース１接続端子の電圧及びソース２接続端子の電圧のうち、低い方の電圧に設定できる。その結果、双方向スイッチングデバイスを安定したスイッチング特性で動作させると共に、２つの電流方向のスイッチング特性の差が低減されるように双方向スイッチングデバイスを動作させることができる。
第１態様において、前記ローサイド回路は、ローサイドダイオードを備え、
前記ローサイドダイオードのアノード端子は、前記ローサイドスイッチゲート端子に接続され、前記ローサイドダイオードのカソード端子は、前記ソース２接続端子に接続され、
前記ハイサイド回路は、ハイサイドダイオードを備え、
前記ハイサイドダイオードのアノード端子は、前記ハイサイドスイッチゲート端子に接続され、前記ハイサイドダイオードのカソード端子は、前記ソース１接続端子に接続され、
前記ローサイドダイオードは、前記ソース２接続端子の電圧が前記ソース１接続端子の電圧と同じ電圧になるまでに、前記ローサイドスイッチゲート端子の電圧を前記ローサイドスイッチの閾値電圧より低くし、前記ローサイドスイッチをオフ状態にさせ、
前記ハイサイドダイオードは、前記ソース１接続端子の電圧が前記ソース２接続端子の電圧と同じ電圧になるまでに、前記ハイサイドスイッチゲート端子の電圧を前記ハイサイドスイッチの閾値電圧より低くし、前記ハイサイドスイッチをオフ状態にしてもよい。
本態様によれば、ソース２接続端子の電圧がソース１接続端子の電圧と同じ電圧になるまでに、ローサイドダイオードは、ローサイドスイッチゲート端子の寄生容量から電荷を引く抜き、ローサイドスイッチゲート端子の電圧をローサイドスイッチの閾値電圧より低くし、ローサイドスイッチをオフ状態にする。これにより、ソース２接続端子の電圧がソース１接続端子の電圧よりも低くなってもローサイドスイッチのオン状態が継続されることを防止できる。
また、ソース１接続端子の電圧がソース２接続端子の電圧と同じ電圧になるまでに、ハイサイドダイオードは、ハイサイドスイッチゲート端子の寄生容量から電荷を引き抜き、ハイサイドスイッチゲート端子の電圧をハイサイドスイッチの閾値電圧より低くし、ハイサイドスイッチをオフ状態にする。これにより、ソース１接続端子の電圧がソース２接続端子の電圧よりも低くなってもハイサイドスイッチのオン状態が継続されることを防止できる。そのため、ハイサイドスイッチとローサイドスイッチとが共にオン状態になることを防止でき、ソース２接続端子とソース１接続端子とが、ハイサイドスイッチとローサイドスイッチとを通じて短絡し、回路が破壊されることを防止できる。
第１態様において、前記ローサイド回路は、ローサイドコンデンサを備え、
前記ローサイドコンデンサは、前記ソース１接続端子と前記ローサイドスイッチゲート端子との間に接続され、
前記ハイサイド回路は、ハイサイドコンデンサを備え、
前記ハイサイドコンデンサは、前記ソース２接続端子と前記ハイサイドスイッチゲート端子との間に接続され、
前記ソース１接続端子の電圧を基準にするときの前記ソース２接続端子の電圧をＶｓ２ｓ１としたときに、
前記ローサイドコンデンサは、前記Ｖｓ２ｓ１が正の電圧の範囲において０Ｖ近くに減少するまで、前記ローサイドスイッチのオン状態が継続されるように、前記ローサイドスイッチゲート端子の電圧の低下を抑制し、
前記ハイサイドコンデンサは、前記Ｖｓ２ｓ１が負の電圧の範囲において０Ｖ近くに増加するまで、前記ハイサイドスイッチのオン状態が継続されるように、前記ハイサイドスイッチゲート端子の電圧の低下を抑制してもよい。
本態様によれば、ローサイドコンデンサは、Ｖｓ２ｓ１が正の電圧の範囲において０Ｖ近くに減少するまで、ローサイドスイッチのオン状態が継続されるように、ローサイドスイッチゲート端子の電圧の低下を抑制する。これにより、ローサイドスイッチゲート端子の電圧を安定化し、ソース１接続端子の電圧及びソース２接続端子の電圧のうち低い方の電圧に対する基板電圧制御端子の電圧の追従性を高めることができる。
また、ハイサイドコンデンサは、Ｖｓ２ｓ１が負の電圧の範囲において０Ｖ近くに増加するまで、ハイサイドスイッチのオン状態が継続されるように、ハイサイドスイッチゲート端子の電圧の低下を抑制する。これにより、ハイサイドスイッチゲート端子の電圧を安定化し、ソース１接続端子の電圧及びソース１接続端子の電圧のうち低い方の電圧に対する基板電圧制御端子の電圧の追従性を高めることができる。
第１態様において、前記ローサイドコンデンサと前記ハイサイドコンデンサとはキャパシタンス容量値が１００ｐＦから１０ｎＦまでであってもよい。
本態様によれば、ソース１接続端子の電圧とソース２接続端子の電圧とのうち、低い方の電圧に対する基板電圧制御端子の電圧の追従性を高めることができる。
第１態様において、前記ローサイド抵抗と前記ハイサイド抵抗との抵抗値が５００オームから５００キロオームまでであってもよい。
本態様によれば、ソース１接続端子の電圧とソース２接続端子の電圧とのうち、低い方の電圧に対する基板電圧制御端子の電圧の追従性を高めることができる。
第１態様において、前記ローサイドスイッチは、
前記ローサイドスイッチソース端子の電圧を基準にしたときの前記ローサイドスイッチゲート端子の電圧をローサイドスイッチゲート電圧としたときに、
前記ローサイドスイッチゲート電圧が前記ローサイドスイッチの閾値電圧より高いときに、オン状態になり、前記ローサイドスイッチソース端子と前記ローサイドスイッチドレイン端子とを短絡させ、
前記ローサイドスイッチゲート電圧が前記ローサイドスイッチの閾値電圧より低いときに、オフ状態になり、前記ローサイドスイッチソース端子と前記ローサイドスイッチドレイン端子とを開放させ、
前記ハイサイドスイッチは、
前記ハイサイドスイッチソース端子の電圧を基準にしたときの前記ハイサイドスイッチゲート端子の電圧をハイサイドスイッチゲート電圧としたときに、
前記ハイサイドスイッチゲート電圧がハイサイドスイッチの閾値電圧より高いときに、オン状態になり、前記ハイサイドスイッチソース端子と前記ハイサイドスイッチドレイン端子とを短絡させ、
前記ハイサイドスイッチゲート電圧が前記ハイサイドスイッチの閾値電圧より低いときに、オフ状態になり、前記ハイサイドスイッチソース端子と前記ハイサイドスイッチドレイン端子とを開放させてもよい。
本態様によれば、ローサイドスイッチソース端子の電圧を基準にしたときのローサイドスイッチゲート端子の電圧であるローサイドスイッチゲート電圧がローサイドスイッチの閾値電圧より高いときに、ローサイドスイッチは、オン状態になり、ローサイドスイッチソース端子とローサイドスイッチドレイン端子とを短絡させる。これにより、ローサイドスイッチソース端子が接続された基板端子制御端子の電圧が、ソース１接続端子の電圧より低い場合であっても、基板電圧制御端子の電圧をソース１接続端子の電圧に設定できる。
また、前記ハイサイドスイッチソース端子の電圧を基準にしたときのハイサイドスイッチゲート端子の電圧であるハイサイドスイッチゲート電圧がハイサイドスイッチの閾値電圧より高いときに、ハイサイドスイッチは、オン状態になり、ハイサイドスイッチソース端子と前記ハイサイドスイッチドレイン端子とを短絡させる。これにより、ハイサイドスイッチソース端子が接続された基板端子制御端子の電圧が、ソース２接続端子の電圧より低い場合であっても、基板電圧制御端子の電圧をソース２接続端子の電圧に設定できる。
第１態様において、前記ローサイドスイッチと前記ハイサイドスイッチとは、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＯＳＦＥＴ）もしくは、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｒｒ（ＩＧＢＴ）もしくは、Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）もしくは、Ｓｔａｔｉｃ Ｉｎｄｕｃｅｄ Ｔｒａｎｓｉｓｔｏｒ（ＳＩＴ）もしくは、Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ（ＨＥＭＴ）であってもよい。
第１態様において、前記ローサイドスイッチは、
ローサイドスイッチボディダイオードが内蔵され、
前記ローサイドスイッチソース端子の電圧が前記ローサイドスイッチドレイン端子の電圧より大きいときに、前記ローサイドスイッチソース端子から前記ローサイドスイッチドレイン端子に前記ローサイドスイッチボディダイオードを通して電流が流れ、
前記ハイサイドスイッチは、
ハイサイドスイッチボディダイオードが内蔵され、
前記ハイサイドスイッチソース端子の電圧が前記ハイサイドスイッチドレイン端子の電圧より大きいときに、前記ハイサイドスイッチソース端子から前記ハイサイドスイッチドレイン端子に前記ハイサイドスイッチボディダイオードを通して電流が流れてもよい。
本態様によれば、外部の回路部品を設けることなく、ローサイドスイッチダイオードとハイサイドスイッチダイオードとを構成できる。
本開示の第２態様に係る基板電圧制御回路は、双方向スイッチングデバイスの基板端子電圧を制御する基板電圧制御回路であって、
ソース１接続端子と、ソース２接続端子と、基板電圧制御端子と、ローサイド回路と、ハイサイド回路とを備え、
前記双方向スイッチングデバイスは、ソース１端子とソース２端子と基板端子とを備え、
前記ソース１接続端子は、前記ソース１端子と接続され、
前記ソース２接続端子は、前記ソース２端子と接続され、
前記基板電圧制御端子は、前記基板端子と接続され、
前記ローサイド回路は、ローサイド第１スイッチとローサイド第２スイッチとローサイドコンデンサとローサイド電源とを備え、
前記ローサイド第１スイッチは、ローサイド第１スイッチソース端子とローサイド第１スイッチドレイン端子とローサイド第１スイッチゲート端子とを備え、
前記ローサイド第２スイッチは、ローサイド第２スイッチソース端子とローサイド第２スイッチドレイン端子とローサイド第２スイッチゲート端子とを備え、
前記ハイサイド回路は、ハイサイド第１スイッチとハイサイド第２スイッチとハイサイドコンデンサとハイサイド電源とを備え、
前記ハイサイド第１スイッチは、ハイサイド第１スイッチソース端子とハイサイド第１スイッチドレイン端子とハイサイド第１スイッチゲート端子とを備え、
前記ハイサイド第２スイッチは、ハイサイド第２スイッチソース端子とハイサイド第２スイッチドレイン端子とハイサイド第２スイッチゲート端子とを備え、
前記ローサイド第１スイッチソース端子は、前記基板電圧制御端子と接続され、
前記ローサイド第１スイッチドレイン端子は、前記ソース１接続端子と接続され、
前記ローサイド第１スイッチゲート端子は、前記ローサイド第２スイッチドレイン端子と接続され、
前記ローサイドコンデンサは、前記ソース２接続端子と前記ローサイド第２スイッチゲート端子との間に接続され、
前記ローサイド電源は、前記基板電圧制御端子と前記ローサイド第２スイッチソース端子との間に接続され、
前記ハイサイド第１スイッチソース端子は、前記基板電圧制御端子と接続され、
前記ハイサイド第１スイッチドレイン端子は、前記ソース２接続端子と接続され、
前記ハイサイド第１スイッチゲート端子は、前記ハイサイド第２スイッチドレイン端子と接続され、
前記ハイサイドコンデンサは、前記ソース１接続端子と前記ハイサイド第２スイッチゲート端子との間に接続され、
前記ハイサイド電源は、前記基板電圧制御端子と前記ローサイド第２スイッチソース端子との間に接続される。
本態様によれば、ソース１接続端子に対するソース２接続端子の電圧を電圧Ｖｓ２ｓ１とすると、電圧Ｖｓ２ｓ１がプラスの範囲で低下するときに、ローサイドコンデンサのカップリングによってローサイド第２スイッチゲート端子の電圧（ゲート電圧）が低下する。このとき、ローサイド第２スイッチのゲート電圧はローサイド電源の電圧を基準にしたゲート電圧になる。そして、このゲート電圧がローサイド第２スイッチの閾値電圧より低くなると、ローサイド第２スイッチはオン状態になり、ローサイド電源の電圧がローサイド第１スイッチゲート端子に印加され、ローサイド第１スイッチがオン状態になり、基板電圧制御端子にソース１接続端子の電圧が印加される。
そのため、本態様は、電圧Ｖｓ２ｓ１の変化時に、基板電圧制御端子の電圧をソース１接続端子の電圧に設定し、基板電圧制御端子の電圧がフローティング状態になることを防止できる。その結果、本態様は、双方向スイッチングデバイスを安定したスイッチング特性で動作させると共に、２つの電流方向のスイッチング特性の差が低減されるように双方向スイッチングデバイスを動作させることができる。
また、本態様は、電圧Ｖｓ２ｓ１がプラスの範囲で低下するとき、ローサイド第２スイッチによってローサイド第１スイッチのローサイド第１スイッチゲート端子が駆動されるので、ローサイド第１スイッチの駆動性能を高めることができる。
以上のことは、電圧Ｖｓ２ｓ１がマイナスの範囲で増大するときにおいても、ハイサイド回路で同様に成り立つ。
また、第２態様において、前記ローサイド回路は、ローサイドスイッチダイオードを備え、
前記ローサイドスイッチダイオードは、アノード端子が前記基板電圧制御端子と接続され、カソード端子が前記ローサイド第１スイッチゲート端子と接続され、
前記ハイサイド回路は、ハイサイドスイッチダイオードを備え、
前記ハイサイドスイッチダイオードは、アノード端子が前記基板電圧制御端子と接続され、カソード端子が前記ハイサイド第１スイッチゲート端子と接続され、
前記ローサイドスイッチダイオードは、前記基板電圧制御端子の電圧が前記ソース１接続端子の電圧より大きいときに、前記ローサイドスイッチダイオードのアノード端子から前記ローサイドスイッチダイオードのカソード端子に電流を流すことで、前記基板電圧制御端子の電圧を前記ソース１接続端子の電圧に近づけ、
前記ハイサイドスイッチダイオードは、前記基板電圧制御端子の電圧が前記ソース２接続端子の電圧より大きいときに、前記ハイサイドスイッチダイオードのアノード端子から前記ハイサイドスイッチダイオードのカソード端子に電流を流し、前記基板電圧制御端子の電圧を前記ソース２接続端子の電圧に近づけてもよい。
本態様によれば、ローサイドスイッチダイオードが設けられているので、基板電圧制御端子の電圧がソース１接続端子の電圧より大きいとき、ローサイドスイッチダイオードがオン状態になって、基板電圧制御端子の電圧をソース１接続端子の電圧に近づけることができる。
また、ハイサイドスイッチダイオードが設けられているので、基板電圧制御端子の電圧がソース２接続端子の電圧より大きいとき、ハイサイドスイッチダイオードがオン状態になって基板電圧制御端子の電圧をソース２接続端子の電圧に近づけることができる。
また、第２態様において、前記ローサイド回路は、ローサイドダイオードを備え、
前記ローサイドダイオードは、アノード端子が前記ローサイド第１スイッチゲート端子に接続され、カソード端子が前記ソース２接続端子に接続され、
前記ハイサイド回路は、ハイサイドダイオードを備え、
前記ハイサイドダイオードは、アノード端子が前記ハイサイド第１スイッチゲート端子に接続され、カソード端子が前記ソース１接続端子に接続され、
前記ローサイドダイオードは、前記ソース２接続端子の電圧が前記ソース１接続端子の電圧と同じ電圧になるまでに、前記ローサイド第１スイッチゲート電圧を前記ローサイド第１スイッチの閾値電圧より低くし、前記ローサイド第１スイッチをオフ状態にし、
前記ハイサイドダイオードは、前記ソース１接続端子の電圧が前記ソース２接続端子の電圧と同じ電圧になるまでに、前記ハイサイド第１スイッチゲート電圧を前記ハイサイド第１スイッチの閾値電圧より低くし、前記ハイサイド第１スイッチをオフ状態にしてもよい。
本態様によれば、ソース２接続端子の電圧がソース１接続端子の電圧と同じ電圧になるまでに、ローサイドダイオードは、ローサイド第１スイッチゲート端子の寄生のキャパシタンス容量から電荷を引く抜き、ローサイド第１スイッチゲート端子の電圧をローサイド第１スイッチの閾値電圧より低くし、ローサイド第１スイッチをオフ状態にする。これにより、ソース２接続端子の電圧がソース１接続端子の電圧よりも低くなってもローサイド第１スイッチのオン状態が継続されることを防止できる。
また、ソース１接続端子の電圧がソース２接続端子の電圧と同じ電圧になるまでに、ハイサイドダイオードは、ハイサイド第１スイッチゲート端子の寄生のキャパシタンス容量から電荷を引き抜き、ハイサイド第１スイッチゲート端子の電圧をハイサイド第１スイッチの閾値電圧より低くし、ハイサイド第１スイッチをオフ状態にする。これにより、ソース１接続端子の電圧がソース２接続端子の電圧よりも低くなってもハイサイド第１スイッチのオン状態が継続されることを防止できる。
また、第２態様において、前記ローサイド第１スイッチは、
前記ローサイド第１スイッチソース端子を基準とする前記ローサイド第１スイッチゲート端子の電圧を、ローサイドスイッチゲート電圧としたときに、
前記ローサイドスイッチゲート電圧が前記ローサイド第１スイッチの閾値電圧より高いときに、オン状態になり、前記ローサイド第１スイッチソース端子と前記ローサイド第１スイッチドレイン端子とを短絡し、
前記ローサイド第１スイッチゲート電圧が前記ローサイド第１スイッチの閾値電圧より低いときに、オフ状態になり、前記ローサイド第１スイッチソース端子と前記ローサイド第１スイッチドレイン端子とを開放し、
前記ハイサイド第１スイッチは、前記ハイサイド第１スイッチソース端子を基準とする前記ハイサイド第１スイッチゲート端子の電圧を、ハイサイド第１スイッチゲート電圧としたときに、
前記ハイサイド第１スイッチゲート電圧が前記ハイサイド第１スイッチの閾値電圧より高いときに、オン状態になり、前記ハイサイド第１スイッチソース端子と前記ハイサイド第１スイッチドレイン端子とを短絡し、
前記ハイサイド第１スイッチゲート電圧が前記ハイサイド第１スイッチの閾値電圧より低いときに、オフ状態になり、前記ハイサイド第１スイッチソース端子と前記ハイサイド第１スイッチドレイン端子とを開放してもよい。
本態様によれば、ローサイド第１スイッチソース端子の電圧を基準にしたときのローサイド第１スイッチゲート端子の電圧であるローサイドスイッチゲート電圧がローサイド第１スイッチの閾値電圧より高いときに、ローサイド第１スイッチは、オン状態になり、ローサイド第１スイッチソース端子とローサイド第１スイッチドレイン端子とを短絡させる。これにより、ローサイド第１スイッチソース端子が接続された基板電圧制御端子の電圧が、ソース１接続端子の電圧より低い場合であっても、基板電圧制御端子の電圧をソース１接続端子の電圧に設定できる。
また、ハイサイド第１スイッチソース端子の電圧を基準にしたときのハイサイド第１スイッチゲート端子の電圧であるハイサイドスイッチゲート電圧がハイサイド第１スイッチの閾値電圧より高いときに、ハイサイド第１スイッチは、オン状態になり、ハイサイド第１スイッチソース端子とハイサイド第１スイッチドレイン端子とを短絡させる。これにより、ハイサイド第１スイッチソース端子が接続された基板電圧制御端子の電圧が、ソース２接続端子の電圧より低い場合であっても、基板電圧制御端子の電圧をソース２接続端子の電圧に設定できる。
また、第２態様において、前記ローサイド第１スイッチと前記ハイサイド第１スイッチとは、それぞれ、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＯＳＦＥＴ）もしくは、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｒｒ（ＩＧＢＴ）もしくは、Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）もしくは、Ｓｔａｔｉｃ Ｉｎｄｕｃｅｄ Ｔｒａｎｓｉｓｔｏｒ（ＳＩＴ）もしくは、Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ（ＨＥＭＴ）であってもよい。
また、第２態様において、前記ローサイド第１スイッチは、内蔵されたローサイドスイッチボディダイオードを備え、
前記ローサイドスイッチボディダイオードは、前記ローサイド第１スイッチソース端子の電圧が前記ローサイド第１スイッチドレイン端子の電圧より大きいときに、前記ローサイド第１スイッチソース端子から前記ローサイド第１スイッチドレイン端子に電流を流し、
前記ハイサイドスイッチは、内蔵されたハイサイドスイッチボディダイオードを備え、
前記ハイサイドスイッチボディダイオードは、前記ハイサイド第１スイッチソース端子の電圧が前記ハイサイド第１スイッチドレイン端子の電圧より大きいときに、前記ハイサイド第１スイッチソース端子から前記ハイサイド第１スイッチドレイン端子に電流を流してもよい。
電圧Ｖｓ２ｓ１がプラス範囲で一定電圧となる定常状態の期間では、ローサイド第２スイッチはオフ状態になるので、ローサイド第１スイッチもオフ状態になり、基板電圧制御端子の電圧は電気的にフローティング状態になってしまう。
本態様によれば、ローサイド第２スイッチがローサイドスイッチボディダイオードを備えているので、電圧Ｖｓ２ｓ１がプラス範囲で一定電圧となる定常状態の期間において、基板電圧制御端子の電圧は、ソース１接続端子の電圧より、ローサイドボディダイオードの閾値電圧分高い電圧に維持される。その結果、電圧Ｖｓ２ｓ１がプラス範囲で一定電圧となる定常状態の期間において、基板電圧制御端子の電圧をソース１接続端子の電圧とソース２接続端子の電圧とのうち低い方のソース１接続端子の電圧に設定できる。このことは、ハイサイド回路においても同様に成り立つ。
更に、本態様によれば、外部の回路部品を設けることなく、ローサイドスイッチダイオードとハイサイドスイッチダイオードとを構成できる。
本開示の第３態様に係る基板電圧制御回路は、双方向スイッチングデバイスの基板端子電圧を制御する基板電圧制御回路であって、
ソース１接続端子とソース２接続端子と基板電圧制御端子と、ローサイド回路とハイサイド回路とを備え、
前記双方向スイッチングデバイスは、ソース１端子とソース２端子と基板端子を有し、
前記ソース１接続端子は、前記ソース１端子と接続され、
前記ソース２接続端子は、前記ソース２端子と接続され、
前記基板電圧制御端子は、前記基板端子と接続され、
前記ローサイド回路は、ローサイド第１スイッチとローサイド第２スイッチとローサイド第１コンデンサとを備え、
前記ローサイド第１スイッチは、ローサイド第１スイッチソース端子とローサイド第１スイッチドレイン端子とローサイド第１スイッチゲート端子とを備え、
前記ローサイド第２スイッチは、ローサイド第２スイッチソース端子とローサイド第２スイッチドレイン端子とローサイド第２スイッチゲート端子とを備え、
前記ハイサイド回路は、ハイサイド第１スイッチとハイサイド第２スイッチとハイサイド第１コンデンサとを備え、
前記ハイサイド第１スイッチは、ハイサイド第１スイッチソース端子とハイサイド第１スイッチドレイン端子とハイサイド第１スイッチゲート端子とを備え、
前記ハイサイド第２スイッチは、ハイサイド第２スイッチソース端子とハイサイド第２スイッチドレイン端子とハイサイド第２スイッチゲート端子とを備え、
前記ローサイド第１スイッチソース端子は、前記ソース１接続端子と接続され、
前記ローサイド第１スイッチドレイン端子は、前記基板電圧制御端子と接続され、
前記ローサイド第１スイッチゲート端子は、前記ローサイド第２スイッチドレイン端子と接続され、
前記ローサイド第２スイッチソース端子は、前記ソース１接続端子と接続され、
前記ローサイド第１コンデンサは、前記ソース２接続端子と前記ローサイド第２スイッチドレイン端子の間に接続され、
前記ハイサイド第１スイッチソース端子は、前記ソース２接続端子と接続され、
前記ハイサイド第１スイッチドレイン端子は、前記基板電圧制御端子と接続され、
前記ハイサイド第１スイッチゲート端子は、前記ハイサイド第２スイッチドレイン端子と接続され、
前記ハイサイド第２スイッチソース端子は、前記ソース２接続端子と接続され、
前記ハイサイド第１コンデンサは、前記ソース１接続端子と前記ハイサイド第２スイッチドレイン端子の間に接続される。
本態様によれば、ソース１接続端子に対するソース２接続端子の電圧を電圧Ｖｓ２ｓ１とすると、電圧Ｖｓ２ｓ１がプラスの範囲で低下するときに、ローサイド第１コンデンサのカップリングによって、ローサイド第１スイッチソース端子の電圧を基準にしたときのローサイド第１スイッチゲート端子の電圧（以下、ゲート電圧）が低下する。ローサイド第１スイッチのゲート電圧がローサイド第１スイッチの閾値電圧より低くなると、ローサイド第１スイッチはオン状態になり、基板電圧制御端子にソース１接続端子の電圧が印加される。
そのため、本態様は、電圧Ｖｓ２ｓ１がプラスの範囲で低下するときに、基板電圧制御端子の電圧をソース１接続端子の電圧に設定し、基板電圧制御端子の電圧がフローティング状態になることを防止できる。その結果、本態様は、双方向スイッチングデバイスを安定したスイッチング特性で動作させると共に、２つの電流方向のスイッチング特性の差が低減されるように双方向スイッチングデバイスを動作させることができる。
以上のことは、ソース２接続端子に対するソース１接続端子の電圧を電圧Ｖｓ１ｓ２とすると、電圧Ｖｓ１ｓ２がプラスの範囲で低下する場合（電圧Ｖｓ２ｓ１がマイナスの範囲で増大する場合）においても、ハイサイド回路で同様に成り立つ。
第３態様において、前記ローサイド回路は、ローサイドダイオードを更に備え、
前記ハイサイド回路は、ハイサイドダイオードを更に備え、
前記ローサイドダイオードは、ローサイドアノード端子とローサイドカソード端子とを備え、
前記ハイサイドダイオードは、ハイサイドアノード端子とハイサイドカソード端子とを備え、
前記ローサイドアノード端子は、前記ローサイド第２スイッチゲート端子と接続され、
前記ローサイドカソード端子は、前記基板電圧制御端子と接続され、
前記ハイサイドアノード端子は、前記ハイサイド第２スイッチゲート端子と接続され、
前記ローサイドカソード端子は、前記基板電圧制御端子と接続されていてもよい。
本態様によれば、基板電圧制御端子の電圧が低下すると、ローサイドダイオードがオン状態になって、ローサイド第２スイッチゲート端子の電圧が基板電圧制御端子の電圧の低下に追従して低下する。これにより、ローサイド第２スイッチのゲート電圧がローサイド第２スイッチの閾値電圧より低くなると、ローサイド第２スイッチはオン状態になる。その結果、ローサイド第１スイッチゲート端子とローサイド第１スイッチソース端子とが同じ電位となり、ローサイド第１スイッチはオフ状態になる。
そのため、本態様は、電圧Ｖｓ２ｓ１がマイナスの範囲で低下する場合において、基板電圧制御端子の電圧が低下したときに、確実にローサイド第１スイッチをオフ状態にすることができる。このことは、電圧Ｖｓ１ｓ２がマイナスの範囲において低下する場合に、基板電圧制御端子の電圧が低下したときにも、ハイサイド回路で同様に成り立つ。
第３態様において、前記ローサイド回路は、ローサイド第２コンデンサを更に備え、
前記ハイサイド回路は、ハイサイド第２コンデンサを更に備え、
前記ローサイド第２コンデンサは、前記基板電圧制御端子と前記ローサイド第２スイッチゲート端子の間に接続され、
前記ハイサイド第２コンデンサは、前記基板電圧制御端子と前記ハイサイド第２スイッチゲート端子の間に接続されていてもよい。
本態様によれば、基板電圧制御端子の電圧が低下すると、ローサイド第２コンデンサのカップリングによって、ローサイド第２スイッチゲート端子の電圧が基板電圧制御端子の電圧の低下に追従して低下する。これにより、ローサイド第２スイッチのゲート電圧がローサイド第２スイッチの閾値電圧より低くなると、ローサイド第２スイッチはオン状態になる。その結果、ローサイド第１スイッチゲート端子とローサイド第１スイッチソース端子とが同じ電位となり、ローサイド第１スイッチはオフ状態になる。
そのため、本態様は、電圧Ｖｓ２ｓ１がマイナスの範囲で低下する場合において、基板電圧制御端子の電圧が低下したときに、確実にローサイド第１スイッチをオフ状態にすることができる。このことは、電圧Ｖｓ１ｓ２がマイナスの範囲において低下する場合に、基板電圧制御端子の電圧が低下したときにも、ハイサイド回路で同様に成り立つ。
第３態様において、前記ローサイド回路は、ローサイド抵抗を更に備え、
前記ハイサイド回路は、ハイサイド抵抗を更に備え、
前記ローサイド抵抗は、前記基板電圧制御端子と前記ローサイド第２スイッチゲート端子の間に接続され、
前記ハイサイド抵抗は、前記基板電圧制御端子と前記ハイサイド第２スイッチゲート端子の間に接続されていてもよい。
本態様によれば、基板電圧制御端子の電圧が低下すると、ローサイド第２スイッチゲート端子からローサイド抵抗を介して基板電圧制御端子へ電流が流れることによって、ローサイド第２スイッチゲート端子の電圧が基板電圧制御端子の電圧の低下に追従して低下する。これにより、ローサイド第２スイッチのゲート電圧がローサイド第２スイッチの閾値電圧より低くなると、ローサイド第２スイッチはオン状態になる。その結果、ローサイド第１スイッチゲート端子とローサイド第１スイッチソース端子とが同じ電位となり、ローサイド第１スイッチはオフ状態になる。
そのため、本態様は、電圧Ｖｓ２ｓ１がマイナスの範囲で低下する場合において、基板電圧制御端子の電圧が低下したときに、確実にローサイド第１スイッチをオフ状態にすることができる。このことは、電圧Ｖｓ１ｓ２がマイナスの範囲において低下する場合に、基板電圧制御端子の電圧が低下したときにも、ハイサイド回路で同様に成り立つ。
第３態様において、前記ローサイド第１スイッチは、前記ローサイド第１スイッチソース端子の電圧を基準にしたときの前記ローサイド第１スイッチゲート端子の電圧をローサイド第１スイッチゲート電圧としたときに、
前記ローサイド第１スイッチゲート電圧が前記ローサイド第１スイッチの閾値電圧より低いときに、オン状態になり、前記ローサイド第１スイッチソース端子と前記ローサイド第１スイッチドレイン端子とを短絡させ、
前記ローサイド第１スイッチゲート電圧が前記ローサイド第１スイッチの閾値電圧より高いときに、オフ状態になり、前記ローサイド第１スイッチソース端子と前記ローサイド第１スイッチドレイン端子とを開放させ、
前記ハイサイド第１スイッチは、
前記ハイサイド第１スイッチソース端子の電圧を基準にしたときの前記ハイサイド第１スイッチゲート端子の電圧をハイサイド第１スイッチゲート電圧としたときに、
前記ハイサイド第１スイッチゲート電圧が前記ハイサイド第１スイッチの閾値電圧より低いときに、オン状態になり、前記ハイサイド第１スイッチソース端子と前記ハイサイド第１スイッチドレイン端子とを短絡させ、
前記ハイサイド第１スイッチゲート電圧が前記ハイサイド第１スイッチの閾値電圧より高いときに、オフ状態になり、前記ハイサイド第１スイッチソース端子と前記ハイサイドスイッチドレイン端子とを開放させてもよい。
本態様によれば、ローサイド第１スイッチ及びハイサイド第１スイッチをＰ型のＭＯＳＦＥＴ等のＰ型のスイッチングデバイスによって構成することができる。
第３態様において、前記ローサイド第１スイッチと前記ハイサイド第１スイッチとが、それぞれ、Ｐ型のＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＯＳＦＥＴ）もしくは、ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｒｒ（ＩＧＢＴ）もしくは、ＪｕｎｃｔｉｏｎＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）もしくは、ＳｔａｔｉｃＩｎｄｕｃｅｄＴｒａｎｓｉｓｔｏｒ（ＳＩＴ）もしくは、ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ（ＨＥＭＴ）であってもよい。
第３態様において、前記ローサイド第１スイッチは、
ローサイド第１スイッチボディダイオードを内蔵し、
前記ローサイド第１スイッチソース端子の電圧が前記ローサイド第１スイッチドレイン端子の電圧より低いときに、前記ローサイド第１スイッチドレイン端子から前記ローサイド第１スイッチソース端子に前記ローサイド第１スイッチボディダイオードを通して電流を流し、
前記ハイサイド第１スイッチは、
ハイサイド第１スイッチボディダイオードを内蔵し、
前記ハイサイド第１スイッチソース端子の電圧が前記ハイサイド第１スイッチドレイン端子の電圧より低いときに、前記ハイサイド第１スイッチドレイン端子から前記ハイサイド第１スイッチソース端子に前記ハイサイド第１スイッチボディダイオードを通して電流を流すようにしてもよい。
ソース２接続端子の電圧がソース１接続端子の電圧よりも低くなり、電圧Ｖｓ２ｓ１がプラスの電圧からマイナスの電圧になったとする。この場合、電圧Ｖｓ２ｓ１がプラスの電圧のときに基板電圧制御端子の電圧がソース１接続端子の電圧と同じになっているので、ソース２接続端子の電圧は、基板電圧制御端子の電圧よりも低くなる。このため、ソース２接続端子と接続されたハイサイド第１スイッチソース端子の電圧は、基板電圧制御端子と接続されたハイサイド第１スイッチドレイン端子の電圧よりも低くなる。
これにより、ハイサイド第１スイッチドレイン端子からハイサイド第１スイッチソース端子にハイサイド第１スイッチボディダイオードを通して電流が流れ、基板電圧制御端子の電圧が、ソース２接続端子の電圧にハイサイド第１スイッチボディダイオードの閾値電圧を加えた電圧以下に制限される。その結果、電圧Ｖｓ２ｓ１がマイナスの範囲において低下するのに追従して、基板電圧制御端子の電圧も低下する。
そのため、本態様は、電圧Ｖｓ２ｓ１がマイナスの範囲で低下する場合に、電圧Ｖｓ２ｓ１の低下に追従して基板電圧制御端子の電圧を低下させることができる。このことは、電圧Ｖｓ１ｓ２がマイナスの範囲で低下する場合（電圧Ｖｓ２ｓ１がプラスの範囲で増大する場合）にも、ローサイド回路で同様に成り立つ。
第３態様において、前記ローサイド回路は、
前記ローサイドアノード端子と前記ローサイド第２スイッチゲート端子との間に接続されたローサイド第３コンデンサを更に備え、
前記ハイサイド回路は、前記ハイサイドアノード端子と前記ハイサイド第２スイッチゲート端子との間に接続されたハイサイド第３コンデンサを更に備え、
前記ローサイド第１コンデンサと前記ハイサイド第１コンデンサとはキャパシタンス容量値が０．１ｎＦから１００ｎＦまでであり、
前記ローサイド第３コンデンサと前記ハイサイド第３コンデンサとはキャパシタンス容量値が０．０５ｎＦから５０ｎＦまでであってもよい。
本態様によれば、ソース１接続端子の電圧とソース２接続端子の電圧とのうち、低い方の電圧に対する基板電圧制御端子の電圧の追従性を高めることができる。
第３態様において、前記ローサイド回路は、
前記ローサイド第１スイッチゲート端子と前記ソース１接続端子との間に接続されたローサイド第１抵抗と、
前記ローサイド第２スイッチゲート端子と前記ソース１接続端子との間に接続されたローサイド第２抵抗と、
前記ローサイドアノード端子と前記ローサイド第２スイッチゲート端子との間に接続されたローサイド第３抵抗と、
を更に備え、前記ハイサイド回路は、前記ハイサイド第１スイッチゲート端子と前記ソース２接続端子との間に接続されたハイサイド第１抵抗と、
前記ハイサイド第２スイッチゲート端子と前記ソース２接続端子との間に接続されたハイサイド第２抵抗と、
前記ハイサイドアノード端子と前記ハイサイド第２スイッチゲート端子との間に接続されたハイサイド第３抵抗と、
を更に備え、
前記ローサイド第１抵抗と前記ローサイド第２抵抗と前記ローサイド第３抵抗と前記ハイサイド第１抵抗と前記ハイサイド第２抵抗と前記ハイサイド第３抵抗との抵抗値が１０キロオームから１メガオームまでであってもよい。
本態様によれば、ソース１接続端子の電圧とソース２接続端子の電圧とのうち、低い方の電圧に対する基板電圧制御端子の電圧の追従性を高めることができる。
［双方向スイッチングデバイス］
本開示の基板電圧制御回路を説明する前に、基板電圧制御回路が制御対象とする双方向スイッチングデバイスについて、図６を用いて説明をする。
図６は、双方向スイッチングデバイス９００を回路記号で示す図である。双方向スイッチングデバイス９００はソース端子Ｓ１と、ソース端子Ｓ２と、２つのゲート端子Ｇ１，Ｇ２と、基板端子ＳＵＢとを備える。ソース端子Ｓ１の電圧をＶｓ１とし、ソース端子Ｓ２の電圧をＶｓ２とし、ゲート端子Ｇ１の電圧をＶｇ１とし、ゲート端子Ｇ２の電圧をＶｇ２とし、ソース端子Ｓ１の電圧Ｖｓ１を基準にしたゲート端子Ｇ１の電圧Ｖｇ１を電圧Ｖｇｓ１とし、ソース端子Ｓ２の電圧Ｖｓ２を基準にしたゲート端子Ｇ２の電圧Ｖｇ２を電圧Ｖｇｓ２とする。
また、電圧Ｖｓ１より電圧Ｖｓ２の方が高い場合、電圧Ｖｇｓ１が閾値電圧より高いとき、双方向スイッチングデバイス９００はオン状態になり、電圧Ｖｇｓ１が閾値電圧より低いとき、双方向スイッチングデバイス９００はオフ状態になる。
一方、電圧Ｖｓ２より電圧Ｖｓ１の方が高い場合、電圧Ｖｇｓ２が閾値電圧より高いとき、双方向スイッチングデバイス９００はオン状態になり、電圧Ｖｇｓ２が閾値電圧より低いとき、双方向スイッチングデバイス９００はオフ状態になる。
図６に示す双方向スイッチングデバイス９００は２つのゲート端子Ｇ１，Ｇ２を持つが、１つのゲート端子を持つ双方向スイッチングデバイスであっても、本開示の基板電圧制御回路は、適用可能であり、期待する効果が得られる。
［基板端子電圧波形］
次に、目標とする基板端子ＳＵＢの理想的な電圧波形について図２を用いて説明する。図２は、基板端子ＳＵＢの電圧と、ソース端子Ｓ１及びソース端子Ｓ２の電圧差との理想的な関係を示す波形図２００である。一点鎖線で示すソース端子電圧波形２０１は、一方のソース端子（例えばソース端子Ｓ１）の電圧を０Ｖの基準電圧にしたときの、他方のソース端子（例えばソース端子Ｓ２）の電圧波形である。破線で示す基板端子電圧波形２２１は基板端子ＳＵＢの電圧波形である。
ソース端子電圧波形２０１がマイナスからプラスの電圧に変化し（時刻Ｔ１）、その後、プラスからマイナスの電圧に変化するとき（時刻Ｔ２）、基板端子電圧波形２２１は、常に低い方のソース端子電圧と同じ電圧になるのが理想の電圧波形である。
詳細には、ソース端子電圧波形２０１がソース端子Ｓ２の電圧波形であるとすると、時刻Ｔ１までは、ソース端子Ｓ２の電圧がソース端子Ｓ１の電圧よりも低いので、基板端子電圧波形２２１は、ソース端子電圧波形２０１に追従して増大している。時刻Ｔ１〜Ｔ２では、ソース端子Ｓ２の電圧がソース端子Ｓ１の電圧より高いので、基板端子電圧波形２２１は、０Ｖのソース端子Ｓ１の電圧に追従し、０Ｖを維持している。時刻Ｔ２以降は、再び、ソース端子Ｓ２の電圧がソース端子Ｓ１の電圧よりも低くなるので、基板端子電圧波形２２１は、ソース端子電圧波形２０１に追従して減少している。
そこで、本開示に係る基板電圧制御回路は、基板端子ＳＵＢの電圧を図２で示す理想的な基板端子電圧波形２２１に可能な限り近づけることを更なる目的とする。
［基本構成］
次に、本開示の基本構成の基板電圧制御回路について図１を用いて説明する。図１は、本開示の基本構成に係る基板電圧制御回路１００を示す図である。
基板電圧制御回路１００は、ソース１接続端子１１１およびソース２接続端子１２１の２つのソース接続端子と、基板電圧制御端子１０１とを備える。これらの端子と、図６に示す双方向スイッチングデバイス９００の端子との結線について説明する。ソース１接続端子１１１はソース端子Ｓ１と接続され、ソース２接続端子１２１はソース端子Ｓ２と接続され、基板電圧制御端子１０１は基板端子ＳＵＢと接続される。
更に、基板電圧制御回路１００は、ソース１接続端子１１１及び基板電圧制御端子１０１間に接続されたスイッチ１１２と、ソース２接続端子１２１及び基板電圧制御端子１０１間に接続されたスイッチ１２２と、スイッチ１１２，１２２を制御する制御回路１３１とを備える。制御回路１３１は、ソース１接続端子１１１の電圧がソース２接続端子１２１の電圧より低いとき、スイッチ１１２をオン状態にし、同時にスイッチ１２２をオフ状態にする。また、制御回路１３１は、ソース１接続端子１１１の電圧がソース２接続端子１２１の電圧より高いとき、スイッチ１１２をオフ状態にし、同時にスイッチ１２２をオン状態にする。
制御回路１３１は、ソース１接続端子１１１の電圧とソース２接続端子１２１の電圧とを比較するコンパレータと、このコンパレータの出力信号を元に制御信号を生成する制御信号生成回路と、生成された制御信号にしたがってスイッチ１１２とスイッチ１２２とを制御するゲートドライバー回路とを備える。このように、制御回路１３１は、コンパレータと、制御信号生成回路と、ゲートドライバー回路というような回路で実現される。
しかし、この制御回路１３１は、コンパレータと、制御信号生成回路と、ゲートドライバー回路とが必要なため、回路規模が大きくなり、体積の増加及びコストの増加を招来する。以下に説明するように、本開示の基板電圧制御回路は、制御回路１３１が不要なので、回路規模を小さくし、小型化とコスト低減とが可能である。以下、本開示の実施の形態について説明する。
（実施の形態１）
図３は、本開示の実施の形態１における基板電圧制御回路３００の一例を示す図である。基板電圧制御回路３００は、ソース１接続端子１１１と、ソース２接続端子１２１と、基板電圧制御端子１０１と、ローサイド回路３１９と、ハイサイド回路３２９とを備える。
ソース１接続端子１１１は双方向スイッチングデバイス９００のソース端子Ｓ１が接続され、ソース２接続端子１２１は双方向スイッチングデバイス９００のソース端子Ｓ２が接続され、基板電圧制御端子１０１は双方向スイッチングデバイス９００の基板端子ＳＵＢが接続される。
ローサイド回路３１９は、基板電圧制御端子１０１にソース１接続端子１１１の電圧を印加させるための回路である。ハイサイド回路３２９は、基板電圧制御端子１０１にソース２接続端子１２１の電圧を印加させるための回路である。ローサイド回路３１９とハイサイド回路３２９とはそれぞれ回路構成は同じである。但し、ローサイド回路３１９とハイサイド回路３２９とでは、ソース１接続端子１１１とソース２接続端子１２１との接続関係が逆である点が相違する。
ＮｃｈＭＯＳＦＥＴ３１２は、図１のスイッチ１１２にＮチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を適用したものである。同様にＮｃｈＭＯＳＦＥＴ３２２はスイッチ１２２にＮチャネル型のＭＯＳＦＥＴを適用したものである。
ローサイド回路３１９は、ＮｃｈＭＯＳＦＥＴ３１２（ローサイドスイッチの一例、および第１スイッチの一例）と、抵抗３１３とを備える。ハイサイド回路３２９は、ＮｃｈＭＯＳＦＥＴ３２２（ハイサイドスイッチの一例、および第２スイッチの一例）と、抵抗３２３とを備える。
ＮｃｈＭＯＳＦＥＴ３１２は、ソース端子Ｓが基板電圧制御端子１０１に接続され、ドレイン端子Ｄがソース１接続端子１１１に接続され、ゲート端子Ｇが抵抗３１３を通してソース２接続端子１２１に接続される。
ＮｃｈＭＯＳＦＥＴ３２２はソース端子Ｓが基板電圧制御端子１０１に接続され、ドレイン端子Ｄがソース２接続端子１２１に接続され、ゲート端子Ｇが抵抗３２３を通してソース１接続端子１１１に接続される。
ソース２接続端子１２１の電圧Ｖｓ２がソース１接続端子１１１の電圧Ｖｓ１より高いとき、ＮｃｈＭＯＳＦＥＴ３１２がオン状態、ＮｃｈＭＯＳＦＥＴ３２２がオフ状態になる。これにより、基板電圧制御端子１０１とソース１接続端子１１１とが電気的に短絡状態になり、基板電圧制御端子１０１にソース１接続端子１１１の電圧Ｖｓ１が印加される。
ソース１接続端子１１１の電圧Ｖｓ１がソース２接続端子１２１の電圧Ｖｓ２より高いとき、ＮｃｈＭＯＳＦＥＴ３２２がオン状態、ＮｃｈＭＯＳＦＥＴ３１２がオフ状態になる。これにより、基板電圧制御端子１０１とソース２接続端子１２１とが電気的に短絡状態になり、基板電圧制御端子１０１にソース２接続端子１２１の電圧Ｖｓ２が印加される。
Ｎチャネル型ＭＯＳＦＥＴは、原理的に、ソース端子Ｓとドレイン端子Ｄとの２つの端子の電圧のうち、低い方の電圧を基準にしたときのゲート端子Ｇの電圧（ゲート電圧Ｖｇｓ）が、閾値電圧Ｖｔｈより高いときオン状態になり、閾値電圧Ｖｔｈより低いときにオフ状態になる。
ＮｃｈＭＯＳＦＥＴの閾値電圧Ｖｔｈは、厳密には、ソース端子Ｓを基準にしたドレイン端子Ｄの電圧Ｖｄｓに応じて、２種類の閾値電圧Ｖｔｈが存在する。１つ目は、Ｖｄｓ＞０Ｖのときの閾値電圧Ｖｔｈであり、一般的に称される閾値電圧である。２つ目は、Ｖｄｓ＜０Ｖのときの閾値電圧Ｖｔｈであり、一般的には、電圧Ｖｄｓが負電圧のときの閾値電圧と称される。両閾値電圧Ｖｔｈの値は異なる。以下、両閾値電圧Ｖｔｈを区別する場合、前者を閾値電圧Ｖｔｈ１と記述し、後者を閾値電圧Ｖｔｈ２と記述する。
（ｉ）ローサイド回路：Ｖｓｕｂ＞Ｖｓ１の場合
ローサイド回路３１９において、基板電圧制御端子１０１の電圧Ｖｓｕｂがソース１接続端子１１１の電圧Ｖｓ１より高いとき（Ｖｓｕｂ＞Ｖｓ１）、ソース１接続端子１１１を基準にしたときのＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇの電圧がゲート電圧Ｖｇｓとなる。また、Ｖｓｕｂ＞Ｖｓ１の場合、電圧Ｖｄｓ＜０なので、ＮｃｈＭＯＳＦＥＴ３１２の閾値電圧Ｖｔｈは、閾値電圧Ｖｔｈ２となる。
このとき、ソース１接続端子１１１を基準にしたときのソース２接続端子１２１の電圧Ｖｓ２ｓ１が、ＮｃｈＭＯＳＦＥＴ３１２の閾値電圧Ｖｔｈ２より高ければ、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈ２より高くなって、ＮｃｈＭＯＳＦＥＴ３１２はオン状態になる。一方、電圧Ｖｓ２ｓ１が閾値電圧Ｖｔｈ２より低ければ、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈ２より低くなって、ＮｃｈＭＯＳＦＥＴ３１２はオフ状態になる。
（ｉｉ）ローサイド回路：Ｖｓ１＞Ｖｓｕｂの場合
逆に、基板電圧制御端子１０１の電圧Ｖｓｕｂがソース１接続端子１１１の電圧Ｖｓ１より低いとき（Ｖｓ１＞Ｖｓｕｂ）、基板電圧制御端子１０１を基準にしたときのＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇの電圧がゲート電圧Ｖｇｓになる。また、Ｖｓ１＞Ｖｓｕｂの場合、電圧Ｖｄｓ＞０なので、閾値電圧Ｖｔｈは閾値電圧Ｖｔｈ１となる。
このとき、基板電圧制御端子１０１を基準にしたときのソース２接続端子１２１の電圧Ｖｓ２ｓｕｂがＮｃｈＭＯＳＦＥＴ３１２の閾値電圧Ｖｔｈ１より高ければ、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈ１より高くなって、ＮｃｈＭＯＳＦＥＴ３１２はオン状態になる。一方、電圧Ｖｓ２ｓｕｂが閾値電圧Ｖｔｈ１より低いとき、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈ１より低くなって、ＮｃｈＭＯＳＦＥＴ３１２はオフ状態になる。
（ｉｉｉ）ハイサイド回路：Ｖｓｕｂ＞Ｖｓ２の場合
これらのことは、ハイサイド回路３２９においても同様である。基板電圧制御端子１０１の電圧ＶｓｕｂがＮｃｈＭＯＳＦＥＴ３２２のドレイン端子Ｄに繋がるソース２接続端子１２１の電圧Ｖｓ２より高いときは（Ｖｓｕｂ＞Ｖｓ２）、ソース２接続端子１２１を基準にしたＮｃｈＭＯＳＦＥＴ３２２のゲート端子Ｇの電圧がゲート電圧Ｖｇｓになる。また、Ｖｓｕｂ＞Ｖｓ２の場合、ＮｃｈＭＯＳＦＥＴ３２２において、Ｖｄｓ＜０になるので、ＮｃｈＭＯＳＦＥＴ３２２の閾値電圧Ｖｔｈは閾値電圧Ｖｔｈ２となる。
このとき、ソース２接続端子１２１を基準にしたソース１接続端子１１１の電圧Ｖｓ１ｓ２がＮｃｈＭＯＳＦＥＴ３２２の閾値電圧Ｖｔｈ２より高いとき、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈ２より高くなって、ＮｃｈＭＯＳＦＥＴ３２２はオン状態になる。一方、電圧Ｖｓ１ｓ２が閾値電圧Ｖｔｈ２より低いとき、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈ２より低くなって、ＮｃｈＭＯＳＦＥＴ３２２はオフ状態になる。
（ｉｖ）ハイサイド回路：Ｖｓ２＞Ｖｓｕｂの場合
逆に、基板電圧制御端子１０１の電圧ＶｓｕｂがＮｃｈＭＯＳＦＥＴ３２２のドレイン端子Ｄに繋がるソース２接続端子１２１の電圧Ｖｓ２より低いとき（Ｖｓｕｂ＜Ｖｓ２）、電圧Ｖｓｕｂを基準にしたＮｃｈＭＯＳＦＥＴ３２２のゲート端子Ｇの電圧がゲート電圧Ｖｇｓになる。また、Ｖｓｕｂ＜Ｖｓ２の場合、ＮｃｈＭＯＳＦＥＴ３２２において、Ｖｄｓ＞０になるので、ＮｃｈＭＯＳＦＥＴ３２２の閾値電圧Ｖｔｈは閾値電圧Ｖｔｈ１となる。
このとき、基板電圧制御端子１０１を基準にしたソース１接続端子１１１の電圧Ｖｓ１ｓｕｂがＮｃｈＭＯＳＦＥＴ３２２の閾値電圧Ｖｔｈ１より高いとき、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈ１より高くなって、ＮｃｈＭＯＳＦＥＴ３２２はオン状態になる。一方、電圧Ｖｓ１ｓｕｂが閾値電圧Ｖｔｈ１より低いとき、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈ１より低くなって、ＮｃｈＭＯＳＦＥＴ３２２はオフ状態になる。
ＮｃｈＭＯＳＦＥＴ３１２とＮｃｈＭＯＳＦＥＴ３２２とは、ボディダイオードを持つデバイスでもよいし、持たないデバイスでもよい。また、ＮｃｈＭＯＳＦＥＴ３１２とＮｃｈＭＯＳＦＥＴ３２２とは、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの、Ｎチャネル型のスイッチングデバイスで置き換えてもよく、スイッチ１１２及び１２２は、Ｎチャネル型ＭＯＳＦＥＴに限られるものではない。
また、ＮｃｈＭＯＳＦＥＴ３１２とＮｃｈＭＯＳＦＥＴ３２２とに使用される半導体デバイスの半導体材料は、シリコン（Ｓｉ）、シリコン・カーバイド（ＳｉＣ）、ガリウム・ナイトライド（ＧａＮ）、ダイヤモンドなどでもよく、特定の半導体材料に限られるものではない。
このように、基板電圧制御回路３００は、上記の（ｉｉ）に示すように、電圧Ｖｓｕｂが電圧Ｖｓ１より低い場合であっても、電圧Ｖｓ２ｓｕｂがＮｃｈＭＯＳＦＥＴ３１２の閾値電圧Ｖｔｈ１より高ければ、ＮｃｈＭＯＳＦＥＴ３１２がオン状態になって、基板電圧制御端子１０１とソース１接続端子とを短絡状態にすることができる。
また、基板電圧制御回路３００は、上記の（ｉｖ）に示すように、電圧Ｖｓｕｂが電圧Ｖｓ２より低い場合であっても、電圧Ｖｓ１ｓｕｂがＮｃｈＭＯＳＦＥＴ３２２の閾値電圧Ｖｔｈ１より高ければ、ＮｃｈＭＯＳＦＥＴ３２２がオン状態になって、基板電圧制御端子１０１とソース２接続端子１２１とを短絡状態にすることができる。
このように、基板電圧制御回路３００は、上記の（ｉ）〜（ｉｖ）に示すように、常に基板電圧制御端子１０１の電圧を、ソース１接続端子の電圧及びソース２接続端子の電圧のうち、低い方の電圧に設定できる。その結果、双方向スイッチングデバイスを安定したスイッチング特性で動作させると共に、２つの電流方向のスイッチング特性の差が低減されるように双方向スイッチングデバイスを動作させることができる。
（実施の形態２）
以上の説明に用いた図３は原理的な回路の構成であり、実用的な回路には保護機能や性能向上のための工夫が必要となる。実施の形態１を改良した実用的な実施の形態２の基板電圧制御回路について図４を用いて説明する。
図４は、本開示の実施の形態２における基板電圧制御回路４００の一例を示す図である。基板電圧制御回路４００は、図３の基板電圧制御回路３００に、ダイオード４１４（ローサイドダイオードの一例、および第１ダイオードの一例）と、ダイオード４２４（ハイサイドダイオードの一例、および第２ダイオードの一例）と、チェナーダイオード４１５（ローサイドスイッチダイオードの一例）と、チェナーダイオード４２５（ハイサイドスイッチダイオードの一例）と、コンデンサ４１６と、コンデンサ４２６とが更に追加されている。ローサイド回路４１９は、ＮｃｈＭＯＳＦＥＴ３１２と、抵抗３１３と、ダイオード４１４と、チェナーダイオード４１５と、コンデンサ４１６とを備える。ハイサイド回路４２９は、ＮｃｈＭＯＳＦＥＴ３２２と、抵抗３２３と、ダイオード４２４と、チェナーダイオード４２５と、コンデンサ４２６とを備える。
ローサイド回路４１９は、ソース２接続端子１２１の電圧Ｖｓ２がソース１接続端子１１１の電圧Ｖｓ１より高いとき、基板電圧制御端子１０１にソース１接続端子１１１の電圧Ｖｓ１を印加するための回路である。ハイサイド回路４２９は、ソース１接続端子１１１の電圧Ｖｓ１がソース２接続端子１２１の電圧Ｖｓ２より高いときに、基板電圧制御端子１０１にソース２接続端子１２１の電圧Ｖｓ２を印加するための回路である。
ローサイド回路４１９において、ダイオード４１４のアノード端子ａはＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇに接続され、ダイオード４１４のカソード端子ｋはソース２接続端子１２１に接続される。チェナーダイオード４１５のアノード端子ａは基板電圧制御端子１０１に接続され、チェナーダイオード４１５のカソード端子ｋはＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇに接続される。コンデンサ４１６はＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇとソース１接続端子１１１との間に接続される。
同様に、ハイサイド回路４２９において、ダイオード４２４のアノード端子ａはＮｃｈＭＯＳＦＥＴ３２２のゲート端子Ｇに接続され、ダイオード４２４のカソード端子ｋはソース１接続端子１１１に接続される。チェナーダイオード４２５のアノード端子ａは基板電圧制御端子１０１に接続され、チェナーダイオード４２５のカソード端子ｋはＮｃｈＭＯＳＦＥＴ３２２のゲート端子Ｇに接続される。コンデンサ４２６は、ＮｃｈＭＯＳＦＥＴ３２２のゲート端子Ｇとソース２接続端子１２１との間に接続される。
以下、ローサイド回路４１９の動作と部品の定数とについて説明する。以下の説明では電圧Ｖｓｕｂ＞電圧Ｖｓ１であるものとして説明する。
［ダイオード］
ここで、ソース１接続端子１１１を基準にしたソース２接続端子１２１の電圧を、実施の形態１と同様、電圧Ｖｓ２ｓ１と定義する。電圧Ｖｓ２ｓ１がＮｃｈＭＯＳＦＥＴ３１２の閾値電圧Ｖｔｈより高いプラスの電圧のときは、ＮｃｈＭＯＳＦＥＴ３１２は、オン状態になる。電圧Ｖｓ２ｓ１がＮｃｈＭＯＳＦＥＴ３１２の閾値電圧Ｖｔｈより低いプラス電圧のときは、ＮｃｈＭＯＳＦＥＴ３１２はオフ状態になる。また、電圧Ｖｓ２ｓ１がマイナス電圧のときもＮｃｈＭＯＳＦＥＴ３１２はオフ状態になる。
電圧Ｖｓ２ｓ１がプラス電圧から０Ｖに向かって変化する期間及びプラス電圧からマイナス電圧に変化するときの過度期間において、電圧Ｖｓ２ｓ１が閾値電圧Ｖｔｈより低くなったとき、即座にＮｃｈＭＯＳＦＥＴ３１２をターンオフする必要がある。
しかし、ＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇには寄生のキャパシタンス容量が存在するため、ゲート電圧Ｖｇｓの変化は、ソース２接続端子１２１の電圧Ｖｓ２の変化に対し遅延する可能性がある。この遅延は、寄生キャパシタンス容量と抵抗３１３の抵抗値との積で決まる時定数に関係する大きさになる。遅延が生じると、例えば、電圧Ｖｓ２ｓ１がマイナスの電圧になっても暫くの期間、ＮｃｈＭＯＳＦＥＴ３１２はオンの状態が継続する可能性がある。このときに、ハイサイド回路４２９のＮｃｈＭＯＳＦＥＴ３２２もオン状態になっているので、ソース２接続端子１２１とソース１接続端子１１１とは、ＮｃｈＭＯＳＦＥＴ３１２とＮｃｈＭＯＳＦＥＴ３２２とを通して短絡し、基板電圧制御回路４００及び双方向スイッチングデバイス９００等の回路を破壊する可能性がある。そのため、基板電圧制御回路４００は、遅延を充分に低減してＮｃｈＭＯＳＦＥＴ３１２を即座にターンオフする必要がある。ダイオード４１４は、この遅延を低減するために設けられている。
ＮｃｈＭＯＳＦＥＴ３１２のゲート電圧Ｖｇｓが、ソース２接続端子１２１の電圧Ｖｓ２に対してダイオード４１４の閾値電圧Ｖｆだけ高い電圧より大きいとき（Ｖｇｓ＞Ｖｓ２＋Ｖｆ）、ダイオード４１４はオン状態になって、アノード端子ａからカソード端子ｋに向けて電流を流す。そのため、電圧Ｖｓ２ｓ１が低下していき、ゲート電圧Ｖｇｓが電圧Ｖｓ２に対して閾値電圧Ｖｆよりも高くなると、ダイオード４１４は、オン状態になって、ＮｃｈＭＯＳＦＥＴ３１２の寄生キャパシタンス容量に蓄積された電荷を引き抜く。その結果、ＮｃｈＭＯＳＦＥＴ３１２のゲート電圧Ｖｇｓは、即座にＶｓ２ｓ１の変化に追従できる。電圧Ｖｓ２ｓ１が０Ｖ近辺のときに確実にＮｃｈＭＯＳＦＥＴ３１２をオフ状態にするためには、ＮｃｈＭＯＳＦＥＴ３１２がオフ状態になる前に、ダイオード４１４がオン状態になる必要がある。そのため、ＮｃｈＭＯＳＦＥＴ３１２の閾値電圧Ｖｔｈはダイオード４１４の閾値電圧Ｖｆより大きくすればよい。
［チェナーダイオード］
チェナーダイオード４１５，４２５は、ＮｃｈＭＯＳＦＥＴ３１２，３２２のゲート端子Ｇの過電圧破壊を回避するための保護回路である。チェナーダイオード４１５は、ＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇの許容電圧より低いチェナー電圧を持つ。これにより、チェナーダイオード４１５は、ゲート端子Ｇに許容電圧よりも高い電圧が印加されることを防止し、ゲート端子Ｇの過電圧破壊を回避することができる。
チェナーダイオード４２５は、ＮｃｈＭＯＳＦＥＴ３２２のゲート端子Ｇの許容電圧より低いチェナー電圧を持つ。これにより、チェナーダイオード４２５は、ゲート端子Ｇに許容電圧よりも高い電圧が印加されることを防止し、ゲート端子Ｇの過電圧破壊を回避することができる。
なお、チェナーダイオード４１５は、基板電圧制御端子１０１の電圧がソース１接続端子１１１の電圧より高いとき、アノード端子ａからカソード端子ｋに電流を流し、電圧Ｖｓｕｂをソース１接続端子１１１の電圧に近づける。
また、チェナーダイオード４２５は、基板電圧制御端子１０１の電圧Ｖｓｕｂがソース２接続端子１２１の電圧より高いとき、アノード端子ａからカソード端子ｋに電流を流し、電圧Ｖｓｕｂをソース２接続端子の電圧に近づける。
［抵抗］
抵抗３１３の抵抗値は低い程、ソース２接続端子１２１の電圧Ｖｓ２に対する基板電圧制御端子１０１の電圧Ｖｓｕｂの追従性が向上する。そのため、抵抗３１３は、抵抗値が低いほどよい。しかし、電圧Ｖｓ２ｓ１がプラスの電圧のときに、ソース２接続端子１２１から、抵抗３１３、チェナーダイオード４１５、及びＮｃｈＭＯＳＦＥＴ３１２を通って、ソース１接続端子１１１に電流が流れる。そのため、抵抗３１３の抵抗値が低すぎると、この電流が増大し、基板電圧制御回路４００の損失が増加する。そのため、抵抗３１３の抵抗値は、基板電圧制御端子１０１の電圧Ｖｓｕｂの追従性と損失とのトレードオフの中で最適な値を設定すればよい。このことは、抵抗３２３も同様である。例えば、抵抗３１３と抵抗３２３との抵抗値は、５００Ω以上、５００ｋΩ以下の値が採用できる。
［コンデンサ］
ダイオード４１４にはアノード端子ａとカソード端子ｋとの間に寄生キャパシタンス容量がある。ＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇにも寄生キャパシタンス容量がある。電圧Ｖｓ２ｓ１がプラスの電圧の範囲にある場合において、電圧Ｖｓ２ｓｕｂが、チェナーダイオード４１５のチェナー電圧より大きいとき、チェナーダイオード４１５のカソード端子ｋからアノード端子ａに電流が流れる。そのため、ＮｃｈＭＯＳＦＥＴ３１２のゲート電圧Ｖｇｓは、チェナーダイオード４１５のチェナー電圧にクランプされ一定の電圧になる。電圧Ｖｓ２ｓｕｂが、チェナーダイオード４１５のチェナー電圧より高い電圧から０Ｖに向かって低下するとき、ダイオード４１４のカソード端子ｋとアノード端子ａの寄生キャパシタンス容量によるカップリングによって、チェナーダイオード４１５のカソード端子ｋからアノード端子ａへ変位電流が流れる。この変位電流は、ＮｃｈＭＯＳＦＥＴ３１２のゲート電圧Ｖｇｓを低下させる。
そのため、ゲート電圧Ｖｇｓは、電圧Ｖｓ２ｓ１がプラスの電圧の範囲で０Ｖ近くに低下する前に閾値電圧Ｖｔｈよりも低くなって、ＮｃｈＭＯＳＦＥＴ３１２をオフ状態にする可能性がある。これにより、基板電圧制御端子１０１の電圧Ｖｓｕｂの制御が理想の波形から逸脱し、性能が低下する場合がある。コンデンサ４１６はこれを改善するために設けられている。
コンデンサ４１６は、ＮｃｈＭＯＳＦＥＴ３１２のゲート電圧Ｖｇｓの変動を小さくする。詳細には、コンデンサ４１６は、電圧Ｖｓ２ｓ１が正の電圧の範囲において、０Ｖ近くに低下するとき、ダイオード４１４の寄生キャパシタンス容量によって、チェナーダイオード４１５のカソード端子ｋからアノード端子ａへ流れる変位電流の一部を吸収する。そのため、コンデンサ４１６は、ＮｃｈＭＯＳＦＥＴ３１２のゲート電圧Ｖｇｓの低下を抑制することができる。その結果、電圧Ｖｓ２ｓ１が０Ｖ近くに減少するまで、ＮｃｈＭＯＳＦＥＴ３１２のオン状態が継続されるようになる。したがって、電圧Ｖｓｕｂの波形を理想の波形に近づけることができる。
ここで、コンデンサ４１６のキャパシタンス容量値は大きい程、基板電圧制御端子１０１の電圧波形を理想の波形に近づけることができるが、損失は増加する。基板電圧制御端子１０１の電圧波形を理想の波形に近づけることと、損失とはトレードオフの関係にある。そのため、コンデンサ４１６のキャパシタンス容量値は、基板電圧制御端子１０１の電圧波形の特性と損失との関係から、適切な値が設定されればよい。例えば、キャパシタンス容量値としては、１００ｐＦ以上、１０ｎＦ以下の値が採用できる。
以上がローサイド回路４１９の動作及び定数の説明である。ハイサイド回路４２９とローサイド回路４１９とは、ソース１接続端子１１１とソース２接続端子１２１との接続関係が逆である点以外は、同じ回路構成である。そのため、ハイサイド回路４２９の動作及び定数については、ローサイド回路４１９と同じであるので説明を省く。
［シミュレーション］
次に、図４に示す基板電圧制御回路４００を用いて行った回路シミュレーションの結果について説明する。
図５Ａ、図５Ｂは、回路シミュレーションの結果を示す波形図である。この回路シミュレーションでは、ソース１接続端子１１１を０Ｖで一定にし、ソース２接続端子１２１の電圧を−１５０Ｖから＋１５０Ｖに変化させときと、ソース２接続端子１２１の電圧を＋１５０Ｖから−１５０Ｖの電圧に変化させたときとの基板電圧制御端子１０１の電圧Ｖｓｕｂの電圧波形を観察した。そして、電圧Ｖｓ２ｓ１に対する電圧Ｖｓｕｂの追従性について評価を行った。この回路シミュレーションでは、電圧Ｖｓ２ｓ１の変化する時間は１００ナノ秒とした。
図５Ａは、電圧Ｖｓ２ｓ１がマイナス電圧からプラス電圧に変化するときの電圧波形であり、図５Ｂは、電圧Ｖｓ２ｓ１がプラス電圧からマイナス電圧に変化するときの電圧波形である。図５Ａ、図５Ｂには電圧波形Ｗ１〜Ｗ４の４つの電圧波形が示されており、電圧波形Ｗ１は電圧Ｖｓ２ｓ１の電圧波形であり、電圧波形Ｗ２〜Ｗ４は電圧Ｖｓｕｂの電圧波形である。
電圧波形Ｗ２〜Ｗ４は、それぞれ、回路の条件が異なる。電圧波形Ｗ２の回路の条件は、抵抗３１３と、抵抗３２３と、コンデンサ４１６と、コンデンサ４２６とが削除された条件である。電圧波形Ｗ３の条件は、抵抗３１３と抵抗３２３とが、それぞれ、１ｋΩであり、且つ、コンデンサ４１６とコンデンサ４２６とが削除された条件である。電圧波形Ｗ４の条件は、抵抗３１３と抵抗３２３とが、それぞれ、１ｋΩであり、且つ、コンデンサ４１６と、コンデンサ４２６とが１ｎＦの条件である。
図５Ａと図５Ｂとの両方において、電圧Ｖｓ２ｓ１がマイナスの範囲で変化するとき、電圧Ｖｓ２ｓ１に対する電圧Ｖｓｕｂの追従性に差が見られた。電圧Ｖｓ２ｓ１が一定である定常状態においては、電圧Ｖｓｕｂはいずれも同じ電圧波形となった。
図５Ａにおいて、抵抗３１３と抵抗３２３とを削除したときの電圧波形Ｗ２と、抵抗値１ｋΩの抵抗３１３と抵抗３２３とを追加したときの電圧波形Ｗ３とを比較すると、電圧波形Ｗ１が０Ｖに到達してから電圧波形Ｗ３が０Ｖに到達するまでの時間は、電圧波形Ｗ１が０Ｖに到達してから電圧波形Ｗ２が０Ｖに到達するまでの時間よりも短い。また、図５Ｂにおいて、電圧波形Ｗ２と電圧波形Ｗ３とを比較すると、電圧波形Ｗ１が０Ｖに到達してから電圧波形Ｗ３が電圧波形Ｗ１と重なるまでの時間は、電圧波形Ｗ１が０Ｖに到達してから電圧波形Ｗ２が電圧波形Ｗ１と重なるまでの時間よりも短い。すなわち、電圧波形Ｗ３の方が理想の電圧波形に近くなった。図５Ａにおいて、電圧波形Ｗ３と、電圧波形Ｗ３の回路の条件に、キャパシタンス容量が１ｎＦのコンデンサ４１６とコンデンサ４２６とを追加したときの電圧波形Ｗ４とを比較すると、電圧波形Ｗ１が０Ｖに到達してから電圧波形Ｗ４が０Ｖに到達するまでの時間は、電圧波形Ｗ１が０Ｖに到達してから電圧波形Ｗ３が０Ｖに到達するまでの時間よりも短い。また、図５Ｂにおいて、電圧波形Ｗ３と電圧波形Ｗ４とを比較すると、電圧波形Ｗ１が０Ｖに到達してから電圧波形Ｗ４が電圧波形Ｗ１と重なるまでの時間は、電圧波形Ｗ１が０Ｖに到達してから電圧波形Ｗ３が電圧波形Ｗ１と重なるまでの時間よりも短い。すなわち、電圧波形Ｗ４の方が電圧波形Ｗ３よりも更に理想の電圧波形に近くなった。電圧波形Ｗ４では、前述した図４の動作の説明と一致する回路シミュレーションの結果を得られた。
以上、本開示が期待する基板電圧制御回路４００の動作が、回路シミュレーションにより検証された。
このように、基板電圧制御回路４００は、ダイオード４１４，４２４と、コンデンサ４１６，４２６とを備えているので、電圧Ｖｓ２ｓ１に対する電圧Ｖｓｕｂの追従性をより高かめ、電圧Ｖｓｕｂを理想の電圧波形に近づけることができる。
［双方向スイッチングデバイスの構造］
本開示の基板電圧制御回路は、双方向スイッチングデバイスの半導体素子と同じチップ上に集積回路として形成することができる。基板電圧制御回路の集積化について説明する前に、最初に、双方向スイッチングデバイスの構造について図７を用いて説明する。
図７は、ゲート駆動回路部５１０２を接続したＧａＮ双方向スイッチングデバイス５１０１の断面構成を示す図である。
図７に示すように、ＧａＮ双方向スイッチングデバイス５１０１は、導電性のシリコン（Ｓｉ）基板５１１１の上に形成された厚さが約１μｍのバッファ層５１１２と、バッファ層５１１２の上に形成された半導体層積層体５１１３とを備える。バッファ層５１１２は、交互に積層された厚さが１０ｎｍ程度の窒化アルミニウム（ＡｌＮ）と厚さが１０ｎｍ程度の窒化ガリウム（ＧａＮ）とを備える。
半導体層積層体５１１３は、基板側から順次積層された第１の半導体層５１１４と第１の半導体層５１１４と比べてバンドギャップが大きい第２の半導体層５１１５とを備える。第１の半導体層５１１４は、厚さが２μｍ程度のアンドープの窒化ガリウム（ＧａＮ）層であり、第２の半導体層５１１５は、厚さが２０ｎｍ程度のｎ型の窒化アルミニウムガリウム（ＡｌＧａＮ）層である。
ＧａＮからなる第１の半導体層５１１４と、ＡｌＧａＮからなる第２の半導体層５１１５とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０１３ｃｍ−２以上で且つ移動度が１０００ｃｍ２Ｖ／ｓｅｃ以上の２次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。
半導体層積層体５１１３の上には、互いに間隔をおいて第１のオーミック電極５１１６Ａと第２のオーミック電極５１１６Ｂとが形成されている。第１のオーミック電極５１１６Ａ及び第２のオーミック電極５１１６Ｂは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されており、チャネル領域とオーミック接触している。
図７に例示された構成では、コンタクト抵抗を低減するために、第２の半導体層５１１５の一部が除去されている。さらに、第１の半導体層５１１４が４０ｎｍ程度掘り下げられ、第１のオーミック電極５１１６Ａ及び第２のオーミック電極５１１６Ｂが第１の半導体層５１１４と第２の半導体層５１１５との界面に接している。なお、第１のオーミック電極５１１６Ａ及び第２のオーミック電極５１１６Ｂは、第２の半導体層５１１５の上面に形成されてもよい。
第１のオーミック電極５１１６Ａの上面には、ＡｕとＴｉとからなるＳ１電極配線５１５１Ａが形成されており、Ｓ１電極配線５１５１Ａと第１のオーミック電極５１１６Ａとが電気的に接続されている。第２のオーミック電極５１１６Ｂの上面には、ＡｕとＴｉとからなるＳ２電極配線５１５１Ｂが形成されており、Ｓ２電極配線５１５１Ｂと第２のオーミック電極５１１６Ｂとが電気的に接続されている。
第２の半導体層５１１５の上面における、第１のオーミック電極５１１６Ａと第２のオーミック電極５１１６Ｂとの間の領域には、第１のｐ型半導体層５１１９Ａ及び第２のｐ型半導体層５１１９Ｂが互いに間隔をおいて選択的に形成されている。第１のｐ型半導体層５１１９Ａの上面には第１のゲート電極５１１８Ａが形成され、第２のｐ型半導体層５１１９Ｂの上面には第２のゲート電極５１１８Ｂが形成されている。第１のゲート電極５１１８Ａ及び第２のゲート電極５１１８Ｂは、それぞれ、パラジウム（Ｐｄ）と金（Ａｕ）との積層体で構成され、第１のｐ型半導体層５１１９Ａ及び第２のｐ型半導体層５１１９Ｂとオーミック接触している。
Ｓ１電極配線５１５１Ａ、第１のオーミック電極５１１６Ａ、第２の半導体層５１１５、第１のｐ型半導体層５１１９Ａ、第１のゲート電極５１１８Ａ、第２のｐ型半導体層５１１９Ｂ、第２のゲート電極５１１８Ｂ、第２のオーミック電極５１１６Ｂ、及びＳ２電極配線５１５１Ｂを覆うように窒化シリコン（ＳｉＮ）からなる保護膜５１４１が形成されている。
Ｓｉ基板５１１１の裏面には、ニッケル（Ｎｉ）とクロム（Ｃｒ）と銀（Ａｇ）とが積層された厚さ８００ｎｍ程度の裏面電極５１５３が形成されており、裏面電極５１５３はＳｉ基板５１１１とオーミック接合している。
第１のオーミック電極５１１６Ａと接続された端子、第１のゲート電極５１１８Ａと接続された端子、第２のゲート電極５１１８Ｂと接続された端子、及び第２のオーミック電極５１１６Ｂと接続された端子は、それぞれ、図６のソース端子Ｓ１、ゲート端子Ｇ１、ゲート端子Ｇ２、及びソース端子Ｓ２に対応する。また、裏面電極と接続された端子は、図６の基板端子ＳＵＢに対応する。
第１のｐ型半導体層５１１９Ａ及び第２のｐ型半導体層５１１９Ｂは、それぞれ、厚さが３００ｎｍ程度で、マグネシウム（Ｍｇ）がドープされたｐ型のＧａＮで構成されている。第１のｐ型半導体層５１１９Ａ及び第２のｐ型半導体層５１１９Ｂと、第２の半導体層５１１５とによりｐｎ接合がそれぞれ形成される。これにより、第１のオーミック電極５１１６Ａと第１のゲート電極５１１８Ａ間との電圧が、例えば、０Ｖ以下の場合には、第１のｐ型半導体層５１１９Ａからチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができる。同様に、第２のオーミック電極５１１６Ｂと第２のゲート電極５１１８Ｂの間の電圧が、例えば、０Ｖ以下の場合には、第２のｐ型半導体層５１１９Ｂからチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができる。従って、いわゆるノーマリーオフ動作をする半導体素子が実現できる。また、第１のｐ型半導体層５１１９Ａと第２のｐ型半導体層５１１９Ｂとの間の距離は、第１のオーミック電極５１１６Ａ及び第２のオーミック電極５１１６Ｂに印加される最大電圧に耐えられる距離に設計されている。
ゲート駆動回路部５１０２は、ソース端子Ｓ１とゲート端子Ｇ１との間に接続された第１の電源５１２１と、ソース端子Ｓ２とゲート端子Ｇ２との間に接続された第２の電源５１２２とを備える。第１の電源５１２１及び第２の電源５１２２は、出力電圧を変化させることができる可変電源である。なお、第１の電源５１２１及び第２の電源５１２２としては、可変電源に代えて電源を内蔵するゲート回路等が採用されてもよい。
第１の電源５１２１の電圧を第１のゲート電極５１１８Ａの閾値電圧よりも低くして、第１のゲート電極５１１８Ａの下側に空乏層が広がるようにし、第２の電源５１２２の電圧を第２のゲート電極５１１８Ｂの閾値電圧よりも低くして、第２のゲート電極５１１８Ｂの下側に空乏層が広がるようにする。
このようにすれば、第１のオーミック電極５１１６Ａであるソース端子Ｓ１と第２のオーミック電極５１１６Ｂであるソース端子Ｓ２との間にはどちらの方向にも電流が流れない。第１の電源５１２１の電圧を第１のゲート電極５１１８Ａの閾値電圧以上とし、第２の電源５１２２の電圧を第２のゲート電極５１１８Ｂの閾値電圧以上とすれば、ソース端子Ｓ１とソース端子Ｓ２との間に、双方向に電流を流すことができる。第１の電源５１２１の電圧を第１のゲート電極５１１８Ａの閾値電圧以上とし、第２の電源５１２２の電圧を第２のゲート電極５１１８Ｂの閾値電圧よりも低くすれば、ソース端子Ｓ１からソース端子Ｓ２は電流が流れないが、ソース端子Ｓ２からソース端子Ｓ１へは電流が流れる。第１の電源５１２１の電圧を第１のゲート電極５１１８Ａの閾値電圧よりも低くし、第２の電源５１２２の電圧を第１のゲート電極５１１８Ａの閾値電圧以上とすれば、ソース端子Ｓ１からソース端子Ｓ２へは電流が流れるが、ソース端子Ｓ２からソース端子Ｓ１へは電流が流れない。
次に、基板電圧制御回路を構成する部品を、前述したＧａＮ双方向スイッチングデバイス５１０１と同じ半導体プロセスを使用して形成する構造について説明する。基板電圧制御回路とＧａＮ双方向スイッチングデバイス５１０１とは同じ半導体プロセスで形成されるので、同じチップ上に集積することが可能であることを、以下、説明する。
図４に示すＮｃｈＭＯＳＦＥＴ３１２とＮｃｈＭＯＳＦＥＴ３２２とを、ＧａＮスイッチングデバイスに置き換えることを想定する。図８は、ＧａＮスイッチングデバイス６１０１の断面構成を示す図である。ＧａＮスイッチングデバイス６１０１は双方向スイッチングデバイスではなく、ソース端子Ｓと、ドレイン端子Ｄと、ゲート端子Ｇとの３つの端子を備える単方向のスイッチングデバイスである。ＧａＮスイッチングデバイス６１０１は、図７のＧａＮ双方向スイッチングデバイス５１０１の構成から第２のゲート電極５１１８Ｂと第２のｐ型半導体層５１１９Ｂとを削除した構造で形成することができる。そのため、ＧａＮスイッチングデバイス６１０１は、ＧａＮ双方向スイッチングデバイス５１０１と同じ半導体プロセスで形成できる。また、ＧａＮ双方向スイッチングデバイス５１０１のソース端子Ｓ１と、ソース端子Ｓ２と、ゲート端子Ｇ１とは、ＧａＮスイッチングデバイス６１０１では、それぞれ、ソース端子Ｓと、ドレイン端子Ｄと、ゲート端子Ｇとになる。
ソース端子Ｓを基準にしたゲート端子Ｇの電圧（ゲート電圧Ｖｇｓ）が、ＧａＮスイッチングデバイス６１０１の閾値電圧より大きいとき、ＧａＮスイッチングデバイス６１０１はオン状態になり、ソース端子Ｓとドレイン端子Ｄとは電気的に短絡する。また、ゲート電圧Ｖｇｓが閾値電圧より低いとき、ＧａＮスイッチングデバイス６１０１はオフ状態になり、ソース端子Ｓとドレイン端子Ｄとは電気的に開放状態になる。
次に、図４に示すダイオード４１４，４２４を、半導体材料であるＧａＮを利用して形成する方法を説明する。図９は、ＧａＮダイオード７１０１の断面構造を示す図である。ＧａＮダイオード７１０１は、図８に示すＧａＮスイッチングデバイス６１０１の構成からＳ１電極配線５１５１Ａと第１のオーミック電極５１１６Ａとを削除した構造で形成される。そのため、ＧａＮダイオード７１０１は、ＧａＮ双方向スイッチングデバイス５１０１と同じ半導体プロセスで形成できる。また、ＧａＮスイッチングデバイス６１０１のゲート端子Ｇとドレイン端子Ｄとは、それぞれ、ＧａＮダイオード７１０１では、アノード端子ａとカソード端子ｋとになる。
ＧａＮダイオード７１０１は、第１のｐ型半導体層５１１９Ａと第２の半導体層５１１５とにより形成されるｐｎ接合を利用したものである。カソード端子ｋを基準にしたアノード端子ａの電圧Ｖａｋが、ＧａＮダイオード７１０１の閾値電圧Ｖｆよりも大きいとき、ＧａＮダイオード７１０１はオン状態になり、電流が流れる。また、電圧Ｖａｋが閾値電圧Ｖｆよりも低いときはオフ状態になり電流は流れない。
図４に示す抵抗３１３，３２３は、図７に示す第１のｐ型半導体層５１１９Ａと同じ材料と層で形成することができる。ｐ型半導体層のレイアウトの幅と長さを調整することで、所望の抵抗の値にすることができる。そのため、抵抗３１３，３２３は、双方向スイッチングデバイスのＧａＮ双方向スイッチングデバイス５１０１と同じ半導体プロセスで形成できる。
抵抗３１３，３２３は、窒化硅化タングステン（ＷＳｉＮ）等の材料で形成されてもよい。
図４に示すチェナーダイオード４１５，４２５は、ゲート端子Ｇの過電圧保護素子である。ＧａＮスイッチングデバイス６１０１の場合、ゲート端子Ｇとソース端子Ｓとの間に、ｐｎ接合のダイオードを内蔵している。そのため、この内蔵されたダイオードが、ゲート端子Ｇの過電圧保護として機能し、チェナーダイオードの役割を有している。この場合、チェナーダイオード４１５，４２５は外部の電気部品で構成しなくてもよい。
図４に示すコンデンサ４１６と４２６とについて説明する。大きなキャパシタンス容量のコンデンサを半導体プロセスで形成すると、チップ面積が大きくなるため好ましくない。図４の基板電圧制御回路４００は、上述したようにコンデンサ４１６，４２６を削除しても動作可能である。もし、コンデンサ４１６，４２６が必要なときは、半導体チップに集積するのではなく、外部の電気部品として基板電圧制御回路４００に接続するのが望ましい。
以上、図４に示す基板電圧制御回路４００の部品であるＧａＮスイッチングデバイス６１０１とＧａＮダイオード７１０１と抵抗とを、同じ半導体チップの表面に形成して集積化することを説明した。ここで、それぞれの部品は、電気的に素子分離をする必要がある。素子分離は、例えば、トレンチ構造を利用することで実現できる。
次に、集積された基板電圧制御回路４００において、基板電圧制御端子１０１と、ＧａＮ双方向スイッチングデバイス５１０１の裏面電極５１５３との接続方法について説明する。
裏面電極５１５３は、パッケージに収めた場合、リードフレームの上に配置される。このとき、裏面電極５１５３とリードフレームとは電気的に接続される。基板電圧制御端子１０１にワイヤーボンディング用のパッドを設け、このパッドと、裏面電極５１５３に接続されるリードフレームとが、ワイヤーボンディングで結線されればよい。
また、チップの表面からＳｉ基板５１１１までトレンチ構造の穴を開けて、この穴に、チップ表面に形成される基板電圧制御端子１０１の電気的ノードと、Ｓｉ基板５１１１とを接続する配線を貫通させてもよい。
（実施の形態３）
図１０は、本開示の実施の形態３に係る基板電圧制御回路５００の一例を示す図である。基板電圧制御回路５００は、図１のスイッチ１１２，１２２にＮチャネル型のＭＯＳＦＥＴであるＮｃｈＭＯＳＦＥＴ３１２，３２２を適用し、ＮｃｈＭＯＳＦＥＴ３１２，３２２のゲート端子ＧをＰチャネル型のＭＯＳＦＥＴであるＰｃｈＭＯＳＦＥＴ５１３，５２３で駆動することを特徴とする。
ソース１接続端子１１１は双方向スイッチングデバイス９００のソース端子Ｓ１が接続され、ソース２接続端子１２１は双方向スイッチングデバイス９００のソース端子Ｓ２が接続され、基板電圧制御端子１０１は双方向スイッチングデバイス９００の基板端子ＳＵＢが接続される。
基板電圧制御回路５００は、ローサイド回路５１９とハイサイド回路５２９とを備える。ローサイド回路５１９は、ＮｃｈＭＯＳＦＥＴ３１２（ローサイド第１スイッチの一例）と、ＰｃｈＭＯＳＦＥＴ５１３（ローサイド第２スイッチの一例）と、コンデンサ５１４（ローサイドコンデンサの一例）と、電源５１５（ローサイド電源の一例）とを備える。
ハイサイド回路５２９は、ＮｃｈＭＯＳＦＥＴ３２２（ハイサイド第１スイッチの一例）と、ＰｃｈＭＯＳＦＥＴ５２３（ハイサイド第２スイッチの一例）と、コンデンサ５２４（ハイサイドコンデンサの一例）と、電源５２５（ハイサイド電源の一例）とを備える。
ローサイド回路５１９は、基板電圧制御端子１０１にソース１接続端子１１１の電圧Ｖｓ１を印加させるための回路である。ハイサイド回路５２９は基板電圧制御端子１０１にソース２接続端子１２１の電圧Ｖｓ２を印加させるための回路である。
まず、ローサイド回路５１９について説明する。ＮｃｈＭＯＳＦＥＴ３１２のソース端子Ｓは基板電圧制御端子１０１に接続され、ドレイン端子Ｄはソース１接続端子１１１に接続され、ゲート端子ＧはＰｃｈＭＯＳＦＥＴ５１３のドレイン端子Ｄに接続される。ＰｃｈＭＯＳＦＥＴ５１３のソース端子Ｓは、電源５１５のプラス端子に接続され、ゲート端子Ｇとソース２接続端子１２１との間にコンデンサ５１４が接続される。電源５１５のマイナス端子は基板電圧制御端子１０１に接続される。
ここで、ソース１接続端子１１１を基準とするソース２接続端子の電圧を電圧Ｖｓ２ｓ１と表す。電圧Ｖｓ２ｓ１がプラスの範囲において低下すると、コンデンサ５１４のカップリングによって、ＰｃｈＭＯＳＦＥＴ５１３のゲート端子Ｇの電圧が低下する。ＰｃｈＭＯＳＦＥＴ５１３のゲート電圧Ｖｇｓは、電源５１５のプラス端子を基準とするゲート端子Ｇの電圧になる。このゲート電圧ＶｇｓがＰｃｈＭＯＳＦＥＴ５１３の閾値電圧より低いときにＰｃｈＭＯＳＦＥＴ５１３はオン状態になり、高いときにオフ状態になる。
ＰｃｈＭＯＳＦＥＴ５１３がオン状態になると、電源５１５のプラス電圧がＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇに印加される。ＮｃｈＭＯＳＦＥＴ３１２のゲート電圧ＶｇｓがＮｃｈＭＯＳＦＥＴ３１２の閾値電圧より高きときに、ＮｃｈＭＯＳＦＥＴ３１２はオン状態になり、低いときにオフ状態になる。つまり、電圧Ｖｓ２ｓ１がプラスの範囲で低下するときに、ＰｃｈＭＯＳＦＥＴ５１３がオン状態になり、続いてＮｃｈＭＯＳＦＥＴ３１２がオン状態になり、その結果、基板電圧制御端子１０１にソース１接続端子１１１の電圧Ｖｓ１が印加される。
そのため、基板電圧制御回路５００は、電圧Ｖｓ２ｓ１の変化時に、基板電圧制御端子１０１の電圧Ｖｓｕｂをソース１接続端子１１１の電圧Ｖｓ１に設定し、基板電圧制御端子１０１の電圧Ｖｓｕｂがフローティング状態になることを防止できる。その結果、基板電圧制御回路５００は、双方向スイッチングデバイス９００を安定したスイッチング特性で動作させると共に、２つの電流方向のスイッチング特性の差が低減されるように双方向スイッチングデバイス９００を動作させることができる。
ここで、ＮｃｈＭＯＳＦＥＴ３１２のゲート電圧Ｖｇｓは、ＮｃｈＭＯＳＦＥＴ３１２のソース端子Ｓの電圧とドレイン端子Ｄの電圧とのうち低い方の電圧を基準にしたときのゲート端子Ｇの電圧となる。
したがって、ＮｃｈＭＯＳＦＥＴ３１２は、基板電圧制御端子１０１の電圧Ｖｓｕｂがソース１接続端子１１１の電圧Ｖｓ１がより低い場合において、ソース端子Ｓを基準としたときのゲート電圧Ｖｇｓが閾値電圧より高くなると、オン状態になり、ソース端子Ｓとドレイン端子Ｄとを短絡する。これにより、ＮｃｈＭＯＳＦＥＴ３１２は、基板電圧制御端子１０１の電圧Ｖｓｕｂがソース１接続端子１１１の電圧Ｖｓ１より低い場合であっても、基板電圧制御端子１０１の電圧Ｖｓｕｂをソース１接続端子１１１の電圧Ｖｓ１に設定できる。
ローサイド回路５１９とハイサイド回路５２９とは、それぞれ、ソース１接続端子１１１とソース２接続端子１２１との接続関係が逆である以外、回路構成は同じであり、動作も同じである。
次に、ハイサイド回路５２９について簡単に説明する。電圧Ｖｓ２ｓ１がマイナスの範囲において増大し、コンデンサ５２４のカップリングによって、ＰｃｈＭＯＳＦＥＴ５２３のゲート電圧Ｖｇｓが低下すると、ＰｃｈＭＯＳＦＥＴ５２３はオン状態になり、ＮｃｈＭＯＳＦＥＴ３２２がオン状態になる。その結果、基板電圧制御端子１０１にソース２接続端子１２１の電圧Ｖｓ２が印加される。したがって、ハイサイド回路５２９は、ローサイド回路５１９と同様、電圧Ｖｓ２ｓ１の変化時に、基板電圧制御端子１０１の電圧Ｖｓｕｂがフローティング状態になることを防止できる。
ＮｃｈＭＯＳＦＥＴ３１２とＮｃｈＭＯＳＦＥＴ３２２とは、それぞれ、ボディダイオードを備えていることが望ましい。その理由について以下、説明する。前述の動作についての説明のように、ＮｃｈＭＯＳＦＥＴ３１２がオン状態になるのは電圧Ｖｓ２ｓ１が低下する期間であり、電圧Ｖｓ２ｓ１が一定である定常状態の期間にはＮｃｈＭＯＳＦＥＴ３１２はオフ状態を保つ。そのため、ソース２接続端子１２１の電圧Ｖｓ２がソース１接続端子１１１の電圧Ｖｓ１より高ければ、基板電圧制御端子１０１の電圧は電気的にフローティング状態になるためプラスの電圧になる場合がある。
図２で説明したように、基板電圧制御端子１０１の電圧波形は、常に、ソース１接続端子１１１の電圧Ｖｓ１とソース２接続端子１２１の電圧Ｖｓ２とのうち、低い方の電圧が、基板電圧制御端子１０１の電圧Ｖｓｕｂに一致するのが理想である。よって、基板電圧制御端子１０１の電圧がプラスの電圧になると、基板電圧制御端子１０１の電圧波形が理想の電圧波形でなくなってしまう。
これに対して、ＮｃｈＭＯＳＦＥＴ３１２がボディダイオードを持てば、電圧Ｖｓ２ｓ１がプラス電圧のとき、基板電圧制御端子１０１の電圧Ｖｓｕｂは、ソース１接続端子１１１の電圧Ｖｓ１よりボディダイオードの閾値電圧Ｖｆ分高い電圧付近に設定される。その結果、ボディダイオードを持つＮｃｈＭＯＳＦＥＴ３１２は、基板電圧制御端子１０１の電圧波形を理想の電圧波形に近づけることができる。このことは、ＮｃｈＭＯＳＦＥＴ３２２についても同様に成り立つ。
なお、ＮｃｈＭＯＳＦＥＴ３１２とＮｃｈＭＯＳＦＥＴ３２２とがボディダイオードを持たないデバイスで構成される場合、ＮｃｈＭＯＳＦＥＴ３１２とＮｃｈＭＯＳＦＥＴ３２２とのそれぞれに外付けのダイオードを接続すればよい。この場合、ＮｃｈＭＯＳＦＥＴ３１２において、外付けのダイオードは、アノード端子が基板電圧制御端子１０１に接続され、カソード端子がソース１接続端子１１１に接続されればよい。また、ＮｃｈＭＯＳＦＥＴ３２２において、外付けのダイオードは、アノード端子が基板電圧制御端子１０１に接続され、カソード端子がソース２接続端子１２１に接続されればよい。
また、ＮｃｈＭＯＳＦＥＴ３１２とＮｃｈＭＯＳＦＥＴ３２２とは、それぞれ、Ｎチャネル型のＭＯＳＦＥＴに限らず、Ｎ型のＦＥＴ、ＩＧＢＴ、ＪＦＥＴ、ＢＪＴなどのスイッチングデバイスで構成されてもよい。この場合においても、ボディダイオードを持たないスイッチングデバイスを用いる場合は、ＮｃｈＭＯＳＦＥＴの場合と同様に、外付けのダイオードを接続すればよい。
このように、本態様では、電圧Ｖｓ２ｓ１がプラスの範囲で低下するとき、ＰｃｈＭＯＳＦＥＴ５１３によってＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇが駆動されるので、ＮｃｈＭＯＳＦＥＴ３１２の駆動性能を高めることができる。また、本態様では、電圧Ｖｓ２ｓ１がマイナスの範囲で増大するときも、ハイサイド回路５２９が、ローサイド回路５１９と同様に動作するので、ＮｃｈＭＯＳＦＥＴ３２２の駆動性能を高めることができる。
（実施の形態４）
図１０に示す基板電圧制御回路５００は、原理を説明するための基本回路である。実施の形態４の基板電圧制御回路６００は、実施の形態３の基板電圧制御回路５００に対して、保護機能が付加され、より実用的な回路構成を備えるものである。
図１１は、本開示の実施の形態４に係る基板電圧制御回路６００の一例を示す図である。基板電圧制御回路６００は、基板電圧制御回路５００に対して、チェナーダイオード４１５，６１６，６２０，４２５，６２６，６３０と、ダイオード４１４，６１８，４２４，６２８と、コンデンサ６１７，６２７と、抵抗６１９，６４１，６２９，６５１とが追加されている。
基板電圧制御回路６００は、図１０の基板電圧制御回路５００の２つの電源５１５と電源５２５との機能が、コンデンサ６１７，６２７を利用する回路で実現されている。基板電圧制御回路６００は、ローサイド回路６８１とハイサイド回路６９１とを備える。
以下、ローサイド回路６８１の動作及び部品について説明する。
ＮｃｈＭＯＳＦＥＴ３１２は、基板電圧制御回路５００と同様、基板電圧制御端子１０１にソース１接続端子１１１の電圧Ｖｓ１を印加するためのスイッチである。ＰｃｈＭＯＳＦＥＴ５１３は、基板電圧制御回路５００と同様、電圧Ｖｓ２ｓ１がプラスの範囲で低下するときにオンし、ＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇを駆動するためのスイッチである。コンデンサ５１４は、電圧Ｖｓ２ｓ１がプラスの範囲で低下するときにＰｃｈＭＯＳＦＥＴ５１３のゲート端子Ｇを駆動するためのコンデンサである。
［チェナーダイオード４１５］
チェナーダイオード４１５（ローサイドスイッチダイオードの一例）は、ＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇの過電圧破壊を防止するための保護回路である。チェナーダイオード４１５は、アノード端子ａが基板電圧制御端子１０１に接続され、カソード端子ｋがＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇに接続されている。チェナーダイオード４１５は、ＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇの許容電圧程度のチェナー電圧を持てばよい。これにより、チェナーダイオード４１５は、ＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇに許容電圧よりも高い電圧が印加されることを防止し、ゲート端子Ｇの過電圧破壊を回避することができる。
また、チェナーダイオード４１５は、基板電圧制御端子１０１の電圧がソース１接続端子１１１の電圧より大きいときオン状態になって、基板電圧制御端子１０１の電圧Ｖｓｕｂをソース１接続端子１１１の電圧に近づける。
これらのことは、ハイサイド回路６９１のチェナーダイオード４２５においても同様に成り立つ。
［チェナーダイオード６１６］
チェナーダイオード６１６は、ＰｃｈＭＯＳＦＥＴ５１３のゲート端子Ｇの過電圧破壊を防止するための保護回路である。チェナーダイオード６１６は、アノード端子ａがＰｃｈＭＯＳＦＥＴ５１３のゲート端子Ｇに接続され、カソード端子ｋがＰｃｈＭＯＳＦＥＴ５１３のソース端子Ｓに接続されている。チェナーダイオード６１６は、ＰｃｈＭＯＳＦＥＴ５１３のゲート端子Ｇの許容電圧程度のチェナー電圧を持てばよい。これにより、チェナーダイオード６１６は、ＰｃｈＭＯＳＦＥＴ５１３のゲート端子Ｇに許容電圧よりも高い電圧が印加されることを防止し、ゲート端子Ｇの過電圧破壊を回避することができる。
このことは、ハイサイド回路６９１のチェナーダイオード６２６においても同様に成り立つ。
［チェナーダイオード６２０］
チェナーダイオード６２０は、コンデンサ６１７に印加される最大電圧を決めるための電圧クランプ回路である。チェナーダイオード６２０は、アノード端子ａが基板電圧制御端子１０１に接続され、カソード端子ｋがＰｃｈＭＯＳＦＥＴ５１３のソース端子Ｓに接続されている。チェナーダイオード６２０は、コンデンサ６１７を充電する最大電圧程度のチェナー電圧を持つチェナーダイオードが採用されればよい。
このことは、ハイサイド回路６９１のチェナーダイオード６３０においても同様に成り立つ。
［ダイオード４１４］
ダイオード４１４（ローサイドダイオードの一例）は、アノード端子ａがＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇに接続され、カソード端子ｋがソース２接続端子１２１に接続されている。
ダイオード４１４は、電圧Ｖｓ２ｓ１が０Ｖ近辺になるまでに、ＮｃｈＭＯＳＦＥＴ３１２のゲート電圧ＶｇｓをＮｃｈＭＯＳＦＥＴ３１２の閾値電圧より低くし、ＮｃｈＭＯＳＦＥＴ３１２をオフ状態にする。すなわち、ダイオード４１４は、電圧Ｖｓ２ｓ１がプラスの範囲において、０Ｖ近くまで低下すると、オン状態になって、ＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇに存在する寄生のキャパシタンス容量から電荷を引く抜き、ＮｃｈＭＯＳＦＥＴ３１２を即座にオフ状態にする。
これにより、ダイオード４１４は、電圧Ｖｓ２ｓ１がマイナス電圧になっているにも拘わらず、ＮｃｈＭＯＳＦＥＴ３１２がオン状態を維持することを防止できる。その結果、ダイオード４１４は、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧に対する基板電圧制御端子１０１の電圧Ｖｓｕｂの追従性を高めることができる。
このことは、ハイサイド回路６９１のダイオード４２４についても同様に成り立つ。
［コンデンサ６１７］
コンデンサ６１７は、ＰｃｈＭＯＳＦＥＴ５１３の電源であり、電圧Ｖｓ２ｓ１がプラス電圧のときに充電される。コンデンサ６１７は、チェナーダイオード６２０のアノード端子ａとカソード端子ｋとの間に接続されている。コンデンサ６１７は、ＮｃｈＭＯＳＦＥＴ３１２のゲート端子Ｇを駆動して、ＮｃｈＭＯＳＦＥＴ３１２をオン状態にし、ＮｃｈＭＯＳＦＥＴ３１２のオン期間を継続するために必要となる電荷量を供給することができる充分なキャパシタンス容量が設定されればよい。しかし、コンデンサ６１７が充放電する際のエネルギーは損失になるため、コンデンサ６１７のキャパシタンス容量は過度に大きくしないようにする必要がある。
このことは、ハイサイド回路６９１のコンデンサ６２７についても同様に成り立つ。
［ダイオード６１８］
ダイオード６１８は、電圧Ｖｓ２ｓ１がマイナス電圧のときに、コンデンサ６１７に充電された電荷が放電されることを防止するためのダイオードである。ダイオード６１８は、アノード端子ａが抵抗６１９に接続され、カソード端子ｋがコンデンサ６１７に接続されている。このことは、ハイサイド回路６９１のダイオード６２８についても同様に成り立つ。
［抵抗６１９］
抵抗６１９は、コンデンサ６１７を充電するときの充電電流の大きさを抑制するための抵抗である。抵抗６１９は、ダイオード６１８のアノード端子ａと、ソース２接続端子１２１との間に接続されている。
抵抗６１９は、双方向スイッチングデバイス９００の定常期間内で、コンデンサ６１７を充分に充電できる時定数になるように抵抗値が設定されればよい。コンデンサ６１７の充電電圧がチェナーダイオード６２０のチェナー電圧になっている状態において、コンデンサ６１７の充電電流は、チェナーダイオード６２０を流れて全て損失になる。そのため、抵抗６１９の抵抗値が小さすぎると損失が増加する。そこで、抵抗６１９の抵抗値は過度に小さくしないようにする必要がある。
このことは、ハイサイド回路６９１の抵抗６２９についても同様に成り立つ。
［抵抗６４１］
抵抗６４１は、電圧Ｖｓ２ｓ１が一定の定常状態のときに、ＰｃｈＭＯＳＦＥＴ５１３のゲート電圧Ｖｇｓをソース端子Ｓの電圧に近い値に設定し、ＰｃｈＭＯＳＦＥＴ５１３を確実にオフ状態にする。抵抗６４１は、コンデンサ５１４と並列接続されている。
抵抗６４１のソース２接続端子１２１に接続される端子は、ＰｃｈＭＯＳＦＥＴ５１３のソース端子Ｓに接続されてもよいし、ダイオード６１８のアノード端子ａに接続されてもよい。
抵抗６４１は、電圧Ｖｓ２ｓ１が変化したときに、コンデンサ５１４に蓄積される電荷を放電する役割を持つ。この放電の時定数は、抵抗６４１の抵抗値とコンデンサ５１４のキャパシタンス容量との積になる。抵抗６４１の抵抗値は、この時定数が、電圧Ｖｓ２ｓ１が変化する時間より充分長くなるような値に設定されればよい。コンデンサ５１４は、電圧Ｖｓ２ｓ１が低下する期間に、ＰｃｈＭＯＳＦＥＴ５１３がオンすべき期間を充分に確保できる程度のキャパシタンス容量が設定されればよい。
このことは、ハイサイド回路６９１の抵抗６５１についても同様に成り立つ。
以上がローサイド回路６８１の動作及び部品に関する説明である。ハイサイド回路６９１は、ローサイド回路６８１と同じ回路構成であり、ソース１接続端子１１１とソース２接続端子１２１との接続関係が互いに逆になっていることのみが異なり、動作も同様であるので、説明を省く。
［実用的な回路定数］
コンデンサ５１４とコンデンサ５２４とのキャパシタンス容量は、それぞれ、例えば、１００ｐＦ以上、１０ｎＦ以下の値であればよい。コンデンサ６１７とコンデンサ６２７とのキャパシタンス容量は、それぞれ、１００ｎＦ以上、１０μＦ以下であればよい。抵抗６１９と抵抗６２９との抵抗値は、それぞれ、１００Ω以上、１００ｋΩ以下であればよい。抵抗６４１と抵抗６５１との抵抗値は、それぞれ、１０ｋΩ以上、１ＭΩ以下であればよい。
［基板電圧制御回路５００，６００と基板電圧制御回路３００との比較］
図３に示す基板電圧制御回路３００は、ＮｃｈＭＯＳＦＥＴ３１２とＮｃｈＭＯＳＦＥＴ３２２とのゲート端子Ｇを、それぞれ、抵抗３１３と抵抗３２３とを通して駆動する。抵抗３１３と抵抗３２３との抵抗値を低くすると駆動性能を高めることができる。しかし、抵抗３１３と抵抗３２３との抵抗値を低くすると、基板電圧制御回路３００の損失が増大してしまう。そのため、この損失を抑えるために、抵抗３１３と抵抗３２３とは抵抗値を高くする必要があり、駆動性能を大きくすることは難しい。
これに対し、図１０、図１１に示す基板電圧制御回路５００，６００は、ＮｃｈＭＯＳＦＥＴ３１２とＮｃｈＭＯＳＦＥＴ３２２とのゲート端子Ｇを、それぞれ、ＰｃｈＭＯＳＦＥＴ５１３とＰｃｈＭＯＳＦＥＴ５２３とで駆動する。そのため、基板電圧制御回路５００，６００は、駆動性能を大きくすることが比較的容易である。したがって、基板電圧制御回路５００，６００は、基板電圧制御回路３００よりも、基板電圧制御端子１０１の電圧波形を理想の波形により近づけることが可能である。
［回路シミュレーション］
図１２Ａ、図１２Ｂは、図１１の基板電圧制御回路６００を用いた、回路シミュレーションの結果を示す波形図である。
この回路シミュレーションでは、ソース１接続端子１１１を０Ｖで一定にし、ソース２接続端子１２１の電圧Ｖｓ２をマイナス１５０Ｖからプラス１５０Ｖに変化させたときの基板電圧制御端子１０１の電圧Ｖｓｕｂの電圧波形と、ソース２接続端子１２１の電圧Ｖｓ２をプラス１５０Ｖからマイナス１５０Ｖに変化させたときの基板電圧制御端子１０１の電圧Ｖｓｕｂの電圧波形とを観察した。
図１２Ａは、ソース２接続端子１２１の電圧Ｖｓ２をマイナス１５０Ｖからプラス１５０Ｖに変化させたときの電圧波形を示し、図１２Ｂは、ソース２接続端子１２１の電圧Ｖｓ２をプラス１５０Ｖからマイナス１５０Ｖに変化させたときの電圧波形を示している。
図１２Ａ、図１２Ｂには、電圧波形Ｗ１，Ｗ２の２つの電圧波形が示されており、電圧波形Ｗ１は電圧Ｖｓ２ｓ１の電圧波形であり、電圧波形Ｗ２は基板電圧制御端子１０１の電圧Ｖｓｕｂの電圧波形である。図１２Ａ、図１２Ｂにおいて、電圧波形Ｗ１の電圧変化期間は１００ナノ秒である。
図１２Ａに示すように、電圧波形Ｗ２は、電圧波形Ｗ１が０Ｖを超えると、即座に０Ｖになっており、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ１に追従できていることが分かる。また、図１２Ｂに示すように、電圧波形Ｗ２は、電圧波形Ｗ１が０Ｖを下回ると、電圧波形Ｗ１と共に低下しており、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ２に追従できていることが分かる。このように、基板電圧制御回路６００の追従性能は、比較例に比べて、前述した図２の電圧波形により近い結果となった。
（実施の形態５）
図１３は、本開示の実施の形態５における基板電圧制御回路１０００の一例を示す図である。基板電圧制御回路１０００は、ソース１接続端子１１１と、ソース２接続端子１２１と、基板電圧制御端子１０１と、ローサイド回路１０９１と、ハイサイド回路１０９２とを備える。
ソース１接続端子１１１は、双方向スイッチングデバイス９００のソース端子Ｓ１に接続される。ソース２接続端子１２１は、双方向スイッチングデバイス９００のソース端子Ｓ２に接続される。基板電圧制御端子１０１は、双方向スイッチングデバイス９００の基板端子ＳＵＢに接続される。
ローサイド回路１０９１は、基板電圧制御端子１０１にソース１接続端子１１１の電圧を印加するための回路である。ハイサイド回路１０９２は、基板電圧制御端子１０１にソース２接続端子１２１の電圧を印加するための回路である。
ローサイド回路１０９１は、ＰｃｈＭＯＳＦＥＴ１０１２（ローサイド第１スイッチの一例）と、ＰｃｈＭＯＳＦＥＴ１０１３（ローサイド第２スイッチの一例）と、ダイオード１０１４（ローサイドダイオードの一例）と、コンデンサ１０１５（ローサイド第１コンデンサの一例）と、を備える。
ＰｃｈＭＯＳＦＥＴ１０１２は、図１のスイッチ１１２にＰ型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を適用したものである。ＰｃｈＭＯＳＦＥＴ１０１２は、ソース端子Ｓ（ローサイド第１スイッチソース端子の一例）とドレイン端子Ｄ（ローサイド第１スイッチドレイン端子の一例）とゲート端子Ｇ（ローサイド第１スイッチゲート端子の一例）とを備える。
ＰｃｈＭＯＳＦＥＴ１０１２のソース端子Ｓは、ソース１接続端子１１１と接続される。ＰｃｈＭＯＳＦＥＴ１０１２のドレイン端子Ｄは、基板電圧制御端子１０１と接続される。ＰｃｈＭＯＳＦＥＴ１０１２のゲート端子Ｇは、後述のＰｃｈＭＯＳＦＥＴ１０１３のドレイン端子Ｄと接続される。
ＰｃｈＭＯＳＦＥＴ１０１２は、ソース端子Ｓの電圧を基準にしたときのゲート端子Ｇの電圧をゲート電圧Ｖｇｓ（ローサイド第１スイッチゲート電圧の一例）としたときに、ゲート電圧ＶｇｓがＰｃｈＭＯＳＦＥＴ１０１２の閾値電圧（以下、閾値電圧Ｖｔｈと記載）より低いときに、オン状態になり、ソース端子Ｓとドレイン端子Ｄとを短絡させる。一方、ＰｃｈＭＯＳＦＥＴ１０１２は、ゲート電圧ＶｇｓがＰｃｈＭＯＳＦＥＴ１０１２の閾値電圧Ｖｔｈより高いときに、オフ状態になり、ソース端子Ｓとドレイン端子Ｄとを開放させる。
また、ＰｃｈＭＯＳＦＥＴ１０１２は、ボディダイオードＢＤ（ローサイド第１スイッチボディダイオードの一例）を内蔵している。ＰｃｈＭＯＳＦＥＴ１０１２は、ソース端子Ｓの電圧がドレイン端子Ｄの電圧より低いとき、つまり、ソース１接続端子１１１の電圧Ｖｓ１が基板電圧制御端子１０１の電圧Ｖｓｕｂよりも低いときに、ドレイン端子Ｄからソース端子ＳにボディダイオードＢＤを通して電流を流す。しかし、これに代えて、ＰｃｈＭＯＳＦＥＴ１０１２を、ボディダイオードＢＤを内蔵していないデバイスで構成してもよい。例えば、外付けダイオードのアノード端子を基板電圧制御端子１０１と接続して、当該外付けダイオードをＰｃｈＭＯＳＦＥＴ１０１２と並列に接続してもよい。
ＰｃｈＭＯＳＦＥＴ１０１３は、ＰｃｈＭＯＳＦＥＴ１０１２のゲート端子Ｇを駆動するためのＰ型ＭＯＳＦＥＴである。ＰｃｈＭＯＳＦＥＴ１０１３は、ソース端子Ｓ（ローサイド第２スイッチソース端子の一例）とドレイン端子Ｄ（ローサイド第２スイッチドレイン端子の一例）とゲート端子Ｇ（ローサイド第２スイッチゲート端子の一例）とを備える。
ＰｃｈＭＯＳＦＥＴ１０１３のソース端子Ｓはソース１接続端子１１１と接続される。ＰｃｈＭＯＳＦＥＴ１０１３のドレイン端子ＤはＰｃｈＭＯＳＦＥＴ１０１２のゲート端子Ｇと接続される。ＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇはダイオード１０１４のアノード端子ａと接続される。
ＰｃｈＭＯＳＦＥＴ１０１３も、ＰｃｈＭＯＳＦＥＴ１０１２と同様、ゲート電圧ＶｇｓがＰｃｈＭＯＳＦＥＴ１０１３の閾値電圧Ｖｔｈより低いときに、オン状態になり、ソース端子Ｓとドレイン端子Ｄとを短絡させる。また、ＰｃｈＭＯＳＦＥＴ１０１３は、ゲート電圧ＶｇｓがＰｃｈＭＯＳＦＥＴ１０１３の閾値電圧Ｖｔｈより高いときに、オフ状態になり、ソース端子Ｓとドレイン端子Ｄとを開放させる。
ダイオード１０１４は、ＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇを駆動するためのダイオードである。ダイオード１０１４は、アノード端子ａ（ローサイドアノード端子の一例）とカソード端子ｋ（ローサイドカソード端子の一例）とを備える。ダイオード１０１４のアノード端子ａは、ＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇと接続される。ダイオード１０１４のカソード端子ｋは、基板電圧制御端子１０１と接続される。つまり、ダイオード１０１４は、基板電圧制御端子１０１とＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇとの間に接続される。
コンデンサ１０１５は、ＰｃｈＭＯＳＦＥＴ１０１２のゲート端子Ｇを駆動するためのコンデンサである。コンデンサ１０１５は、ソース２接続端子１２１とＰｃｈＭＯＳＦＥＴ１０１３のドレイン端子Ｄとの間に接続される。
ハイサイド回路１０９２は、ＰｃｈＭＯＳＦＥＴ１０３２（ハイサイド第１スイッチの一例）と、ＰｃｈＭＯＳＦＥＴ１０３３（ハイサイド第２スイッチの一例）と、ダイオード１０３４（ハイサイドダイオードの一例）と、コンデンサ１０３５（ハイサイド第１コンデンサの一例）と、を備える。
ＰｃｈＭＯＳＦＥＴ１０３２は、図１のスイッチ１２２にＰ型ＭＯＳＦＥＴを適用したものである。ＰｃｈＭＯＳＦＥＴ１０３２は、ソース端子Ｓ（ハイサイド第１スイッチソース端子の一例）とドレイン端子Ｄ（ハイサイド第１スイッチドレイン端子の一例）とゲート端子Ｇ（ハイサイド第１スイッチゲート端子の一例）とを備える。
ＰｃｈＭＯＳＦＥＴ１０３２のソース端子Ｓはソース２接続端子１２１と接続される。ＰｃｈＭＯＳＦＥＴ１０３２のドレイン端子Ｄは基板電圧制御端子１０１と接続される。ＰｃｈＭＯＳＦＥＴ１０３２のゲート端子Ｇは、後述のＰｃｈＭＯＳＦＥＴ１０３３のドレイン端子Ｄと接続される。
ソース端子Ｓの電圧を基準にしたときのゲート端子Ｇの電圧をゲート電圧Ｖｇｓ（ハイサイド第１スイッチゲート電圧の一例）とする。このとき、ゲート電圧ＶｇｓがＰｃｈＭＯＳＦＥＴ１０３２の閾値電圧Ｖｔｈより低いときに、ＰｃｈＭＯＳＦＥＴ１０３２はオン状態になり、ソース端子Ｓとドレイン端子Ｄとを短絡させる。一方、ゲート電圧ＶｇｓがＰｃｈＭＯＳＦＥＴ１０３２の閾値電圧Ｖｔｈより高いときに、ＰｃｈＭＯＳＦＥＴ１０３２はオフ状態になり、ソース端子Ｓとドレイン端子Ｄとを開放させる。
また、ＰｃｈＭＯＳＦＥＴ１０３２は、ボディダイオードＢＤ（ハイサイド第１スイッチボディダイオードの一例）を内蔵している。ＰｃｈＭＯＳＦＥＴ１０３２は、ソース端子Ｓの電圧がドレイン端子Ｄの電圧より低いとき、つまり、ソース２接続端子１２１の電圧Ｖｓ２が基板電圧制御端子１０１の電圧Ｖｓｕｂよりも低いときに、ドレイン端子Ｄからソース端子ＳにボディダイオードＢＤを通して電流を流す。しかし、これに代えて、ＰｃｈＭＯＳＦＥＴ１０３２を、ボディダイオードＢＤを内蔵していないデバイスで構成してもよい。例えば、外付けダイオードのアノード端子を基板電圧制御端子１０１と接続して、当該外付けダイオードをＰｃｈＭＯＳＦＥＴ１０３２と並列に接続してもよい。
ＰｃｈＭＯＳＦＥＴ１０３３はＰｃｈＭＯＳＦＥＴ１０３２のゲート端子Ｇを駆動するためのＰ型ＭＯＳＦＥＴである。ＰｃｈＭＯＳＦＥＴ１０３３は、ソース端子Ｓ（ハイサイド第２スイッチソース端子の一例）とドレイン端子Ｄ（ハイサイド第２スイッチドレイン端子の一例）とゲート端子Ｇ（ハイサイド第２スイッチゲート端子の一例）とを備える。
ＰｃｈＭＯＳＦＥＴ１０３３のソース端子Ｓはソース２接続端子１２１と接続される。ＰｃｈＭＯＳＦＥＴ１０３３のドレイン端子ＤはＰｃｈＭＯＳＦＥＴ１０３２のゲート端子Ｇと接続される。ＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇはダイオード１０３４のアノード端子ａと接続される。
ＰｃｈＭＯＳＦＥＴ１０３２と同様、ゲート電圧ＶｇｓがＰｃｈＭＯＳＦＥＴ１０３３の閾値電圧Ｖｔｈより低いときに、ＰｃｈＭＯＳＦＥＴ１０３３はオン状態になり、ソース端子Ｓとドレイン端子Ｄとを短絡させる。また、ゲート電圧ＶｇｓがＰｃｈＭＯＳＦＥＴ１０３３の閾値電圧Ｖｔｈより高いときに、ＰｃｈＭＯＳＦＥＴ１０３３はオフ状態になり、ソース端子Ｓとドレイン端子Ｄとを開放させる。
ダイオード１０３４はＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇを駆動するためのダイオードである。ダイオード１０３４は、アノード端子ａ（ハイサイドアノード端子の一例）とカソード端子ｋ（ハイサイドカソード端子の一例）とを備える。ダイオード１０３４のアノード端子ａは、ＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇと接続される。ダイオード１０３４のカソード端子ｋは、基板電圧制御端子１０１と接続される。つまり、ダイオード１０３４は、基板電圧制御端子１０１とＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇとの間に接続される。
コンデンサ１０３５はＰｃｈＭＯＳＦＥＴ１０３２のゲート端子Ｇを駆動するためのコンデンサである。コンデンサ１０３５は、ソース１接続端子１１１とＰｃｈＭＯＳＦＥＴ１０３３のドレイン端子Ｄとの間に接続される。
［ローサイド回路１０９１の動作］
次にローサイド回路１０９１の動作について説明する。ソース２接続端子１２１の電圧Ｖｓ２がソース１接続端子１１１の電圧Ｖｓ１より高い場合、ソース１接続端子１１１の電圧Ｖｓ１を基準にしたときのソース２接続端子１２１の電圧Ｖｓ２ｓ１はプラスの電圧である。
電圧Ｖｓ２ｓ１がプラスの電圧である場合に、電圧Ｖｓ２ｓ１が一定電圧である定常状態のときは、ＰｃｈＭＯＳＦＥＴ１０１２のボディダイオードＢＤによって、基板電圧制御端子１０１の電圧Ｖｓｕｂは、ソース１接続端子１１１の電圧Ｖｓ１にボディダイオードＢＤの閾値電圧（以下、閾値電圧Ｖｆ）を加えた電圧以下に制限される。
電圧Ｖｓ２ｓ１がプラスの範囲において低下すると、コンデンサ１０１５のカップリングによってＰｃｈＭＯＳＦＥＴ１０１２のゲート端子Ｇの電圧が低下する。これにより、ＰｃｈＭＯＳＦＥＴ１０１２のゲート電圧ＶｇｓがＰｃｈＭＯＳＦＥＴ１０１２の閾値電圧Ｖｔｈより低くなると、ＰｃｈＭＯＳＦＥＴ１０１２はオン状態になり、ＰｃｈＭＯＳＦＥＴ１０１２のソース端子Ｓとドレイン端子Ｄとを短絡させる。ＰｃｈＭＯＳＦＥＴ１０１２のソース端子Ｓとドレイン端子Ｄとが短絡すると、ソース１接続端子１１１の電圧Ｖｓ１がＰｃｈＭＯＳＦＥＴ１０１２を通して基板電圧制御端子１０１に印加される。これにより、基板電圧制御端子１０１の電圧Ｖｓｕｂは電圧Ｖｓ１と同じになる。このとき、ＰｃｈＭＯＳＦＥＴ１０１３は、ソース端子Ｓの電圧とゲート端子Ｇの電圧とが同じであるのでオフ状態となる。
このように、基板電圧制御回路１０００は、電圧Ｖｓ２ｓ１がプラスの範囲で低下するときに、基板電圧制御端子１０１の電圧Ｖｓｕｂをソース１接続端子１１１の電圧Ｖｓ１に設定し、基板電圧制御端子１０１の電圧Ｖｓｕｂがフローティング状態になることを防止できる。その結果、基板電圧制御回路１０００は、双方向スイッチングデバイス９００を安定したスイッチング特性で動作させると共に、２つの電流方向のスイッチング特性の差が低減されるように双方向スイッチングデバイス９００を動作させることができる。
ソース２接続端子１２１の電圧Ｖｓ２がソース１接続端子１１１の電圧Ｖｓ１よりも低くなり、電圧Ｖｓ２ｓ１がプラスの電圧からマイナスの電圧になったとする。この場合、電圧Ｖｓ２ｓ１がプラスの電圧のときに基板電圧制御端子１０１の電圧Ｖｓｕｂがソース１接続端子１１１の電圧Ｖｓ１と同じになっているので、ソース２接続端子１２１の電圧Ｖｓ２は、基板電圧制御端子１０１の電圧Ｖｓｕｂよりも低くなる。このため、ソース２接続端子１２１と接続されたＰｃｈＭＯＳＦＥＴ１０３２のソース端子Ｓの電圧は、基板電圧制御端子１０１と接続されたＰｃｈＭＯＳＦＥＴ１０３２のドレイン端子Ｄの電圧よりも低くなる。
これにより、ＰｃｈＭＯＳＦＥＴ１０３２のドレイン端子Ｄからソース端子ＳにボディダイオードＢＤを通して電流が流れ、基板電圧制御端子１０１の電圧Ｖｓｕｂが、ソース２接続端子１２１の電圧Ｖｓ２にボディダイオードＢＤの閾値電圧Ｖｆを加えた電圧以下に制限される。その結果、電圧Ｖｓ２ｓ１がマイナスの範囲において低下するのに追従して、基板電圧制御端子１０１の電圧Ｖｓｕｂも低下する。
このように、基板電圧制御回路１０００は、電圧Ｖｓ２ｓ１がマイナスの範囲で低下する場合に、電圧Ｖｓ２ｓ１の低下に追従して基板電圧制御端子１０１の電圧Ｖｓｕｂを低下させることができる。
電圧Ｖｓ２ｓ１の低下に追従して電圧Ｖｓｕｂが低下すると、ダイオード１０１４はオン状態になり、ＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇの電圧が電圧Ｖｓｕｂの低下に追従して低下する。これにより、ＰｃｈＭＯＳＦＥＴ１０１３のゲート電圧ＶｇｓがＰｃｈＭＯＳＦＥＴ１０１３の閾値電圧Ｖｔｈより低くなると、ＰｃｈＭＯＳＦＥＴ１０１３はオン状態になり、ＰｃｈＭＯＳＦＥＴ１０１３のソース端子Ｓとドレイン端子Ｄとを短絡させる。その結果、ＰｃｈＭＯＳＦＥＴ１０１２のゲート端子Ｇとソース１接続端子１１１とが同じ電位になり、ＰｃｈＭＯＳＦＥＴ１０１２はオフ状態になる。
仮に、このときにＰｃｈＭＯＳＦＥＴ１０１２がオフ状態にならないと、ＰｃｈＭＯＳＦＥＴ１０１２及びＰｃｈＭＯＳＦＥＴ１０３２のボディダイオードＢＤを通して、ソース１接続端子１１１とソース２接続端子１２１とが短絡し、大電流が流れる虞がある。その結果、ローサイド回路１０９１は、正常に動作できなくなり、場合によってはローサイド回路１０９１が破壊される虞がある。
しかし、基板電圧制御回路１０００は、電圧Ｖｓ２ｓ１がマイナスの範囲で低下する場合に、確実にＰｃｈＭＯＳＦＥＴ１０１２をオフ状態にすることができる。
尚、ダイオード１０１４のカソード端子ｋを基板電圧制御端子１０１と接続せず、ソース２接続端子１２１と接続してもよい。これにより、電圧Ｖｓ２ｓ１がマイナスの範囲で低下する場合に、ダイオード１０１４をオン状態にさせて、ＰｃｈＭＯＳＦＥＴ１０１３をオン状態にすることで、ＰｃｈＭＯＳＦＥＴ１０１２をオフ状態にしてもよい。
ハイサイド回路１０９２とローサイド回路１０９１とは、ソース１接続端子１１１とソース２接続端子１２１との接続関係が逆であること以外、回路構成は同じであり、動作も同じである。
［ハイサイド回路１０９２の動作］
以下、ハイサイド回路１０９２の動作について簡単に説明する。ソース１接続端子１１１の電圧Ｖｓ１がソース２接続端子１２１の電圧Ｖｓ２より高い場合、ソース２接続端子１２１の電圧Ｖｓ２を基準にしたときのソース１接続端子１１１の電圧（以下、電圧Ｖｓ１ｓ２）はプラスの電圧である。
電圧Ｖｓ１ｓ２がプラスの電圧である場合に、電圧Ｖｓ１ｓ２が一定電圧である定常状態のときは、ＰｃｈＭＯＳＦＥＴ１０３２のボディダイオードＢＤによって、電圧Ｖｓｕｂは電圧Ｖｓ２にボディダイオードＢＤの閾値電圧Ｖｆを加えた電圧以下に制限される。
電圧Ｖｓ１ｓ２がプラスの範囲において低下し、コンデンサ１０３５のカップリングによってＰｃｈＭＯＳＦＥＴ１０３２のゲート電圧Ｖｇｓが低下すると、ＰｃｈＭＯＳＦＥＴ１０３２はオン状態になり、ソース２接続端子１２１の電圧Ｖｓ２が基板電圧制御端子１０１に印加される。これにより、基板電圧制御端子１０１の電圧Ｖｓｕｂは電圧Ｖｓ２と同じになる。
このように、基板電圧制御回路１０００は、電圧Ｖｓ１ｓ２がプラスの範囲で低下する場合（電圧Ｖｓ２ｓ１がマイナスの範囲で増大する場合）にも電圧Ｖｓｕｂを電圧Ｖｓ２に設定し、電圧Ｖｓｕｂがフローティング状態になることを防止できる。
電圧Ｖｓ１ｓ２がプラスの電圧からマイナスの電圧になった場合、ＰｃｈＭＯＳＦＥＴ１０３２のドレイン端子Ｄからソース端子ＳにボディダイオードＢＤを通して電流が流れる。これにより、電圧Ｖｓｕｂが電圧Ｖｓ２にボディダイオードＢＤの閾値電圧Ｖｆを加えた電圧以下に制限される。その結果、電圧Ｖｓ１ｓ２がマイナスの範囲において低下するのに追従して、基板電圧制御端子１０１の電圧Ｖｓｕｂも低下する。
このように、基板電圧制御回路１０００は、電圧Ｖｓ１ｓ２がマイナスの範囲で低下する場合にも、電圧Ｖｓ１ｓ２の低下に追従して基板電圧制御端子１０１の電圧Ｖｓｕｂを低下させることができる。
電圧Ｖｓ１ｓ２の低下に追従して電圧Ｖｓｕｂが低下すると、ダイオード１０３４がオン状態になることによって、ＰｃｈＭＯＳＦＥＴ１０３３のゲート電圧Ｖｇｓが閾値電圧Ｖｔｈより低くなり、ＰｃｈＭＯＳＦＥＴ１０３３は、オン状態になる。これにより、ＰｃｈＭＯＳＦＥＴ１０３２のゲート端子Ｇとソース２接続端子１２１とが同じ電位になり、ＰｃｈＭＯＳＦＥＴ１０３２はオフ状態になる。
仮に、このときにＰｃｈＭＯＳＦＥＴ１０３２がオフ状態にならないと、ＰｃｈＭＯＳＦＥＴ１０１２及びＰｃｈＭＯＳＦＥＴ１０３２のボディダイオードＢＤを通して、ソース１接続端子１１１とソース２接続端子１２１とが短絡し、大電流が流れる虞がある。その結果、ハイサイド回路１０９２は、正常に動作できなくなり、場合によってはハイサイド回路１０９２が破壊される虞がある。
しかし、基板電圧制御回路１０００は、電圧Ｖｓ１ｓ２がマイナスの範囲で低下する場合に、確実にＰｃｈＭＯＳＦＥＴ１０３２をオフ状態にすることができる。
尚、ダイオード１０３４のカソード端子ｋを基板電圧制御端子１０１と接続せず、ソース１接続端子１１１と接続してもよい。これにより、電圧Ｖｓ１ｓ２がマイナスの範囲で低下する場合に、ダイオード１０３４をオン状態にさせて、ＰｃｈＭＯＳＦＥＴ１０３３をオン状態にすることで、ＰｃｈＭＯＳＦＥＴ１０３２をオフ状態にしてもよい。
尚、ＰｃｈＭＯＳＦＥＴ１０１２、１０１３、１０３２、１０３３は、それぞれ、Ｐ型ＭＯＳＦＥＴに限らず、Ｐ型のＦＥＴ、ＩＧＢＴ、ＢＪＴなどのスイッチングデバイスで構成されてもよい。このとき、ＰｃｈＭＯＳＦＥＴ１０１２とＰｃｈＭＯＳＦＥＴ１０３２に置き換わるデバイスがボディダイオードを内蔵していない場合は、外付けダイオードのアノード端子を基板電圧制御端子１０１と接続して、当該外付けダイオードを当該デバイスと並列に接続すればよい。
図１３に示した実施の形態５における基板電圧制御回路１０００は、動作原理を示すために最小限の部品を用いて構成されている。実用的な回路には、各ゲート端子Ｇの保護回路や、性能を充分に向上させる等の改良が必要である。以下では、その一例として、基板電圧制御回路１０００を改良した実用的な基板電圧制御回路１１００について図１４を用いて説明する。図１４は、本開示の実施の形態５における基板電圧制御回路１０００を改良した基板電圧制御回路１１００の一例を示す図である。
図１４に示すように、基板電圧制御回路１１００は、図１３に示すローサイド回路１０９１に、チェナーダイオード１１１６、１１１８と、抵抗１１１７、１１１９、１１２０と、コンデンサ１１２１とを追加したローサイド回路１１９１と、図１３に示すハイサイド回路１０９２に、チェナーダイオード１１３６、１１３８と、抵抗１１３７、１１３９、１１４０と、コンデンサ１１４１と、を追加したハイサイド回路１１９２と、を備える。
図１４に示す基板電圧制御回路１１００の基本的な回路構成及び動作は、上述の基板電圧制御回路１０００の回路構成及び動作と同じであるので説明を省略する。以下、基板電圧制御回路１０００になく、基板電圧制御回路１１００に追加された部品の役割について説明する。
以下、ローサイド回路１１９１に追加された部品の役割について説明する。
チェナーダイオード１１１６は、アノード端子ａがＰｃｈＭＯＳＦＥＴ１０１２のゲート端子Ｇに接続され、カソード端子ｋがソース１接続端子１１１に接続されている。これにより、チェナーダイオード１１１６は、ＰｃｈＭＯＳＦＥＴ１０１２のゲート端子Ｇの過電圧破壊を防止する。
チェナーダイオード１１１８は、アノード端子ａがＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇに接続され、カソード端子ｋがソース１接続端子１１１に接続されている。これにより、チェナーダイオード１１１８は、ＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇの過電圧破壊を防止する。
抵抗１１１７（ローサイド第１抵抗の一例）は、ＰｃｈＭＯＳＦＥＴ１０１２のゲート端子Ｇとソース１接続端子１１１との間に接続されている。これにより、抵抗１１１７は、電圧Ｖｓ２ｓ１が一定である定常状態の期間、ＰｃｈＭＯＳＦＥＴ１０１２のゲート電圧Ｖｇｓを０Ｖに固定し、ＰｃｈＭＯＳＦＥＴ１０１２を確実にオフ状態に保つ。
抵抗１１１９（ローサイド第２抵抗の一例）は、ＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇとソース１接続端子１１１との間に接続されている。これにより、抵抗１１１９は、電圧Ｖｓ２ｓ１が一定である定常状態の期間、ＰｃｈＭＯＳＦＥＴ１０１３のゲート電圧Ｖｇｓを０Ｖに固定し、ＰｃｈＭＯＳＦＥＴ１０１３を確実にオフ状態に保つ。
抵抗１１２０（ローサイド第３抵抗の一例）は、ダイオード１０１４のアノード端子ａとＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇとの間に接続されている。これにより、抵抗１１２０は、ダイオード１０１４がオン状態のときに流れる電流を制限する。
コンデンサ１１２１（ローサイド第３コンデンサの一例）は、ダイオード１０１４のアノード端子ａとＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇとの間に接続されている。これにより、コンデンサ１１２１は、基板電圧制御端子１０１の電圧Ｖｓｕｂが低下し始めるときに即座にＰｃｈＭＯＳＦＥＴ１０１３のゲート電圧Ｖｇｓを低下させて、ＰｃｈＭＯＳＦＥＴ１０１３をオン状態にする。
次に、ハイサイド回路１１９２に追加された部品の役割について説明する。
チェナーダイオード１１３６は、アノード端子ａがＰｃｈＭＯＳＦＥＴ１０３２のゲート端子Ｇに接続され、カソード端子ｋがソース２接続端子１２１に接続されている。これにより、チェナーダイオード１１３６は、ＰｃｈＭＯＳＦＥＴ１０３２のゲート端子Ｇの過電圧破壊を防止する。
チェナーダイオード１１３８は、アノード端子ａがＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇに接続され、カソード端子ｋがソース２接続端子１２１に接続されている。これにより、チェナーダイオード１１３８は、ＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇの過電圧破壊を防止する。
抵抗１１３７（ハイサイド第１抵抗の一例）は、ＰｃｈＭＯＳＦＥＴ１０３２のゲート端子Ｇとソース２接続端子１２１との間に接続されている。これにより、抵抗１１３７は、電圧Ｖｓ２ｓ１が一定である定常状態の期間、ＰｃｈＭＯＳＦＥＴ１０３２のゲート電圧Ｖｇｓを０Ｖに固定し、ＰｃｈＭＯＳＦＥＴ１０３２を確実にオフ状態に保つ。
抵抗１１３９（ハイサイド第２抵抗の一例）は、ＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇとソース２接続端子１２１との間に接続されている。これにより、抵抗１１３９は、電圧Ｖｓ２ｓ１が一定である定常状態の期間、ＰｃｈＭＯＳＦＥＴ１０３３のゲート電圧Ｖｇｓを０Ｖに固定し、ＰｃｈＭＯＳＦＥＴ１０３３を確実にオフ状態に保つ。
抵抗１１４０（ハイサイド第３抵抗の一例）は、ダイオード１０３４のアノード端子ａとＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇとの間に接続されている。これにより、抵抗１１４０は、ダイオード１０３４がオン状態のときに流れる電流を制限する。
コンデンサ１１４１（ハイサイド第３コンデンサの一例）は、ダイオード１０３４のアノード端子ａとＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇとの間に接続されている。これにより、コンデンサ１１４１は、基板電圧制御端子１０１の電圧Ｖｓｕｂが低下し始めるときに即座にＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇの電圧を低下させて、ＰｃｈＭＯＳＦＥＴ１０３３をオン状態にする。
尚、コンデンサ１０１５、１０３５のキャパシタンス容量は、それぞれ、例えば、０．１ｎＦから１００ｎＦであればよい。コンデンサ１１２１、１１４１のキャパシタンス容量は、それぞれ、例えば、０．０５ｎＦから５０ｎＦであればよい。抵抗１１１７、１１１９、１１２０、１１３７、１１３９、１１４０の抵抗値は、それぞれ、例えば、１０キロオームから１メガオームであればよい。
［シミュレーション］
次に、図１４に示す基板電圧制御回路１１００を用いた、回路シミュレーションの結果について説明する。
この回路シミュレーションでは、電圧Ｖｓ１を０Ｖで一定にし、電圧Ｖｓ２をマイナス１５０Ｖからプラス１５０Ｖに変化させときと、電圧Ｖｓ２をプラス１５０Ｖからマイナス１５０Ｖの電圧に変化させたときとの電圧Ｖｓｕｂの電圧波形と、を観察した。この回路シミュレーションでは、電圧Ｖｓ２ｓ１の変化する時間は１００ナノ秒とした。
図１５Ａ及び図１５Ｂは、図１４に示す基板電圧制御回路１１００を用いた、回路シミュレーションの結果を示す波形図である。図１５Ａは、電圧Ｖｓ２ｓ１がマイナス電圧からプラス電圧に変化するときの電圧波形を示し、図１５Ｂは電圧Ｖｓ２ｓ１がプラス電圧からマイナス電圧に変化するときの電圧波形を示している。図１５Ａ、図１５Ｂには、電圧波形Ｗ１、Ｗ２の２つの電圧波形が示されている。電圧波形Ｗ１は電圧Ｖｓ２ｓ１の電圧波形であり、電圧波形Ｗ２は電圧Ｖｓｕｂの電圧波形である。
図１５Ａに示すように、電圧Ｖｓ２ｓ１がマイナスの電圧から０Ｖまで増大する場合、電圧波形Ｗ２は電圧波形Ｗ１と共に増大しており、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ２に対する電圧Ｖｓｕｂの追従性は非常に良いことがわかる。電圧Ｖｓ２ｓ１が０Ｖを超えてから暫くの期間は、電圧波形Ｗ２は電圧波形Ｗ１よりも低い電圧で増大しており、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ１（０Ｖ）に対する電圧Ｖｓｕｂの追従性はそれ程良くないことがわかる。当該期間後、電圧Ｖｓ２ｓ１が更に増大する場合、電圧波形Ｗ２は略０Ｖを示しており、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ１（０Ｖ）に対する電圧Ｖｓｕｂの追従性は非常に良いことがわかる。
一方、図１５Ｂに示すように、電圧Ｖｓ２ｓ１がプラスの電圧から０Ｖまで低下する場合、電圧波形Ｗ２は略０Ｖを示しており、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ１（０Ｖ）に対する電圧Ｖｓｕｂの追従性は非常に良いことがわかる。また、電圧Ｖｓ２ｓ１が０Ｖからマイナスの電圧に低下する場合も、電圧波形Ｗ２は電圧波形Ｗ１と共に低下しており、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ２に対する電圧Ｖｓｕｂの追従性は非常に良いことがわかる。
このように、回路シミュレーションによって、基板電圧制御回路１１００によれば、電圧Ｖｓｕｂの電圧波形Ｗ２を、図２に示す理想的な基板端子電圧波形２２１に近い電圧波形にできることがわかった。
（実施の形態６）
図１６は、本開示の実施の形態６における基板電圧制御回路１３００の一例を示す図である。尚、以下、実施の形態５で説明した構成と同一の符号を付した構成は、実施の形態５で説明したものと同一であることを示し、適宜、その説明を省略する。
基板電圧制御回路１３００は、実施の形態５で説明したソース１接続端子１１１、ソース２接続端子１２１及び基板電圧制御端子１０１と、ローサイド回路１３９１と、ハイサイド回路１３９２とを備える。
ローサイド回路１３９１は、基板電圧制御端子１０１にソース１接続端子１１１の電圧を印加するための回路である。ハイサイド回路１３９２は、基板電圧制御端子１０１にソース２接続端子１２１の電圧を印加するための回路である。
ローサイド回路１３９１は、実施の形態５で説明したＰｃｈＭＯＳＦＥＴ１０１２、ＰｃｈＭＯＳＦＥＴ１０１３、及びコンデンサ１０１５と、コンデンサ１３１４（ローサイド第２コンデンサの一例）と、を備える。
コンデンサ１３１４は、ＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇを駆動するためのコンデンサである。コンデンサ１３１４は基板電圧制御端子１０１とＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇとの間に接続される。
ハイサイド回路１３９２は、実施の形態５で説明したＰｃｈＭＯＳＦＥＴ１０３２、ＰｃｈＭＯＳＦＥＴ１０３３、及びコンデンサ１０３５と、コンデンサ１３３４（ハイサイド第２コンデンサの一例）と、を備える。
コンデンサ１３３４は、ＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇを駆動するためのコンデンサである。コンデンサ１３３４は、基板電圧制御端子１０１とＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇとの間に接続される。
つまり、基板電圧制御回路１３００は、図１３に示す基板電圧制御回路１０００において、ダイオード１０１４に代えてコンデンサ１３１４を適用し、ダイオード１０３４に代えてコンデンサ１３３４を適用した構成となっている。
［ローサイド回路１３９１の動作］
次にローサイド回路１３９１の動作について説明する。電圧Ｖｓ２ｓ１がプラスの電圧である場合に、電圧Ｖｓ２ｓ１が一定電圧である定常状態のときは、ＰｃｈＭＯＳＦＥＴ１０１２のボディダイオードＢＤによって、基板電圧制御端子１０１の電圧Ｖｓｕｂはソース１接続端子１１１の電圧Ｖｓ１にボディダイオードＢＤの閾値電圧Ｖｆを加えた電圧以下に制限される。
電圧Ｖｓ２ｓ１がプラスの範囲において低下すると、コンデンサ１０１５のカップリングによってＰｃｈＭＯＳＦＥＴ１０１２のゲート端子Ｇの電圧が低下する。これにより、ＰｃｈＭＯＳＦＥＴ１０１２のゲート電圧ＶｇｓがＰｃｈＭＯＳＦＥＴ１０１２の閾値電圧Ｖｔｈより低くなると、ＰｃｈＭＯＳＦＥＴ１０１２はオン状態になり、ＰｃｈＭＯＳＦＥＴ１０１２のソース端子Ｓとドレイン端子Ｄとを短絡させる。ＰｃｈＭＯＳＦＥＴ１０１２のソース端子Ｓとドレイン端子Ｄとが短絡すると、ソース１接続端子１１１の電圧Ｖｓ１がＰｃｈＭＯＳＦＥＴ１０１２を通して基板電圧制御端子１０１に印加される。これにより、基板電圧制御端子１０１の電圧Ｖｓｕｂは電圧Ｖｓ１と同じになる。このとき、ＰｃｈＭＯＳＦＥＴ１０１３は、ソース端子Ｓの電圧とゲート端子Ｇの電圧とが同じであるのでオフ状態となる。
このように、基板電圧制御回路１３００は、電圧Ｖｓ２ｓ１がプラスの範囲で低下するときに、基板電圧制御端子１０１の電圧Ｖｓｕｂをソース１接続端子１１１の電圧Ｖｓ１に設定し、基板電圧制御端子１０１の電圧Ｖｓｕｂがフローティング状態になることを防止できる。その結果、基板電圧制御回路１３００は、双方向スイッチングデバイス９００を安定したスイッチング特性で動作させると共に、２つの電流方向のスイッチング特性の差が低減されるように双方向スイッチングデバイス９００を動作させることができる。
ソース２接続端子１２１の電圧Ｖｓ２がソース１接続端子１１１の電圧Ｖｓ１よりも低くなり、電圧Ｖｓ２ｓ１がプラスの電圧からマイナスの電圧になったとする。この場合、電圧Ｖｓ２ｓ１がプラスの電圧のときに基板電圧制御端子１０１の電圧Ｖｓｕｂがソース１接続端子１１１の電圧Ｖｓ１と同じになっているので、ソース２接続端子１２１の電圧Ｖｓ２は、基板電圧制御端子１０１の電圧Ｖｓｕｂよりも低くなる。このため、ソース２接続端子１２１と接続されたＰｃｈＭＯＳＦＥＴ１０３２のソース端子Ｓの電圧は、基板電圧制御端子１０１と接続されたＰｃｈＭＯＳＦＥＴ１０３２のドレイン端子Ｄの電圧よりも低くなる。
これにより、ＰｃｈＭＯＳＦＥＴ１０３２のドレイン端子Ｄからソース端子ＳにボディダイオードＢＤを通して電流が流れ、基板電圧制御端子１０１の電圧Ｖｓｕｂが、ソース２接続端子１２１の電圧Ｖｓ２にボディダイオードＢＤの閾値電圧Ｖｆを加えた電圧以下に制限される。その結果、電圧Ｖｓ２ｓ１がマイナスの範囲において低下するのに追従して、基板電圧制御端子１０１の電圧Ｖｓｕｂも低下する。
このように、基板電圧制御回路１３００は、電圧Ｖｓ２ｓ１がマイナスの範囲で低下する場合に、電圧Ｖｓ２ｓ１の低下に追従して基板電圧制御端子１０１の電圧Ｖｓｕｂを低下させることができる。
電圧Ｖｓ２ｓ１の低下に追従して電圧Ｖｓｕｂが低下すると、コンデンサ１３１４のカップリングによって、ＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇの電圧が電圧Ｖｓｕｂの低下に追従して低下する。これにより、ＰｃｈＭＯＳＦＥＴ１０１３のゲート電圧ＶｇｓがＰｃｈＭＯＳＦＥＴ１０１３の閾値電圧Ｖｔｈより低くなると、ＰｃｈＭＯＳＦＥＴ１０１３はオン状態になり、ＰｃｈＭＯＳＦＥＴ１０１３のソース端子Ｓとドレイン端子Ｄとを短絡させる。その結果、ＰｃｈＭＯＳＦＥＴ１０１２のゲート端子Ｇとソース１接続端子１１１とが同じ電位になり、ＰｃｈＭＯＳＦＥＴ１０１２はオフ状態になる。
仮に、このときにＰｃｈＭＯＳＦＥＴ１０１２がオフ状態にならないと、ＰｃｈＭＯＳＦＥＴ１０１２及びＰｃｈＭＯＳＦＥＴ１０３２のボディダイオードＢＤを通して、ソース１接続端子１１１とソース２接続端子１２１とが短絡し、大電流が流れる虞がある。その結果、ローサイド回路１３９１は、正常に動作できなくなり、場合によってはローサイド回路１３９１が破壊される虞がある。
しかし、基板電圧制御回路１３００は、電圧Ｖｓ２ｓ１がマイナスの範囲で低下する場合に、確実にＰｃｈＭＯＳＦＥＴ１０１２をオフ状態にすることができる。
尚、コンデンサ１３１４を、基板電圧制御端子１０１と接続せず、ソース２接続端子１２１とＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇとの間に接続してもよい。これにより、電圧Ｖｓ２ｓ１がマイナスの範囲で低下する場合に、コンデンサ１３１４のカップリングによって、ＰｃｈＭＯＳＦＥＴ１０１３をオン状態にすることで、ＰｃｈＭＯＳＦＥＴ１０１２をオフ状態にしてもよい。
ハイサイド回路１３９２とローサイド回路１３９１とは、ソース１接続端子１１１とソース２接続端子１２１との接続関係が逆であること以外、回路構成は同じであり、動作も同じである。
［ハイサイド回路１３９２の動作］
以下、ハイサイド回路１３９２の動作について簡単に説明する。電圧Ｖｓ１ｓ２がプラスの電圧である場合に、電圧Ｖｓ１ｓ２が一定電圧である定常状態のときは、ＰｃｈＭＯＳＦＥＴ１０３２のボディダイオードＢＤによって、電圧Ｖｓｕｂは電圧Ｖｓ２にボディダイオードＢＤの閾値電圧Ｖｆを加えた電圧以下に制限される。
電圧Ｖｓ１ｓ２がプラスの範囲において低下し、コンデンサ１０３５のカップリングによってＰｃｈＭＯＳＦＥＴ１０３２のゲート電圧Ｖｇｓが低下すると、ＰｃｈＭＯＳＦＥＴ１０３２はオン状態になり、ソース２接続端子１２１の電圧Ｖｓ２が基板電圧制御端子１０１に印加される。これにより、基板電圧制御端子１０１の電圧Ｖｓｕｂは電圧Ｖｓ２と同じになる。
このように、基板電圧制御回路１３００は、電圧Ｖｓ１ｓ２がプラスの範囲で低下する場合（電圧Ｖｓ２ｓ１がマイナスの範囲で増大する場合）にも電圧Ｖｓｕｂを電圧Ｖｓ２に設定し、電圧Ｖｓｕｂがフローティング状態になることを防止できる。
電圧Ｖｓ１ｓ２がプラスの電圧からマイナスの電圧になった場合、ＰｃｈＭＯＳＦＥＴ１０３２のドレイン端子Ｄからソース端子ＳにボディダイオードＢＤを通して電流が流れる。これにより、電圧Ｖｓｕｂが電圧Ｖｓ２にボディダイオードＢＤの閾値電圧Ｖｆを加えた電圧以下に制限される。その結果、電圧Ｖｓ１ｓ２がマイナスの範囲において低下するのに追従して、基板電圧制御端子１０１の電圧Ｖｓｕｂも低下する。
このように、基板電圧制御回路１３００は、電圧Ｖｓ１ｓ２がマイナスの範囲で低下する場合にも、電圧Ｖｓ１ｓ２の低下に追従して基板電圧制御端子１０１の電圧Ｖｓｕｂを低下させることができる。
電圧Ｖｓ１ｓ２の低下に追従して電圧Ｖｓｕｂが低下すると、コンデンサ１３３４のカップリングによって、ＰｃｈＭＯＳＦＥＴ１０３３のゲート電圧Ｖｇｓが閾値電圧Ｖｔｈより低くなり、ＰｃｈＭＯＳＦＥＴ１０３３はオン状態になる。これにより、ＰｃｈＭＯＳＦＥＴ１０３２のゲート端子Ｇとソース２接続端子１２１とが同じ電位になり、ＰｃｈＭＯＳＦＥＴ１０３２はオフ状態になる。
仮に、このときにＰｃｈＭＯＳＦＥＴ１０３２がオフ状態にならないと、ＰｃｈＭＯＳＦＥＴ１０１２及びＰｃｈＭＯＳＦＥＴ１０３２のボディダイオードＢＤを通して、ソース１接続端子１１１とソース２接続端子１２１とが短絡し、大電流が流れる虞がある。その結果、ハイサイド回路１３９２は、正常に動作できなくなり、場合によってはハイサイド回路１３９２が破壊される虞がある。
しかし、基板電圧制御回路１３００は、電圧Ｖｓ１ｓ２がマイナスの範囲で低下する場合に、確実にＰｃｈＭＯＳＦＥＴ１０３２をオフ状態にすることができる。
尚、コンデンサ１３３４を、基板電圧制御端子１０１と接続せず、ソース２接続端子１２１とＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇとの間に接続してもよい。これにより、電圧Ｖｓ１ｓ２がマイナスの範囲で低下する場合に、コンデンサ１３３４のカップリングによって、ＰｃｈＭＯＳＦＥＴ１０３３をオン状態にすることで、ＰｃｈＭＯＳＦＥＴ１０３２をオフ状態にしてもよい。
図１６に示した実施の形態６における基板電圧制御回路１３００は、動作原理を示すために最小限の部品を用いて構成されている。実用的な回路には、各ゲート端子Ｇの保護回路や、性能を充分に向上させる等の改良が必要である。以下では、その一例として、基板電圧制御回路１３００を改良した実用的な基板電圧制御回路１４００について図１７を用いて説明する。図１７は、本開示の実施の形態６における基板電圧制御回路１３００を改良した基板電圧制御回路１４００の一例を示す図である。
図１７に示すように、基板電圧制御回路１４００は、図１６に示すローサイド回路１３９１に、チェナーダイオード１１１６、１１１８と、抵抗１１１７、１１１９とを追加したローサイド回路１４９１と、図１６に示すハイサイド回路１３９２に、チェナーダイオード１１３６、１１３８と、抵抗１１３７、１１３９とを追加したハイサイド回路１４９２と、を備える。
図１７に示す基板電圧制御回路１４００の基本的な回路構成及び動作は、上述の基板電圧制御回路１３００の回路構成及び動作と同じであるので説明を省略する。また、基板電圧制御回路１３００になく、基板電圧制御回路１４００に追加された部品１１１６〜１１１９、１１３６〜１１３９は、基板電圧制御回路１０００にはなく、基板電圧制御回路１１００に追加された部品１１１６〜１１１９、１１３６〜１１３９と同じであるので、説明を省略する。
尚、コンデンサ１０１５、１０３５のキャパシタンス容量は、それぞれ、例えば、０．１ｎＦから１０ｎＦであればよい。コンデンサ１３１４、１３３４のキャパシタンス容量は、それぞれ、例えば、０．０５ｎＦから５ｎＦであればよい。抵抗１１１７、１１１９、１１３７、１１３９の抵抗値は、それぞれ、例えば、１００キロオームから１メガオームであればよい。
［シミュレーション］
次に、図１７に示す基板電圧制御回路１４００を用いた、回路シミュレーションの結果について説明する。
この回路シミュレーションでは、電圧Ｖｓ１を０Ｖで一定にし、電圧Ｖｓ２をマイナス１５０Ｖからプラス１５０Ｖに変化させときと、電圧Ｖｓ２をプラス１５０Ｖからマイナス１５０Ｖの電圧に変化させたときとの電圧Ｖｓｕｂの電圧波形と、を観察した。この回路シミュレーションでは、電圧Ｖｓ２ｓ１の変化する時間は１００ナノ秒とした。
図１８Ａ及び図１８Ｂは、図１７に示す基板電圧制御回路１４００を用いた、回路シミュレーションの結果を示す波形図である。図１８Ａは、電圧Ｖｓ２ｓ１がマイナス電圧からプラス電圧に変化するときの電圧波形を示し、図１８Ｂは電圧Ｖｓ２ｓ１がプラス電圧からマイナス電圧に変化するときの電圧波形を示している。図１８Ａ、図１８Ｂには、電圧波形Ｗ１、Ｗ２の２つの電圧波形が示されている。電圧波形Ｗ１は電圧Ｖｓ２ｓ１の電圧波形であり、電圧波形Ｗ２は電圧Ｖｓｕｂの電圧波形である。
図１８Ａに示すように、電圧Ｖｓ２ｓ１がマイナスの電圧から０Ｖまで増大する場合、電圧波形Ｗ２は電圧波形Ｗ１と共に増大しており、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ２に対する電圧Ｖｓｕｂの追従性は非常に良いことがわかる。電圧Ｖｓ２ｓ１が０Ｖを超えてから暫くの期間は、電圧波形Ｗ２は電圧波形Ｗ１よりも低い略一定の電圧を示しており、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ１（０Ｖ）に対する電圧Ｖｓｕｂの追従性はそれ程良くないことがわかる。当該期間後、電圧Ｖｓ２ｓ１が一定になると、電圧波形Ｗ２は略０Ｖを示すようになり、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ１（０Ｖ）に対する電圧Ｖｓｕｂの追従性は非常に良いことがわかる。
一方、図１８Ｂに示すように、電圧Ｖｓ２ｓ１がプラスの電圧から０Ｖまで低下する場合、電圧波形Ｗ２は０Ｖより少し低い一定の電圧を示しており、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ１（０Ｖ）に対する電圧Ｖｓｕｂの追従性は良いことがわかる。また、電圧Ｖｓ２ｓ１が０Ｖからマイナスの電圧に低下する場合、電圧波形Ｗ２は電圧波形Ｗ１よりも少し高い電圧を保ちながら、電圧波形Ｗ１と共に低下しており、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ２に対する電圧Ｖｓｕｂの追従性は良いことがわかる。
このように、回路シミュレーションによって、基板電圧制御回路１４００によれば、電圧Ｖｓｕｂの電圧波形Ｗ２を、図２に示す理想的な基板端子電圧波形２２１に近い電圧波形にできることがわかった。
（実施の形態７）
図１９は、本開示の実施の形態７における基板電圧制御回路１６００の一例を示す図である。尚、以下、実施の形態５で説明した構成と同一の符号を付した構成は、実施の形態５で説明したものと同一であることを示し、適宜、その説明を省略する。
基板電圧制御回路１６００は、実施の形態５で説明したソース１接続端子１１１、ソース２接続端子１２１及び基板電圧制御端子１０１と、ローサイド回路１６９１と、ハイサイド回路１６９２とを備える。
ローサイド回路１６９１は、基板電圧制御端子１０１にソース１接続端子１１１の電圧を印加するための回路である。ハイサイド回路１６９２は、基板電圧制御端子１０１にソース２接続端子１２１の電圧を印加するための回路である。
ローサイド回路１６９１は、実施の形態５で説明したＰｃｈＭＯＳＦＥＴ１０１２、ＰｃｈＭＯＳＦＥＴ１０１３、及びコンデンサ１０１５と、抵抗１６１４（ローサイド抵抗の一例）と、を備える。
抵抗１６１４は、ＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇを駆動するための抵抗である。抵抗１６１４は、基板電圧制御端子１０１とＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇとの間に接続される。
ハイサイド回路１６９２は、実施の形態５で説明したＰｃｈＭＯＳＦＥＴ１０３２、ＰｃｈＭＯＳＦＥＴ１０３３、及びコンデンサ１０３５と、抵抗１６３４（ハイサイド抵抗の一例）と、を備える。
抵抗１６３４は、ＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇを駆動するための抵抗である。抵抗１６３４は、基板電圧制御端子１０１とＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇとの間に接続される。
つまり、基板電圧制御回路１６００は、図１３に示す基板電圧制御回路１０００において、ダイオード１０１４に代えて抵抗１６１４を適用し、ダイオード１０３４に代えて抵抗１６３４を適用した構成となっている。
［ローサイド回路１６９１の動作］
次にローサイド回路１６９１の動作について説明する。電圧Ｖｓ２ｓ１がプラスの電圧である場合に、電圧Ｖｓ２ｓ１が一定電圧である定常状態のときは、ＰｃｈＭＯＳＦＥＴ１０１２のボディダイオードＢＤによって、基板電圧制御端子１０１の電圧Ｖｓｕｂはソース１接続端子１１１の電圧Ｖｓ１にボディダイオードＢＤの閾値電圧Ｖｆを加えた電圧以下に制限される。
電圧Ｖｓ２ｓ１がプラスの範囲において低下すると、コンデンサ１０１５のカップリングによってＰｃｈＭＯＳＦＥＴ１０１２のゲート端子Ｇの電圧が低下する。これにより、ＰｃｈＭＯＳＦＥＴ１０１２のゲート電圧ＶｇｓがＰｃｈＭＯＳＦＥＴ１０１２の閾値電圧Ｖｔｈより低くなると、ＰｃｈＭＯＳＦＥＴ１０１２はオン状態になり、ＰｃｈＭＯＳＦＥＴ１０１２のソース端子Ｓとドレイン端子Ｄとを短絡させる。ＰｃｈＭＯＳＦＥＴ１０１２のソース端子Ｓとドレイン端子Ｄとが短絡すると、ソース１接続端子１１１の電圧Ｖｓ１がＰｃｈＭＯＳＦＥＴ１０１２を通して基板電圧制御端子１０１に印加される。これにより、基板電圧制御端子１０１の電圧Ｖｓｕｂは電圧Ｖｓ１と同じになる。このとき、ＰｃｈＭＯＳＦＥＴ１０１３は、ソース端子Ｓの電圧とゲート端子Ｇの電圧とが同じであるのでオフ状態となる。
このように、基板電圧制御回路１６００は、電圧Ｖｓ２ｓ１がプラスの範囲で低下するときに、基板電圧制御端子１０１の電圧Ｖｓｕｂをソース１接続端子１１１の電圧Ｖｓ１に設定し、基板電圧制御端子１０１の電圧Ｖｓｕｂがフローティング状態になることを防止できる。その結果、基板電圧制御回路１６００は、双方向スイッチングデバイス９００を安定したスイッチング特性で動作させると共に、２つの電流方向のスイッチング特性の差が低減されるように双方向スイッチングデバイス９００を動作させることができる。
ソース２接続端子１２１の電圧Ｖｓ２がソース１接続端子１１１の電圧Ｖｓ１よりも低くなり、電圧Ｖｓ２ｓ１がプラスの電圧からマイナスの電圧になったとする。この場合、電圧Ｖｓ２ｓ１がプラスの電圧のときに基板電圧制御端子１０１の電圧Ｖｓｕｂがソース１接続端子１１１の電圧Ｖｓ１と同じになっているので、ソース２接続端子１２１の電圧Ｖｓ２は、基板電圧制御端子１０１の電圧Ｖｓｕｂよりも低くなる。このため、ソース２接続端子１２１と接続されたＰｃｈＭＯＳＦＥＴ１０３２のソース端子Ｓの電圧は、基板電圧制御端子１０１と接続されたＰｃｈＭＯＳＦＥＴ１０３２のドレイン端子Ｄの電圧よりも低くなる。
これにより、ＰｃｈＭＯＳＦＥＴ１０３２のドレイン端子Ｄからソース端子ＳにボディダイオードＢＤを通して電流が流れ、基板電圧制御端子１０１の電圧Ｖｓｕｂが、ソース２接続端子１２１の電圧Ｖｓ２にボディダイオードＢＤの閾値電圧Ｖｆを加えた電圧以下に制限される。その結果、電圧Ｖｓ２ｓ１がマイナスの範囲において低下するのに追従して、基板電圧制御端子１０１の電圧Ｖｓｕｂも低下する。
このように、基板電圧制御回路１６００は、電圧Ｖｓ２ｓ１がマイナスの範囲で低下する場合に、電圧Ｖｓ２ｓ１の低下に追従して基板電圧制御端子１０１の電圧Ｖｓｕｂを低下させることができる。
電圧Ｖｓ２ｓ１の低下に追従して電圧Ｖｓｕｂが低下すると、ＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇから抵抗１６１４を介して基板電圧制御端子１０１へ電流が流れることによって、ＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇの電圧が電圧Ｖｓｕｂの低下に追従して低下する。これにより、ＰｃｈＭＯＳＦＥＴ１０１３のゲート電圧ＶｇｓがＰｃｈＭＯＳＦＥＴ１０１３の閾値電圧Ｖｔｈより低くなると、ＰｃｈＭＯＳＦＥＴ１０１３はオン状態になり、ＰｃｈＭＯＳＦＥＴ１０１３のソース端子Ｓとドレイン端子Ｄとを短絡させる。その結果、ＰｃｈＭＯＳＦＥＴ１０１２のゲート端子Ｇとソース１接続端子１１１とが同じ電位になり、ＰｃｈＭＯＳＦＥＴ１０１２はオフ状態になる。
仮に、このときにＰｃｈＭＯＳＦＥＴ１０１２がオフ状態にならないと、ＰｃｈＭＯＳＦＥＴ１０１２及びＰｃｈＭＯＳＦＥＴ１０３２のボディダイオードＢＤを通して、ソース１接続端子１１１とソース２接続端子１２１とが短絡し、大電流が流れる虞がある。その結果、ローサイド回路１６９１は、正常に動作できなくなり、場合によってはローサイド回路１６９１が破壊される虞がある。
しかし、基板電圧制御回路１６００は、電圧Ｖｓ２ｓ１がマイナスの範囲で低下する場合に、確実にＰｃｈＭＯＳＦＥＴ１０１２をオフ状態にすることができる。
尚、抵抗１６１４を、基板電圧制御端子１０１と接続せず、ソース２接続端子１２１とＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇとの間に接続してもよい。これにより、電圧Ｖｓ２ｓ１がマイナスの範囲で低下する場合に、ＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇから抵抗１６１４を介してソース２接続端子１２１へと電流を流すようにしてもよい。これによって、ＰｃｈＭＯＳＦＥＴ１０１３をオン状態にすることで、ＰｃｈＭＯＳＦＥＴ１０１２をオフ状態にしてもよい。
ハイサイド回路１６９２とローサイド回路１６９１とは、ソース１接続端子１１１とソース２接続端子１２１との接続関係が逆であること以外、回路構成は同じであり、動作も同じである。
［ハイサイド回路１６９２の動作］
以下、ハイサイド回路１６９２の動作について簡単に説明する。電圧Ｖｓ１ｓ２がプラスの電圧である場合に、電圧Ｖｓ１ｓ２が一定電圧である定常状態のときは、ＰｃｈＭＯＳＦＥＴ１０３２のボディダイオードＢＤによって、電圧Ｖｓｕｂは電圧Ｖｓ１にＰｃｈＭＯＳＦＥＴ１０３２の閾値電圧Ｖｔｈを加えた電圧以下に制限される。
電圧Ｖｓ１ｓ２がプラスの範囲において低下し、コンデンサ１０３５のカップリングによってＰｃｈＭＯＳＦＥＴ１０３２のゲート電圧Ｖｇｓが低下すると、ＰｃｈＭＯＳＦＥＴ１０３２はオン状態になり、ソース２接続端子１２１の電圧Ｖｓ２が基板電圧制御端子１０１に印加される。これにより、基板電圧制御端子１０１の電圧Ｖｓｕｂは電圧Ｖｓ２と同じになる。
このように、基板電圧制御回路１６００は、電圧Ｖｓ１ｓ２がプラスの範囲で低下する場合（電圧Ｖｓ２ｓ１がマイナスの範囲で増大する場合）にも電圧Ｖｓｕｂを電圧Ｖｓ２に設定し、電圧Ｖｓｕｂがフローティング状態になることを防止できる。
電圧Ｖｓ１ｓ２がプラスの電圧からマイナスの電圧になった場合、ＰｃｈＭＯＳＦＥＴ１０３２のドレイン端子Ｄからソース端子ＳにボディダイオードＢＤを通して電流が流れる。これにより、電圧Ｖｓｕｂが電圧Ｖｓ２にボディダイオードＢＤの閾値電圧Ｖｆを加えた電圧以下に制限される。その結果、電圧Ｖｓ１ｓ２がマイナスの範囲において低下するのに追従して、基板電圧制御端子１０１の電圧Ｖｓｕｂも低下する。
このように、基板電圧制御回路１６００は、電圧Ｖｓ１ｓ２がマイナスの範囲で低下する場合にも、電圧Ｖｓ１ｓ２の低下に追従して基板電圧制御端子１０１の電圧Ｖｓｕｂを低下させることができる。
電圧Ｖｓ１ｓ２の低下に追従して電圧Ｖｓｕｂが低下すると、ＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇから抵抗１６３４を介して基板電圧制御端子１０１へ電流が流れることによって、ＰｃｈＭＯＳＦＥＴ１０３３のゲート電圧Ｖｇｓが閾値電圧Ｖｔｈより低くなり、ＰｃｈＭＯＳＦＥＴ１０３３はオン状態になる。これにより、ＰｃｈＭＯＳＦＥＴ１０３２のゲート端子Ｇとソース２接続端子１２１とが同じ電位になり、ＰｃｈＭＯＳＦＥＴ１０３２はオフ状態になる。
仮に、このときにＰｃｈＭＯＳＦＥＴ１０３２がオフ状態にならないと、ＰｃｈＭＯＳＦＥＴ１０１２及びＰｃｈＭＯＳＦＥＴ１０３２のボディダイオードＢＤを通して、ソース１接続端子１１１とソース２接続端子１２１とが短絡し、大電流が流れる虞がある。その結果、ハイサイド回路１６９２は、正常に動作できなくなり、場合によってはハイサイド回路１６９２が破壊される虞がある。
しかし、基板電圧制御回路１６００は、電圧Ｖｓ１ｓ２がマイナスの範囲で低下する場合に、確実にＰｃｈＭＯＳＦＥＴ１０３２をオフ状態にすることができる。
尚、抵抗１６３４を、基板電圧制御端子１０１と接続せず、ソース２接続端子１２１とＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇとの間に接続してもよい。これにより、電圧Ｖｓ１ｓ２がマイナスの範囲で低下する場合に、ＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇから抵抗１６３４を介してソース２接続端子１２１へと電流を流すようにしてもよい。これによって、ＰｃｈＭＯＳＦＥＴ１０３３をオン状態にすることで、ＰｃｈＭＯＳＦＥＴ１０３２をオフ状態にしてもよい。
図１９に示した実施の形態７における基板電圧制御回路１６００は、動作原理を示すために最小限の部品を用いて構成されている。実用的な回路には、各ゲート端子Ｇの保護回路や、性能を充分に向上させる等の改良が必要である。以下では、その一例として、基板電圧制御回路１６００を改良した実用的な基板電圧制御回路１７００について図２０を用いて説明する。図２０は、本開示の実施の形態７における基板電圧制御回路１６００を改良した基板電圧制御回路１７００の一例を示す図である。
図２０に示すように、基板電圧制御回路１７００は、図１９に示すローサイド回路１６９１に、チェナーダイオード１１１６、１１１８と、抵抗１１１７と、コンデンサ１７１９とを追加したローサイド回路１７９１と、図１９に示すハイサイド回路１６９２に、チェナーダイオード１１３６、１１３８と、抵抗１１３７と、コンデンサ１７３９とを追加したハイサイド回路１７９２と、を備える。
図２０に示す基板電圧制御回路１７００の基本的な回路構成及び動作は、上述の基板電圧制御回路１６００の回路構成及び動作と同じであるので説明を省略する。また、基板電圧制御回路１６００になく、基板電圧制御回路１７００に追加された部品１１１６〜１１１８、１１３６〜１１３８は、基板電圧制御回路１０００にはなく、基板電圧制御回路１１００に追加された部品１１１６〜１１１８、１１３６〜１１３８と同じであるので、説明を省略する。以下、図１９に示す基板電圧制御回路１６００になく、図２０に示す基板電圧制御回路１７００に追加されたコンデンサ１７１９、１７３９の役割について説明する。
コンデンサ１７１９は、基板電圧制御端子１０１とＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇとの間に接続されている。これにより、コンデンサ１７１９は、基板電圧制御端子１０１の電圧Ｖｓｕｂが低下し始めるときに即座にＰｃｈＭＯＳＦＥＴ１０１３のゲート端子Ｇの電圧を低下させて、ＰｃｈＭＯＳＦＥＴ１０１３をオフ状態にする。
コンデンサ１７３９は、基板電圧制御端子１０１とＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇとの間に接続されている。これにより、コンデンサ１７３９は、基板電圧制御端子１０１の電圧Ｖｓｕｂが低下し始めるときに即座にＰｃｈＭＯＳＦＥＴ１０３３のゲート端子Ｇの電圧を低下させて、ＰｃｈＭＯＳＦＥＴ１０３３をオフ状態にする。
尚、コンデンサ１０１５、１０３５のキャパシタンス容量は、それぞれ、例えば、０．１ｎＦから１０ｎＦであればよい。コンデンサ１７１９、１７３９のキャパシタンス容量は、それぞれ、例えば、０．０５ｎＦから５ｎＦであればよい。抵抗１１１７、１１３７、１６１４、１６３４の抵抗値は、それぞれ、例えば、１００キロオームから１メガオームであればよい。
［シミュレーション］
次に、図２０に示す基板電圧制御回路１７００を用いて行った回路シミュレーションの結果について説明する。
この回路シミュレーションでは、電圧Ｖｓ１を０Ｖで一定にし、電圧Ｖｓ２をマイナス１５０Ｖからプラス１５０Ｖに変化させときと、電圧Ｖｓ２をプラス１５０Ｖからマイナス１５０Ｖの電圧に変化させたときとの電圧Ｖｓｕｂの電圧波形と、を観察した。この回路シミュレーションでは、電圧Ｖｓ２ｓ１の変化する時間は１００ナノ秒とした。
図２１Ａ及び図２１Ｂは、図２０に示す基板電圧制御回路１７００を用いた、回路シミュレーションの結果を示す波形図である。図２１Ａは、電圧Ｖｓ２ｓ１がマイナス電圧からプラス電圧に変化するときの電圧波形を示し、図２１Ｂは電圧Ｖｓ２ｓ１がプラス電圧からマイナス電圧に変化するときの電圧波形を示している。図２１Ａ、図２１Ｂには、電圧波形Ｗ１、Ｗ２の２つの電圧波形が示されている。電圧波形Ｗ１は電圧Ｖｓ２ｓ１の電圧波形であり、電圧波形Ｗ２は電圧Ｖｓｕｂの電圧波形である。
図２１Ａに示すように、電圧Ｖｓ２ｓ１がマイナスの電圧から０Ｖまで増大する場合、電圧波形Ｗ２は電圧波形Ｗ１と共に増大しており、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ２に対する電圧Ｖｓｕｂの追従性は非常に良いことがわかる。また、電圧Ｖｓ２ｓ１が０Ｖから増大する場合、電圧波形Ｗ２は略０Ｖを示しており、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ１（０Ｖ）に対する電圧Ｖｓｕｂの追従性は非常に良いことがわかる。
一方、図２１Ｂに示すように、電圧Ｖｓ２ｓ１がプラスの電圧から０Ｖまで低下する場合、電圧波形Ｗ２は略０Ｖを示しており、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ１（０Ｖ）に対する電圧Ｖｓｕｂの追従性は非常に良いことがわかる。また、電圧Ｖｓ２ｓ１が０Ｖからマイナスの電圧に低下する場合、電圧波形Ｗ２は電圧波形Ｗ１と共に低下しており、電圧Ｖｓ２と電圧Ｖｓ１とのうち低い方の電圧Ｖｓ２に対する電圧Ｖｓｕｂの追従性は非常に良いことがわかる。
このように、回路シミュレーションによって、基板電圧制御回路１７００によれば、電圧Ｖｓｕｂの電圧波形Ｗ２を、図２に示す理想的な基板端子電圧波形２２１に最も近い電圧波形にできることがわかった。
本開示の基板電圧制御回路は、双方向スイッチングデバイスに適用できるので、マトリクスコンバータ等の技術分野にとって有用である。
本開示は以下の態様も含む。
［項目１］
第１接続端子と、
第２接続端子と、
基板電圧制御端子と、
第１ソース、第１ドレイン、第１ゲートを有し、前記第１ソースが前記基板電圧制御端子に接続され、前記第１ドレインが前記第１接続端子に接続された第１スイッチと、
第２ソース、第２ドレイン、第２ゲートを有し、前記第２ドレインが前記第１ゲートに接続された第２スイッチと、
前記第２接続端子と前記第２ゲートとの間に接続された第１コンデンサと、
前記基板電圧制御端子と前記第２ソースとの間に接続された第１電源と、
第３ソース、第３ドレイン、第３ゲートを有し、前記第３ソースが前記基板電圧制御端子に接続され、前記第３ドレインが前記第２接続端子に接続された第３スイッチと、
第４ソース、第４ドレイン、第４ゲートを有し、前記第４ドレインが前記第３ゲートに接続された第４スイッチと、
前記第１接続端子と前記第４ゲートとの間に接続された第２コンデンサと、
前記基板電圧制御端子と前記第４ソースとの間に接続された第２電源と、
を備える、基板電圧制御回路。
［項目２］
第１アノード、第１カソードを有し、前記第１アノードは前記基板電圧制御端子に接続され、前記第１カソードは前記第１ゲートに接続された第１ダイオードと、
第２アノード、第２カソードを有し、前記第２アノードは前記基板電圧制御端子に接続され、前記第２カソードは前記第３ゲートに接続された第２ダイオードと、
を更に備える、項目１に記載の基板電圧制御回路。
［項目３］
前記第１ダイオードは、前記基板電圧制御端子の電圧が前記第１接続端子の電圧より大きいときに、前記第１アノードから前記第１カソードに電流を流すことで、前記基板電圧制御端子の電圧を前記第１接続端子の電圧に近づけ、
前記第２ダイオードは、前記基板電圧制御端子の電圧が前記第２接続端子の電圧より大きいときに、前記第２アノードから前記第２カソード端子に電流を流し、前記基板電圧制御端子の電圧を前記第２接続端子の電圧に近づける、項目２に記載の基板電圧制御回路。
［項目４］
第３アノード、第３カソードを有し、前記第３アノードは前記第１ゲートに接続され、前記第３カソードは前記第２接続端子に接続された第３ダイオードと、
第４アノード、第４カソードを有し、前記第４アノードは前記第３ゲートに接続され、前記第４カソードは前記第１接続端子に接続された第４ダイオードと、
を更に備える、項目１に記載の基板電圧制御回路。
［項目５］
前記第３ダイオードは、前記第２接続端子の電圧が前記第１接続端子の電圧と同じ電圧になるまでに、前記第１ゲートの電圧を前記第１スイッチの閾値電圧より低くし、前記第１スイッチをオフ状態にし、
前記第４ダイオードは、前記第１接続端子の電圧が前記第２接続端子の電圧と同じ電圧になるまでに、前記第３ゲートの電圧を前記第３スイッチの閾値電圧より低くし、前記第３スイッチをオフ状態にする、項目４に記載の基板電圧制御回路。
［項目６］
前記第１スイッチは、
前記第１ソースの電圧を基準とする前記第１ゲートの電圧を、第１ゲート電圧としたときに、
前記第１ゲート電圧が前記第１スイッチの閾値電圧より高いときに、オン状態になり、前記第１ソースと前記第１ドレインとを短絡し、
前記第１ゲート電圧が前記第１スイッチの閾値電圧より低いときに、オフ状態になり、前記第１ソースと前記第１ドレインとを開放し、
前記第３スイッチは、
前記第３ソースの電圧を基準とする前記第３ゲートの電圧を、第３ゲート電圧としたときに、
前記第３ゲート電圧が前記第３スイッチの閾値電圧より高いときに、オン状態になり、前記第３ソースと前記第３ドレインとを短絡し、
前記第３ゲート電圧が前記第３スイッチの閾値電圧より低いときに、オフ状態になり、前記第３ソースと前記第３ドレインとを開放する、項目１に記載の基板電圧制御回路。
［項目７］
前記第１スイッチと前記第３スイッチとは、それぞれ、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＯＳＦＥＴ）もしくは、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｒｒ（ＩＧＢＴ）もしくは、Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）もしくは、Ｓｔａｔｉｃ Ｉｎｄｕｃｅｄ Ｔｒａｎｓｉｓｔｏｒ（ＳＩＴ）もしくは、Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ（ＨＥＭＴ）である、項目１項に記載の基板電圧制御回路。
［項目８］
前記第１スイッチは、第１ボディダイオードを備え、
前記第１ボディダイオードは、前記第１ソースの電圧が前記第１ドレインの電圧より大きいときに、前記第１ソースから前記第１ドレインに電流を流し、
前記第３スイッチは、第３ボディダイオードを備え、
前記第３ボディダイオードは、前記第３ソースの電圧が前記第３ドレインの電圧より大きいときに、前記第３ソースから前記第３ドレインに電流を流す、項目１に記載の基板電圧制御回路。
［項目９］
第１接続端子と、
第２接続端子と、
基板電圧制御端子と、
第１ソース、第１ドレイン、第１ゲートを有し、前記第１ソースが前記第１接続端子に接続され、前記第１ドレインが前記基板電圧制御端子に接続された第１スイッチと、
第２ソース、第２ドレイン、第２ゲートを有し、前記第２ソースが前記第１接続端子に接続され、前記第２ドレインが前記第１ゲートに接続された第２スイッチと、
前記第２接続端子と前記第２ドレインとの間に接続された第１コンデンサと、
第３ソース、第３ドレイン、第３ゲートを有し、前記第３ソースが前記第２接続端子に接続され、前記第３ドレインが前記基板電圧制御端子に接続された第３スイッチと、
第４ソース、第４ドレイン、第４ゲートを有し、前記第４ソースが前記第２接続端子に接続され、前記第４ドレインが前記第３ゲートに接続された第４スイッチと、
前記第１接続端子と前記第４ドレインとの間に接続された第２コンデンサと、
を備える、基板電圧制御回路。
［項目１０］
第１アノード、第１カソードを有し、前記第１アノードは前記第２ゲートに接続され、前記第１カソードは前記基板電圧制御端子に接続された第１ダイオードと、
第２アノード、第２カソードを有し、前記第２アノードは前記第４ゲートに接続され、前記第２カソードは前記基板電圧制御端子に接続された第２ダイオードと、
を更に備える、項目９に記載の基板電圧制御回路。
［項目１１］
前記基板電圧制御端子と前記第２ゲートとの間に接続された第３コンデンサと、
前記基板電圧制御端子と前記第４ゲートとの間に接続された第４コンデンサと、
を更に備える、項目９に記載の基板電圧制御回路。
［項目１２］
前記基板電圧制御端子と前記第２ゲートとの間に接続された第１抵抗と、
前記基板電圧制御端子と前記第４ゲートとの間に接続された第２抵抗と、
を更に備える、項目９に記載の基板電圧制御回路。
［項目１３］
前記第１スイッチは、
前記第１ソースの電圧を基準にしたときの前記第１ゲートの電圧を第１ゲート電圧としたときに、
前記第１ゲート電圧が前記第１スイッチの閾値電圧より低いときに、オン状態になり、前記第１ソースと前記第１ドレインとを短絡させ、
前記第１ゲート電圧が前記第１スイッチの閾値電圧より高いときに、オフ状態になり、前記第１ソースと前記第１ドレインとを開放させ、
前記第３スイッチは、
前記第３ソースの電圧を基準にしたときの前記第３ゲートの電圧を第２ゲート電圧としたときに、
前記第２ゲート電圧が前記第３スイッチの閾値電圧より低いときに、オン状態になり、前記第３ソースと前記第３ドレインとを短絡させ、
前記第２ゲート電圧が前記第３スイッチの閾値電圧より高いときに、オフ状態になり、前記第３ソースと前記第３ドレインとを開放させる、
項目９に記載の基板電圧制御回路。
［項目１４］
前記第１スイッチと前記第３スイッチとが、それぞれ、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＯＳＦＥＴ）もしくは、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｒｒ（ＩＧＢＴ）もしくは、Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）もしくは、Ｓｔａｔｉｃ Ｉｎｄｕｃｅｄ Ｔｒａｎｓｉｓｔｏｒ（ＳＩＴ）もしくは、Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ（ＨＥＭＴ）である、項目９に記載の基板電圧制御回路。
［項目１５］
前記第１スイッチは、第１ボディダイオードを備え、
前記第１ソースの電圧が前記第１ドレインの電圧より低いときに、前記第１ドレインから前記第１ソースに前記第１ボディダイオードを通して電流を流し、
前記第３スイッチは、第２ボディダイオードを備え、
前記第３ソースの電圧が前記第３ドレインの電圧より低いときに、前記第３ドレインから前記第３ソースに前記第２ボディダイオードを通して電流を流す、
項目９に記載の基板電圧制御回路。
［項目１６］
前記第１アノードと前記第２ゲートとの間に接続された第３コンデンサと、
前記第２アノードと前記第４ゲートとの間に接続された第４コンデンサと、
を更に備え、
前記第１コンデンサの容量値、及び、前記第２コンデンサの容量値は、０．１ｎＦ以上、１００ｎＦ以下であり、
前記第３コンデンサの容量値、及び、前記第４コンデンサの容量値は、０．０５ｎＦ以上、５０ｎＦ以下ある、項目１０に記載の基板電圧制御回路。
［項目１７］
前記第１ゲートと前記第１接続端子との間に接続された第１抵抗と、
前記第２ゲートと前記第１接続端子との間に接続された第２抵抗と、
前記第１アノードと前記第２ゲートとの間に接続された第３抵抗と、
前記第３ゲートと前記第２接続端子との間に接続された第４抵抗と、
前記第４ゲートと前記第２接続端子との間に接続された第５抵抗と、
前記第２アノードと前記第４ゲートとの間に接続された第６抵抗と、
を更に備え、
前記第１抵抗、前記第２抵抗、前記第３抵抗、前記第４抵抗、前記第５抵抗、及び前記第６抵抗のそれぞれの抵抗値は、１０ｋΩ以上、１ＭΩ以下である、項目１０に記載の基板電圧制御回路。
１００ 基板電圧制御回路
１０１ 基板電圧制御端子
１１１ ソース１接続端子
１１２ スイッチ
１２１ ソース２接続端子
１２２ スイッチ
１３１ 制御回路
２００ 波形図
２０１ ソース端子電圧波形
２２１ 基板端子電圧波形
３００ 基板電圧制御回路
３１２ ＮｃｈＭＯＳＦＥＴ
３１３ 抵抗
３１９ ローサイド回路
３２２ ＮｃｈＭＯＳＦＥＴ
３２３ 抵抗
３２９ ハイサイド回路
４００ 基板電圧制御回路
４１４ ダイオード
４１５ チェナーダイオード
４１６ コンデンサ
４１９ ローサイド回路
４２４ ダイオード
４２５ チェナーダイオード
４２６ コンデンサ
４２９ ハイサイド回路
９００ 双方向スイッチングデバイス
５１０１ ＧａＮ双方向スイッチングデバイス
５１０２ ゲート駆動回路部御部
５１１１ Ｓｉ基板
５１１２ バッファ層
５１１３ 半導体層積層体
５１１４ 第１の半導体層
５１１５ 第２の半導体層
５１１６Ａ 第１のオーミック電極
５１１６Ｂ 第２のオーミック電極
５１１８Ａ 第１のゲート電極
５１１８Ｂ 第２のゲート電極
５１１９Ａ 第１のｐ型半導体層
５１１９Ｂ 第２のｐ型半導体層
５１２１ 第１の電源
５１２２ 第２の電源
５１４１ 保護膜
５１５１Ａ Ｓ１電極配線
５１５１Ｂ Ｓ２電極配線
６１０１ ＧａＮ単方向スイッチングデバイス
７１０１ ＧａＮダイオード
５００ 基板電圧制御回路
６００ 基板電圧制御回路
６１６ チェナーダイオード
６１７ コンデンサ
６１８ ダイオード
６１９ 抵抗
６２０ チェナーダイオード
６２７ コンデンサ
６２９ 抵抗
６４１ 抵抗
６５１ 抵抗
６８１ ローサイド回路
６９１ ハイサイド回路
１０００ 基板電圧制御回路
１０１４ ダイオード（ローサイドダイオード）
１０１５ コンデンサ（ローサイド第１コンデンサ）
１０３４ ダイオード（ハイサイドダイオード）
１０３５ コンデンサ（ハイサイド第１コンデンサ）
１０９１ ローサイド回路
１０９２ ハイサイド回路
１１２１ コンデンサ（ローサイド第３コンデンサ）
１１４１ コンデンサ（ハイサイド第３コンデンサ）
１１１７ 抵抗（ローサイド第１抵抗）
１１１９ 抵抗（ローサイド第２抵抗）
１１２０ 抵抗（ローサイド第３抵抗）
１１３７ 抵抗（ハイサイド第１抵抗）
１１３９ 抵抗（ハイサイド第２抵抗）
１１４０ 抵抗（ハイサイド第３抵抗）
１３００ 基板電圧制御回路
１３１４ コンデンサ（ローサイド第２コンデンサ）
１３３４ コンデンサ（ハイサイド第２コンデンサ）
１３９１ ローサイド回路
１３９２ ハイサイド回路
１６００ 基板電圧制御回路
１６１４ 抵抗（ローサイド抵抗）
１６３４ 抵抗（ハイサイド抵抗）
１６９１ ローサイド回路
１６９２ ハイサイド回路

Claims (10)

  1. 第１接続端子と、
    第２接続端子と、
    基板電圧制御端子と、
    第１ソース、第１ドレイン、第１ゲートを有し、前記第１ソースが前記基板電圧制御端子に接続され、前記第１ドレインが前記第１接続端子に接続された第１スイッチと、
    前記第１ゲートと前記第２接続端子との間に接続された第１抵抗と、
    第２ソース、第２ドレイン、第２ゲートを有し、前記第２ソースが前記基板電圧制御端子に接続され、前記第２ドレインが前記第２接続端子に接続された第２スイッチと、
    前記第２ゲートと前記第１接続端子との間に接続された第２抵抗と、
    を備える、基板電圧制御回路。
  2. 第１アノード、第１カソードを有し、前記第１アノードは前記第１ゲートに接続され、前記第１カソードは前記第２接続端子に接続された第１ダイオードと、
    第２アノード、第２カソードを有し、前記第２アノードは前記第２ゲートに接続され、前記第２カソードは前記第１接続端子に接続された第２ダイオードと、
    を更に備える、請求項１に記載の基板電圧制御回路。
  3. 前記第１ダイオードは、前記第２接続端子の電圧が前記第１接続端子の電圧と同じ電圧になるまでに、前記第１ゲートの電圧を前記第１スイッチの閾値電圧より低くし、前記第１スイッチをオフ状態にさせ、
    前記第２ダイオードは、前記第１接続端子の電圧が前記第２接続端子の電圧と同じ電圧になるまでに、前記第２ゲートの電圧を前記第２スイッチの閾値電圧より低くし、前記第２スイッチをオフ状態にする、請求項２に記載の基板電圧制御回路。
  4. 前記第１接続端子と前記第１ゲートとの間に接続された第１コンデンサと、
    前記第２接続端子と前記第２ゲートとの間に接続された第２コンデンサと、
    を更に備える、請求項１に記載の基板電圧制御回路。
  5. 前記第１接続端子の電圧を基準にするときの前記第２接続端子の電圧をＶｓ２ｓ１としたときに、
    前記第１コンデンサは、前記Ｖｓ２ｓ１が正の電圧の範囲において０Ｖ近くに減少するまで、前記第１スイッチのオン状態が継続されるように、前記第１ゲートの電圧の低下を抑制し、
    前記第２コンデンサは、前記Ｖｓ２ｓ１が負の電圧の範囲において０Ｖ近くに増加するまで、前記第２スイッチのオン状態が継続されるように、前記第２ゲートの電圧の低下を抑制する、請求項４に記載の基板電圧制御回路。
  6. 前記第１コンデンサの容量値、及び、前記第２コンデンサの容量値は、１００ｐＦ以上、１０ｎＦ以下である、請求項４に記載の基板電圧制御回路。
  7. 前記第１抵抗の抵抗値、及び、前記第２抵抗の抵抗値は、５００Ω以上、５００ｋΩ以下である、請求項１に記載の基板電圧制御回路。
  8. 前記第１スイッチは、
    前記第１ソースの電圧を基準にしたときの前記第１ゲートの電圧を第１ゲート電圧としたときに、
    前記第１ゲート電圧が前記第１スイッチの閾値電圧より高いときに、オン状態になり、前記第１ソースと前記第１ドレインとを短絡させ、
    前記第１ゲート電圧が前記第１スイッチの閾値電圧より低いときに、オフ状態になり、前記第１ソースと前記第１ドレインとを開放させ、
    前記第２スイッチは、
    前記第２ソースの電圧を基準にしたときの前記第２ゲートの電圧を第２ゲート電圧としたときに、
    前記第２ゲート電圧が第２スイッチの閾値電圧より高いときに、オン状態になり、前記第２ソースと前記第２ドレインとを短絡させ、
    前記第２ゲート電圧が前記第２スイッチの閾値電圧より低いときに、オフ状態になり、前記第２ソースと前記第２ドレインとを開放させる、請求項１に記載の基板電圧制御回路。
  9. 前記第１スイッチ、及び、前記第２スイッチは、それぞれ、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔoｒ（ＩＧＢＴ）、Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）、Ｓｔａｔｉｃ Ｉｎｄｕｃｅｄ Ｔｒａｎｓｉｓｔｏｒ（ＳＩＴ）、及び、Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ（ＨＥＭＴ）のいずれか１つである、請求項１に記載の基板電圧制御回路。
  10. 前記第１スイッチは、第１ボディダイオードを備え、
    前記第１ソースの電圧が前記第１ドレインの電圧より大きいときに、前記第１ソースから前記第１ドレインに前記第１ボディダイオードを通して電流が流れ、
    前記第２スイッチは、第２ボディダイオードを備え、
    前記第２ソースの電圧が前記第２ドレインの電圧より大きいときに、前記第２ソースから前記第２ドレインに前記第２ボディダイオードを通して電流が流れる、請求項１に記載の基板電圧制御回路。
JP2017104661A 2016-06-08 2017-05-26 基板電圧制御回路 Expired - Fee Related JP6831752B2 (ja)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP2016114400 2016-06-08
JP2016114283 2016-06-08
JP2016114282 2016-06-08
JP2016114400 2016-06-08
JP2016114283 2016-06-08
JP2016114282 2016-06-08
JP2017005222 2017-01-16
JP2017005222 2017-01-16

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021002361A Division JP7016973B2 (ja) 2016-06-08 2021-01-08 基板電圧制御回路

Publications (2)

Publication Number Publication Date
JP2018117110A true JP2018117110A (ja) 2018-07-26
JP6831752B2 JP6831752B2 (ja) 2021-02-17

Family

ID=60574038

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2017104661A Expired - Fee Related JP6831752B2 (ja) 2016-06-08 2017-05-26 基板電圧制御回路
JP2021002361A Active JP7016973B2 (ja) 2016-06-08 2021-01-08 基板電圧制御回路

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2021002361A Active JP7016973B2 (ja) 2016-06-08 2021-01-08 基板電圧制御回路

Country Status (2)

Country Link
US (1) US10296033B2 (ja)
JP (2) JP6831752B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12051979B2 (en) 2020-01-27 2024-07-30 Panasonic Intellectual Property Management Co., Ltd. Substrate electric potential stabilization circuit and bidirectional switch system
JP2024529985A (ja) * 2021-07-29 2024-08-14 華為技術有限公司 充電保護回路、駆動方法、チップ、パッケージ構造および電子デバイス

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10381473B2 (en) 2016-12-02 2019-08-13 Vishay-Siliconix High-electron-mobility transistor with buried interconnect
US10224426B2 (en) 2016-12-02 2019-03-05 Vishay-Siliconix High-electron-mobility transistor devices
TWI666859B (zh) * 2017-12-29 2019-07-21 新唐科技股份有限公司 電壓保持電路及使用其之電子裝置
US10693288B2 (en) 2018-06-26 2020-06-23 Vishay SIliconix, LLC Protection circuits with negative gate swing capability
US10833063B2 (en) 2018-07-25 2020-11-10 Vishay SIliconix, LLC High electron mobility transistor ESD protection structures
US11594626B2 (en) * 2021-02-05 2023-02-28 Globalfoundries U.S. Inc. Bidirectional switches with active substrate biasing
US12356730B2 (en) * 2022-03-02 2025-07-08 Infineon Technologies Austria Ag Passive substrate voltage discharge circuit for bidirectional switches
US12512664B2 (en) 2023-06-30 2025-12-30 Infineon Technologies Austria Ag Cascode-based switch device with voltage clamp circuit
US12489437B2 (en) 2022-11-29 2025-12-02 Infineon Technologies Ag Power semiconductor device with voltage clamp circuit
US12081207B2 (en) * 2023-01-20 2024-09-03 Infineon Technologies Austria Ag Passive discharge circuit for bidirectional semiconductor switches
US20250133762A1 (en) * 2023-10-24 2025-04-24 Infineon Technologies Canada Inc. Substrate biasing for a transistor structure that uses a two-dimensional electron gas

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152526A (ja) * 1991-11-30 1993-06-18 Hitachi Ltd 半導体集積回路装置
US5767733A (en) * 1996-09-20 1998-06-16 Integrated Device Technology, Inc. Biasing circuit for reducing body effect in a bi-directional field effect transistor
JP2005137196A (ja) * 1994-12-30 2005-05-26 Siliconix Inc バッテリ切離しスイッチ及びバッテリ切離しスイッチシステム
JP2006209957A (ja) * 2005-01-28 2006-08-10 Samsung Electronics Co Ltd 信号線の電圧等化及びプリチャージ回路とその動作方法
US20060220727A1 (en) * 2005-03-30 2006-10-05 Chih-Jen Yen Electronic switch and operational method for transistor
US8530284B2 (en) * 2006-03-06 2013-09-10 Semiconductor Components Industries, Llc Method of forming a bi-directional transistor with by-pass path
JP2014011233A (ja) * 2012-06-28 2014-01-20 Alps Electric Co Ltd 保護回路
JP2014155227A (ja) * 2013-02-11 2014-08-25 Triquint Semiconductor Inc ボディバイアスされたスイッチ装置
JP2014161186A (ja) * 2013-02-20 2014-09-04 Seiko Instruments Inc スイッチ回路、半導体装置及びバッテリ装置
US20150098159A1 (en) * 2013-10-04 2015-04-09 Silicon Motion, Inc. Esd protection circuit and esd protection method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05268028A (ja) 1992-02-27 1993-10-15 Nec Corp スイッチング回路
FR2754392B1 (fr) 1996-10-04 1999-04-30 Centre Nat Rech Scient Thyristor dual normalement passant blocable par une impulsion appliquee sur la gachette
US7904543B2 (en) * 2005-07-28 2011-03-08 Computer Associates Think, Inc. Dynamically generating custom reports using self-defining report events
US7561404B2 (en) * 2005-11-22 2009-07-14 Harris Corporation Biased-MOSFET active bridge
JP5439725B2 (ja) 2008-02-20 2014-03-12 サンケン電気株式会社 半導体スイッチング装置
JP2010045742A (ja) 2008-08-18 2010-02-25 Sanken Electric Co Ltd スイッチング回路装置
WO2011064955A1 (ja) 2009-11-30 2011-06-03 パナソニック株式会社 双方向スイッチ
JP5854895B2 (ja) 2011-05-02 2016-02-09 三菱電機株式会社 電力用半導体装置
JP6307704B2 (ja) * 2012-12-26 2018-04-11 パナソニックＩｐマネジメント株式会社 サージ保護素子及び半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152526A (ja) * 1991-11-30 1993-06-18 Hitachi Ltd 半導体集積回路装置
JP2005137196A (ja) * 1994-12-30 2005-05-26 Siliconix Inc バッテリ切離しスイッチ及びバッテリ切離しスイッチシステム
US5767733A (en) * 1996-09-20 1998-06-16 Integrated Device Technology, Inc. Biasing circuit for reducing body effect in a bi-directional field effect transistor
JP2006209957A (ja) * 2005-01-28 2006-08-10 Samsung Electronics Co Ltd 信号線の電圧等化及びプリチャージ回路とその動作方法
US20060220727A1 (en) * 2005-03-30 2006-10-05 Chih-Jen Yen Electronic switch and operational method for transistor
US8530284B2 (en) * 2006-03-06 2013-09-10 Semiconductor Components Industries, Llc Method of forming a bi-directional transistor with by-pass path
JP2014011233A (ja) * 2012-06-28 2014-01-20 Alps Electric Co Ltd 保護回路
JP2014155227A (ja) * 2013-02-11 2014-08-25 Triquint Semiconductor Inc ボディバイアスされたスイッチ装置
JP2014161186A (ja) * 2013-02-20 2014-09-04 Seiko Instruments Inc スイッチ回路、半導体装置及びバッテリ装置
US20150098159A1 (en) * 2013-10-04 2015-04-09 Silicon Motion, Inc. Esd protection circuit and esd protection method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12051979B2 (en) 2020-01-27 2024-07-30 Panasonic Intellectual Property Management Co., Ltd. Substrate electric potential stabilization circuit and bidirectional switch system
JP2024529985A (ja) * 2021-07-29 2024-08-14 華為技術有限公司 充電保護回路、駆動方法、チップ、パッケージ構造および電子デバイス
JP7715925B2 (ja) 2021-07-29 2025-07-30 華為技術有限公司 充電保護回路、駆動方法、チップ、パッケージ構造および電子デバイス

Also Published As

Publication number Publication date
JP7016973B2 (ja) 2022-02-07
US20170357283A1 (en) 2017-12-14
JP2021073698A (ja) 2021-05-13
JP6831752B2 (ja) 2021-02-17
US10296033B2 (en) 2019-05-21

Similar Documents

Publication Publication Date Title
JP7016973B2 (ja) 基板電圧制御回路
EP3696980B1 (en) Configurations of composite devices comprising of a normally-on fet and a normally-off fet
US9653449B2 (en) Cascoded semiconductor device
US8526207B2 (en) Bi-directional switch, alternating-current two-wire switch, switching power source circuit, and method of driving bi-directional switch
US9331068B2 (en) Hybrid wide-bandgap semiconductor bipolar switches
US8624662B2 (en) Semiconductor electronic components and circuits
JP6201422B2 (ja) 半導体装置
JP5575816B2 (ja) 複合型半導体装置
JP5895170B2 (ja) ２線式交流スイッチ
CN112019200A (zh) 包括故障安全下拉电路的功率器件和电子开关器件
US20150137217A1 (en) Semiconductor power modules and devices
US20120280271A1 (en) Semiconductor device and electronic device
JP5556726B2 (ja) スイッチング回路
CN111415916A (zh) 半导体装置以及半导体封装
CN104348461A (zh) Mosfet驱动器器件
JP2007215389A (ja) パワー半導体素子とこれを用いた半導体回路
US9917578B2 (en) Active gate-source capacitance clamp for normally-off HEMT
US20130009676A1 (en) Bidirectional switching device and bidirectional switching circuit using the same
JP2006158185A (ja) 電力用半導体装置
CN108631759B (zh) 晶体管器件
WO2011067903A1 (ja) スイッチ装置
JP6408146B2 (ja) 複合型半導体装置
JP7538097B2 (ja) 半導体装置
TWI905931B (zh) 共源共柵半導體裝置、電路、及其操作方法
TW202523143A (zh) 共源共柵半導體裝置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200304

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201201

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210126

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210129

R151 Written notification of patent or utility model registration

Ref document number: 6831752

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees