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TWI905931B - 共源共柵半導體裝置、電路、及其操作方法 - Google Patents

共源共柵半導體裝置、電路、及其操作方法

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TWI905931B
TWI905931B TW113134184A TW113134184A TWI905931B TW I905931 B TWI905931 B TW I905931B TW 113134184 A TW113134184 A TW 113134184A TW 113134184 A TW113134184 A TW 113134184A TW I905931 B TWI905931 B TW I905931B
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敬 陳
稷 舒
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香港科技大學
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Publication date
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Abstract

共源共柵半導體裝置包含一常開高壓（HV）碳化矽（SiC）接面場效電晶體（JFET）、一常斷低壓（LV）氮化鎵（GaN）高電子遷移率電晶體（HEMT）及一箝位電路。SiC JFET具有一第一閘極端子、一第一汲極端子及一第一源極端子。GaN HEMT具有一第二閘極端子、一第二汲極端子及一第二源極端子。第二汲極端子連接至第一源極端子。第二源極端子連接 至第一閘極端子。箝位電路連接於第二汲極端子與第二閘極端子之間，並具有一箝位電壓。該箝位電壓大於SiC JFET之閾值電壓之大小且小於SiC JFET之反向閘極電壓限制。

Description

共源共柵半導體裝置、電路、及其操作方法
本發明係關於半導體裝置，更具體地關於共源共柵半導體裝置。
本說明書中對先前技術的任何討論不應被視為承認該先前技術於本領域中廣為人知或構成通常知識之部分。
基於寬能隙（WBG）半導體之功率裝置，例如氮化鎵（GaN）及碳化矽（SiC），適用於下一代高效率及高功率密度的轉換器，主要由於其等相較於基於矽（Si）之對應裝置更優越的特性，如更高的操作溫度、更快的切換速度及更低的比導通電阻。
基於SiC之功率裝置，例如SiC金屬氧化物半導體場效電晶體（MOSFET）及SiC接面場效電晶體（JFET），已被廣泛開發，目標為高電壓等級的應用。對於SiC MOSFET，閘極氧化層之二氧化矽（SiO2）/SiC界面之高缺陷密度（trap density）顯著降低通道遷移率，從而增加通道電阻及導通損耗（conduction loss）。SiC JFET則不具有高通道電阻的問題，但其空乏型（depletion-mode, D-mode）閘極控制在要求故障安全作業之電子電力應用中並不理想。
根據本發明實施方式，共源共柵半導體裝置包含一常開高壓（HV）碳化矽（SiC）接面場效電晶體（JFET）、一常斷低壓（LV）氮化鎵（GaN）高電子遷移率電晶體（HEMT）及一箝位電路。SiC JFET具有第一閘極端子、第一汲極端子及第一源極端子。GaN HEMT具有第二閘極端子、第二汲極端子及第二源極端子。第二汲極端子連接至第一源極端子。第二源極端子連接至第一閘極端子。箝位電路連接於第二汲極端子與第二閘極端子之間，並具有箝位電壓。箝位電壓大於SiC JFET之閾值電壓的大小且小於SiC JFET的反向閘極電壓的限制。
根據部分特定實施方式，GaN HEMT與SiC JFET具有大致相同的額定電流。
根據部分特定實施方式，SiC JFET之額定阻隔電壓實質高於GaN HEMT之額定阻隔電壓。
根據部分特定實施方式，箝位電路與GaN HEMT單片集成。
根據部分特定實施方式，箝位電路包含複數個串聯連接的二極體。
根據部分特定實施方式，箝位電路包含複數個串聯連接的橫向場效整流器（lateral field-effect rectifier，L-FER）。於部分實施方式中，該複數個L-FER之各個係藉由結合另一個LV GaN HEMT之閘極接觸點與源極接觸點所實施。複數個L-FER之數量可為依據箝位電壓。
根據部分特定實施方式，箝位電路包含雙向齊納二極體（bi-directional Zener diode）。
根據部分特定實施方式，箝位電路包含與二極體串聯連接的齊納二極體。
根據部分特定實施方式，該二極體係選自由PN二極體、蕭特基障壁二極體及橫向場效整流器所成之群組。於部分實施方式中，該二極體可藉由連接另一個LV GaN HEMT之源極端子及閘極端子而實施。
根據部分特定實施方式，箝位電壓大於7V且小於30V。
根據本發明實施方式，共源共柵半導體電路包含一共源共柵半導體裝置及一驅動電路，該驅動電路連接於GaN HEMT之第二閘極端子與第二源極端子之間，用於向第二閘極端子施加閘極訊號。
根據部分特定實施方式，SiC JFET之閘源電壓被箝位在30V以下。
根據本發明實施方式，一種操作共源共柵半導體裝置之方法包含：藉由驅動電路向GaN HEMT之第二閘極端子施加關斷訊號，並響應該關斷訊號，使流經GaN HEMT之電流轉向流入連接於GaN HEMT之第二汲極端子與第二源極端子之間的輸出電容中。
根據部分特定實施方式，該方法進一步包含響應該關斷訊號，使流經SiC JFET之電流轉向流入連接於SiC JFET之第一閘極端子與第一汲極端子之間的電容中，從而增加第一汲極端子與第二源極端子之間的電壓。
根據部分特定實施方式，該方法進一步包含響應該關斷訊號，若第二汲極端子與第二源極端子之間的電壓超過箝位電壓，電流通過箝位電路流入GaN HEMT之第二閘極端子。
根據部分特定實施方式，該方法進一步包含響應該關斷訊號，GaN HEMT之第二閘極端子的電壓上升，從而改善GaN HEMT之通道導電性。
根據部分特定實施方式，該方法進一步包含響應該關斷訊號，部分電流流經GaN HEMT之通道，並將GaN HEMT輸出電容中的儲存電荷放電，從而抑制GaN HEMT之汲極-源極過電壓。
其他示例性實施方式在此討論。
本發明將參考以下實施例進行描述，此等實施例應在各方面被視為說明性而非限制性。
於整個說明書及請求項中，用語「包含」、「包括」等應以包含性的意義解釋，而非排他性或窮舉性的意義；亦即，應解釋為「包含，但不限於」。
此外，除非另有說明，本說明書使用序數形容詞「第一」、「第二」等來描述同類物體時，僅表示指同類物體的不同實例，而不意圖暗示所描述的物體必須按時間、空間、排名或其他任何方式的給定順序排列。
示例性實施方式係關於共源共柵半導體裝置、電路及其方法。
將低壓（LV）增強型（E-mode）Si MOSFET與高壓（HV）空乏型（D-mode）SiC JFET結合於共源共柵Si/SiC配置中，可實現低導通損耗的HV E-mode功率裝置。此外，GaN增強型高電子遷移率電晶體（HEMT）已被廣泛使用並商業化，產品涵蓋自15V至400V的低壓及中壓等級。可結合LV E-mode GaN HEMT與HV D-mode SiC JFET的優勢，以實現HV共源共柵GaN/SiC裝置。與共源共柵Si/SiC裝置相比，LV Si MOSFET被LV GaN HEMT取代。此帶來更快的切換速度、更高的操作溫度、熱穩定的閾值電壓（VTH）及零反向恢復電荷（Qrr）等優勢。
然而，以LV GaN HEMT取代LV Si MOSFET可能導致具挑戰性的問題。此等問題包含在切換過程中HV SiC JFET的閘極過應力。由於LV GaN HEMT缺乏突崩耐量（avalanche capability），GaN HEMT的汲源電壓（VDS-HEMT）在切換過程中無法被箝位。因此，HV SiC JFET的閘極可能因SiC JFET之閘源電壓（VGS-JFET）等於反向極性的VDS-HEMT而受到過應力。相較之下，由於VGS-JFET可被具有突崩耐量的LV Si MOSFET箝位，共源共柵Si/SiC裝置中之JFET的閘極可被保護以避免過應力。
為保護共源共柵GaN/SiC裝置中HV SiC JFET的閘極，可採用覆晶共封裝結構，以減少SiC JFET與GaN HEMT之間的寄生連接電感，從而抑制振盪並減小切換過程中VDS-HEMT的幅度。然而，除寄生電感外，HV JFET與LV HEMT之間的電容不匹配亦可導致VDS-HEMT過衝及相關的JFET閘極過應力。因此，可使用齊納二極體（ZD）以可靠地箝位VDS-HEMT，從而即使在共封裝後亦能保護SiC JFET免受閘極過應力。ZD係重摻雜的Si PN接面，其正向導通電壓約為0.7V，低於GaN HEMT的反向導通電壓。因此，在共源共柵GaN/SiC裝置之反向導通狀態下，電流會通過ZD之正向偏置Si PN接面流動。因此，當共源共柵裝置從反向導通模式切換到正向阻隔模式時，ZD經歷反向恢復過程，以清除Si PN接面中的多餘少數載子，導致切換過程延長並加劇切換損耗。
示例性實施方式藉由提供裝置性能提升的新結構設計，克服或改善先前技術之至少一個缺點。
示例性實施方式包含一共源共柵半導體裝置，該裝置包含集成有箝位電路的GaN/SiC裝置。根據一或多個實施方式，SiC JFET之閘極可在不影響共源共柵GaN/SiC裝置切換性能的情況下受到保護，避免過應力。
根據一或多個實施方式，共源共柵半導體裝置包含集成有用於在切換過程中保護SiC JFET免受閘極過應力之箝位電路的共源共柵GaN/SiC功率裝置。該共源共柵GaN/SiC功率裝置包含一HV常開SiC JFET、一LV常斷GaN HEMT及一箝位電路。HV SiC JFET之閘極與源極分別連接至LV GaN HEMT的源極與汲極。箝位電路電氣設置於LV GaN HEMT之汲極與閘極之間。LV GaN HEMT之閘極與源極分別為共源共柵GaN/SiC裝置之閘極與源極，而HV SiC JFET之汲極為共源共柵GaN/SiC裝置之汲極。集成的箝位電路可於切換過程中箝位或抑制LV GaN HEMT的汲源過電壓，從而保護HV SiC JFET免受閘極過應力。
一或多個實施方式包含一共源共柵半導體裝置，該裝置包含一SiC JFET、一GaN HEMT及一箝位電路。SiC JFET之閘極與源極分別連接至GaN HEMT之源極與汲極，從而在SiC JFET與GaN HEMT之間形成電流路徑。箝位電路連接於GaN HEMT之汲極與閘極之間。SiC JFET可在不影響共源共柵GaN/SiC裝置切換性能之情況下受到保護，避免閘極過應力。藉由箝位電路，SiC JFET之閘極電壓可有效地被箝位，從而在切換過程中保護SiC JFET免受閘極過應力。與前述的ZD保護解決方案相比，共源共柵半導體裝置之反向導通電流流經GaN HEMT，在反向導通模式下操作時具有零Qrr。因此，共源共柵半導體裝置之反向恢復性能不會受到影響，因為沒有引入Qrr。此外，箝位電路之寄生電容可為非常小，因為箝位電路僅需在短暫的切換瞬時期間（小於幾百奈秒）導通幾安培的小電流。因此，共源共柵半導體裝置之切換速度不會明顯受到影響。
圖1示意根據本發明部分特定實施方式之共源共柵半導體裝置100。共源共柵半導體裝置100包含一常開HV SiC JFET 110、一常斷LV GaN HEMT 120及一箝位電路130。
SiC JFET 110包含第一閘極端子G1、第一汲極端子D1及第一源極端子S1。LV GaN HEMT 120包含第二閘極端子G2、第二汲極端子D2及第二源極端子S2。第二汲極端子D2連接至第一源極端子S1，第二源極端子S2連接至第一閘極端子G1。
箝位電路130連接於第二汲極端子D2（連接至第一源極端子S1）與第二閘極端子G2之間。箝位電路130具有箝位電壓。該箝位電壓大於SiC JFET之閾值電壓（VTH）之大小且低於SiC JFET之反向閘極電壓限制。
閾值電壓為一關鍵參數，定義電晶體開始關斷時的閘源電壓。對於常開SiC JFET，閾值電壓通常為負值。此意味著需要一個負的閘源電壓以關斷裝置。VTH之確切值可根據具體裝置與製造商而有所不同，但通常可在-2V至-30V之範圍間。閾值電壓之大小為其絕對值，即|VTH|。
常開SiC JFET之反向閘極電壓限制指定於不損壞裝置下可施加的最大允許負閘源電壓。此參數對於確保裝置之可靠性與壽命至關重要。例如，SiC JFET之反向閘極電壓限制可為約30V。於部分實施方式中，箝位電壓可大於7V且小於30V。於部分實施方式中，箝位電壓可根據裝置使用之具體應用而為其他值。
於部分實施方式中，GaN HEMT 120與SiC JFET 110具有大致相同（如相同或相似）的額定電流。額定電流指定裝置於不會受損壞或性能下降之情形下可處理的最大連續汲極電流。額定電流可取決於具體裝置、其應用條件及其製造商。例如，GaN HEMT 120與SiC JFET 110之額定電流值可為於1A至100A之範圍內。使於共源共柵裝置中的GaN HEMT 120與SiC JFET 110具有大致相同的額定電流可優化性能、提高可靠性，並簡化設計。此種平衡方法利用了兩種材料的優勢——GaN用於高速切換，SiC用於高電壓處理——同時抑制兩個電晶體的過應力，從而提高整體裝置的效率與壽命。
於部分實施方式中，SiC JFET 110可具有實質上高於GaN HEMT 120之額定阻隔電壓。額定阻隔電壓為裝置在關斷狀態下能夠承受而不發生擊穿之最大電壓。此參數對於確保裝置可處理各種電子電力應用中之高電壓條件至關重要。於部分實施方式中，SiC JFET 110之額定阻隔電壓係於200V至3000V之範圍內，而GaN HEMT 120之額定阻隔電壓於10V至50V之範圍內，遠低於SiC JFET 110之額定阻隔電壓。
此設計提供數個顯著優勢。擁有更高阻隔電壓之SiC JFET可處理較GaN HEMT高出許多的電壓。此允許共源共柵裝置能於高電壓應用中有效運行，同時維持安全性及可靠性。由於SiC JFET之較高阻隔電壓，GaN HEMT受到高電壓的保護。此減少GaN HEMT上之電壓應力，使其能專注於其優勢——高速切換。因此，這增強了裝置處理高電壓之能力，同時利用GaN HEMT之高速切換能力。此於高電壓與高頻應用中提高效率、可靠性及靈活性，使共源共柵裝置在現代電子電力及切換應用中非常有效。
於部分實施方式中，箝位電路130可作為獨立區塊形成，與SiC JFET 110及/或GaN HEMT 120分離。於部分實施方式中，箝位電路130可與GaN HEMT 120單片集成。亦即，於製造過程中，箝位電路130與GaN HEMT 120一起在同一半導體基板上製造。此可藉由使用先進的半導體製造技術達成，以統一的方式集成不同元件。此種集成允許箝位電路與GaN HEMT作為一個單一、統一裝置運行，而非分離的元件。據此，這導致了緊密的裝置佈局，具有改進的性能，如更快的響應時間及更好的瞬時事件保護。
共源共柵半導體裝置100可被視為具有閘極端子G、汲極端子D及源極端子S之三端裝置。如圖1所示，第一汲極端子D1、第二源極端子S2及第二閘極端子G2分別作為共源共柵半導體裝置100之汲極端子D、源極端子S及閘極端子G。共源共柵半導體裝置100可藉由向閘極端子G施加驅動訊號（如電壓）被驅動以開啟或關斷。於部分實施方式中，SiC JFET 110與GaN HEMT 120之組合稱為共源共柵GaN/SiC裝置，從而共源共柵半導體裝置100包含共源共柵GaN/SiC裝置及箝位電路。
箝位電路可藉由多種實施方式實現，部分實施例如圖2至圖5所示，細節說明如下。
如圖2所示，箝位電路230包含複數個串聯連接之二極體231...23N。N為大於1之整數。亦即，二極體之總數為N。複數個二極體形成二極體鏈，自第一二極體231開始，至最後一個二極體23N結束。二極體231之陽極23a連接至GaN HEMT 120之第二汲極端子D2（或SiC JFET 110之第一源極端子S1，因端子D2與S1連接）。二極體23N之陰極23b連接至GaN HEMT 120之第二閘極端子G2。各二極體可為PN二極體，例如Si PN二極體或GaN PN二極體。較佳將複數個二極體實施為GaN PN二極體，因為這將在裝置製造過程中與GaN HEMT兼容。
如圖3所示，箝位電路330包含複數個串聯連接之橫向場效整流器（L-FER）331...33N。N為大於1之整數。亦即，L-FER之總數為N。複數個L-FER形成L-FER鏈，自第一L-FER 331開始，至最後一個L-FER 33N結束。對於第一L-FER 331，其源極端子及閘極端子皆連接至GaN HEMT 120之第二汲極端子D2（或SiC JFET 110之第一源極端子S1）。對於最後一個L-FER 33N，其汲極端子連接至GaN HEMT 120之第二閘極端子G2。
L-FER結合場效電晶體與整流器之特點，使其適用於需要高速切換及整流之特定應用。各L-FER可藉由結合LV GaN HEMT之閘極與源極接觸點而實現或形成或實施，以形成陽極端子，如圖3所示。以第一L-FER 331為例，其係藉由結合LV GaN HEMT之閘極端子或接觸點G0與源極端子或接觸點S0實施，其電氣特性可與LV GaN HEMT 120相同或不同，取決於實際需求。用於形成複數個L-FER之LV GaN HEMT在幾何尺寸及/或電氣特性方面可相同或不同，取決於實際需求。箝位電路可為獨立區塊或與GaN HEMT 120單片集成。由於該電路僅需在關斷瞬時期間向GaN HEMT之閘極端子導通小電流，箝位電路之寄生電容可被設計為可被忽略。箝位電路中串聯的 L-FER 數量可由目標箝位電壓決定，或以目標箝位電壓為基礎，而目標箝位電壓可預先確定或預設。箝位電壓可大於SiC JFET之VTH之大小，如7V，以確保共源共柵裝置於切換過程中可被關斷。此外，箝位電壓可低於SiC JFET之反向閘極電壓限制，如30V，以保護SiC JFET免受閘極過應力。
如圖4所示，箝位電路430包含雙向齊納二極體。雙向齊納二極體包含兩個串聯連接但方向相反之齊納二極體432及434。齊納二極體432之陽極連接至GaN HEMT 120之第二汲極端子D2（或SiC JFET 110之第一源極端子S1）。齊納二極體434之陽極連接至GaN HEMT 120之第二閘極端子G2。雙向齊納二極體提供針對正向及負向電壓尖峰的保護，使裝置可箝位兩個極性的過大電壓，防止正向及負向瞬態造成之損害。
如圖5所示，箝位電路可為箝位電路530-1、箝位電路530-2或箝位電路530-3。箝位電路530-1包含與PN二極體532串聯連接之齊納二極體531。箝位電路530-2包含與蕭特基障壁二極體534串聯連接之齊納二極體533。箝位電路530-3包含與橫向場效整流器536串聯連接之齊納二極體535。齊納二極體531、533及535之陽極連接至GaN HEMT 120之第二閘極端子G2。PN二極體532、蕭特基障壁二極體534及橫向場效整流器536之陽極連接至GaN HEMT 120之第二汲極端子D2（或SiC JFET 110之第一源極端子S1）。於此實施方式中，橫向場效整流器536被示意為藉由結合LV GaN HEMT（而非GaN HEMT 120）之閘極與源極接觸點而實現以形成陽極端子。
圖6示意根據本發明部分特定實施方式之共源共柵半導體電路。該共源共柵半導體電路包含共源共柵半導體裝置及驅動電路640。共源共柵半導體裝置可為上述參考一或多個圖式所描述之任何共源共柵半導體裝置。例如，共源共柵半導體裝置包含常開HV SiC JFET 110、常斷LV GaN HEMT 120及箝位電路630。箝位電路630可為上述參考一或多個圖式所描述之任何箝位電路。驅動電路640連接於GaN HEMT 120之第二閘極端子G2與第二源極端子S2之間，用於向第二閘極端子G2施加驅動訊號或閘極訊號。驅動電路係生成閘極訊號之電路。閘極訊號包含用於驅動共源共柵半導體裝置之一或多個訊號。例如，閘極訊號可包含用於關斷共源共柵半導體裝置之關斷訊號。例如，閘極訊號可包含用於開啟共源共柵半導體裝置之導通訊號。閘極訊號可包含一或多個電壓訊號。
參考圖7、圖8A及圖8B，示意根據本發明部分特定實施方式之操作共源共柵半導體裝置之方法。共源共柵半導體裝置可為上述參考圖1至圖6所描述之任何共源共柵半導體裝置。此等方法中之一或多個，例如，可由圖6之共源共柵半導體電路或包含圖6之共源共柵半導體電路之電路實施。
參考圖7，於方塊710，向GaN HEMT之第二閘極施加關斷訊號。GaN HEMT可為上述參考一或多個圖式所描述之任何GaN HEMT 120之一。關斷訊號可為關斷GaN HEMT之電壓訊號。於部分實施方式中，關斷訊號可為停止向GaN HEMT之第二閘極施加電壓訊號，從而關斷GaN HEMT。
於方塊720，響應該關斷訊號，使流經GaN HEMT之電流轉向流入連接於GaN HEMT之第二汲極端子與第二源極端子之間的輸出電容中。以下將通過參考圖8A及圖8B之實施例進一步描述此過程。
由於關斷訊號，GaN HEMT 120關斷並進入飽和區。電流將轉向至設置於GaN HEMT 120之第二汲極與源極端子之間之輸出電容C2（參見圖8A中之過程(i)）。輸出電容C2係於GaN HEMT 120製造過程中產生之寄生電容。因此，GaN HEMT 120之汲源電壓（VDS-HEMT）將會增加。隨後，SiC JFET 110被夾斷。之後，電流將轉向至SiC JFET 110之閘汲電容（未圖示），共源共柵GaN/SiC裝置之汲源電壓將增加並阻隔電流（參見圖8B中之過程(V)）。於關斷過程中，若VDS-HEMT超過箝位電路830之箝位電壓，微小電流將通過箝位電路830注入GaN HEMT 120之第二閘極端子（參見圖8A及圖8B中之過程(ii)）。因此，處於飽和區之GaN HEMT 120之閘極電壓將略微上升，從而GaN HEMT 120之通道將變得更具導電性。因此，部分電流可流經GaN HEMT 120之通道，而非對GaN HEMT 120之輸出輸出電容C2充電（參見圖8B中之過程(iii)），且GaN HEMT之輸出電容中之儲存電荷亦可被放電（參見圖8B中之過程(iV)）。此種共源共柵GaN/SiC裝置之關斷過程抑制GaN HEMT 120之汲源過電壓，從而保護SiC JFET免受閘極過應力之影響。
於圖8A及8B中，箝位電路830包含複數個串聯連接之二極體。應理解此僅為說明目的，箝位電路可以不同方式實現，包含但不限於參考圖3至圖5所描述之任何一箝位電路。
圖9示意根據本發明部分特定實施方式，用於表徵具有及不具有箝位電路之共源共柵半導體裝置之切換過程之測試電路。測試裝置（DUT）為一1200V/30A之共源共柵GaN/SiC裝置，使用商業裝置之SPICE模擬模型構建。
測試電路包含一額定電壓為VDC之電源、一共源共柵半導體裝置900、一驅動共源共柵半導體裝置900之驅動電路940、一蕭特基障壁二極體902及一電阻器904形式之負載。共源共柵半導體裝置900包含一HV SiC JFET 910及一LV GaN HEMT 920。SiC JFET 910之源極端子連接至GaN HEMT 920之汲極端子以形成電流路徑。圖9亦顯示共源共柵半導體裝置900之汲極端子D、源極端子S及閘極端子G，以及SiC JFET 910之閘源電壓（VGS-JFET）、汲源電壓VDS、汲源電流IDS，及負載電流ID。為進行比較，部分共源共柵半導體裝置各自包含參考圖1至圖5所述之任何一箝位電路，而其他共源共柵半導體裝置則不包含任何箝位電路。
圖10A至圖10C顯示不包含任何箝位電路之共源共柵半導體裝置之測試結果。圖11A至圖11C顯示包含箝位電路之共源共柵半導體裝置之測試結果。
如可看見地，不使用箝位電路時，SiC JFET之閘極電壓（VGS-JFET）於關斷過程中超過安全限制，從而對SiC JFET之閘極造成過應力。此外，在較大負載電流下，VDS、IDS及VGS-JFET均出現更明顯的振盪。
相較之下，使用箝位電路時，JFET之閘極電壓被良好地箝位在安全區域內（即低於安全限制之區域），從而保護JFET之閘極。此外，使用箝位電路之切換過程振盪亦顯著減少，此在電子電力系統中係有利的。
根據上述實施方式，提供一或多種共源共柵半導體裝置、電路及其方法。藉由集成箝位電路，共源共柵半導體裝置或電路可減輕或避免HV SiC JFET之閘極過應力，同時不影響其切換性能。此特別係在需要高電壓及高速之應用中有利。
根據一或多個實施方式，箝位電路可與GaN HEMT單片集成。例如，當箝位電路包含複數個串聯連接之二極體，或多個串聯連接之橫向場效整流器（L-FER）時，如上所述及示意地，箝位電路及GaN HEMT可在同一半導體基板上一起製造。此提供多種技術優勢。例如，此種單片集成減少與外部接線及封裝相關之寄生電感及電阻，從而提高切換性能及效率。較低之寄生元件使切換速度更快，此特別係在高頻應用中有利。作為另一例子，單片集成允許更緊密之設計，減少電源模組之整體尺寸及重量。此特別係在空間及重量為重要因數之應用中有利。集成亦減少所需之離散元件數量，降低組裝及材料成本。更少的元件意味著更低的故障機率及降低的維護需求，進一步降低長期成本。此外，單片集成解決方案簡化設計過程，因為箝位電路已內置於裝置中，減少額外設計步驟及驗證之需求。
本發明人進一步認識到，當箝位電路包含一或多個齊納二極體時，由於齊納二極體於現階段無法以GaN材料實現，其無法與共源共柵GaN/SiC裝置之GaN HEMT單片集成。因此，通常知識者於閱讀本發明後將明白某些實施方式較其他實施方式更佳。
亦應進一步理解，以上所述之箝位電路僅作為說明。可能對所描述之箝位電路進行修改或變化且仍在本發明概念範圍內。
本說明書所用之用語「高壓」、「高電壓」或「HV」係指擊穿電壓為400V或以上。
本說明書所用之用語「低壓」、「低電壓」或「LV」係指擊穿電壓在30V至60V之間（包含兩端）。
本說明書所用之用語「連接」或「連接中」係指電氣連接。
本說明書所用之用語：場效電晶體之「通道」係指在電晶體運行時，電荷載子（電子或電洞）自電晶體之源極端子流向汲極端子之路徑或區域。該路徑或區域之導電性由施加至電晶體閘極端子之電壓控制。
本說明書所用之用語「獨立區塊」係指分開且獨立形成之自包含模組或功能單元。
亦應進一步理解，本發明上述各實施方式中的任何特徵均可結合在一起，且不必彼此獨立應用。本發明所屬技術領域中具通常知識者可輕易地將上述實施方式或較佳形式中的二或多個特徵進行類似組合。
除非另有定義，本說明書所用的技術與科學用語具有本發明所屬技術領域中具通常知識者通常理解的普通含義。本發明所屬技術領域中具通常知識者將理解，對上述實施方式可進行許多變化及/或修改，而不脫離本發明之廣泛概念範圍。因此，本發明之實施方式在各方面應被視為說明性而非限制性。
本申請案主張美國臨時專利申請案第63/589,027號之優先權，該申請案於2023年10月10日提交、名稱為「Cascode GaN/SiC Device Integrated with a Clamping Circuit for the Gate Protection of SiC JFET」，其內容藉由引用整體併入本發明中。
100:共源共柵半導體裝置 110:SiC JFET 120:GaN HEMT 130:箝位電路 230:箝位電路 231,23N:二極體 23a:陽極 23b:陰極 330:箝位電路 331,33N:橫向場效整流器（L-FER） 430:箝位電路 432,434:齊納二極體 530-1, 530-2, 530-3:箝位電路 531:齊納二極體 532:PN二極體 533:齊納二極體 534:蕭特基障壁二極體 535:齊納二極體 536:橫向場效整流器 630:箝位電路 640:驅動電路 710,720:方塊 830:箝位電路 900:共源共柵半導體裝置 902:蕭特基障壁二極體 904:電阻器 910:HV SiC JFET 920:LV GaN HEMT 940:驅動電路 C2:輸出電容 D:汲極端子 G:閘極端子 S:源極端子 D1:第一汲極端子 D2:第二汲極端子 G0:接觸點 G1:第一閘極端子 G2:第二閘極端子 S0:接觸點 S1:第一源極端子 S2:第二源極端子 ID:負載電流 IDS:汲源電流 VDC:額定電壓 VDS、VDS-HEMT:汲源電壓 VGS-JFET:閘源電壓 i,ii,iii,iV,V:過程
實施方式參考所附圖式進行描述。圖式僅用於說明目的，僅描繪本發明之示例性實施方式。圖式用於促進對本發明之理解，不應被視為限制本發明之廣度、範圍或應用性。除非另有說明，圖式不按比例繪製。圖式的某些部分可能為了解釋之目的而被放大，除非另有說明，不應被視為具有限制性。 〔圖1〕示意根據本發明部分特定實施方式之共源共柵半導體裝置。 〔圖2〕示意圖1中共源共柵半導體裝置之第一具體實施方式，其中箝位電路包含複數個二極體。 〔圖3〕示意圖1中共源共柵半導體裝置之第二具體實施方式，其中箝位電路包含複數個橫向場效整流器（L-FER）。 〔圖4〕示意圖1中共源共柵半導體裝置之第三具體實施方式，其中箝位電路包含雙向齊納二極體。 〔圖5〕示意圖1中共源共柵半導體裝置之第四具體實施方式，其中箝位電路包含與二極體串聯連接之齊納二極體，該二極體可為PN二極體、蕭特基障壁二極體或L-FER。 〔圖6〕示意根據本發明部分特定實施方式之共源共柵半導體電路。 〔圖7〕示意根據本發明部分特定實施方式之操作共源共柵半導體裝置之方法。 ［圖8A］示意根據本發明部分特定實施方式之共源共柵半導體裝置之操作原理之第一階段（階段1）。 ［圖8B］示意圖8A中之共源共柵半導體裝置之操作原理之第二階段（階段2）。 ［圖9］示意根據本發明部分特定實施方式，用於表徵具有及不具有箝位電路之共源共柵半導體裝置之切換過程之測試電路。 ［圖10A］顯示根據本發明部分特定實施方式，在關斷過程中，於ID = 8A及24A下，無箝位電路之共源共柵半導體裝置之VDS ~時間曲線。 ［圖10B］顯示在關斷過程中，於ID = 8A及24A下，圖10A中共源共柵半導體裝置之IDS ~時間曲線。 ［圖10C］顯示在關斷過程中，於ID = 8A及24A下，圖10A中共源共柵半導體裝置之-VGS-JFET ~時間曲線。 ［圖11A］顯示根據本發明部分特定實施方式，在關斷過程中，於ID = 8A及24A下，具有箝位電路之共源共柵半導體裝置之VDS ~時間曲線。 ［圖11B］顯示在關斷過程中，於ID = 8A及24A下，圖11A中共源共柵半導體裝置之IDS ~時間曲線。 ［圖11C］顯示在關斷過程中，於ID = 8A及24A下，圖11A中共源共柵半導體裝置之-VGS-JFET ~時間曲線。
100:共源共柵半導體裝置 110:SiC JFET 120:GaN HEMT 130:箝位電路 D:汲極端子 G:閘極端子 S:源極端子 D1:第一汲極端子 D2:第二汲極端子 G1:第一閘極端子 G2:第二閘極端子 S1:第一源極端子 S2:第二源極端子

Claims (20)

  1. 一種共源共柵半導體裝置，包含： 一常開高壓（HV）碳化矽（SiC）接面場效電晶體（JFET），其具有第一閘極端子、第一汲極端子及第一源極端子； 一常斷低壓（LV）氮化鎵（GaN）高電子遷移率電晶體（HEMT），其具有第二閘極端子、第二汲極端子及第二源極端子，該第二汲極端子連接至該第一源極端子，該第二源極端子連接至該第一閘極端子；及 一箝位電路，其連接於該第二汲極端子與該第二閘極端子之間，並具有一箝位電壓，該箝位電壓大於該SiC JFET之閾值電壓的大小且小於該SiC JFET之反向閘極電壓的限制。
  2. 如請求項1所述之共源共柵半導體裝置，其中該GaN HEMT與該SiC JFET具有大致相同的額定電流。
  3. 如請求項1所述之共源共柵半導體裝置，其中該SiC JFET之額定阻隔電壓實質高於該GaN HEMT之額定阻隔電壓。
  4. 如請求項1所述之共源共柵半導體裝置，其中該箝位電路可為與該GaN HEMT單片集成或為一獨立區塊。
  5. 如請求項1所述之共源共柵半導體裝置，其中該箝位電路包含複數個串聯連接的二極體。
  6. 如請求項1所述之共源共柵半導體裝置，其中該箝位電路包含複數個串聯連接的橫向場效整流器（lateral field-effect rectifier，L-FER）。
  7. 如請求項6所述之共源共柵半導體裝置，其中該複數個L-FER之各個係藉由結合另一個LV GaN HEMT之源極接觸點與閘極接觸點所實施。
  8. 如請求項7所述之共源共柵半導體裝置，其中該複數個L-FER之數量係依據該箝位電壓。
  9. 如請求項1所述之共源共柵半導體裝置，其中該箝位電路包含雙向齊納二極體。
  10. 如請求項1所述之共源共柵半導體裝置，其中該箝位電路包含與二極體串聯連接的齊納二極體。
  11. 如請求項10所述之共源共柵半導體裝置，其中該二極體係選自由PN二極體、蕭特基障壁二極體及橫向場效整流器所成之群組。
  12. 如請求項10所述之共源共柵半導體裝置，其中該二極體可藉由連接另一個LV GaN HEMT之源極端子及閘極端子而實施。
  13. 如請求項1所述之共源共柵半導體裝置，其中該箝位電壓大於7V且小於30V。
  14. 一種共源共柵半導體電路，包含： 如請求項1所述之共源共柵半導體裝置；及 一驅動電路，該驅動電路連接於該GaN HEMT之該第二閘極端子與該第二源極端子之間，用於向該第二閘極端子施加閘極訊號。
  15. 如請求項14所述之共源共柵半導體電路，其中該SiC JFET之閘源電壓被箝位於30V以下。
  16. 一種操作如請求項14所述之共源共柵半導體電路之方法，該方法包含： 藉由該驅動電路向該GaN HEMT之該第二閘極端子施加關斷訊號；及 響應該關斷訊號，使流經該GaN HEMT之電流轉向流入連接於該GaN HEMT之該第二汲極端子與該第二源極端子之間的輸出電容中。
  17. 如請求項16所述之方法，進一步包含： 響應該關斷訊號，使流經SiC JFET之電流轉向流入連接於該SiC JFET之該第一閘極端子與該第一汲極端子之間的電容中，從而增加該第一汲極端子與該第二源極端子之間的電壓。
  18. 如請求項17所述之方法，進一步包含： 響應該關斷訊號，若該第二汲極端子與該第二源極端子之間的電壓超過該箝位電壓，電流通過該箝位電路流入該GaN HEMT之該第二閘極端子。
  19. 如請求項18所述之方法，進一步包含： 響應該關斷訊號，該GaN HEMT之該第二閘極端子的電壓上升，從而改善該GaN HEMT之通道導電性。
  20. 如請求項19所述之方法，進一步包含： 響應該關斷訊號，部分該電流流經該GaN HEMT之該通道，並將該GaN HEMT之該輸出電容中儲存的電荷放電，從而抑制該GaN HEMT之汲極-源極過電壓。
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