[go: up one dir, main page]

JP2018107290A - 半導体基板および電子デバイス - Google Patents

半導体基板および電子デバイス Download PDF

Info

Publication number
JP2018107290A
JP2018107290A JP2016252382A JP2016252382A JP2018107290A JP 2018107290 A JP2018107290 A JP 2018107290A JP 2016252382 A JP2016252382 A JP 2016252382A JP 2016252382 A JP2016252382 A JP 2016252382A JP 2018107290 A JP2018107290 A JP 2018107290A
Authority
JP
Japan
Prior art keywords
layer
substrate
crystal layer
cap
cap layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016252382A
Other languages
English (en)
Other versions
JP6868389B2 (ja
Inventor
大貴 山本
Hirotaka Yamamoto
大貴 山本
剛規 長田
Takenori Osada
剛規 長田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Chemical Co Ltd
Original Assignee
Sumitomo Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Co Ltd filed Critical Sumitomo Chemical Co Ltd
Priority to JP2016252382A priority Critical patent/JP6868389B2/ja
Priority to PCT/JP2017/045166 priority patent/WO2018123664A1/ja
Priority to CN201780080522.9A priority patent/CN110114862A/zh
Priority to EP17888472.2A priority patent/EP3564987A4/en
Priority to TW106145060A priority patent/TWI772346B/zh
Publication of JP2018107290A publication Critical patent/JP2018107290A/ja
Priority to US16/453,595 priority patent/US11031249B2/en
Application granted granted Critical
Publication of JP6868389B2 publication Critical patent/JP6868389B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H10P14/60—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10P14/24—
    • H10P14/2905—
    • H10P14/2921—
    • H10P14/3216—
    • H10P14/3248—
    • H10P14/3252—
    • H10P14/3416—
    • H10P14/3442—
    • H10P14/6334—
    • H10P14/6682—
    • H10P14/69433—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Chemical Kinetics & Catalysis (AREA)

Abstract

【課題】エピタキシャル成長の終了段階において、水素雰囲気によるエッチングの影響を受けないキャップ層を提供する。【解決手段】基板と、ＩＩＩ族窒化物の単一または複数の結晶層からなる窒化物結晶層と、キャップ層と、を有し、前記基板、前記窒化物結晶層および前記キャップ層が、前記基板、前記窒化物結晶層、前記キャップ層の順に位置し、前記キャップ層が、結晶性を有する窒化シリコン層であり、かつ、５ｎｍ以上の厚さを有する半導体基板を提供する。また、前記窒化物結晶層の前記キャップ層と接する層およびその近傍の層が、電界効果トランジスタの活性層として機能するものであり、前記キャップ層が、結晶性を有する窒化シリコン層であり、かつ、前記電界効果トランジスタのゲートを埋め込む厚さ以上の厚さを有する半導体基板を提供する。【選択図】図１

Description

本発明は、半導体基板および電子デバイスに関する。
たとえば、特許文献１には、窒化物系半導体層からの窒素抜けを防止しつつ高温で、安定してかつ効果的に熱処理を行うことを目的とする半導体装置の製造方法が開示されている。当該文献において、ｎ−ＧａＮ基板１１上にｎ−ＡｌｘＧａ１−ｘＮ層１２を形成した後、ｎ−ＡｌｘＧａ１−ｘＮ層１２に不純物をドープし、ＭＯＣＶＤ法により、ｎ−ＡｌｘＧａ１−ｘＮ層１２の表面に、エピタキシャル膜のＡｌｙＧａ１−ｙＮからなる第１キャップ層２ａおよびＡｌｚＧａ１−ｚＮからなる第２キャップ層２ｂを順次形成して、被処理基板２を形成することが記載されている。ただし、Ａｌ組成比ｙは、Ａｌ組成比ｘより大きく、かつ、Ａｌ組成比ｚよりも大きい。
たとえば、特許文献２には、高耐圧と高電流を両立した、優れた特性のヘテロ接合を有する半導体装置を得ることを目的とする半導体装置およびその製造方法が開示され、当該文献において、半導体装置は、ＧａＮからなる電子走行層３と、電子走行層３の上に設けられ、２ＤＥＧに電子を供給する、ＡｌＧａＮからなる電子供給層４と、電子供給層４上に設けられ、ゲート電極１１を囲むように開口した開口部を有する、アンドープ半導体からなる第一のキャップ層５と、第一のキャップ層５上のみに設けられ、２ＤＥＧの電子の走行方向において少なくともゲート電極よりも下流側で開口し、２ＤＥＧの電子の走行方向において前第一のキャップ層５の開口部よりも開口幅が大きい開口部を有する、ｎ型半導体からなる第二のキャップ層６と、を備えたものとされており、ＧａＮからなる電子走行層と、ＡｌＧａＮからなる電子供給層と、第一のキャップ層と、第二のキャップ層と、を連続したエピタキシャル成長工程により生成することが記載されている。
これら特許文献１、２においては、半導体装置の製造過程におけるアニール等により発生する欠陥の軽減、あるいは、半導体装置におけるバンドポテンシャルの調整のため、電子供給層（引用文献１におけるｎ−ＡｌｘＧａ１−ｘＮ層１２、引用文献２における電子供給層４）の上にＡｌＧａＮからなるキャップ層が形成されている。
特開２０１５−４６４４１号公報 特開２０１３−２２５６２１号公報
上記したキャップ層の存在は、特許文献１、２に記載の目的を超え、エピタキシャル成長過程におけるチャネル形成層（引用文献１におけるｎ−ＧａＮ基板１１およびｎ−ＡｌｘＧａ１−ｘＮ層１２、引用文献２におけるＧａＮからなる電子走行層３およびＡｌＧａＮからなる電子供給層４）の保護の寄与していることを本願発明者は認識している。
すなわち、ＧａＮ、ＡｌＧａＮ、ＡｌＮ等の３族窒化物結晶層は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によりエピタキシャル成長される際、水素エッチングによる欠陥修復を伴って結晶成長されている。エピタキシャル成長の成長温度は通常１０００℃程度の高温であり、エピタキシャル成長の終了後、これを６００℃程度に降温する段階で、エピタキシャル成長表面が水素雰囲気に曝され、当該雰囲気によるエッチングにより、エピタキシャル基板に欠陥を発生する場合がある。このようなエッチングによる欠陥の発生を防止する観点から、エピタキシャル成長層の最表面にキャップ層を形成する意義がある。キャップ層がＧａＮやＡｌＧａＮである場合、エッチングにより減少する厚さを見込んで、予め所望の厚さより厚くキャップ層を形成しておく等の方策が考えられる。
ところが、キャップ層がＧａＮやＡｌＧａＮである場合、特許文献１等にも記載されているように、その厚さや組成がその後形成されるトランジスタ等半導体装置の特性に影響する。このため、キャップ層の厚さや組成等はでき得る限り精密に制御することが好ましい。しかし、エピタキシャル成長終了後のエッチングを見越して予め厚めにキャップ層を形成しておく方法では、キャップ層の精密な厚さの制御は困難になる。
また、キャップ層をトランジスタ等半導体装置におけるバンドポテンシャルの制御に用いるためには、その厚さの基板面内均一性は、半導体装置の歩留まりを高める重要な要素になる。
さらに、トランジスタ等半導体装置の開発においてはその設計自由度が高い方が好ましく、そのためには、多様なキャップ層が提供され、設計多様性の要請に応えることが望ましい。
本発明の目的は、エピタキシャル成長の終了段階において、水素雰囲気によるエッチングの影響を受けない、あるいは当該影響が軽微なキャップ層の技術を提供することにある。また、本発明の目的は、高い設計自由度の要請に応え得るキャップ層の技術を提供することにある。さらに、本発明の目的は、基板面内における高い膜厚均一性が実現可能なキャップ層の技術を提供することにある。
上記課題を解決するために、本発明の第１の態様においては、基板と、ＩＩＩ族窒化物の単一または複数の結晶層からなる窒化物結晶層と、キャップ層と、を有し、前記基板、前記窒化物結晶層および前記キャップ層が、前記基板、前記窒化物結晶層、前記キャップ層の順に位置し、前記キャップ層が、結晶性を有する窒化シリコン層であり、かつ、５ｎｍ以上の厚さを有する半導体基板を提供する。
また、本発明の第２の態様においては、基板と、ＩＩＩ族窒化物の単一または複数の結晶層からなる窒化物結晶層と、キャップ層と、を有し、前記基板、前記窒化物結晶層および前記キャップ層が、前記基板、前記窒化物結晶層、前記キャップ層の順に位置し、前記窒化物結晶層の前記キャップ層と接する層およびその近傍の層が、電界効果トランジスタの活性層として機能するものであり、前記キャップ層が、結晶性を有する窒化シリコン層であり、かつ、前記電界効果トランジスタのゲートを埋め込む厚さ以上の厚さを有する半導体基板を提供する。
キャップ層の厚さは、５ｎｍ〜５５０ｎｍの範囲とすることができ、好ましくは１０ｎｍ以上、より好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上とすることができる．「結晶性を有する」の概念には、単結晶や多結晶のように、原子または分子が三次元空間において厳密な周期性を有する場合はもとより、厳密な周期性を有さない場合であっても、ある程度の周期性を示すような場合も含む。たとえば電子線回折像においてスポットパターン（空間構造の秩序化）が観察されるような場合を含む。逆に、電子線回折像においてハローパターンしか観察されないような、無秩序状態（アモルファス状態）は「結晶性を有する」の概念には含まれない。
前記窒化物結晶層が、前記キャップ層と接する素子形成層を有し、前記素子形成層が、第１結晶層および前記第１結晶層よりバンドギャップが大きい第２結晶層を有し、前記第１結晶層および前記第２結晶層のヘテロ界面近傍に２次元キャリアガスを生成するものとしても
良 い。前記窒化物結晶層が、前記素子形成層より前記基板側に位置するバッファ層を有し、前記バッファ層が、前記素子形成層と前記基板との間の応力を打ち消す応力を発生するものであっても良い。前記基板がシリコン基板であり、前記窒化物結晶層が、シリコン原子とＩＩＩ族原子との反応を抑制する反応抑制層を有しても良い。
本発明の第３の態様においては、前記した半導体基板を用いた電子デバイスであって、前記電子デバイスが、電界効果トランジスタのゲート構造または前記窒化物結晶層に接続される配線構造を有し、前記ゲート構造または前記配線構造の高さが、前記キャップ層の厚さより小さい電子デバイスを提供する。
前記した基板として、シリコン基板、サファイア基板、ＧａＡｓ基板等を挙げることができ、電子デバイスとして、ＨＥＭＴ（High Electron Mobility Transistor）、ＨＢＴ（Heterojunction Bipolar Transistor）、ＬＥＤ（Light Emitting Diode）等が例示できる。
半導体基板１００の断面図である。 電子デバイス２００の断面図である。 電子デバイス２００の製造工程を説明する断面図である。 電子デバイス２００の製造工程を説明する断面図である。 電子デバイス２００の製造工程を説明する断面図である。 基板面内におけるキャップ層１４０（ＳｉＮ膜）の膜厚分布を示す図である。 キャップ層１４０（ＳｉＮ膜）の電子線回折像を示す図である。
（実施の形態１）
図１は、本実施の形態の検査方法で用いる半導体基板１００の断面図である。半導体基板１００は、基板１０２と、窒化物結晶層１２０と、キャップ層１４０と、を有し、基板１０２、窒化物結晶層１２０およびキャップ層１４０が、基板１０２、窒化物結晶層１２０、キャップ層１４０の順に位置する。窒化物結晶層１２０は、ＩＩＩ族窒化物の単一または複数の結晶層からなる。窒化物結晶層１２０は、たとえば反応抑制層１０４、バッファ層１０６および素子形成層１０８を有する。
基板１０２は、窒化物結晶層１２０およびキャップ層１４０を支持する支持基板である。基板１０２の材料はシリコンとすることが好ましいが、これに限られない。基板１０２の材料として、サファイア、ＧａＡｓ結晶等を例示することができる。基板１０２としてシリコン基板を用いる場合い、材料価格を下げることができ、従来のシリコンプロセスで用いられている半導体製造装置を利用することができる。これにより、コスト競争力を高めることができる。さらに、基板１０２としてシリコン基板を用いることにより、直径１５０ｍｍ以上の大型の基板を安価にかつ工業的に利用することができるようになる。
反応抑制層１０４は、基板１０２がシリコン基板である場合、当該シリコン基板に含まれるシリコン原子とバッファ層１０６等に含まれるＩＩＩ族原子との反応を抑制する。反応抑制層１０４の上層にある窒化物結晶層が、ＡｌＧａＮ、ＧａＮ等のＧａＮ系半導体層である場合、当該ＧａＮ系半導体層に含まれるＧａ原子とシリコン原子との合金化を防止することができる。反応抑制層１０４として、ＡｌｚＧａ１−ｚＮ（０．９≦ｚ≦１）を挙げることができ、代表的にはＡｌＮ層を挙げることができる。反応抑制層１０４により、基板１０２の表面を保護し、上層の支持を確実にすることができる。また、反応抑制層１０４は、基板１０２上に形成される結晶層の初期核を形成することができる。反応抑制層１０４の厚さは、３０ｎｍ以上３００ｎｍ以下とすることができる。
バッファ層１０６は、素子形成層１０８より基板１０２側に位置し、素子形成層１０８と基板１０２との間の応力を打ち消す応力を発生する。バッファ層１０６は、たとえば第１層１０６ａおよび第２層１０６ｂからなる二層積層１０６ｃが繰り返し積層された多層積層構造を有する。このような多層積層構造により圧縮応力を発生し、その結果バッファ層１０６は、半導体基板１００全体の反りを低減する応力発生層として機能する。バッファ層１０６は、また、基板１０２と素子形成層１０８の間を電気的に絶縁する絶縁層としても機能する。
第１層１０６ａは、たとえばバルク結晶における格子定数がａ１である３族窒化物結晶からなり、第２層１０６ｂは、たとえばバルク結晶における格子定数がａ２（ａ１＜ａ２）である３族窒化物結晶からなる。二層積層１０６ｃの繰り返し数は、たとえば２〜５００とすることができる。二層積層１０６ｃを多数積層することにより、バッファ層１０６が発生する圧縮応力を大きくすることができる。また、二層積層１０６ｃの積層数によりバッファ層１０６が発生する圧縮応力の大きさを容易に制御することができる。さらに、二層積層１０６ｃを多数積層することで、第１層１０６ａによる耐電圧の向上をより高めることができる。
本実施の形態では、二層積層１０６ｃが複数繰り返して積層された構成のバッファ層１０６を例示しているが、二層積層１０６ｃは複数繰り返して積層されなくてもよく、この場合、単一の二層積層１０６ｃがバッファ層１０６を構成する。バッファ層１０６は、第１層１０６ａおよび第２層１０６ｂに加え、バルク結晶における格子定数がａ３（ａ２＜ａ３）である第３結晶層を含む三層積層からなる構造としてもよい。あるいは、バルク結晶における格子定数が、基板１０２の近くから遠ざかるに従い連続的またはステップ状に大きくなるグレーディッド結晶層としてもよい。さらに、三層積層またはグレーディッド結晶層が複数繰り返して積層された多層積層構造としてもよい。
第１層１０６ａとしてＡｌｑＧａ１−ｑＮ（０．９≦ｑ≦１）が例示でき、第２層１０６ｂとしてＡｌｐＧａ１−ｐＮ（０≦ｐ≦０．３）が例示できる。第１層１０６ａの厚さは、１ｎｍ以上２０ｎｍ以下、好ましくは５．０ｎｍを超え２０ｎｍ未満とすることができる。第２層１０６ｂの厚さは、５ｎｍ以上３００ｎｍ以下、好ましくは１０ｎｍ以上３００ｎｍ以下とすることができる。
素子形成層１０８は、キャップ層１４０と接するものであり、たとえば第１結晶層１１２および第２結晶層１１４を有する。素子形成層１０８には、トランジスタやＬＥＤ（light emitting diode）等任意のデバイスが形成できる。第２結晶層１１４のバンドギャップが、第１結晶層１１２のバンドギャップより大きくてもよく、この場合、第１結晶層１１２および第２結晶層１１４のヘテロ界面近傍には２次元キャリアガスが生成される。この場合当該ヘテロ界面の２次元キャリア（電子）ガスをチャネルとするＨＥＭＴ（High Electron Mobility Transistor）が形成できる。第２結晶層１１４は、第１結晶層１１２に接するとともに第１結晶層１１２に対し格子整合または擬格子整合してもよい。
第１結晶層１１２は、たとえばＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）層であり、具体的にはＧａＮ層が例示できる。第１結晶層１１２の厚さは、２００〜２０００ｎｍの範囲で選択することができ、たとえば８００ｎｍとすることができる。
第２結晶層１１４は、たとえばＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）層であり、具体的にはＡｌｙＧａ１−ｙＮ（０．１＜ｙ≦０．３）層、たとえばＡｌ０．２５Ｇａ０．７５Ｎが例示できる。第２結晶層１１４の厚さは、１０〜１００ｎｍの範囲で選択することができ、たとえば２５ｎｍとすることができる。
キャップ層１４０は、結晶性を有する窒化シリコン層であり、かつ、５ｎｍ以上の厚さを有する。キャップ層１４０の厚さは、５〜５５０ｎｍの範囲とすることができ、好ましくは１０ｎｍ以上、より好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上とすることができる。
キャップ層１４０を窒化シリコン層とすることにより、エピタキシャル成長の終了段階における水素雰囲気エッチングの影響を受けない、または、当該影響が軽微なものとすることができる。また、キャップ層１４０を窒化シリコン層とすることにより、ＧａＮ系のキャップ層に加えて多様なキャップ層を提供可能にし、デバイス設計の自由度を高めることができる。また、キャップ層１４０を、結晶性を有し、かつ、５ｎｍ以上の厚さを有するものとすることにより、キャップ層１４０の厚さの基板面内均一性を高めることができる。
なお、キャップ層１４０における結晶性の存在は、キャップ層１４０の結晶構造が秩序化していることを意味し、これは、キャップ層１４０の膜成長過程が熱平衡状態にあることを推認させる。熱平衡状態での膜成長は、熱非平衡状態で成長するアモルファス膜とは異なり、成長パラメータに鈍感であり、膜成長の均一性が保たれやすい。そのため、キャップ層１４０の厚さの面内均一性が高まり、結果としてデバイス作製における歩留まりを高める等好ましい効果が期待できる。
ここで、「結晶性を有する」の概念には、単結晶や多結晶のように、原子または分子が三次元空間において厳密な周期性を有する場合はもとより、厳密な周期性を有さない場合であっても、ある程度の周期性を示すような場合も含むものとする。たとえば電子線回折像においてスポットパターン（空間構造の秩序化）が観察されるような場合を含む。逆に、電子線回折像においてハローパターンしか観察されないような、無秩序状態（アモルファス状態）は「結晶性を有する」の概念には含まれない。
反応抑制層１０４、バッファ層１０６、素子形成層１０８等の窒化物結晶層１２０は、一般的なＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて形成できる。たとえば、ＭＯＣＶＤ法により形成する層がＡｌＮ層、ＡｌＧａＮ層およびＧａＮ層である場合、ＩＩＩ族原料ガスとしてトリメチルアルミニウム（Ａｌ（ＣＨ３）３）およびトリメチルガリウム（Ｇａ（ＣＨ３）３）を用いることができ、窒素原料ガスとしてアンモニア（ＮＨ３）を用いることができる。成長温度は１１００℃〜１２６０℃の範囲で選択可能であり、ＩＩＩ族原料ガスに対するＶ族原料ガスの流量比Ｖ／ＩＩＩ比は、１６０〜５０００の範囲で選択可能である。形成する層の厚さは、たとえば予備実験で得た成長速度から設計厚さに対応する成長時間を算出し、成長時間により厚さを制御できる。
キャップ層１４０は、たとえば熱ＣＶＤ（Thermal Chemical Vapor Deposition）法を用いて形成できる。Ｓｉ原料ガスとして、たとえばシラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）を用いることができ、窒素原料ガスとしてアンモニア（ＮＨ３）を用いることができる。成長温度は１０００〜１２６０℃の範囲で選択可能である。形成する層の厚さは、たとえば予備実験で得た成長速度から設計厚さに対応する成長時間を算出し、成長時間により厚さを制御できる。上記したＭＯＣＶＤまたは熱ＣＶＤにおいて、原料ガスに加えてキャリアガスを用いることができ、キャリアガスとして水素ガス、窒素ガスを例示することができる。
キャップ層１４０に接する素子形成層１０８に電界効果トランジスタが形成される場合、すなわち、第１結晶層１１２および第２結晶層１１４のヘテロ界面に２次元キャリアガスが形成され、これら結晶層がトランジスタの活性層として機能する場合、キャップ層１４０は、結晶性を有する窒化シリコン層であり、かつ、電界効果トランジスタのゲートを埋め込む厚さ以上の厚さを有するものとすることができる。
（実施の形態２）
図２は、実施の形態１で説明した半導体基板１００に電界効果トランジスタを形成した電子デバイス２００の断面図である。電子デバイス２００は、基板１０２、バッファ層１０６、第１結晶層１１２、第２結晶層１１４およびキャップ層１４０を有する半導体基板に形成され、電界効果トランジスタのゲート構造または窒化物結晶層１２０（特に２次元電子ガス２０２が形成される第１結晶層１１２および第２結晶層１１４とその界面）に接続される配線構造を有し、ゲート構造または配線構造の高さが、キャップ層１４０の厚さより小さいものである。なお、接続は機械的接続、物理的接続のみならず電気的接続を含む。
すなわち、電子デバイス２００の電界効果トランジスタは、ゲート絶縁膜２０４、ゲート電極２０６、ゲートキャップ層２０８、サイドウォール２１０、ソース・ドレイン領域２１２を有し、ゲート構造であるゲート絶縁膜２０４およびゲート電極２０６の高さｈが、キャップ層１４０の厚さｄより小さい。これは、キャップ層１４０の厚さをゲート構造との対比で相対的に規定したものであり、実施の形態１と同様な効果を奏する。また、本実施の形態では、キャップ層１４０の厚さｄをゲート構造の高さｈ以上にすることで、キャップ層１４０を層間絶縁層として機能させ、かつ、トランジスタ形成後の層間膜の平坦化を容易にすることができる。この結果、上層に形成する配線層、第２層間絶縁層、第３配線層・・・等の形成が容易になる効果が期待できる。微細化が進んだ場合、その効果はより顕著なものとして重要度が増すと考えられる。
図３〜図５は、電子デバイス２００の製造工程を説明する断面図である。図３に示すように、実施の形態１で説明したと同様な方法で、基板１０２、バッファ層１０６、第１結晶層１１２、第２結晶層１１４およびキャップ層１４０を有する半導体基板を形成する。ここで、キャップ層１４０の厚さはｄとする。第１結晶層１１２と第２結晶層１１４の界面には、２次元電子ガス２０２が形成される。
図４に示すように、キャップ層１４０に溝３００を形成し、ゲート電極２０６およびゲートキャップ層２０８となる被膜を形成後、これをパターニングしてゲート電極２０６およびゲートキャップ層２０８を形成する。
図５に示すように、ゲートキャップ層２０８をマスクに用いて溝３００の底部のキャップ層１４０をエッチングし、サイドウォール２１０となる被膜を形成後、これを異方性エッチングし、サイドウォール２１０を形成する。
ゲートキャップ層２０８およびサイドウォール２１０をマスクに用い、たとえばイオン注入法により、溝３００の底部の第１結晶層１１２および第２結晶層１１４にソース・ドレイン領域２１２を形成する。以上のようにして、図２の電子デバイス２００が形成される。
（実施例）
基板１０２として（１１１）面を主面とする直径１５０ｍｍのＳｉウェハを用い、反応抑制層１０４、バッファ層１０６および素子形成層１０８を形成した。反応抑制層１０４として、設計厚さ１５０〜１６０ｎｍのＡｌＮ層を形成した。バッファ層１０６として、設計厚さ５ｎｍのＡｌＮ層（第１層１０６ａ）および設計厚さ２８ｎｍのＡｌＧａＮ層（第２層１０６ｂ）からなるＡｌＮ／ＡｌＧａＮ積層構造（二層積層１０６ｃ）を繰り返し積層して形成した。素子形成層１０８として、設計厚さ８００ｎｍのＧａＮ層（第１結晶層１１２）および設計厚さ２５ｎｍのＡｌＧａＮ層（第２結晶層１１４）を形成した。ＡｌＧａＮ層（第２結晶層１１４）のＡｌ組成は０．２５とした。さらに、キャップ層１４０として、厚さ１１０ｎｍのＳｉ３Ｎ４層を形成した。
反応抑制層１０４、バッファ層１０６および素子形成層１０８（ＡｌＮ層、ＡｌＧａＮ層およびＧａＮ層）の形成にはＭＯＣＶＤ法を用い、ＩＩＩ族原料ガスとしてトリメチルアルミニウムおよびトリメチルガリウムを用い、窒素原料ガスとしてアンモニアを用いた。成長温度は１１００〜１２６０℃の範囲とした。ＩＩＩ族原料ガスに対するＶ族原料ガスの流量比Ｖ／ＩＩＩ比は、１６０〜３７００の範囲で選択した。予備実験で得た成長速度から算出した成長時間により各層の厚さを制御したため、各層の実際の厚さと設計厚さとは異なる。
キャップ層１４０（Ｓｉ３Ｎ４層）の形成には熱ＣＶＤ法を用い、Ｓｉ原料ガスとしてシランを用い、窒素原料ガスとしてアンモニアを用いた。成長温度は１０００〜１２６０℃の範囲とした。
図６は、基板面内におけるキャップ層１４０の膜厚分布を示す図である。直径１５０ｍｍの基板全面に渡り、厚さが１０８．６±１０．９ｎｍの範囲にあり、膜厚均一性が良好であることがわかる。
図７は、キャップ層１４０の電子線回折像を示す図である。ハローパターンが観測されず、多数のスポット（明るい点）が観測されていることから、構造の周期性が見られ、秩序化が進んでいることが伺える。
１００…半導体基板、１０２…基板、１０４…反応抑制層、１０６…バッファ層、１０６ａ…第１層、１０６ｂ…第２層、１０６ｃ…二層積層、１０８…素子形成層、１１２…第１結晶層、１１４…第２結晶層、１２０…窒化物結晶層、１４０…キャップ層、２００…電子デバイス、２０２…２次元電子ガス、２０４…ゲート絶縁膜、２０６…ゲート電極、２０８…ゲートキャップ層、２１０…サイドウォール、２１２…ソース・ドレイン領域、３００…溝。

Claims (6)

  1. 基板と、ＩＩＩ族窒化物の単一または複数の結晶層からなる窒化物結晶層と、キャップ層と、を有し、
    前記基板、前記窒化物結晶層および前記キャップ層が、前記基板、前記窒化物結晶層、前記キャップ層の順に位置し、
    前記キャップ層が、結晶性を有する窒化シリコン層であり、かつ、５ｎｍ以上の厚さを有する
    半導体基板。
  2. 基板と、ＩＩＩ族窒化物の単一または複数の結晶層からなる窒化物結晶層と、キャップ層と、を有し、
    前記基板、前記窒化物結晶層および前記キャップ層が、前記基板、前記窒化物結晶層、前記キャップ層の順に位置し、
    前記窒化物結晶層の前記キャップ層と接する層およびその近傍の層が、電界効果トランジスタの活性層として機能するものであり、
    前記キャップ層が、結晶性を有する窒化シリコン層であり、かつ、前記電界効果トランジスタのゲートを埋め込む厚さ以上の厚さを有する
    半導体基板。
  3. 前記窒化物結晶層が、前記キャップ層と接する素子形成層を有し、
    前記素子形成層が、第１結晶層および前記第１結晶層よりバンドギャップが大きい第２結晶層を有し、
    前記第１結晶層および前記第２結晶層のヘテロ界面近傍に２次元キャリアガスを生成する
    請求項１または請求項２に記載の半導体基板。
  4. 前記窒化物結晶層が、前記素子形成層より前記基板側に位置するバッファ層を有し、
    前記バッファ層が、前記素子形成層と前記基板との間の応力を打ち消す応力を発生する
    請求項３に記載の半導体基板。
  5. 前記基板がシリコン基板であり、
    前記窒化物結晶層が、シリコン原子とＩＩＩ族原子との反応を抑制する反応抑制層を有する
    請求項４に記載の半導体基板。
  6. 請求項１から請求項５の何れか一項に記載の半導体基板を用いた電子デバイスであって、
    前記電子デバイスが、電界効果トランジスタのゲート構造または前記窒化物結晶層に接続される配線構造を有し、
    前記ゲート構造または前記配線構造の高さが、前記キャップ層の厚さより小さい
    電子デバイス。
JP2016252382A 2016-12-27 2016-12-27 半導体基板および電子デバイス Active JP6868389B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2016252382A JP6868389B2 (ja) 2016-12-27 2016-12-27 半導体基板および電子デバイス
PCT/JP2017/045166 WO2018123664A1 (ja) 2016-12-27 2017-12-15 半導体基板および電子デバイス
CN201780080522.9A CN110114862A (zh) 2016-12-27 2017-12-15 半导体衬底及电子器件
EP17888472.2A EP3564987A4 (en) 2016-12-27 2017-12-15 SEMICONDUCTOR SUBSTRATE AND ELECTRONIC DEVICE
TW106145060A TWI772346B (zh) 2016-12-27 2017-12-21 半導體基板及電子裝置
US16/453,595 US11031249B2 (en) 2016-12-27 2019-06-26 Electronic device with a gate insulating film and a cap layer of silicon nitride having crystallinity

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016252382A JP6868389B2 (ja) 2016-12-27 2016-12-27 半導体基板および電子デバイス

Publications (2)

Publication Number Publication Date
JP2018107290A true JP2018107290A (ja) 2018-07-05
JP6868389B2 JP6868389B2 (ja) 2021-05-12

Family

ID=62707472

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016252382A Active JP6868389B2 (ja) 2016-12-27 2016-12-27 半導体基板および電子デバイス

Country Status (6)

Country Link
US (1) US11031249B2 (ja)
EP (1) EP3564987A4 (ja)
JP (1) JP6868389B2 (ja)
CN (1) CN110114862A (ja)
TW (1) TWI772346B (ja)
WO (1) WO2018123664A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2025506905A (ja) * 2022-03-03 2025-03-13 ジルトロニック アクチエンゲゼルシャフト Ｉｉｉ－ｖ族デバイスをその上に構築するための基板ウェハを製造するための方法、およびｉｉｉ－ｖ族デバイスをその上に構築するための基板ウェハ
JP7809826B2 (ja) 2022-03-03 2026-02-02 ジルトロニック アクチエンゲゼルシャフト Ｉｉｉ－ｖ族デバイスをその上に構築するための基板ウェハを製造するための方法、およびｉｉｉ－ｖ族デバイスをその上に構築するための基板ウェハ

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021100242A1 (ja) * 2019-11-21 2021-05-27 日本碍子株式会社 １３族元素窒化物結晶層、自立基板および機能素子

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050164482A1 (en) * 2004-01-22 2005-07-28 Cree, Inc. Silicon Carbide on Diamond Substrates and Related Devices and Methods
US20150060873A1 (en) * 2013-09-03 2015-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Crystalline Layer for Passivation of III-N Surface
JP2015513793A (ja) * 2012-02-23 2015-05-14 エピガン ナムローゼ フェンノートシャップ 改良された保護層を有しているｉｉｉ−ｎの積層を含んでいる素子および関連する製造方法
JP2016207818A (ja) * 2015-04-21 2016-12-08 富士通株式会社 化合物半導体装置及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5991000B2 (ja) 2012-04-23 2016-09-14 三菱電機株式会社 半導体装置およびその製造方法
US9337332B2 (en) * 2012-04-25 2016-05-10 Hrl Laboratories, Llc III-Nitride insulating-gate transistors with passivation
US9583574B2 (en) * 2012-09-28 2017-02-28 Intel Corporation Epitaxial buffer layers for group III-N transistors on silicon substrates
WO2014057906A1 (ja) * 2012-10-11 2014-04-17 ローム株式会社 窒化物半導体装置およびその製造方法
CN103855001A (zh) * 2012-12-04 2014-06-11 中芯国际集成电路制造(上海)有限公司 晶体管及其制造方法
US10164038B2 (en) * 2013-01-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of implanting dopants into a group III-nitride structure and device formed
JP6260145B2 (ja) 2013-08-27 2018-01-17 富士電機株式会社 半導体装置の製造方法
US9214539B2 (en) * 2013-09-03 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gallium nitride transistor with a hybrid aluminum oxide layer as a gate dielectric
CN103531615A (zh) * 2013-10-15 2014-01-22 苏州晶湛半导体有限公司 氮化物功率晶体管及其制造方法
CN103594510A (zh) * 2013-11-26 2014-02-19 电子科技大学 一种源端场板高电子迁移率晶体管
DE112015005069T5 (de) * 2014-11-07 2017-07-20 Sumitomo Chemical Company, Limited Halbleiterwafer und Verfahren zum Prüfen eines Halbleiterwafers
JP6707837B2 (ja) * 2015-10-29 2020-06-10 富士通株式会社 半導体結晶基板、半導体装置、半導体結晶基板の製造方法及び半導体装置の製造方法
US10541323B2 (en) * 2016-04-15 2020-01-21 Macom Technology Solutions Holdings, Inc. High-voltage GaN high electron mobility transistors
US11101379B2 (en) * 2016-11-16 2021-08-24 Theregenis Of The University Of California Structure for increasing mobility in a high electron mobility transistor
JP6796467B2 (ja) * 2016-11-30 2020-12-09 住友化学株式会社 半導体基板
JP6859084B2 (ja) * 2016-11-30 2021-04-14 住友化学株式会社 半導体基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050164482A1 (en) * 2004-01-22 2005-07-28 Cree, Inc. Silicon Carbide on Diamond Substrates and Related Devices and Methods
JP2015513793A (ja) * 2012-02-23 2015-05-14 エピガン ナムローゼ フェンノートシャップ 改良された保護層を有しているｉｉｉ−ｎの積層を含んでいる素子および関連する製造方法
US20150060873A1 (en) * 2013-09-03 2015-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Crystalline Layer for Passivation of III-N Surface
JP2016207818A (ja) * 2015-04-21 2016-12-08 富士通株式会社 化合物半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2025506905A (ja) * 2022-03-03 2025-03-13 ジルトロニック アクチエンゲゼルシャフト Ｉｉｉ－ｖ族デバイスをその上に構築するための基板ウェハを製造するための方法、およびｉｉｉ－ｖ族デバイスをその上に構築するための基板ウェハ
JP7809826B2 (ja) 2022-03-03 2026-02-02 ジルトロニック アクチエンゲゼルシャフト Ｉｉｉ－ｖ族デバイスをその上に構築するための基板ウェハを製造するための方法、およびｉｉｉ－ｖ族デバイスをその上に構築するための基板ウェハ

Also Published As

Publication number Publication date
TW201830482A (zh) 2018-08-16
JP6868389B2 (ja) 2021-05-12
EP3564987A4 (en) 2020-08-19
CN110114862A (zh) 2019-08-09
WO2018123664A1 (ja) 2018-07-05
TWI772346B (zh) 2022-08-01
US11031249B2 (en) 2021-06-08
US20190318934A1 (en) 2019-10-17
EP3564987A1 (en) 2019-11-06

Similar Documents

Publication Publication Date Title
JP4530171B2 (ja) 半導体装置
US11594413B2 (en) Semiconductor structure having sets of III-V compound layers and method of forming
JP4525894B2 (ja) 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
JP4381380B2 (ja) 半導体装置及びその製造方法
CN103137681B (zh) 具有位于源极和漏极之间的岛状件的电路结构
US9548376B2 (en) Method of manufacturing a semiconductor device including a barrier structure
JP5099116B2 (ja) 化合物半導体装置とその製造方法
US8772831B2 (en) III-nitride growth method on silicon substrate
JP5099008B2 (ja) ＳｉＣ基板を用いた化合物半導体装置とその製造方法
CN107799583A (zh) 在异质基底上的第III 族氮化物缓冲层结构的p 型掺杂
US9312341B2 (en) Compound semiconductor device, power source device and high frequency amplifier and method for manufacturing the same
JP2013004735A (ja) 半導体装置及び半導体装置の製造方法
JP2007165431A (ja) 電界効果型トランジスタおよびその製造方法
KR102077674B1 (ko) 질화물 반도체 소자 및 그 제조 방법
US10461159B2 (en) Method of manufacturing semiconductor device and the semiconductor device
JP2017085058A (ja) 化合物半導体装置及びその製造方法
US20150287589A1 (en) Semiconductor device, nitride semiconductor wafer, and method for forming nitride semiconductor layer
US20240030329A1 (en) Semiconductor device and method for manufacturing the same
JP5746927B2 (ja) 半導体基板、半導体デバイスおよび半導体基板の製造方法
JP7120334B2 (ja) 半導体装置および半導体装置の製造方法
US11031249B2 (en) Electronic device with a gate insulating film and a cap layer of silicon nitride having crystallinity
JP2008226907A (ja) 窒化物半導体積層構造およびその形成方法、ならびに窒化物半導体素子およびその製造方法
WO2011105066A1 (ja) 半導体基板、半導体デバイスおよび半導体基板の製造方法
JP5917849B2 (ja) 半導体基板および電子デバイス
JP2008071877A (ja) ＧａＮ系半導体素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190823

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200915

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210316

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210412

R150 Certificate of patent or registration of utility model

Ref document number: 6868389

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350