[go: up one dir, main page]

TWI772346B - 半導體基板及電子裝置 - Google Patents

半導體基板及電子裝置 Download PDF

Info

Publication number
TWI772346B
TWI772346B TW106145060A TW106145060A TWI772346B TW I772346 B TWI772346 B TW I772346B TW 106145060 A TW106145060 A TW 106145060A TW 106145060 A TW106145060 A TW 106145060A TW I772346 B TWI772346 B TW I772346B
Authority
TW
Taiwan
Prior art keywords
layer
substrate
crystal layer
nitride crystal
thickness
Prior art date
Application number
TW106145060A
Other languages
English (en)
Other versions
TW201830482A (zh
Inventor
山本大貴
長田剛規
Original Assignee
日商住友化學股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商住友化學股份有限公司 filed Critical 日商住友化學股份有限公司
Publication of TW201830482A publication Critical patent/TW201830482A/zh
Application granted granted Critical
Publication of TWI772346B publication Critical patent/TWI772346B/zh

Links

Images

Classifications

    • H10P14/60—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10P14/24—
    • H10P14/2905—
    • H10P14/2921—
    • H10P14/3216—
    • H10P14/3248—
    • H10P14/3252—
    • H10P14/3416—
    • H10P14/3442—
    • H10P14/6334—
    • H10P14/6682—
    • H10P14/69433—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Chemical Kinetics & Catalysis (AREA)

Abstract

本發明之課題為提供一種覆蓋層，係在磊晶成長之結束階段中不會受到因氫環境所致之蝕刻之影響。

本發明之解決手段為提供一種半導體基板，係具有基板、由III族氮化物之單一或複數結晶層所構成之氮化物結晶層、及覆蓋層，其中，前述基板、前述氮化物結晶層、及前述覆蓋層之位置順序依序為前述基板、前述氮化物結晶層、前述覆蓋層，前述覆蓋層為具有結晶性之氮化矽層且具有5nm以上之厚度。又，提供一種半導體基板，其中，前述氮化物結晶層之與前述覆蓋層相接之層及其附近之層發揮作為場效電晶體之活性層之功能，前述覆蓋層為具有結晶性之氮化矽層，且具有將前述場效電晶體之閘極埋入之厚度以上之厚度。

Description

半導體基板及電子裝置
本發明係關於半導體基板及電子裝置。
例如，專利文獻1已揭示一種半導體裝置之製造方法，其目的在於防止由氮化物系半導體層之脫氮，並於高溫安定且有效地進行熱處理。該文獻中記載在n-GaN基板11上形成n-AlxGa1-xN層12後，於n-AlxGa1-xN層12摻雜雜質，藉由MOCVD法在n-AlxGa1-xN層12表面依序形成磊晶膜之由AlyGa1-yN所構成之第1覆蓋層2a、及由AlzGa1-zN所構成之第2覆蓋層2b，並形成被處理基板2。但Al組成比y大於Al組成比x且大於Al組成比z。
例如，專利文獻2揭示一種半導體裝置及其製造方法，其目的在於獲得兼具高耐壓及高電流之優異特性之具有異質接面之半導體裝置，該文獻中記載半導體裝置係具備：由GaN所構成之電子移動層3；由AlGaN所構成之電子供給層4，係設置於電子移動層3上並對2DEG供給電子；由無摻雜半導體所構成之第一覆蓋層5，係設置於電子供給層4上，並具有以包圍閘極電極11之方式開 口之開口部；及由n型半導體所構成之第二覆蓋層6，係僅設置於第一覆蓋層5上，在2DEG之電子移動方向中至少於較閘極電極下流側開口，並在2DEG之電子移動方向中具有開口寬度較前述第一覆蓋層5之開口部更寬之開口部；其中，以連續磊晶成長步驟生成由GaN所構成之電子移動層、由AlGaN所構成之電子供給層、第一覆蓋層、及第二覆蓋層。
該等專利文獻1、2中，為了減輕因半導體裝置製造過程中之退火等而產生之缺陷、或調整半導體裝置中的帶電位(band potential)，而在電子供給層(引用文獻1中的n-AlxGa1-xN層12、引用文獻2中的電子供給層4)上形成由AlGaN所構成之覆蓋層。
[先前技術文獻] [專利文獻]
專利文獻1：日本特開2015-46441號公報。
專利文獻2：日本特開2013-225621號公報。
本案發明人認知到上述覆蓋層的存在超越專利文獻1、2所記載之目的，並有助於保護磊晶成長過程中的通道形成層(引用文獻1中的n-GaN基板11及n-AlxGa1-xN層12、引用文獻2中的由GaN所構成之電子移動層3及由AlGaN所構成之電子供給層4)。
亦即，GaN、AlGaN、AlN等III族氮化物結晶層在以MOCVD(Metal Organic Chemical Vapor Deposition)法磊晶成長時，係伴隨著修復因氫蝕刻所致之缺陷而進行結晶成長。磊晶成長之成長溫度通常為1000℃左右之高溫，磊晶成長結束後，在將其降溫至600℃左右之階段中，磊晶成長表面會暴露於氫環境，因為該環境所致之蝕刻而有在磊晶基板產生缺陷之情形。以防止如此蝕刻所致之缺陷的產生之觀點而言，在磊晶成長層最表面形成覆蓋層有其意義。認為在覆蓋層為GaN、AlGaN時，有預測會因蝕刻而減少的厚度，而預先形成較所期望的厚度更厚之覆蓋層等方法。
然而，覆蓋層為GaN、AlGaN時，如專利文獻1等所記載，其厚度、組成會影響其後所形成之電晶體等半導體裝置之特性。因此較佳為盡可能精密控制覆蓋層之厚度、組成等。但在預測磊晶成長結束後之蝕刻而預先形成較厚的覆蓋層之方法中，係難以精密控制覆蓋層之厚度。
又，為了將覆蓋層用於控制電晶體等半導體裝置中的帶電位，其厚度之基板面內均一性係提高半導體裝置產率之重要要素。
再者，在電晶體等半導體裝置的開發中較佳為其設計自由度較高者，因此期望為提供多種覆蓋層，並對應設計多樣性之要求。
本發明之目的為提供覆蓋層之技術，該覆蓋 層係在磊晶成長之結束階段中不會受到因氫環境所致之蝕刻之影響、或該影響較為輕微者。又，本發明之目的為提供覆蓋層之技術，其可對應高的設計自由度之要求。再者，本發明之目的為提供覆蓋層之技術，其可實現基板面內的高的膜厚均一性。
為了解決上述課題，本發明之第1態樣中提供一種半導體基板，係具有基板、由III族氮化物之單一或複數結晶層所構成之氮化物結晶層、及覆蓋層，其中，前述基板、前述氮化物結晶層、及前述覆蓋層之位置順序依序為前述基板、前述氮化物結晶層、前述覆蓋層，前述覆蓋層為具有結晶性之氮化矽層且具有5nm以上之厚度。
又，本發明之第2態樣中提供一種半導體基板，係具有基板、由III族氮化物之單一或複數結晶層所構成之氮化物結晶層、及覆蓋層，前述基板、前述氮化物結晶層、及前述覆蓋層之位置順序依序為前述基板、前述氮化物結晶層、前述覆蓋層，前述氮化物結晶層之與前述覆蓋層相接之層及其附近之層發揮作為場效電晶體之活性層之功能，前述覆蓋層為具有結晶性之氮化矽層，且具有將前述場效電晶體之閘極埋入之厚度以上之厚度。
覆蓋層之厚度可設為5nm至550nm之範圍，較佳為10nm以上，更佳為20nm以上，又更佳為40nm以上。「具有結晶性」之概念除了包括如單晶或多晶這樣的原子或分子在三維空間中具有嚴密周期性之情形以外，也包 括即使不具有嚴密周期性但顯示一定程度的周期性之情形。例如包括電子束繞射影像中觀察到斑點(spot)圖案(空間構造之規律化)之情形。相反地，如在電子束繞射影像中僅觀察到光暈(halo)圖案這樣的無規律狀態(非晶質狀態)，則不被包含於「具有結晶性」之概念中。
前述氮化物結晶層具有與前述覆蓋層相接之元件形成層，前述元件形成層具有第1結晶層、及能帶間隙大於前述第1結晶層之第2結晶層，也可設為在前述第1結晶層及前述第2結晶層之異質界面附近生成2維載體氣體者。前述氮化物結晶層具有較前述元件形成層更位於前述基板側之緩衝層，前述緩衝層可產生消除前述元件形成層與前述基板間之應力的應力。前述基板為矽基板，且前述氮化物結晶層可具有反應抑制層，該反應抑制層係抑制矽原子與III族原子之反應。
本發明之第3態樣中提供一種電子裝置，係使用前述半導體基板，其中，前述電子裝置具有場效電晶體之閘極構造或連接至前述氮化物結晶層之配線構造，前述閘極構造或前述配線構造之高度小於前述覆蓋層之厚度。
前述基板可舉出矽基板、藍寶石基板、GaAs基板等，電子裝置可舉例如HEMT(High Electron Mobility Transistor)、HBT(Heterojunction Bipolar Transistor)、及LED(Light Emitting Diode)等。
100‧‧‧半導體基板
102‧‧‧基板
104‧‧‧反應抑制層
106‧‧‧緩衝層
106a‧‧‧第1層
106b‧‧‧第2層
106c‧‧‧二層積層
108‧‧‧元件形成層
112‧‧‧第1結晶層
114‧‧‧第2結晶層
120‧‧‧氮化物結晶層
140‧‧‧覆蓋層
200‧‧‧電子裝置
202‧‧‧2維電子氣體
204‧‧‧閘極絕緣膜
206‧‧‧閘極電極
208‧‧‧閘極覆蓋層
210‧‧‧側牆
212‧‧‧源極/汲極區域
300‧‧‧溝
第1圖係半導體基板100之剖面圖。
第2圖係電子裝置200之剖面圖。
第3圖係說明電子裝置200之製造步驟之剖面圖。
第4圖係說明電子裝置200之製造步驟之剖面圖。
第5圖係說明電子裝置200之製造步驟之剖面圖。
第6圖係表示基板面內的覆蓋層140(SiN膜)之膜厚分佈之圖。
第7圖係表示覆蓋層140(SiN膜)之電子束繞射影像之圖。
(實施形態1)
第1圖為本實施形態之檢査方法所使用之半導體基板100之剖面圖。半導體基板100係具有基板102、氮化物結晶層120、及覆蓋層140，基板102、氮化物結晶層120及覆蓋層140之位置順序依序為基板102、氮化物結晶層120、覆蓋層140。氮化物結晶層120係由III族氮化物之單一或複數結晶層所構成。氮化物結晶層120例如具有反應抑制層104、緩衝層106、及元件形成層108。
基板102係支撐氮化物結晶層120及覆蓋層140之支撐基板。基板102之材料較佳為矽，但不限於此。基板102之材料可舉例如藍寶石、GaAs結晶等。使用矽基板作為基板102時，可降低材料價格，並可利用以往矽製 程所使用之半導體製造裝置。藉此可提高成本競爭力。再者，使用矽基板作為基板102，藉此可價廉且工業性地利用直徑150mm以上之大型基板。
基板102為矽基板時，反應抑制層104係抑制該矽基板所含之矽原子與緩衝層106等所含之III族原子之反應。位於反應抑制層104的上層之氮化物結晶層為AlGaN、GaN等GaN系半導體層時，可防止該GaN系半導體層所含之Ga原子與矽原子之合金化。反應抑制層104可舉出AlzGa1-zN(0.9≦z≦1)，具代表性者可舉出AlN層。藉由反應抑制層104可保護基板102表面，並確實地支撐上層。又，反應抑制層104可形成結晶層之初期核，該結晶層之初期核係形成於基板102上。反應抑制層104之厚度可設為30nm以上300nm以下。
緩衝層106係較元件形成層108更位於基板102側，並且會產生消除元件形成層108與基板102間之應力的應力。緩衝層106例如具有二層積層106c重複積層而成之多層積層構造，該二層積層106c係由第1層106a及第2層106b所構成。藉由如此多層積層構造而產生壓縮應力，其結果緩衝層106發揮作為降低半導體基板100整體的翹曲之應力產生層的功能。緩衝層106還發揮作為使基板102與元件形成層108間電性絕緣之絕緣層的功能。
第1層106a係例如由整體(bulk)結晶中的晶格常數為a1之III族氮化物結晶所構成，第2層106b係例如由整體結晶中的晶格常數為a2(a1<a2)之III族氮化物 結晶所構成。二層積層106c之重複數例如可設為2至500。積層多個二層積層106c，藉此可增大緩衝層106所產生之壓縮應力。又，可藉由二層積層106c之積層數而容易地控制緩衝層106所產生之壓縮應力的大小。再者，藉由積層多個二層積層106c而可更提高第1層106a所致之耐電壓的提升。
本實施形態中雖舉例重複積層複數個二層積層106c所構成之緩衝層106，但二層積層106c亦可不重複積層複數個，此時係以單一的二層積層106c構成緩衝層106。緩衝層106可設為下述構造：除了第1層106a及第2層106b以外更含有整體結晶中的晶格常數為a3(a2<a3)之第3結晶層之三層積層所構成之構造。或者，可設為整體結晶中的晶格常數隨著從基板102的附近遠離而連續性或階段狀增大之分級(graded)結晶層。再者，可設為重複積層複數個三層積層或分級結晶層之多層積層構造。
第1層106a可例示AlqGa1-qN(0.9≦q≦1)，第2層106b可例示AlpGa1-pN(0≦p≦0.3)。第1層106a之厚度可設為1nm以上且20nm以下，較佳為超過5.0nm且未達20nm。第2層106b之厚度可設為5nm以上且300nm以下，較佳為10nm以上且300nm以下。
元件形成層108係與覆蓋層140相接者，例如具有第1結晶層112及第2結晶層114。於元件形成層108可形成電晶體、LED(light emitting diode)等任意元件。第2結晶層114之能帶間隙可大於第1結晶層112之能帶 間隙，此時在第1結晶層112及第2結晶層114之異質界面附近生成2維載體氣體。此時可形成以該異質界面之2維載體(電子)氣體作為通道之HEMT(High Electron Mobility Transistor)。第2結晶層114可在與第1結晶層112相接的同時，對第1結晶層112進行晶格匹配或擬晶格匹配。
第1結晶層112例如為AlxGa1-xN(0≦x<1)層，具體而言可舉出GaN層。第1結晶層112之厚度可在200至2000nm之範圍進行選擇，例如可設為800nm。
第2結晶層114例如為AlyGa1-yN(0<y≦1，x<y)層，具體而言為AlyGa1-yN(0.1<y≦0.3)層，例如可舉出Al0.25Ga0.75N。第2結晶層114之厚度可在10至100nm之範圍進行選擇，例如可設為25nm。
覆蓋層140係具有結晶性之氮化矽層，且具有5nm以上之厚度。覆蓋層140之厚度可設為5至550nm之範圍，較佳為10nm以上，更佳為20nm以上，又更佳為40nm以上。
藉由使覆蓋層140為氮化矽層，而可設為不受在磊晶成長之結束階段中之氫環境蝕刻之影響、或減輕該影響者。又，藉由使覆蓋層140為氮化矽層，而除了提供GaN系覆蓋層以外還可提供多種覆蓋層，可提高裝置設計自由度。又，藉由使覆蓋層140具有結晶性且具有5nm以上之厚度，而可提高覆蓋層140厚度之基板面內均一性。
又，覆蓋層140存在結晶性是指覆蓋層140之結晶構造規律化之意，推測認定此係覆蓋層140在膜成長過程為熱平衡狀態。與在非熱平衡狀態下成長之非晶質膜相異，在熱平衡狀態下之膜成長對於成長參數較不敏感，容易保持膜成長之均一性。因此覆蓋層140厚度之面內均一性提高，結果可期待提高裝置製作中的產率等較佳效果。
在此，「具有結晶性」之概念中除了包括如單晶或多晶這樣的原子或分子在三維空間中具有嚴密周期性之情形以外，也包括即使不具有嚴密周期性但顯示一定程度的周期性之情形。例如包括電子束繞射影像中觀察到斑點圖案(空間構造之規律化)之情形。相反地，如在電子束繞射影像中僅觀察到光暈圖案這樣的無規律狀態(非晶質狀態)則不被包含於「具有結晶性」之概念中。
反應抑制層104、緩衝層106、元件形成層108等氮化物結晶層120可使用一般的MOCVD(Metal Organic Chemical Vapor Deposition)法形成。例如以MOCVD法形成之層為AlN層、AlGaN層及GaN層時，可使用三甲基鋁(Al(CH3)3)及三甲基鎵(Ga(CH3)3)作為III族原料氣體，並可使用氨(NH3)作為氮原料氣體。成長溫度可在1100℃至1260℃之範圍進行選擇，V族原料氣體相對於III族原料氣體之流量比V/III比可在160至5000之範圍進行選擇。所形成之層之厚度例如可由預備實驗所得之成長速度計算出對應設計厚度之成長時間，並藉由成長時間控 制厚度。
覆蓋層140例如可使用熱CVD(Thermal Chemical Vapor Deposition)法形成。可使用例如矽烷(SiH4)或二矽烷(Si2H6)作為Si原料氣體，並使用氨(NH3)作為氮原料氣體。成長溫度可在1000至1260℃之範圍進行選擇。所形成之層之厚度例如可由預備實驗所得之成長速度計算出對應設計厚度之成長時間，並藉由成長時間控制厚度。上述MOCVD或熱CVD中，除了原料氣體以外亦可使用載體氣體，載體氣體可舉出氫氣、氮氣。
於與覆蓋層140相接之元件形成層108形成場效電晶體時，亦即在第1結晶層112及第2結晶層114之異質界面形成2維載體氣體並且該等結晶層發揮作為電晶體之活性層之功能時，覆蓋層140可為具有結晶性之氮化矽層，且具有將場效電晶體之閘極埋入之厚度以上之厚度。
(實施形態2)
第2圖為於實施形態1所說明之半導體基板100形成有場效電晶體之電子裝置200之剖面圖。電子裝置200係形成於具有基板102、緩衝層106、第1結晶層112、第2結晶層114、及覆蓋層140之半導體基板，並具有場效電晶體之閘極構造或連接至氮化物結晶層120(尤其是形成2維電子氣體202之第1結晶層112及第2結晶層114、以及其界面)之配線構造，閘極構造或配線構造之高度小於覆 蓋層140之厚度。又，連接不僅包括機械性連接、物理性連接，亦包括電性連接。
亦即，電子裝置200之場效電晶體係具有閘極絕緣膜204、閘極電極206、閘極覆蓋層208、側牆210、及源極/汲極區域212，並且屬於閘極構造之閘極絕緣膜204及閘極電極206之合計高度h小於覆蓋層140之厚度d。此係以與閘極構造之對比而相對地規定覆蓋層140之厚度，並發揮與實施形態1相同之效果。又，本實施形態中，使覆蓋層140之厚度d為閘極構造之高度h以上，藉此使覆蓋層140發揮作為層間絕緣層之功能，且可容易使電晶體形成後之層間膜平坦化。其結果可期待下述效果：形成於上層之配線層、第2層間絕緣層、第3配線層……等之形成變容易。微細化有所進行時，其效果更為顯著，故認為其重要度增加。
第3圖至第5圖係說明電子裝置200之製造步驟之剖面圖。如第3圖所示，以與實施形態1所說明之方法相同的方法形成具有基板102、緩衝層106、第1結晶層112、第2結晶層114、及覆蓋層140之半導體基板。在此，覆蓋層140之厚度設為d。在第1結晶層112與第2結晶層114之界面形成有2維電子氣體202。
如第4圖所示，於覆蓋層140形成溝300，並形成會成為閘極電極206及閘極覆蓋層208之被膜後，將其圖案化而形成閘極電極206及閘極覆蓋層208。
如第5圖所示，將閘極覆蓋層208使用來作 為遮罩而蝕刻溝300底部之覆蓋層140，形成會成為側牆210之被膜後，將其異向性蝕刻而形成側牆210。
將閘極覆蓋層208及側牆210使用來作為遮罩，並藉由例如離子注入法而於溝300底部之第1結晶層112及第2結晶層114形成源極/汲極區域212。由以上方式形成第2圖之電子裝置200。
(實施例)
使用以(111)面為主面之直徑150mm之Si晶圓作為基板102，形成反應抑制層104、緩衝層106及元件形成層108。形成設計厚度150至160nm之AlN層作為反應抑制層104。將由設計厚度5nm之AlN層(第1層106a)及設計厚度28nm之AlGaN層(第2層106b)所構成之AlN/AlGaN積層構造(二層積層106c)重複積層而形成作為緩衝層106。形成設計厚度800nm之GaN層(第1結晶層112)及設計厚度25nm之AlGaN層(第2結晶層114)作為元件形成層108。AlGaN層(第2結晶層114)之Al組成設為0.25。又，形成厚度110nm之Si3N4層作為覆蓋層140。
反應抑制層104、緩衝層106及元件形成層108(AlN層、AlGaN層及GaN層)之形成係使用MOCVD法，使用三甲基鋁及三甲基鎵作為III族原料氣體，使用氨作為氮原料氣體。成長溫度設為1100至1260℃之範圍。V族原料氣體相對於III族原料氣體之流量比V/III比係在160至3700之範圍選擇。由於從預備實驗所得之成長速度 計算出成長時間，並藉由該成長時間控制各層厚度，故各層實際厚度與設計厚度相異。
覆蓋層140(Si3N4層)之形成係使用熱CVD法，使用矽烷作為Si原料氣體，使用氨作為氮原料氣體。成長溫度設為1000至1260℃之範圍。
第6圖係表示基板面內之覆蓋層140之膜厚分佈之圖。直徑150mm之基板全面之厚度為108.6±10.9nm之範圍，可知膜厚均一性良好。
第7圖係表示覆蓋層140之電子束繞射影像之圖。未觀測到光暈圖案且觀測到多數個斑點(明亮點)，由此可知能觀察到構造之周期性，且規律化有所進行。
100‧‧‧半導體基板
102‧‧‧基板
104‧‧‧反應抑制層
106‧‧‧緩衝層
106a‧‧‧第1層
106b‧‧‧第2層
106c‧‧‧二層積層
108‧‧‧元件形成層
112‧‧‧第1結晶層
114‧‧‧第2結晶層
120‧‧‧氮化物結晶層
140‧‧‧覆蓋層

Claims (7)

  1. 一種半導體基板，係具有基板、由III族氮化物之單一或複數結晶層所構成之氮化物結晶層、及覆蓋層，其中，前述基板、前述氮化物結晶層、及前述覆蓋層之位置順序依序為前述基板、前述氮化物結晶層、前述覆蓋層，前述覆蓋層為具有結晶性之無摻雜氮化矽層且具有5nm以上之厚度。
  2. 一種半導體基板，係具有基板、由III族氮化物之單一或複數結晶層所構成之氮化物結晶層、及覆蓋層，其中，前述基板、前述氮化物結晶層、及前述覆蓋層之位置順序依序為前述基板、前述氮化物結晶層、前述覆蓋層，前述氮化物結晶層之與前述覆蓋層相接之層及其附近之層發揮作為場效電晶體之活性層之功能，前述覆蓋層為具有結晶性之氮化矽層，且具有將前述場效電晶體之閘極埋入之厚度以上之厚度。
  3. 如申請專利範圍第2項所記載之半導體基板，其中，前述氮化物結晶層具有與前述覆蓋層相接之元件形成層，前述元件形成層具有第1結晶層、及能帶間隙大於前述第1結晶層之第2結晶層，在前述第1結晶層及前述第2結晶層之異質界面附近生成2維載體氣體。
  4. 如申請專利範圍第3項所記載之半導體基板，其中，前 述氮化物結晶層具有較前述元件形成層更位於前述基板側之緩衝層，前述緩衝層係產生消除前述元件形成層與前述基板間之應力的應力。
  5. 如申請專利範圍第4項所記載之半導體基板，其中，前述基板為矽基板，前述氮化物結晶層具有反應抑制層，該反應抑制層係抑制矽原子與III族原子之反應。
  6. 一種電子裝置，係使用申請專利範圍第1項所記載之半導體基板而成者，其中，前述電子裝置具有場效電晶體之閘極構造或連接至前述氮化物結晶層之配線構造，前述閘極構造或前述配線構造之高度小於前述覆蓋層之厚度。
  7. 一種電子裝置，係使用申請專利範圍第2至5項中任一項所記載之半導體基板而成者，其中，前述電子裝置具有場效電晶體之閘極構造或連接至前述氮化物結晶層之配線構造，前述閘極構造或前述配線構造之高度小於前述覆蓋層之厚度。
TW106145060A 2016-12-27 2017-12-21 半導體基板及電子裝置 TWI772346B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-252382 2016-12-27
JP2016252382A JP6868389B2 (ja) 2016-12-27 2016-12-27 半導体基板および電子デバイス

Publications (2)

Publication Number Publication Date
TW201830482A TW201830482A (zh) 2018-08-16
TWI772346B true TWI772346B (zh) 2022-08-01

Family

ID=62707472

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106145060A TWI772346B (zh) 2016-12-27 2017-12-21 半導體基板及電子裝置

Country Status (6)

Country Link
US (1) US11031249B2 (zh)
EP (1) EP3564987A4 (zh)
JP (1) JP6868389B2 (zh)
CN (1) CN110114862A (zh)
TW (1) TWI772346B (zh)
WO (1) WO2018123664A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114651092B (zh) * 2019-11-21 2024-08-23 日本碍子株式会社 13族元素氮化物结晶层、自立基板及功能元件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150060873A1 (en) * 2013-09-03 2015-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Crystalline Layer for Passivation of III-N Surface
JP2015513793A (ja) * 2012-02-23 2015-05-14 エピガン ナムローゼ フェンノートシャップ 改良された保護層を有しているｉｉｉ−ｎの積層を含んでいる素子および関連する製造方法
JP2016207818A (ja) * 2015-04-21 2016-12-08 富士通株式会社 化合物半導体装置及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7033912B2 (en) * 2004-01-22 2006-04-25 Cree, Inc. Silicon carbide on diamond substrates and related devices and methods
JP5991000B2 (ja) 2012-04-23 2016-09-14 三菱電機株式会社 半導体装置およびその製造方法
US9337332B2 (en) * 2012-04-25 2016-05-10 Hrl Laboratories, Llc III-Nitride insulating-gate transistors with passivation
US9583574B2 (en) * 2012-09-28 2017-02-28 Intel Corporation Epitaxial buffer layers for group III-N transistors on silicon substrates
WO2014057906A1 (ja) * 2012-10-11 2014-04-17 ローム株式会社 窒化物半導体装置およびその製造方法
CN103855001A (zh) * 2012-12-04 2014-06-11 中芯国际集成电路制造(上海)有限公司 晶体管及其制造方法
US10164038B2 (en) * 2013-01-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of implanting dopants into a group III-nitride structure and device formed
JP6260145B2 (ja) 2013-08-27 2018-01-17 富士電機株式会社 半導体装置の製造方法
US9214539B2 (en) * 2013-09-03 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gallium nitride transistor with a hybrid aluminum oxide layer as a gate dielectric
CN103531615A (zh) * 2013-10-15 2014-01-22 苏州晶湛半导体有限公司 氮化物功率晶体管及其制造方法
CN103594510A (zh) * 2013-11-26 2014-02-19 电子科技大学 一种源端场板高电子迁移率晶体管
WO2016072521A1 (ja) * 2014-11-07 2016-05-12 住友化学株式会社 半導体基板および半導体基板の検査方法
JP6707837B2 (ja) * 2015-10-29 2020-06-10 富士通株式会社 半導体結晶基板、半導体装置、半導体結晶基板の製造方法及び半導体装置の製造方法
US10541323B2 (en) * 2016-04-15 2020-01-21 Macom Technology Solutions Holdings, Inc. High-voltage GaN high electron mobility transistors
US11101379B2 (en) * 2016-11-16 2021-08-24 Theregenis Of The University Of California Structure for increasing mobility in a high electron mobility transistor
JP6859084B2 (ja) * 2016-11-30 2021-04-14 住友化学株式会社 半導体基板
JP6796467B2 (ja) * 2016-11-30 2020-12-09 住友化学株式会社 半導体基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015513793A (ja) * 2012-02-23 2015-05-14 エピガン ナムローゼ フェンノートシャップ 改良された保護層を有しているｉｉｉ−ｎの積層を含んでいる素子および関連する製造方法
US20150060873A1 (en) * 2013-09-03 2015-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Crystalline Layer for Passivation of III-N Surface
JP2016207818A (ja) * 2015-04-21 2016-12-08 富士通株式会社 化合物半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN110114862A (zh) 2019-08-09
US20190318934A1 (en) 2019-10-17
JP6868389B2 (ja) 2021-05-12
EP3564987A1 (en) 2019-11-06
JP2018107290A (ja) 2018-07-05
TW201830482A (zh) 2018-08-16
WO2018123664A1 (ja) 2018-07-05
US11031249B2 (en) 2021-06-08
EP3564987A4 (en) 2020-08-19

Similar Documents

Publication Publication Date Title
JP4530171B2 (ja) 半導体装置
EP2117040B1 (en) Compound semiconductor device and process for producing the same
US10020361B2 (en) Circuit structure having islands between source and drain and circuit formed
US9548376B2 (en) Method of manufacturing a semiconductor device including a barrier structure
JP4381380B2 (ja) 半導体装置及びその製造方法
JP5533661B2 (ja) 化合物半導体装置及びその製造方法
JP5099008B2 (ja) ＳｉＣ基板を用いた化合物半導体装置とその製造方法
JP2005158889A (ja) 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
US20100301393A1 (en) Field effect transistor and manufacturing method therefor
JP2007165431A (ja) 電界効果型トランジスタおよびその製造方法
US20140167057A1 (en) REO/ALO/AlN TEMPLATE FOR III-N MATERIAL GROWTH ON SILICON
US20200027745A1 (en) Control of current collapse in thin patterned gan
JP2005158846A (ja) 半導体素子形成用板状基体及びその製造方法
TWI772346B (zh) 半導體基板及電子裝置
CN114080692A (zh) 三族氮基半导体晶圆
Miyoshi et al. MOVPE growth and characterization of high-Al-content AlGaN/GaN heterostructures on 100-mm-diameter sapphire substrates
CN116525668A (zh) 半导体装置以及半导体装置的制造方法
TWI768222B (zh) 半導體裝置及其製造方法
WO2011105066A1 (ja) 半導体基板、半導体デバイスおよび半導体基板の製造方法
CN115513277A (zh) 半导体装置以及半导体装置的制造方法