JP2013004735A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】窒化物半導体装置の、ソース・ドレイン間のオン抵抗を低減する。
【解決手段】ソース・ドレイン間を走行する窒化物半導体層と下地となる窒化物半導体層の間に、両窒化物半導体層より電子親和力が大きく、下地となる窒化物半導体よりも格子定数の大きい材料を形成する。その結果、ゲート電圧の印加によりゲート絶縁膜の下方に形成されるチャネルと、ゲート部以外で形成される二次元電子ガスを、深さ方向において近づけることができ、オン抵抗の低減が可能となる。
【選択図】図３

Description

本発明は、半導体装置に関し、特に窒化物半導体を用いたノーマリオフＭＩＳ型電界効果トランジスタと、その製造方法に関する。

パワーエレクトロニクス用半導体装置や高周波増幅装置には、パワー半導体素子が用いられている。パワー半導体素子には、低いオン抵抗と高い耐圧動作が求められる。該電気特性を得るため、従来のシリコンに換わる素子材料として、より大きなバンドギャップを持つ窒化物半導体が用いられる。例として特開２０１０−１０９０８６号公報に、ｐ型窒化物半導体の第１の半導体層と、前記第１の半導体層上に設けられたアンドープ窒化物半導体の第２の半導体層と、前記第２の半導体層上に選択的に設けられたアンドープまたはｎ型窒化物半導体の第３の半導体層と、前記第３の半導体層上に設けられた第１の主電極と、前記第３の半導体層上に設けられた第２の主電極と、前記第２の半導体層上に設けられた絶縁膜と、前記絶縁膜上に設けられた制御電極と、を備え、前記第３の半導体層のバンドギャップは、前記第２の半導体層のバンドギャップよりも大きく、前記制御電極は、前記第１の主電極と前記第２の主電極との間に位置することを特徴とする窒化物半導体素子が開示されている。

図１は、特開２０１０−１０９０８６号公報の窒化物を用いたＭＩＳ型電界効果トランジスタの構造断面図である。このＭＩＳ型電界効果トランジスタ４４０は、第１の半導体層である下地層４０１と、第２の半導体層である電子走行層４０２と、第３の半導体層である電子供給層４０３と、第一の主電極であるソース電極４０４と、第二の主電極であるドレイン電極４０５と、ゲート絶縁膜４０６と、制御電極であるゲート電極４０７を備える。

下地層４０１は、ｐ型に添加された窒化物半導体のｐ−ＧａＮである。電子走行層４０２は、下地層４０１の上方に形成された、アンドープ窒化物半導体のｉ−ＧａＮである。電子供給層４０３は、電子走行層４０２の上方に形成された、アンドープ窒化物半導体であるｉ−ＡｌＧａＮである。電子供給層４０３の上にソース電極４０４、及びドレイン電極４０５が形成されている。ソース電極４０４とドレイン電極４０５の間に、電子供給層４０３の存在しない領域を形成し、その領域にゲート絶縁膜４０６、及びゲート絶縁膜４０６の上にゲート電極４０７が形成されている。このＭＩＳ型電界効果トランジスタ４４０の特徴として、電子供給層４０３／電子走行層４０２ヘテロ界面にはピエゾ効果及び分極による二次元電子ガスが形成され、オン抵抗を低減することができることが挙げられる。また、ゲート領域には電子供給層４０３が存在しないため、ピエゾ効果及び分極による二次元電子ガスが形成されず、ノーマリオフ特性が実現できる。

特開２０１０−１０９０８６号公報

特開２０１０−１０９０８６号公報にて開示されている、窒化物半導体を用いたＭＩＳ型電界効果トランジスタ４４０を作製する場合、電子供給層４０３は、ゲート領域を除いた領域で形成されなければならない。この様な電子供給層を形成するためには二通りの方法が考えられる。

ひとつの方法は、電子供給層４０３を、ゲート領域を除いた箇所のみに、選択的に成膜する方法である。この方法では、ＭＩＳ型電界効果トランジスタ４４０の構造を正確に作製することが可能となるが、エピタキシャル成長を、電子走行層４０２までと電子供給層４０３以降の層の二度実行する必要がある。その結果、装置作製に要する時間が、通常のＭＩＳ型電界効果トランジスタ作製に比べより多く必要となり、量産を前提とした工程としては製造効率の点で疑問が残る。また、二度目の成長工程においては成長させない領域であるゲート領域をシリコン酸化膜などのマスク材料で保護する必要が有り、求められる結晶性や不純物濃度の達成が困難である。更に再成長界面では、欠陥の形成や不純物の取り込みが起こるため、電子供給層４０３／電子走行層４０２へテロ界面における二次元電子ガスの移動度が低下し、その結果オン抵抗が高くなる原因となる。またこの形成方法は、欠陥準位や不純物準位の応答による電流コラプスを代表とする半導体装置の動作を不安定にさせる原因となる問題を引き起こし、その結果製品の歩留まりを悪化させる可能性がある。

もうひとつの方法は、全ての半導体層を一度に成膜し、その後リセスエッチングを実行する方法である。この方法は、最上層である電子供給層４０３までを連続でエピタキシャル成長できるため、良好な結晶性が達成できる。しかし本方法においては、有効なリセスストッパがないため、リセスエッチングの深さ方向の制御が困難である。

結果として、図２に示すように、電子供給層４０３の下に形成した電子走行層４０２の一部を除去した構造になる可能性がある。ここで図２は、窒化物半導体を用いたＭＩＳ型電界効果トランジスタ４５０の断面図である。ＭＩＳ型電界効果トランジスタ４５０では、リセスエッチングにより、リセス底面が、電子供給層４０３／電子走行層４０２界面よりも下にある。図２は、リセス底面の位置以外は図１と同様の材料、及び構成であるのでここでは説明を省略する。図２に示す様な構造となる場合、リセスエッチングを行ったゲート領域以外は、電子供給層４０３／電子走行層４０２ヘテロ界面を、二次元電子ガスをキャリアとした電流が流れる。一方、ゲート領域では電子走行層４０２内であるリセス底面を流れることになる。本構造の場合、ゲート領域とゲート領域以外とは、深さ方向において電子の流れる位置が異なっている。よってゲート領域とゲート領域以外の間の抵抗が高くなり、その結果、本構造を持つＭＩＳ型電界効果トランジスタ４５０のオン抵抗は高くなってしまう。

以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る窒化物半導体装置（１００、２００，３００）は、窒化物半導体である下地層（１３、２５、３７）と、下地層（１３、２５、３７）の上方に設けられる窒化物半導体である第二電子走行層（１４、２６、３８）と、第二電子走行層（１４、２６、３８）の上方に設けられる、窒化物半導体である第一電子走行層（１５、２７、３９）と、第一電子走行層（１５、２７、３９）の上方に設けられる、窒化物半導体である電子供給層（１６、２８，２９，４０）と、電子供給層（１６、２８，２９，４０）及び第一電子走行層（１５、２７、３９）内に設けられるゲート領域（１０１、２０１、３０１）と、ゲート領域（１０１、２０１、３０１）に設けられるゲート絶縁膜（１８、３１、４２）と、ゲート絶縁膜（１８、３１、４２）の上方に設けられるゲート電極（１９、３２）とを備える。ここで、第二電子走行層（１４、２６、３８）の格子定数は、下地層（１３、２５、３７）の格子定数よりも大きい。

また、本発明に係る窒化物半導体装置（１００、２００，３００）は、窒化物半導体装置の基板（１０，２２）の上方に、窒化物半導体である下地層（１３、２５、３７）を設ける工程と、下地層（１３、２５、３７）の上方に、窒化物半導体である第二電子走行層（１４、２６、３８）を設ける工程と、第二電子走行層（１４、２６、３８）の上方に、窒化物半導体である第一電子走行層（１５、２７、３９）を設ける工程と、第一電子走行層（１５、２７、３９）の上方に、窒化物半導体である電子供給層（１６、２８，２９，４０）を設ける工程と、窒化物半導体装置（１００、２００，３００）を印加電圧により制御するゲート領域（１０１、２０１、３０１）を、エッチングすることにより形成する工程を備える。

本発明によれば、窒化物半導体装置である電界効果トランジスタの電気特性において、求められる良好な半導体膜の結晶性と、量産に耐えうる簡便な工程を有し、更にノーマリオフ特性を維持しながら、その半導体装置のオン抵抗を低減することが可能となる。

図１は、特開２０１０−１０９０８６号公報の、窒化物を用いたＭＩＳ型電界効果トランジスタ４４０の模式的断面図である。 図２は、リセス底面が、電子供給層４０３／電子走行層４０２界面よりも下にある場合の、従来技術による、窒化物半導体を用いたＭＩＳ型電界効果トランジスタ４５０の断面図である。 図３は、本発明の第一実施形態に係る、窒化物半導体装置１００の構造を例示する断面図である。 図４は、本発明の第二実施形態に係る、窒化物半導体装置２００の構造を例示する断面図である。 図５Ａは、従来の技術である電子走行層４０２が単層であり且つリセス底面が電子走行層４０２内に有る場合の、伝導帯の底Ｅ_ｃを示すバンド図と、二次元電子ガスの電子密度を示すグラフである。 図５Ｂは、電子走行層を二層とし、且つリセス底面が第一電子走行層内に有る場合の、伝導帯の底Ｅ_ｃを示すバンド図と二次元電子ガスの電子密度を示すグラフである。 図５Ｃは、図５Ａと図５Ｂで示した伝導帯の底を示すバンド図と、二次元電子ガスの電子密度を重ねて示すグラフである。 図６は、本発明の第三実施形態に係る、窒化物半導体装置３００の構造を例示する断面図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

〔第一実施形態〕
以下に、図面を参照して、本実施形態の窒化物半導体を用いた半導体装置１００の構成について説明を行う。

図３は、本実施形態の、窒化物半導体を用いた半導体装置１００の構造を例示する断面図である。図３における半導体装置１００はＭＩＳ型電界効果トランジスタである。図３を参照すると、半導体装置１００は、基板１０、核形成層１１、バッファ層１２、下地層１３、第二電子走行層１４、第一電子走行層１５、電子供給層１６、半導体表面保護膜１７、ゲート絶縁膜１８、ゲート電極１９、ソース電極２０、ドレイン電極２１を備える。

本実施形態では基板１０としてシリコンを用いる。但し、用途に応じて、例えばＧａＮ基板、ＡｌＮ基板、サファイア基板、ＳｉＣ基板など他の材料を用いることができる。

本実施形態では、核形成層１１としてＡｌＮを用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択することができる。また、例えば基板にＧａＮを用いる場合など、必要がなければ核形成層の形成を省略することができる。

本実施形態では、バッファ層１２としてＡｌＮ／ＧａＮ超格子を用いる。但し、核形成層と同様に、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択、及びバッファ層の形成を省略することができる。

本実施形態では、下地層１３としてＡｌ_０．０７Ｇａ_０．９３Ｎを用いる。但し、用途に応じて、例えばＧａＮ、ＡｌＮ、ＩｎＮ、及びそれらの混晶など他の材料や組成比、及び所望の膜厚を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。例えば、ｎ型不純物として、シリコン、硫黄、セレンなどが挙げられ、またｐ型不純物として、ベリリウム、マグネシウムなどが挙げられる。

また、本発明では、下地層の面内方向の格子定数が、下地層の上方に形成される半導体層に引き継がれるとする。すなわち、下地層より上方に、下地層よりも格子定数の大きい半導体層が形成される場合には、その下地層より上方に形成される半導体層には圧縮歪が加わる。本実施形態の下地層よりも格子定数の大きい材料としては、例えば、Ｉｎ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）、下地層よりもＡｌ組成比の低いＡｌＧａＮ、ＩｎＡｌＮなどが挙げられる。一方で、下地層より上方に、下地層よりも格子定数の小さい半導体層が形成される場合には、その下地層より上方に形成される半導体層には引っ張り歪が生じる。本実施形態の下地層よりも格子定数の小さい材料としては、例えば、下地層よりもＡｌ比の高いＡｌＧａＮ、高Ａｌ組成比のＩｎＡｌＮなどが挙げられる。

本実施形態では、第二電子走行層１４としてＩｎ_０．１Ｇａ_０．９Ｎを用いる。但し、用途に応じて、例えばＧａＮ、ＡｌＮ、ＩｎＮ、及びそれらの混晶など、他の材料や所望の組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。例えば、ｎ型不純物として、シリコン、硫黄、セレンなどが挙げられ、またｐ型不純物として、ベリリウム、マグネシウムなどが挙げられる。ただし、第二電子走行層１４は電子が走行するため、多量の不純物を添加した場合クーロン散乱により移動度が低下するという問題がある。よって第二電子走行層１４への不純物の添加は１×１０^１７ｃｍ^−３以下が好ましい。

また、第二電子走行層１４の格子定数は、下地層１３よりも大きい。すなわち、第二電子走行層１４には圧縮歪が加わっている。この圧縮歪を緩和させないためには、第二電子走行層１４の膜厚は、転移が増加する臨界膜厚以下であることが望ましい。

また、第二電子走行層１４の電子親和力は、下地層１３、及び第一電子走行層１５の電子親和力よりも大きいことが望ましい。

また、第二電子走行層１４は、第二電子走行層１４の上部に形成された半導体層のエッチングで使われるエッチャントに反応しない、若しくはエッチング速度が、エッチングで除去する上部材料のエッチング速度に比べて十分に遅いことが望ましい。

また、第二電子走行層１４を多層構造とすることも可能である。第二電子走行層１４を多層構造とする場合は、少なくとも一層以上の材料の電子親和力が、下地層１３、及び第一電子走行層１５の電子親和力よりも大きいことが望ましい。更に、少なくとも一層以上の材料の格子定数は、下地層１３の格子定数よりも大きいことが望ましい。

本実施形態では、第一電子走行層１５としてＧａＮを用いる。但し、用途に応じて、例えばＡｌＮ、ＩｎＮ、及びそれらの混晶など、他の材料や組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。例えば、ｎ型不純物として、シリコン、硫黄、セレンなどが挙げられ、またｐ型不純物として、ベリリウム、マグネシウムなどが挙げられる。ただし、第一電子走行層１５は電子が走行するため、多量の不純物を添加した場合クーロン散乱により移動度が低下するという問題がある。よって第一電子走行層１５への不純物の添加は１×１０^１７ｃｍ^−３以下が好ましい。

また、本実施形態の第一電子走行層１５の格子定数は、下地層１３の格子定数よりも大きいことが望ましい。すなわち、第一電子走行層１５には圧縮歪が加わっている。この圧縮歪を緩和させないためには、第一電子走行層１５の膜厚は転移が増加する臨界膜厚以下であることが望ましい。

また、第一電子走行層１５の電子親和力は、下地層１３、及び電子供給層１６の電子親和力よりも大きいことが望ましい。

また、第一電子走行層１５を多層構造とすることも可能である。第一電子走行層１５を多層構造とする場合は、少なくとも一層以上の材料の格子定数は、下地層１３の格子定数よりも大きいことが望ましい。更に、少なくとも一層以上の材料の電子親和力が、下地層１３、及び電子供給層１６の電子親和力よりも大きいことが望ましい。

本実施形態では、電子供給層１６としてＡｌ_０．２２Ｇａ_０．７８Ｎを用いる。但し、用途に応じて、例えばＡｌＮ、ＩｎＮ、及びそれらの混晶など、他の材料や組成比を選択することができる。また、Ａｌ組成比の異なるＡｌ_xＧａ_１−ｘＮとＡｌ_ｙＧａ_１−ｙＮの積層構造のような多層構造とすることもできる。更に、用途に応じて、所望の不純物を添加することも可能である。例えば、ｎ型不純物として、シリコン、硫黄、セレンなどが挙げられ、またｐ型不純物として、ベリリウム、マグネシウムなどが挙げられる。

また、電子供給層１６の格子定数は、下地層１３よりも小さいことが望ましい。すなわち、電子供給層１６には引っ張り歪が加わっている。この引っ張り歪を緩和させないためには、電子供給層１６の膜厚は転移が増加する臨界膜厚以下であることが望ましい。

また、電子供給層１６の電子親和力は、第二電子走行層１４、及び第一電子走行層１５の電子親和力よりも小さいことが望ましい。

また、電子供給層１６は多層構造とすることも可能である。電子供給層１６を多層構造とする場合は、少なくとも一層以上の材料の電子親和力が、第二電子走行層１４、及び第一電子走行層１５の電子親和力よりも小さいことが望ましい。更に、少なくとも一層以上の材料の格子定数は、下地層１３よりも小さいことが望ましい。

本実施形態では、半導体保護膜１７としてＳｉＮを用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択することができる。また、用途に応じて複数の異なる材料を積層する多層構造とすることもできる。通常、半導体と接する半導体表面保護膜としては、半導体表面保護膜の禁制帯幅が、半導体表面保護膜と接する半導体の禁制帯幅よりも大きいこと、及び半導体表面保護膜の電子親和力が、半導体表面保護膜と接する半導体の電子親和力よりも小さいことが求められる。例えば、ＳｉＮの他に、ＳｉＯ_２、ＳｉＯＮ、ＳｉＯＣ、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＺｒＯ_２、有機膜等多くの絶縁性の材料が候補として挙げられる。但し、アクティブ領域の半導体表面保護膜は、電流コラプスを抑制するために、半導体表面保護膜と接する半導体との界面に形成される界面準位密度を小さくできる材料が望ましい。

本実施形態では、ゲート絶縁膜１８としてＡｌ_２Ｏ_３を用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択することができる。また、用途に応じて複数の異なる材料を積層する多層構造とすることもできる。通常、ゲート絶縁膜１８としては、ゲート絶縁膜１８の禁制帯幅が、ゲート絶縁膜１８と接する半導体の禁制帯幅よりも大きいこと、及びゲート絶縁膜１８の電子親和力が、ゲート絶縁膜１８と接する半導体の電子親和力よりも小さいことが求められる。例えば、Ａｌ_２Ｏ_３の他に、ＳｉＯ_２、ＳｉＯＮ、ＳｉＮ、ＨｆＯ_２、ＺｒＯ_２等多くの絶縁性の材料が候補として挙げられる。但し、ゲート電極に印加できる電圧、及び閾値電圧に影響を及ぼすため、絶縁性材料の絶縁耐圧、誘電率、及び膜厚を考慮して設計することが必要である。特に、本実施の形態のように、絶縁膜中に電界が形成される場合、閾値電圧がゲート絶縁膜厚に比例するため、設計により慎重な考慮が必要となる。

本実施形態では、ゲート電極１９としてＴｉＮを用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択することができる。また、用途に応じて複数の異なる材料を積層する多層構造とすることもできる。但し、ゲート電極材料が、ゲート電極１９と接する半導体保護膜１７、及びゲート絶縁膜１８と反応しない、若しくは反応し難いことが望ましい。例えば、ＴｉＮの他に、ホウ素やリン等を添加した多結晶シリコン、チタン、アルミニウム、ニッケル、及びそのシリコン化合物、窒素化合物などが、ゲート電極材料の候補として挙げられる。

本実施形態では、ソース電極２０、及びドレイン電極２１として、アルミニウムを用いる。但し、ソース電極２０、及びドレイン電極２１は、ソース電極２０、及びドレイン電極２１と接する半導体層とオーム性接触であればよい。特に、ソース電極２０、及びドレイン電極２１と接する半導体層に対して、結晶成長時、若しくは成長後のイオン注入等により、ｎ型への不純物添加が施されている場合は、多くの電極材料はオーム性接触となる。よってこの場合、幅広い材料の選択が可能となる。但し、ソース電極材料、及びドレイン電極材料が、ソース電極２０、及びドレイン電極２１と接する半導体保護膜等と反応しない、若しくは反応し難いことが望ましい。例えば、アルミニウムの他に、チタン、モリブデン、ニオブ、バナジウム等とその混合物、積層物、シリコン化合物、窒素化合物などが、ソース電極２０、及びドレイン電極２１の材料候補として挙げられる。

次に、半導体装置１００の製造方法について説明する。

基板１０上方に、核形成層１１、バッファ層１２、下地層１３、第二電子走行層１４、第一電子走行層１５、電子供給層１６を順次形成する。本実施形態では、これら核形成層１１から電子供給層１６までの積層は、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成する。但し、必要に応じて、分子線エピタキシー法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）などを用いても形成できる。

次に半導体表面保護膜１７を電子供給層１６上方に形成する。本実施形態では、半導体表面保護膜１７は、プラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成するが、必要に応じて形成方法を変更できる。

次に、形成した積層構造において、半導体表面保護膜１７、電子供給層１６、及び第一電子走行層１５が除去された領域を形成する。この領域はリセスエッチングにより形成する。本実施形態では、このリセスエッチングの方法にドライエッチングを用いるが、必要に応じてウェットエッチングを用いることも可能である。この部分的に除去された領域を、ゲート領域１０１とする。又、ゲート領域１０１の底面（基板１０側）の下方に堆積されている層の、窒化物半導体を用いた半導体装置１００がオンの状態のときに電子が流れる領域を、チャネル領域１０２とする。チャネル領域１０２の水平方向の長さは、ゲート領域の水平方向の長さと同一とする。また、第一電子走行層１５は完全にエッチングされているので、リセス底面の深さ方向の位置は、第一電子走行層１５と第二電子走行層１４の界面となる。

リセスエッチング工程を用いることにより、ゲート領域１０１を隔て、ソース部下方とドレイン部下方と、二箇所に窒化物半導体を有する構造が可能になる。従って、ソース部下方とドレイン部下方へ、各々部分的にエピタキシャル成長を行う必要がない。これにより工程が簡便になり、更に良好な結晶性と低い不純物濃度を持った薄膜形成が可能となる。また、第二電子走行層１４は、リセスエッチングの際のエッチャントに対する反応速度が、その上に設けた第一電子走行層１５と比較して十分に遅い。よって、第二電子走行層１４は、リセスストッパとして機能し、従来技術の問題点を克服可能にしている。

次に、ゲート領域１０１に、ゲート絶縁膜１８を形成する。本実施形態では、ゲート絶縁膜１８は、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成する。但し、必要に応じて、常圧ＣＶＤ法や、交互吸着法（ＬＬＤ：ｌａｙｅｒ−ｂｙ−ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、ＭＯＣＶＤやＭＢＥ、プラズマＣＶＤ、触媒ＣＶＤ法や熱酸化など、多様な方法にて形成が可能である。

次に、ゲート絶縁膜１８上にゲート電極１９を形成する。本実施形態では、ゲート電極１９は、スパッタ法を用いて形成するが、必要に応じてＣＶＤ法や真空蒸着などによっても形成できる。

次に、ゲート領域を挟んで左右相対する位置に、ソース電極２０、及びドレイン電極２１を電子供給層１６上にそれぞれ形成する。本実施形態では、ソース電極２０、及びドレイン電極２１は、真空蒸着法を用いて形成するが、必要に応じてスパッタ法などによっても形成できる。その後、半導体表面保護膜１７を再度形成する。

次に、半導体装置１００の動作について説明する。

第二電子走行層１４と第一電子走行層１５の界面付近には、両材料のバンドギャップ、電子親和力、及び格子定数に差異があることから、ピエゾ効果及び自発分極効果による二次元電子ガスが生じる。同様の理由で第一電子走行層１５と電子供給層１６の界面付近にも二次元電子ガスが生じる。

一方で、ゲート領域１０１では、電子供給層１６が完全に除去されており、ゲート絶縁膜１８の下方の、チャネル領域１０２に二次元電子ガスは生じない。よって、ゲート電極１９に電圧を印加して自由キャリアを誘起しない限り、チャネル領域１０２において自由キャリアは実効的には存在しない。その結果として半導体装置１００においては、ノーマリオフ特性が実現可能となる。

ゲート領域１０１以外の領域では、前述のように、第二電子走行層１４／第一電子走行層１５界面、及び第一電子走行層１５／電子供給層１６界面の両界面付近で二次元電子ガスが生じる。更に、第二電子走行層１４と第一電子走行層１５とには共通の量子準位が形成されるため、第一電子走行層１５から第二電子走行層１４への電子の移動には抵抗が加わることはない。

一方で、ゲート電極１９に、電子を誘起するのに十分な電圧（以下、閾値電圧と呼ぶ）が印加された場合には、ゲート領域１０１の下方のキャリア伝導は、ゲート絶縁膜１８と第二電子走行層１４の界面附近であるチャネル領域１０２で生じる。ゲート領域１０１とゲート領域１０１以外の領域で、深さ方向（基板１０へ向かう方向）における電子伝導の位置が異なると、前述の通りオン抵抗が増大する。オン抵抗の低減を実現するためには、深さ方向において、ゲート領域１０１以外の領域の電子伝導の深さが、チャネル領域１０２の電子伝導の深さに近づくことが望ましい。

前述のように、本発明では、下地層の面内方向の格子定数が、下地層の上方に形成される半導体層に引き継がれるとする。すなわち、下地層より上方に、下地層よりも格子定数の大きい半導体層が形成される場合には、その下地層より上方に形成される半導体層には圧縮歪が加わる。一方で、下地層より上方に、下地層よりも格子定数の小さい半導体層が形成される場合には、その下地層より上方に形成される半導体層には引っ張り歪が生じる。

第二電子走行層１４には圧縮ひずみが加わっており、ピエゾ効果により、第二電子走行層１４の基板１０側に負電荷が、第一電子走行層１５側に正電荷が誘起される。その結果、第二電子走行層１４の基板１０側の電子親和力が小さく、第一電子走行層１５側の電子親和力が大きくなるように、伝導帯に傾斜が、言い換えれば電界が生じる。ゲート絶縁膜１８も、誘電率の第二電子走行層１４との差異により傾斜角度（電界強度）は異なるものの、概ね傾斜は維持されることから、閾値電圧、言い換えれば半導体装置１００のオン電圧を正側に高くすることができる効果がある。

なお、本実施の形態では、電界効果トランジスタの基本部分のみに言及しているが、実際の半導体装置では、本実施の形態で記した製造工程の後に、保護膜形成や配線工程などを経て完成と成る。本発明に付随する、これら保護膜形成や配線工程などは、目的、及び用途に応じて所望の構造、及び構成をすることが可能である。

以上から、第一電子走行層１５の下方に適切な第二電子走行層１４を設けることで、第二電子走行層１４がリセスストッパとして機能し、リセスエッチングにおけるゲート領域１０１の形成とエッチング深さの制御を容易にすることがわかる。また、本実施の形態でも、従来技術と同様にノーマリオフ特性は保たれる。

〔第二実施形態〕
以下に、図面を参照して、本実施形態の窒化物半導体を用いた半導体装置２００の構成について説明を行う。

図４を参照すると、半導体装置２００は、基板２２、バッファ層２４、下地層２５、第二電子走行層２６、第一電子走行層２７、第二電子供給層２８、第一電子供給層２９、半導体表面保護膜３０、ゲート絶縁膜３１、ゲート電極３２、ソース電極３３、ドレイン電極３４を備える。

本実施形態では基板２２としてＳｉＣを用いる。但し、用途に応じて他の材料を用いることができる。

本実施形態では、バッファ層２４としてＡｌ_０．２Ｇａ_０．８Ｎを用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択、及びバッファ層の形成を省略することができる。

本実施形態では、下地層２５としてＡｌ_０．０５Ｇａ_０．９５Ｎを用いる。但し、用途に応じて、例えばＧａＮ、ＡｌＮ、ＩｎＮ、及びそれらの混晶など他の材料や組成比、及び所望の膜厚を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。

また、前述のように本発明では、下地層の面内方向の格子定数が、下地層の上方に形成される半導体層に引き継がれるとする。すなわち、下地層より上方に、下地層よりも格子定数の大きい半導体層が形成される場合には、その下地層より上方に形成される半導体層には圧縮歪が加わる。一方で、下地層より上方に、下地層よりも格子定数の小さい半導体層が形成される場合には、その下地層より上方に形成される半導体層には引っ張り歪が生じる。

本実施形態では、第二電子走行層２６としてＩｎ_０．０８Ｇａ_０．９２Ｎを用いる。但し、用途に応じて、例えばＧａＮ、ＡｌＮ、ＩｎＮ、及びそれらの混晶など、他の材料や所望の組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。ただし、第二電子走行層２６は電子が走行するため、多量の不純物を添加した場合クーロン散乱により移動度が低下するという問題がある。よって第二電子走行層２６への不純物の添加は１×１０^１７ｃｍ^−３以下が好ましい。

また、第二電子走行層２６の格子定数は、下地層２５よりも大きい。すなわち、第二電子走行層２６には圧縮歪が加わっている。この圧縮歪を緩和させないためには、第二電子走行層２６の膜厚は、転移が増加する臨界膜厚以下であることが望ましい。

また、第二電子走行層２６の電子親和力は、下地層２５、及び第一電子走行層２７の電子親和力よりも大きいことが望ましい。

また、第二電子走行層２６を多層構造とすることも可能である。第二電子走行層２７を多層構造とする場合は、少なくとも一層以上の材料の電子親和力が、下地層２５、及び第一電子走行層２７の電子親和力よりも大きいことが望ましい。更に、少なくとも一層以上の材料の格子定数は、下地層２５の格子定数よりも大きいことが望ましい。

本実施形態では、第一電子走行層２７としてＧａＮを用いる。但し、用途に応じて、例えばＡｌＮ、ＩｎＮ、及びそれらの混晶など、他の材料や組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。ただし、第一電子走行層２７は電子が走行するため、多量の不純物を添加した場合クーロン散乱により移動度が低下するという問題がある。よって第一電子走行層２７への不純物の添加は１×１０^１７ｃｍ^−３以下が好ましい。

また、本実施形態の第一電子走行層２７の格子定数は、下地層２５の格子定数よりも大きいことが望ましい。すなわち、第一電子走行層２７には圧縮歪が加わっている。この圧縮歪を緩和させないためには、第一電子走行層２７の膜厚は転移が増加する臨界膜厚以下であることが望ましい。

また、第一電子走行層２７の電子親和力は、下地層２５、及び第二電子供給層２８の電子親和力よりも大きいことが望ましい。

また、第一電子走行層２７を多層構造とすることも可能である。第一電子走行層２７を多層構造とする場合は、少なくとも一層以上の材料の格子定数は、下地層２５の格子定数よりも大きいことが望ましい。更に、少なくとも一層以上の材料の電子親和力が、下地層２５、及び第二電子供給層２８の電子親和力よりも大きいことが望ましい。

本実施形態では、第二電子供給層２８としてＡｌ_０．２Ｇａ_０．８Ｎを用いる。但し、用途に応じて、例えばＡｌＮ、ＩｎＮ、及びそれらの混晶など、他の材料や組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。

また、第二電子供給層２８の格子定数は、下地層２５よりも小さいことが望ましい。すなわち、第二電子供給層２８には引っ張り歪が加わっている。この引っ張り歪を緩和させないためには、第二電子供給層２８の膜厚は転移が増加する臨界膜厚以下であることが望ましい。

また、第二電子供給層２８の電子親和力は、第二電子走行層２６、及び第一電子走行層２７の電子親和力よりも小さいことが望ましい。

本実施形態では、第一電子供給層２９としてＡｌ_０．２５Ｇａ_０．７５Ｎを用いる。但し、用途に応じて、例えばＡｌＮ、ＩｎＮ、及びそれらの混晶など、他の材料や組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。

また、第一電子供給層２９の格子定数は、下地層２５、及び第二電子供給層２８よりも小さいことが望ましい。すなわち、第一電子供給層２９には引っ張り歪が加わっている。この引っ張り歪を緩和させないためには、第一電子供給層２９の膜厚は転移が増加する臨界膜厚以下であることが望ましい。

また、第一電子供給層２９の電子親和力は、第二電子走行層２６、及び第一電子走行層２７の電子親和力よりも小さいことが望ましい。

本実施形態では、半導体保護膜３０としてＳｉＯＮを用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択することができる。また、用途に応じて複数の異なる材料を積層する多層構造とすることもできる。通常、半導体と接する半導体表面保護膜としては、半導体表面保護膜の禁制帯幅が、半導体表面保護膜と接する半導体の禁制帯幅よりも大きいこと、及び半導体表面保護膜の電子親和力が、半導体表面保護膜と接する半導体の電子親和力よりも小さいことが求められる。但し、アクティブ領域の半導体表面保護膜は、電流コラプスを抑制するために、半導体表面保護膜と接する半導体との界面に形成される界面準位密度を小さくできる材料が望ましい。

本実施形態では、ゲート絶縁膜３１としてＺｒＯ_２を用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択することができる。また、用途に応じて複数の異なる材料を積層する多層構造とすることもできる。通常、ゲート絶縁膜３１としては、ゲート絶縁膜３１の禁制帯幅が、ゲート絶縁膜３１と接する半導体の禁制帯幅よりも大きいこと、及びゲート絶縁膜３１の電子親和力が、ゲート絶縁膜３１と接する半導体の電子親和力よりも小さいことが求められる。但し、ゲート電極に印加できる電圧、及び閾値電圧に影響を及ぼすため、絶縁性材料の絶縁耐圧、誘電率、及び膜厚を考慮して設計することが必要である。特に、本実施の形態のように、絶縁膜中に電界が形成される場合、閾値電圧がゲート絶縁膜厚に比例するため、設計により慎重な考慮が必要となる。

本実施形態では、ゲート電極３２としてｐ型多結晶シリコンを用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択することができる。また、用途に応じて複数の異なる材料を積層する多層構造とすることもできる。但し、ゲート電極材料が、ゲート電極３２と接する半導体保護膜３０、及びゲート絶縁膜３１と反応しない、若しくは反応し難いことが望ましい。

本実施形態では、ソース電極３３、及びドレイン電極３４として、Ａｌ_３Ｔｉを用いる。但し、ソース電極３３、及びドレイン電極３４は、ソース電極３３、及びドレイン電極３４と接する半導体層とオーム性接触であればよい。特に、ソース電極３３、及びドレイン電極３４と接する半導体層に対して、結晶成長時、若しくは成長後のイオン注入等により、ｎ型への不純物添加が施されている場合は、多くの電極材料はオーム性接触となる。よってこの場合、幅広い材料の選択が可能となる。但し、ソース電極材料、及びドレイン電極材料が、ソース電極３３、及びドレイン電極３４と接する半導体保護膜等と反応しない、若しくは反応し難いことが望ましい。

なお、本実施形態では、基板にＳｉＣを用いているが、この場合は、第一実施形態で設けたような核形成層を設けなくとも良好な結晶が成膜可能なため、本実施形態では核形成層を形成していない。

次に、半導体装置２００の製造方法について説明する。基板２２上方に、バッファ層２４、下地層２５、第二電子走行層２６、第一電子走行層２７、第二電子供給層２８、第一電子供給層２９、を順次形成する。本実施形態では、これらバッファ層２４から第一電子供給層２９までの積層は、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成する。但し、必要に応じて、分子線エピタキシー法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）などを用いても形成できる。

次に半導体表面保護膜３０を第一電子供給層２９上方に形成する。本実施形態では、半導体表面保護膜３０は、プラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成するが、必要に応じて形成方法を変更できる。

次に、形成した積層構造において、半導体表面保護膜３０、第一電子供給層２９、第二電子供給層２８、及び第一電子走行層２７の一部が除去された領域を形成する。この領域はリセスエッチングにより形成する。本実施形態では、このリセスエッチングの方法にドライエッチングを用いるが、必要に応じてウェットエッチングを用いることも可能である。この部分的に除去された領域を、ゲート領域２０１とする。又、ゲート領域２０１の底面（基板２２側）の下方に堆積されている層の、窒化物半導体を用いた半導体装置２００がオンの状態のときに電子が流れる領域を、チャネル領域２０２とする。チャネル領域２０２の水平方向の長さは、ゲート領域の水平方向の長さと同一とする。また、第一電子走行層２７は一部のみエッチングされているので、リセス底面の深さ方向の位置は、第一電子走行層２７内となる。

リセスエッチング工程を用いる利点については、第一実施形態と同様であるので、ここでは省略する。

次に、ゲート領域２０１内に、ゲート絶縁膜３１を形成する。本実施形態では、ゲート絶縁膜３１は、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成する。但し、必要に応じて、常圧ＣＶＤ法や、交互吸着法（ＬＬＤ：ｌａｙｅｒ−ｂｙ−ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、ＭＯＣＶＤやＭＢＥ、プラズマＣＶＤ、触媒ＣＶＤ法や熱酸化など、多様な方法にて形成が可能である。

次に、ゲート絶縁膜３１上にゲート電極３２を順次形成する。本実施形態では、ゲート電極３２は、ＣＶＤで成膜後にホウ素をイオン注入し、最後に活性化アニールを施すことにより形成するが、必要に応じて他の形成方法によっても形成できる。

次に、ゲート領域を挟んで左右相対する位置に、ソース電極３３、及びドレイン電極３４を第一電子供給層２９上にそれぞれ形成する。本実施形態では、ソース電極３３、及びドレイン電極３４は、電子銃を用いて真空蒸着し、その後の熱処理で合金化することによって形成するが、必要に応じてスパッタや、ＣＶＤなどによっても形成できる。その後、半導体表面保護膜３０を再度形成する。

次に、半導体装置２００の動作について説明する。前述のように、オン抵抗の低減を実現するためには、深さ方向において、ゲート領域２０１以外の領域の電子伝導の深さが、チャネル領域２０２の電子伝導の深さに近づくことが望ましい。

図５は、電子供給層からの深さ方向に対する、伝導帯の底Ｅ_ｃを示すバンド図と、電子密度を示すグラフである。ここで、深さ方向とは基板方向を指す。左縦軸は、電子のポテンシャルエネルギＥ_ｃ、右縦軸は電子密度を示す。また、バンド図を示す電子のポテンシャルエネルギＥ_ｃは、電子供給層のフェルミ準位を基準としている。

図５Ａは、図２で示した、従来の技術である、電子走行層４０２が単層であり且つリセス底面が電子走行層４０２内に有る場合の、伝導帯の底Ｅ_ｃを示すバンド図と、二次元電子ガスの電子密度を示すグラフである。また、本グラフの下には、図２の半導体装置の断面図の一部を横にしたものを示し、グラフの深さ方向と断面図の深さ方向を対応させている。ここで、Δｄ_ａは、チャネル領域での電子密度のピーク８と、ゲート領域以外での二次元電子ガスの電子密度のピークとの、深さ方向の差異を示す。

図５Ｂは、本実施形態に係る、電子走行層を二層とし、且つリセス底面が第一電子走行層内に有る場合の、伝導帯の底Ｅ_ｃを示すバンド図と二次元電子ガスの電子密度を示すグラフである。また、本グラフの下には、本実施形態の半導体装置の断面図（図４）の一部を横にしたものを示し、グラフの深さ方向と断面図の深さ方向を対応させている。ここで、Δｄ_ｂは、チャネル領域２０２での電子密度のピーク４６と、ゲート領域２０１以外での二次元電子ガスの電子密度のピークとの、深さ方向の差異を示す。

図５Ｃは、図５Ａと図５Ｂで示した伝導帯の底を示すバンド図と、二次元電子ガスの電子密度を重ねて示すグラフである。

図５Ｃから、二次元電子ガスの電子密度が本発明の形態によって基板側へシフトしていることが確認できる。また、図５Ａ、及び図５Ｂより、Δｄ_ｂはΔｄ_ａよりも小さいことがわかる。従って、本発明の形態により、チャネル領域とゲート領域以外の電子分布の深さ方向の距離を短くでき、結果として、半導体装置２００のオン抵抗を小さくすることが可能となることがわかる。

更に、本実施形態によると、チャネル領域２０２を走行する電子が、ゲート絶縁膜３１／第一電子走行層２７界面、及び第二電子走行層２６に蓄積される。その結果として、ゲート絶縁膜３１／第一電子走行層２７界面を走行する電子は、平均として、ゲート絶縁膜３１／第一電子走行層２７界面から遠ざかるため、ゲート絶縁膜３１／第一電子走行層２７界面に存在する界面準位による移動度の低下を抑制できる。

但し、本実施形態の様に、第一電子走行層２７の一部を除去する際は、通常塩素を含むガスを用いたドライエッチングが採用されるが、エッチングの深さ制御はエッチング時間のみで行う必要があり、適切な調整と厳密な精度が要求される。

以上から、リセス底面が第一電子走行層２７内に位置するとき、電子走行層を多層構造とすることで、従来技術に比べ、チャネル部の電子密度分布と二次元電子ガスによる電子密度分布を、深さ方向に対して近接化できることがわかる。その結果として、窒化物半導体を用いた半導体装置２００のオン抵抗を低減できる。また、チャネル領域２０２内の電子密度分布の平均をゲート絶縁膜から基板側へ移動することが可能となることがわかる。この結果、ゲート絶縁膜３１の界面に存在する界面準位による移動度の低下を抑制できる。また、本実施の形態でも、従来技術と同様にノーマリオフ特性は保たれる。

〔第三実施形態〕
以下に、図面を参照して、本実施形態の窒化物半導体を用いた半導体装置３００の構成について説明を行う。

図６は、本実施形態の窒化物半導体を用いた半導体装置３００の構造を例示する断面図である。図６における半導体装置３００はＭＩＳ型電界効果トランジスタである。図６を参照すると、半導体装置３００は、基板１０、核形成層１１、バッファ層３６、下地層３７、第二電子走行層３８、第一電子走行層３９、電子供給層４０、ゲート絶縁膜１８、ゲート電極３２、ソース電極４３、ドレイン電極４４を備える。

本実施形態では、バッファ層３６としてＡｌ_０．３Ｇａ_０．７Ｎを用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択、及びバッファ層の形成を省略することができる。

本実施形態では、下地層３７としてＡｌ_０．１３Ｇａ_０．８７を用いる。但し、用途に応じて、例えばＧａＮ、ＡｌＮ、ＩｎＮ、及びそれらの混晶など他の材料や組成比、及び所望の膜厚を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。

また、前述のように本発明では、下地層の面内方向の格子定数が、下地層の上方に形成される半導体層に引き継がれるとする。すなわち、下地層より上方に、下地層よりも格子定数の大きい半導体層が形成される場合には、その下地層より上方に形成される半導体層には圧縮歪が加わる。一方で、下地層より上方に、下地層よりも格子定数の小さい半導体層が形成される場合には、その下地層より上方に形成される半導体層には引っ張り歪が生じる。

本実施形態では、第二電子走行層３８としてＩｎ_０．０５Ｇａ_０．９５Ｎを用いる。但し、用途に応じて、例えばＧａＮ、ＡｌＮ、ＩｎＮ、及びそれらの混晶など、他の材料や所望の組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。ただし、第二電子走行層３８は電子が走行するため、多量の不純物を添加した場合クーロン散乱により移動度が低下するという問題がある。よって第二電子走行層２６への不純物の添加は１×１０^１７ｃｍ^−３以下が好ましい。

また、第二電子走行層３８の格子定数は、下地層３７よりも大きい。すなわち、第二電子走行層３８には圧縮歪が加わっている。この圧縮歪を緩和させないためには、第二電子走行層３８の膜厚は、転移が増加する臨界膜厚以下であることが望ましい。

また、第二電子走行層３８の電子親和力は、下地層３７、及び第一電子走行層３９の電子親和力よりも大きいことが望ましい。

また、第二電子走行層３８を多層構造とすることも可能である。第二電子走行層３８を多層構造とする場合は、少なくとも一層以上の材料の電子親和力が、下地層３７、及び第一電子走行層３９の電子親和力よりも大きいことが望ましい。更に、少なくとも一層以上の材料の格子定数は、下地層３７の格子定数よりも大きいことが望ましい。

本実施形態では、第一電子走行層３９としてＧａＮを用いる。但し、用途に応じて、例えばＡｌＮ、ＩｎＮ、及びそれらの混晶など、他の材料や組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。ただし、第一電子走行層３９は電子が走行するため、多量の不純物を添加した場合クーロン散乱により移動度が低下するという問題がある。よって第一電子走行層３９への不純物の添加は１×１０^１７ｃｍ^−３以下が好ましい。

また、本実施形態の第一電子走行層３９の格子定数は、下地層３７の格子定数と同一、若しくは歪が生じない程度に近似であることが望ましい。すなわち、第一電子走行層３９には歪が加わっていないため、第一電子走行層３９においては、転移が増加する臨界膜厚を考慮する必要がない。

また、第一電子走行層３９の電子親和力は、下地層３７、及び電子供給層４０の電子親和力よりも大きいことが望ましい。

本実施形態では、電子供給層４０としてＩｎ_０．１３Ａｌ_０．８７Ｎを用いる。但し、用途に応じて、例えばＡｌＮ、ＩｎＮ、及びそれらの混晶など、他の材料や組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。

また、電子供給層４０の格子定数は、下地層３７の格子定数と同一、若しくは歪が生じない程度に近似であることが望ましい。すなわち、第二電子供給層４０には歪が加わっていないため、電子供給層４０においては、転移が増加する臨界膜厚を考慮する必要がない。

また、電子供給層４０の電子親和力は、第二電子走行層３８、及び第一電子走行層３９の電子親和力よりも小さいことが望ましい。

本実施形態では、ソース電極４３、及びドレイン電極４４として、チタンを用いる。但し、ソース電極４３、及びドレイン電極４４は、ソース電極４３、及びドレイン電極４４と接する半導体層とオーム性接触であればよい。特に、ソース電極４３、及びドレイン電極４４と接する半導体層に対して、結晶成長時、若しくは成長後のイオン注入等により、ｎ型への不純物添加が施されている場合は、多くの電極材料はオーム性接触となる。よってこの場合、幅広い材料の選択が可能となる。但し、ソース電極材料、及びドレイン電極材料が、ソース電極４３、及びドレイン電極４４と接する半導体保護膜等と反応しない、若しくは反応し難いことが望ましい。

なお、本実施形態では、半導体保護膜を形成せずに、ゲート絶縁膜１８が電子供給層４０の上に直接形成されている。

次に、半導体装置３００の製造工程について説明する。基板１０上方に、バッファ層３６、下地層３７、第二電子走行層３８、第一電子走行層３９、電子供給層４０を順次形成する。本実施形態では、これらバッファ層３６から電子供給層４０までの積層は、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成する。但し、必要に応じて、分子線エピタキシー法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）などを用いても形成できる。

次に、形成した積層構造において、電子供給層４０、及び第一電子走行層３９が除去された領域を形成する。この領域はリセスエッチングにより形成する。本実施形態では、このリセスエッチングの方法にドライエッチングを用いるが、必要に応じてウェットエッチングを用いることも可能である。この部分的に除去された領域を、ゲート領域３０１とする。又、ゲート領域３０１の底面（基板１０側）の下方に堆積されている層の、窒化物半導体を用いた半導体装置３００がオンの状態のときに電子が流れる領域を、チャネル領域３０２とする。チャネル領域３０２の水平方向の長さは、ゲート領域の水平方向の長さと同一とする。また、第一電子走行層３９は完全にエッチングされているので、リセス底面の深さ方向の位置は、第一電子走行層３９と第二電子走行層３８の界面となる。

リセスエッチング工程を用いる利点については、第一実施形態と同様であるので、ここでは省略する。

次に、ゲート領域３０１内に、ゲート絶縁膜１８、及びゲート電極３２を順次形成する。

次に、ゲート領域を挟んで左右相対する位置に、ソース電極４３、及びドレイン電極４４を電子供給層上にそれぞれ形成する。本実施形態では、ソース電極４３、及びドレイン電極４４は、電子銃を用いた真空蒸着によって形成するが、必要に応じてスパッタやＣＶＤなどによっても形成できる。

本実施形態によると、第一電子走行層３９、及び電子供給層４０に歪がほとんど加わらない。これは、第一電子走行層３９に関しては、電子走行層３９の材料であるＧａＮと、下地層３７の材料であるＩｎ_０．１３Ａｌ_０．８７Ｎとの格子定数が、歪を生じさせない程度に近似であるためである。ヘテロエピタキシャル成長において、下地層の上方に形成される半導体層は、下地層との格子不整合が小さいほど、臨界膜厚は大きくなる。従って、歪を生じさせないためには、格子不整合度が十分に小さく（両材料の格子定数比で０．２％以下の差異）、臨界膜厚が十分に大きい（１００００Åから２０００Å程度）ことが望ましい。また、電子供給層４０に関しては、本実施形態では、電子供給層と下地層に同じ組成比の化合物半導体であるＩｎ_０．１３Ａｌ_０．８７Ｎが用いられているため、格子定数が同一であり歪が発生しない。

その結果として、第一の効果に、本発明が適応できる半導体装置設計時に、形成膜の臨界膜厚を考慮する必要がなくなるため、設計の自由度を増すことができることが挙げられる。また、第二の効果として、半導体装置３００全体の歪エネルギが減少することにより、半導体装置３００の信頼性が向上させることが可能となる。第三の効果として、電子供給層４０からの電子供給量の向上が挙げられる。これは、電子供給層４０には歪が加わっていないため、ピエゾ分極による電子供給はなされないが、Ａｌ組成比が高いために、自発分極効果のみでピエゾ効果以上の電子供給が可能なためである。

以上から、第一電子走行層３９、及び電子供給層４０に、下地層３７と格子定数が同一、もしくは略同一である材料を用いることで、これらの半導体膜に歪を発生させず、これらの半導体膜形成時に、臨界膜厚を考慮する必要がなくなることがわかる。また、これらの半導体膜にかかるストレスが発生しないので、半導体装置３００自体の信頼性を向上させることができることがわかる。

ここまで、窒化物半導体を用いたＭＩＳ型電界効果トランジスタの主要な作製工程に力点を置いて説明した。しかしながら、ＭＩＳ型電界効果トランジスタを含む本発明を応用できる半導体装置の作製、及び集積化には、上記実施の形態で例示した半導体装置の作製工程の他にも多くの工程（例えば、配線や層間絶縁膜の形成など）を必要とする。これらの工程が、本発明の各実施の形態で例示した工程の前後、若しくは中途で実施されることは可能、且つ不可欠である。

１０ 基板（Ｓｉ）
１１ 核形成層（ＡｌＮ）
１２ バッファ層（ＡｌＮ／ＧａＮ超格子）
１３ 下地層（Ａｌ_０．０７Ｇａ_０．９３Ｎ）
１４ 第二電子走行層（Ｉｎ_０．１Ｇａ_０．９Ｎ）
１５ 第一電子走行層（ＧａＮ）
１６ 電子供給層（Ａｌ_０．２２Ｇａ_０．７８Ｎ）
１７ 半導体表面保護膜（ＳｉＮ）
１８ ゲート絶縁膜（Ａｌ_２Ｏ_３）
１９ ゲート電極（ＴｉＮ）
２０ ソース電極（Ａｌ）
２１ ドレイン電極（Ａｌ）
２２ 基板（ＳｉＣ）
２４ バッファ層（Ａｌ_０．２Ｇａ_０．８Ｎ）
２５ 下地層（Ａｌ_０．０５Ｇａ_０．９５Ｎ）
２６ 第二電子走行層（Ｉｎ_０．０８Ｇａ_０．９２Ｎ）
２７ 第一電子走行層（ＧａＮ）
２８ 第二電子供給層（Ａｌ_０．２Ｇａ_０．８Ｎ）
２９ 第一電子供給層（Ａｌ_０．２５Ｇａ_０．７５Ｎ）
３０ 半導体表面保護膜（ＳｉＯＮ）
３１ ゲート絶縁膜（ＺｒＯ_２）
３２ ゲート電極（ｐ型多結晶シリコン）
３３ ソース電極（Ａｌ_３Ｔｉ）
３４ ドレイン電極（Ａｌ_３Ｔｉ）
３６ バッファ層（Ａｌ_０．３Ｇａ_０．７Ｎ）
３７ 下地層（Ａｌ_０．１３Ｇａ_０．８７Ｎ）
３８ 第二電子走行層（Ｉｎ_０．０５Ｇａ_０．９５Ｎ）
３９ 第一電子走行層（ＧａＮ）
４０ 電子供給層（Ｉｎ_０．１３Ａｌ_０．８７Ｎ）
４３ ソース電極（Ｔｉ）
４４ ドレイン電極（Ｔｉ）
４６ チャネル領域での電子密度のピーク
１００ 窒化物半導体を用いた半導体装置（第一形態）
１０１ 半導体装置１００のゲート領域
１０２ 半導体装置１００のチャネル領域
２００ 窒化物半導体を用いた半導体装置（第二形態）
２０１ 半導体装置２００のゲート領域
２０２ 半導体装置２００のチャネル領域
３００ 窒化物半導体を用いた半導体装置（第三形態）
３０１ 半導体装置３００のゲート領域
３０２ 半導体装置３００のチャネル領域
４０１ 下地層
４０２ 電子走行層
４０３ 電子供給層
４０４ ソース電極
４０５ ドレイン電極
４０６ ゲート絶縁膜
４０７ ゲート電極
４０８ チャネル領域での電子密度のピーク
４４０、４５０ 従来技術による、窒化物を用いたＭＩＳ型電界効果トランジスタ

Claims (16)

1. 窒化物半導体である下地層と、
   前記下地層の上方に設けられる、窒化物半導体である第二電子走行層と、
   前記第二電子走行層の上方に設けられる、窒化物半導体である第一電子走行層と、
   前記第一電子走行層の上方に設けられる、窒化物半導体である電子供給層と、
   前記電子供給層、及び前記第一電子走行層内に設けられるゲート領域と、
   前記ゲート領域に設けられるゲート絶縁膜と、
   前記ゲート絶縁膜の上方に設けられるゲート電極と、
   を具備し、
   前記第二電子走行層の格子定数は、前記下地層の格子定数よりも大きい、
   窒化物半導体装置。
2. 請求項１に記載の窒化物半導体装置において、
   前記第二電子走行層の電子親和力は、
   前記下地層、
   前記第一電子走行層、
   及び前記電子供給層の電子親和力よりも大きい、
   窒化物半導体装置。
3. 請求項１乃至２のいずれか一項に記載の窒化物半導体装置において、
   前記第二電子走行層として、Ｉｎ_ｘＧａ_１−ｘＮ層（但しｘは、０≦ｘ≦１）を具備する、
   窒化物半導体装置。
4. 請求項１乃至３のいずれか一項に記載の窒化物半導体装置において、
   前記第二電子走行層、
   前記第一電子走行層、
   及び前記電子供給層の膜厚は、転移が増加する膜厚である臨界膜厚以下である、
   窒化物半導体装置。
5. 請求項１乃至４のいずれか一項に記載の窒化物半導体装置において、
   前記第一電子走行層の格子定数は、前記下地層の格子定数より大きい、
   窒化物半導体装置。
6. 請求項１乃至４のいずれか一項に記載の窒化物半導体装置において、
   前記第一電子走行層の格子定数は、前記下地層の格子定数と、歪を生じさせない観点で略同一の、
   窒化物半導体装置。
7. 請求項１乃至６のいずれか一項に記載の窒化物半導体装置において、
   前記電子供給層の格子定数は、前記下地層の格子定数より小さい、
   窒化物半導体装置。
8. 請求項１乃至６のいずれか一項に記載の窒化物半導体装置において、
   前記電子供給層の格子定数は、前記下地層の格子定数と、歪を生じさせない観点で略同一の、
   窒化物半導体装置。
9. 請求項１乃至８のいずれか一項に記載の窒化物半導体装置において、
   前記第一電子走行層の電子親和力は、
   前記下地層、及び前記電子供給層の電子親和力よりも大きい、
   窒化物半導体装置。
10. 請求項１乃至９のいずれか一項に記載の窒化物半導体装置において、
    前記第一電子走行層として、ＧａＮ層を具備する、
    窒化物半導体装置。
11. 請求項１乃至１０のいずれか一項に記載の窒化物半導体装置において、
    前記下地層として、ＧａＮ、ＡｌＮ、ＩｎＮ、及びそれらの混晶である、Ａｌ_ｘＧａ_１−ｘＮ層（但しｘは、０≦ｘ≦１）、若しくはＩｎ_ｘＡｌ_１−ｘＮ層（但しｘは、０≦ｘ≦１）を具備する、
    窒化物半導体装置。
12. 請求項１乃至１１のいずれか一項に記載の窒化物半導体装置において、
    前記ゲート領域の底面が、前記第二電子走行層と前記第一電子走行層の界面に設けられる、
    窒化物半導体装置。
13. 請求項１乃至１１のいずれか一項に記載の窒化物半導体装置において、
    前記ゲート領域の底面が、前記第一電子走行層内に設けられる、
    窒化物半導体装置。
14. 請求項１乃至１３のいずれか一項に記載の窒化物半導体装置において、
    前記電子供給層、前記第一電子走行層、及び前記第二電子走行層の少なくとも一つの層が、異なる材料、又は異なる組成比の材料の積層である、多層構造を有する、
    窒化物半導体装置。
15. 窒化物半導体装置の基板の上方に、窒化物半導体である下地層を設ける工程と、
    前記下地層の上方に、窒化物半導体である第二電子走行層を設ける工程と、
    前記第二電子走行層の上方に、窒化物半導体である第一電子走行層を設ける工程と、
    前記第一電子走行層の上方に、窒化物半導体である電子供給層を設ける工程と、
    前記窒化物半導体装置を印加電圧により制御するゲート領域を、前記第二電子走行層と前記第一電子走行層の界面までエッチングすることにより形成する工程と、
    を具備する、
    窒化物半導体装置の製造方法。
16. 窒化物半導体装置の基板の上方に、窒化物半導体である下地層を設ける工程と、
    前記下地層の上方に、窒化物半導体である第二電子走行層を設ける工程と、
    前記第二電子走行層の上方に、窒化物半導体である第一電子走行層を設ける工程と、
    前記第一電子走行層の上方に、窒化物半導体である電子供給層を設ける工程と、
    前記窒化物半導体装置を印加電圧により制御するゲート領域を、前記第一電子走行層内までエッチングすることにより形成する工程と、
    を具備する、
    窒化物半導体装置の製造方法。

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