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JP2018101668A - 半導体装置 - Google Patents

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JP2018101668A JP2016245760A JP2016245760A JP2018101668A JP 2018101668 A JP2018101668 A JP 2018101668A JP 2016245760 A JP2016245760 A JP 2016245760A JP 2016245760 A JP2016245760 A JP 2016245760A JP 2018101668 A JP2018101668 A JP 2018101668A
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裕樹 三宅
泰 浦上
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泰 浦上
侑佑 山下
Yusuke Yamashita
侑佑 山下
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Toyota Motor Corp
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Abstract

【課題】 ＳＢＤを備える半導体装置において、リーク電流を抑制する。【解決手段】 半導体装置であって、半導体基板と、前記半導体基板の表面に設けられた第１トレンチと、前記第１トレンチ内に設けられているアノード電極と、前記半導体基板の裏面に設けられているカソード電極を有する。前記半導体基板が、前記第１トレンチの底面で前記アノード電極に接する第１ｐ型領域と、前記第１トレンチの側面で前記アノード電極に接する第２ｐ型領域と、前記第１ｐ型領域と前記第２ｐ型領域に接し、前記第１トレンチの前記側面で前記アノード電極にショットキー接触するメインｎ型領域を有する。前記表面を平面視したときにおける前記第１トレンチの面積Ｓ１と、前記第１トレンチの前記側面で前記メインｎ型領域が前記アノード電極に接するショットキー界面の面積Ｓ２とが、Ｓ１＜Ｓ２の関係を満たす。【選択図】図２

Description

本明細書に開示の技術は、半導体装置に関する。
特許文献１に、ショットキーバリアダイオード（以下、ＳＢＤという）が開示されている。このＳＢＤは、表面にトレンチが設けられた半導体基板を有する。トレンチ内に、アノード電極が設けられている。また、半導体基板の裏面に、カソード電極が設けられている。半導体基板は、トレンチの底面でアノード電極に接するｐ型領域と、トレンチの側面（すなわち、ｐ型領域の上側）でアノード電極にショットキー接触するｎ型領域を有している。ｎ型領域は、カソード電極にも接している。アノード電極とｎ型領域とのショットキー界面が、ＳＢＤとして機能する。トレンチ内にアノード電極を設けることで、アノード電極とｎ型領域とのショットキー界面を広くすることができる。このため、このＳＢＤは、オン抵抗が低い。また、このＳＢＤに逆電圧（カソード電極がアノード電極よりも高くなる電圧）が印加されると、ｐ型領域からその周囲のｎ型領域に空乏層が伸びる。すると、ｐ型領域よりも上側に位置するショットキー界面に印加される電圧が低減される。これにより、逆電圧印加時にＳＢＤに流れるリーク電流が抑制される。
特開２０１３−１１５３９４号公報
特許文献１のＳＢＤでも、逆電圧印加時に、ｐ型領域よりも上側に位置するショットキー界面に印加される電圧を十分に低減できず、リーク電流が生じる場合がある。したがって、本明細書では、ＳＢＤを備える半導体装置において、リーク電流をより効果的に抑制することが可能な技術を提供する。
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の表面に設けられた第１トレンチと、前記第１トレンチ内に設けられているアノード電極と、前記半導体基板の裏面に設けられているカソード電極を有する。前記半導体基板が、前記第１トレンチの底面で前記アノード電極に接する第１ｐ型領域と、前記第１トレンチの側面で前記アノード電極に接する第２ｐ型領域と、前記第１ｐ型領域と前記第２ｐ型領域に接し、前記第１トレンチの前記側面で前記アノード電極にショットキー接触し、前記第１ｐ型領域を前記第２ｐ型領域から分離しており、前記カソード電極に接するメインｎ型領域を有する。前記表面を平面視したときにおける前記第１トレンチの面積Ｓ１と、前記第１トレンチの前記側面で前記メインｎ型領域が前記アノード電極に接するショットキー界面の面積Ｓ２とが、Ｓ１＜Ｓ２の関係を満たす。
この半導体装置では、半導体基板が、第１トレンチの底面でアノード電極に接する第１ｐ型領域に加えて、第１トレンチの側面でアノード電極に接する第２ｐ型領域を有している。第２ｐ型領域は第１ｐ型領域から分離されているｐ型領域である。このため、アノード電極とカソード電極の間に逆電圧が印加されると、第１トレンチの底面近傍で第１ｐ型領域からメインｎ型領域に空乏層が伸びるとともに、第１ｐ型領域よりも上側に位置する第２ｐ型領域からメインｎ型領域に空乏層が伸びる。第２ｐ型領域から伸びる空乏層が第１トレンチの側面近傍を空乏化するので、第１トレンチの側面でメインｎ型領域とアノード電極とが接するショットキー界面に印加される電圧をより効果的に低減することができる。したがって、この半導体装置によれば、ＳＢＤに生じるリーク電流をより効果的に抑制することができる。
また、第１トレンチの側面でアノード電極に接する第２ｐ型領域を設けると、第１トレンチの側面でメインｎ型領域とアノード電極とが接するショットキー界面が狭くなる。しかしながら、この半導体装置では、半導体基板の表面を平面視したときにおける第１トレンチの面積Ｓ１と、第１トレンチの側面でメインｎ型領域が前記アノード電極に接するショットキー界面の面積Ｓ２とが、Ｓ１＜Ｓ２の関係を満たす。この関係を満たすと、第１トレンチを設けずに半導体基板の表面にアノード電極を設けた場合よりも、アノード電極とメインｎ型領域とのショットキー界面の面積を広くすることができる。つまり、オン抵抗を低減するというトレンチ構造の利点を得ることができる。
以上に説明したように、この半導体装置によれば、トレンチ構造の利点を得ながら、逆電圧印加時のリーク電流を抑制することが可能となる。
実施例１の半導体装置の平面図。 図１のＩＩ−ＩＩ線における断面図。 図１のＩＩＩ−ＩＩＩ線における断面図。 半導体装置の製造方法の説明図。 半導体装置の製造方法の説明図。 半導体装置の製造方法の説明図。 半導体装置の製造方法の説明図。 実施例２の半導体装置の平面図。 実施例３の半導体装置の平面図。 図９のＸ−Ｘ線における断面図。 実施例４の半導体装置の断面図。 実施例５の半導体装置の断面図。 実施例６の半導体装置の断面図。 変形例の半導体装置の断面図。 変形例の半導体装置の断面図。 変形例の半導体装置の断面図。 変形例の半導体装置の断面図。
図１に示す半導体装置１０は、半導体基板１２を有している。なお、図１では、半導体基板１２上の電極等の図示を省略している。半導体基板１２は、ＳｉＣを主成分とする基板である。図１に示すように、半導体基板１２の上面１２ａには、複数のアノードトレンチ４０が設けられている。以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、上面１２ａにおいてｘ方向と直交する方向をｙ方向という。図１に示すように、各アノードトレンチ４０は、互いに平行にｙ方向に沿って伸びている。図１に示すように、複数のアノードトレンチ４０は、ｘ方向に一定の間隔を開けて配列されている。
図２に示すように、各アノードトレンチ４０の内部には、アノード電極１４が配置されている。アノード電極１４は、アノードトレンチ４０の内面全体で、半導体基板１２に接している。また、半導体基板１２の上面１２ａは、表面電極１６に覆われている。表面電極１６は、上面１２ａの略全域で半導体基板１２に接している。アノード電極１４と表面電極１６は、互いに繋がっている。表面電極１６の表面は、金属層１８によって覆われている。半導体基板１２の下面１２ｂは、カソード電極２０に覆われている。カソード電極２０は、下面１２ｂの略全域で半導体基板１２に接している。
半導体基板１２は、ドリフト領域３０とカソード領域３２を有している。カソード領域３２は、高いｎ型不純物濃度を有するｎ型領域である。カソード領域３２は、半導体基板１２の下面１２ｂの略全域で、カソード電極２０に対してオーミック接触している。ドリフト領域３０は、カソード領域３２上に配置されている。ドリフト領域３０は、カソード領域３２よりも低いｎ型不純物濃度を有するｎ型領域である。ドリフト領域３０は、各アノードトレンチ４０の側面の一部で、アノード電極１４に対してショットキー接触している。また、ドリフト領域３０は、半導体基板１２の上面１２ａで、表面電極１６に対してショットキー接触している。
図１、２に示すように、半導体基板１２は、各アノード電極１４に接する範囲に、ｐ型領域３４ａ、３４ｂ及び３４ｃを有している。図１に示すように、ｐ型領域３４ａ、３４ｂ及び３４ｃは、上面１２ａ側から平面視したときに互いに重なるように設けられている。各アノード電極１４に対して、ｐ型領域３４ａ、３４ｂ及び３４ｃのセットが複数個設けられている。各アノード電極１４に対して設けられたｐ型領域３４ａ、３４ｂ及び３４ｃの複数のセットは、ｙ方向に間隔を開けて配置されている。図２に示すように、隣接するアノード電極１４の間において、ｐ型領域３４ａ同士、ｐ型領域３４ｂ同士及びｐ型領域３４ｃ同士の間に間隔が設けられている。これらの間隔には、ドリフト領域３０が存在している。図３に示すように、ｐ型領域３４ａ、３４ｂ及び３４ｃのセットが設けられていない位置では、アノードトレンチ４０の側面及び底面の全域で、ドリフト領域３０がアノード電極１４にショットキー接触している。
図２に示すように、各ｐ型領域３４ａは、アノードトレンチ４０の底面及び底面近傍の側面において、アノード電極１４に接している。各ｐ型領域３４ｂは、対応するｐ型領域３４ａの上部に配置されている。各ｐ型領域３４ｂは、アノードトレンチ４０の側面において、アノード電極１４に接している。各ｐ型領域３４ｃは、対応するｐ型領域３４ｂの上部に配置されている。各ｐ型領域３４ｃは、アノードトレンチ４０の側面において、アノード電極１４に接している。
ｐ型領域３４ａとその上部のｐ型領域３４ｂの間に間隔が設けられており、この間隔においてドリフト領域３０がアノード電極１４に対してショットキー接触している。ｐ型領域３４ａとその上部のｐ型領域３４ｂの間の間隔（すなわち、ドリフト領域３０とアノード電極１４とがショットキー接触しているショットキー界面）は、幅Ｗ２ｃを有している。
ｐ型領域３４ｂとその上部のｐ型領域３４ｃの間に間隔が設けられており、この間隔においてドリフト領域３０がアノード電極１４に対してショットキー接触している。ｐ型領域３４ｂとその上部のｐ型領域３４ｃの間の間隔（すなわち、ドリフト領域３０とアノード電極１４とがショットキー接触しているショットキー界面）は、幅Ｗ２ｂを有している。
ｐ型領域３４ｃと半導体基板１２の上面１２ａの間に間隔が設けられており、この間隔においてドリフト領域３０がアノード電極１４に対してショットキー接触している。ｐ型領域３４ｃと上面１２ａの間の間隔（すなわち、ドリフト領域３０とアノード電極１４とがショットキー接触しているショットキー界面）は、幅Ｗ２ａを有している。
上述した幅Ｗ２ａ、Ｗ２ｂ及びＷ２ｃの合計値Ｗ２（＝Ｗ２ａ＋Ｗ２ｂ＋Ｗ２ｃ）は、上面１２ａにおけるアノードトレンチ４０の幅Ｗ１（すなわち、ｘ方向におけるアノードトレンチ４０の寸法）よりも大きい。すなわち、Ｗ１＜Ｗ２の関係が満たされている。なお、合計値Ｗ２は、ｐ型領域３４ａ、３４ｂ及び３４ｃを含む断面において、ドリフト領域３０がアノード電極１４に対してショットキー接触している各ショットキー界面の幅（深さ方向に沿って測定される幅）の合計値である。図１、３に示すように、アノードトレンチ４０の一部では、ｐ型領域３４ａ、３４ｂ及び３４ｃが設けられていない。したがって、１つのアノードトレンチ４０の側面においてドリフト領域３０がアノード電極１４に接するショットキー界面の面積Ｓ２は、上面１２ａを平面視したときにおける上記１つのアノードトレンチ４０の面積（すなわち、上面１２ａにおいてアノードトレンチ４０の開口部が占める面積）Ｓ１よりも大きい。すなわち、Ｓ１＜Ｓ２の関係が満たされる。
半導体基板１２の内部には、ドリフト領域３０がアノード電極１４及び表面電極１６に対してショットキー接触する界面によって、ＳＢＤが形成されている。
アノード電極１４及び表面電極１６の電位をカソード電極２０の電位よりも高くすると、ＳＢＤに順電圧が印加され、ＳＢＤがオンする。すなわち、カソード電極２０から、カソード領域３２を介してドリフト領域３０へ電子が流れる。ドリフト領域３０に流入した電子は、ショットキー界面を介して、アノード電極１４及び表面電極１６へ流れる。すなわち、アノード電極１４及び表面電極１６からカソード電極２０へ電流が流れる。
上述したように、この半導体装置１０では、Ｓ１＜Ｓ２の関係が満たされる。すなわち、上面１２ａにおけるアノードトレンチ４０の開口の面積Ｓ１よりも、アノードトレンチ４０内におけるショットキー界面の面積Ｓ２の方が大きい。このため、アノードトレンチ４０を設けずに上面１２ａにショットキー界面を設ける場合に比べて、ショットキー界面の面積を大きくすることができる。すなわち、アノードトレンチ４０を設けることによるショットキー界面の面積拡大効果を得ることができる。したがって、この半導体装置１０では、ＳＢＤのオン抵抗が小さい。
カソード電極２０の電位をアノード電極１４及び表面電極１６の電位よりも高くすると、ＳＢＤに逆電圧が印加され、ＳＢＤがオフする。すなわち、ＳＢＤに流れる電流が停止する。また、ことのき、ｐ型領域３４ａ、３４ｂ及び３４ｃとドリフト領域３０との界面のｐｎ接合にも逆電圧が印加される。このため、ｐ型領域３４ａ、３４ｂ及び３４ｃからドリフト領域３０へ空乏層が広がる。ｐ型領域３４ａから広がる空乏層によって、ｐ型領域３４ｃ近傍（すなわち、アノードトレンチ４０の底面近傍）のショットキー界面に印加される電界が緩和される。特に隣接する２つのｐ型領域３４ｃから伸びる空乏層によって、これら２つのｐ型領域３４ｃの間に位置するドリフト領域３０がピンチオフされる。したがって、アノードトレンチ４０の底面近傍のショットキー界面に印加される電界が効率的に緩和される。ｐ型領域３４ｂから広がる空乏層によって、ｐ型領域３４ｂ近傍（すなわち、アノードトレンチ４０の深さ方向中間部近傍）のショットキー界面に印加される電界が緩和される。特に隣接する２つのｐ型領域３４ｂから伸びる空乏層によって、これら２つのｐ型領域３４ｂの間に位置するドリフト領域３０がピンチオフされる。したがって、アノードトレンチ４０の深さ方向中間部近傍のショットキー界面に印加される電界が効率的に緩和される。ｐ型領域３４ｃから広がる空乏層によって、ｐ型領域３４ｃ近傍（すなわち、アノードトレンチ４０の上端部近傍）のショットキー界面に印加される電界が緩和される。特に隣接する２つのｐ型領域３４ａから伸びる空乏層によって、これら２つのｐ型領域３４ａの間に位置するドリフト領域３０がピンチオフされる。したがって、アノードトレンチ４０の上端部近傍のショットキー界面に印加される電界が効率的に緩和される。
以上に説明したように、実施例１の半導体装置１０では、各アノードトレンチ４０（すなわち、各アノード電極１４）に対して深さ方向に分散して３つのｐ型領域３４ａ〜３４ｃが設けられている。このため、アノードトレンチ４０の深さ方向全域において、ショットキー界面に印加される電界を緩和することができる。したがって、この半導体装置１０の構造によれば、逆電圧が印加されたときにＳＢＤにリーク電流が流れ難い。
なお、順電圧が印加された場合に、各ｐ型領域３４ａ、３４ｂ及び３４ｃからドリフト領域３０へ、ホールが流入してもよいし、ホールが流入しなくてもよい。各ｐ型領域３４ａ、３４ｂ及び３４ｃからドリフト領域３０へホールが流入する場合には、ダイオードのオン抵抗が低減される。各ｐ型領域３４ａ、３４ｂ及び３４ｃからドリフト領域３０へホールが流入しない場合には、ダイオードのリカバリ損失が低減される。
図４〜７は、半導体装置１０の製造工程を示している。半導体装置１０は、カソード領域３２と、その上部に配置されたドリフト領域３０を備える半導体基板から製造される。まず、図４に示すように、イオン注入によって、半導体基板の表面に露出する範囲に、複数のｐ型領域３４ｃを形成する。次に、図５に示すように、半導体基板の表面にドリフト領域３０をエピタキシャル成長させる。次に、注入深さを変更しながらｐ型不純物を複数回注入することで、図６に示すように、ドリフト領域３０の内部（ｐ型領域３４ｃの上部）に、ｐ型領域３４ｂとｐ型領域３４ａを形成する。次に、図７に示すように、半導体基板１２の上面１２ａに、ｐ型領域３４ａ及び３４ｂを貫通してｐ型領域３４ｃに達する複数のアノードトレンチ４０を形成する。その後、アノード電極１４、表面電極１６、金属層１８及びカソード電極２０を形成することで、図１〜３に示す半導体装置１０が完成する。
図８に示すように、実施例２の半導体装置では、半導体基板１２の上面１２ａに露出する範囲にｐ型領域３６が設けられている。表面電極１６と半導体基板１２とが接触する範囲全体に、ｐ型領域３６が設けられている。半導体基板１２の上面１２ａには、製造工程中にさまざまなストレスが加わるため、上面１２ａの状態を安定させることは困難である。したがって、実施例１（図２、３）のように上面１２ａにおいてドリフト領域３０と表面電極１６とをショットキー接触させると、これらの間のショットキー界面のバリアハイトが安定しない。このため、半導体装置の量産時に、半導体装置の間でＳＢＤの特性にばらつきが生じる。これに対し、図８のようにｐ型領域３６を設けると、上面１２ａにおいてショットキー界面が形成されない。したがって、量産時に、半導体装置の間でＳＢＤの特性のばらつきが生じることを抑制することができる。なお、アノードトレンチ４０の側面には上面１２ａに比べて製造工程中にストレスが加わり難い。また、アノード電極１４は、アノードトレンチ４０の形成直後に形成される。したがって、アノードトレンチ４０の側面の状態は比較的安定させることができ、アノードトレンチ４０の側面に位置するショットキー界面のバリアハイトを安定させることは比較的容易である。
図９、１０に示すように、実施例３の半導体装置では、ｐ型領域３４ａ、３４ｂ及び３４ｃのそれぞれが、横方向（アノードトレンチ４０と交差する方向）にストライプ状に伸びている。また、半導体基板１２の上面１２ａに露出する範囲に、ｐ型領域３６が設けられている。ｐ型領域３４ａ、３４ｂ及び３４ｃが設けられていない部分（図３の断面に相当する部分）では、ｐ型領域３６の下側のアノードトレンチ４０の側面と底面全体で、ドリフト領域３０がアノード電極１４にショットキー接触している。また、ドリフト領域３０は、ｐ型領域３４ａとｐ型領域３４ｂの間の間隔（幅Ｗ２ｃを有する間隔）、ｐ型領域３４ｂとｐ型領域３４ｃの間の間隔（幅Ｗ２ｂを有する間隔）、及び、ｐ型領域３４ｃとｐ型領域３６の間の間隔（幅Ｗ２ａを有する間隔）で、アノード電極１４にショットキー接触している。実施例３の半導体装置のその他の構成は、実施例１の半導体装置と等しい。
この半導体装置でも、幅Ｗ２ａ、Ｗ２ｂ及びＷ２ｃの合計値Ｗ２が、アノードトレンチ４０の幅Ｗ１よりも大きい。したがって、１つのアノードトレンチ４０の側面においてドリフト領域３０がアノード電極１４に接するショットキー界面の面積Ｓ２は、上面１２ａを平面視したときにおける上記１つのアノードトレンチ４０の面積Ｓ１よりも大きい。
実施例３の半導体装置では、ＳＢＤに順電圧が印加されると、ｐ型領域３４ａ、３４ｂ、３４ｃが存在しない部分（図３の断面に相当する部分）を通って電子が流れる。実施例３の半導体装置でも、Ｓ１＜Ｓ２の関係が満たされるので、ＳＢＤのオン抵抗が小さい。また、実施例３の半導体装置では、ＳＢＤに逆電圧が印加されると、ｐ型領域３４ａ、３４ｂ及び３４ｃからドリフト領域３０へ空乏層が広がる。空乏層によって、電子が流れる部分のドリフト領域３０（すなわち、図３の断面に相当する部分）が空乏化されることで、ＳＢＤがオフする。実施例３の半導体装置でも、各アノードトレンチ４０に対して深さ方向に分散して３つのｐ型領域３４ａ〜３４ｃが設けられているので、アノードトレンチ４０の深さ方向全域において、ショットキー界面に印加される電界を緩和することができる。したがって、実施例３の半導体装置でも、ＳＢＤにリーク電流が流れ難い。
図１１に示すように、実施例４の半導体装置では、２つのアノードトレンチ４０の間に、ゲートトレンチ４２が設けられている。ゲートトレンチ４２は、半導体基板１２の上面１２ａに設けられている。図示していないが、上面１２ａにおいて、ゲートトレンチ４２は、アノードトレンチ４０と平行に伸びている。ゲートトレンチ４２の内面は、ゲート絶縁層５２によって覆われている。ゲートトレンチ４２内に、ゲート電極５０が配置されている。ゲート電極５０は、ゲート絶縁層５２によって半導体基板１２から絶縁されている。ゲート電極５０の上面は、層間絶縁膜５４によって覆われている。ゲート電極５０は、層間絶縁膜５４によって表面電極１６から絶縁されている。
実施例４の半導体装置では、半導体基板１２が、ソース領域６０とボディ領域６２と底部領域６４を有している。ソース領域６０は、ｎ型領域である。ソース領域６０は、ゲートトレンチ４２の上端部において、ゲート絶縁層５２に接している。ソース領域６０は、表面電極１６にオーミック接触している。ボディ領域６２は、ｐ型領域である。ボディ領域６２は、ソース領域６０の下側から側方に至る範囲に設けられている。ボディ領域６２は、ソース領域６０の下側でゲート絶縁層５２に接している。ボディ領域６２は、ソース領域６０の側方で表面電極１６にオーミック接触している。ボディ領域６２は、ドリフト領域３０に接している。ボディ領域６２によって、ソース領域６０はドリフト領域３０から分離されている。ボディ領域６２の下側において、ドリフト領域３０がゲート絶縁層５２に接している。底部領域６４は、ｐ型領域である。底部領域６４は、ゲートトレンチ４２の底面と底面近傍の側面において、ゲート絶縁層５２に接している。底部領域６４は、ドリフト領域３０に接している。
実施例４の半導体装置では、ソース領域６０、ボディ領域６２、ドリフト領域３０、カソード領域３２、ゲート絶縁層５２、ゲート電極５０、表面電極１６及びカソード電極２０等によって、ＭＯＳＦＥＴが構成されている。また、上述した実施例１と同様に、実施例４の半導体装置も、ＳＢＤを有している。このＳＢＤは、実施例１と同様に動作する。
ＭＯＳＦＥＴが動作する場合には、表面電極１６がソース電極として機能し、カソード電極２０がドレイン電極として機能する。カソード領域３２の電位が表面電極１６の電位よりも高い状態において、ゲート電極５０にゲート閾値よりも高い電位（以下、オン電位という）を印加すると、ＭＯＳＦＥＴがオンする。すなわち、ゲート電極５０にオン電位を印加すると、ゲート絶縁層５２近傍のボディ領域６２にチャネルが形成され、チャネルによってソース領域６０とドリフト領域３０が接続される。このため、電子が、表面電極１６から、ソース領域６０、チャネル、ドリフト領域３０、カソード領域３２を介してカソード電極２０へ流れる。ゲート電極５０の電位をゲート閾値よりも低い電位（以下、オフ電位）まで引き下げると、チャネルが消失し、電子の流れが停止する。すなわち、ＭＯＳＦＥＴがオフする。ＭＯＳＦＥＴがオフすると、ボディ領域６２からドリフト領域３０へ空乏層が伸びる。また、底部領域６４からドリフト領域３０へ空乏層が伸びる。さらに、この状態では、ＳＢＤに逆電圧が印加されるので、各ｐ型領域３４ａ、３４ｂ、３４ｃからドリフト領域３０に空乏層が伸びる。このように空乏層が伸びることで、ゲート絶縁層５２に高い電界が印加されることが防止される。したがって、ＭＯＳＦＥＴは高い耐圧を有する。また、このように空乏層が伸びることで、ＳＢＤのショットキー界面に高い電界が印加されることが防止される。したがって、ＳＢＤにリーク電流が流れ難い。
図１２に示すように、実施例５の半導体装置では、ゲートトレンチ４２からアノードトレンチ４０に至るように、ソース領域６０が設けられている。また、ボディ領域６２は、ソース領域６０の下側全域に設けられている。ボディ領域６２は、図示しない位置で、上面１２ａに露出するとともに表面電極１６にオーミック接触している。実施例５の半導体装置では、ゲートトレンチ４２とアノードトレンチ４０の間の範囲において、上面１２ａにソース領域６０とボディ領域６２が露出している。このため、ゲートトレンチ４２とアノードトレンチ４０の間の範囲において、ドリフト領域３０は上面１２ａに露出しておらず、したがって、表面電極１６に接していない。実施例５の半導体装置のその他の構成は、実施例４の半導体装置と略等しい。
実施例５の半導体装置でも、上述した実施例４の半導体装置と同様にＳＢＤとＭＯＳＦＥＴが動作する。また、実施例５の半導体装置では、ドリフト領域３０が表面電極１６に接していない。このため、実施例２の半導体装置と同様に、バリアハイトのばらつきを抑制することができる。したがって、半導体装置の量産時に、ＳＢＤの特性のばらつきを抑制することができる。
図１３に示すように、実施例６の半導体装置では、ゲートトレンチ４２の底面に底部領域６４が設けられていない。ゲートトレンチ４２の底面の全域で、ドリフト領域３０がゲート絶縁層５２に接している。
実施例６の半導体装置では、ＭＯＳＦＥＴがオフしたときに、アノードトレンチ４０の底部に設けられた各ｐ型領域３４ｃから伸びる空乏層によって、ゲートトレンチ４２の底面近傍のドリフト領域３０が空乏化される。これによって、ゲートトレンチ４２の底面近傍のゲート絶縁層５２に高い電界が印加されることが防止される。したがって、実施例６の半導体装置でも、ＭＯＳＦＥＴの高い耐圧を実現することができる。
また、実施例６の半導体装置は、底部領域６４を有さない。したがって、ＭＯＳＦＥＴがオンするときに、ゲートトレンチ４２の底面近傍を電子が通過することができる。すなわち、実施例６の半導体装置では、チャネル（すなわち、ゲート絶縁層５２近傍のボディ領域６２）の直下で電子が流れる経路が広い。このため、実施例６の半導体装置によれば、ＭＯＳＦＥＴのオン抵抗を低減することができる。
また、上述した実施例１〜６の半導体装置においては、半導体基板１２の厚み方向においてｐ型領域３４ａ、３４ｂ及び３４ｃが略等間隔で配置されていた。すなわち、幅Ｗ２ａ、Ｗ２ｂ及びＷ２ｃが略等しかった。しかしながら、各ｐ型領域の間の間隔（すなわち、幅Ｗ２ａ、Ｗ２ｂ及びＷ２ｃ）が異なっていてもよい。例えば、実施例１において、図１４に示すようにｐ型領域３４ｂとｐ型領域３４ｃの間の間隔が広くなっていてもよいし、図１５に示すようにｐ型領域３４ｂとｐ型領域３４ｃの間の間隔が狭くなっていてもよい。他の実施例２〜６でも、同様に変形することができる。
また、上述した実施例１〜６の半導体装置においては、各アノードトレンチ４０に３つのｐ型領域３４ａ、３４ｂ及び３４ｃが設けられていたが、アノードトレンチ４０毎にｐ型領域の数が異なっていてもよい。例えば、実施例１において、図１６に示すように、３つのｐ型領域３４ａ、３４ｂ及び３４ｃが設けられているアノードトレンチ４０と、２つのｐ型領域３４ａ及び３４ｃが設けられているアノードトレンチ４０とが存在していてもよい。他の実施例２〜６でも、同様に変形することができる。
また、上述した実施例１〜６では、アノードトレンチ４０が互いに平行にストライプ状に伸びていた。しかしながら、アノードトレンチ４０の形状は、適宜変更することができる。例えば、上面１２ａにおいてアノードトレンチ４０が格子状に伸びていてもよいし、上面１２ａにおいてアノードトレンチ４０が六角形を描くように伸びていてもよい。
また、上述した実施例１〜６において、各ｐ型領域３４ａ、３４ｂ及び３４ｃが略同じｐ型不純物濃度を有していてもよいし、これらの間でｐ型不純物濃度が異なっていてもよい。
また、上述した実施例１〜６において、各ｐ型領域３４ａ、３４ｂ及び３４ｃの内部でｐ型不純物濃度が均一であってもよいし、これらの内部でｐ型不純物濃度が位置によって変化していてもよい。
また、上述した実施例２、３において、表面電極１６と半導体基板１２とが接触する範囲の一部にのみｐ型領域３６が設けられていてもよい。
また、上述した実施例１〜６において、ｐ型領域３４ｃが、アノードトレンチ４０の底面の一部でのみアノード電極１４に接していてもよい。例えば、実施例１において、図１７に示すように、アノードトレンチ４０の底面に接する範囲でｐ型領域３４ｃが横方向に分割されており、分割されたｐ型領域３４ｃの間でドリフト領域３０がアノード電極１４に接していてもよい。この構成によれば、アノードトレンチ４０の底面でドリフト領域３０をアノード電極１４にショットキー接触させることができる。実施例２〜６でも、同様に変形することができる。
また、上述した実施例１〜６において、ｐ型領域３４ａは、半導体基板１２の上面１２ａに露出していてもよい（すなわち、表面電極１６に接していてもよい）。
実施例の構成要素と請求項の構成要素との関係について説明する。実施例のアノードトレンチ４０は、第１トレンチの一例である。実施例のｐ型領域３４ｃは、請求項の第１ｐ型領域の一例である。実施例のｐ型領域３４ａ、３４ｂは、請求項の第２ｐ型領域の一例である。実施例のドリフト領域３０とカソード領域３２は、請求項のメインｎ型領域の一例である。実施例のｐ型領域３６は、請求項の第３ｐ型領域の一例である。実施例のゲートトレンチ４２は、請求項の第２トレンチの一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の構成では、第１トレンチが半導体基板の表面においてストライプ状に伸びていてもよい。また、半導体基板の表面における第１トレンチの幅Ｗ１と、ショットキー界面の第１トレンチの深さ方向に沿って測定される幅の合計値Ｗ２が、Ｗ１＜Ｗ２の関係を満たしてもよい。
なお、アノード電極とメインｎ型領域が深さが異なる複数範囲で接している場合には、アノード電極とメインｎ型領域とが接している各範囲の深さ方向における幅を合計した値が、上記合計値Ｗ２となる。また、アノード電極とメインｎ型領域が１つの範囲でのみ接している場合には、その範囲の深さ方向における幅が、上記合計値Ｗ２となる。
この構成によれば、第１トレンチを設けずに半導体基板の表面にアノード電極を設けた場合よりも、アノード電極とメインｎ型領域とのショットキー界面の面積を広くすることができる。
本明細書が開示する一例の構成では、半導体基板の表面を覆い、アノード電極に接する表面電極をさらに有してもよい。この場合、半導体基板が、表面電極に接する第３ｐ型領域をさらに有してもよい。
この構成では、半導体基板の表面電極に接する範囲に第３ｐ型領域が設けられているので、半導体基板の表面（第３ｐ型領域が存在する範囲の表面）において表面電極とメインｎ型領域とがショットキー接触することを防止することができる。半導体基板の表面状態を安定させることは難しいので、半導体基板の表面で表面電極とメインｎ型領域とがショットキー接触すると、量産時にＳＢＤの特性が安定しない。上記のように第３ｐ型領域が設けられている範囲において表面電極とメインｎ型領域とのショットキー接触を防止することで、ＳＢＤの特性を安定させることができる。
本明細書が開示する一例の半導体装置は、半導体基板の表面を覆うとともにアノード電極に接する表面電極と、半導体基板の表面に設けられた第２トレンチと、第２トレンチの内面を覆うゲート絶縁層と、第２トレンチ内に配置されるとともにゲート絶縁層によって前記半導体基板から絶縁されているゲート電極をさらに有してもよい。また、半導体基板が、ゲート絶縁層と表面電極に接するｎ型のソース領域と、ゲート絶縁層と表面電極に接するとともにメインｎ型領域をソース領域から分離しているｐ型のボディ領域をさらに有してもよい。第１トレンチと第２トレンチの間の範囲において、メインｎ型領域が表面電極に接していなくてもよい。
この構成によれば、１つの半導体基板にＳＢＤとＭＯＳＦＥＴが設けられた半導体装置が得られる。また、第１トレンチと第２トレンチの間でメインｎ型領域が表面電極に接していないので、ＳＢＤの特性を安定させることができる。
本明細書が開示する一例の半導体装置は、メインｎ型領域が、第２トレンチの底面でゲート絶縁層に接していてもよい。
この構成では、第１ｐ型領域から伸びる空乏層によって第２トレンチの底面における電界集中を抑制することができる。また、第２トレンチの底面に接する範囲にメインｎ型領域が存在するので、チャネルの下側の電流の経路が広い。したがって、ＭＯＳＦＥＴのオン抵抗を低減することができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０ ：半導体装置
１２ ：半導体基板
１４ ：アノード電極
１６ ：表面電極
１８ ：金属層
２０ ：カソード電極
３０ ：ドリフト領域
３２ ：カソード領域
３４ａ−３４ｃ：ｐ型領域
４０ ：アノードトレンチ
４２ ：ゲートトレンチ
５０ ：ゲート電極
５２ ：ゲート絶縁層
５４ ：層間絶縁膜
６０ ：ソース領域
６２ ：ボディ領域
６４ ：底部領域
本明細書に開示の技術は、半導体装置に関する。
特許文献１に、ショットキーバリアダイオード（以下、ＳＢＤという）が開示されている。このＳＢＤは、表面にトレンチが設けられた半導体基板を有する。トレンチ内に、アノード電極が設けられている。また、半導体基板の裏面に、カソード電極が設けられている。半導体基板は、トレンチの底面でアノード電極に接するｐ型領域と、トレンチの側面（すなわち、ｐ型領域の上側）でアノード電極にショットキー接触するｎ型領域を有している。ｎ型領域は、カソード電極にも接している。アノード電極とｎ型領域とのショットキー界面が、ＳＢＤとして機能する。トレンチ内にアノード電極を設けることで、アノード電極とｎ型領域とのショットキー界面を広くすることができる。このため、このＳＢＤは、オン抵抗が低い。また、このＳＢＤに逆電圧（カソード電極がアノード電極よりも高くなる電圧）が印加されると、ｐ型領域からその周囲のｎ型領域に空乏層が伸びる。すると、ｐ型領域よりも上側に位置するショットキー界面に印加される電圧が低減される。これにより、逆電圧印加時にＳＢＤに流れるリーク電流が抑制される。
特開２０１３−１１５３９４号公報
特許文献１のＳＢＤでも、逆電圧印加時に、ｐ型領域よりも上側に位置するショットキー界面に印加される電圧を十分に低減できず、リーク電流が生じる場合がある。したがって、本明細書では、ＳＢＤを備える半導体装置において、リーク電流をより効果的に抑制することが可能な技術を提供する。
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の表面に設けられた第１トレンチと、前記第１トレンチ内に設けられているアノード電極と、前記半導体基板の裏面に設けられているカソード電極を有する。前記半導体基板が、前記第１トレンチの底面で前記アノード電極に接する第１ｐ型領域と、前記第１トレンチの側面で前記アノード電極に接する第２ｐ型領域と、前記第１ｐ型領域と前記第２ｐ型領域に接し、前記第１トレンチの前記側面で前記アノード電極にショットキー接触し、前記第１ｐ型領域を前記第２ｐ型領域から分離しており、前記カソード電極に接するメインｎ型領域を有する。前記表面を平面視したときにおける前記第１トレンチの面積Ｓ１と、前記第１トレンチの前記側面で前記メインｎ型領域が前記アノード電極に接するショットキー界面の面積Ｓ２とが、Ｓ１＜Ｓ２の関係を満たす。
この半導体装置では、半導体基板が、第１トレンチの底面でアノード電極に接する第１ｐ型領域に加えて、第１トレンチの側面でアノード電極に接する第２ｐ型領域を有している。第２ｐ型領域は第１ｐ型領域から分離されているｐ型領域である。このため、アノード電極とカソード電極の間に逆電圧が印加されると、第１トレンチの底面近傍で第１ｐ型領域からメインｎ型領域に空乏層が伸びるとともに、第１ｐ型領域よりも上側に位置する第２ｐ型領域からメインｎ型領域に空乏層が伸びる。第２ｐ型領域から伸びる空乏層が第１トレンチの側面近傍を空乏化するので、第１トレンチの側面でメインｎ型領域とアノード電極とが接するショットキー界面に印加される電圧をより効果的に低減することができる。したがって、この半導体装置によれば、ＳＢＤに生じるリーク電流をより効果的に抑制することができる。
また、第１トレンチの側面でアノード電極に接する第２ｐ型領域を設けると、第１トレンチの側面でメインｎ型領域とアノード電極とが接するショットキー界面が狭くなる。しかしながら、この半導体装置では、半導体基板の表面を平面視したときにおける第１トレンチの面積Ｓ１と、第１トレンチの側面でメインｎ型領域が前記アノード電極に接するショットキー界面の面積Ｓ２とが、Ｓ１＜Ｓ２の関係を満たす。この関係を満たすと、第１トレンチを設けずに半導体基板の表面にアノード電極を設けた場合よりも、アノード電極とメインｎ型領域とのショットキー界面の面積を広くすることができる。つまり、オン抵抗を低減するというトレンチ構造の利点を得ることができる。
以上に説明したように、この半導体装置によれば、トレンチ構造の利点を得ながら、逆電圧印加時のリーク電流を抑制することが可能となる。
実施例１の半導体装置の平面図。 図１のＩＩ−ＩＩ線における断面図。 図１のＩＩＩ−ＩＩＩ線における断面図。 半導体装置の製造方法の説明図。 半導体装置の製造方法の説明図。 半導体装置の製造方法の説明図。 半導体装置の製造方法の説明図。 実施例２の半導体装置の平面図。 実施例３の半導体装置の平面図。 図９のＸ−Ｘ線における断面図。 実施例４の半導体装置の断面図。 実施例５の半導体装置の断面図。 実施例６の半導体装置の断面図。 変形例の半導体装置の断面図。 変形例の半導体装置の断面図。 変形例の半導体装置の断面図。 変形例の半導体装置の断面図。
図１に示す半導体装置１０は、半導体基板１２を有している。なお、図１では、半導体基板１２上の電極等の図示を省略している。半導体基板１２は、ＳｉＣを主成分とする基板である。図１に示すように、半導体基板１２の上面１２ａには、複数のアノードトレンチ４０が設けられている。以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、上面１２ａにおいてｘ方向と直交する方向をｙ方向という。図１に示すように、各アノードトレンチ４０は、互いに平行にｙ方向に沿って伸びている。図１に示すように、複数のアノードトレンチ４０は、ｘ方向に一定の間隔を開けて配列されている。
図２に示すように、各アノードトレンチ４０の内部には、アノード電極１４が配置されている。アノード電極１４は、アノードトレンチ４０の内面全体で、半導体基板１２に接している。また、半導体基板１２の上面１２ａは、表面電極１６に覆われている。表面電極１６は、上面１２ａの略全域で半導体基板１２に接している。アノード電極１４と表面電極１６は、互いに繋がっている。表面電極１６の表面は、金属層１８によって覆われている。半導体基板１２の下面１２ｂは、カソード電極２０に覆われている。カソード電極２０は、下面１２ｂの略全域で半導体基板１２に接している。
半導体基板１２は、ドリフト領域３０とカソード領域３２を有している。カソード領域３２は、高いｎ型不純物濃度を有するｎ型領域である。カソード領域３２は、半導体基板１２の下面１２ｂの略全域で、カソード電極２０に対してオーミック接触している。ドリフト領域３０は、カソード領域３２上に配置されている。ドリフト領域３０は、カソード領域３２よりも低いｎ型不純物濃度を有するｎ型領域である。ドリフト領域３０は、各アノードトレンチ４０の側面の一部で、アノード電極１４に対してショットキー接触している。また、ドリフト領域３０は、半導体基板１２の上面１２ａで、表面電極１６に対してショットキー接触している。
図１、２に示すように、半導体基板１２は、各アノード電極１４に接する範囲に、ｐ型領域３４ａ、３４ｂ及び３４ｃを有している。図１に示すように、ｐ型領域３４ａ、３４ｂ及び３４ｃは、上面１２ａ側から平面視したときに互いに重なるように設けられている。各アノード電極１４に対して、ｐ型領域３４ａ、３４ｂ及び３４ｃのセットが複数個設けられている。各アノード電極１４に対して設けられたｐ型領域３４ａ、３４ｂ及び３４ｃの複数のセットは、ｙ方向に間隔を開けて配置されている。図２に示すように、隣接するアノード電極１４の間において、ｐ型領域３４ａ同士、ｐ型領域３４ｂ同士及びｐ型領域３４ｃ同士の間に間隔が設けられている。これらの間隔には、ドリフト領域３０が存在している。図３に示すように、ｐ型領域３４ａ、３４ｂ及び３４ｃのセットが設けられていない位置では、アノードトレンチ４０の側面及び底面の全域で、ドリフト領域３０がアノード電極１４にショットキー接触している。
図２に示すように、各ｐ型領域３４ｃは、アノードトレンチ４０の底面及び底面近傍の側面において、アノード電極１４に接している。各ｐ型領域３４ｂは、対応するｐ型領域３４ｃの上部に配置されている。各ｐ型領域３４ｂは、アノードトレンチ４０の側面において、アノード電極１４に接している。各ｐ型領域３４ａは、対応するｐ型領域３４ｂの上部に配置されている。各ｐ型領域３４ａは、アノードトレンチ４０の側面において、アノード電極１４に接している。
ｐ型領域３４ｃとその上部のｐ型領域３４ｂの間に間隔が設けられており、この間隔においてドリフト領域３０がアノード電極１４に対してショットキー接触している。ｐ型領域３４ｃとその上部のｐ型領域３４ｂの間の間隔（すなわち、ドリフト領域３０とアノード電極１４とがショットキー接触しているショットキー界面）は、幅Ｗ２ｃを有している。
ｐ型領域３４ｂとその上部のｐ型領域３４ａの間に間隔が設けられており、この間隔においてドリフト領域３０がアノード電極１４に対してショットキー接触している。ｐ型領域３４ｂとその上部のｐ型領域３４ａの間の間隔（すなわち、ドリフト領域３０とアノード電極１４とがショットキー接触しているショットキー界面）は、幅Ｗ２ｂを有している。
ｐ型領域３４ａと半導体基板１２の上面１２ａの間に間隔が設けられており、この間隔においてドリフト領域３０がアノード電極１４に対してショットキー接触している。ｐ型領域３４ａと上面１２ａの間の間隔（すなわち、ドリフト領域３０とアノード電極１４とがショットキー接触しているショットキー界面）は、幅Ｗ２ａを有している。
上述した幅Ｗ２ａ、Ｗ２ｂ及びＷ２ｃの合計値Ｗ２（＝Ｗ２ａ＋Ｗ２ｂ＋Ｗ２ｃ）は、上面１２ａにおけるアノードトレンチ４０の幅Ｗ１（すなわち、ｘ方向におけるアノードトレンチ４０の寸法）よりも大きい。すなわち、Ｗ１＜Ｗ２の関係が満たされている。なお、合計値Ｗ２は、ｐ型領域３４ａ、３４ｂ及び３４ｃを含む断面において、ドリフト領域３０がアノード電極１４に対してショットキー接触している各ショットキー界面の幅（深さ方向に沿って測定される幅）の合計値である。図１、３に示すように、アノードトレンチ４０の一部では、ｐ型領域３４ａ、３４ｂ及び３４ｃが設けられていない。したがって、１つのアノードトレンチ４０の側面においてドリフト領域３０がアノード電極１４に接するショットキー界面の面積Ｓ２は、上面１２ａを平面視したときにおける上記１つのアノードトレンチ４０の面積（すなわち、上面１２ａにおいてアノードトレンチ４０の開口部が占める面積）Ｓ１よりも大きい。すなわち、Ｓ１＜Ｓ２の関係が満たされる。
半導体基板１２の内部には、ドリフト領域３０がアノード電極１４及び表面電極１６に対してショットキー接触する界面によって、ＳＢＤが形成されている。
アノード電極１４及び表面電極１６の電位をカソード電極２０の電位よりも高くすると、ＳＢＤに順電圧が印加され、ＳＢＤがオンする。すなわち、カソード電極２０から、カソード領域３２を介してドリフト領域３０へ電子が流れる。ドリフト領域３０に流入した電子は、ショットキー界面を介して、アノード電極１４及び表面電極１６へ流れる。すなわち、アノード電極１４及び表面電極１６からカソード電極２０へ電流が流れる。
上述したように、この半導体装置１０では、Ｓ１＜Ｓ２の関係が満たされる。すなわち、上面１２ａにおけるアノードトレンチ４０の開口の面積Ｓ１よりも、アノードトレンチ４０内におけるショットキー界面の面積Ｓ２の方が大きい。このため、アノードトレンチ４０を設けずに上面１２ａにショットキー界面を設ける場合に比べて、ショットキー界面の面積を大きくすることができる。すなわち、アノードトレンチ４０を設けることによるショットキー界面の面積拡大効果を得ることができる。したがって、この半導体装置１０では、ＳＢＤのオン抵抗が小さい。
カソード電極２０の電位をアノード電極１４及び表面電極１６の電位よりも高くすると、ＳＢＤに逆電圧が印加され、ＳＢＤがオフする。すなわち、ＳＢＤに流れる電流が停止する。また、ことのき、ｐ型領域３４ａ、３４ｂ及び３４ｃとドリフト領域３０との界面のｐｎ接合にも逆電圧が印加される。このため、ｐ型領域３４ａ、３４ｂ及び３４ｃからドリフト領域３０へ空乏層が広がる。ｐ型領域３４ｃから広がる空乏層によって、ｐ型領域３４ｃ近傍（すなわち、アノードトレンチ４０の底面近傍）のショットキー界面に印加される電界が緩和される。特に隣接する２つのｐ型領域３４ｃから伸びる空乏層によって、これら２つのｐ型領域３４ｃの間に位置するドリフト領域３０がピンチオフされる。したがって、アノードトレンチ４０の底面近傍のショットキー界面に印加される電界が効率的に緩和される。ｐ型領域３４ｂから広がる空乏層によって、ｐ型領域３４ｂ近傍（すなわち、アノードトレンチ４０の深さ方向中間部近傍）のショットキー界面に印加される電界が緩和される。特に隣接する２つのｐ型領域３４ｂから伸びる空乏層によって、これら２つのｐ型領域３４ｂの間に位置するドリフト領域３０がピンチオフされる。したがって、アノードトレンチ４０の深さ方向中間部近傍のショットキー界面に印加される電界が効率的に緩和される。ｐ型領域３４ａから広がる空乏層によって、ｐ型領域３４ａ近傍（すなわち、アノードトレンチ４０の上端部近傍）のショットキー界面に印加される電界が緩和される。特に隣接する２つのｐ型領域３４ａから伸びる空乏層によって、これら２つのｐ型領域３４ａの間に位置するドリフト領域３０がピンチオフされる。したがって、アノードトレンチ４０の上端部近傍のショットキー界面に印加される電界が効率的に緩和される。
以上に説明したように、実施例１の半導体装置１０では、各アノードトレンチ４０（すなわち、各アノード電極１４）に対して深さ方向に分散して３つのｐ型領域３４ａ〜３４ｃが設けられている。このため、アノードトレンチ４０の深さ方向全域において、ショットキー界面に印加される電界を緩和することができる。したがって、この半導体装置１０の構造によれば、逆電圧が印加されたときにＳＢＤにリーク電流が流れ難い。
なお、順電圧が印加された場合に、各ｐ型領域３４ａ、３４ｂ及び３４ｃからドリフト領域３０へ、ホールが流入してもよいし、ホールが流入しなくてもよい。各ｐ型領域３４ａ、３４ｂ及び３４ｃからドリフト領域３０へホールが流入する場合には、ダイオードのオン抵抗が低減される。各ｐ型領域３４ａ、３４ｂ及び３４ｃからドリフト領域３０へホールが流入しない場合には、ダイオードのリカバリ損失が低減される。
図４〜７は、半導体装置１０の製造工程を示している。半導体装置１０は、カソード領域３２と、その上部に配置されたドリフト領域３０を備える半導体基板から製造される。まず、図４に示すように、イオン注入によって、半導体基板の表面に露出する範囲に、複数のｐ型領域３４ｃを形成する。次に、図５に示すように、半導体基板の表面にドリフト領域３０をエピタキシャル成長させる。次に、注入深さを変更しながらｐ型不純物を複数回注入することで、図６に示すように、ドリフト領域３０の内部（ｐ型領域３４ｃの上部）に、ｐ型領域３４ｂとｐ型領域３４ａを形成する。次に、図７に示すように、半導体基板１２の上面１２ａに、ｐ型領域３４ａ及び３４ｂを貫通してｐ型領域３４ｃに達する複数のアノードトレンチ４０を形成する。その後、アノード電極１４、表面電極１６、金属層１８及びカソード電極２０を形成することで、図１〜３に示す半導体装置１０が完成する。
図８に示すように、実施例２の半導体装置では、半導体基板１２の上面１２ａに露出する範囲にｐ型領域３６が設けられている。表面電極１６と半導体基板１２とが接触する範囲全体に、ｐ型領域３６が設けられている。半導体基板１２の上面１２ａには、製造工程中にさまざまなストレスが加わるため、上面１２ａの状態を安定させることは困難である。したがって、実施例１（図２、３）のように上面１２ａにおいてドリフト領域３０と表面電極１６とをショットキー接触させると、これらの間のショットキー界面のバリアハイトが安定しない。このため、半導体装置の量産時に、半導体装置の間でＳＢＤの特性にばらつきが生じる。これに対し、図８のようにｐ型領域３６を設けると、上面１２ａにおいてショットキー界面が形成されない。したがって、量産時に、半導体装置の間でＳＢＤの特性のばらつきが生じることを抑制することができる。なお、アノードトレンチ４０の側面には上面１２ａに比べて製造工程中にストレスが加わり難い。また、アノード電極１４は、アノードトレンチ４０の形成直後に形成される。したがって、アノードトレンチ４０の側面の状態は比較的安定させることができ、アノードトレンチ４０の側面に位置するショットキー界面のバリアハイトを安定させることは比較的容易である。
図９、１０に示すように、実施例３の半導体装置では、ｐ型領域３４ａ、３４ｂ及び３４ｃのそれぞれが、横方向（アノードトレンチ４０と交差する方向）にストライプ状に伸びている。また、半導体基板１２の上面１２ａに露出する範囲に、ｐ型領域３６が設けられている。ｐ型領域３４ａ、３４ｂ及び３４ｃが設けられていない部分（図３の断面に相当する部分）では、ｐ型領域３６の下側のアノードトレンチ４０の側面と底面全体で、ドリフト領域３０がアノード電極１４にショットキー接触している。また、ドリフト領域３０は、ｐ型領域３４ｃとｐ型領域３４ｂの間の間隔（幅Ｗ２ｃを有する間隔）、ｐ型領域３４ｂとｐ型領域３４ａの間の間隔（幅Ｗ２ｂを有する間隔）、及び、ｐ型領域３４ａとｐ型領域３６の間の間隔（幅Ｗ２ａを有する間隔）で、アノード電極１４にショットキー接触している。実施例３の半導体装置のその他の構成は、実施例１の半導体装置と等しい。
この半導体装置でも、幅Ｗ２ａ、Ｗ２ｂ及びＷ２ｃの合計値Ｗ２が、アノードトレンチ４０の幅Ｗ１よりも大きい。したがって、１つのアノードトレンチ４０の側面においてドリフト領域３０がアノード電極１４に接するショットキー界面の面積Ｓ２は、上面１２ａを平面視したときにおける上記１つのアノードトレンチ４０の面積Ｓ１よりも大きい。
実施例３の半導体装置では、ＳＢＤに順電圧が印加されると、ｐ型領域３４ａ、３４ｂ、３４ｃが存在しない部分（図３の断面に相当する部分）を通って電子が流れる。実施例３の半導体装置でも、Ｓ１＜Ｓ２の関係が満たされるので、ＳＢＤのオン抵抗が小さい。また、実施例３の半導体装置では、ＳＢＤに逆電圧が印加されると、ｐ型領域３４ａ、３４ｂ及び３４ｃからドリフト領域３０へ空乏層が広がる。空乏層によって、電子が流れる部分のドリフト領域３０（すなわち、図３の断面に相当する部分）が空乏化されることで、ＳＢＤがオフする。実施例３の半導体装置でも、各アノードトレンチ４０に対して深さ方向に分散して３つのｐ型領域３４ａ〜３４ｃが設けられているので、アノードトレンチ４０の深さ方向全域において、ショットキー界面に印加される電界を緩和することができる。したがって、実施例３の半導体装置でも、ＳＢＤにリーク電流が流れ難い。
図１１に示すように、実施例４の半導体装置では、２つのアノードトレンチ４０の間に、ゲートトレンチ４２が設けられている。ゲートトレンチ４２は、半導体基板１２の上面１２ａに設けられている。図示していないが、上面１２ａにおいて、ゲートトレンチ４２は、アノードトレンチ４０と平行に伸びている。ゲートトレンチ４２の内面は、ゲート絶縁層５２によって覆われている。ゲートトレンチ４２内に、ゲート電極５０が配置されている。ゲート電極５０は、ゲート絶縁層５２によって半導体基板１２から絶縁されている。ゲート電極５０の上面は、層間絶縁膜５４によって覆われている。ゲート電極５０は、層間絶縁膜５４によって表面電極１６から絶縁されている。
実施例４の半導体装置では、半導体基板１２が、ソース領域６０とボディ領域６２と底部領域６４を有している。ソース領域６０は、ｎ型領域である。ソース領域６０は、ゲートトレンチ４２の上端部において、ゲート絶縁層５２に接している。ソース領域６０は、表面電極１６にオーミック接触している。ボディ領域６２は、ｐ型領域である。ボディ領域６２は、ソース領域６０の下側から側方に至る範囲に設けられている。ボディ領域６２は、ソース領域６０の下側でゲート絶縁層５２に接している。ボディ領域６２は、ソース領域６０の側方で表面電極１６にオーミック接触している。ボディ領域６２は、ドリフト領域３０に接している。ボディ領域６２によって、ソース領域６０はドリフト領域３０から分離されている。ボディ領域６２の下側において、ドリフト領域３０がゲート絶縁層５２に接している。底部領域６４は、ｐ型領域である。底部領域６４は、ゲートトレンチ４２の底面と底面近傍の側面において、ゲート絶縁層５２に接している。底部領域６４は、ドリフト領域３０に接している。
実施例４の半導体装置では、ソース領域６０、ボディ領域６２、ドリフト領域３０、カソード領域３２、ゲート絶縁層５２、ゲート電極５０、表面電極１６及びカソード電極２０等によって、ＭＯＳＦＥＴが構成されている。また、上述した実施例１と同様に、実施例４の半導体装置も、ＳＢＤを有している。このＳＢＤは、実施例１と同様に動作する。
ＭＯＳＦＥＴが動作する場合には、表面電極１６がソース電極として機能し、カソード電極２０がドレイン電極として機能する。カソード領域３２の電位が表面電極１６の電位よりも高い状態において、ゲート電極５０にゲート閾値よりも高い電位（以下、オン電位という）を印加すると、ＭＯＳＦＥＴがオンする。すなわち、ゲート電極５０にオン電位を印加すると、ゲート絶縁層５２近傍のボディ領域６２にチャネルが形成され、チャネルによってソース領域６０とドリフト領域３０が接続される。このため、電子が、表面電極１６から、ソース領域６０、チャネル、ドリフト領域３０、カソード領域３２を介してカソード電極２０へ流れる。ゲート電極５０の電位をゲート閾値よりも低い電位（以下、オフ電位）まで引き下げると、チャネルが消失し、電子の流れが停止する。すなわち、ＭＯＳＦＥＴがオフする。ＭＯＳＦＥＴがオフすると、ボディ領域６２からドリフト領域３０へ空乏層が伸びる。また、底部領域６４からドリフト領域３０へ空乏層が伸びる。さらに、この状態では、ＳＢＤに逆電圧が印加されるので、各ｐ型領域３４ａ、３４ｂ、３４ｃからドリフト領域３０に空乏層が伸びる。このように空乏層が伸びることで、ゲート絶縁層５２に高い電界が印加されることが防止される。したがって、ＭＯＳＦＥＴは高い耐圧を有する。また、このように空乏層が伸びることで、ＳＢＤのショットキー界面に高い電界が印加されることが防止される。したがって、ＳＢＤにリーク電流が流れ難い。
図１２に示すように、実施例５の半導体装置では、ゲートトレンチ４２からアノードトレンチ４０に至るように、ソース領域６０が設けられている。また、ボディ領域６２は、ソース領域６０の下側全域に設けられている。ボディ領域６２は、図示しない位置で、上面１２ａに露出するとともに表面電極１６にオーミック接触している。実施例５の半導体装置では、ゲートトレンチ４２とアノードトレンチ４０の間の範囲において、上面１２ａにソース領域６０とボディ領域６２が露出している。このため、ゲートトレンチ４２とアノードトレンチ４０の間の範囲において、ドリフト領域３０は上面１２ａに露出しておらず、したがって、表面電極１６に接していない。実施例５の半導体装置のその他の構成は、実施例４の半導体装置と略等しい。
実施例５の半導体装置でも、上述した実施例４の半導体装置と同様にＳＢＤとＭＯＳＦＥＴが動作する。また、実施例５の半導体装置では、ドリフト領域３０が表面電極１６に接していない。このため、実施例２の半導体装置と同様に、バリアハイトのばらつきを抑制することができる。したがって、半導体装置の量産時に、ＳＢＤの特性のばらつきを抑制することができる。
図１３に示すように、実施例６の半導体装置では、ゲートトレンチ４２の底面に底部領域６４が設けられていない。ゲートトレンチ４２の底面の全域で、ドリフト領域３０がゲート絶縁層５２に接している。
実施例６の半導体装置では、ＭＯＳＦＥＴがオフしたときに、アノードトレンチ４０の底部に設けられた各ｐ型領域３４ｃから伸びる空乏層によって、ゲートトレンチ４２の底面近傍のドリフト領域３０が空乏化される。これによって、ゲートトレンチ４２の底面近傍のゲート絶縁層５２に高い電界が印加されることが防止される。したがって、実施例６の半導体装置でも、ＭＯＳＦＥＴの高い耐圧を実現することができる。
また、実施例６の半導体装置は、底部領域６４を有さない。したがって、ＭＯＳＦＥＴがオンするときに、ゲートトレンチ４２の底面近傍を電子が通過することができる。すなわち、実施例６の半導体装置では、チャネル（すなわち、ゲート絶縁層５２近傍のボディ領域６２）の直下で電子が流れる経路が広い。このため、実施例６の半導体装置によれば、ＭＯＳＦＥＴのオン抵抗を低減することができる。
また、上述した実施例１〜６の半導体装置においては、半導体基板１２の厚み方向においてｐ型領域３４ａ、３４ｂ及び３４ｃが略等間隔で配置されていた。すなわち、幅Ｗ２ａ、Ｗ２ｂ及びＷ２ｃが略等しかった。しかしながら、各ｐ型領域の間の間隔（すなわち、幅Ｗ２ａ、Ｗ２ｂ及びＷ２ｃ）が異なっていてもよい。例えば、実施例１において、図１４に示すようにｐ型領域３４ｂとｐ型領域３４ｃの間の間隔が広くなっていてもよいし、図１５に示すようにｐ型領域３４ｂとｐ型領域３４ｃの間の間隔が狭くなっていてもよい。他の実施例２〜６でも、同様に変形することができる。
また、上述した実施例１〜６の半導体装置においては、各アノードトレンチ４０に３つのｐ型領域３４ａ、３４ｂ及び３４ｃが設けられていたが、アノードトレンチ４０毎にｐ型領域の数が異なっていてもよい。例えば、実施例１において、図１６に示すように、３つのｐ型領域３４ａ、３４ｂ及び３４ｃが設けられているアノードトレンチ４０と、２つのｐ型領域３４ａ及び３４ｃが設けられているアノードトレンチ４０とが存在していてもよい。他の実施例２〜６でも、同様に変形することができる。
また、上述した実施例１〜６では、アノードトレンチ４０が互いに平行にストライプ状に伸びていた。しかしながら、アノードトレンチ４０の形状は、適宜変更することができる。例えば、上面１２ａにおいてアノードトレンチ４０が格子状に伸びていてもよいし、上面１２ａにおいてアノードトレンチ４０が六角形を描くように伸びていてもよい。
また、上述した実施例１〜６において、各ｐ型領域３４ａ、３４ｂ及び３４ｃが略同じｐ型不純物濃度を有していてもよいし、これらの間でｐ型不純物濃度が異なっていてもよい。
また、上述した実施例１〜６において、各ｐ型領域３４ａ、３４ｂ及び３４ｃの内部でｐ型不純物濃度が均一であってもよいし、これらの内部でｐ型不純物濃度が位置によって変化していてもよい。
また、上述した実施例２、３において、表面電極１６と半導体基板１２とが接触する範囲の一部にのみｐ型領域３６が設けられていてもよい。
また、上述した実施例１〜６において、ｐ型領域３４ｃが、アノードトレンチ４０の底面の一部でのみアノード電極１４に接していてもよい。例えば、実施例１において、図１７に示すように、アノードトレンチ４０の底面に接する範囲でｐ型領域３４ｃが横方向に分割されており、分割されたｐ型領域３４ｃの間でドリフト領域３０がアノード電極１４に接していてもよい。この構成によれば、アノードトレンチ４０の底面でドリフト領域３０をアノード電極１４にショットキー接触させることができる。実施例２〜６でも、同様に変形することができる。
また、上述した実施例１〜６において、ｐ型領域３４ａは、半導体基板１２の上面１２ａに露出していてもよい（すなわち、表面電極１６に接していてもよい）。
実施例の構成要素と請求項の構成要素との関係について説明する。実施例のアノードトレンチ４０は、第１トレンチの一例である。実施例のｐ型領域３４ｃは、請求項の第１ｐ型領域の一例である。実施例のｐ型領域３４ａ、３４ｂは、請求項の第２ｐ型領域の一例である。実施例のドリフト領域３０とカソード領域３２は、請求項のメインｎ型領域の一例である。実施例のｐ型領域３６は、請求項の第３ｐ型領域の一例である。実施例のゲートトレンチ４２は、請求項の第２トレンチの一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の構成では、第１トレンチが半導体基板の表面においてストライプ状に伸びていてもよい。また、半導体基板の表面における第１トレンチの幅Ｗ１と、ショットキー界面の第１トレンチの深さ方向に沿って測定される幅の合計値Ｗ２が、Ｗ１＜Ｗ２の関係を満たしてもよい。
なお、アノード電極とメインｎ型領域が深さが異なる複数範囲で接している場合には、アノード電極とメインｎ型領域とが接している各範囲の深さ方向における幅を合計した値が、上記合計値Ｗ２となる。また、アノード電極とメインｎ型領域が１つの範囲でのみ接している場合には、その範囲の深さ方向における幅が、上記合計値Ｗ２となる。
この構成によれば、第１トレンチを設けずに半導体基板の表面にアノード電極を設けた場合よりも、アノード電極とメインｎ型領域とのショットキー界面の面積を広くすることができる。
本明細書が開示する一例の構成では、半導体基板の表面を覆い、アノード電極に接する表面電極をさらに有してもよい。この場合、半導体基板が、表面電極に接する第３ｐ型領域をさらに有してもよい。
この構成では、半導体基板の表面電極に接する範囲に第３ｐ型領域が設けられているので、半導体基板の表面（第３ｐ型領域が存在する範囲の表面）において表面電極とメインｎ型領域とがショットキー接触することを防止することができる。半導体基板の表面状態を安定させることは難しいので、半導体基板の表面で表面電極とメインｎ型領域とがショットキー接触すると、量産時にＳＢＤの特性が安定しない。上記のように第３ｐ型領域が設けられている範囲において表面電極とメインｎ型領域とのショットキー接触を防止することで、ＳＢＤの特性を安定させることができる。
本明細書が開示する一例の半導体装置は、半導体基板の表面を覆うとともにアノード電極に接する表面電極と、半導体基板の表面に設けられた第２トレンチと、第２トレンチの内面を覆うゲート絶縁層と、第２トレンチ内に配置されるとともにゲート絶縁層によって前記半導体基板から絶縁されているゲート電極をさらに有してもよい。また、半導体基板が、ゲート絶縁層と表面電極に接するｎ型のソース領域と、ゲート絶縁層と表面電極に接するとともにメインｎ型領域をソース領域から分離しているｐ型のボディ領域をさらに有してもよい。第１トレンチと第２トレンチの間の範囲において、メインｎ型領域が表面電極に接していなくてもよい。
この構成によれば、１つの半導体基板にＳＢＤとＭＯＳＦＥＴが設けられた半導体装置が得られる。また、第１トレンチと第２トレンチの間でメインｎ型領域が表面電極に接していないので、ＳＢＤの特性を安定させることができる。
本明細書が開示する一例の半導体装置は、メインｎ型領域が、第２トレンチの底面でゲート絶縁層に接していてもよい。
この構成では、第１ｐ型領域から伸びる空乏層によって第２トレンチの底面における電界集中を抑制することができる。また、第２トレンチの底面に接する範囲にメインｎ型領域が存在するので、チャネルの下側の電流の経路が広い。したがって、ＭＯＳＦＥＴのオン抵抗を低減することができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０ ：半導体装置
１２ ：半導体基板
１４ ：アノード電極
１６ ：表面電極
１８ ：金属層
２０ ：カソード電極
３０ ：ドリフト領域
３２ ：カソード領域
３４ａ−３４ｃ：ｐ型領域
４０ ：アノードトレンチ
４２ ：ゲートトレンチ
５０ ：ゲート電極
５２ ：ゲート絶縁層
５４ ：層間絶縁膜
６０ ：ソース領域
６２ ：ボディ領域
６４ ：底部領域

Claims (5)

  1. 半導体装置であって、
    半導体基板と、
    前記半導体基板の表面に設けられた第１トレンチと、
    前記第１トレンチ内に設けられているアノード電極と、
    前記半導体基板の裏面に設けられているカソード電極、
    を有し、
    前記半導体基板が、
    前記第１トレンチの底面で前記アノード電極に接する第１ｐ型領域と、
    前記第１トレンチの側面で前記アノード電極に接する第２ｐ型領域と、
    前記第１ｐ型領域と前記第２ｐ型領域に接し、前記第１トレンチの前記側面で前記アノード電極にショットキー接触し、前記第１ｐ型領域を前記第２ｐ型領域から分離しており、前記カソード電極に接するメインｎ型領域、
    を有し、
    前記表面を平面視したときにおける前記第１トレンチの面積Ｓ１と、前記第１トレンチの前記側面で前記メインｎ型領域が前記アノード電極に接するショットキー界面の面積Ｓ２とが、Ｓ１＜Ｓ２の関係を満たす半導体装置。
  2. 前記第１トレンチが前記表面においてストライプ状に伸びており、
    前記表面における前記第１トレンチの幅Ｗ１と、前記ショットキー界面の前記第１トレンチの深さ方向に沿って測定される幅の合計値Ｗ２が、Ｗ１＜Ｗ２の関係を満たす、
    請求項１の半導体装置。
  3. 前記半導体基板の前記表面を覆い、前記アノード電極に接する表面電極をさらに有し、
    前記半導体基板が、前記表面電極に接する第３ｐ型領域をさらに有する、
    請求項１または２の半導体装置。
  4. 前記半導体基板の前記表面を覆い、前記アノード電極に接する表面電極と、
    前記表面に設けられた第２トレンチと、
    前記第２トレンチの内面を覆うゲート絶縁層と、
    前記第２トレンチ内に配置され、前記ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極、
    をさらに有し、
    前記半導体基板が、
    前記ゲート絶縁層と前記表面電極に接するｎ型のソース領域と、
    前記ゲート絶縁層と前記表面電極に接し、前記メインｎ型領域を前記ソース領域から分離しているｐ型のボディ領域、
    をさらに有し、
    前記第１トレンチと前記第２トレンチの間の範囲において、前記メインｎ型領域が前記表面電極に接していない、
    請求項１または２の半導体装置。
  5. 前記メインｎ型領域が、前記第２トレンチの底面で前記ゲート絶縁層に接している請求項４の半導体装置。
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