JP2019057645A - 半導体装置 - Google Patents

Abstract

【課題】 半導体装置において、オン抵抗を低減することができる技術を提供する。
【解決手段】 半導体装置は、半導体基板と、第１ゲート電極と、ソース電極、を備えている。前記第１ゲート電極は、前記半導体基板の上面に設けられた第１トレンチ内に配置されており、第１ゲート絶縁膜によって前記半導体基板から絶縁されている。前記半導体基板が、ベース領域と、ドリフト領域、を有している。前記ベース領域は、前記半導体基板の前記上面に露出しており、前記第１ゲート絶縁膜に接するｐ型領域である。前記ドリフト領域は、前記ベース領域に対して下側から接しているｎ型領域である。前記ソース電極は、前記ベース領域が露出する範囲内で前記上面に設けられた凹部内で前記ベース領域に接しており、前記ベース領域によって前記ドリフト領域から分離されている。
【選択図】図２

Description

本明細書に開示の技術は、半導体装置に関する。

特許文献１には、トレンチ型のゲート電極を有する半導体装置が開示されている。ゲート電極は、半導体基板の上面に設けられたトレンチ内に配置されている。ゲート電極は、トレンチの内面を覆っているゲート絶縁膜によって半導体基板から絶縁されている。この半導体装置では、半導体基板が、ソース領域と、ベース領域と、ドリフト領域、を有している。ソース領域は、ｎ型であり、半導体基板の上面に露出しており、ゲート絶縁膜に接している。ベース領域は、ｐ型であり、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ｎ型であり、ベース領域の下側でゲート絶縁膜に接しており、ベース領域によってソース領域から分離されている。

上記の半導体装置がオンするときには、ゲート電極の電位をゲート閾値以上まで高くする。すると、ベース領域のゲート絶縁膜近傍にチャネルが形成される。そして、チャネルを経由してソース領域とドリフト領域の間に電子が流れる。これにより、半導体装置がオン状態となる。

特開２０１５−１５９２７１号公報

特許文献１の半導体装置では、トレンチ内のゲート絶縁膜とこれに接する半導体基板との間に界面準位が存在する。チャネルは、ゲート絶縁膜近傍に形成されるため、チャネルを流れる電子が界面準位によって捕捉される。したがって、チャネルを流れる電子の移動度が低下し、結果としてオン抵抗が増大する。本明細書では、半導体装置において、オン抵抗を低減することができる技術を提供する。

本明細書が開示する半導体装置は、半導体基板と、第１ゲート電極と、ソース電極、を備えている。前記第１ゲート電極は、前記半導体基板の上面に設けられた第１トレンチ内に配置されており、第１ゲート絶縁膜によって前記半導体基板から絶縁されている。前記半導体基板が、ベース領域と、ドリフト領域、を有している。前記ベース領域は、前記半導体基板の前記上面に露出しており、前記第１ゲート絶縁膜に接するｐ型領域である。前記ドリフト領域は、前記ベース領域に対して下側から接しているｎ型領域である。前記ソース電極は、前記ベース領域が露出する範囲内で前記上面に設けられた凹部内で前記ベース領域に接しており、前記ベース領域によって前記ドリフト領域から分離されている。

上記の半導体装置では、使用時に、ドリフト領域とソース電極の間にドリフト領域が高電位となる電圧が印加される。また、ゲート電極の電位は、ゲート閾値以上である電位（オン電位）とゲート閾値未満である電位（オフ電位）の間で変化するように制御される。

半導体装置のオフ状態においては、ベース領域とドリフト領域の境界のｐｎ接合部に逆電圧が印加される。このため、ｐｎ接合部からその周囲に亘って空乏層が形成される。このため、ｐｎ接合部の近傍で、ベース領域の一部及びドリフト領域の一部が空乏化する。

ゲート電極の電位を上昇させていくと、ベース領域内に存在する正孔がゲート絶縁膜から遠ざかるため、ゲート絶縁膜に接する位置からベース領域が徐々に空乏化し始める。そして、ゲート電極の電位をオン電位まで上昇させると、空乏層がベース領域とソース電極の界面まで達する。半導体基板の上面に設けられた凹部内に配置されているソース電極は、上面からベース領域内に突出する形状を備えている。このため、空乏層がベース領域とソース電極の界面まで達すると、ソース電極の曲率が大きな部分に電界が集中する。すると、高電界によってソース電極とベース領域の界面におけるポテンシャル障壁が薄くなる。これにより、ソース電極とベース領域の界面において、トンネル効果によってポテンシャル障壁を超えた電子が、ソース電極から空乏化したベース領域内に放出される。放出された電子は、ソース電極とドリフト領域の間に印加された電圧によって、ドリフト領域に向かって流れる。これにより、半導体装置がオン状態となる。このように、上記の半導体装置では、チャネルを形成することなくオンさせることができる。ソース電極とドリフト領域の間を流れる電子は、ゲート絶縁膜から離れた位置でベース領域内を流れることができるので、ゲート絶縁膜と半導体基板の間の界面準位の影響を受け難い。このため、電子はチャネルを流れる場合よりも高い移動度で流れることができる。したがって、上記の半導体装置では、オン抵抗を低減することができる。

半導体装置１０の上面図。 図１のＩＩ−ＩＩ線における半導体装置１０の断面図。 図２に対応する断面と半導体基板１２の上面１２ａを同時に示す半導体装置１０の斜視図。 ゲート電位がオフ電位である状態における半導体基板１２内の空乏層を説明するための半導体装置１０の断面図。 図４よりもゲート電位を上昇させた状態における半導体基板１２内の空乏層を説明するための半導体装置１０の断面図。 ゲート電位がオン電位である状態における半導体基板１２内の空乏層を説明するための半導体装置１０の断面図。 変形例の半導体装置の断面図（図２に対応）。 変形例の半導体装置の断面図（図２に対応）。 変形例の半導体装置の断面図（図２に対応）。 変形例の半導体装置の斜視図（図３に対応）。

図１、２は、実施形態の半導体装置１０を示している。半導体装置１０は、半導体基板１２と、複数のゲート絶縁膜２４と、複数のゲート電極２６と、複数のソース電極２０と、ドレイン電極３０を備えている。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、ＳｉＣ（炭化シリコン）によって構成されている。

図２に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を空けて配列されている。隣り合うトレンチ２２の間隔は、例えば、０．１〜０．５μｍである。図２に示すように、各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。ゲート絶縁膜２４は、例えば、酸化シリコン等の絶縁体によって構成されている。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、各ゲート絶縁膜２４によって半導体基板１２から絶縁されている。ゲート電極２６は、例えば、ポリシリコンによって構成されている。

図１、２に示すように、半導体基板１２の内部には、ベース領域３２、ドリフト領域３４及びドレイン領域３６が設けられている。

ベース領域３２は、ｐ型領域である。ベース領域３２は、半導体基板１２の上面１２ａのほぼ全域に露出している。ベース領域３２は、ゲート絶縁膜２４に接している。ベース領域３２の下端の位置は、各トレンチ２２の下端の位置よりも上面１２ａ側に位置している。ベース領域３２は、ゲート絶縁膜２４を介してゲート電極２６と対向している。

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ベース領域３２の下側に配置されている。ドリフト領域３４は、ベース領域３２の下側でゲート絶縁膜２４に接している。ドリフト領域３４は、ベース領域３２の下側のトレンチ２２の側面から、トレンチ２２の底面に接する位置までゲート絶縁膜２４に接している。

ドレイン領域３６は、ｎ型領域である。ドレイン領域３６は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３６は、ドリフト領域３４の下側に配置されている。ドレイン領域３６は、半導体基板１２の下面１２ｂに露出している。

半導体基板１２の上面１２ａには、複数の凹部４０が形成されている。図１に示すように、各凹部４０は、隣り合うトレンチ２２の間の範囲において、トレンチ２２から間隔を空けてｙ方向に直線状に長く伸びている。すなわち、各トレンチ２２と各凹部４０は、平面視において、ｘ方向に交互に配列されている。図２に示すように、各凹部４０のｘ方向の幅は、半導体基板１２の上面１２ａから下面１２ｂに向かうにつれて小さくなっている。

各凹部４０内には、ソース電極２０が配置されている。ソース電極２０は、凹部４０内でベース領域３２に接している。ソース電極２０は、ベース領域３２によって、ドリフト領域３４から分離されている。また、ソース電極２０は、ドリフト領域３４によってゲート絶縁膜２４から分離されている。ソース電極２０のｘ方向の幅は、半導体基板１２の上面１２ａから下面１２ｂに向かうにつれて小さくなっている。ソース電極２０の下端は、角部２０ａを有している。具体的には、ソース電極２０は、ｘ方向に沿う断面（図２の断面）において、下側に凸となる三角形状を有している。角部２０ａは、図３に示すように、各トレンチ２２に沿って伸びる稜線２０ｂを構成している。ソース電極２０は、ベース領域３２に対してショットキー接触している。

半導体基板１２の下面１２ｂには、ドレイン電極３０が設けられている。ドレイン電極３０は、半導体基板１２の下面１２ｂのほぼ全域を覆っている。

次に、半導体装置１０の動作について説明する。半導体装置１０の使用時には、ドレイン電極３０とソース電極２０の間に、ドレイン電極３０が高電位となる電圧が印加される。また、ゲート電極２６の電位は、ゲート閾値以上であるオン電位と、ゲート閾値未満であるオフ電位の間で制御される。

図４は、半導体装置１０がオフしている状態における空乏層の分布を示している。破線９２は、空乏層の上端を示している。破線９４は、空乏層の下端を示している。すなわち、破線９２と破線９４の間の半導体領域（ドットハッチングされている領域）が、空乏化している領域である。半導体装置１０のオフ状態においては、ベース領域３２とドリフト領域３４の境界のｐｎ接合部に逆電圧が印加される。このため、ｐｎ接合部からその周囲に空乏層が広がる。ベース領域３２のｐ型不純物濃度が、ドリフト領域３４のｎ型不純物濃度よりも遥かに高いので、ベース領域３２はｐｎ接合部近傍を除いてほとんど空乏化されない。したがって、空乏層は、主に、ｐｎ接合部からドリフト領域３４に向かって広がる。このように、半導体装置１０のオフ状態においては、ｐｎ接合部の近傍で、ベース領域３２の一部及びドリフト領域３４の一部が空乏化する。

図５は、ゲート電極２６の電位を、ゲート閾値を超えない範囲で、図４の状態よりも上昇させたときの空乏層の分布を示している。図４の状態からゲート電極２６の電位を上昇させていくと、ベース領域３２内に存在する正孔が反発することによりゲート絶縁膜２４から遠ざかる。このため、図５に示すように、ゲート絶縁膜２４に接する位置からベース領域３２が徐々に空乏化し始める。

図６は、ゲート電極２６の電位をオン電位まで上昇させた状態における空乏層の分布を示している。ゲート電極２６の電位をオン電位まで上昇させると、図６に示すように、空乏層がベース領域３２内の全域に達する。このため、ソース電極２０の角部２０ａ近傍のベース領域３２も空乏化する。このように、ゲート電極２６の電位をオン電位まで上昇させると、隣り合うトレンチ２２の間の範囲において、ベース領域３２の略全域が空乏化する。角部２０ａは、半導体基板１２の上面１２ａからベース領域３２内に突出する形状を有している。このため、空乏層がベース領域３２と角部２０ａの界面まで達すると、角部２０ａに電界が集中し、角部２０ａに高電界が印加される。すると、角部２０ａにおいてソース電極２０とベース領域３２の界面におけるポテンシャル障壁が低く又は薄くなる。これにより、ソース電極２０とベース領域３２の界面において、ショットキー効果又はトンネル効果によってポテンシャル障壁を超えた電子が、ソース電極２０からベース領域３２内に放出される。放出された電子は、ソース電極２０とドレイン電極３０の間に印加された電圧によって、ドリフト領域３４を経由してドレイン電極３０に向かって流れる。これにより、半導体装置１０がオン状態となる。

このように、上記の半導体装置１０では、ソース電極２０の角部２０ａで電界放出が起きることによってオンする。半導体装置１０は、チャネルが形成されることでオンする従来のＭＯＳＦＥＴとは、オンする原理が異なる。ソース電極２０とドレイン電極３０の間を流れる電子は、ゲート絶縁膜２４から離れた位置でベース領域３２内を流れることができるので、ゲート絶縁膜２４と半導体基板１２の間の界面準位の影響を受け難い。このため、電子はチャネルを流れる場合（すなわち、ゲート絶縁膜２４近傍を流れる場合）よりも高い移動度で流れることができる。したがって、上記の半導体装置１０では、オン抵抗を低減することができる。

なお、上述した実施例では、図２に示すように、ソース電極２０の断面が三角形状を有していた。しかしながら、ソース電極２０の断面は、図７に示すように、四角形状を有していてもよい。このような構成であっても、ゲート電極２６の電位をオン電位まで上昇させることで、ソース電極２０の２つの角部２０ａ近傍において電界が集中する。これにより、ソース電極２０から電子が生成され、ソース電極２０とドレイン電極３０を導通させることができる。また、ソース電極２０の断面が、その他の多角形状を有していてもよい。また、ソース電極２０は、図８に示すように、半円形状を有していてもよい。すなわち、ソース電極２０が角部を有していなくてもよい。このような構成であっても、ソース電極２０の幅が半導体基板１２の上面１２ａから下面１２ｂに向かうにつれて小さくなっているので、ソース電極２０の下端部においてソース電極２０とベース領域３２の界面に電界を集中させることができる。また、ソース電極２０の断面は、図９に示すように、２つの三角形を隣接させた形状を有していてもよい。

また、上述した実施例では、ソース電極２０が、ｙ方向に直線状に長く伸びていた（図）。しかしながら、図１０に示すように、隣り合うトレンチ２２の間の範囲において、ｙ方向に間隔を空けて複数のソース電極２０が形成されてもよい。図１０に示す例では、各ソース電極２０が四角柱形状を有している。なお、ソース電極２０の断面は、図７及び８に示すような、三角形以外の多角形状や半円形状を有していてもよい。

また、ソース電極２０は、上面１２ａよりも上方まで伸びていてもよい。また、ソース電極２０は、ゲート絶縁膜２４に接していてもよい。すなわち、隣り合うトレンチ２２の間の範囲全体で、ベース領域３２がソース電極２０に接していてもよい。

本明細書が開示する技術要素について、以下に列挙する。なお、以下の各技術要素は、それぞれ独立して有用なものである。

本明細書が開示する一例の構成では、第１トレンチから離れた位置で上面に設けられた第２トレンチ内に配置されており、第２ゲート絶縁膜によって半導体基板から絶縁されている第２ゲート電極をさらに有してもよい。ベース領域が、第１トレンチと第２トレンチの間に配置されており、第２ゲート絶縁膜に接していてもよい。

このような構成では、第１ゲート電極と第２ゲート電極の電位を上昇させていくと、第１トレンチと第２トレンチの間の範囲に位置するベース領域は、第１ゲート絶縁膜に接する位置及び第２ゲート絶縁膜に接する位置から徐々に空乏化される。第１ゲート電極と第２ゲート電極の電位をオン電位まで上昇させると、第１ゲート絶縁膜側から伸びる空乏層と第２ゲート絶縁膜側から伸びる空乏層とが接続され、空乏層がソース電極とベース領域の界面まで達する。これにより、ソース電極近傍のベース領域に高電界が印加され電子が放出される。このように、上記の構成では、ベース領域の両側（すなわち、第１トレンチ側及び第２トレンチ側）から空乏層が伸びるため、ベース領域を好適に空乏化することができる。

本明細書が開示する一例の構成では、ソース電極の幅が、半導体基板の上面から下面に向かうにつれて小さくなっていてもよい。

このような構成では、ソース電極が、半導体基板の上面からベース領域内に向かって凸となる形状を有する。このため、ソース電極とベース領域の界面に、より電界が集中し易い。このため、よりポテンシャル障壁を薄くすることができ、ソース電極から電子がより放出され易い。

本明細書が開示する一例の構成では、ソース電極の下端が、角部を有していてもよい。

このような構成では、角部とベース領域の界面に、さらに電界が集中し易い。このため、よりポテンシャル障壁を薄くすることができ、ソース電極から電子がより放出され易い。

本明細書が開示する一例の構成では、角部が、第１トレンチに沿って伸びる稜線を構成してもよい。

本明細書が開示する一例の構成では、角部が、第１トレンチに沿って点在していてもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０ ：半導体装置
１２ ：半導体基板
１２ａ ：上面
１２ｂ ：下面
２０ ：ソース電極
２０ａ ：角部
２０ｂ ：稜線
２２ ：トレンチ
２４ ：ゲート絶縁膜
２６ ：ゲート電極
３０ ：ドレイン電極
３２ ：ベース領域
３４ ：ドリフト領域
３６ ：ドレイン領域
４０ ：凹部

Claims (6)

1. 半導体基板と、
   前記半導体基板の上面に設けられた第１トレンチ内に配置されており、第１ゲート絶縁膜によって前記半導体基板から絶縁されている第１ゲート電極と、
   ソース電極、
   を備えており、
   前記半導体基板が、
   前記半導体基板の前記上面に露出しており、前記第１ゲート絶縁膜に接するｐ型のベース領域と、
   前記ベース領域に対して下側から接しているｎ型のドリフト領域、
   を有しており、
   前記ソース電極は、前記ベース領域が露出する範囲内で前記上面に設けられた凹部内で前記ベース領域に接しており、前記ベース領域によって前記ドリフト領域から分離されている、
   半導体装置。
2. 前記第１トレンチから離れた位置で前記上面に設けられた第２トレンチ内に配置されており、第２ゲート絶縁膜によって前記半導体基板から絶縁されている第２ゲート電極をさらに有し、
   前記ベース領域が、前記第１トレンチと前記第２トレンチの間に配置されており、前記第２ゲート絶縁膜に接している、
   請求項１に記載の半導体装置。
3. 前記ソース電極の幅が、前記半導体基板の前記上面から下面に向かうにつれて小さくなっている、請求項１または２に記載の半導体装置。
4. 前記ソース電極の下端が、角部を有する、請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記角部が、前記第１トレンチに沿って伸びる稜線を構成している、請求項４に記載の半導体装置。
6. 前記角部が、前記第１トレンチに沿って点在している、請求項４に記載の半導体装置。
   
   

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