JP2018196007A - ディジタル変調される信号の復調回路および変調回路 - Google Patents

Abstract

【課題】同期再生のための回路要素を簡素化できる復調回路および変調回路を提供する。【解決手段】復調回路は、固定周波数のクロック信号を発生するクロック源３０と、アナログ信号の入力信号をクロック源３０が発生するクロック信号でＡ−Ｄ変換するＡ−Ｄ変換器１と、Ａ−Ｄ変換された入力信号を直交復調する直交復調部１２と、直交復調部１２の出力信号をダウンサンプリングするダウンサンプリング器１４と、ダウンサンプリングされた信号について復調処理を行う復調処理部１６と、復調信号のアイパターンの開口が最大になるタイミングでダウンサンプリング器１４がダウンサンプリングを行うように制御する位相制御部１８とを備える。【選択図】図４

Description

本発明は、ＱＡＭ等の変調方式でディジタル変調される信号の復調回路および変調回路に関する。

変調方式として、ＱＡＭ（Quadrature Amplitude Modulation ）が無線通信分野や光通信分等において使用されている。なお、本明細書において、ＱＡＭは、１６値ＱＡＭや６４値ＱＡＭ等の多値値ＱＡＭを意味する。

ＱＡＭで変調を行う変調回路として、ディジタル変調処理が施された入力信号（ベースバンド信号）をアップサンプリングするように構成された変調回路がある。また、ディジタル復調処理される前の信号をダウンサンプリングするように構成された復調回路がある（例えば、特許文献１参照）。

特許文献１に記載された復調回路では、ダウンサンプリングされる前のＩ（In-phase）信号とＱ（Quadrature）信号の振幅がタイミングをずらして計測され（ｎ回のタイミングを１周期として複数周期に亘って計測）、かつ、計測値が記憶され、複数回の振幅値がほぼ揃うタイミングが、ダウンサンプリングのタイミングに決定される。

また、アイパターンの開口が最大になるタイミングを制御値として用いる復調回路がある（例えば、特許文献２参照）。特許文献２に記載された復調回路において、制御値にもとづいて遅延検波器が制御される。

特開２００６−１６６００５号公報 特開２０１５−９５７４４号公報

しかし、特許文献１には、Ｉ信号およびＱ信号（ダウンサンプリング回路の入力側の信号）の振幅にもとづいて、ダウンサンプリングのタイミングを決定するという技術思想しか含まれていないので、特許文献１の記載から、特許文献２に記載されているようアイパターンにもとづいてダウンサンプリングのタイミングを決定する復調回路を想起することはできない。

図６は、本発明による復調回路および変調回路との比較のための一般的な復調回路の構成例を示すブロック図である。

図６に示す復調回路は、アナログ信号であるＩＦ信号をディジタル信号に変換するＡ−Ｄ変換器（ＡＤＣ）１、ＡＤＣ１の出力から必要周波数成分を通過させるバンドパスフィルタ（ＢＰＦ）１１、ＢＰＦ１１を通過した信号をベースバンド信号（Ｉ信号とＱ信号）に変換する直交復調部１２、Ｉ，Ｑ信号について不要な周波数成分を除去するローパスフィルタ（ＬＰＦ）１３Ｉ，１３Ｑ、ベースバンド信号をダウンサンプリングするダウンサンプリング器（Ｄ／Ｓ）１４Ｉ，１４Ｑ、ベースバンド信号についてＱＡＭ方式にもとづく復調処理を行う復調処理部１６、および所定の信号処理を行う復号処理部１７を含む。なお、所定の信号処理として、例えば、誤り訂正復号処理がある。

復調回路は、ＡＤＣ１においてサンプリングに使用されるクロック信号を発生する出力周波数が可変の電圧制御水晶発振器（ＶＣＸＯ：Voltage Controlled Crystal Oscillator ）６、ＶＣＸＯ６の電圧制御信号を平滑化するためのＬＰＦ７、電圧制御信号をアナログ信号に変換するＤ−Ａ変換器（ＤＡＣ）８、復調処理部１６の処理結果にもとづいてクロック信号の位相を制御するためのクロック位相制御部２０、および、ＰＬＬ回路１９を含む。

なお、クロック位相制御部２０は、例えば復調処理部１６でデマッピングされた基準シンボルを用いて、搬送波の位相ずれ（受信搬送波と局部発振信号の周波数との差に相当）を補正するための制御を行う。また、ＰＬＬ回路１９は、ＶＣＸＯ６が出力するクロック信号にもとづいて、図６に示された復調回路における各処理部が使用する周波数のクロック信号を生成する。

ＡＤＣ１、ＶＣＸＯ６、ＬＰＦ７およびＤＡＣ８以外の各処理部は、比較的容易に１つのＬＳＩ（例えば、ＦＰＧＡ（Field Programmable Gate Array ）に集積できる。

ＡＤＣ１、ＶＣＸＯ６、ＬＰＦ７およびＤＡＣ８以外の各処理部をＦＰＧＡで構成する場合を想定する。その場合、例えば、特に、後述する変調回路からの送信信号をカップリングしてモニタするような構成において、２系統のＬＰＦやＶＣＸＯを設置することが求められるので、回路要素の量が増大する。

本発明は、同期再生のための回路要素を簡素化できる復調回路および変調回路を提供することを目的とする。

本発明による復調回路は、固定周波数のクロック信号を発生するクロック源と、アナログ信号の入力信号をクロック源が発生するクロック信号でＡ−Ｄ変換するＡ−Ｄ変換器と、Ａ−Ｄ変換された入力信号を直交復調する直交復調部と、直交復調部の出力信号をダウンサンプリングするダウンサンプリング器と、ダウンサンプリングされた信号について復調処理を行う復調処理部と、復調信号のアイパターンの開口が最大になるタイミングでダウンサンプリング器がダウンサンプリングを行うように制御する位相制御部とを備える。

本発明による変調回路は、固定周波数のクロック信号を発生するクロック源と、ディジタル信号の入力信号について変調処理を行う変調処理部と、変調処理部の出力信号をアップサンプリングするアップサンプリング器と、アップサンプリングされた信号を直交変調する直交変調部と、直交変調部の出力信号をクロック源が発生するクロック信号でＤ−Ａ変換するＤ−Ａ変換器と、Ｄ−Ａ変換器の出力にもとづいて変調処理の監視を行う監視回路とを備え、監視回路は、アナログ信号の入力信号をクロック源が発生するクロック信号でＡ−Ｄ変換するＡ−Ｄ変換器と、Ａ−Ｄ変換された入力信号を直交復調する直交復調部と、直交復調部の出力信号をダウンサンプリングするダウンサンプリング器と、ダウンサンプリングされた信号について復調処理を行う復調処理部と、復調信号のアイパターンの開口が最大になるタイミングでダウンサンプリング器がダウンサンプリングを行うように制御する位相制御部とを含む。

本発明によれば、同期再生のための回路要素を簡素化できる。

復調回路の構成例を示すブロック図である。 受信信号のアイパターン、およびＡＤＣのサンプリングタイミングの一例を示す説明図である。 変調回路の構成例を示すブロック図である。 復調回路の主要部を示すブロック図である。 変調回路の主要部を示すブロック図である。 一般的な復調回路の構成例を示すブロック図である。

以下、本発明の実施形態を図面を参照して説明する。

実施形態１．
図１は、変復調回路の第１の実施形態である復調回路の構成例を示すブロック図である。

図１に示す復調回路は、アナログ信号であるＱＡＭで変調された信号のＩＦ信号をディジタル信号に変換するＡＤＣ１、ＡＤＣ１の出力から必要周波数成分を通過させるＢＰＦ１１、ＢＰＦ１１を通過した信号をベースバンド信号（Ｉ信号とＱ信号）に変換する直交復調部１２、Ｉ，Ｑ信号について不要な周波数成分を除去するＬＰＦ１３Ｉ，１３Ｑ、ベースバンド信号をダウンサンプリングするＤ／Ｓ１４Ｉ，１４Ｑ、ダウンサンプリングされたベースバンド信号の回転位相を補正する位相補正部１５、ベースバンド信号についてＱＡＭ方式にもとづく復調処理を行う復調処理部１６、所定の信号処理を行う復号処理部１７、および、Ｄ／Ｓ１４Ｉ，１４Ｑのダウンサンプリングタイミングの制御とベースバンド信号の回転位相を補正するための制御とを行う位相制御部１８を含む。

復調回路は、ＡＤＣ１においてサンプリングに使用されるクロック信号を発生する出力周波数が固定の温度補償水晶発振器（ＴＣＸＯ：Temperature Compensated Crystal Oscillator）２、およびＰＬＬ回路１９を含む。なお、クロック信号を発生する素子または回路として、ＴＣＸＯ以外の素子または回路を用いてもよい。

本実施形態では、ＢＰＦ１１、直交復調部１２、ＬＰＦ１３Ｉ，１３Ｑ、Ｄ／Ｓ１４Ｉ，１４Ｑ、位相補正部１５、復調処理部１６、復号処理部１７、位相制御部１８、およびＰＬＬ回路１９は、ＦＰＧＡ１０Ａに形成されている。

ＰＬＬ回路１９は、ＴＣＸＯ２が出力するクロック信号にもとづいて、ＦＰＧＡ１０Ａに形成されている各処理部が使用する周波数のクロック信号を生成する。

ＢＰＦ１１、直交復調部１２、ＬＰＦ１３Ｉ，１３Ｑ、Ｄ／Ｓ１４Ｉ，１４Ｑ、復調処理部１６、復号処理部１７、およびＰＬＬ回路１９の動作は、図６に示されたそれらの動作と同じである。

次に、復調回路の動作を説明する。

ＴＣＸＯ２は、シンボルレートの整数倍の周波数のクロック信号を発生する。本実施形態では、ＴＣＸＯ２が発生するクロック信号の周波数は、図２に示すように、シンボルレートの１２倍であるとする。なお、図２には、受信信号のアイパターンも例示されている。

ＡＤＣ１は、ＴＣＸＯ２が発生するクロック信号で、ＩＦ信号をＡ−Ｄ変換する。Ａ−Ｄ変換されたＩＦ信号は、ＦＰＧＡ１０Ａに入力される。

ＦＰＧＡ１０Ａにおいて、ＢＰＦ１１は、信号帯域外の不要信号を除去する。直交復調部１２は、ＢＰＦ１１を通過したＩＦ信号を直交変換してベースバンド信号（Ｉ信号とＱ信号）を得る。ＬＰＦ１３Ｉ，１３Ｑは、Ｉ信号およびＱ信号から、ダウンサンプリング後に不要になる成分を除去する。

Ｄ／Ｓ１４Ｉ，１４Ｑは、Ｉ信号およびＱ信号をダウンサンプリングする。サンプリングのタイミングは、アイパターンの開口が最大になるタイミングである。図２に示す例では、「７」の時点がサンプリングのタイミングである。

位相制御部１８は、復調処理部１６の処理結果からアイパターンを認識することができる。位相制御部１８は、アイパターンの開口が最大になるタイミングを検出して、そのタイミングをＤ／Ｓ１４Ｉ，１４Ｑに通知する。Ｄ／Ｓ１４Ｉ，１４Ｑは、サンプリングのタイミングを、位相制御部１８からの通知に応じて調整する。

なお、Ｄ／Ｓ１４Ｉ，１４Ｑにおけるダウンサンプリング時に、サンプリング周期未満の位相ずれが生じている場合には、位相回転が生ずる。位相制御部１８は、復調処理部１６の処理結果から、位相誤差を算出する。位相制御部１８は、算出した位相誤差を位相補正部１５に出力する。

位相補正部１５、例えばＩ信号およびＱ信号に位相誤差を乗算することによって位相回転を補償する。

そして、復調処理部１６は、ベースバンド信号について復調処理を行い、復号処理部１７は、所定の信号処理を行う。

以上に説明したように、本実施形態の復調回路では、同期再生を行う機能は、ＦＰＧＡ１０Ａに実装されている。ＦＰＧＡ１０Ａの外部に設けられているＡＤＣ１は、ＴＣＸＯ２が発生する固定周波数のクロック信号でＡ−Ｄ変換を行う。よって、図６に例示された復調回路と比較すると、ＦＰＧＡ（図６において点線で囲まれた部分）で実現されていないハードウェア回路（図６に例示された構成では、ＡＤＣ１、ＶＣＸＯ６、ＬＰＦ７およびＤＡＣ８）の構成が簡略化されている。

実施形態２．
図３は、変復調回路の第２の実施形態である変調回路の構成例を示すブロック図である。図３に示す変調回路は、変調回路の動作状態を監視するための監視回路を含んでいる。

図３に示す変調回路は、入力信号を符号化する符号化処理部２１、符号化処理部２１の出力をＱＡＭ変調してベースバンド信号（Ｉ信号とＱ信号）を作成する変調処理部２２、Ｉ信号およびＱ信号をアップサンプリングするアップサンプリング器（Ｕ／Ｓ）２３Ｉ，２３Ｑ、アップサンプリングされたベースバンド信号の帯域外信号を除去するローパスフィルタ（ＬＰＦ）２４Ｉ，２４Ｑ、ベースバンド信号をＩＦ信号に変換する直交変調部２５、ディジタル信号であるＩＦ信号をアナログ信号に変換するＤ−Ａ変換器（ＤＡＣ）３、固定周波数の基準クロック信号を発生するＴＣＸＯ２、および、ＤＡＣ３が出力するアナログ信号のＩＦ信号を分配する方向性結合器４を含む。

変調回路には、さらに、図１に示されたＡＤＣ１、ＢＰＦ１１、直交復調部１２、ＬＰＦ１３Ｉ，１３Ｑ、Ｄ／Ｓ１４Ｉ，１４Ｑ、位相補正部１５、復調処理部１６、復号処理部１７、および位相制御部１８を含む監視回路が備えられている。

なお、符号化処理部２１、変調処理部２２、Ｕ／Ｓ２３Ｉ，２３Ｑ、ＬＰＦ２４Ｉ，２４Ｑ、直交変調部２５、ＢＰＦ１１、直交復調部１２、ＬＰＦ１３Ｉ，１３Ｑ、Ｄ／Ｓ１４Ｉ，１４Ｑ、位相補正部１５、復調処理部１６、復号処理部１７、および位相制御部１８は、ＦＰＧＡ１０Ｂに形成されている。

また、ＦＰＧＡ１０Ｂには、ＴＣＸＯ２が出力するクロック信号にもとづいて、ＦＰＧＡ１０Ｂに形成されている各処理部が使用する周波数のクロック信号を生成するＰＬＬ回路１９が形成されている。

ＡＤＣ１は、方向性結合器４で分配されるＩＦ信号を入力する。また、ＡＤＣ１は、変調回路に設けられているＴＣＸＯ２が発生するクロック信号を用いてＡ−Ｄ変換を行う。

監視回路におけるその他の要素の動作は、図１に示された復調回路における各要素の動作と同じである。

次に、変調回路の操作を説明する。符号化処理部２１は、入力信号に対して誤り訂正のため等の符号化処理を行う。変調処理部２２は、シンボルのマッピング等のＱＡＭ方式にもとづく変調処理を実行してＩＦ信号を生成する。

Ｕ／Ｓ２３Ｉ，２３Ｑは、Ｉ信号およびＱ信号をアップサンプリングする。ＬＰＦ２４Ｉ，２４Ｑは、アップサンプリングされたＩ信号およびＱ信号の不要帯域を除去する。直交変調部２５は、ベースバンド信号をＩＦ信号に変換する。ＤＡＣ３は、ＴＣＸＯ２が発生する固定周波数のクロック信号を用いて、ディジタル信号のＩＦ信号をアナログ信号に変換する。

図３に示すように、監視回路におけるＡＤＣ１が使用するクロック信号の発生源（クロック源）は、変調回路におけるＤＡＣ３が使用するクロック信号のクロック源と同じである。つまり、ＦＰＧＡ１０Ｂに監視回路を形成しても、ＦＰＧＡ１０Ｂ外のハードウェア回路の規模が大きくなることはない。

なお、上記の各実施形態では、シングルキャリアＱＡＭ変復調を行う変復調回路が例示されたが、本発明を、ＱＡＭ変復調回路以外の直交変復調および同期再生を行う変復調回路に適用してもよい。

図４は、復調回路の主要部を示すブロック図である。復調回路は、固定周波数のクロック信号を発生するクロック源３０（例えば、ＴＣＸＯ２）と、アナログ信号の入力信号をクロック源３０が発生するクロック信号でＡ−Ｄ変換するＡ−Ｄ変換器１と、Ａ−Ｄ変換された入力信号を直交復調する直交復調部１２と、直交復調部１２の出力信号をダウンサンプリングするダウンサンプリング器１４（例えば、Ｄ／Ｓ１４Ｉ，１４Ｑ）と、ダウンサンプリングされた信号について復調処理を行う復調処理部１６と、復調信号のアイパターンの開口が最大になるタイミングでダウンサンプリング器１４がダウンサンプリングを行うように制御する位相制御部１８とを備える。

ダウンサンプリングされた信号の位相回転を補償する位相補正部１５を備え、位相制御部１８は、復調処理部１６の処理結果から位相誤差を算出し、位相補正部１５は、位相誤差に応じて位相回転を補償することが好ましい。

直交復調部１２、ダウンサンプリング器１４、位相補正部１５、復調処理部１６および位相制御部１８は、ＦＰＧＡ１０Ａに形成され、クロック源３０およびＡ−Ｄ変換器１は、ＦＰＧＡ１０Ａ外に形成されていることが好ましい。

図５は、変調回路の主要部を示すブロック図である。変調回路は、固定周波数のクロック信号を発生するクロック源３０（例えば、ＴＣＸＯ２）と、ディジタル信号の入力信号について変調処理を行う変調処理部２２と、変調処理部２２の出力信号をアップサンプリングするアップサンプリング器２３（例えば、Ｕ／Ｓ２３Ｉ，２３Ｑ）と、アップサンプリングされた信号を直交変調する直交変調部２５と、直交変調部２５の出力信号をクロック源３０が発生するクロック信号でＤ−Ａ変換するＤ−Ａ変換器３と、Ｄ−Ａ変換器３の出力にもとづいて変調処理の監視を行う監視回路３１とを備え、監視回路３１は、アナログ信号の入力信号をクロック源３０が発生するクロック信号でＡ−Ｄ変換するＡ−Ｄ変換器１と、Ａ−Ｄ変換された入力信号を直交復調する直交復調部１２と、直交復調部１２の出力信号をダウンサンプリングするダウンサンプリング器１４（例えば、Ｄ／Ｓ１４Ｉ，１４Ｑ）と、ダウンサンプリングされた信号について復調処理を行う復調処理部１６と、復調信号のアイパターンの開口が最大になるタイミングでダウンサンプリング器１４がダウンサンプリングを行うように制御する位相制御部１８とを含む。

変調処理部２２、アップサンプリング器２３、直交変調部２５、直交復調部１２、ダウンサンプリング器１４、位相補正部１５、復調処理部１６および位相制御部１８は、ＦＰＧＡ１０Ｂに形成され、クロック源３０、Ｄ−Ａ変換器３およびＡ−Ｄ変換器１は、ＦＰＧＡ１０Ｂ外に形成されていることが好ましい。

１ Ａ−Ｄ変換器（ＡＤＣ）
２ 温度補償水晶発振器（ＴＣＸＯ）
３ Ｄ−Ａ変換器（ＤＡＣ）
１０Ａ，１０Ｂ ＦＰＧＡ
１１ バンドパスフィルタ（ＢＰＦ）
１２ 直交復調部
１３Ｉ，１３Ｑ ローパスフィルタ（ＬＰＦ）
１４ ダウンサンプリング器
１４Ｉ，１４Ｑ ダウンサンプリング器（Ｄ／Ｓ）
１５ 位相補正部
１６ 復調処理部
１７ 復号処理部
１８ 位相制御部
１９ ＰＬＬ回路
２１ 符号化処理部
２２ 変調処理部
２３ アップサンプリング器
２３Ｉ，２３Ｑ アップサンプリング器（Ｕ／Ｓ）
２４Ｉ，２４Ｑ ローパスフィルタ（ＬＰＦ）
２５ 直交変調部
３０ クロック源
３１ 監視回路

Claims (7)

1. 固定周波数のクロック信号を発生するクロック源と、
   アナログ信号の入力信号を前記クロック源が発生するクロック信号でＡ−Ｄ変換するＡ−Ｄ変換器と、
   Ａ−Ｄ変換された入力信号を直交復調する直交復調部と、
   直交復調部の出力信号をダウンサンプリングするダウンサンプリング器と、
   ダウンサンプリングされた信号について復調処理を行う復調処理部と、
   復調信号のアイパターンの開口が最大になるタイミングで前記ダウンサンプリング器がダウンサンプリングを行うように制御する位相制御部と
   を備える復調回路。
2. ダウンサンプリングされた信号の位相回転を補償する位相補正部を備え、
   位相制御部は、復調処理部の処理結果から位相誤差を算出し、
   前記位相補正部は、前記位相誤差に応じて位相回転を補償する
   請求項１記載の復調回路。
3. 直交復調部、ダウンサンプリング器、位相補正部、復調処理部および位相制御部は、ＦＰＧＡに形成され、
   クロック源およびＡ−Ｄ変換器は、前記ＦＰＧＡ外に形成されている
   請求項２記載の復調回路。
4. 復調処理部は、ＱＡＭ方式で変調された信号の復調処理を行う
   請求項１から請求項３のうちのいずれか１項に記載の復調回路。
5. 固定周波数のクロック信号を発生するクロック源と、
   ディジタル信号の入力信号について変調処理を行う変調処理部と、
   前記変調処理部の出力信号をアップサンプリングするアップサンプリング器と、
   アップサンプリングされた信号を直交変調する直交変調部と、
   前記直交変調部の出力信号を前記クロック源が発生するクロック信号でＤ−Ａ変換するＤ−Ａ変換器と、
   前記Ｄ−Ａ変換器の出力にもとづいて変調処理の監視を行う監視回路とを備え、
   前記監視回路は、
   アナログ信号の入力信号を前記クロック源が発生するクロック信号でＡ−Ｄ変換するＡ−Ｄ変換器と、
   Ａ−Ｄ変換された入力信号を直交復調する直交復調部と、
   直交復調部の出力信号をダウンサンプリングするダウンサンプリング器と、
   ダウンサンプリングされた信号について復調処理を行う復調処理部と、
   復調信号のアイパターンの開口が最大になるタイミングで前記ダウンサンプリング器がダウンサンプリングを行うように制御する位相制御部とを含む
   変調回路。
6. 変調処理部、アップサンプリング器、直交変調部、直交復調部、ダウンサンプリング器、位相補正部、復調処理部および位相制御部は、ＦＰＧＡに形成され、
   クロック源、Ｄ−Ａ変換器およびＡ−Ｄ変換器は、前記ＦＰＧＡ外に形成されている
   請求項５記載の変調回路。
7. 変調処理部は、ＱＡＭ方式で変調処理を行い、
   監視回路おける復調処理部は、ＱＡＭ方式で変調された信号の復調処理を行う
   請求項５または請求項６記載の変調回路。

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