JP2018170415A - 可変容量素子 - Google Patents

Abstract

【課題】等価直列抵抗を低減すること。
【解決手段】第１信号端子と第２信号端子との間に直列に接続された複数のキャパシタＣ１−Ｃ４と、基板上に設けられ、前記複数のキャパシタのうち少なくとも２つのキャパシタを接続する下部電極１２と、前記下部電極上に、前記少なくとも２つのキャパシタに対応し設けられた誘電体膜１４と、前記誘電体膜上に、前記少なくとも２つのキャパシタにそれぞれ対応し設けられた少なくとも２つの上部電極１６と、前記少なくとも２つの上部電極の一方から他方の配列方向に延伸し、前記少なくとも２つの上部電極の側方に、前記下部電極と電気的に接触するように設けられた導電層２６と、を具備する可変容量素子。
【選択図】図４

Description

本発明は、可変容量素子に関し、例えば信号端子間に複数のキャパシタが直列に接続された可変容量素子に関する。

例えば近距離無線通信（ＮＦＣ：Near Field Communication）モジュールや無線給電モジュールでは、アンテナに用いられるコイルの電気特性のばらつきや使用環境などにより予め定められた共振周波数が変化することが生じている。近年の携帯端末などの小型化に伴いアンテナも小さくなっているため、共振周波数の変化が回路設計では許容できなくなってきている。そこで、共振周波数を調整するために、直流バイアス電圧によって容量が変化する可変容量素子（可変容量コンデンサ）を用いることが知られている（例えば特許文献１）。

直流バイアス電圧により誘電率が変化する誘電体層を有する複数のキャパシタを入出力端子間に直列に接続し、複数のキャパシタに可変電圧を印加する可変容量素子が知られている（例えば特許文献１から５）。直列に接続された複数のキャパシタのうち２つのキャパシタにおいて、キャパシタ間を下部電極で接続することが知られている（例えば特許文献４）。

特開２０１０−５５５７０号公報 特開２０１１−１１９４８２号公報 特開２０１４−１０３１８１号公報 特開２００８−６６６８２号公報 特開２００５−６４４３７号公報

複数のキャパシタ間を下部電極で接続すると、可変容量素子を小型化できる。しかしながら、下部電極の抵抗が等価直列抵抗となり、等価直列抵抗が高くなる。このため、Ｑ値等の特性が劣化する。例えば、ＮＦＣモジュールや無線給電モジュールに用いる可変容量素子では、Ｑ値が高いとＳ／Ｎ比や給電効率が向上する。

本発明は、上記課題に鑑みなされたものであり、等価直列抵抗を低減することを目的とする。

本発明は、第１信号端子と第２信号端子との間に直列に接続された複数のキャパシタと、基板上に設けられ、前記複数のキャパシタのうち少なくとも２つのキャパシタを接続する下部電極と、前記下部電極上に、前記少なくとも２つのキャパシタに対応し設けられた誘電体膜と、前記誘電体膜上に、前記少なくとも２つのキャパシタにそれぞれ対応し設けられた少なくとも２つの上部電極と、前記少なくとも２つの上部電極の一方から他方の配列方向に延伸し、前記少なくとも２つの上部電極の側方に、前記下部電極と電気的に接触するように設けられた導電層と、を具備する可変容量素子である。

上記構成において、前記導電層の材料の抵抗率は前記下部電極の材料の抵抗率より低い構成とすることができる。

上記構成において、前記誘電体膜は、ペロブスカイト構造化合物を含む構成とすることができる。

上記構成において、前記下部電極は、白金、イリジウム、ルテニウム、ルテニウム酸ストロンチウム、酸化ルテニウムおよび酸化イリジウムの少なくとも１つを含む構成とすることができる。

上記構成において、前記上部電極および前記誘電体膜は、前記配列方向と交差する方向において複数に分割され、前記導電層は、前記複数に分割された前記上部電極および前記誘電体膜の間に設けられている構成とすることができる。

上記構成において、前記複数のキャパシタに電圧を印加することで、容量値が変化する構成とすることができる。

上記構成において、前記基板上に前記複数のキャパシタを覆うように設けられた層間絶縁膜と、前記層間絶縁膜上に設けられ、前記複数のキャパシタのうち前記下部電極により接続されていない少なくとも２つのキャパシタの上部電極を接続する配線と、を具備する構成とすることができる。

本発明によれば、等価直列抵抗を低減することができる。

図１は、比較例および実施例に係る可変容量素子の回路図である。 図２は、比較例１に係る可変容量素子の平面図である。 図３は、図１の可変容量素子の等価回路である。 図４は、実施例１に係る可変容素子の平面図である。 図５は、図４のキャパシタＣ１およびＣ２付近の拡大図である。 図６（ａ）から図６（ｃ）は、図５のそれぞれＡ−Ａ断面図、Ｂ−Ｂ断面図およびＣ−Ｃ断面図である。 図７は、実施例１の変形例１に係る可変容量素子の断面図である。

［比較例１］
図１は、比較例および実施例に係る可変容量の回路図である。図１に示すように、信号端子Ｔｓ１とＴｓ２との間にキャパシタＣ１からＣ４が直列に接続されている。キャパシタＣ１の信号端子Ｔｓ１側のノードＮ１と固定端子Ｔｇとの間に抵抗Ｒ１が接続されている。キャパシタＣ１とＣ２との間のノードＮ２と可変端子Ｔｐとの間に抵抗Ｒ２が接続されている。キャパシタＣ２とＣ３との間のノードＮ３と固定端子Ｔｇとの間に抵抗Ｒ３が接続されている。キャパシタＣ３とＣ４との間のノードＮ４と可変端子Ｔｐとの間に抵抗Ｒ４が接続されている。キャパシタＣ４の信号端子Ｔｓ２側のノードＮ５と固定端子Ｔｇとの間に抵抗Ｒ５が接続されている。

信号端子Ｔｓ１およびＴｓ２には、例えば１３．５６ＭＨｚ等の交流信号が入出力する。可変端子Ｔｐには、直流バイアス電圧として可変電圧が印加される。固定端子Ｔｇにはグランド電圧等の固定電圧が印加される。キャパシタＣ１からＣ４は周波数の高い信号では誘電率が変化しないが周波数の低い電圧が印加されると誘電率が変化する誘電体膜を有している。これにより、可変端子Ｔｐに印加する可変電圧を変化させると、交流信号に対するキャパシタＣ１からＣ４の容量値が変化する。信号端子Ｔｓ１とＴｓ２との間の容量値は、各キャパシタＣ１からＣ４の容量値をＣ１からＣ４とすると、１／（１／Ｃ１＋１／Ｃ２＋１／Ｃ３＋１／Ｃ４）となる。キャパシタＣ１からＣ４が同じ容量値Ｃ０を有する場合、信号端子Ｔｓ１とＴｓ２との間の容量値は、１／４×Ｃ０となる。

図２は、比較例１に係る可変容量素子の平面図である。図２に示すように、支持基板１０上に下部電極１２、誘電体膜１４、上部電極１６、配線２０、端子電極２４および抵抗膜２８が設けられている。キャパシタＣ１からＣ４の配列方向をＸ方向、支持基板１０の面方向であってＸ方向に交差する方向をＹ方向、支持基板１０の法線方向をＺ方向とする。キャパシタＣ１からＣ４は、下部電極１２、誘電体膜１４および上部電極１６が積層され形成されている。抵抗Ｒ１からＲ５は抵抗膜２８により形成されている。端子電極２４は、信号端子Ｔｓ１およびＴｓ２である。配線２０は、キャパシタＣ１からＣ４、抵抗Ｒ１からＲ５および端子電極２４を電気的に接続する。図２の構造では、キャパシタＣ１からＣ４の誘電体膜１４を同一に成膜できるため、キャパシタＣ１からＣ４の誘電体膜１４の膜質および膜厚を均一にできる。これにより、可変端子Ｔｐに可変電圧が印可されたときに、各キャパシタＣ１からＣ４の容量値の変化率をほぼ同じにできる。

キャパシタＣ１とＣ２と（およびＣ３とＣ４と）は、下部電極１２および誘電体膜１４を共有する。すなわち、キャパシタＣ１とＣ２（およびＣ３とＣ４）の下部電極１２は単一の下部電極であり、誘電体膜１４は単一の誘電体膜である。これにより、信号端子Ｔｓ１とＴｓ２との間に直列に接続されたキャパシタＣ１からＣ４のうち、キャパシタＣ１とＣ２との間、Ｃ３とＣ４との間は下部電極１２を介し接続される。

図３は、図１の可変容量素子の等価回路である。図３に示すように、信号端子Ｔｓ１とＴｓ２との間にはキャパシタＣ１からＣ４の他に、等価直列インダクタＬ１からＬ４および等価直列抵抗Ｒ６からＲ９が接続される。図２のように、キャパシタＣ１とＣ２、およびＣ３とＣ４がそれぞれ下部電極１２を介し接続する場合、下部電極１２の抵抗が高いと等価直列抵抗Ｒ６からＲ９の抵抗値が大きくなる。

可変容量素子の素子Ｑ値を向上させるためには誘電体膜１４の誘電正弦ｔａｎδを低減することが有効である。さらに、Ｑ値の向上のため等価直列抵抗を低減することが有効である。例えば下部電極１２および上部電極１６を白金膜とした場合の一例では、信号端子Ｔｓ１とＴｓ２との間の導体損の約７５％が白金による。これにより等価直列抵抗Ｒ６からＲ９が高くなる。下部電極１２の材料を変えること、または膜厚を大きくすることが考えられる。しかし、例えば誘電体膜１４がペロブスカイト構造化合物の場合、誘電体膜１４の温度特性、容量値の可変率および絶縁性といった膜質の観点から難しい。

以下、等価直列抵抗を低減する実施例について説明する。

図４は、実施例１に係る可変容量素子の平面図である。図４に示すように、キャパシタＣ１からＣ４において、上部電極１６がＹ方向において複数に分割されている。上部電極１６の外側および上部電極１６間に導電層２６が設けられている。

図５は、図４のキャパシタＣ１およびＣ２付近の拡大図である。図６（ａ）から図６（ｃ）は、図５のそれぞれＡ−Ａ断面図、Ｂ−Ｂ断面図およびＣ−Ｃ断面図である。図６（ａ）から図６（ｃ）に示すように、支持基板１０上に絶縁膜１１が設けられている。絶縁膜１１上に下部電極１２、誘電体膜１４および上部電極１６が積層されている。支持基板１０上に下部電極１２、誘電体膜１４および上部電極１６を覆うように層間絶縁膜１８が設けられている。層間絶縁膜１８に開口が設けられている。配線２０は層間絶縁膜１８の開口を介し上部電極１６に接続されている。導電層２６は層間絶縁膜１８の開口を介し下部電極１２に接続されている。層間絶縁膜１８上に配線２０および導電層２６を覆うように保護絶縁膜２２が設けられている。

図６（ａ）のように、キャパシタＣ１のＹ方向断面においては、下部電極１２は単一であり、上部電極１６および誘電体膜１４は分割されている。分割された上部電極１６および誘電体膜１４の外側および間には、下部電極１２に接触する導電層２６が設けられている。図６（ｂ）のように、Ｂ−Ｂ断面においては、キャパシタＣ１とＣ２とで下部電極１２および誘電体膜１４を共有している。キャパシタＣ１とＣ２とは下部電極１２を介し電気的に接続されている。図６（ｃ）のように、Ｃ−Ｃ断面においては、下部電極１２上に導電層２６が接触されている。これにより、Ｘ方向に流れる電流は下部電極１２と導電層２６とを流れる。また、導電層２６の材料の抵抗率が下部電極１２の材料の抵抗率より低い場合、Ｘ方向に流れる電流はより多く導電層２６を流れる。

支持基板１０は、例えばシリコン（Ｓｉ）基板である。支持基板１０は、導電性体基板の他、石英基板、アルミナ基板、サファイア基板またはガラス基板等の絶縁基板を用いてもよい。支持基板１０として導電性基板を用いる場合、導電性基板上に絶縁膜１１を設けることが好ましい。例えば、支持基板１０がシリコン基板の場合、シリコン基板上に熱酸化等により形成された酸化シリコン膜（ＳｉＯ_２）が設けられていることが好ましい。また、シリコン基板は高抵抗基板であることが好ましい。

下部電極１２および上部電極１６は、例えば膜厚が２５０ｎｍの白金（Ｐｔ）膜である。下部電極１２および上部電極１６は、イリジウム（Ｉｒ）もしくはルテニウム（Ｒｕ）等の貴金属、またはルテニウム酸ストロンチウム（ＳｒＲｕＯ_３）、酸化ルテニウム（ＲｕＯ_２）もしくは酸化イリジウム（ＩｒＯ_２）等の導電性酸化物でもよい。下部電極１２と支持基板１０との密着性向上のため、下部電極１２にチタン（Ｔｉ）または酸化チタン（ＴｉＯ_２）等の密着層を設けてもよい。

誘電体膜１４は、例えば膜厚が９０ｎｍのマンガン（Ｍｎ）を添加したＢＳＴ（Ｂａ_０．５Ｓｒ_０．５ＴｉＯ_３）膜である。誘電体膜１４は、ペロブスカイト構造化合物（好ましくはペロブスカイト構造酸化物）であり、例えばＢＳＴ（ＢａＳｒＴｉＯ_３）またはＰＺＴ（ＰｂＺｒＴｉＯ_３）である。ＢａとＳｒとの元素組成比またはＰｂとＺｒの元素組成比は任意に設定できる。ペロブスカイト構造化合物には、リーク電流および／または破壊電界強度の改善のためマンガンまたはニオブ（Ｎｂ）等の元素を微量添加してもよい。誘電体膜１４の膜厚は例えば１０ｎｍから５００ｎｍである。

層間絶縁膜１８および保護絶縁膜２２は、例えば膜厚が３μｍのポリイミド樹脂である。層間絶縁膜１８および保護絶縁膜２２としては、ＢＣＢ（Benzocyclobutene）樹脂等の有機絶縁膜、酸化シリコン、窒化シリコン（ＳｉＮ）もしくは酸化アルミニウム（Ａｌ_２Ｏ_３）等の無機絶縁膜、または、これらの絶縁膜の複合膜を用いることができる。

配線２０および導電層２６は、例えば膜厚が４μｍの銅（Ｃｕ）層である。配線２０および導電層２６としては、アルミニウム（Ａｌ、ＳｉまたはＣｕ等が添加されていてもよい）等の導電性材料を用いることができる。上部電極１６と配線２０との間および下部電極１２と導電層２６との間に、チタン、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化珪化チタン（ＴｉＳｉＮ）もしくは窒化珪化タンタル（ＴａＳｉＮ）等の窒化物、ルテニウム酸ストロンチウムもしくは酸化イルジウム等の酸化膜、またはこれらの複合膜を用いることができる。

図４における端子電極２４は、銅、金または半田等を用いることができる。抵抗膜２８は、例えばＴａＳｉＮ膜である。Ｎｉ−Ｃｕ合金またはＦｅ−Ｃｒ−Ａｌ合金などの高抵抗膜を用いてもよい。

図５から図６（ｃ）において例示した材料を用い、比較例１と実施例１について電磁界解析を行った。一例では等価直列抵抗Ｒ６からＲ９の合計の抵抗値が０．３６２Ωから０．３００Ωに低減した。実施例１のように上部電極１６をＹ方向に分割し、導電層２６を設けない構造における等価直列抵抗Ｒ６からＲ９の合計の抵抗値は０．３４９Ωである。よって、実施例１における等価直列抵抗値の減少の要因のほとんどは導電層２６による。比較例１および実施例１における１００ＭＨｚのＱ値はそれぞれ３９．７および４８．５である。このように、実施例１は比較例１に比べ素子Ｑ値を２０％向上できる。

図７は、実施例１の変形例１に係る可変容量素子の断面図である。図７は、図５のＢ−Ｂ断面に相当する。図７に示すように、キャパシタＣ１とＣ２との間の誘電体膜１４が分割されていてもよい。その他の構成は実施例１と同じであり説明を省略する。

実施例１およびその変形例によれば、下部電極１２は直列接続された複数のキャパシタＣ１からＣ４のうち少なくとも２つのキャパシタＣ１とＣ２（およびＣ３とＣ４）に共有されている。すなわち、下部電極１２は少なくとも２つのキャパシタＣ１とＣ２（およびＣ３とＣ４）を接続する。誘電体膜１４は下部電極１２上にキャパシタＣ１とＣ２（およびＣ３とＣ４）に対応し設けられている。上部電極１６は誘電体膜１４上にキャパシタＣ１とＣ２（およびＣ３とＣ４）それぞれに対応し設けられている。導電層２６は下部電極１２上に上部電極１６の一方（キャパシタＣ１の上部電極）から他方（キャパシタＣ２の上部電極）に沿って下部電極１２と電気的に接触するように設けられている。すなわち、導電層２６は、Ｘ方向（キャパシタＣ１およびＣ２の上部電極１６の配列方向）に延伸し、上部電極１６の側方に、下部電極１２と電気的に接触するように設けられている。これにより、キャパシタＣ１とＣ２との間を下部電極１２に加え導電層２６を介し電流が流れる。これにより、等価直列抵抗Ｒ６からＲ９を低減できる。よって、Ｑ値等が改善する。実施例１に係る可変容量素子をＮＦＣモジュールまたは無線給電モジュールに用いると、Ｓ／Ｎ比や給電効率が向上する。

導電層２６は、配線２０と同時に形成してもよい。すなわち、導電層２６は配線２０と同じ材料およびほぼ同じ膜厚でもよい。これにより、導電層２６の抵抗値を低くでき、等価直列抵抗を低減できる。導電層２６は配線２０とは異なる材料および膜厚でもよい。導電層２６は、Ｙ方向からみてキャパシタＣ１の上部電極１６とキャパシタＣ２の上部電極１６との間に重なり、キャパシタＣ１の上部電極１６の少なくとも一部とキャパシタＣ２の上部電極１６の少なくとも一部に重なることが好ましい。

下部電極１２の材料は誘電体膜１４の膜質に影響する。このため、下部電極１２に銅、金、銀またはアルミニウムのように抵抗率が低い材料を用いることができるとは限らない。そこで、導電層２６の材料の抵抗率は下部電極１２の材料の抵抗率より低くなるように導電層２６の材料を設定する。これにより、等価直列抵抗を低減できる。

誘電体膜１４がペロブスカイト構造化合物を含む場合、下部電極１２の材料および膜厚が誘電体膜１４の膜質（例えば温度特性、容量値の可変率および／または絶縁性）に影響する。誘電体膜１４の膜質向上のため、下部電極１２は、白金、イリジウム、ルテニウム、ルテニウム酸ストロンチウム、酸化ルテニウムおよび酸化イリジウムの少なくとも１つを含む。これらの抵抗率は低くない。そこで、導電層２６を設けることで、等価直列抵抗を低減できる。

上部電極１６は、分割されておらず、上部電極１６の外側に導電層２６が設けられていてもよい。上部電極１６および誘電体膜１４は、Ｙ方向（キャパシタＣ１からＣ２の上部電極１６の配列方向と交差する方向）において複数に分割されており、導電層２６は、複数に分割された上部電極１６および誘電体膜１４の間に設けられていることが好ましい。これにより、等価直列抵抗をより低減できる。１個のキャパシタにおける上部電極１６および誘電体膜１４の分割数は任意に設定できる。

配線２０は、複数のキャパシタＣ１からＣ４のうち下部電極１２により接続されていない少なくとも２つのキャパシタＣ２とＣ３との上部電極を接続する。これにより、信号端子Ｔｓ１とＴｓ２との間にキャパシタＣ１からＣ４を直列に接続することができる。

実施例１およびその変形例として、下部電極１２と上部電極１６との間に電圧を印加することで、容量値が変化する可変容量素子を例に説明したが、その他の可変容量素子でもよい。キャパシタＣ１からＣ４が４個の例を説明したが、キャパシタＣ１からＣ４の個数は任意に設定できる。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 支持基板
１２ 下部電極
１４ 誘電体膜
１６ 上部電極
１８ 層間絶縁膜
２０ 配線
２６ 導電層

Claims (7)

1. 第１信号端子と第２信号端子との間に直列に接続された複数のキャパシタと、
   基板上に設けられ、前記複数のキャパシタのうち少なくとも２つのキャパシタを接続する下部電極と、
   前記下部電極上に、前記少なくとも２つのキャパシタに対応し設けられた誘電体膜と、
   前記誘電体膜上に、前記少なくとも２つのキャパシタにそれぞれ対応し設けられた少なくとも２つの上部電極と、
   前記少なくとも２つの上部電極の一方から他方の配列方向に延伸し、前記少なくとも２つの上部電極の側方に、前記下部電極と電気的に接触するように設けられた導電層と、
   を具備する可変容量素子。
2. 前記導電層の材料の抵抗率は前記下部電極の材料の抵抗率より低い請求項１記載の可変容量素子。
3. 前記誘電体膜は、ペロブスカイト構造化合物を含む請求項１または２記載の可変容量素子。
4. 前記下部電極は、白金、イリジウム、ルテニウム、ルテニウム酸ストロンチウム、酸化ルテニウムおよび酸化イリジウムの少なくとも１つを含む請求項３記載の可変容量素子。
5. 前記上部電極および前記誘電体膜は、前記配列方向と交差する方向において複数に分割され、
   前記導電層は、前記複数に分割された前記上部電極および前記誘電体膜の間に設けられている請求項１から４のいずれか一項記載の可変容量素子。
6. 前記複数のキャパシタに電圧を印加することで、容量値が変化する請求項１から５のいずれか一項記載の可変容量素子。
7. 前記基板上に前記複数のキャパシタを覆うように設けられた層間絶縁膜と、
   前記層間絶縁膜上に設けられ、前記複数のキャパシタのうち前記下部電極により接続されていない少なくとも２つのキャパシタの上部電極を接続する配線と、
   を具備する請求項１から６のいずれか一項記載の可変容量素子。
   

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