JP2018170415A

JP2018170415A - Variable capacitance element

Info

Publication number: JP2018170415A
Application number: JP2017067019A
Authority: JP
Inventors: 真志夏目; Shinji Natsume; 大基石井; Daiki Ishii
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2017-03-30
Filing date: 2017-03-30
Publication date: 2018-11-01

Abstract

PROBLEM TO BE SOLVED: To reduce equivalent series resistance.SOLUTION: A variable capacitance element comprises: a plurality of capacitors C1-C4 connected in series between a first signal terminal and a second signal terminal; a lower electrode 12 provided on a substrate, and that connects between at least two capacitors of the plurality of capacitors; a dielectric film 14 provided on the lower electrode so as to correspond to the at least two capacitors; at least two upper electrodes 16 provided on the dielectric film so as to correspond to the at least two capacitors, respectively; and a conductive layer 26 extending in an arrangement direction from one of the at least two upper electrodes to the other, and provided at a lateral part of the at least two upper electrodes so as to be electrically contacted with the lower electrode.SELECTED DRAWING: Figure 4

Description

本発明は、可変容量素子に関し、例えば信号端子間に複数のキャパシタが直列に接続された可変容量素子に関する。 The present invention relates to a variable capacitance element, for example, a variable capacitance element in which a plurality of capacitors are connected in series between signal terminals.

例えば近距離無線通信（ＮＦＣ：Near Field Communication）モジュールや無線給電モジュールでは、アンテナに用いられるコイルの電気特性のばらつきや使用環境などにより予め定められた共振周波数が変化することが生じている。近年の携帯端末などの小型化に伴いアンテナも小さくなっているため、共振周波数の変化が回路設計では許容できなくなってきている。そこで、共振周波数を調整するために、直流バイアス電圧によって容量が変化する可変容量素子（可変容量コンデンサ）を用いることが知られている（例えば特許文献１）。 For example, in a near field communication (NFC) module and a wireless power feeding module, a predetermined resonance frequency is changed due to variations in electrical characteristics of coils used in an antenna and usage environment. With recent miniaturization of portable terminals and the like, antennas have also become smaller, so changes in resonance frequency have become unacceptable in circuit design. In order to adjust the resonance frequency, it is known to use a variable capacitance element (variable capacitance capacitor) whose capacitance is changed by a DC bias voltage (for example, Patent Document 1).

直流バイアス電圧により誘電率が変化する誘電体層を有する複数のキャパシタを入出力端子間に直列に接続し、複数のキャパシタに可変電圧を印加する可変容量素子が知られている（例えば特許文献１から５）。直列に接続された複数のキャパシタのうち２つのキャパシタにおいて、キャパシタ間を下部電極で接続することが知られている（例えば特許文献４）。 A variable capacitance element is known in which a plurality of capacitors having a dielectric layer whose dielectric constant is changed by a DC bias voltage is connected in series between input and output terminals, and a variable voltage is applied to the plurality of capacitors (for example, Patent Document 1). To 5). In two capacitors among a plurality of capacitors connected in series, it is known that the capacitors are connected by a lower electrode (for example, Patent Document 4).

特開２０１０−５５５７０号公報JP 2010-55570 A 特開２０１１−１１９４８２号公報JP 2011-119482 A 特開２０１４−１０３１８１号公報JP 2014-103181 A 特開２００８−６６６８２号公報JP 2008-66682 A 特開２００５−６４４３７号公報JP-A-2005-64437

複数のキャパシタ間を下部電極で接続すると、可変容量素子を小型化できる。しかしながら、下部電極の抵抗が等価直列抵抗となり、等価直列抵抗が高くなる。このため、Ｑ値等の特性が劣化する。例えば、ＮＦＣモジュールや無線給電モジュールに用いる可変容量素子では、Ｑ値が高いとＳ／Ｎ比や給電効率が向上する。 When a plurality of capacitors are connected by the lower electrode, the variable capacitance element can be reduced in size. However, the resistance of the lower electrode becomes an equivalent series resistance, and the equivalent series resistance increases. For this reason, characteristics such as the Q value deteriorate. For example, in a variable capacitance element used for an NFC module or a wireless power supply module, if the Q value is high, the S / N ratio and power supply efficiency are improved.

本発明は、上記課題に鑑みなされたものであり、等価直列抵抗を低減することを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to reduce the equivalent series resistance.

本発明は、第１信号端子と第２信号端子との間に直列に接続された複数のキャパシタと、基板上に設けられ、前記複数のキャパシタのうち少なくとも２つのキャパシタを接続する下部電極と、前記下部電極上に、前記少なくとも２つのキャパシタに対応し設けられた誘電体膜と、前記誘電体膜上に、前記少なくとも２つのキャパシタにそれぞれ対応し設けられた少なくとも２つの上部電極と、前記少なくとも２つの上部電極の一方から他方の配列方向に延伸し、前記少なくとも２つの上部電極の側方に、前記下部電極と電気的に接触するように設けられた導電層と、を具備する可変容量素子である。 The present invention includes a plurality of capacitors connected in series between a first signal terminal and a second signal terminal, a lower electrode provided on a substrate and connecting at least two of the plurality of capacitors, A dielectric film provided on the lower electrode corresponding to the at least two capacitors; at least two upper electrodes provided on the dielectric film corresponding to the at least two capacitors; and A variable capacitance element comprising: a conductive layer extending from one of the two upper electrodes in the other arrangement direction and provided on the side of the at least two upper electrodes so as to be in electrical contact with the lower electrode It is.

上記構成において、前記導電層の材料の抵抗率は前記下部電極の材料の抵抗率より低い構成とすることができる。 The said structure WHEREIN: The resistivity of the material of the said conductive layer can be set as the structure lower than the resistivity of the material of the said lower electrode.

上記構成において、前記誘電体膜は、ペロブスカイト構造化合物を含む構成とすることができる。 In the above configuration, the dielectric film may include a perovskite structure compound.

上記構成において、前記下部電極は、白金、イリジウム、ルテニウム、ルテニウム酸ストロンチウム、酸化ルテニウムおよび酸化イリジウムの少なくとも１つを含む構成とすることができる。 In the above configuration, the lower electrode may include at least one of platinum, iridium, ruthenium, strontium ruthenate, ruthenium oxide, and iridium oxide.

上記構成において、前記上部電極および前記誘電体膜は、前記配列方向と交差する方向において複数に分割され、前記導電層は、前記複数に分割された前記上部電極および前記誘電体膜の間に設けられている構成とすることができる。 In the above configuration, the upper electrode and the dielectric film are divided into a plurality in a direction intersecting the arrangement direction, and the conductive layer is provided between the upper electrode and the dielectric film divided into the plurality. It can be set as the structure currently provided.

上記構成において、前記複数のキャパシタに電圧を印加することで、容量値が変化する構成とすることができる。 In the above structure, a capacitance value can be changed by applying a voltage to the plurality of capacitors.

上記構成において、前記基板上に前記複数のキャパシタを覆うように設けられた層間絶縁膜と、前記層間絶縁膜上に設けられ、前記複数のキャパシタのうち前記下部電極により接続されていない少なくとも２つのキャパシタの上部電極を接続する配線と、を具備する構成とすることができる。 In the above configuration, an interlayer insulating film provided on the substrate so as to cover the plurality of capacitors, and at least two of the plurality of capacitors that are not connected by the lower electrode And a wiring for connecting the upper electrode of the capacitor.

本発明によれば、等価直列抵抗を低減することができる。 According to the present invention, the equivalent series resistance can be reduced.

図１は、比較例および実施例に係る可変容量素子の回路図である。FIG. 1 is a circuit diagram of a variable capacitance element according to a comparative example and an example. 図２は、比較例１に係る可変容量素子の平面図である。FIG. 2 is a plan view of the variable capacitance element according to Comparative Example 1. FIG. 図３は、図１の可変容量素子の等価回路である。FIG. 3 is an equivalent circuit of the variable capacitance element of FIG. 図４は、実施例１に係る可変容素子の平面図である。FIG. 4 is a plan view of the variable capacitance element according to the first embodiment. 図５は、図４のキャパシタＣ１およびＣ２付近の拡大図である。FIG. 5 is an enlarged view of the vicinity of the capacitors C1 and C2 in FIG. 図６（ａ）から図６（ｃ）は、図５のそれぞれＡ−Ａ断面図、Ｂ−Ｂ断面図およびＣ−Ｃ断面図である。FIG. 6A to FIG. 6C are an AA sectional view, a BB sectional view, and a CC sectional view, respectively, of FIG. 図７は、実施例１の変形例１に係る可変容量素子の断面図である。FIG. 7 is a cross-sectional view of a variable capacitance element according to Modification 1 of Embodiment 1.

［比較例１］
図１は、比較例および実施例に係る可変容量の回路図である。図１に示すように、信号端子Ｔｓ１とＴｓ２との間にキャパシタＣ１からＣ４が直列に接続されている。キャパシタＣ１の信号端子Ｔｓ１側のノードＮ１と固定端子Ｔｇとの間に抵抗Ｒ１が接続されている。キャパシタＣ１とＣ２との間のノードＮ２と可変端子Ｔｐとの間に抵抗Ｒ２が接続されている。キャパシタＣ２とＣ３との間のノードＮ３と固定端子Ｔｇとの間に抵抗Ｒ３が接続されている。キャパシタＣ３とＣ４との間のノードＮ４と可変端子Ｔｐとの間に抵抗Ｒ４が接続されている。キャパシタＣ４の信号端子Ｔｓ２側のノードＮ５と固定端子Ｔｇとの間に抵抗Ｒ５が接続されている。 [Comparative Example 1]
FIG. 1 is a circuit diagram of a variable capacitor according to a comparative example and an example. As shown in FIG. 1, capacitors C1 to C4 are connected in series between signal terminals Ts1 and Ts2. A resistor R1 is connected between the node N1 on the signal terminal Ts1 side of the capacitor C1 and the fixed terminal Tg. A resistor R2 is connected between a node N2 between the capacitors C1 and C2 and the variable terminal Tp. A resistor R3 is connected between the node N3 between the capacitors C2 and C3 and the fixed terminal Tg. A resistor R4 is connected between a node N4 between the capacitors C3 and C4 and the variable terminal Tp. A resistor R5 is connected between the node N5 on the signal terminal Ts2 side of the capacitor C4 and the fixed terminal Tg.

信号端子Ｔｓ１およびＴｓ２には、例えば１３．５６ＭＨｚ等の交流信号が入出力する。可変端子Ｔｐには、直流バイアス電圧として可変電圧が印加される。固定端子Ｔｇにはグランド電圧等の固定電圧が印加される。キャパシタＣ１からＣ４は周波数の高い信号では誘電率が変化しないが周波数の低い電圧が印加されると誘電率が変化する誘電体膜を有している。これにより、可変端子Ｔｐに印加する可変電圧を変化させると、交流信号に対するキャパシタＣ１からＣ４の容量値が変化する。信号端子Ｔｓ１とＴｓ２との間の容量値は、各キャパシタＣ１からＣ４の容量値をＣ１からＣ４とすると、１／（１／Ｃ１＋１／Ｃ２＋１／Ｃ３＋１／Ｃ４）となる。キャパシタＣ１からＣ４が同じ容量値Ｃ０を有する場合、信号端子Ｔｓ１とＴｓ２との間の容量値は、１／４×Ｃ０となる。 For example, an AC signal of 13.56 MHz or the like is input to or output from the signal terminals Ts1 and Ts2. A variable voltage is applied as a DC bias voltage to the variable terminal Tp. A fixed voltage such as a ground voltage is applied to the fixed terminal Tg. Capacitors C1 to C4 have a dielectric film whose dielectric constant does not change with a signal having a high frequency but whose dielectric constant changes when a voltage with a low frequency is applied. Thereby, when the variable voltage applied to the variable terminal Tp is changed, the capacitance values of the capacitors C1 to C4 with respect to the AC signal are changed. The capacitance value between the signal terminals Ts1 and Ts2 is 1 / (1 / C1 + 1 / C2 + 1 / C3 + 1 / C4) when the capacitance values of the capacitors C1 to C4 are C1 to C4. When the capacitors C1 to C4 have the same capacitance value C0, the capacitance value between the signal terminals Ts1 and Ts2 is ¼ × C0.

図２は、比較例１に係る可変容量素子の平面図である。図２に示すように、支持基板１０上に下部電極１２、誘電体膜１４、上部電極１６、配線２０、端子電極２４および抵抗膜２８が設けられている。キャパシタＣ１からＣ４の配列方向をＸ方向、支持基板１０の面方向であってＸ方向に交差する方向をＹ方向、支持基板１０の法線方向をＺ方向とする。キャパシタＣ１からＣ４は、下部電極１２、誘電体膜１４および上部電極１６が積層され形成されている。抵抗Ｒ１からＲ５は抵抗膜２８により形成されている。端子電極２４は、信号端子Ｔｓ１およびＴｓ２である。配線２０は、キャパシタＣ１からＣ４、抵抗Ｒ１からＲ５および端子電極２４を電気的に接続する。図２の構造では、キャパシタＣ１からＣ４の誘電体膜１４を同一に成膜できるため、キャパシタＣ１からＣ４の誘電体膜１４の膜質および膜厚を均一にできる。これにより、可変端子Ｔｐに可変電圧が印可されたときに、各キャパシタＣ１からＣ４の容量値の変化率をほぼ同じにできる。 FIG. 2 is a plan view of the variable capacitance element according to Comparative Example 1. FIG. As shown in FIG. 2, the lower electrode 12, the dielectric film 14, the upper electrode 16, the wiring 20, the terminal electrode 24, and the resistance film 28 are provided on the support substrate 10. An arrangement direction of the capacitors C1 to C4 is an X direction, a surface direction of the support substrate 10 that intersects the X direction is a Y direction, and a normal direction of the support substrate 10 is a Z direction. The capacitors C1 to C4 are formed by laminating the lower electrode 12, the dielectric film 14, and the upper electrode 16. The resistors R1 to R5 are formed by the resistance film 28. The terminal electrode 24 is signal terminals Ts1 and Ts2. The wiring 20 electrically connects the capacitors C1 to C4, the resistors R1 to R5, and the terminal electrode 24. In the structure of FIG. 2, since the dielectric films 14 of the capacitors C1 to C4 can be formed identically, the film quality and film thickness of the dielectric films 14 of the capacitors C1 to C4 can be made uniform. Thereby, when the variable voltage is applied to the variable terminal Tp, the change rate of the capacitance value of each of the capacitors C1 to C4 can be made substantially the same.

キャパシタＣ１とＣ２と（およびＣ３とＣ４と）は、下部電極１２および誘電体膜１４を共有する。すなわち、キャパシタＣ１とＣ２（およびＣ３とＣ４）の下部電極１２は単一の下部電極であり、誘電体膜１４は単一の誘電体膜である。これにより、信号端子Ｔｓ１とＴｓ２との間に直列に接続されたキャパシタＣ１からＣ４のうち、キャパシタＣ１とＣ２との間、Ｃ３とＣ４との間は下部電極１２を介し接続される。 Capacitors C 1 and C 2 (and C 3 and C 4) share lower electrode 12 and dielectric film 14. That is, the lower electrode 12 of the capacitors C1 and C2 (and C3 and C4) is a single lower electrode, and the dielectric film 14 is a single dielectric film. Thus, among the capacitors C1 to C4 connected in series between the signal terminals Ts1 and Ts2, the capacitors C1 and C2 and the capacitors C3 and C4 are connected via the lower electrode 12.

図３は、図１の可変容量素子の等価回路である。図３に示すように、信号端子Ｔｓ１とＴｓ２との間にはキャパシタＣ１からＣ４の他に、等価直列インダクタＬ１からＬ４および等価直列抵抗Ｒ６からＲ９が接続される。図２のように、キャパシタＣ１とＣ２、およびＣ３とＣ４がそれぞれ下部電極１２を介し接続する場合、下部電極１２の抵抗が高いと等価直列抵抗Ｒ６からＲ９の抵抗値が大きくなる。 FIG. 3 is an equivalent circuit of the variable capacitance element of FIG. As shown in FIG. 3, in addition to capacitors C1 to C4, equivalent series inductors L1 to L4 and equivalent series resistors R6 to R9 are connected between signal terminals Ts1 and Ts2. As shown in FIG. 2, when the capacitors C1 and C2 and C3 and C4 are connected via the lower electrode 12, respectively, if the resistance of the lower electrode 12 is high, the resistance values of the equivalent series resistances R6 to R9 increase.

可変容量素子の素子Ｑ値を向上させるためには誘電体膜１４の誘電正弦ｔａｎδを低減することが有効である。さらに、Ｑ値の向上のため等価直列抵抗を低減することが有効である。例えば下部電極１２および上部電極１６を白金膜とした場合の一例では、信号端子Ｔｓ１とＴｓ２との間の導体損の約７５％が白金による。これにより等価直列抵抗Ｒ６からＲ９が高くなる。下部電極１２の材料を変えること、または膜厚を大きくすることが考えられる。しかし、例えば誘電体膜１４がペロブスカイト構造化合物の場合、誘電体膜１４の温度特性、容量値の可変率および絶縁性といった膜質の観点から難しい。 In order to improve the element Q value of the variable capacitance element, it is effective to reduce the dielectric sine tan δ of the dielectric film 14. Furthermore, it is effective to reduce the equivalent series resistance in order to improve the Q value. For example, in an example in which the lower electrode 12 and the upper electrode 16 are platinum films, about 75% of the conductor loss between the signal terminals Ts1 and Ts2 is due to platinum. This increases the equivalent series resistances R6 to R9. It is conceivable to change the material of the lower electrode 12 or increase the film thickness. However, for example, when the dielectric film 14 is a perovskite structure compound, it is difficult from the viewpoint of film quality, such as temperature characteristics, capacitance value variable rate, and insulating properties of the dielectric film 14.

以下、等価直列抵抗を低減する実施例について説明する。 Hereinafter, an embodiment for reducing the equivalent series resistance will be described.

図４は、実施例１に係る可変容量素子の平面図である。図４に示すように、キャパシタＣ１からＣ４において、上部電極１６がＹ方向において複数に分割されている。上部電極１６の外側および上部電極１６間に導電層２６が設けられている。 FIG. 4 is a plan view of the variable capacitance element according to the first embodiment. As shown in FIG. 4, in the capacitors C1 to C4, the upper electrode 16 is divided into a plurality in the Y direction. A conductive layer 26 is provided outside the upper electrode 16 and between the upper electrodes 16.

図５は、図４のキャパシタＣ１およびＣ２付近の拡大図である。図６（ａ）から図６（ｃ）は、図５のそれぞれＡ−Ａ断面図、Ｂ−Ｂ断面図およびＣ−Ｃ断面図である。図６（ａ）から図６（ｃ）に示すように、支持基板１０上に絶縁膜１１が設けられている。絶縁膜１１上に下部電極１２、誘電体膜１４および上部電極１６が積層されている。支持基板１０上に下部電極１２、誘電体膜１４および上部電極１６を覆うように層間絶縁膜１８が設けられている。層間絶縁膜１８に開口が設けられている。配線２０は層間絶縁膜１８の開口を介し上部電極１６に接続されている。導電層２６は層間絶縁膜１８の開口を介し下部電極１２に接続されている。層間絶縁膜１８上に配線２０および導電層２６を覆うように保護絶縁膜２２が設けられている。 FIG. 5 is an enlarged view of the vicinity of the capacitors C1 and C2 in FIG. FIG. 6A to FIG. 6C are an AA sectional view, a BB sectional view, and a CC sectional view, respectively, of FIG. As shown in FIGS. 6A to 6C, an insulating film 11 is provided on the support substrate 10. A lower electrode 12, a dielectric film 14, and an upper electrode 16 are stacked on the insulating film 11. An interlayer insulating film 18 is provided on the support substrate 10 so as to cover the lower electrode 12, the dielectric film 14 and the upper electrode 16. An opening is provided in the interlayer insulating film 18. The wiring 20 is connected to the upper electrode 16 through the opening of the interlayer insulating film 18. The conductive layer 26 is connected to the lower electrode 12 through the opening of the interlayer insulating film 18. A protective insulating film 22 is provided on the interlayer insulating film 18 so as to cover the wiring 20 and the conductive layer 26.

図６（ａ）のように、キャパシタＣ１のＹ方向断面においては、下部電極１２は単一であり、上部電極１６および誘電体膜１４は分割されている。分割された上部電極１６および誘電体膜１４の外側および間には、下部電極１２に接触する導電層２６が設けられている。図６（ｂ）のように、Ｂ−Ｂ断面においては、キャパシタＣ１とＣ２とで下部電極１２および誘電体膜１４を共有している。キャパシタＣ１とＣ２とは下部電極１２を介し電気的に接続されている。図６（ｃ）のように、Ｃ−Ｃ断面においては、下部電極１２上に導電層２６が接触されている。これにより、Ｘ方向に流れる電流は下部電極１２と導電層２６とを流れる。また、導電層２６の材料の抵抗率が下部電極１２の材料の抵抗率より低い場合、Ｘ方向に流れる電流はより多く導電層２６を流れる。 As shown in FIG. 6A, in the Y-direction cross section of the capacitor C1, the lower electrode 12 is single, and the upper electrode 16 and the dielectric film 14 are divided. A conductive layer 26 in contact with the lower electrode 12 is provided outside and between the divided upper electrode 16 and dielectric film 14. As shown in FIG. 6B, in the BB cross section, the capacitors C1 and C2 share the lower electrode 12 and the dielectric film. The capacitors C1 and C2 are electrically connected via the lower electrode 12. As shown in FIG. 6C, the conductive layer 26 is in contact with the lower electrode 12 in the CC cross section. Thereby, the current flowing in the X direction flows through the lower electrode 12 and the conductive layer 26. When the resistivity of the material of the conductive layer 26 is lower than the resistivity of the material of the lower electrode 12, more current flows in the X direction and flows through the conductive layer 26.

支持基板１０は、例えばシリコン（Ｓｉ）基板である。支持基板１０は、導電性体基板の他、石英基板、アルミナ基板、サファイア基板またはガラス基板等の絶縁基板を用いてもよい。支持基板１０として導電性基板を用いる場合、導電性基板上に絶縁膜１１を設けることが好ましい。例えば、支持基板１０がシリコン基板の場合、シリコン基板上に熱酸化等により形成された酸化シリコン膜（ＳｉＯ_２）が設けられていることが好ましい。また、シリコン基板は高抵抗基板であることが好ましい。 The support substrate 10 is, for example, a silicon (Si) substrate. As the support substrate 10, an insulating substrate such as a quartz substrate, an alumina substrate, a sapphire substrate, or a glass substrate may be used in addition to the conductive substrate. When a conductive substrate is used as the support substrate 10, it is preferable to provide the insulating film 11 on the conductive substrate. For example, when the support substrate 10 is a silicon substrate, a silicon oxide film (SiO ₂ ) formed by thermal oxidation or the like is preferably provided on the silicon substrate. The silicon substrate is preferably a high resistance substrate.

下部電極１２および上部電極１６は、例えば膜厚が２５０ｎｍの白金（Ｐｔ）膜である。下部電極１２および上部電極１６は、イリジウム（Ｉｒ）もしくはルテニウム（Ｒｕ）等の貴金属、またはルテニウム酸ストロンチウム（ＳｒＲｕＯ_３）、酸化ルテニウム（ＲｕＯ_２）もしくは酸化イリジウム（ＩｒＯ_２）等の導電性酸化物でもよい。下部電極１２と支持基板１０との密着性向上のため、下部電極１２にチタン（Ｔｉ）または酸化チタン（ＴｉＯ_２）等の密着層を設けてもよい。 The lower electrode 12 and the upper electrode 16 are, for example, platinum (Pt) films having a film thickness of 250 nm. The lower electrode 12 and the upper electrode 16 are made of a noble metal such as iridium (Ir) or ruthenium (Ru), or a conductive oxide such as strontium ruthenate (SrRuO ₃ ), ruthenium oxide (RuO ₂ ), or iridium oxide (IrO ₂ ). But you can. In order to improve the adhesion between the lower electrode 12 and the support substrate 10, an adhesion layer such as titanium (Ti) or titanium oxide (TiO ₂ ) may be provided on the lower electrode 12.

誘電体膜１４は、例えば膜厚が９０ｎｍのマンガン（Ｍｎ）を添加したＢＳＴ（Ｂａ_０．５Ｓｒ_０．５ＴｉＯ_３）膜である。誘電体膜１４は、ペロブスカイト構造化合物（好ましくはペロブスカイト構造酸化物）であり、例えばＢＳＴ（ＢａＳｒＴｉＯ_３）またはＰＺＴ（ＰｂＺｒＴｉＯ_３）である。ＢａとＳｒとの元素組成比またはＰｂとＺｒの元素組成比は任意に設定できる。ペロブスカイト構造化合物には、リーク電流および／または破壊電界強度の改善のためマンガンまたはニオブ（Ｎｂ）等の元素を微量添加してもよい。誘電体膜１４の膜厚は例えば１０ｎｍから５００ｎｍである。 The dielectric film 14 is, for example, a BST (Ba _0.5 Sr _0.5 TiO ₃ ) film to which manganese (Mn) having a thickness of 90 nm is added. The dielectric film 14 is a perovskite structure compound (preferably a perovskite structure oxide), for example, BST (BaSrTiO ₃ ) or PZT (PbZrTiO ₃ ). The elemental composition ratio of Ba and Sr or the elemental composition ratio of Pb and Zr can be arbitrarily set. A small amount of an element such as manganese or niobium (Nb) may be added to the perovskite structure compound in order to improve leakage current and / or breakdown electric field strength. The film thickness of the dielectric film 14 is, for example, 10 nm to 500 nm.

層間絶縁膜１８および保護絶縁膜２２は、例えば膜厚が３μｍのポリイミド樹脂である。層間絶縁膜１８および保護絶縁膜２２としては、ＢＣＢ（Benzocyclobutene）樹脂等の有機絶縁膜、酸化シリコン、窒化シリコン（ＳｉＮ）もしくは酸化アルミニウム（Ａｌ_２Ｏ_３）等の無機絶縁膜、または、これらの絶縁膜の複合膜を用いることができる。 The interlayer insulating film 18 and the protective insulating film 22 are, for example, a polyimide resin having a thickness of 3 μm. As the interlayer insulating film 18 and the protective insulating film 22, an organic insulating film such as BCB (Benzocyclobutene) resin, an inorganic insulating film such as silicon oxide, silicon nitride (SiN), or aluminum oxide (Al ₂ O ₃ ), or these A composite film of an insulating film can be used.

配線２０および導電層２６は、例えば膜厚が４μｍの銅（Ｃｕ）層である。配線２０および導電層２６としては、アルミニウム（Ａｌ、ＳｉまたはＣｕ等が添加されていてもよい）等の導電性材料を用いることができる。上部電極１６と配線２０との間および下部電極１２と導電層２６との間に、チタン、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化珪化チタン（ＴｉＳｉＮ）もしくは窒化珪化タンタル（ＴａＳｉＮ）等の窒化物、ルテニウム酸ストロンチウムもしくは酸化イルジウム等の酸化膜、またはこれらの複合膜を用いることができる。 The wiring 20 and the conductive layer 26 are, for example, copper (Cu) layers having a film thickness of 4 μm. As the wiring 20 and the conductive layer 26, a conductive material such as aluminum (Al, Si, Cu, or the like may be added) can be used. Between the upper electrode 16 and the wiring 20 and between the lower electrode 12 and the conductive layer 26, titanium, tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), titanium nitride silicide (TiSiN), or silicon nitride silicide A nitride such as tantalum (TaSiN), an oxide film such as strontium ruthenate or iridium oxide, or a composite film thereof can be used.

図４における端子電極２４は、銅、金または半田等を用いることができる。抵抗膜２８は、例えばＴａＳｉＮ膜である。Ｎｉ−Ｃｕ合金またはＦｅ−Ｃｒ−Ａｌ合金などの高抵抗膜を用いてもよい。 The terminal electrode 24 in FIG. 4 can use copper, gold, solder, or the like. The resistance film 28 is, for example, a TaSiN film. A high resistance film such as a Ni-Cu alloy or a Fe-Cr-Al alloy may be used.

図５から図６（ｃ）において例示した材料を用い、比較例１と実施例１について電磁界解析を行った。一例では等価直列抵抗Ｒ６からＲ９の合計の抵抗値が０．３６２Ωから０．３００Ωに低減した。実施例１のように上部電極１６をＹ方向に分割し、導電層２６を設けない構造における等価直列抵抗Ｒ６からＲ９の合計の抵抗値は０．３４９Ωである。よって、実施例１における等価直列抵抗値の減少の要因のほとんどは導電層２６による。比較例１および実施例１における１００ＭＨｚのＱ値はそれぞれ３９．７および４８．５である。このように、実施例１は比較例１に比べ素子Ｑ値を２０％向上できる。 Electromagnetic field analysis was performed on Comparative Example 1 and Example 1 using the materials illustrated in FIGS. In one example, the total resistance value of the equivalent series resistances R6 to R9 is reduced from 0.362Ω to 0.300Ω. The total resistance value of the equivalent series resistances R6 to R9 in the structure in which the upper electrode 16 is divided in the Y direction and the conductive layer 26 is not provided as in the first embodiment is 0.349Ω. Therefore, most of the causes of the reduction of the equivalent series resistance value in the first embodiment are due to the conductive layer 26. The Q values at 100 MHz in Comparative Example 1 and Example 1 are 39.7 and 48.5, respectively. Thus, Example 1 can improve the element Q value by 20% compared with Comparative Example 1.

図７は、実施例１の変形例１に係る可変容量素子の断面図である。図７は、図５のＢ−Ｂ断面に相当する。図７に示すように、キャパシタＣ１とＣ２との間の誘電体膜１４が分割されていてもよい。その他の構成は実施例１と同じであり説明を省略する。 FIG. 7 is a cross-sectional view of a variable capacitance element according to Modification 1 of Embodiment 1. FIG. 7 corresponds to the BB cross section of FIG. As shown in FIG. 7, the dielectric film 14 between the capacitors C1 and C2 may be divided. Other configurations are the same as those of the first embodiment, and the description thereof is omitted.

実施例１およびその変形例によれば、下部電極１２は直列接続された複数のキャパシタＣ１からＣ４のうち少なくとも２つのキャパシタＣ１とＣ２（およびＣ３とＣ４）に共有されている。すなわち、下部電極１２は少なくとも２つのキャパシタＣ１とＣ２（およびＣ３とＣ４）を接続する。誘電体膜１４は下部電極１２上にキャパシタＣ１とＣ２（およびＣ３とＣ４）に対応し設けられている。上部電極１６は誘電体膜１４上にキャパシタＣ１とＣ２（およびＣ３とＣ４）それぞれに対応し設けられている。導電層２６は下部電極１２上に上部電極１６の一方（キャパシタＣ１の上部電極）から他方（キャパシタＣ２の上部電極）に沿って下部電極１２と電気的に接触するように設けられている。すなわち、導電層２６は、Ｘ方向（キャパシタＣ１およびＣ２の上部電極１６の配列方向）に延伸し、上部電極１６の側方に、下部電極１２と電気的に接触するように設けられている。これにより、キャパシタＣ１とＣ２との間を下部電極１２に加え導電層２６を介し電流が流れる。これにより、等価直列抵抗Ｒ６からＲ９を低減できる。よって、Ｑ値等が改善する。実施例１に係る可変容量素子をＮＦＣモジュールまたは無線給電モジュールに用いると、Ｓ／Ｎ比や給電効率が向上する。 According to the first embodiment and its modification, the lower electrode 12 is shared by at least two capacitors C1 and C2 (and C3 and C4) among a plurality of capacitors C1 to C4 connected in series. That is, the lower electrode 12 connects at least two capacitors C1 and C2 (and C3 and C4). Dielectric film 14 is provided on lower electrode 12 corresponding to capacitors C1 and C2 (and C3 and C4). The upper electrode 16 is provided on the dielectric film 14 so as to correspond to the capacitors C1 and C2 (and C3 and C4), respectively. The conductive layer 26 is provided on the lower electrode 12 so as to be in electrical contact with the lower electrode 12 along one of the upper electrodes 16 (upper electrode of the capacitor C1) to the other (upper electrode of the capacitor C2). That is, the conductive layer 26 extends in the X direction (the arrangement direction of the upper electrodes 16 of the capacitors C1 and C2), and is provided on the side of the upper electrode 16 so as to be in electrical contact with the lower electrode 12. As a result, a current flows between the capacitors C 1 and C 2 through the conductive layer 26 in addition to the lower electrode 12. Thereby, the equivalent series resistances R6 to R9 can be reduced. Therefore, Q value etc. improve. When the variable capacitor according to the first embodiment is used in an NFC module or a wireless power supply module, the S / N ratio and power supply efficiency are improved.

導電層２６は、配線２０と同時に形成してもよい。すなわち、導電層２６は配線２０と同じ材料およびほぼ同じ膜厚でもよい。これにより、導電層２６の抵抗値を低くでき、等価直列抵抗を低減できる。導電層２６は配線２０とは異なる材料および膜厚でもよい。導電層２６は、Ｙ方向からみてキャパシタＣ１の上部電極１６とキャパシタＣ２の上部電極１６との間に重なり、キャパシタＣ１の上部電極１６の少なくとも一部とキャパシタＣ２の上部電極１６の少なくとも一部に重なることが好ましい。 The conductive layer 26 may be formed simultaneously with the wiring 20. That is, the conductive layer 26 may be made of the same material and substantially the same thickness as the wiring 20. Thereby, the resistance value of the conductive layer 26 can be lowered, and the equivalent series resistance can be reduced. The conductive layer 26 may be made of a material and film thickness different from those of the wiring 20. The conductive layer 26 overlaps between the upper electrode 16 of the capacitor C1 and the upper electrode 16 of the capacitor C2 when viewed from the Y direction, and is formed on at least a part of the upper electrode 16 of the capacitor C1 and at least a part of the upper electrode 16 of the capacitor C2. It is preferable to overlap.

下部電極１２の材料は誘電体膜１４の膜質に影響する。このため、下部電極１２に銅、金、銀またはアルミニウムのように抵抗率が低い材料を用いることができるとは限らない。そこで、導電層２６の材料の抵抗率は下部電極１２の材料の抵抗率より低くなるように導電層２６の材料を設定する。これにより、等価直列抵抗を低減できる。 The material of the lower electrode 12 affects the film quality of the dielectric film 14. For this reason, it is not always possible to use a material having a low resistivity such as copper, gold, silver or aluminum for the lower electrode 12. Therefore, the material of the conductive layer 26 is set so that the resistivity of the material of the conductive layer 26 is lower than the resistivity of the material of the lower electrode 12. Thereby, an equivalent series resistance can be reduced.

誘電体膜１４がペロブスカイト構造化合物を含む場合、下部電極１２の材料および膜厚が誘電体膜１４の膜質（例えば温度特性、容量値の可変率および／または絶縁性）に影響する。誘電体膜１４の膜質向上のため、下部電極１２は、白金、イリジウム、ルテニウム、ルテニウム酸ストロンチウム、酸化ルテニウムおよび酸化イリジウムの少なくとも１つを含む。これらの抵抗率は低くない。そこで、導電層２６を設けることで、等価直列抵抗を低減できる。 When the dielectric film 14 contains a perovskite structure compound, the material and film thickness of the lower electrode 12 affect the film quality of the dielectric film 14 (for example, temperature characteristics, capacitance value variable rate and / or insulation). In order to improve the film quality of the dielectric film 14, the lower electrode 12 contains at least one of platinum, iridium, ruthenium, strontium ruthenate, ruthenium oxide, and iridium oxide. Their resistivity is not low. Therefore, by providing the conductive layer 26, the equivalent series resistance can be reduced.

上部電極１６は、分割されておらず、上部電極１６の外側に導電層２６が設けられていてもよい。上部電極１６および誘電体膜１４は、Ｙ方向（キャパシタＣ１からＣ２の上部電極１６の配列方向と交差する方向）において複数に分割されており、導電層２６は、複数に分割された上部電極１６および誘電体膜１４の間に設けられていることが好ましい。これにより、等価直列抵抗をより低減できる。１個のキャパシタにおける上部電極１６および誘電体膜１４の分割数は任意に設定できる。 The upper electrode 16 may not be divided, and the conductive layer 26 may be provided outside the upper electrode 16. The upper electrode 16 and the dielectric film 14 are divided into a plurality of parts in the Y direction (direction intersecting the arrangement direction of the upper electrodes 16 of the capacitors C1 to C2), and the conductive layer 26 is divided into a plurality of parts. And provided between the dielectric film 14. Thereby, the equivalent series resistance can be further reduced. The number of divisions of the upper electrode 16 and the dielectric film 14 in one capacitor can be arbitrarily set.

配線２０は、複数のキャパシタＣ１からＣ４のうち下部電極１２により接続されていない少なくとも２つのキャパシタＣ２とＣ３との上部電極を接続する。これにより、信号端子Ｔｓ１とＴｓ２との間にキャパシタＣ１からＣ４を直列に接続することができる。 The wiring 20 connects the upper electrodes of at least two capacitors C2 and C3 that are not connected by the lower electrode 12 among the plurality of capacitors C1 to C4. Thereby, the capacitors C1 to C4 can be connected in series between the signal terminals Ts1 and Ts2.

実施例１およびその変形例として、下部電極１２と上部電極１６との間に電圧を印加することで、容量値が変化する可変容量素子を例に説明したが、その他の可変容量素子でもよい。キャパシタＣ１からＣ４が４個の例を説明したが、キャパシタＣ１からＣ４の個数は任意に設定できる。 As Example 1 and its modification, the variable capacitance element whose capacitance value is changed by applying a voltage between the lower electrode 12 and the upper electrode 16 has been described as an example, but other variable capacitance elements may be used. Although the example in which the capacitors C1 to C4 are four has been described, the number of the capacitors C1 to C4 can be arbitrarily set.

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

１０支持基板
１２下部電極
１４誘電体膜
１６上部電極
１８層間絶縁膜
２０配線
２６導電層
DESCRIPTION OF SYMBOLS 10 Support substrate 12 Lower electrode 14 Dielectric film 16 Upper electrode 18 Interlayer insulating film 20 Wiring 26 Conductive layer

Claims

A plurality of capacitors connected in series between the first signal terminal and the second signal terminal;
A lower electrode provided on a substrate and connecting at least two of the plurality of capacitors;
A dielectric film provided on the lower electrode corresponding to the at least two capacitors;
On the dielectric film, at least two upper electrodes respectively provided corresponding to the at least two capacitors;
A conductive layer extending from one of the at least two upper electrodes to the other in the arrangement direction and provided on the side of the at least two upper electrodes so as to be in electrical contact with the lower electrode;
A variable capacitance element comprising:

The variable capacitance element according to claim 1, wherein a resistivity of a material of the conductive layer is lower than a resistivity of a material of the lower electrode.

The variable capacitance element according to claim 1, wherein the dielectric film includes a perovskite structure compound.

The variable capacitor according to claim 3, wherein the lower electrode includes at least one of platinum, iridium, ruthenium, strontium ruthenate, ruthenium oxide, and iridium oxide.

The upper electrode and the dielectric film are divided into a plurality in a direction intersecting the arrangement direction,
5. The variable capacitance element according to claim 1, wherein the conductive layer is provided between the upper electrode divided into the plurality and the dielectric film. 6.

The variable capacitance element according to claim 1, wherein a capacitance value is changed by applying a voltage to the plurality of capacitors.

An interlayer insulating film provided on the substrate so as to cover the plurality of capacitors;
A wiring that is provided on the interlayer insulating film and connects upper electrodes of at least two capacitors that are not connected by the lower electrode among the plurality of capacitors;
The variable capacitance element according to claim 1, further comprising: