JP2018170471A - 半導体装置および機器 - Google Patents

Abstract

【課題】小型化および／または高性能化を図った半導体装置を提供する。【解決手段】複数の半導体素子が設けられた半導体基板３００と、半導体基板３００に重なり、複数の光電変換素子ＰＤが設けられた第１半導体層１００と、半導体基板３００と第１半導体層１００の間に配された第２半導体層２００と、第１半導体層１００と第２半導体層２００との間に配された第１配線構造１１０と、第２半導体層２００と半導体基板３００との間に配された第２配線構造２１０と、第２配線構造２１０と半導体基板３００との間に配された第３配線構造３１０と、を備える半導体装置ＡＰＲにおいて、複数の貫通電極６１、６２，６５，６６および複数の貫通電極７１、７２、７３、７４、７５、７６の幅が互いに異なる。【選択図】図４

Description

本発明は、複数の半導体層を積層した半導体装置に関する。

半導体装置において、複数の半導体層を積層することで、半導体装置を小型化したり、大型化を抑制しつつ高性能化したりすることが可能となる。特許文献１には、半導体基板が３層に積層された固体撮像装置が開示されている。

特開２０１４−９９５８２号公報

特許文献１の技術では、基板間の接続について十分に検討されておらず、装置の小型化および／または高性能化に改善の余地がある。

本発明は、小型化および／または高性能化を図った半導体装置を提供することを目的とする。

上記課題を解決するための手段は、複数の半導体素子が設けられた半導体基板と、前記半導体基板に重なり、複数の光電変換素子が設けられた第１半導体層と、前記半導体基板と前記第１半導体層の間に配された第２半導体層と、前記第１半導体層と前記第２半導体層との間に配された第１配線構造と、前記第２半導体層と前記半導体基板との間に配された第２配線構造と、前記第２配線構造と前記半導体基板との間に配された第３配線構造と、を備える半導体装置に関する。

第１の視点では、前記第１半導体層は前記第１配線構造の側に第１主面を有し、前記第１配線構造は第１配線を含み、前記第２半導体層は前記第２配線構造の側に第２主面を有し、前記第２配線構造は第２配線を含み、前記第３配線構造は、前記第１配線へ電気的に接続された第３配線と、前記第２配線へ電気的に接続された第４配線と、を含み、前記第１半導体層を貫通し前記第１配線に達する貫通電極と、前記第２半導体層を貫通し前記第３配線に達する貫通電極と、をさらに備え、前記第１配線に達する前記貫通電極の前記第１主面における幅が、前記第３配線に達する前記貫通電極の前記第２主面における幅と異なることを特徴とする。

第２の視点では、前記第１半導体層は前記第１配線構造の側に第１主面を有し、前記第１配線構造は第１配線と第２配線と、を含み、前記第２半導体層は前記第２配線構造の側に第２主面を有し、前記第３配線構造は、前記第１配線へ電気的に接続された第３配線と、前記第２配線へ電気的に接続された第４配線と、を含み、前記第１半導体層を貫通し前記第１配線に達する貫通電極と、前記第１半導体層を貫通し前記第２配線に達する貫通電極と、を備え、前記第１配線に達する前記貫通電極の前記第１主面における幅が、前記第２配線に達する前記貫通電極の前記第１主面における幅と異なることを特徴とする。

第３の視点では、前記第１半導体層は前記第１配線構造の側に第１主面を有し、前記第１配線構造は第１配線を含み、前記第２半導体層は前記第２配線構造の側に第２主面を有し、前記第２配線構造は第２配線を含み、前記第３配線構造は、前記第１配線へ電気的に接続された第３配線と、前記第２配線へ電気的に接続された第４配線と、を含み、前記第２半導体層を貫通し前記第３配線に達する貫通電極と、前記第２半導体層を貫通し前記第４配線に達する貫通電極と、を備え、前記第３配線に達する前記貫通電極の前記第２主面における幅が、前記第４配線に達する前記貫通電極の前記第２主面における幅と異なることを特徴とする。

第４の視点では、前記第１半導体層は前記第１配線構造の側に第１主面を有し、前記第１配線構造は第１配線を含み、前記第２半導体層は前記第２配線構造の側に第２主面を有し、前記第２配線構造は第２配線を含み、前記第３配線構造は、前記第１配線へ電気的に接続された第３配線と、前記第２配線へ電気的に接続された第４配線と、を含み、前記第２半導体層を貫通し前記第３配線に達する貫通電極と、前記第２半導体層を貫通し前記第４配線に達する貫通電極と、を備え、前記第３配線に達する前記貫通電極の前記第２主面における幅が、前記第４配線に達する前記貫通電極の前記第２主面における幅と異なることを特徴とする。

本発明によれば、小型化および／または高性能化を図った半導体装置を提供することがきる。

半導体装置を説明する模式図。 半導体装置を説明する模式図。 半導体装置を説明する模式図。 第１実施形態に係る半導体装置を説明する模式図。 第２実施形態に係る半導体装置を説明する模式図。 第３実施形態に係る半導体装置を説明する模式図。 第３実施形態に係る半導体装置を説明する模式図。

以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については説明を適宜省略する。また、同様の名称で異なる符号を付した構成については、第１構成、第２構成、第３構成・・・などとして区別することが可能である。

＜共通の実施形態＞
図１は本発明の実施形態に係る半導体装置ＡＰＲのブロック図である。半導体装置ＡＰＲではチップ１０、チップ２０、チップ３０が重ねられている。チップ１０、２０、３０の各々は半導体集積回路が設けられている。チップ２０がチップ１０とチップ３０との間に位置する。チップ１０、チップ２０、チップ３０は実質的に合同な外縁の形状を有する。チップ１０、チップ２０、チップ３０が積層された方向を積層方向、積層方向に直交する方向を平面方向と称する。以下の説明で、２つの要素が重なることは、２つ要素の一方の射影が、２つの要素の他方に投影される関係にあることを意味し、特別断らない限りは、このときの射影は積層方向における射影であるものとする。

チップ１０は光電変換素子を含む画素回路ＰＸＣが２次元状に配列された画素回路部１１を有する。画素回路部１１が設けられ、光電変換素子が配列された領域を画素領域ＰＸと称する。チップ１０は画素領域ＰＸの周囲に周辺領域ＰＲを有する。光電変換素子が設けられた半導体装置ＡＰＲは、光電変換装置や撮像装置として用いることができる。周辺領域ＰＲには貫通電極が設けられている。また、周辺領域ＰＲには画素回路を駆動するための駆動回路部１２と、半導体装置ＡＰＲ外からの電力供給や信号の入出力を行うインターフェース部１３と、が設けられている。

チップ２０には、記憶回路部２１と、画素回路を駆動するための駆動回路部２２と、が設けられている。

チップ３０には、演算回路部３１と、画素回路部１１を駆動するための駆動回路部３２と、半導体装置ＡＰＲ外からの電力供給や信号の入出力を行うインターフェース部３３と、列回路部３４と、制御回路部３５と、が設けられている。演算回路部３１は、画像処理を行うための論理回路の構成をとることができる。列回路部３４には画素回路部１１の列に対応した複数の列回路が並べられている。複数の列回路の各々は相関２重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）処理や増幅処理、ＡＤ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ）変換処理などの信号処理を行うように構成されている。

なお、上述したチップ２０とチップ３０の機能の少なくとも一部を入れ替えてもよく、例えば、チップ３０に記憶回路部２１を設け、チップ２０に演算回路部３１を設けてもよい。

半導体装置ＡＰＲの動作を簡単に説明する。まず、画素回路部１１の光電変換素子に受光に応じて画素回路部１１からアナログ信号である画素信号が出力される。画素信号は列回路部３４に入力され、ＣＤＳ処理や増幅処理、ＡＤ変換処理などが行われてデジタルデータが生成される。デジタルデータは演算回路部３１に入力される。演算回路部３１に入力されたデジタルデータには信号処理が施されるが、この際、演算回路部３１から記憶回路部２１にデジタルデータが一時的に格納される。演算回路部３１から出力されたデジタル信号は、インターフェース部１３によって、ＬＶＤＳ等の差動伝送に適した信号に変換され、外部へ出力される。

図２（ａ）には、画素回路ＰＸＣの一例を示している、画素回路部ＰＸＣは、光電変換素子ＰＤ１と、光電変換素子ＰＤ２と、転送ゲートＴＸ１と、転送ゲートＴＸ２と、容量素子ＦＤとを含む。また、画素回路ＰＸＣは、増幅トランジスタＳＦと、リセットトランジスタＲＳと、選択トランジスタＳＬとを含むことができる。光電変換素子ＰＤ１、ＰＤ２はそれぞれフォトダイオードまたはフォトゲートである。転送ゲートＴＸ１、ＴＸ２はＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート、増幅トランジスタＳＦと、リセットトランジスタＲＳと、選択トランジスタＳＬはＭＩＳトランジスタである。増幅トランジスタＳＦは接合型電界効果トランジスタであってもよい。
本例では、２つの光電変換素子ＰＤ１、ＰＤ２が１つの増幅トランジスタＳＦを共有しているが、３つ以上の光電変換素子が１つの増幅トランジスタＳＦを共有してもよいし、光電変換素子ＰＤ１、ＰＤ２毎に増幅トランジスタＳＦを設けてもよい。

光電変換素子ＰＤ１、ＰＤ２で生成された信号電荷は、転送ゲートＴＸ１、ＴＸ２を介して容量素子ＦＤのフローティングノードＦＮに転送される。電流源ＣＳと共にソースフォロワ回路を構成する増幅トランジスタＳＦのゲートはフローティングノードＦＮに接続されており、電圧信号としての画素信号が信号出力線ＯＵＴに出力される。リセットトランジスタＲＳはフローティングノードＦＮの電荷、電位のリセットを行い、選択トランジスタＳＬは増幅トランジスタＳＦと信号出力線ＯＵＴとの接続の切り替えを行う。リセットトランジスタＲＳと増幅トランジスタＳＦは電源供給線ＶＤＤに接続されている。信号出力線ＯＵＴと電源供給線ＶＤＤは画素回路ＰＸＣの列毎に設けられている。各列に設けられた電源供給線ＶＤＤへ共通に電源を供給するための共通電源線（不図示）はチップ１０に設けることができるが、チップ２０またはチップ３０に設けることができる。このようにすることで、チップ１０での電源線の這いまわしを少なくすることで磁気ノイズ低減の効果を得ることができる。

図２（ｂ）には、半導体装置ＡＰＲを備える機器ＥＱＰの一例を示している。半導体装置ＡＰＲはチップ１０、チップ２０、チップ３０が積層されている半導体デバイスＩＣに加えて、これらを格納するパッケージＰＫＧを含むことができる。機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹおよび機械装置ＭＣＨＮの少なくともいずれかをさらに備え得る。機器ＥＱＰの詳細は後述する。

半導体装置ＡＰＲは、チップ１０と、チップ２０と、チップ３０との内の少なくとも２つを電気的に接続するための複数の貫通電極を備える。貫通電極は、チップ１０に含まれる半導体層および／またはチップ２０に含まれる半導体層を貫通する。これらの半導体層は典型的にはシリコン層（単結晶シリコン層）であることから、この貫通電極をＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と称することもできる。なお、貫通電極と半導体層の半導体素子とは、貫通電極が配された貫通孔の側壁に設けられた絶縁体（不図示）や、半導体層に設けられた分離溝（不図示）によって絶縁されている。

図１には複数の貫通電極を模式的に示している。画素回路部１１と列回路部３４とが、貫通電極４１および貫通電極５１を介して接続されている。駆動回路部１２と駆動回路部２２とが、貫通電極４２、４８を介して接続されている。貫通電極４２は駆動回路部１２、２２間で信号の伝送を行う機能を有している。貫通電極４８は、駆動回路部１２、２２間で電力の供給を行う機能を有している。駆動回路部２２と駆動回路部３２とが、貫通電極５２、５８を介して接続されている。貫通電極５２は駆動回路部２２、３２間で信号の伝送を行う機能を有している。貫通電極５８は、駆動回路部２２、３２間で電力の供給を行う機能を有している。

インターフェース部１３とインターフェース部３３とが貫通電極４３および貫通電極５３を介して接続されている。そして、記憶回路部２１と演算回路部３１とが貫通電極５４や貫通電極５５を介して接続されている。貫通電極５４は演算回路部３１から記憶回路部２１へデータを伝送し、貫通電極５５は記憶回路部２１から演算回路部３１へデータを伝送する。これらの貫通電極が上述した各部の電気的な接続を果たしている。

これらの貫通電極は機能や数、位置によって幅を異ならせることが半導体装置ＡＰＲの小型化および／または高性能化を図る上で有効である。貫通電極の幅を全て同じにすることで設計が簡単になるという点はあるが、各チップの機能や性能、技術ノードが制限されることになる。

例えば、列状に並ぶ同種の貫通電極の数が多い場合は、数が少ない場合よりも幅を小さくすることが貫通電極の数を最適化する上で好ましい。また、半導体チップの外縁により近い貫通電極は、半導体チップの内側により近い貫通電極よりも幅を大きくすることが、チップ間の接合強度の向上の観点で好ましい。また、貫通電極の数が多い方のチップの貫通電極の幅を小さくすることが、半導体装置ＡＰＲに生じる応力を低減する上で好ましい。典型的には、貫通電極７３、７４の分だけで、チップ２０がチップ１０よりも貫通電極が多くなる。そのため、応力低減の観点では、半導体層１００を貫通する貫通電極の幅よりも半導体層２００を貫通する貫通電極の幅を小さくすることが好ましい。長い貫通電極は、短い貫通電極よりも幅を大きくすることが抵抗低減の観点で好ましい。デジタル信号を伝送する貫通電極は高速伝送が要求されるため、低速伝送でもよいアナログ信号を伝送する貫通電極よりも幅を大きくして低抵抗化し、ＲＣ遅延を低減することが好ましい。

比較する２本の貫通電極について、一方の貫通電極の幅が他方の貫通電極の幅の１．１倍以上、あるいは、他方の貫通電極の幅が一方の貫通電極の幅の０．９倍以下であれば、２本の貫通電極の幅が効果的に異なると云える。貫通電極の幅の比較において、±１％以内の違いは誤差あるいは微差とみなすことができる。なお、貫通電極の断面形状が円形以外、例えば長方形や楕円形の場合、貫通電極の幅は最大幅と最小幅を有するが、この場合の貫通電極の幅とは、最小幅ではなく最大幅で定義するべきである。各チップの貫通電極を太い貫通電極と、細い貫通電極の２種類に分類することができる。この分類の仕方をとして、まず、各チップの半導体層を貫通する全貫通電極のうち、最も大きい幅を有する貫通電極の幅を最高幅Ｗｍａｘ、最も小さい幅を有する貫通電極の幅を最低幅Ｗｍｉｎとする。そして、最高幅Ｗｍａｘと最低幅Ｗｍｉｎの中間値（平均値）を、仮想的な基準値である基準幅Ｗｍｉｄ（Ｗｍｉｄ＝（Ｗｍａｘ＋Ｗｍｉｎ）／２とする。基準幅Ｗｍｉｄ以上の幅を有する貫通電極を太い貫通電極と定義、基準幅Ｗｍｉｄ未満の幅を有する貫通電極を細い貫通電極と定義することができる。このようにすれば、貫通電極の幅の種類を３種類以上にした場合でも、細い貫通電極と太い貫通電極の数を容易に比較できる。チップに生じる応力低減の観点では、太い貫通電極の数を細い貫通電極の数よりも小さくすることが好ましい。

図３（ａ）にはチップ１０における貫通電極４１、４２、４３、４６、４７、４８の平面的な配置を示している。図３（ａ）では、貫通電極４１、４２のそれぞれを１本ずつ丸で示し、貫通電極４３、４６、４７、４８のそれぞれを１本ずつ正方形で示している。貫通電極４１、４２の幅は貫通電極４３、４６、４７、４８の幅よりも小さい。

図３（ｂ）にはチップ２０における貫通電極５１、５２、５３、５４、５５、５６、５７の平面的な配置を示している。図３（ａ）では、貫通電極５１、５２、５３、５４、５５のそれぞれを１本ずつ丸で示し、貫通電極５６、５７、５８のそれぞれを１本ずつ正方形で示している。貫通電極５１、５２、５３、５４、５５の幅は貫通電極５６、５７、５８の幅よりも小さい。

貫通電極４６、５６は、チップ３０から画素回路部１１に電力を供給したり、チップ３０から記憶回路部２１に電力を供給したりする機能を有する。図３（ａ）において、角丸四辺形で示しているのはパッド開口である。貫通電極４３、５３、４７、５７はパッド開口の底に配されたパッドとチップ３０とを接続する機能を有する。

貫通電極４３については、隣接するパッド開口よりもチップ１０の外縁側に配置されている。貫通電極４７に隣接するパッド開口は、貫通電極４７と外縁に沿って交互に配置されている。貫通電極４７に隣接するパッド開口は貫通電極４６よりもチップ１０の外縁側に配置されている。

貫通電極４１は画素回路ＰＸＣの列分だけ必要であり、画素回路ＰＸＣの列数を１０００〜１００００列程度にすることを考慮すると、貫通電極４１の幅を極力小さくして、貫通電極４１の数を多くすることが好ましい。同様に、貫通電極４２は画素回路ＰＸＣの行分だけ必要であり、画素回路ＰＸＣの行数を１０００〜１００００行程度にすることを考慮すると、貫通電極４２の幅を極力小さくして、貫通電極４２の数を多くすることが好ましい。図３（ａ）では模式的に８２個の貫通電極４１、４２を示しているが、現実的には貫通電極４１、４２は合計して１０００〜１０００００個程度の数が必要である。貫通電極５１、５２についても同様である。一方、貫通電極４３、４６、４７、４８は、貫通電極４１、４２ほどの数は必要ではないため、幅を大きくすることで、貫通電極４１、４２より低抵抗とし、また、貫通電極４１、４２より接続の信頼性を高くすることが好ましい。図３（ａ）では模式的に５８個の貫通電極４３、４６、４７を示しているが、現実的には貫通電極貫通電極４３、４６、４７は合計して１００〜１０００個程度でよい。相対的に幅が大きい方の貫通電極４３、４６、４７、４８とチップ１０の外縁との距離は、相対的に幅が小さい方の貫通電極４１、４２とチップ１０の外縁との距離よりも小さい。相対的に幅が大きい方の貫通電極をチップ１０の外側に配置することで、相対的に幅が大きい貫通電極を極力多く配置することができる。また、相対的に幅が大きい方の貫通電極をチップ１０の外側に配置することで、チップ１０に生じる応力を緩和できる。チップ２０についても同様である。貫通電極５４、５５については、画素領域ＰＸの直下に位置することになるうえ、チップ２０の中央部に配置されることになる。そのため、画素領域ＰＸの画素回路部１１への影響やチップ２０に生じる応力を低減するために、相対的に幅が小さい貫通電極としている。

また、図３（ａ）、（ｂ）に示したように、貫通電極４１、４２に比較して幅が大きい貫通電極４３、４６、４７、４８は外縁が四辺形であるチップ１０の４辺すべてに配されている。このことを詳細に説明する。図３（ａ）において、上下に分けて２列分設けられた貫通電極４１の、上側の列と下側の列の間に画素領域ＰＸ（不図示）が設けられる。図１に示すように、画素領域ＰＸの外縁もまた四辺形である。チップ１０および画素領域ＰＸの外縁の４辺をそれぞれ上辺、下辺、左辺、右辺と称する。複数の貫通電極４３の列が画素領域ＰＸの左辺とチップ１０の左辺との間に配されており、複数の貫通電極４８の列が画素領域ＰＸの上へとチップ１０の右辺との間に配されている。また、複数の貫通電極４６、４７の列が画素領域ＰＸの上辺とチップ１０の上辺との間に配されており、複数の貫通電極４６、４７の列が画素領域ＰＸの下辺とチップ１０の下辺との間に配されている。このように、幅が大きい貫通電極４３、４６、４７、４８をチップ１０の４辺に配置することで、チップ１０および半導体装置ＡＰＲ全体に生じる応力を均等化し、半導体装置ＡＰＲの信頼性を高めることができる。なお、本例では、貫通電極４３、４６、４７、４８に比べて幅が小さい貫通電極４１、４２については、応力の影響が比較的小さいため、上辺と下辺と上辺にのみ配置して左辺には設けていないが、４辺に配置してもよい。チップ２０における貫通電極５３、５６、５７、５８についても、チップ２０の４辺に配されている。

以下、貫通電極に注目して、半導体装置ＡＰの具体的な構造を説明する。

＜第１実施形態＞
図４は第１実施形態に係る半導体装置ＡＰＲの断面図である。チップ３０は複数の半導体素子が設けられた半導体基板３００を含む。チップ２０は半導体基板３００に重なり、複数の半導体素子が設けられた半導体層２００を含む。チップ１０は半導体基板３００に重なり、複数の光電変換素子ＰＤが設けられた半導体層１００を含む。チップ１０とチップ２０とが接合面４０を介して接合されており、チップ２０とチップ３０とが接合面５０を介して接合されている。接合面４０、５０での接合は、チップ１０、２０、３０に含まれる絶縁体同士および／または導電体同士の直接接合でもよいし、接合材を用いた接合（接着）であってもよい。なお、以下の説明において、同じ導電体層に配され、かつ、異なる符号を付した配線については、それぞれ電気的に分離（絶縁）された独立した電気経路を構成するものとする。

チップ１０の半導体層１００は光電変換素子ＰＤの他に、転送ゲートＴＸと、容量素子ＦＤ、素子分離部ＩＳＰを有する。素子分離部ＩＳＰはＬＯＣＯＳやＳＴＩなどの絶縁体分離構造、あるいは、ＰＮ接合分離構造を有することができる。半導体層１００は、画素回路を構成するための他のトランジスタ（不図示）を含む。

チップ２０の半導体層２００に設けられた記憶回路部２１は、複数のＤＲＡＭセル２０３（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が配列されたＤＲＡＭセルアレイを含む。ＤＲＡＭセル２０３におけるキャパシタは半導体層２００に設けられたトレンチキャパシタでもよいし、半導体層２００上に設けられたスタックキャパシタでもよい。ＤＲＡＭセル２０３は半導体素子であるトランジスタを含む。また、記憶回路部２１は、ＤＲＡＭセルアレイの周囲に配された、半導体素子としてのトランジスタ２０４を有する周辺回路を含む。

チップ３０の半導体基板３００は、半導体素子としてのトランジスタ３０３、３０４、３０５、３０６、３０７、３０８を有する。一例としては、トランジスタ３０３はインターフェース部３３に含まれ、トランジスタ３０４は列回路部３４に含まれる。また、トランジスタ３０５、３０６は演算回路部３１に含まれる。トランジスタ３０７は駆動回路部３２に含まれ、トランジスタ３０８は制御回路部３５に含まれる。

チップ１０は半導体層１００と半導体層２００との間に配された配線構造１１０を含む。チップ３０に設けられた集積回路は半導体層１００と配線構造１１０とによって構成される。配線構造１１０は画素回路部１１における信号入力線（不図示）や信号出力線ＯＵＴと電源供給線ＶＤＤなど含む。配線構造１１０は、複数の層間絶縁層を含む絶縁体膜１３０と、銅（Ｃｕ）が主たる材料である導電体層１３１と、銅（Ｃｕ）が主たる材料である導電体層１３２と、アルミニウム（Ａｌ）が主たる材料である導電体層１３３とを含む。導電体層１３３の主たる材料が銅（Ｃｕ）であってもよい。複数の導電体層１３１、１３２が導電体層１３３と半導体層１００との間に位置する。配線構造１１０は複数の配線１１１、１１２、１１５、１１６を含む。本例では、複数の配線１１１、１１２、１１５、１１６は導電体層１３３に含まれたアルミニウム配線パターンである。配線１１１と配線１１６の上には半導体層１００を貫通して配線１１１と配線１１６をそれぞれ露出するパッド開口８１、８２が設けられている。配線１１１と配線１１６のそれぞれは、パッド開口８１、８２を介してボンディングワイヤ８３、８４が接続されたパッド（ボンディングパッド）である。パッドとしての配線１１１と配線１１６は、図１で説明したインターフェース部１３を構成する。なお、パッド開口８１、８２は、図３（ａ）に示すようにチップ１０の外縁よりも内側に配されて半導体層１００で囲まれていてもよいし、図４に示すようにチップ１０の外縁を含むように配置されていてもよい。

配線１１１と配線１１６のそれぞれは、ボンディングワイヤ８３、８４の代わりにバンプが接続されたパッドであってもよい。ボンディングワイヤとバンプを外部との接続部材と総称することができる。

チップ１０は半導体層１００に対して配線構造１１０とは反対側に配された光学構造１２０を含む。光学構造１２０は遮光部材ＬＳ、誘電体膜ＤＦ、カラーフィルタＣＦ、マイクロレンズＭＬを含む。図２（a）で示した２つの光電変換素子ＰＤ１、ＰＤ２に複数のマイクロレンズＭＬの１つを対応させることで、像面位相差方式による焦点検出を行うこともできる。半導体層１００は配線構造１１０側の主面としての表面１０１と、表面１０１の反対側（光学構造１２０側）の主面としての裏面１０２とを有する。本実施形態の半導体装置ＡＰＲは、裏面１０２が受光面となる裏面照射型の撮像装置である。裏面１０２上には複数の配線１２１、１２２、１２５、１２６が設けられている。遮光部材ＬＳの主たる材料はタングステン（Ｗ）などの金属である。

チップ２０は、半導体層２００と半導体基板３００との間に配された配線構造２１０を含む。チップ２０に設けられた集積回路は半導体層２００と配線構造２１０とによって構成される。配線構造２１０は記憶回路部２１のＤＲＡＭセルアレイにおけるワード線とビット線を含む。配線構造２１０は、複数の層間絶縁層を含む絶縁体膜２３０と、アルミニウム（Ａｌ）が主たる材料である導電体層２３１と、アルミニウム（Ａｌ）が主たる材料である導電体層２３２と、アルミニウム（Ａｌ）が主たる材料である導電体層２３３とを含む。導電体層２３１、２３２、２３３の主たる材料が銅（Ｃｕ）であってもよい。複数の導電体層２３１、２３２が導電体層２３３と半導体層２００との間に位置する。配線構造２１０は複数の配線２１１、２１２、２１３、２１４、２１５、２１６を含む。例えば、配線２１３、２１４はトランジスタ２０４に接続されており、配線２１５は駆動回路部２２に含まれるトランジスタに接続されている。本例では、複数の配線２１１、２１２、２１３、２１４、２１５、２１６は導電体層２３３に含まれたアルミニウム配線パターンである。

チップ２０は半導体層２００と配線構造１１０との間に配された配線構造２２０を含む。配線構造２２０は複数の配線２２１、２２２、２２３、２２４、２２５、２２６を含む。半導体層２００は配線構造２１０側の主面としての表面２０１と、表面２０１の反対側（配線構造２２０側）の主面としての裏面２０２とを有する。配線構造２２０は遮蔽部材２２７を含む。遮蔽部材２２７は半導体層１００を透過した光が半導体層２００へ入射することを抑制するための遮光部材として機能する。

チップ３０は、配線構造２１０と半導体基板３００との間に配された配線構造３１０を含む。チップ３０に設けられた集積回路は半導体基板３００と配線構造３１０とによって構成される。配線構造３１０は、複数の層間絶縁層を含む絶縁体膜３３０と、銅（Ｃｕ）が主たる材料である導電体層３３１と、銅（Ｃｕ）が主たる材料である導電体層３３２と、アルミニウム（Ａｌ）が主たる材料である導電体層３３３とを含む。導電体層３３３の主たる材料が銅（Ｃｕ）であってもよい。複数の導電体層３３１、３３２が導電体層３３３と半導体基板３００との間に位置する。配線構造３１０は複数の配線３１１、３１２、３１３、３１４、３１５、３１６を含む。例えば、配線３１１はトランジスタ３０３に接続され、配線３１２はトランジスタ３０４に接続され、配線３１３はトランジスタ３０５に接続されている。また、例えば、配線３１４はトランジスタ３０６に接続され、配線３１５はトランジスタ３０７に接続され、配線３１６はトランジスタ３０８に接続されている。本例では、複数の配線３１１、３１２、３１３、３１４、３１５、３１６は導電体層３３３に含まれたアルミニウム配線パターンである。半導体基板３００は配線構造３１０側の主面としての表面３０１と、表面３０１の反対側の主面としての裏面３０２とを有する。

配線３１１は配線２１１、２２１、２１１、１２１、１１１へ電気的に接続されている。配線３１２は配線２１２、２２２、１２２、１１２へ電気的に接続されている。配線３１３は配線２１３、２２３へ電気的に接続されている。配線３１４は配線２１４、２２４へ電気的に接続されている。配線３１５は配線２１５、２２５、１１５、１２５へ電気的に接続されている。配線３１６は配線２１６、２２６、１１６、１２６へ電気的に接続されている。

ここでは、配線構造１１０、２１０、３１０に含まれる配線が接続される半導体素子がトランジスタである場合を例示した。しかし、配線構造１１０、２１０、３１０に含まれる配線が接続される半導体素子はトランジスタに限らずダイオードでもよいし、容量素子や抵抗素子であってもよい。

半導体装置ＡＰＲは、貫通電極６１、６２、６５、６６を備える。貫通電極６１、６２、６５、６６のそれぞれが半導体層１００を貫通する。本例では、貫通電極６１は貫通電極６１１と貫通電極６１２の対からなり、貫通電極６２は貫通電極６２１と貫通電極６２２の対からなる。貫通電極６５は貫通電極６５１と貫通電極６５２の対からなり、貫通電極６６は貫通電極６６１と貫通電極６６２の対からなる。それぞれの貫通電極の対は配線１２１、１２２、１２５、１２６によって電気的に相互接続されている。貫通電極６１（貫通電極６１１）は配線１１１に達し、貫通電極６２（貫通電極６２１）は配線１１２に達し、貫通電極６５（貫通電極６５１）は配線１１５に達し、貫通電極６６（貫通電極６６１）は配線１１６に達する。また、貫通電極６１（貫通電極６１２）は配線２２１に達し、貫通電極６２（貫通電極６２２）は配線２２２に達し、貫通電極６５（貫通電極６５２）は配線２２５に達し、貫通電極６６（貫通電極６６２）は配線２２６に達する。

本例では、貫通電極６１、６２、６５、６６が貫通電極７１、７２、７５、７６に重ならないが、貫通電極６１、６２、６５、６６が貫通電極７１、７２、７５、７６に重なることで、半導体装置ＡＰＲの限られたスペースを有効活用できる。そのため、可能な限り貫通電極を太くしたり、貫通電極の数を増やしたりできる。本例では、貫通電極６１、６２、６５、６６が配線２２１、２２２、２２５、２２６に達するが、配線２２１、２２２、２２５、２２６を省略して、貫通電極６１、６２、６５、６６が貫通電極７１、７２、７５、７６に達するようにしてもよい。その場合には、貫通電極６１、６２、６５、６６が貫通電極７１、７２、７５、７６に重なることになる。具体的には、配線１１１、１１２、１１５、１１６を配線２１１、１１２、２１３、２１４に接続するためには、貫通電極６１２、６２２、６５２、６６２は貫通電極７１２、７２２、７５２、７６２に達することになる。また、配線１１１、１１２、１１５、１１６を配線３１１、３１２、３１３、３１４に接続するためには、貫通電極６１２、６２２、６５２、６６２は貫通電極７１３、７２３、７５３、７６３に重なることになる。

本例では、貫通電極６１、６２、６５、６６が銅（Ｃｕ）を主たる材料として構成され、配線１２１、１２２、１２５、１２６がタングステン（Ｗ）を主たる材料として構成されている。しかし、貫通電極６１、６２、６５、６６と配線１２１、１２２、１２５、１２６とを同じ材料で一体的に構成することもできる。同じ材料で一体的に構成された貫通電極の主たる材料も銅（Ｃｕ）またはタングステン（Ｗ）でありうるが、貫通電極を低抵抗にする上では、貫通電極の主たる材料は銅（Ｃｕ）であることが好ましい。また、本例では、配線１２１、１２２、１２５、１２６は、遮光部材ＬＳと同層（タンスグテン層）で構成されているが、配線１２１、１２２、１２５、１２６と遮光部材ＬＳを、互いに材料が異なる別層にすることもできる。例えば、遮光部材ＬＳをタングステン層として、配線１２１、１２２、１２５、１２６を銅層とすることができる。

半導体装置ＡＰＲは、貫通電極７１、７２、７３、７４、７５、７６を備える。貫通電極７１、７２、７３、７４、７５、７６のそれぞれが半導体層２００を貫通する。本例では、貫通電極７１は貫通電極７１２と貫通電極７１３の対からなり、貫通電極７２は貫通電極７２２と貫通電極７２３の対からなる。貫通電極７３は貫通電極７３２と貫通電極７３３の対からなり、貫通電極７４は貫通電極７４２と貫通電極７４３の対からなる。貫通電極７５は貫通電極７５２と貫通電極７５３の対からなり、貫通電極７６は貫通電極７６２と貫通電極７６３の対からなる。それぞれの貫通電極の対は配線２２１、２２２、２２３、２２４、２２５、２２６によって電気的に相互接続されている。

貫通電極７１（貫通電極７１２）は配線２１１に達し、貫通電極７２（貫通電極７２２）は配線２１２に達する。貫通電極７３（貫通電極７３２）は配線２１３に達し、貫通電極７４（貫通電極７４２）は配線２１４に達する。貫通電極７５（貫通電極７５２）は配線２１５に達し、貫通電極７６（貫通電極７６２）は配線２１６に達する。貫通電極７１（貫通電極７１３）は配線３１１に達し、貫通電極７３（貫通電極７２３）は配線３１２に達する。貫通電極７３（貫通電極７３３）は配線３１３に達し、貫通電極７４（貫通電極７４３）は配線３１４に達する。貫通電極７５（貫通電極７５３）は配線３１５に達し、貫通電極７６（貫通電極７６３）は配線３１６に達する。貫通電極７３、７４は画素領域ＰＸと半導体基板３００との間に位置する。

本例では、貫通電極７１、７２、７３、７４、７５、７６が銅（Ｃｕ）を主たる材料として構成され、配線２２１、２２２、２２３、２２４、２２５、２２６がタングステン（Ｗ）を主たる材料として構成されている。しかし、貫通電極７１、７２、７３、７４、７５、７６と配線２２１、２２２、２２３、２２４、２２５、２２６とを同じ材料で一体的に構成することもできる。同じ材料で一体的に構成された貫通電極の主たる材料も銅（Ｃｕ）またはタングステン（Ｗ）でありうるが、貫通電極を低抵抗にする上では、貫通電極の主たる材料は銅（Ｃｕ）であることが好ましい。

配線構造２２０に含まれる遮蔽部材２２７はチップ２０、３０で発生した電磁波が配線構造１１０や半導体層１００へ入射して、画素信号にノイズを生じることを抑制するための電磁波シールド部材として機能させることができる。電磁波シールド部材としての機能を適切化する上で、遮蔽部材２２７には電源電位や接地電位などの固定電位が供給されることが好ましい。遮蔽部材２２７へ付与される固定電位は、配線構造２１０あるいは配線構造３１０に含まれる配線から、半導体層２００を貫通する貫通電極（不図示）を介して遮蔽部材２２７へ供給することができる。本例では、配線２２１、２２２、２２３、２２４、２２５、２２６は、遮蔽部材２２７と同層（タンスグテン層）で構成されているが、配線２２１、２２２、２２３、２２４、２２５、２２６と遮蔽部材２２７を、互いに材料が異なる別層にすることもできる。例えば、遮蔽部材２２７をタングステン層として、配線２２１、２２２、２２３、２２４、２２５、２２６を銅層とすることができる。

また、本実施形態では、配線構造２１０の配線と配線構造３１０の配線との接続に貫通電極を用いているが、配線構造２１０の配線と配線構造３１０の配線とを、配線同士の直接接合によって実現することもできる。

貫通電極６１、６６は上述（図１、図３参照）の貫通電極４３、４７に適用できる。貫通電極６２、６５は上述（図１、図３参照）の貫通電極４１、４２、４６、４８に適用できる。また、貫通電極７１、７６は上述（図１、図３参照）の貫通電極５３、５７に適用できる。貫通電極７２、７５は上述（図１、図３参照）の貫通電極５１、５２、５６、５８に適用できる。貫通電極７３、７４は上述（図１、図３参照）の貫通電極５４、５５に適用できる。

半導体層２００の厚さＴ２は、半導体層１００の厚さＴ１よりも大きくすること（Ｔ２＞Ｔ１）ができる。半導体層２００の厚さＴ２は半導体基板３００の厚さよりも小さくすること（Ｔ３＞Ｔ２）ができる。Ｔ２＞Ｔ１であると、半導体層１００を貫通する貫通電極の長さよりも半導体層２００を貫通する貫通電極の長さが大きくなりやすい。貫通電極の抵抗低減の観点では、半導体層１００を貫通する短い貫通電極の幅よりも半導体層２００を貫通する長い貫通電極の幅を大きくすることが好ましい。Ｔ２＜Ｔ１の場合には、逆に、半導体層２００を貫通する貫通電極の幅よりも半導体層１００を貫通する貫通電極の幅を大きくすることが好ましい。厚さＴ１、Ｔ２は両方とも１〜１００μｍ、好ましくは１〜１０μｍにすることができる。半導体層１００と半導体層２００との距離Ｄ１、半導体層２００と半導体基板３００との距離Ｄ２はそれぞれ、厚さＴ１、Ｔ２よりも大きくすること（Ｔ１＜Ｄ１、Ｔ２＜Ｄ２）ができる。距離Ｄ２は距離Ｄ１よりも大きくすること（Ｄ１＜Ｄ２）ができる。例えば、Ｔ１＜Ｔ２＜Ｄ１＜Ｄ２とすることができる。半導体基板３００の厚さＴ３は、半導体基板３００から半導体層１００の裏面１０２までの総距離（Ｄ２＋Ｔ２＋Ｄ１＋Ｔ１）の２倍よりも大きくすること（２×（Ｄ２＋Ｔ２＋Ｄ１＋Ｔ１）＜Ｔ３）ができる。半導体基板３００の厚さＴ３は、半導体基板３００から半導体層１００の裏面１０２での総距離（Ｄ２＋Ｔ２＋Ｄ１＋Ｔ１）の２０倍よりも小さくすること（Ｔ３＜２０×（Ｄ２＋Ｔ２＋Ｄ１＋Ｔ１））もできる。厚さＴ３が上記総距離の２倍よりも大きければ２つの半導体層１００、２００および配線構造１１０、２１０、３１０に応力があっても、これらの反りを抑制してこれらを良好に支持することができる。厚さＴ３が上記総距離よりも大きいことが好ましいが、厚さＴ３が上記総距離の２倍よりも小さければ、半導体装置ＡＰＲの平面方向での寸法によっては半導体装置ＡＰＲに反りが生じる可能性がある。半導体装置ＡＰＲの平面方向での各辺の寸法が１０ｍｍ以下であれば、厚さＴ３が上記総距離の２倍より小さくても反りの影響は小さくできる。厚さＴ３を上記総距離の２０倍よりも小さくすることで、半導体装置ＡＰＲを効果的に薄型化でき、半導体装置ＡＰＲを小型化できる。

以下、貫通電極の幅について説明する。第１の視点では、半導体層１００を貫通する貫通電極の幅と、半導体層２００を貫通する貫通電極の幅とが異なる。貫通電極の幅は、それぞれが貫通する半導体層の表面において比較するのがよい。第１の視点において幅を比較する貫通電極は、相互に電気的に接続が成される貫通電極同士とすることができる。また、幅を比較する貫通電極は、配線構造１１０に含まれる配線に達する貫通電極と、配線構造３１０に達する貫通電極同士とすることができる。

相対的に長い貫通電極の幅を、相対的に短い貫通電極の幅よりも大きくすることで、貫通電極の抵抗の増大を抑制できる。また、相対的に狭いピッチに配置する貫通電極の幅を、相対的に広いピッチで配置する貫通電極の幅よりも小さくすることで、貫通電極の数を増加させたり、貫通電極間の短絡を抑制したりできる。

具体的には、貫通電極６１（とりわけ貫通電極６１１）の表面１０１における幅が、貫通電極７１（とりわけ貫通電極７１３）の表面２０１における幅よりも小さい。同様に、貫通電極６２（とりわけ貫通電極６２１）の表面１０１における幅が、貫通電極７２（とりわけ貫通電極７２３）の表面２０１における幅よりも小さい。Ｔ１＜Ｔ２および／またはＤ１＜Ｄ２の関係を満たす場合、貫通電極７１、７２は、貫通電極６１、６２よりも長くなりうる。そのため、貫通電極７１、７２の抵抗を低くするために、貫通電極７１、７２の幅を小さくするのが良い。このような幅が小さい貫通電極６２と幅が大きい貫通電極７２の組合せを、配列ピッチが小さい貫通電極４１、４２と貫通電極４１、５２の組合せに適用することが好ましい。

また、貫通電極６５（とりわけ貫通電極６５１）の表面１０１における幅が、貫通電極７５（とりわけ貫通電極７５３）の表面２０１における幅よりも大きい。同様に、貫通電極６６（とりわけ貫通電極６６１）の表面１０１における幅が、貫通電極７６（とりわけ貫通電極７６３）の表面２０１における幅よりも大きい。

チップ間の剥離は、接合面５０よりも接合面４０で生じ易いと考えられる。そのため、半導体層１００を貫通する貫通電極６５、６６の幅を、半導体層２００を貫通する貫通電極７５、７６の幅よりも大きくすることで、接合面４０での接合強度を高めることができる。このような幅が大きい貫通電極６５、６６はチップ１０の外縁に近い位置に配置される貫通電極４３、４７、４８に適用することが好ましい。

第２の視点でも、半導体層１００を貫通する貫通電極の幅と、半導体層２００を貫通する貫通電極の幅とが異なる。貫通電極の幅は、それぞれが貫通する半導体層の表面において比較するのがよい。第２の視点において幅を比較する貫通電極は、相互に電気的に接続が成されない貫通電極同士とすることができる。また、幅を比較する貫通電極は、配線構造１１０に含まれる配線に達する貫通電極と、配線構造３１０に達する貫通電極同士とすることができる。

具体的には、貫通電極６１（とりわけ貫通電極６１１）の表面１０１における幅が、貫通電極７３（とりわけ貫通電極７３３）の表面２０１における幅よりも小さい。同様に、貫通電極６２（とりわけ貫通電極６２１）の表面１０１における幅が、貫通電極７３（とりわけ貫通電極７３３）の表面２０１における幅よりも小さい。

また、貫通電極６５（とりわけ貫通電極６５１）の表面１０１における幅が、貫通電極７４（とりわけ貫通電極７４３）の表面２０１における幅よりも大きい。同様に、貫通電極６６（とりわけ貫通電極６６１）の表面１０１における幅が、貫通電極７４（とりわけ貫通電極７４３）の表面２０１における幅よりも大きい。幅が小さい貫通電極７４はチップ２０の中央部に配置される貫通電極５４、５５に適用することがチップ２０内の応力の増大を抑制できるために好ましい。幅が大きい貫通電極７３はチップ２０の周辺部に配置される貫通電極に適用することが好ましい。

第３の視点では、半導体層２００を貫通する貫通電極の幅が場所や機能により異なる。貫通電極の幅は、半導体層２００の表面２０１において比較するのがよい。

具体的には、貫通電極７１（とりわけ貫通電極７１３）の表面２０１における幅が、貫通電極７４（とりわけ貫通電極７４３）の表面２０１における幅よりも大きい。同様に、貫通電極７２（とりわけ貫通電極７２３）の表面２０１における幅が、貫通電極７４（とりわけ貫通電極７４３）の表面２０１における幅よりも大きい。貫通電極７１（とりわけ貫通電極７１３）あるいは貫通電極７２（とりわけ貫通電極７２３）と、貫通電極７５（とりわけ貫通電極７５３）との関係についても同様である。

また、貫通電極７５（とりわけ貫通電極７５３）の表面２０１における幅が、貫通電極７３（とりわけ貫通電極７３３）の表面２０１における幅よりも小さい。同様に、貫通電極７６（とりわけ貫通電極７６３）の表面２０１における幅が、貫通電極７３（とりわけ貫通電極７３３）の表面２０１における幅よりも大きい。貫通電極７５（とりわけ貫通電極７５３）あるいは貫通電極７６（とりわけ貫通電極７６３）と、貫通電極７２（とりわけ貫通電極７２３）との関係についても同様である。

第４の視点では、半導体層１００を貫通する貫通電極の幅が場所や機能により異なる。貫通電極の幅は、半導体層１００の表面１０１において比較するのがよい。

具体的には、貫通電極６２（とりわけ貫通電極６２１）の表面１０１における幅が、貫通電極６６（とりわけ貫通電極６６１）の表面１０１における幅よりも小さい。同様に、貫通電極６２（とりわけ貫通電極６２１）の表面１０１における幅が、貫通電極６５（とりわけ貫通電極６５１）の表面１０１における幅よりも小さい。

また、貫通電極６５（とりわけ貫通電極６５１）の表面１０１における幅が、貫通電極６１（とりわけ貫通電極６１１）の表面１０１における幅よりも大きい。同様に、貫通電極６６（とりわけ貫通電極６６１）の表面１０１における幅が、貫通電極６１（とりわけ貫通電極６１１）の表面１０１における幅よりも大きい。

第３、第４の視点について、幅が大きい貫通電極と幅が小さい貫通電極の使い分けは図３を用いて説明した通りである。

＜第２実施形態＞
図５は第２実施形態に係る半導体装置ＡＰＲの断面図である。第１実施形態と同様であってよい点については説明を省略する。

第１実施形態では２本の貫通電極の対によって構成されていた貫通電極６１、６２、６５、６６が、本実施形態ではそれぞれ１本の貫通電極によって構成されている点で第１実施形態と異なる。このように１本の貫通電極によって、配線構造１１０の配線と配線構造２２０の配線とを共通に接続することにより、貫通電極の本数を減らし（およそ半減）し、限られたスペースでのチップ間の接続の数を増やすことができる。また、貫通電極の太さを可能な限り大きくしたり、貫通電極の占有面積を小さくしたりすることもできる。同様に、第１実施形態では２本の貫通電極の対によって構成されていた貫通電極７１、７２、７３、７４、７５、７６が、それぞれ１本の貫通電極によって構成されている。

本例では、貫通電極６１、６２、６５、６６が配線２２１、２２２、２２５、２２６に達する。しかし、第２実施形態は、配線２２１、２２２、２２５、２２６を省略して、貫通電極６１、６２、６５、６６が貫通電極７１、７２、７５、７６に重なるようにする上で好適である。このようにすれば、貫通電極が占める平面的な場所を節約でき、可能な限り、貫通電極の幅を大きくしたり、数を増やしたりすることができる。特に、貫通電極６１、６２、６５、６６が貫通電極７１、７２、７５、７６に達するようにしてもよい。

＜第３実施形態＞
図６は第３実施形態に係る半導体装置ＡＰＲの断面図である。第１実施形態、第２実施形態と同様であってよい点については説明を省略する。

第１実施形態ではパッドとなる配線１１１、１１６が配線構造１１０に含まれているのに対し、第２実施形態では、配線構造３１０に含まれる配線３１１、３１６がパッド（ボンディングパッド）となる。パッドとしての配線３１１と配線３１６は、図１で説明したインターフェース部３３を構成する。ボンディングワイヤ８３、８４は配線３１１、３１６の上のパッド開口８１、８２を介して配線３１１、３１６に接続されている。本実施形態のパッド開口８１、８２は、半導体層１００だけでなく半導体層２００も貫通している。このように、パッドとなる配線３１１、３１６を演算回路部３１やインターフェース部３３が設けられた半導体基板３００に近い配線構造３１０に設けている。これにより、インターフェース部３３からパッドまでの電気経路を短縮し、信号の入出力の高速化が可能になる。

なお、第３実施形態の変形例として、第１実施形態で説明した、配線構造２１０に含まれる配線２１１、２１６をパッドとして用いてもよい。その場合、パッドとなる配線２１１、２１６は貫通電極７１、７６を介して、配線構造３１０に含まれる配線３１１、３１６に接続されることになる。この場合も第２実施形態と同様に、パッドとなる配線２１１、２１６の上のパッド開口８１、８２は半導体層１００だけでなく半導体層２００も貫通することになる。このようにすれば、パッド開口８１、８２の深さが図５の実施形態に比べて浅くできるため、パッドとなる配線２１１、２１６へのボンディングワイヤ８３、８２の接続も容易になる。

＜第４実施形態＞
図７は第４実施形態に係る半導体装置ＡＰＲの断面図である。第１実施形態、第２実施形態、第３実施形態と同様であってよい点については説明を省略する。

第３実施形態では２本の貫通電極の対によって構成されていた貫通電極６２、６５が、本実施形態ではそれぞれ１本の貫通電極によって構成されている点で第３実施形態と異なる。同様に、第３実施形態では２本の貫通電極の対によって構成されていた貫通電極７２、７３、７４、７５が、それぞれ１本の貫通電極によって構成されている。このようにすることで、第２実施形態と同様の効果を得ることができる。

＜半導体装置の製造方法＞
半導体装置ＡＰＲの製造方法を説明する。ここで説明する製造方法は第１〜４実施形態に共通である。

まず、それぞれ、チップ１０、チップ２０、チップ３０となるウエハをそれぞれ用意する。チップ１０となるウエハを上ウエハ、チップ２０となるウエハを中ウエハ、チップ３０となるウエハを下ウエハと称する。各ウエハは半導体層１００、２００、半導体基板３００となる半導体基板を含む。上ウエハの半導体層１００となる半導体基板を上半導体基板、中ウエハの半導体層２００となる半導体基板を中半導体基板、下ウエハの半導体基板３００となる半導体基板を下半導体基板と称する。上半導体基板、中半導体基板、下半導体基板にはそれぞれ複数の半導体素子が形成されている。また、各ウエハは、各半導体基板の上に配線構造１１０、２１０、２３０となる配線構造を含む。上ウエハの配線構造１１０となる配線構造を下半導体基板、中ウエハの配線構造２１０となる配線構造を中配線構造、下ウエハの配線構造３１０となる配線構造を下配線構造と称する。

まず、下ウエハと中ウエハを下半導体基板と中半導体基板との間に下配線構造と中配線構造とが位置するように接合する。そして中半導体基板を裏面側から薄化する。そして、薄化された中半導体基板を貫通するように貫通電極７１、７２、７３、７４、７５、７６を形成する。さらに、薄化された中半導体基板の上に配線構造２２０となる副配線構造を形成する。

次に、中ウエハと上ウエハを薄化された中半導体基板と上半導体基板との間に副配線構造と上配線構造が位置するように接合する。そして上半導体基板を裏面側から薄化する。さらに、薄化された上半導体基板を貫通するように貫通電極６１、６２、６５、６６を形成する。さらに、薄化された上半導体基板の上に光学構造１２０となる光学構造を形成する。

次に、上半導体基板を貫通するようにパッド開口８１、８２を形成する。その後、下半導体基板を薄化する。下半導体基板の薄化は上述したように２×（Ｄ２＋Ｔ２＋Ｄ１＋Ｔ１）＜Ｔ３および／またはＴ３＜２０×（Ｄ２＋Ｔ２＋Ｄ１＋Ｔ１）を満たすように行うことができる。半導体装置ＡＰＲの薄型化がそれほど必要でない場合は、下半導体基板の薄化を行わなくてもよい。

その後、積層された下ウエハ、中ウエハ、上ウエハをダイシングして、複数の半導体デバイスＩＣに個片化する。半導体デバイスＩＣをパッケージＰＫＧに搭載し、パッケージＰＫＧと半導体デバイスＩＣをボンディングワイヤ８３、８４などの接続部材で接続して半導体装置ＡＰＲが完成する。

図２（ａ）、（ｂ）で説明したように、比較的幅が大きい貫通電極を４辺に配置しおくことで、ダイシングを行う際に、チップの剥離やチップの亀裂などを低減することができ、歩留まりを向上することができる。

チップ１０内の貫通電極６１、６２、６５、６６のうちの一部（例えば貫通電極６１、６６）を、貫通電極６１、６２、６５、６６のうちの他の一部（例えば貫通電極６２、６５）と別々の工程で形成することができる。このようにすれば、チップ１０内で貫通電極の幅を簡単に異ならせることができる。チップ２０内の貫通電極７１、７２、７３、７４、７５、７６についても同様である。チップ１０内の全ての貫通電極を同一の工程で形成する場合には、チップ１０内の全ての貫通電極の幅を均一にすることもできる。チップ２０内の貫通電極についても同様であるが、その場合にはチップ毎に貫通電極の幅を異ならせればよい。

後に形成する貫通電極６１、６２、６５、６６の幅を、先に形成する貫通電極７１、７２、７３、７４、７５、７６の幅と異ならせることは、製造時に起因するコストダウンや歩留まりの向上に有利である。例えば、貫通電極の幅を工程毎に異ならせることで、最小線幅等を規定するプロセスルールに制限されないし、貫通電極の形成に必要な材料や時間（タクト）を節約できるために、コストを最適化、低減できる。また、後に形成される貫通電極６１、６２、６５、６６を、先に形成する貫通電極７１、７２、７５、７６に接続する際には、ウエハ間のアライメント誤差による、上下の貫通電極同士の接続不良を低減することができる。例えば、貫通電極の数を増やすために、後に形成する貫通電極６１、６２、６５、６６と、先に形成する貫通電極７１、７２、７５、７６との両方を同様に細くしてしまうと、僅かなアライメントずれで、上下の貫通電極同士の接続不良が生じやすくなる。そこで、上下の貫通電極の一方を他方よりも太くしておけば、多少のアライメントずれが生じても、上下の貫通電極同士を適切に接続できる。なお、配線２２１、２２２、２２５、２２６を用いることにより、上ウエハと中ウエハとのアライメントずれの影響は低減することができる。一方、配線２２１、２２２、２２５、２２６を用いないなど、貫通電極６１、６２、６５、６６を貫通電極７１、７２、７５、７６に重なるように形成する必要がある。その場合には、上下の貫通電極の幅を異ならせることが、アライメントずれの影響を低減する上で有利になる。

＜半導体装置を備えた機器＞
図２（ｂ）に示した機器ＥＱＰについて詳述する。半導体装置ＡＰＲは半導体基板３００を有する半導体チップＩＣの他に、半導体チップＩＣを収容するパッケージＰＫＧを含みうる。パッケージＰＫＧは、半導体チップＩＣが固定された基体と、半導体チップＩＣに対向するガラス等の蓋体と、基体に設けられた端子と半導体チップＩＣに設けられた端子とを接続するボンディングワイヤ８３、８４やバンプ等の接続部材と、を含みうる。

機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹの少なくともいずれかをさらに備え得る。光学系ＯＰＴは半導体装置ＡＰＲに結像するものであり、例えばレンズやシャッター、ミラーである。制御装置ＣＴＲＬは半導体装置ＡＰＲを制御するものであり、例えばＡＳＩＣなどの半導体装置である。処理装置ＰＲＣＳは半導体装置ＡＰＲから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの半導体装置である。表示装置ＤＳＰＬは半導体装置ＡＰＲで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置ＭＭＲＹは、半導体装置ＡＰＲで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。機械装置ＭＣＨＮはモーターやエンジン等の可動部あるいは推進部を有する。機器ＥＱＰでは、半導体装置ＡＰＲから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、半導体装置ＡＰＲが有する記憶回路部２１や演算回路部３１とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを更に備えることが好ましい。

図２（ｂ）に示した機器ＥＱＰは、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器でありうる。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッター動作のために光学系ＯＰＴの部品を駆動することができる。また、機器ＥＱＰは、車両や船舶、飛行体などの輸送機器でありうる。輸送機器における機械装置ＭＣＨＮは移動装置として用いられうる。輸送機器としての機器ＥＱＰは、半導体装置ＡＰＲを輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置ＰＲＣＳは、半導体装置ＡＰＲで得られた情報に基づいて移動装置としての機械装置ＭＣＨＮを操作するための処理を行うことができる。

本実施形態による半導体装置ＡＰＲを用いれば、小型化や高性能化が可能となる。そのため、半導体装置ＡＰＲを輸送機器に搭載して輸送機器の外部の撮影や外部環境の測定を行う際に優れた画質や測定精度を得ることができる。また、輸送機器に搭載なように信頼性を高めることができる。よって、輸送機器の製造、販売を行う上で、本実施形態の半導体装置ＡＰＲの輸送機器への搭載を決定することは、輸送機器の性能を高める上で有利である。

以上、説明した実施形態は、技術思想を逸脱しない範囲において適宜変更が可能である。なお、実施形態の開示内容は、本明細書に明記したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。

１００ 半導体層
１０１ 表面
１１０ 配線構造
１１１、１１２、１１５、１１６ 配線
２００ 半導体層
２０１ 表面
２１０ 配線構造
２２１、２２２、２２３、２２４、２２５、２２６ 配線
３００ 半導体基板
３１０ 配線構造
３１１、３１２、３１３、３１４、３１５、３１６ 配線
６１、６２、６５、６６ 貫通電極
７１、７２、７３、７４、７５、７６ 貫通電極

Claims (24)

1. 複数の半導体素子が設けられた半導体基板と、
   前記半導体基板に重なり、複数の光電変換素子が設けられた第１半導体層と、
   前記半導体基板と前記第１半導体層の間に配された第２半導体層と、
   前記第１半導体層と前記第２半導体層との間に配された第１配線構造と、
   前記第２半導体層と前記半導体基板との間に配された第２配線構造と、
   前記第２配線構造と前記半導体基板との間に配された第３配線構造と、
   を備える半導体装置であって、
   前記第１半導体層は前記第１配線構造の側に第１主面を有し、
   前記第１配線構造は第１配線を含み、
   前記第２半導体層は前記第２配線構造の側に第２主面を有し、
   前記第２配線構造は第２配線を含み、
   前記第３配線構造は、前記第１配線へ電気的に接続された第３配線と、前記第２配線へ電気的に接続された第４配線と、を含み、
   前記第１半導体層を貫通し前記第１配線に達する貫通電極と、
   前記第２半導体層を貫通し前記第３配線に達する貫通電極と、をさらに備え、
   前記第１配線に達する前記貫通電極の前記第１主面における幅が、前記第３配線に達する前記貫通電極の前記第２主面における幅と異なることを特徴とする半導体装置。
2. 前記第１配線に達する前記貫通電極の前記第１主面における前記幅が、前記第３配線に達する前記貫通電極の前記第２主面における幅よりも小さい、請求項１に記載の半導体装置。
3. 前記第１配線に達する前記貫通電極の前記第１主面における前記幅が、前記第３配線に達する前記貫通電極の前記第２主面における幅よりも大きい、請求項１に記載の半導体装置。
4. 複数の半導体素子が設けられた半導体基板と、
   前記半導体基板に重なり、複数の光電変換素子が設けられた第１半導体層と、
   前記半導体基板と前記第１半導体層の間に配された第２半導体層と、
   前記第１半導体層と前記第２半導体層との間に配された第１配線構造と、
   前記第２半導体層と前記半導体基板との間に配された第２配線構造と、
   前記第２配線構造と前記半導体基板との間に配された第３配線構造と、
   を備える半導体装置であって、
   前記第１半導体層は前記第１配線構造の側に第１主面を有し、
   前記第１配線構造は第１配線と第２配線と、を含み、
   前記第２半導体層は前記第２配線構造の側に第２主面を有し、
   前記第３配線構造は、前記第１配線へ電気的に接続された第３配線と、前記第２配線へ電気的に接続された第４配線と、を含み、
   前記第１半導体層を貫通し前記第１配線に達する貫通電極と、
   前記第１半導体層を貫通し前記第２配線に達する貫通電極と、を備え、
   前記第１配線に達する前記貫通電極の前記第１主面における幅が、前記第２配線に達する前記貫通電極の前記第１主面における幅と異なることを特徴とする半導体装置。
5. 前記第１配線に達する前記貫通電極の前記第１主面における前記幅が、前記第２配線に達する前記貫通電極の前記第１主面における幅よりも小さい、請求項４に記載の半導体装置。
6. 前記第１配線に達する前記貫通電極の前記第１主面における前記幅が、前記第２配線に達する前記貫通電極の前記第１主面における幅よりも大きい、請求項４に記載の半導体装置。
7. 前記第１配線に達する前記貫通電極と前記第２配線に達する前記貫通電極のうち、前記第１主面における幅が大きい方の貫通電極と前記半導体層の外縁との距離は、前記第１主面における幅が小さい方の貫通電極と前記半導体層の外縁との距離よりも小さい、請求項４乃至６のいずれか１項に記載の半導体装置。
8. 複数の半導体素子が設けられた半導体基板と、
   前記半導体基板に重なり、複数の光電変換素子が設けられた第１半導体層と、
   前記半導体基板と前記第１半導体層の間に配された第２半導体層と、
   前記第１半導体層と前記第２半導体層との間に配された第１配線構造と、
   前記第２半導体層と前記半導体基板との間に配された第２配線構造と、
   前記第２配線構造と前記半導体基板との間に配された第３配線構造と、
   を備える半導体装置であって、
   前記第１半導体層は前記第１配線構造の側に第１主面を有し、
   前記第１配線構造は第１配線を含み、
   前記第２半導体層は前記第２配線構造の側に第２主面を有し、
   前記第２配線構造は第２配線を含み、
   前記第３配線構造は、前記第１配線へ電気的に接続された第３配線と、前記第２配線へ電気的に接続された第４配線と、を含み、
   前記第１半導体層を貫通し前記第１配線に達する貫通電極と、
   前記第２半導体層を貫通し前記第４配線に達する貫通電極と、を備え、
   前記第１配線に達する前記貫通電極の前記第１主面における幅が、前記第４配線に達する前記貫通電極の前記第２主面における幅と異なることを特徴とする半導体装置。
9. 前記第１配線に達する前記貫通電極の前記第１主面における前記幅が、前記第４配線に達する前記貫通電極の前記第２主面における幅よりも小さい、請求項８に記載の半導体装置。
10. 前記第１配線に達する前記貫通電極の前記第１主面における前記幅が、前記第４配線に達する前記貫通電極の前記第２主面における幅よりも大きい、請求項８に記載の半導体装置。
11. 前記第１配線に達する前記貫通電極は、前記第１配線構造および前記第１半導体層によって構成された画素回路部と、前記第３配線構造および前記半導体基板によって構成された列回路部と、を接続する、請求項２、５または９に記載の半導体装置。
12. 前記第３配線構造は前記第１配線構造に含まれるパッドに接続された第５配線を含み、
    前記第２半導体層を貫通して前記第５配線に達する貫通電極を更に備え、前記第５配線に達する前記貫通電極の前記第２主面における幅は、前記第１配線に達する前記貫通電極の前記第１主面における前記幅よりも大きい、請求項１乃至１１のいずれか１項に記載の半導体装置。
13. 複数の半導体素子が設けられた半導体基板と、
    前記半導体基板に重なり、複数の光電変換素子が設けられた第１半導体層と、
    前記半導体基板と前記第１半導体層の間に配された第２半導体層と、
    前記第１半導体層と前記第２半導体層との間に配された第１配線構造と、
    前記第２半導体層と前記半導体基板との間に配された第２配線構造と、
    前記第２配線構造と前記半導体基板との間に配された第３配線構造と、
    を備える半導体装置であって、
    前記第１半導体層は前記第１配線構造の側に第１主面を有し、
    前記第１配線構造は第１配線を含み、
    前記第２半導体層は前記第２配線構造の側に第２主面を有し、
    前記第２配線構造は第２配線を含み、
    前記第３配線構造は、前記第１配線へ電気的に接続された第３配線と、前記第２配線へ電気的に接続された第４配線と、を含み、
    前記第２半導体層を貫通し前記第３配線に達する貫通電極と、
    前記第２半導体層を貫通し前記第４配線に達する貫通電極と、を備え、
    前記第３配線に達する前記貫通電極の前記第２主面における幅が、前記第４配線に達する前記貫通電極の前記第２主面における幅と異なることを特徴とする半導体装置。
14. 前記第３配線に達する前記貫通電極の前記第２主面における前記幅が、前記第４配線に達する前記貫通電極の前記第２主面における幅よりも大きい、請求項１３に記載の半導体装置。
15. 前記第３配線に達する前記貫通電極の前記第２主面における前記幅が、前記第４配線に達する前記貫通電極の前記第２主面における幅よりも小さい、請求項１３に記載の半導体装置。
16. 前記第３配線に達する前記貫通電極と前記第４配線に達する前記貫通電極のうち、前記第２主面における幅が大きい方の貫通電極と前記半導体層の外縁との距離は、前記第２主面における幅が小さい方の貫通電極と前記半導体層の外縁との距離よりも小さい、請求項１３乃至１５のいずれか１項に記載の半導体装置。
17. 前記第１半導体層は前記複数の光電変換素子が配列された画素領域を有し、
    前記第４配線に達する前記貫通電極は、前記画素領域と前記半導体基板との間に配されている、請求項８乃至１０のいずれか１項または請求項１３乃至１６のいずれか１項に記載の半導体装置。
18. 前記第３配線構造は前記第１配線構造に含まれるパッドに接続された第５配線を含み、
    前記第２半導体層を貫通して前記第５配線に達する貫通電極を更に備え、前記第５配線に達する前記貫通電極の前記第２主面における幅は、前記第４配線に達する前記貫通電極の前記第２主面における前記幅よりも大きい、請求項８乃至１０のいずれか１項、または、請求項１３乃至１７のいずれか１項に記載の半導体装置。
19. 前記第１配線に達する前記貫通電極が、前記第３配線に達する前記貫通電極に重なる、請求項１乃至３のいずれか１項に記載の半導体装置。
20. 前記第２半導体層および前記第２配線構造はＤＲＡＭセルアレイを構成する、請求項１乃至１９のいずれか１項に記載の半導体装置。
21. 前記第２半導体層の厚さは、前記第１半導体層の厚さよりも大きく、前記半導体基板の厚さよりも小さい、請求項１乃至２０のいずれか１項に記載の半導体装置。
22. 前記半導体基板の厚さは、前記半導体基板から前記第１半導体層の前記第１主面とは反対側の面までの距離の２倍よりも大きく２０倍よりも小さい、請求項１乃至２１のいずれか１項に記載の半導体装置。
23. 電子機器であって、
    請求項１乃至２２のいずれか１項に記載の半導体装置を備え、
    前記半導体装置に結像する光学系、前記半導体装置を制御する制御装置、前記半導体装置から出力された信号を処理する処理装置、前記半導体装置で得られた情報を表示する表示装置、および、前記半導体装置で得られた情報を記憶する記憶装置の少なくともいずれかと、をさらに備えることを特徴とする電子機器。
24. 移動装置を備える輸送機器であって、
    請求項１乃至２２のいずれか１項に記載の半導体装置と、
    前記半導体装置で得られた情報に基づいて前記移動装置を操作するための処理を行う処理装置と、をさらに備えることを特徴とする輸送機器。

Images