JP2018157150A - 半導体装置 - Google Patents

Abstract

【課題】微細化に優れ、無線通信機能を有する半導体装置を提供する。【解決手段】本実施形態による半導体装置は、第１半導体チップおよび第２半導体チップを備える。第１半導体チップは、第１半導体基板の第１面または該第１面とは反対側にある第２面上に設けられる第１インダクタ部分を有する。第１金属電極は、第１面と第２面との間に設けられ第１半導体基板を貫通し第１インダクタ部分に接続される。第２半導体チップは、第２半導体基板の第３面または該第３面とは反対側にある第４面上に設けられる第２インダクタ部分を有する。第２金属電極は、第３面と第４面との間に設けられ第２半導体基板を貫通し第２インダクタ部分に接続される。第１および第２半導体チップは積層される。第１および第２インダクタ部分は、１つのインダクタ素子として第１または第２金属電極を介して電気的に接続されている。【選択図】図１

Description

本発明による実施形態は、半導体装置に関する。

近年、物をネットワークに接続するＩｏＴ（Internet of Things）等の技術が開発されている。このようなＩｏＴ技術では、無線通信で物をインターネットに接続することが考えられている。インターネット経由で得られた物の情報は、その物の分析等のためにサーバ等に保存する必要がある。このような情報を保存するために、無線通信機能を有するメモリが望まれている。

しかし、無線通信に用いられるインダクタ素子は、その通信性能が面積に大きく依存するため、メモリに無線通信機能を組み合わせようとすると、メモリの微細化が困難になるという問題があった。

特表２０１２−５０９６５３号公報（米国特許公開番号２０１０／０１２７９３７）

微細化に優れ、無線通信機能を有する半導体装置を提供する。

本実施形態による半導体装置は、第１半導体チップおよび第２半導体チップを備える。第１半導体チップは、第１半導体基板の第１面上に設けられた第１半導体素子を有する。第１インダクタ部分は、第１半導体基板の第１面または該第１面とは反対側にある第２面上に設けられる。第１金属電極は、第１面と第２面との間に設けられ第１半導体基板を貫通し第１インダクタ部分に接続される。第２半導体チップは、第２半導体基板の第３面上に設けられた第２半導体素子を有する。第２インダクタ部分は、第２半導体基板の第３面または該第３面とは反対側にある第４面上に設けられる。第２金属電極は、第３面と第４面との間に設けられ第２半導体基板を貫通し第２インダクタ部分に接続される。第１および第２半導体チップは積層される。第１および第２インダクタ部分は、１つのインダクタ素子として第１または第２金属電極を介して電気的に接続されている。

第１実施形態による半導体装置１の構成の一例を示す断面図。 第１実施形態による半導体チップ３０の概略的な構成の一例を示す平面図。 図２に示す半導体素子３２０の形成層とは異なる絶縁膜層上の半導体チップ３０の構成の一例を示す平面図。 第１実施形態による積層された複数の半導体チップ３０のインダクタ部分３３０、ＴＳＶ３４０およびバンプ３５０を模式的に示す斜視図。 第１実施形態の変形例による半導体装置１の構成の一例を示す断面図。 第１実施形態の変形例による半導体素子３２０を被覆する絶縁膜上の半導体チップ３０の構成の一例を示す平面図。 第２実施形態による半導体装置１の構成の一例を示す断面図。 第２実施形態による半導体装置１の構成の一例を示す断面図。 第２実施形態による半導体装置１の構成の一例を示す断面図。 第１半導体チップ３０ａおよび第２半導体チップ３０ｂの構成の一例を示す平面図。 第２実施形態によるインダクタ部分３３０、ＴＳＶ３４０およびバンプ３５０の模式的な斜視図。 第２実施形態の変形例による半導体装置１の構成の一例を示す断面図。 第２実施形態の変形例による半導体装置１の構成の一例を示す断面図。 第２実施形態の変形例による半導体装置１の構成の一例を示す断面図。 第２実施形態の変形例による半導体素子３２０を被覆する絶縁膜上の構成を示す平面図。 第３実施形態による半導体装置１の構成の一例を示す断面図。 第３実施形態による半導体装置１の構成の一例を示す断面図。 第１および第２半導体チップ３０ａ，３０ｂの構成の一例を示す平面図。 第３実施形態によるインダクタ部分３３０、ＴＳＶ３４０およびバンプ３５０の模式的な斜視図。 第３実施形態の変形例による半導体装置１の構成の一例を示す断面図。 第３実施形態の変形例による半導体装置１の構成の一例を示す断面図。 第３実施形態の変形例による第１および第２半導体チップ３０ａ，３０ｂの構成の一例を示す平面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる表面あるいはその反対側の裏面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。

（第１実施形態）
図１は、本実施形態による半導体装置１の構成の一例を示す断面図である。半導体装置１は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-Only Memory）等を有し、かつ、通信機能を有する半導体装置である。半導体装置１は、例えば、ＩｏＴ技術等において、他の物体に取り付けられたセンサ等からの情報を取得し、その情報を内部のＮＡＮＤ型ＥＥＰＲＯＭに保存し、並びに、その情報を無線通信により外部のサーバ等へ送信可能とする。また、半導体装置１は、無線通信により外部のサーバ等から情報を取得し、その情報を内部のＮＡＮＤ型ＥＥＰＲＯＭに保存可能としてもよい。

半導体装置１は、ＢＧＡ（Ball Grid Array）基板１０と、ＮＡＮＤコントローラ２０と、半導体チップ３０〜３２とを備えている。

ＢＧＡ基板１０は、基板底面の電極としてはんだボールを格子状に並べたパッケージ基板である。

ＮＡＮＤコントローラ２０は、ＢＧＡ基板１０上に設けられ、半導体チップ３０と電気的に接続されている。ＮＡＮＤコントローラ２０は、半導体チップ３０における半導体素子の制御を行う。

ＢＧＡ基板１０およびＮＡＮＤコントローラ２０上には、１つの半導体チップ３１、複数の半導体チップ３０および１つの半導体チップ３２が積層して設けられている。最も下にある半導体チップ３１は、底面に再配線層（ＲＤＬ（Re-Distribution Layer））３０５を備える。これにより、半導体チップ３１は、バンプを介してＢＧＡ基板１０およびＮＡＮＤコントローラ２０と接続されている。半導体チップ３１は、再配線構造を有する点で半導体チップ３０と異なるが、半導体チップ３１のその他の構成は、半導体チップ３０の対応する構成と同様でよい。

複数の半導体チップ３０は、半導体チップ３１の上に積層されている。複数の半導体チップ３０は、半導体チップ３１を介してＢＧＡ基板１０やＮＡＮＤコントローラ２０に電気的に接続されている。各半導体チップ３０は、インダクタ部分３３０と、ＴＳＶ（Through-Silicon Via）３４０と、バンプ３５０とを備えている。

インダクタ部分３３０は、ＴＳＶ３４０に電気的に接続されている。ＴＳＶ３４０は、半導体チップ３０を貫通して他の半導体チップ３０のバンプ３５０に接続され、該バンプ３５０を介して他の半導体チップ３０のインダクタ部分３３０に電気的に接続される。即ち、ＴＳＶ３４０およびバンプ３５０は、半導体チップ３０の積層方向（Ｚ方向）に隣接する半導体チップ３０のインダクタ部分３３０同士を電気的に接続させる。これにより、複数の半導体チップ３０のそれぞれのインダクタ部分３３０は、バンプ３５０およびＴＳＶ３４０を介して互いに電気的に接続され、１つのインダクタ素子として構成される。

また、各半導体チップ３０の中心部には、電源用のＴＳＶ３４５が設けられている。ＴＳＶ３４５は、バンプ３５５を介して互いに電気的に接続されており、ＮＡＮＤコントローラ２０にも接続されている。ＴＳＶ３４５は、各半導体チップ３０へ電力を供給するために設けられている。半導体チップ３０のより詳細な構成については後述する。

半導体チップ３２は、積層された複数の半導体チップ３０の上にさらに積層されている。半導体チップ３２は、半導体素子３２０、配線、ＴＳＶ３４０等を備えていてもよいが、これらを備えていなくてもよい。

積層された半導体チップ３０〜３２間には、フィラーや樹脂等のパッケージ材３３が設けられている。これにより、半導体装置１はパッケージ化されている。

尚、図１において、半導体チップ３１と３２との間に積層される複数の半導体チップ３０の数は、６枚であるが、特にこれに限定しない。

また、後で図４を参照して説明する際に、複数の半導体チップ３０を区別している。図１に示す複数の半導体チップ３０において、或る半導体チップ３０を第１半導体チップ３０ａとし、第１半導体チップ３０ａに対してＺ方向の下方に隣接する半導体チップ３０を第２半導体チップ３０ｂとする。

次に、各半導体チップ３０の構成について説明する。尚、半導体チップ３１は、半導体チップ３０に再配線層３０５をさらに設ければよい。従って、半導体チップ３１の構成の説明については省略する。また、半導体チップ３２の構成は、本実施形態と直接関係ないので、ここでは、その説明を省略する。

図２は、本実施形態による半導体チップ３０の概略的な構成の一例を示す平面図である。図２は、積層方向から見た半導体チップ３０を示す。

第１または第２半導体チップとしての半導体チップ３０は、半導体基板３１０と、ＮＡＮＤセル３２１と、通信制御部３２２と、主制御部３２３とを備える。第１または第２半導体基板としての半導体基板３１０は、例えば、シリコン基板等である。半導体基板３１０の第１面Ｆ１上には、ＮＡＮＤセル３２１、通信制御部３２２および主制御部３２３等の半導体素子（第１または第２半導体素子）が設けられている。尚、半導体素子３２０は、半導体基板３１０の第１面Ｆ１と反対側にある第２面Ｆ２（図１参照）に設けられていてもよい。

ＮＡＮＤセル３２１は、半導体基板３１０の第１面Ｆ１上に設けられたメモリセルアレイである。ＮＡＮＤセル３２１は、平面的に二次元配置されたメモリセルアレイであってもよく、立体的に三次元配置されたメモリセルアレイであってもよい。ＮＡＮＤセル３２１は、半導体チップ３０の外部のセンサやサーバ等から受け取った情報を保存する。尚、図２には、２つのＮＡＮＤセル３２１が示されているが、ＮＡＮＤセル３２１の数はこれに限らず、例えば、１つであってもよく、３つ以上であってもよい。また、３２１は、ＮＡＮＤセル以外のメモリセルであってもよい。

通信制御部３２２は、半導体チップ３０による無線通信を制御する。例えば、通信制御部３２２は、インダクタ部分３３０で受信した情報を主制御部３２３へ転送する。主制御部３２３は、通信制御部３２２からの情報をＮＡＮＤセル３２１へ書き込む。逆に、通信制御部３２２は、主制御部３２３によってＮＡＮＤセル３２１から読み出された情報を、インダクタ部分３３０を介して外部へ出力してもよい。

主制御部３２３は、ＮＡＮＤセル３２１および通信制御部３２２を制御し、通信制御部３２２からの情報をＮＡＮＤセル３２１へ書き込み、あるいは、ＮＡＮＤセル３２１から情報を読み出す。

図３は、図２に示す半導体素子３２０の形成層とは異なる絶縁膜層上の半導体チップ３０の構成の一例を示す平面図である。尚、図１は、図３における１−１線に沿った断面に対応する。

第１または第２半導体チップとしての半導体チップ３０は、ＮＡＮＤセル３２１等の半導体素子を被覆する絶縁膜（図示せず）上に設けられインダクタ部分３３０と、バンプ３５０とを備える。また、半導体チップ３０は、半導体基板３１０の第１面Ｆ１と第２面Ｆ２との間を貫通するＴＳＶ３４０をさらに備えている。

ここで、以下に説明するインダクタ部分３３０およびバンプ３５０は、半導体基板３１０の第１面Ｆ１の上方に設けられており、ＮＡＮＤセル３２１等の半導体素子を被覆する絶縁膜上に設けられている。従って、インダクタ部分３３０およびバンプ３５０のレイアウトは、ＮＡＮＤセル３２１、通信制御部３２２および主制御部３２３等のレイアウトに拘束されず、高い自由度で設計可能である。即ち、図２に示すように、平面レイアウトにおいて、インダクタ部分３３０およびバンプ３５０は、ＮＡＮＤセル３２１等の半導体素子と重複してもよい。あるいは、インダクタ部分３３０およびバンプ３５０は、第１面Ｆ１とは反対側の第２面Ｆ２（図１参照）の上方に設けられてもよい。インダクタ部分３３０およびバンプ３５０は、再配線層３０５と同様の方法で形成すればよい。

第１または第２インダクタ部分としてのインダクタ部分３３０は、例えば、図３に示すように、正方形の形状を有する１回巻きコイルとして設けられている。しかし、インダクタ部分３３０の形状は、これに限られず、略環形状を有すればよく、例えば、円形、三角形、長方形、その他の多角形であってもよい。インダクタ部分３３０の材料は、例えば、はんだである。あるいは、インダクタ部分３３０の材料は、バンプ３５０または再配線層３０５と同一のＳｎまたはＣｕであってもよい。しかし、インダクタ部分３３０の材料は、これに限定されず、インダクタンスを有する導電材料であればよい。

インダクタ部分３３０の配置についても、上述の通り、特に限定しない。ただし、インダクタ部分３３０は、ＮＡＮＤセル３２１、通信制御部３２２および主制御部３２３等の半導体素子に悪影響を与えない位置に配置することが好ましい。また、インダクタ部分３３０は、半導体基板３１０の中心部に存在する電源用のＴＳＶ３４５に接触しない位置に配置することが好ましい。電源用のＴＳＶ３４５に接触すると、インダクタ部分３３０がアンテナとして機能しなくなり、かつ、電源にも悪影響を与える可能性があるからである。各半導体基板３１０上に設けられるインダクタ部分３３０の数も、特に限定されず、複数であってもよい。この場合、ＴＳＶ３４０およびバンプ３５０もインダクタ部分３３０と同数設ければよい。

第１または第２金属電極としてのＴＳＶ３４０は、バンプ３５０に接続され、バンプ３５０を介してインダクタ部分３３０に接続されている。ＴＳＶ３４０は、インダクタ部分３３０を他の半導体チップ３０のインダクタ部分３３０やバンプ３５０と電気的に接続される。

例えば、インダクタ部分３３０は正方形であり、ＴＳＶ３４０はその正方形の角部に位置している。しかし、ＴＳＶ３４０は、インダクタ部分３３０と接続されていればよく、インダクタ部分３３０の辺部分に位置してもよい。ＴＳＶ３４０は、例えば、Ｔｉ、Ｃｕ、Ｎｉ、Ａｕ、Ｓｎのいずれか、あるいは、それらの積層体、または、それらの合金である。また、ＴＳＶ３４０は、リソグラフィ技術およびエッチング技術等により形成される。尚、ＴＳＶ３４０と半導体チップ３０との間には、絶縁膜（図示せず）が設けられている。従って、ＴＳＶ３４０と半導体チップ３０とは電気的に接続されていない。

また、半導体チップ３０は、ＴＳＶ３４０と同様の構造を有するＴＳＶ３４５をさらに備える。ＴＳＶ３４５は、電源をＮＡＮＤセル３２１、通信制御部３２２および主制御部３２３に接続するために半導体基板３１０の中心部に設けられている。尚、ＴＳＶ３４０と半導体チップ３０との間と同様に、ＴＳＶ３４５と半導体チップ３０との間にも、絶縁膜（図示せず）が設けられている。

第１または第２バンプとしてのバンプ３５０は、インダクタ部分３３０上に設けられる。バンプ３５０は、そのバンプ３５０が設けられている半導体チップ３０の上に積層された半導体チップ３０のＴＳＶ３４０と電気的に接続される。即ち、図１を参照して説明したように、複数の半導体チップ３０を積層したときに、バンプ３５０は、Ｚ方向に隣接する半導体チップ３０のＴＳＶ３４０間を電気的に接続する。これにより、Ｚ方向に隣接する半導体チップ３０のインダクタ部分３３０が互いに電気的に接続される。バンプ３５０の材料は、例えば、ＳｎやＣｕ等でよい。

図３に示すように、バンプ３５０が設けられる位置はＴＳＶ３４０が設けられる位置と重複している。これにより、同一の構成を有する半導体チップ３０を積層することによって、図４に示すように、ＴＳＶ３４０およびバンプ３５０を介してインダクタ部分３３０を電気的に接続することができる。本実施形態によれば、同一の構成を有する半導体チップ３０を単に積層すればよいので、半導体装置１の製造工程がより単純になる。しかし、必ずしもバンプ３５０およびＴＳＶ３４０の位置は重複している必要は無い。

複数の半導体チップ３０が半導体チップ３１と半導体チップ３２との間に積層されることにより、図１に示す半導体装置１が得られる。

図４は、第１実施形態による積層された複数の半導体チップ３０のインダクタ部分３３０、ＴＳＶ３４０およびバンプ３５０を模式的に示す斜視図である。尚、複数の半導体チップ３０のインダクタ部分３３０、ＴＳＶ３４０およびバンプ３５０を区別するために、図１を参照して説明したように、第１および第２半導体チップ３０ａ，３０ｂを区別している。それに伴い、図４では、便宜的に、インダクタ部分、ＴＳＶおよびバンプの参照番号に“ａ”または“ｂ”を付す。第１および第２半導体チップ３０ａ，３０ｂの配置関係については、図１に示す。尚、参照番号の“ａ”および“ｂ”は、あくまでも区別のために付したものであり、“ａ”および“ｂ”を付した構成要素がそれぞれ半導体チップ３０ａ、３０ｂに属するという意味ではない。

第１半導体チップ３０ａの第１インダクタ部分３３０ａは、第１半導体チップ３０ａの第１面Ｆ１の上方に設けられている。第１バンプ３５０ａは、第１インダクタ部分３３０ａおよび第１ＴＳＶ３４０ａに電気的に接続される。第１バンプ３５０ａは、第１インダクタ部分３３０ａと同一レイヤに設けられていてもよく、あるいは、第１インダクタ部分３３０ａ上に設けられていてもよい。また、第１バンプ３５０ａは、第１半導体チップ３０ａの上にある半導体チップの裏面側に設けられたバンプでもよい。第１金属電極としての第１ＴＳＶ３４０ａは、図１の第１面Ｆ１と第２面Ｆ２との間に設けられ、第１半導体チップ３０ａを貫通し、第１インダクタ部分３３０ａおよび第１バンプ３５０ａに接続されている。第１ＴＳＶ３４０ａは、第１面Ｆ１側の第１インダクタ部分３３０ａを第２面Ｆ２側へ導出し、第２面Ｆ２側にある第２半導体チップ３０ｂの第２バンプ３５０ｂおよび第２インダクタ部分３３０ｂに電気的に接続可能としている。

第２半導体チップ３０ｂの第２インダクタ部分３３０ｂは、第２半導体チップ３０ｂの第３面Ｆ３の上方に設けられている。第２バンプ３５０ｂは、第２インダクタ部分３３０ｂおよび第２ＴＳＶ３４０ｂに電気的に接続される。第２バンプ３５０ｂは、第２インダクタ部分３３０ｂと同一レイヤに設けられていてもよく、あるいは、第２インダクタ部分３３０ｂ上に設けられていてもよい。また、第２バンプ３５０ｂは、第１半導体チップ３０ａの裏面側に設けられたバンプでもよい。第２金属電極としての第２ＴＳＶ３４０ｂは、図１の第３面Ｆ３と第４面Ｆ４との間に設けられ、第２半導体チップ３０ｂを貫通し、第２インダクタ部分３３０ｂおよび第２バンプ３５０ｂに接続されている。第２ＴＳＶ３４０ｂは、第３面Ｆ３側の第２インダクタ部分３３０ｂを第４面Ｆ４側へ導出し、第４面Ｆ４側にあるバンプ３５０およびインダクタ部分３３０に電気的に接続可能としている。

第１ＴＳＶ３４０ａは、第１インダクタ部分３３０ａと第２バンプ３５０ｂとの間を電気的に接続する。これにより、第１半導体チップ３０ａの第１インダクタ部分３３０ａと第２半導体チップ３０ｂの第２インダクタ部分３３０ｂとは第１ＴＳＶ３４０ａおよび第２バンプ３５０ｂを介して電気的に接続される。他の半導体チップ３０のインダクタ部分３３０も第１および第２インダクタ部分３３０ａ，３３０ｂと同様に接続される。これにより、第１インダクタ部分３３０ａおよび第２インダクタ部分３３０ｂを含む複数のインダクタ部分３３０は、１つのインダクタ素子としてＴＳＶ３４０およびバンプ３５０を介して電気的に接続されている。複数の半導体チップ３０を積層方向（Ｚ方向）から見たときに、複数のインダクタ部分３３０は重複し、かつ、複数のＴＳＶ３４０も重複する。複数の半導体チップ３０のインダクタ部分３３０の形状はほぼ同一であり、ＴＳＶ３４０の位置もほぼ同一である。すなわち、１つの半導体チップ３０のインダクタ部分３３０、ＴＳＶ３４０およびバンプ３５０が一つの単位として積層される。尚、バンプ３５０は、その上下にある２つの半導体チップのいずれに設けられていてもよく、あるいは、その両方に設けられてもよい。上述の通り、積層される複数の半導体チップ３０はほぼ同一構成とすることができるので、複数の半導体チップ３０は、それぞれ同一の製造プロセスで単純に製造することができる。

尚、１つのインダクタ素子に含まれるインダクタ部分３３０の数は、半導体チップ３０〜３２の積層数によって決まる。例えば、図１に示すように、半導体チップ３２には、インダクタ部分３３０が設けられていないので、１つのインダクタ素子に含まれるインダクタ部分３３０の数は、半導体チップ３１および複数の半導体チップ３０の数に対応する７個である。また、同様に、半導体チップ３０〜３２の積層数が１６の場合、１つのインダクタ素子に含まれるインダクタ部分３３０の数は、１５個である。

このように、本実施形態による半導体装置１において、積層された複数の半導体チップ３０は、それぞれ、半導体基板３１０の第１面Ｆ１または第２面Ｆ２上に設けられたインダクタ部分３３０を有する。積層された複数の半導体チップ３０のインダクタ部分３３０は、第１面Ｆ１と第２面Ｆ２との間に設けられ半導体基板３１０を貫通するＴＳＶ３４０を介して互いに電気的に接続されている。これにより、複数のインダクタ部分３３０は、１つのインダクタ素子として構成される。インダクタ素子は、半導体装置１の外部と通信可能なアンテナとして機能する。

もし、半導体装置１がインダクタ素子を備えない場合、半導体装置１の外部にアンテナコイルを設ける必要がある。この場合、外部のアンテナコイルから半導体素子３２０までの配線距離が長くなるため、配線の電気抵抗による信号の損失が大きくなってしまう。

これに対し、本実施形態による半導体装置１は、アンテナ機能を有するインダクタ素子と半導体素子３２０との両方を半導体装置１のパッケージ内部に備える。そのため、インダクタ素子から半導体素子３２０までの配線は比較的短く、信号の損失を抑制することができる。

また、インダクタ部分３３０が半導体素子３２０と同様に半導体基板３１０に設けられている場合、アンテナ性能（例えば、Ｑ値）は、アンテナコイルの面積、すなわちインダクタ部分３３０の面積に比例する。アンテナ性能を向上させようとすると、インダクタ部分３３０の面積が増大するため、ＮＡＮＤセル３２１等の半導体素子３２０の面積が制限される。従って、インダクタ部分３３０を半導体基板３１０上に設けると、半導体装置１の微細化を妨げる。

これに対し、本実施形態によるインダクタ部分３３０は、半導体素子３２０を被覆する絶縁膜（層間絶縁膜）上に設けられている。即ち、インダクタ部分３３０は、ＮＡＮＤセル３２１等の半導体素子３２０の上方に設けることができ、積層方向から見たときに、半導体素子３２０と重複させることができる。従って、ＮＡＮＤセル３２１の面積に影響を与えることなく、インダクタ部分３３０の面積を大きくすることができる。これにより、本実施形態による半導体装置１は、無線機能を有しながらも、微細化に優れている。

（変形例）
図５は、第１実施形態の変形例による半導体装置１の構成の一例を示す断面図である。第１実施形態による半導体装置１との違いは、インダクタ部分３３０の構成である。従って、他の構成については、その詳細な説明を省略する。

第１実施形態の第１インダクタ部分３３０ａは第１半導体基板３１０ａの第１面Ｆ１または第２面Ｆ２の片面に設けられている。第２インダクタ部分３３０ｂは第２半導体基板３１０ｂの第３面Ｆ３または第４面Ｆ４の片面に設けられている。しかし、本変形例の第１インダクタ部分３３０ａ＿１，３３０ａ＿２は第１半導体チップ３０ａの第１面Ｆ１側および第２面Ｆ２側の両面にそれぞれ設けられている。同様に、第２半導体チップ３０ｂでは、第２インダクタ部分３３０ｂ＿１，３３０ｂ＿２は、第３面Ｆ３側および第４面Ｆ４側の両面にそれぞれ設けられている。さらに、Ｚ方向に隣接する第１および第２半導体チップ３０ａ，３０ｂにおいて向き合うように設けられたインダクタ部分３３０ａ＿２，３３０ｂ＿１は、熱圧着により接合され、１つのインダクタ部分３３０となる。従って、インダクタ素子の構成自体は、図４に示す構成と同じになる。しかし、圧着されたインダクタ部分３３０（例えば、３３０ａ＿２，３３０ｂ＿１）は、Ｚ方向に切断したときの断面積が第１実施形態のそれと比べて大きくなる。従って、本変形例のインダクタ素子のアンテナ性能は、第１実施形態のそれよりも向上する。

図６（Ａ）および図６（Ｂ）は、本変形例による半導体素子３２０を被覆する絶縁膜上の半導体チップ３０の構成の一例を示す平面図である。尚、図５は、図６（Ａ）および図６（Ｂ）における５−５線に沿った断面に対応する
図６（Ａ）は、第１半導体チップ３０ａの第１面Ｆ１（または第２半導体チップ３０ｂの第３面Ｆ３）側にある構成を示す。図６（Ｂ）は、第１半導体チップ３０ａの第２面Ｆ２（または第２半導体チップ３０ｂの第４面Ｆ４）側にある構成を第１面Ｆ１側から見た図を示す。即ち、図６（Ａ）および図６（Ｂ）は、ともに第１面Ｆ１または第３面Ｆ３から見た図であり、図６（Ｂ）のインダクタ部分３３０ａ＿２，３３０ｂ＿２は透視図として破線で示されている。図６（Ｂ）のインダクタ部分３３０ａ＿２，３３０ｂ＿２は、図示されている第１面Ｆ１または第３面Ｆ３から見ると、それぞれ図６（Ａ）のインダクタ部分３３０ａ＿１，３３０ｂ＿１とほぼ同じ位置（ほぼ重複する位置）に設けられている。また、図６（Ａ）および図６（Ｂ）に示すインダクタ部分３３０ａ＿１，３３０ａ＿２，３３０ｂ＿１，３３０ｂ＿２は、設けられている面や位置が異なるが、図３に示すインダクタ部分３３０とほぼ同一の構成でよい。従って、インダクタ部分３３０ａ＿１，３３０ａ＿２，３３０ｂ＿１，３３０ｂ＿２は、第１および第２半導体チップ３０ａ，３０ｂの両面に設けられており、半導体チップ３０の積層方向から見たときに互いにほぼ重複するように設けられている。

バンプ３５０は、ＴＳＶ３４０の第１面Ｆ１および第３面Ｆ３側の一端に設けられている。本変形例において、バンプ３５０は、ＴＳＶ３４０の第２面Ｆ２および第４面Ｆ４側の他端には設けられていないが、第２面Ｆ２および第４面Ｆ４側の他端にも設けられていてもよい。第１および第２半導体チップ３０ａ，３０ｂの他の構成は、第１実施形態の半導体チップ３０の構成と同様でよい。第１および第２半導体チップ３０ａ，３０ｂは互いに同一構成を有する。また、他の半導体チップ３０は、図６（Ａ）および図６（Ｂ）に示す第１および第２半導体チップ３０ａ，３０ｂと同様の構成を有する。

ここで、インダクタ部分３３０ａ＿１，３３０ａ＿２，３３０ｂ＿１，３３０ｂ＿２は、半導体チップ３０の積層方向から見たときに互いにほぼ重複するように設けられているので、例えば、図５の第１半導体チップ３０ａの第１面Ｆ１にある第１インダクタ部分３３０ａ＿１は、第１面Ｆ１に対向する半導体チップ３０の面にあるインダクタ部分と接合される。第１半導体チップ３０ａの第２面Ｆ２にある第１インダクタ部分３３０ａ＿２は、その下にある第２半導体チップ３０ｂの第３面Ｆ３にある第２インダクタ部分３３０ｂ＿１と接合される。第２半導体チップ３０ｂの第４面Ｆ４にある第２インダクタ部分３３０ｂ＿２は、第４面Ｆ４に対向する他の半導体チップ３０の面にあるインダクタ部分と接合される。複数の半導体チップ３０のそれぞれのインダクタ部分は、ほぼ同一の位置にほぼ同一の形状となるように設けられるので、図５に示すように、Ｚ方向に隣接する半導体チップ３０間において向き合うように設けられたインダクタ部分（例えば、３３０ａ＿２，３３０ｂ＿１）は、熱圧着により接合されたときに１つのインダクタ部分３３０となる。

さらに、複数のインダクタ部分３３０は、第１実施形態と同様に、ＴＳＶ３４０およびバンプ３５０を介して互いに電気的に接続され、１つのインダクタ素子を構成する。従って、本変形例による半導体装置１は、第１実施形態による半導体装置１と同様の効果を得ることができる。

また、本変形例によれば、向き合うインダクタ部分（例えば、３３０ａ＿２，３３０ｂ＿１）が熱圧着により接合され、１つのインダクタ部分３３０となるので、インダクタ部分３３０のＺ方向の断面積は、第１実施形態のインダクタ部分３３０の断面積よりも大きくなる。断面積が大きくなることにより、インダクタ部分３３０の内部電気抵抗が小さくなる。従って、インダクタ素子のアンテナ性能（例えば、Ｑ値）をさらに大きくすることができる。

（第２実施形態）
図７Ａ〜図７Ｃは、第２実施形態による半導体装置１の構成の一例を示す断面図である。図８（Ａ）および図８（Ｂ）は、それぞれ第１半導体チップ３０ａおよび第２半導体チップ３０ｂの構成の一例を示す平面図である。図７Ａは、図８（Ａ）および図８（Ｂ）における７ａ−７ａ線に沿った断面に対応する。図７Ｂは、図８（Ａ）および図８（Ｂ）における７ｂ−７ｂ線に沿った断面に対応する。図７Ｃは、図８（Ａ）および図８（Ｂ）における７ｃ−７ｃ線に沿った断面図に対応する。

第１実施形態のインダクタ部分３３０は、略環形状の配線であったが、第２実施形態のインダクタ部分３３０は、図８（Ａ）および図８（Ｂ）に示すように、それぞれ略Ｕ字形を有する配線である。

インダクタ部分３３０、ＴＳＶ３４０およびバンプ３５０の構成以外の構成は、第１実施形態のそれらの構成と同様でよい。従って、インダクタ部分３３０、ＴＳＶ３４０およびバンプ３５０の構成を説明し、他の構成については、その詳細な説明を省略する。

図８（Ａ）に示す第１半導体チップ３０ａの第１インダクタ部分３３０ａは、略Ｕ字形を有し、第１端部３３１ａおよび第２端部３３２ａを備える配線である。図８（Ｂ）に示す第２半導体チップ３０ｂの第２インダクタ部分３３０ｂも、略Ｕ字形を有し、第３端部３３１ｂおよび第４端部３３２ｂを備える配線である。第１および第２インダクタ部分３３０ａ，３３０ｂは、ともに略Ｕ字形を有し、かつ、７ｃ−７ｃ線を軸（境）として互いに線対称となっている。従って、図８（Ａ）の第１半導体チップ３０ａと図８（Ｂ）の第２半導体チップ３０ｂとを交互に積層すると、図７Ａおよび図７Ｂに示すように、７ｃ−７ｃ線（ＴＳＶ３４０）を境に左右に交互にインダクタ部分３３０が現れる。例えば、第１半導体チップ３０ａの第１面Ｆ１上においては、第１インダクタ部分３３０ａは、７ｃ−７ｃ線（ＴＳＶ３４０）の左側に現れており、第２半導体チップ３０ｂの第３面Ｆ３上においては、第２インダクタ部分３３０ｂは、７ｃ−７ｃ線（ＴＳＶ３４０）の右側に現れている。このような第１および第２インダクタ部分３３０ａ，３３０ｂをそれぞれ有する第１および第２半導体チップ３０ａ、３０ｂを交互に積層することによって、半導体チップ３０の積層方向（Ｚ方向）から見ると、第１および第２インダクタ部分３３０ａ，３３０ｂは、第１実施形態のインダクタ部分３３０と同様に四角形を有することになる。

尚、第１および第２インダクタ部分３３０ａ，３３０ｂの形状は、略Ｕ字形に限られない。例えば、第１インダクタ部分３３０ａは、２つの第１および第２端部３３１ａ，３３２ａを有すれば、円弧や多角形の一部分であってもよい。第１および第２半導体チップ３０ａ，３０ｂの積層方向から見たとき、第１インダクタ部分３３０ａおよび第２インダクタ部分３３０ｂの配線が略環形状を有すればよい。

図８（Ａ）に示す第１半導体チップ３０ａの第１ＴＳＶ３４０ａは、第２端部３３２ａに接続されている。第１ＴＳＶ３４０ａは、図７Ａおよび図７Ｂに示すように、第１面Ｆ１と第２面Ｆ２との間に設けられ、第１半導体チップ３０ａを貫通する。第１バンプ３５０ａは、図８（Ａ）に示すように、第１端部３３１ａ上に設けられる。あるいは、第１バンプ３５０ａは、第１半導体チップ３０ａ上に設けられた半導体チップのＴＳＶの下端（第１端部３３１ａに対向する端部）に設けられていてもよい。

図８（Ｂ）に示す第２半導体チップ３０ｂの第２ＴＳＶ３４０ｂは、第４端部３３２ｂに接続されている。第２ＴＳＶ３４０ｂは、図７Ａおよび図７Ｂに示すように、第３面Ｆ３と第４面Ｆ４との間に設けられ、第２半導体チップ３０ｂを貫通する。第２バンプ３５０ｂは、図８（Ｂ）に示すように、第３端部３３１ｂ上に設けられる。あるいは、第２バンプ３５０ｂは、第１半導体チップ３０ａのＴＳＶ３４０ａの下端（第３端部３３１ｂに対向する端部）に設けられていてもよい。

図７Ｂに示すように、第１半導体チップ３０ａの第１ＴＳＶ３４０ａの下には、第２バンプ３５０ｂが位置し、図７Ａに示すように、第１バンプ３５０ａの下には、第２半導体チップ３０ｂの第２ＴＳＶ３４０ｂが位置する。即ち、Ｚ方向から見ると、第１ＴＳＶ３４０ａと第２バンプ３５０ｂとが重複し、第２ＴＳＶ３４０ｂと第１バンプ３５０ａとが重複する。従って、第１および第２半導体チップ３０ａ，３０ｂを交互に積層すると、図７Ｃに示すように、第１ＴＳＶ３４０ａおよび第２バンプ３５０ｂの位置と第２ＴＳＶ３４０ｂおよび第１バンプ３５０ａの位置は、７ｃ−７ｃ線上において交互にずれて現れる。これにより、第１半導体チップ３０ａおよび第２半導体チップ３０ｂが一つの単位として交互に積層されたときに、図９に示すように、インダクタ部分３３０、ＴＳＶ３４０およびバンプ３５０は、１つの略螺旋状のインダクタ素子を構成する。

図９は、第２実施形態によるインダクタ部分３３０、ＴＳＶ３４０およびバンプ３５０の模式的な斜視図である。

第１インダクタ部分３３０ａの第１端部３３１aは、第１バンプ３５０aを介して、第１半導体チップ３０ａの上にある半導体チップのＴＳＶ３４０に接続される。第１インダクタ部分３３０ａの第２端部３３２ａは、第１ＴＳＶ３４０ａおよび第２バンプ３５０ｂを介して第２インダクタ部分３３０ｂの第３端部３３１ｂに接続される。第２インダクタ部分３３０ｂの第４端部３３２ｂは第２ＴＳＶ３４０ｂを介して第２半導体チップ３０ｂの下にある半導体チップのバンプ（図示せず）に接続される。

このように、１つの第１インダクタ部分３３０ａおよび１つの第２インダクタ部分３３０ｂは、第１ＴＳＶ３４０ａおよび第２バンプ３５０ｂを介して電気的に接続され、３次元の略螺旋形状を有する１回巻きコイルとなる。さらに、１つの第１半導体チップ３０ａおよび１つの第２半導体チップ３０ｂを１単位として、複数単位の半導体チップが積層されることにより、複数の第１インダクタ部分３３０ａおよび複数の第２インダクタ部分３３０ｂは、複数回に巻かれた３次元の略螺旋形状を有する１つのインダクタ素子となる。

尚、第１インダクタ部分３３０ａおよび第２インダクタ部分３３０ｂは、図８（Ａ）および図８（Ｂ）に示す略Ｕ字形に限られず、例えば、半円形状、多角形の一部等であってもよい。また、第１インダクタ部分３３０ａおよび第２インダクタ部分３３０ｂは、７ｃ−７ｃ線を軸とした線対称の関係にあるが、第１および第２インダクタ部分３３０ａ，３３０ｂが連続して接続される限りにおいて、線対称の関係に限られない。また、Ｚ方向から見たときの、接続された第１インダクタ部分３３０ａおよび第２インダクタ部分３３０ｂの形状は、例えば、四角形、略円形、多角形等であってもよい。

また、図７Ａ〜図９に示すように、第１バンプ３５０ａは、第１端部３３１ａに設けられており、第２端部３３２ａには設けられていない。同様に、第２バンプ３５０ｂは、第３端部３３１ｂには設けられており、第４端部３３２ｂには設けられていない。しかし、バンプ３５０は、それぞれ第２端部３３２ａおよび第４端部３３２ｂに設けられてもよい。あるいは、バンプ３５０は、第１〜第４端部３３１ａ，３３１ｂ，３３２ａ，３３２ｂの全てに設けられてもよい。この場合、第１半導体チップ３０ａおよび第２半導体チップ３０ｂにおいて、バンプ３５０の作製に用いるマスクパターンを同一にすることができる。従って、半導体装置１の製造工程がより単純になる。

このように、第２実施形態において第１および第２半導体チップ３０ａ、３０ｂが積層されると、第２端部３３２ａおよび第３端部３３１ｂは第１ＴＳＶ３４０ａを介して接続され、第４端部３３２ｂは第２ＴＳＶ３４０ｂと接続される。Ｚ方向から見たときに、第１端部３３１ａおよび第４端部３３２ｂは重複し、かつ、第１ＴＳＶ３４０ａにより接続された第１および第２インダクタ部分３３０ａ，３３０ｂの配線は略環形状を有する。第１および第２半導体チップ３０ａ，３０ｂを交互に積層すると、第１および第２インダクタ部分３３０ａ，３３０ｂ、第１および第２ＴＳＶ３４０ａ，３４０ｂ、第２バンプ３５０ｂを単位とするインダクタ構造が図９に示すように略螺旋状に連続的に接続される。これにより、複数のインダクタ部分３３０は、略螺旋状の長い１つのインダクタ素子となる。これにより、第２実施形態による半導体装置１は、第１実施形態による半導体装置１と同様の効果を得ることができる。

（変形例）
図１０Ａ〜図１０Ｃは、第２実施形態の変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態による半導体装置１との違いは、インダクタ部分３３０の構成である。従って、他の構成については、その詳細な説明を省略する。

第２実施形態の第１インダクタ部分３３０ａは第１半導体基板３１０ａの第１面Ｆ１または第２面Ｆ２の片面に設けられている。第２インダクタ部分３３０ｂは第２半導体基板３１０ｂの第３面Ｆ３または第４面Ｆ４の片面に設けられている。しかし、本変形例の第１インダクタ部分３３０ａ＿１，３３０ａ＿２は第１半導体チップ３０ａの第１面Ｆ１および第２面Ｆ２の両面にそれぞれ設けられている。同様に、第２インダクタ部分３３０ｂ＿１，３３０ｂ＿２は第２半導体チップ３０ｂの第３面Ｆ３および第４面Ｆ４の両面にそれぞれ設けられている。さらに、Ｚ方向に隣接する第１および第２半導体チップ３０ａ，３０ｂにおいて向き合うように設けられたインダクタ部分３３０ａ＿２，３３０ｂ＿１は、熱圧着により接合され、１つのインダクタ部分３３０となる。従って、インダクタ素子の構成自体は、図９に示す構成と同じになる。しかし、圧着されたインダクタ部分３３０（例えば、３３０ａ＿２，３３０ｂ＿１）は、Ｚ方向に切断したときの断面積が第２実施形態のそれと比べて大きくなる。従って、本変形例のインダクタ素子のアンテナ性能は、第２実施形態のそれよりも向上する。

図１１（Ａ）〜図１１（Ｄ）は、第２実施形態の変形例による半導体素子３２０を被覆する絶縁膜上の構成を示す平面図である。図１１（Ａ）は、第１半導体チップ３０ａの第１面Ｆ１における構成を示す。図１１（Ｂ）は、第１半導体チップ３０ａの第２面Ｆ２側にある構成を第１面Ｆ１側から見た図を示す。図１１（Ｃ）は、第２半導体チップ３０ｂの第３面Ｆ３における構成を示す。図１１（Ｄ）は、第２半導体チップ３０ｂの第４面Ｆ４側にある構成を第３面Ｆ３側から見た図を示す。

図１１（Ａ）および図１１（Ｂ）は、ともに第１半導体チップ３０ａを第１面Ｆ１から見た図であり、図１１（Ｂ）の第１インダクタ部分３３０ａ＿２は透視図として破線で示されている。図１１（Ｂ）の第１インダクタ部分３３０ａ＿２は、第１面Ｆ１から見ると、図１１（Ｃ）の第２インダクタ部分３３０ｂ＿１とほぼ同じ位置（ほぼ重複する位置）に設けられている。

図１１（Ｃ）および図１１（Ｄ）も、図１１（Ａ）と図１１（Ｂ）と同様の関係にある。従って、図１１（Ｃ）および図１１（Ｄ）は、ともに第２半導体チップ３０ｂを第３面Ｆ３から見た図であり、図１１（Ｄ）の第２インダクタ部分３３０ｂ＿２は透視図として破線で示されている。図１１（Ｄ）の第２インダクタ部分３３０ｂ＿２は、第３面Ｆ３から見ると、図１１（Ａ）の第１インダクタ部分３３０ａ＿１とほぼ同じ位置（ほぼ重複する位置）に設けられている。

図１１（Ａ）の第１ＴＳＶ３４０ａおよび第１バンプ３５０ａは、図８（Ａ）に示すそれらと同様の構成でよい。図１１（Ｂ）の第２ＴＳＶ３４０ｂおよび第２バンプ３５０ｂは、図８（Ｂ）に示すそれらと同様の構成でよい。

ここで、インダクタ部分３３０ａ＿１，３３０ｂ＿２は、Ｚ方向から見たときに互いにほぼ重複する。インダクタ部分３３０ａ＿２，３３０ｂ＿１も、Ｚ方向から見たときに互いにほぼ重複する。従って、第１および第２半導体チップ３０ａ，３０ｂを交互に積層したときに、例えば、図１０Ａおよび図１０Ｂの第１半導体チップ３０ａの第１面Ｆ１にある第１インダクタ部分３３０ａ＿１は、第１面Ｆ１に対向する半導体チップ３０の面にあるインダクタ部分と接合される。第１半導体チップ３０ａの第２面Ｆ２にある第１インダクタ部分３３０ａ＿２は、その下にある第２半導体チップ３０ｂの第３面Ｆ３にある第２インダクタ部分３３０ｂ＿１と接合される。第２半導体チップ３０ｂの第４面Ｆ４にある第２インダクタ部分３３０ｂ＿２は、第４面Ｆ４に対向する他の半導体チップ３０の面にあるインダクタ部分と接合される。

複数の半導体チップ３０の対向面にあるインダクタ部分は、ほぼ同一の位置にほぼ同一の形状となるように設けられるので、図１０Ａおよび図１０Ｂに示すように、Ｚ方向に隣接する半導体チップ３０間において向き合うように設けられたインダクタ部分（例えば、３３０ａ＿２，３３０ｂ＿１）は、熱圧着により接合されたときに１つのインダクタ部分３３０となる。

さらに、複数のインダクタ部分３３０は、第２実施形態と同様に、ＴＳＶ３４０およびバンプ３５０を介して互いに電気的に接続され、１つのインダクタ素子を構成する。従って、本変形例による半導体装置１は、第２実施形態による半導体装置１と同様の効果を得ることができる。

また、本変形例によれば、向き合うインダクタ部分（例えば、３３０ａ＿２，３３０ｂ＿１）が熱圧着により接合され、１つのインダクタ部分３３０となるので、インダクタ部分３３０のＺ方向の断面積は、第２実施形態のインダクタ部分３３０の断面積よりも大きくなる。断面積が大きくなることにより、インダクタ部分３３０の内部電気抵抗が小さくなる。従って、インダクタ素子のアンテナ性能（例えば、Ｑ値）をさらに大きくすることができる。

（第３実施形態）
図１２Ａおよび図１２Ｂは、第３実施形態による半導体装置１の構成の一例を示す断面図である。図１３（Ａ）および図１３（Ｂ）は、それぞれ第１および第２半導体チップ３０ａ，３０ｂの構成の一例を示す平面図である。図１２Ａは、図１３（Ａ）および図１３（Ｂ）における１２ａ−１２ａ線に沿った断面に対応する。図１２Ｂは、図１３（Ａ）および図１３（Ｂ）における１２ｂ−１２ｂ線に沿った断面に対応する。

第２実施形態の第１インダクタ部分３３０ａおよび第２インダクタ部分３３０ｂは、それぞれ略Ｕ字形状を有する。しかし、第３実施形態の第１インダクタ部分３３０ａおよび第２インダクタ部分３３０ｂは、それぞれ略渦巻き形状を有する配線である。第３実施形態の第１インダクタ部分３３０ａおよび第２インダクタ部分３３０ｂは、２つの端部を有する配線である点では第２実施形態のそれらと同じである。

図１３（Ａ）に示す第１半導体チップ３０ａの第１インダクタ部分３３０ａは、略渦巻き形状を有し、第１端部３３１ａおよび第２端部３３２ａを備える配線である。第１インダクタ部分３３０ａの配線は、外側から内側に向かって第１方向（右巻き）の略渦形状を有する。

第１ＴＳＶ３４０ａおよび第１バンプ３５０ａは、図１３（Ａ）に示すように、それぞれ第２端部３３２ａおよび第１端部３３１ａと接続されている。第１ＴＳＶ３４０ａおよび第１バンプ３５０ａのその他の構成は、第２実施形態による半導体装置１の第１ＴＳＶ３４０ａおよび第１バンプ３５０ａと同様であるため、その詳細な説明を省略する。

図１３（Ｂ）に示す第２半導体チップ３０ｂの第２インダクタ部分３３０ｂは、略渦巻き形状を有し、第３端部３３１ｂおよび第４端部３３２ｂを備える配線である。第２インダクタ部分３３０ｂの配線は、第１インダクタ部分３３０ａとは逆に、内側から外側に向かって第１方向の渦形状を有する。

第２ＴＳＶ３４０ｂおよび第２バンプ３５０ｂは、図１３（Ｂ）に示すように、それぞれ第４端部３３２ｂおよび第３端部３３１ｂと接続されている。第２ＴＳＶ３４０ｂおよび第２バンプ３５０ｂの他の構成も、第２実施形態による半導体装置１の第２ＴＳＶ３４０ｂおよび第２バンプ３５０ｂと同様であるため、その詳細な説明を省略する。

また、第１および第２半導体チップ３０ａ，３０ｂの積層方向であるＺ方向から見たとき、第２端部３３２ａと第３端部３３１ｂとは重複し、第１端部３３１ａと第４端部３３２ｂとは重複する。そのため、第１インダクタ部分３３０ａおよび第２インダクタ部分３３０ｂにおいて、渦の回転軸（中心）である第２端部３３２ａおよび第３端部３３１ｂがほぼ同一位置にある。

第１および第２インダクタ部分３３０ａ，３３０ｂは略渦巻き状であるため、図１２Ａに示す断面では、第２半導体チップ３０ｂの第２インダクタ部分３３０ｂが直線的に現れており、第１半導体チップ３０ａの第１インダクタ部分３３０ａは現れていない。図１２Ｂに示す断面では、第１および第２インダクタ部分３３０ａ，３３０ｂは、ともに離散的に現れている。

このような第１および第２インダクタ部分３３０ａ，３３０ｂをそれぞれ有する第１および第２半導体チップ３０ａ，３０ｂを交互に積層することによって、図１４に示すように、略渦巻き状を有する第１および第２インダクタ部分３３０ａ，３３０ｂが略螺旋状に接続される。これにより、第１半導体チップ３０ａおよび第２半導体チップ３０ｂが一つの単位として交互に積層されたときに、図１４に示すように、インダクタ部分３３０、ＴＳＶ３４０およびバンプ３５０は、１つの略螺旋状のインダクタ素子を構成する。

図１４は、第３実施形態によるインダクタ部分３３０、ＴＳＶ３４０およびバンプ３５０の模式的な斜視図である。

第１端部３３１ａ〜第４端部３３２ｂ、ＴＳＶ３４０およびバンプ３５０のそれぞれの接続関係は、図９を参照して説明した接続関係と同様であるため、その詳細な説明を省略する。

このように、１つの第１インダクタ部分３３０ａおよび１つの第２インダクタ部分３３０ｂは、第１ＴＳＶ３４０ａおよび第２バンプ３５０ｂを介して電気的に接続され、３次元の略螺旋形状を有する複数回巻きコイルとなる。さらに、１つの第１半導体チップ３０ａおよび１つの第２半導体チップ３０ｂを１単位として、複数単位の半導体チップが積層されることにより、複数の第１インダクタ部分３３０ａおよび複数の第２インダクタ部分３３０ｂは、複数回に巻かれた３次元の略螺旋形状を有する１つのインダクタ素子となる。

また、１つの第１インダクタ部分３３０ａおよび１つの第２インダクタ部分３３０ｂは、ＴＳＶ３４０およびバンプ３５０を介して電気的に接続され、外側から内側への右巻きの渦と、該内側から外側への右巻きの渦とが連続的に接続した形状となる。これにより、図１４に示すように、第１インダクタ部分３３０ａは、第１端部３３１ａから内側へ向かって右巻きの略渦巻き状に延伸し、第２端部３３２ａにおいて第１ＴＳＶ３４０ａおよび第２３５０ｂを介して第２インダクタ部分３３０ｂの第３端部３３１ｂに接続する。そして、第２インダクタ部分３３０ｂの第３端部３３１ｂから外側に向かって右巻きの略渦巻き状に第４端部３３２ｂまで延伸している。

また、それぞれの渦の回転軸はほぼ同一であり、かつ、第１および第２半導体チップ３０ａ，３０ｂの積層方向であるＺ方向から見たとき、それぞれの渦の回転方向は等しい。さらに、第１半導体チップ３０ａおよび第２半導体チップ３０ｂを単位として複数の半導体チップ３０が積層されることにより、渦巻きが略螺旋状に接続された１つのインダクタ素子が得られる。

尚、第１インダクタ部分３３０ａおよび第２インダクタ部分３３０ｂの渦の巻数は、図１３（Ａ）および図１３（Ｂ）に示すものに限られない。例えば、渦の巻数を増やすことにより、Ｑ値を大きくすることができる。

また、第１インダクタ部分３３０ａおよび第２インダクタ部分３３０ｂの巻線の形状は、図１３（Ａ）および図１３（Ｂ）に示すものに限られない。例えば、第１インダクタ部分３３０ａおよび第２インダクタ部分３３０ｂは、円形、楕円形、多角形等を渦巻き状にした形状であってもよい。

このように、第３実施形態の第１インダクタ部分３３０ａの配線は、外側から内側に向かって第１方向の渦を有する。第２インダクタ部分３３０ｂの配線は、内側から外側に向かって第１方向の渦を有する。第２端部３３２ａおよび第３端部３３１ｂは第１ＴＳＶ３４０ａを介して接続され、第４端部３３２ｂは第２ＴＳＶ３４０ｂと接続される。第１および第２半導体チップ３０ａ，３０ｂの積層方向から見たときに、第１端部３３１ａおよび第４端部３３２ｂは重複する。これにより、第１および第２半導体チップ３０ａ，３０ｂを交互に積層すると、第１および第２インダクタ部分３３０ａ，３３０ｂ、第１および第２ＴＳＶ３４０ａ，３４０ｂ、第２バンプ３５０ｂを単位とするインダクタ構造が図１４に示すように螺旋状に連続的に接続される。これにより、第３実施形態による半導体装置１は、アンテナ性能（例えば、Ｑ値の高い）インダクタ素子を得ることができる。また、第３実施形態による半導体装置１は、第１および第２実施形態による半導体装置１と同様の効果を得ることができる。

（変形例）
変形例は、第３実施形態による半導体装置１に、第２実施形態の変形例を適用したものである。

図１５Ａおよび図１５Ｂは、第３実施形態の変形例による半導体装置１の構成の一例を示す断面図である。

図１６（Ａ）〜図１６（Ｄ）は、第３実施形態の変形例による第１および第２半導体チップ３０ａ，３０ｂの構成の一例を示す平面図である。図１６（Ａ）は、第１面Ｆ１における第１半導体チップ３０ａの構成を示す。図１６（Ｂ）は、第３面Ｆ３における第２半導体チップ３０ｂの構成を示す。図１６（Ｃ）は、第２面Ｆ２における第１半導体チップ３０ａの構成を示す。図１６（Ｄ）は、第４面Ｆ４における第２半導体チップ３０ｂの構成を示す。図１６（Ａ）〜図１６（Ｄ）は、第１および第２半導体チップ３０ａ，３０ｂの積層方向から見た図であり、それぞれ同じ方向から見た図である。尚、図１５Ａは、図１６（Ａ）〜図１６（Ｄ）における１５ａ−１５ａ線に沿った断面に対応する。また、図１５Ｂは、図１６（Ａ）〜図１６（Ｄ）における１５ｂ−１５ｂ線に沿った断面に対応する。

尚、第３実施形態の変形例による半導体装置１は、第３実施形態および第２実施形態の変形例の組み合わせであるため、第３実施形態および第２実施形態の変形例の説明から容易に理解できる。よって、変形例による半導体装置１の詳細な説明は省略する。本変形例は、第３実施形態および第２実施形態の変形例と同様の効果を得ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ 半導体装置、３０ａ 第１半導体チップ、３０ｂ 第２半導体チップ、３１０ａ 第１半導体基板、３１０ｂ 第２半導体基板、３２０ａ 第１半導体素子、３２０ｂ 第２半導体素子、３３０ａ 第１インダクタ部分、３３０ｂ 第２インダクタ部分、３４０ａ 第１ＴＳＶ、３４０ｂ 第２ＴＳＶ、３５０ａ 第１バンプ、３５０ｂ 第２バンプ、３３１ａ 第１端部、３３２ａ 第２端部、３３１ｂ 第３端部、３３２ｂ 第４端部、Ｆ１ 第１面、Ｆ２ 第２面、Ｆ３ 第３面、Ｆ４ 第４面

Claims (6)

1. 第１半導体基板の第１面上に設けられた第１半導体素子と、前記第１半導体基板の前記第１面または該第１面とは反対側にある第２面の上方に設けられた第１インダクタ部分と、前記第１面と前記第２面との間に設けられ前記第１半導体基板を貫通し前記第１インダクタ部分に接続された第１金属電極と、を有する第１半導体チップ、および、
   第２半導体基板の第３面上に設けられた第２半導体素子と、前記第２半導体基板の前記第３面または該第３面とは反対側にある第４面の上方に設けられた第２インダクタ部分と、前記第３面と前記第４面との間に設けられ前記第２半導体基板を貫通し前記第２インダクタ部分に接続された第２金属電極と、を有する第２半導体チップ、を備え、
   前記第１および第２半導体チップは積層され、
   前記第１および第２インダクタ部分は、１つのインダクタ素子として前記第１または第２金属電極を介して電気的に接続されている、半導体装置。
2. 前記第１および第２インダクタ部分は、それぞれ略環形状を有する、請求項１に記載の半導体装置。
3. 前記第１および第２半導体チップの積層方向から見たときに、前記第１インダクタ部分と前記第２インダクタ部分とは重複し、かつ、前記第１金属電極と前記第２金属電極とが重複する、請求項１または請求項２に記載の半導体装置。
4. 前記第１および第２半導体チップは、ほぼ同一構成の半導体チップである、請求項１から請求項３のいずれか一項に記載の半導体装置。
5. 前記第１インダクタ部分は、第１端部および第２端部を備える配線であり、
   前記第２インダクタ部分は、第３端部および第４端部を備える配線であり、
   前記第２および第３端部は前記第１金属電極を介して接続され、前記第４端部は前記第２金属電極と接続され、
   前記第１および第２半導体チップの積層方向から見たときに、前記第１端部および前記第４端部は重複し、かつ、前記第１または第２金属電極により接続された前記第１および第２インダクタ部分の配線は略環形状を有する、請求項１に記載の半導体装置。
6. 前記第１インダクタ部分は、第１端部および第２端部を備える配線であり、
   前記第２インダクタ部分は、第３端部および第４端部を備える配線であり、
   前記第１および第２インダクタ部分の配線は、それぞれ略渦巻き形状を有し、
   前記第２および第３端部は前記第１金属電極を介して接続され、前記第４端部は前記第２金属電極と接続され、
   前記第１および第２半導体チップの積層方向から見たときに、前記第１端部および前記第４端部は重複する、請求項１に記載の半導体装置。

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