JP2018142674A - 電子部品の製造方法 - Google Patents

Abstract

【課題】電子部品の電気特性および歩留りを向上させるのに有利な技術を提供する。【解決手段】電子部品の製造方法であって、導電部材を含む構造体を準備する工程と、前記構造体の上に、前記導電部材に電気的に接続された第１部分と、第２部分とを有するシードメタル層を形成する工程と、前記シードメタル層のうちの前記第２部分が第１部材で覆われた状態で、前記シードメタル層のうちの前記第１部分の上に、めっき層を形成する工程と、前記めっき層を介して前記第１部分の上に第２部材を形成する工程と、前記めっき層が前記第２部材で覆われた状態で、前記第２部分をエッチングする工程と、を有する。【選択図】図１

Description

本発明は、電子部品の製造方法に関する。

電子部品は、半導体基板および配線構造を含む構造体と、配線構造内の導電部材（導電パターン）に接続された電極とを備える（特許文献１参照）。この電極は、導電部材が露出するように構造体に開口を形成した後、その開口に金属部材を形成することによって得られる。電極を適切に形成するため、金属部材の下地層として、この開口にはシードメタル層が形成される。シードメタル層は、構造体の開口が形成された側の面（以下、開口形成面）に、例えばスパッタリングにより形成される。シードメタル層の不要な部分は、上記金属部材（めっき層）を形成した後、エッチングにより除去される。

特開２０１４−１８３１８５号公報

上記シードメタル層の不要な部分をエッチングにより除去する工程では、このエッチングによって金属部材が局所的に薄くなり又は除去され、その結果、電極が高抵抗化し又は断線することが考えられる。これらのことは、電子部品の電気特性の低下ないし歩留りの低下の原因となりうる。

本発明の目的は、電子部品の電気特性および歩留りを向上させるのに有利な技術を提供することにある。

本発明の一つの側面は電子部品の製造方法にかかり、前記電子部品の製造方法は、電子部品の製造方法であって、導電部材を含む構造体を準備する工程と、前記構造体の上に、前記導電部材に電気的に接続された第１部分と、第２部分とを有するシードメタル層を形成する工程と、前記シードメタル層のうちの前記第２部分が第１部材で覆われた状態で、前記シードメタル層のうちの前記第１部分の上に、めっき層を形成する工程と、前記めっき層を介して前記第１部分の上に第２部材を形成する工程と、前記めっき層が前記第２部材で覆われた状態で、前記第２部分をエッチングする工程と、を有することを特徴とする。

本発明によれば、電子部品の電気特性および歩留りを向上させることができる。

電子部品の構造の例を説明する図。 電子部品の製造方法の例を説明する図。 電子部品の製造方法の例を説明する図。 電子部品の構造の例を説明する図。 電子部品の製造方法の例を説明する図。 電子部品の製造方法の例を説明する図。

以下、添付図面を参照しながら本発明の好適な実施形態について説明する。なお、各図は、構造ないし構成を説明する目的で記載されたものに過ぎず、図示された各部材の寸法は必ずしも現実のものを反映するものではない。また、各図において、同一の部材または同一の構成要素には同一の参照番号を付しており、以下、重複する内容については説明を省略する。

（第１実施形態）
図１は、第１実施形態に係る電子部品１の構造を示す模式図である。なお、以下の説明では、上、下等の方向を示す表現を用いることがあるが、これらは２部材間の相対的位置を示すものである。

電子部品１は、本実施形態では半導体装置であり、構造体１０と、構造体１０の上面ＳＵに接着層１３で固定されたガラス基板１４と、構造体１０の底面ＳＢ側に設けられた電極２０とを備える。構造体１０は、基板１１と、基板１１上に配された配線構造１２とを備える。基板１１は、半導体基板１１０と、素子１１１とを含む。半導体基板１１０は、本実施形態では、シリコン基板であるが、ガリウム砒素等、他の半導体で構成された基板でもよい。素子１１１は、半導体基板１１０に設けられ、ここでは素子１１１として単一のＭＯＳトランジスタを図示するが、他の受動素子および能動素子も含む複数の素子１１１が半導体基板１１０に設けられる。

ＭＯＳトランジスタである素子１１１は、ウエル領域１１１ＷＬと、ゲート電極１１１ＧＴとを含む。ウエル領域１１１ＷＬは、ドレイン領域、ソース領域およびチャネル領域（いずれも不図示）を含む。ゲート電極１１１ＧＴは、ウエル領域１１１ＷＬの上方にゲート絶縁膜（不図示）を介して配される。素子１１１は、半導体基板１１０上に設けられた素子分離部１１２により、他の素子から電気的に分離される。本実施形態では、素子分離部１１２には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が用いられるが、他の構造が採用されてもよい。

配線構造１２は、絶縁部材１２０と、配線部１２１とを含む。絶縁部材１２０は、酸化シリコン、窒化シリコン、酸窒化シリコン等の絶縁層が積層されて成る。配線部１２１は、絶縁部材１２０に内包され、本実施形態では、導電部材１２１１、１２１２、１２１３及び１２１４を含む。導電部材１２１１は、ゲート電極１１１ＧＴに、コンタクトプラグＣＴ１により電気的に接続される。導電部材１２１２及び１２１３は、それぞれ、ウエル領域１１１ＷＬの上記ドレイン領域およびソース領域に、コンタクトプラグＣＴ１及びＣＴ２により電気的に接続される。なお、本実施形態では、配線構造１２の配線層数は１であるが、配線構造１２は、配線層数が２以上の多層配線構造であってもよい。

電極２０は、構造体１０の底面ＳＢ側に設けられた開口ＯＰに配され、導電部材１２１４に電気的に接続される。構造体１０の底面ＳＢおよび開口ＯＰの側面には絶縁性の保護膜１５が設けられており、これにより、電極２０は半導体基板１１０から電気的に分離される。詳細については後述とするが、本実施形態では、電極２０は、バリアメタル層２０１、シードメタル層２０２Ａ、めっき層２０３および保護膜２０４Ａを含む。

以下、図２（Ａ）〜３（Ｎ）を参照しながら電子部品１の製造方法を説明する。電子部品１は、公知の半導体製造プロセスを用いて製造可能である。電子部品１の構造および製造方法は、例えば、パッケージング技術の１つであるウエハレベルチップサイズパッケージ（ＷＬＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ））に適用可能である。具体的には、半導体ウエハとガラス基板とを張り合わせた後、ウエハのガラス基板とは反対側の面に電極（外部接続用電極）を形成し、その後、ダイシングによりダイを取得する。このダイは、他の基板（プリント配線基板、チップ等）に実装され、ダイ上の電極は該他の基板に電気的に接続される。

図２（Ａ）の工程では、基板１１を準備する。基板１１は、公知の半導体製造プロセスを用いて、半導体基板１１０上に素子１１１を形成することで得られうる。その後、図２（Ｂ）の工程では、基板１１の上に配線構造１２を形成し、構造体１０を取得する。配線構造１２の絶縁部材１２０として、本実施形態では、準常圧ＣＶＤ（ＳＡＣＶＤ（Ｓｕｂ−ａｔｍｏｓｐｈｅｒｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によりＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜が形成される。また、配線構造１２の配線部１２１において、本実施形態では、導電部材１２１１〜１２１４には、Ａｌ（アルミニウム）が用いられ、また、コンタクトプラグＣＴ１〜ＣＴ３には、Ｗ（タングステン）が用いられる。

他の実施形態として、配線部１２１の形成においてデュアルダマシン法が用いられてもよい。この場合、例えば、導電部材１２１１とコンタクトプラグＣＴ１とは一体に形成される（導電部材１２１２およびコンタクトプラグＣＴ２、並びに、導電部材１２１３およびコンタクトプラグＣＴ３についても同様である。）。

なお、本実施形態では配線構造１２の配線層数は１であるが、配線構造１２が多層配線構造の場合、例えば、層間絶縁層の形成と配線層の形成とを交互に繰り返すことで配線構造１２が得られる。

図２（Ｃ）の工程では、構造体１０の上面ＳＵの上に接着層１３を介してガラス基板１４を配置する。本実施形態では、ガラス基板１４として厚さ０．５ｍｍの石英ガラスの板材を用いるが、所望の強度を有する他の板材が用いられてもよい。その後、図２（Ｄ）の工程では、半導体基板１１０の裏面側に対してバックグラインド処理を行って、半導体基板１１０を薄くする。本実施形態では、半導体基板１１０を、厚さ０．２ｍｍ程度まで薄くした。なお、ガラス基板１４は、図２（Ｄ）の工程において半導体基板１１０に十分な強度を付与可能に構成されていればよい。

図２（Ｅ）の工程では、構造体１０の底面ＳＢに開口ＯＰを形成する。開口ＯＰは、配線構造１２の導電部材１２１４が露出するように形成される。この工程は、底面ＳＢにレジストパターン９１を形成し、レジストパターン９１を用いてエッチングを行うことにより為される。このエッチングは、ディープＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、いわゆるボッシュプロセスに従うドライエッチングにより為され、開口ＯＰは垂直方向に（底面ＳＢと直交する方向に）延設される。このドライエッチングとして、本実施形態では、ＣＦ_４、Ｃ_４Ｆ_８、Ｏ_２およびＡｒの混合ガスを用いて容量結合型ＲＩＥを行った。

図２（Ｆ）の工程では、構造体１０の底面ＳＢおよび開口ＯＰの側面に、絶縁性の保護膜１５を形成する。この工程は、底面ＳＢおよび開口ＯＰ内にプラズマＣＶＤにより保護膜１５を形成した後、導電部材１２１４が露出するようにドライエッチングを行うことにより為される。このドライエッチングとして、本実施形態では、ＣＦ_４、Ｃ_４Ｆ_８、Ｏ_２およびＡｒの混合ガスを用いて容量結合型ＲＩＥを行った。本実施形態では、保護膜１５は、膜厚１．５μｍの酸化シリコンの膜であるが、他の実施形態として、窒化シリコン等の他の絶縁材料が用いられてもよい。

図２（Ｇ）の工程では、構造体１０の底面ＳＢおよび開口ＯＰの内壁を覆うように、バリアメタル層２０１を形成する。より具体的には、バリアメタル層２０１は、構造体１０の底面ＳＢおよび開口ＯＰの側面を、保護膜１５を介して覆い、且つ、開口ＯＰの底面（導電部材１２１４の露出面）を覆うように、形成される。バリアメタル層２０１は、開口ＯＰ内で導電部材１２１４と接触する。この工程は、スパッタリング法により為され、バリアメタル層２０１には、Ｔｉ（チタン）が用いられる。なお、以下の説明において、「覆う」とは、或る部材を直接的に覆う場合の他、或る部材を間接的に覆う場合（具体的には、或る部材を他の部材を介して覆う場合）をも含み、所定領域にわたって比較的近接した位置関係となる態様を包含する。

図３（Ｈ）の工程では、構造体１０の底面ＳＢおよび開口ＯＰの内壁を覆うように、シードメタル層２０２を形成する。本実施形態では、この工程は、スパッタリング法により為され、シードメタル層２０２には、Ｃｕ（銅）が用いられる。

図３（Ｉ）の工程では、シードメタル層２０２上に、開口ＯＰおよびその周辺部（近傍）が露出するようにレジストパターン９２（第１部材）を形成する。ここで、後述の説明のため、シードメタル層２０２のうち、レジストパターン９２により露出された部分を「２０２Ａ」と示す。また、シードメタル層２０２のうち、レジストパターン９２で覆われた部分を「２０２Ｂ」と示す。即ち、底面ＳＢに対する平面視において、シードメタル層２０２Ａは、開口ＯＰおよびその周辺部と重なる部分であり（第１部分）、シードメタル層２０２Ｂは、その部分よりも外側の部分である（第２部分）。

図３（Ｊ）の工程では、シードメタル層２０２Ａにめっき層２０３を形成する。本実施形態では、めっき層２０３にはＣｕが用いられる。この工程は湿式めっき法により為され、本実施形態では、めっき層２０３は、電解めっき法により形成される。電解めっき法では、図３（Ｉ）の工程で得られた構造を溶液に浸した状態でシードメタル層２０２Ａを通電させることでめっき層２０３を形成する。この溶液は、めっき層２０３の材料となる金属イオン（本実施形態では、Ｃｕ^２＋（銅イオン））を含む水溶液である。本実施形態では、めっき層２０３は、開口ＯＰの側面および底面（導電部材１２１４側の面）を覆いながら開口ＯＰ内に空間を残すように形成される。

ここで、シードメタル層２０２Ａは開口ＯＰに伴う段差（凹形状）を有するため、図３（Ｊ）の工程では、この段差の形状に起因して、溶液中において電解集中が生じる領域と電解緩和が生じる領域とが発生しうる。その結果、溶液中において、電流の流れやすい領域と電流の流れにくい領域とが生じ、めっき層２０３が均一の膜厚で形成されない場合がある。めっき層２０３は、図３（Ｊ）から分かるように、開口ＯＰの側面を覆う部分が、それ以外の部分（導電部材１２１４および構造体１０の底面ＳＢを覆う部分）よりも薄くなる、ように形成される。即ち、めっき層２０３のうち、底面ＳＢと直交する方向に延在する部分は、底面ＳＢと平行な方向に延在する部分よりも薄く（膜厚が小さく）なりやすい。これに伴う影響については後述とする。

なお、めっき層２０３は、無電解めっき法により形成されてもよいが、その場合においても、めっき層２０３形成面の形状（開口ＯＰ等による段差）に起因して不均一の膜厚になる可能性がある。このことは、乾式めっき法を用いる場合においても同様である。

図３（Ｋ）の工程でレジストパターン９２を除去した後、図３（Ｌ）の工程では、めっき層２０３およびシードメタル層２０２Ｂを覆うように、膜部材２０４を形成する。本実施形態では、膜部材２０４にはＴｉ（バリアメタル層２０１と同一材料）が用いられるが、他の導電性の材料が用いられてもよい。この工程は、スパッタリング法等の堆積法により為されればよい。

図３（Ｍ）の工程では、ウェットエッチングにより膜部材２０４のエッチバックを行い、めっき層２０３およびシードメタル層２０２Ｂの水平面（底面ＳＢと平行な面）を露出させる。これと共に、開口ＯＰ内及び開口ＯＰ外において、めっき層２０３の垂直面（底面ＳＢと直交する方向の面）には保護膜２０４Ａ及び２０４Ｂがそれぞれ残存する。即ち、この工程によって、保護膜２０４Ａが、開口ＯＰ内において、めっき層２０３の垂直面を覆うように形成され（第２部材）、保護膜２０４Ｂが、開口ＯＰ外において、めっき層２０３の垂直面を覆うように形成される。

図３（Ｎ）の工程では、シードメタル層２０２Ｂと、バリアメタル層２０１のうちシードメタル層２０２Ｂで覆われた一部と、を除去し、保護膜１５を露出させる。この工程は、ウェットエッチングにより為される。めっき層２０３のうち底面ＳＢと平行な方向に延在している部分の膜厚は比較的大きい。そのため、この工程のエッチングは、シードメタル層２０２Ｂのエッチングレートがバリアメタル層２０１および保護膜２０４Ａのエッチングレートに対して大きくなる条件の下で為されてもよい。本実施形態では、膜部材２０４とバリアメタル層２０１とは同一材料であるため、バリアメタル層２０１の上記一部を除去する際、保護膜２０４Ｂも除去されうるが、他の実施形態として、保護膜２０４Ｂは残存してもよい。更に他の実施形態として、膜部材２０４およびバリアメタル層２０１に、原子番号が同じ金属元素を含む材料が用いられてもよく、この場合においても同様である。

以上により、電極２０の形成が完了する。この電極２０は、基板１１を貫通するように垂直方向に延設されることから、貫通電極（ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ））等とも称されうる。

なお、図３（Ｍ）の工程では、膜部材２０４のうち開口ＯＰの底面を覆う部分（導電部材１２１４に近接する部分）が除去されるが、この部分は、図３（Ｎ）の工程において、めっき層２０３の開口ＯＰ内の薄膜化をより効果的に抑制するため、残存してもよい。このことは、図３（Ｍ）の工程における膜部材２０４のエッチバックを、膜部材２０４を開口ＯＰおよびその周辺部にわたってレジストパターンで覆った状態で行うことによって実現可能である。

以上のような手順により、図１を参照しながら述べた電子部品１の構造が得られる。電子部品１の製造方法は、上述の例に限られるものではなく、各工程の間には、熱処理、洗浄処理等、必要な工程が追加的に実施されてもよいし、及び／又は、一部の工程は省略されてもよい。また、以上において例示された各部材の材料は、同機能を実現可能な他の材料に代替されてもよい。

その後、上記構造に、ソルダーレジストの塗布、はんだボールの設置、ダイシング等の各工程が為され、これにより、ダイが得られる。このダイは、プリント回路基板等の他の基板に実装され、電極２０は、はんだボールを介して該他の基板に電気的に接続される。

ここで、図３（Ｊ）の工程では、前述のとおり、シードメタル層２０２Ａは開口ＯＰに伴う段差を有するため、めっき層２０３が均一の膜厚で形成されない場合がある。めっき層２０３のうち、開口ＯＰの側面を覆う部分は、それ以外の部分（導電部材１２１４および構造体１０の底面ＳＢを覆う部分）よりも薄くなりやすい。上述の例では、めっき層２０３のうち、底面ＳＢと直交する方向に延在する部分は、底面ＳＢと平行な方向に延在する部分よりも薄い（膜厚が小さい）。そのため、その後の工程、本実施形態ではシードメタル層２０２Ｂ等のエッチングを行う工程において、めっき層２０３における膜厚が比較的小さい部分が更に薄膜化し又は除去されてしまう可能性がある。これらのことは、電極２０の高抵抗化、又は、電極２０の断線をもたらし、電子部品１の電気特性の低下、又は、歩留りの低下の原因となりうる。

本実施形態によれば、図３（Ｍ）の工程で、めっき層２０３を覆うように保護膜２０４Ａを形成する。保護膜２０４Ａは、本実施形態では、めっき層２０３における膜厚が比較的小さい部分を覆うが、めっき層２０３の露出面の全てを覆ってもよい。その後の図３（Ｎ）の工程では、めっき層２０３が保護膜２０４Ａで覆われた状態で、シードメタル層２０２Ｂと、バリアメタル層２０１のうちシードメタル層２０２Ｂに覆われた部分とのエッチングが為される。そのため、めっき層２０３に対する該エッチングによる影響を抑制することができ、めっき層２０３における膜厚が比較的小さい部分が更に薄くなり、或いは、この部分が除去されて電極２０が断線してしまうといった事態を防ぐことができる。よって、本実施形態によれば、電子部品１の電気特性の向上および歩留りの向上に有利である。

また、本実施形態によれば、膜部材２０４に導電性の材料を用いるため、その一部（本実施形態では、保護膜２０４Ａ）が開口ＯＰ内に残存することによって電極２０の不測の短絡を防ぐことも可能である。

また、本実施形態によれば、めっき層２０３が、開口ＯＰ内に空間を残すように形成された場合でも、上記エッチングの際のめっき層２０３の薄膜化、又は、それに伴う電極２０の断線を防ぐことが可能である。そのため、本実施形態によれば、電極２０の形成面の多様な形状において、電子部品１の電気特性の向上および歩留りの向上に有利である。

また、本実施形態では、保護膜２０４Ａは、めっき層２０３のうち開口ＯＰの側面を覆っている部分を覆う。この部分は、前述のとおり、膜厚が比較的小さい部分であるため、本実施形態によれば、上記エッチングの際のめっき層２０３の薄膜化、又は、それに伴う電極２０の断線を効果的に防ぐことができる。

（第２実施形態）
第２実施形態は、主に、開口ＯＰがその側面において傾斜面を有する、という点で前述の第１実施形態と異なる。図４は、本実施形態に係る電子部品２の構造を示す模式図である。本実施形態では、開口ＯＰの側面は、開口ＯＰ内の浅い位置（底面ＳＢに近い方の側）において傾斜した部分Ｐ１と、開口ＯＰ内の深い位置（導電部材１２１４に近い方の側）において部分Ｐ１よりも傾斜角の小さい部分Ｐ２とを含む。傾斜角は、その面が、底面ＳＢに対して垂直な方向との間で形成する角度を指す。ここでは説明を容易にするため、部分Ｐ２は垂直面として図示され、以下において、部分Ｐ１および部分Ｐ２を、傾斜部分Ｐ１および垂直部分Ｐ２とそれぞれ表現する。本実施形態では、保護膜２０４Ａは垂直部分Ｐ２を覆うように配され、本実施形態によっても第１実施形態同様の効果が得られる。

図５（Ａ）〜６（Ｎ）は、電子部品２の製造方法を示す。図５（Ａ）〜５（Ｄ）の工程は、第１実施形態（図２（Ａ）〜２（Ｄ）の工程）同様であるので、ここでは説明を省略する。図５（Ｅ）の工程では、構造体１０の底面ＳＢに開口ＯＰを形成する。この工程は、底面ＳＢにレジストパターン９１を形成した後、レジストパターン９１を用いて２回のエッチングをそれぞれ互いに異なる条件で行うことにより為される。具体的には、まず、等方性ドライエッチングを行って傾斜部分Ｐ１を形成する。この等方性ドライエッチングとして、本実施形態では、ＳＦ_６、Ｃ_４Ｆ_８、Ｏ_２等の反応ガス環境下での誘導結合型ＲＩＥを行った。次に、異方性ドライエッチングを行って垂直部分Ｐ２を形成する。この異方性ドライエッチングとして、本実施形態では、第１実施形態（図２（Ｅ）の工程）同様のディープＲＩＥを行った。

図５（Ｆ）〜６（Ｉ）の工程は、第１実施形態（図２（Ｆ）〜３（Ｉ）の工程）同様の条件で為されればよい。図５（Ｆ）の工程では、構造体１０の底面ＳＢおよび開口ＯＰの側面に、絶縁性の保護膜１５を形成する。次に、図５（Ｇ）の工程では、構造体１０の底面ＳＢおよび開口ＯＰの内壁を覆うように、バリアメタル層２０１を形成する。その後、図６（Ｈ）の工程では、構造体１０の底面ＳＢおよび開口ＯＰの内壁を覆うように、シードメタル層２０２を形成する。更にその後、図６（Ｉ）の工程では、シードメタル層２０２上に、開口ＯＰおよびその周辺部が露出するようにレジストパターン９２を形成する。第１実施形態同様、シードメタル層２０２Ａは、シードメタル層２０２のうちレジストパターン９２により露出された部分を示し、シードメタル層２０２Ｂはそれ以外の部分を示す。

図６（Ｊ）の工程では、電解めっき法によりシードメタル層２０２Ａにめっき層２０３を形成する。ここで、シードメタル層２０２Ａは開口ＯＰに伴う段差を有するため、めっき層２０３が均一の膜厚で形成されない場合がある。即ち、第１実施形態でも述べたとおり、めっき層２０３のうち、底面ＳＢと直交する方向に延在する部分は、それ以外の部分よりも薄く（膜厚が小さく）なりやすい。

図６（Ｋ）の工程でレジストパターン９２を除去した後、図６（Ｌ）の工程では、めっき層２０３およびシードメタル層２０２Ｂを覆うように、膜部材２０４を形成する。次に、図６（Ｍ）の工程では、ウェットエッチングにより膜部材２０４のエッチバックを行い、めっき層２０３の水平面および傾斜面、並びに、シードメタル層２０２Ｂの水平面を露出させる。これと共に、開口ＯＰ内及び開口ＯＰ外において、めっき層２０３の垂直面には保護膜２０４Ａ及び２０４Ｂがそれぞれ残存する。保護膜２０４Ａは、開口ＯＰ内において垂直部分Ｐ２を覆い、保護膜２０４Ｂは、開口ＯＰ外においてめっき層２０３の垂直面を覆う。

図６（Ｎ）の工程は、第１実施形態（図３（Ｎ）の工程）同様の条件で為されればよい。この工程により、シードメタル層２０２Ｂと、バリアメタル層２０１のうちシードメタル層２０２Ｂで覆われた一部と、を除去し、保護膜１５を露出させる。以上により、電極２０の形成が完了する。

本実施形態によれば、開口ＯＰの側面は、開口ＯＰ内の浅い位置において傾斜部分Ｐ１を有しており、即ち、開口ＯＰは入口近傍において広めに開放されている。そのため、図５（Ｆ）の工程以降、例えば図５（Ｇ）、６（Ｈ）、６（Ｊ）及び６（Ｌ）の工程では、開口ＯＰ内に金属材料を適切に埋め込み可能となる。よって、本実施形態によれば、電極２０をより適切に形成することが可能となり、電子部品２の製造面において有利である。

このような態様においても、第１実施形態同様に、開口ＯＰに伴うシードメタル層２０２Ａの段差に起因して、めっき層２０３は不均一な膜厚で形成されうる。そのため、その後の工程、本実施形態ではシードメタル層２０２Ｂ等のエッチングを行う工程において、めっき層２０３における膜厚が比較的小さい部分が更に薄膜化し又は除去されてしまう可能性がある。

これに対し、本実施形態では、図６（Ｍ）の工程で、めっき層２０３を覆うように保護膜２０４Ａを形成する。保護膜２０４Ａは、本実施形態では、めっき層２０３における膜厚が比較的小さい部分（垂直部分Ｐ２に対応する部分）を覆うが、めっき層２０３の露出面の全てを覆ってもよい。その後の図６（Ｎ）の工程では、めっき層２０３が保護膜２０４Ａで覆われた状態で、シードメタル層２０２Ｂと、バリアメタル層２０１のうちシードメタル層２０２Ｂに覆われた部分とのエッチングが為される。そのため、めっき層２０３に対する該エッチングによる影響を抑制することができ、めっき層２０３における膜厚が比較的小さい部分が更に薄くなり、或いは、この部分が除去されて電極２０が断線してしまうといった事態を防ぐことができる。よって、本実施形態によれば、電極２０の適切な形成を可能にすると共に、電子部品２の電気特性の向上および歩留りの向上に有利である。

（その他）
以上、いくつかの好適な態様を例示したが、本発明はこれらの例に限られるものではなく、本発明の趣旨を逸脱しない範囲で、その一部が変更されてもよい。上述の実施形態では、電子部品１等として半導体装置を例示したが、実施形態の内容は、配線基板や半導体チップを収容する容器（パッケージ）にも適用可能である。また、本明細書に記載された個々の用語は、本発明を説明する目的で用いられたものに過ぎず、本発明は、その用語の厳密な意味に限定されるものでないことは言うまでもなく、その均等物をも含みうる。

１：電子部品、１０：構造体、ＳＢ：底面（第１面）、１２１４：導電部材、２０：電極、ＯＰ：開口、２０２（２０２Ａ、２０２Ｂ）：シードメタル層、２０３：めっき層、２０４Ａ：保護膜。

Claims (17)

1. 電子部品の製造方法であって、
   導電部材を含む構造体を準備する工程と、
   前記構造体の上に、前記導電部材に電気的に接続された第１部分と、第２部分とを有するシードメタル層を形成する工程と、
   前記シードメタル層のうちの前記第２部分が第１部材で覆われた状態で、前記シードメタル層のうちの前記第１部分の上に、めっき層を形成する工程と、
   前記めっき層を介して前記第１部分の上に第２部材を形成する工程と、
   前記めっき層が前記第２部材で覆われた状態で、前記第２部分をエッチングする工程と、を有する
   ことを特徴とする電子部品の製造方法。
2. 前記構造体は、前記導電部材を露出させる開口を有し、前記第１部分は前記開口の内壁および前記開口の周辺部を覆う
   ことを特徴とする請求項１に記載の電子部品の製造方法。
3. 前記めっき層を形成する工程では、前記めっき層は、前記開口の側面および底面を覆い、かつ、前記開口内に空間を残すように形成される
   ことを特徴とする請求項２に記載の電子部品の製造方法。
4. 前記第２部材を形成する工程では、前記第２部材は、前記めっき層のうち前記開口の側面を覆っている部分を覆うように形成される
   ことを特徴とする請求項３に記載の電子部品の製造方法。
5. 前記第２部材を形成する工程は、
   前記第２部材を含む膜を堆積法により前記めっき層上に形成する工程と、
   前記形成された膜の一部をエッチバックにより除去する工程と、
   を含む
   ことを特徴とする請求項４に記載の電子部品の製造方法。
6. 前記開口の側面は、前記開口内の浅い位置において傾斜した部分と、前記開口内の深い位置において前記傾斜した部分よりも傾斜角の小さい部分と、を含む
   ことを特徴とする請求項２から請求項５のいずれか１項に記載の電子部品の製造方法。
7. 前記第２部材は、前記傾斜した部分よりも、前記傾斜角の小さい部分の近くに形成される
   ことを特徴とする請求項６に記載の電子部品の製造方法。
8. 前記電子部品の製造方法は、前記開口を形成する工程の前に、前記構造体の前記シードメタル層の形成面とは反対側の面に板材を固定する工程を更に有する
   ことを特徴とする請求項２から請求項７のいずれか１項に記載の電子部品の製造方法。
9. 前記第２部材を形成する工程では、導電性の材料を用いて前記第２部材を形成する
   ことを特徴とする請求項１から請求項８のいずれか１項に記載の電子部品の製造方法。
10. 前記第１部材はレジストパターンであり、
    前記めっき層を形成する工程では、前記レジストパターンにより露出された前記第１部分に電解めっき法により金属を形成する
    ことを特徴とする請求項１から請求項９のいずれか１項に記載の電子部品の製造方法。
11. 前記シードメタル層を形成する工程の前に、バリアメタル層を、前記導電部材と接触するように形成する工程を更に有する
    ことを特徴とする請求項１から請求項１０のいずれか１項に記載の電子部品の製造方法。
12. 前記第２部材および前記バリアメタル層は、原子番号が同じである金属元素を含む
    ことを特徴とする請求項１１に記載の電子部品の製造方法。
13. 前記第２部分をエッチングする工程では、前記シードメタル層の前記第２部分をエッチングした後に、前記バリアメタル層のうち前記第２部分で覆われていた部分をエッチングする
    ことを特徴とする請求項１２に記載の電子部品の製造方法。
14. 前記シードメタル層の前記第２部分の前記エッチングを、前記バリアメタル層および前記第２部材に対する前記シードメタル層のエッチングレートが大きくなる条件で行う
    ことを特徴とする請求項１３に記載の電子部品の製造方法。
15. 前記構造体は、
    複数の素子が形成された基板と、
    前記基板の上に配された、絶縁層および配線層を含む配線構造と、
    を備え、
    前記導電部材は前記配線層の一部である
    ことを特徴とする請求項１から請求項１４のいずれか１項に記載の電子部品の製造方法。
16. 前記構造体は、前記導電部材を露出させる開口を有し、前記第１部分は前記開口の内壁および前記開口の周辺部を覆い、
    前記開口は、前記基板の底面側から前記基板を貫通するように設けられる
    ことを特徴とする請求項１５に記載の電子部品の製造方法。
17. 前記第２部分をエッチングする工程の後に、前記構造体をダイシングする工程と、
    前記ダイシングされた構造体を他の基板に対して前記電極により電気的に接続する工程と、を更に有する
    ことを特徴とする請求項１から請求項１６のいずれか１項に記載の電子部品の製造方法。

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