JP2018022116A - 表示装置 - Google Patents

Abstract

【課題】表示領域が非矩形状の表示装置において、額縁を狭くすること。【解決手段】表示装置は、非矩形状の表示領域内に、第１方向と第２方向とに沿って配置された、複数の画素と、前記第１方向に沿う第１画素群に接続し前記第１方向に沿う走査線と、前記第１方向に沿う第２画素群に接続し前記第１方向に沿う第１配線と、前記第２方向に沿う第２配線とを含む交差走査線と、前記第２方向に沿う第３画素群に接続し前記第２方向に沿うデータ線と、前記表示領域の外周辺部において、前記走査線と対向する第１辺部に配置され、前記走査線に走査信号を出力し更に前記交差走査線の第２配線を介して前記第１配線に走査信号を出力する走査回路群と、前記外周辺部において前記１辺部と対向する第２辺部に配置され、前記走査信号が入力される画素の発光輝度に応じたデータ信号を前記データ線に出力するデータ信号回路群とを備える。【選択図】図１

Description

本開示は、表示装置に関する。

近年、表示領域が円形といった非矩形の表示装置が製品化されている（特許文献１）。表示領域が非矩形の表示装置では、デマルチプレクサ（ＤｅＭＵＸ）を使用した部分ドライバ内蔵型が主流となっている。部分ドライバ内蔵型では、ＤｅＭＵＸ回路と走査ドライバ回路とを、表示装置を構成する表示パネルの外周部に配置する。

特開２００８−２９２９９５号公報

表示領域が非矩形の表示装置では、ＤｅＭＵＸ回路と走査ドライバ回路とが外周部の一部領域に集中する場合がある。なお、この一部領域は、表示領域の外周部において、ドライバICが配置される側の領域である。その結果、かかる領域に対応する額縁が広くなる。一方、額縁を狭くして表示領域を相対的に広くすることが好ましい。
本開示の一側面は、表示領域が非矩形状の表示装置において、額縁を狭くすることを目的とする。

本開示の一側面の表示装置は、非矩形状の表示領域内に、第１方向と第２方向とに沿って配置された、複数の画素と、前記第１方向に沿う第１画素群に接続し前記第１方向に沿う走査線と、前記第１方向に沿う第２画素群に接続し前記第１方向に沿う第１配線と、前記第２方向に沿う第２配線とを含む交差走査線と、前記第２方向に沿う第３画素群に接続し前記第２方向に沿うデータ線と、前記表示領域の外周辺部において、前記走査線と対向する第１辺部に配置され、前記走査線に走査信号を出力し更に前記交差走査線の第２配線を介して前記第１配線に走査信号を出力する走査回路群と、前記外周辺部において前記１辺部と対向する第２辺部に配置され、前記走査信号が入力される画素の発光輝度に応じたデータ信号を前記データ線に出力するデータ信号回路群とを備える。

本開示の一側面によれば、表示領域が非矩形状の表示装置において、額縁を狭くすることが可能となる。

表示装置の外観を示す平面図である。 方向及び象限の定義を示す説明図である。 走査線、データ線の配置例を示す平面図である。 図３の部分拡大図である。 走査線、データ線の配置例を分けて記載した平面図である。 データドライバブロックの構成例を示す回路ブロック図である。 画素に含まれる画素回路の一例を示す回路図である。 表示部の断面図の一例である。 表示部の断面図の一例である。 走査線の配置例を示す平面図である。 走査線の配置例を示す平面図である。 走査線の配置例を示す平面図である。 画素に含まれる画素回路の他の例を示す回路図である。

（実施の形態１）
以下、実施の形態について図面を参照して詳細に説明する。なお、明細書、特許請求の範囲における“第１”、“第２”等の序数は、要素間の関係を明確にするため、および要素間の混同を防ぐために付している。したがって、これらの序数は、要素を数的に限定しているものではない。

また、非矩形は、矩形（四角形）以外の形状を示す。非矩形には、三角形、五角形以上の多角形を含む。非矩形には、円形、楕円形、星形、ハート形、くさび形を含む。

以下の説明においては、表示領域が非矩形の一例として、表示領域が円形の表示装置について説明する。特に、発光素子として、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）を用いるＯＬＥＤ表示装置について説明する。

図１は表示装置１の外観を示す平面図である。表示装置１は基板１０、表示部１１、ドライバＩＣ１４を含む。基板１０はガラス基板等の透光性基板である。表示部１１は基板１０上に形成してある。表示部１１の外周縁部には、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）回路配置領域１２が設けてある。ＴＦＴ回路配置領域１２の外周縁部には、ガラスフリットシール部１３が設けてある。

図２は方向及び象限の定義を示す説明図である。以下の説明においては、表示装置１における２つの方向を定義する。また、表示部１１の表示領域Ｑに対して、４つの領域Ｑ１からＱ４を定義する。更にまた、ＴＦＴ回路配置領域１２に４つの領域を定義する。図２に示すように、表示部１１の表示領域と平行な平面において、直行する２つの軸を定義する。２つの軸をｘ軸とｙ軸とする。ｘ軸方向を第１方向とする。ｙ軸方向を第２方向とする。第１方向に沿うとは、第１方向に対して例えば平行であることを言う。第２方向に沿うとは、第２方向に対して例えば平行であることを言う。

図２に示すように、表示部１１に対して定義するよう象限は、２本の仮想線により４つの領域に分けられている。一方の仮想線は第１方向の線である。他方の仮想線は第２方向の線である。２本の仮想線は、表示部１１の中心で交差している。右上から反時計回りで、第１象限Ｑ１、第２象限Ｑ２、第３象限Ｑ３、第４象限Ｑ４とする。

図２に示すように、ＴＦＴ回路配置領域１２の外周辺部を４つの領域（実質３つ領域）に分ける。表示部１１の第１象限Ｑ１及び第２象限Ｑ２の外周辺部に位置するＴＦＴ回路配置領域１２の一部の領域を第１辺部Ａ１とする。表示部１１の第３象限Ｑ３及び第４象限Ｑ４の外周辺部に位置するＴＦＴ回路配置領域１２の一部の領域を第２辺部Ａ２とする。また、第１辺部Ａ１を、更に２つの領域に分ける。第１辺部Ａ１のうち、第２象限Ｑ２の外周辺部に位置する領域を第３辺部Ａ３とする。第１辺部Ａ１のうち、第１象限Ｑ１の外周辺部に位置する領域を第４辺部Ａ４とする。

図３は走査線、データ線の配置例を示す平面図である。図４は図３の部分拡大図である。図４は図３に示す領域４０を拡大したものである。図５は走査線、データ線の配置例を分けて記載した平面図である。図５Ａは走査線の配置例を示している。図５Ｂはデータ線の配置例を示している。図４に示すように、表示装置１の表示部１１は、ｘ軸方向とｙ軸方向とに沿って配列された複数の画素１１１を有する。複数の画素１１１は行列状に配列してある。画素１１１の行方向の配列数は、最大６ｍ個（ｍは２以上の整数）である。画素１１１の列方向の配列数は、最大２ｎ個（ｎは１以上の整数）である。上述の第１方向は行方向である。上述の第２方向は列方向である。なお、画素１１１の行方向の配列数は、最大６ｍ個、列方向の配列数は２ｎ個とした。しかし、これは一例であり、それに限らない。行方向の配列数の最大値が６の倍数でなくても良い。列方向の配列数も２の倍数でなくてもよい。

表示装置１のＴＦＴ回路配置領域１２には、２ｎ個の走査ドライバブロックＳ１からＳ２ｎが配置してある。２ｎ個の走査ドライバブロックＳ１からＳ２ｎは、第１象限Ｑ１及び第２象限Ｑ２の外周辺部である第１辺部Ａ１に配置してある。２ｎ個の走査ドライバブロックＳ１からＳ２ｎのうち、ｎ個の走査ドライバブロックＳ１からＳｎは、第２象限Ｑ２の外周辺部である第３辺部Ａ３に配置してある。残りのｎ個の走査ドライバブロックＳｎ＋１からＳ２ｎは、第１象限Ｑ１の外周辺部である第４辺部Ａ４に配置してある。走査ドライバブロックＳｎ＋１からＳ２ｎは、走査回路群の一例である。

ＴＦＴ回路配置領域１２には、ｍ個のデータドライバブロックＤＭ１からＤＭｍが配置してある。データドライバブロックＤＭ１からＤＭｍは、走査信号が入力される画素の発光輝度に応じたデータ信号をデータ線に出力するデータ信号回路群の一例である。ｍ個のデータドライバブロックＤＭ１からＤＭｍは、第３象限Ｑ３及び第４象限Ｑ４の外周辺部である第２辺部Ａ２に配置してある。データ線は第２方向に沿っている。データ線のそれぞれは、第２方向に沿う複数の画素（第３画素群）に接続している。

表示部１１には、第１方向に沿う走査線ＳＬ１からＳＬｎがｎ本配置してある。走査線ＳＬ１からＳＬｎは第２方向に向けで順次配置してある。走査線ＳＬ１からＳＬｎのうち、隣接する２本の走査線は、所定の間隔で配置されている。走査線ＳＬ１からＳＬｎは、それぞれ走査ドライバブロックＳ１からＳｎと接続している。走査ドライバブロックＳ１からＳｎそれぞれは、走査線ＳＬ１からＳＬｎそれぞれに走査信号を出力する。走査方向は、ＳＬ１、ＳＬ２、ＳＬ３、…、ＳＬ２ｎの順である。したがって、走査ドライバブロックＳ１、Ｓ２、Ｓ３、…、Ｓ２ｎの順に、走査信号を出力する。走査線ＳＬ１からＳＬｎのそれぞれは、第１方向に沿う複数の画素（第１画素群）と接続している。

表示部１１には、第１方向に沿う第１配線ＳＭｎ＋１からＳＭ２ｎがｎ本配置してある。第１配線ＳＭｎ＋１からＳＭ２ｎは第２方向に向けて順次配置してある。第１配線ＳＭｎ＋１からＳＭ２ｎの隣接する２本の第１配線は、所定の間隔で配置してある。第１配線ＳＭｎ＋１は走査線ＳＬｎの次に配置してある。第１配線ＳＭｎ＋１からＳＭ２ｎの中で、第１配線ＳＭｎ＋１が最も長い。第１配線ＳＭｎ＋２は、第１配線ＳＭｎ＋１よりも短い。第１配線ＳＭｎ＋３は、第１配線ＳＭｎ＋２よりも短い。第１配線ＳＭｎ＋１からＳＭ２ｎは第２方向に向かって、順次、短くなっている。そして、第１配線ＳＭ２ｎが最も短くなっている。第１配線ＳＭｎ＋１からＳＭ２ｎそれぞれは、第１方向に沿う複数の画素（第２画素群）と接続している。

表示部１１には、第２方向に沿う第２配線Ｓａｎ＋１からＳａ２ｎがｎ本配置してある。第２配線Ｓａｎ＋１からＳａ２ｎは第１方向に向けて、第２配線Ｓａ２ｎ、第２配線Ｓａ２ｎ−１、…、第２配線Ｓａｎ＋１のように、順次配置してある。第２配線Ｓａｎ＋１からＳａ２ｎの隣接する２本の第２配線は、所定の間隔で配置してある。第２配線Ｓａｎ＋１からＳａ２ｎの中で、第２配線Ｓａ２ｎが最も長い。第２配線Ｓａ２ｎ−１は第２配線Ｓａ２ｎよりも短い。第２配線Ｓａ２ｎ−２は第２配線Ｓａ２ｎ−１よりも短い。第２配線Ｓａ２ｎからＳａｎ＋１は第１の方向に向かって、順次、短くなっている。そして、第２配線Ｓａｎ＋１が最も短くなっている。

第１配線ＳＭｎ＋１からＳＭ２ｎは、接続部Ｖｎ＋１からＶ２ｎで、第２配線Ｓａｎ＋１からＳａ２ｎそれぞれと電気的に接続している。ここで、接続部Ｖｎ＋１により、接続された第１配線ＳＭｎ＋１、第２配線Ｓａｎ＋１を合わせて、交差走査線ＳＬｎ＋１と呼ぶ。したがって、表示部１１には、ｎ本の交差走査線ＳＬｎ＋１からＳＬ２ｎが配置してある。第２配線Ｓａｎ＋１からＳａ２ｎは、それぞれ走査ドライバブロックＳｎ＋１からＳ２ｎと接続している。走査ドライバブロックＳｎ＋１からＳ２ｎそれぞれは、第２配線Ｓａｎ＋１からＳａ２ｎそれぞれを介して、第１配線ＳＭｎ＋１からＳＭ２ｎに走査信号を出力する。

交差走査線ＳＬｎ＋１は第１配線ＳＭｎ＋１と第２配線Ｓａｎ＋１とを含む。交差走査線ＳＬｎ＋２は第１配線ＳＭｎ＋２と第２配線Ｓａｎ＋２とを含む。第１配線ＳＭｎ＋２は、第１配線ＳＭｎ＋１よりも短い。それに対して、第２配線Ｓａｎ＋２は第２配線Ｓａｎ＋１よりも長い。それぞれの差分値は略同じ値となっている。同様に、他の隣接する２つの交差走査線においても、第１配線の差分値と第２配線との差分値とが略同じ値となっている。その結果、交差走査線ＳＬｎ＋１からＳＬ２ｎそれぞれの配線の全長は、略同じ値となっている。

交差走査線ＳＬｎ＋１を第１の交差走査線、交差走査線ＳＬｎ＋１を第２の交差走査線、交差走査線ＳＬ２ｎを第ｎの交差走査線とする。第ｉ（１以上、ｎ＋１未満の整数）の交差走査線の第２配線ＳＭｎ＋ｉの長さは、第ｉ＋１の交差走査線の第２配線ＳＭｎ＋ｉ＋１よりも短く、第ｉの交差走査線の第１配線Ｓａｎ＋ｉの長さは、第１＋１の交差走査線の第１配線Ｓａｎ＋ｉ＋１よりも長い。

表示装置１では、第１象限と第２象限とに第１から第ｐの走査線が配置されている。
第１から第ｐの走査線の一例は、走査線ＳＬ１からＳＬｎである。第３象限と第４象限とに第１から第ｑの交差走査線の第１配線が配置されている。第１から第ｑの交差走査線の一例は、交差走査線ＳＬｎ＋１からＳＬ２ｎである。

図６はデータドライバブロックＤＭ１からＤＭｍの構成例を示す回路ブロック図である。データドライバブロックＤＭ１からＤＭｍは、ドライバＩＣ１４が出力したデータ信号を分配するデマルチプレクサを含む回路ブロックである。ＤｎはドライバＩＣ１４が出力したデータ信号が入力される配線である。Ｘ６ｎからＸ６ｎ＋５はデータ信号の出力配線である。図６に示すデマルチプレクサは、１本の入力を６本の出力に分配する１対６のデマルチプレクサである。デマルチプレクサにはＴ１からＴ６の制御入力配線が設けてある。デマルチプレクサはスイッチトランジスタＴｒを含む。各スイッチトランジスタＴｒは、各出力配線、各制御入力配線と対応している。各スイッチトランジスタＴｒのソース／ドレインは、データ信号の入力配線Ｄｎと接続している。制御入力配線Ｔ１からＴ６は、各スイッチトランジスタＴｒのゲートと接続している。各スイッチトランジスタＴｒのドレイン／ソースは、出力配線Ｘ６ｎからＸ６ｎ＋５に接続している。制御入力配線Ｔ１からＴ６により、スイッチトランジスタＴｒの１つがオンとなる。デマルチプレクサは、オンとなったスイッチトランジスタＴｒに対応する出力配線から、入力したデータ信号を出力する。

図３、図５において、データドライバブロックＤＭ１からＤＭｍそれぞれは、１本のデータ線のみが記載されている。上述したように、データドライバブロックＤＭ１からＤＭｍは１対６のデマルチプレクサを含むので、データドライバブロックＤＭ１からＤＭｍそれぞれは、６本のデータ線が接続されている。本実施の形態において、データドライバブロックはｍ個あるから、表示部１１全体で、６ｍ本のデータ線が設けてある。

図６に示すデマルチプレクサは、ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）を用いたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）をスイッチトランジスタＴｒとしている。また、図６に示すデマルチプレクサは、ＴＦＴを２層メタルで作成した例である。

図６に示すように、データドライバブロックＤＭ１からＤＭｍは、少なくとも１本の入力配線、６本の出力配線、６本の制御入力配線を含む。そのため、データドライバブロックＤＭ１からＤＭｍの周囲は、多数の配線が存在する。したがって、関連技術による表示装置にように、データドライバブロックと、走査ドライバブロックとを近傍に配置するためには、それらを配置できる充分なＴＦＴ回路配置領域１２が必要となる。それに対して、本実施の形態の表示装置１では、走査ドライバブロックＳ１からＳｎを第１辺部Ａ１に配置している。また、走査ドライバブロックＳｎ＋１からＳ２ｎも第１辺部Ａ１に配置している。走査ドライバＳｎ＋１からＳ２ｎに接続する走査線を交差走査線としたことにより、そのような配置を可能としている。一方、データドライバブロックＤＭ１からＤＭｍを第１辺部Ａ１と対向する第２辺部Ａ２に配置している。そのため、走査ドライバブロックＳ１からＳ２ｎ、データドライバブロックＤＭ１からＤＭｍを配置するための領域を小さくすることが可能となる。

図７は画素１１１に含まれる画素回路の一例を示す回路図である。画素回路は、ＯＬＥＤ、駆動トランジスタＴｒ１、スイッチトランジスタＴｒ２、保持容量Ｃ１を含む。画素回路には、正電源ＶＤＤ、負電源ＶＳＳ、映像信号Ｖｄａｔａおよび走査信号Ｓｃａｎが入力される。映像信号Ｖｄａｔａは、データドライバブロックＤＭ１からＤＭｍのそれぞれから対応する画素回路に出力される。走査信号Ｓｃａｎは、走査ドライバブロックＳ１からＳ２ｎのそれぞれから対応する画素回路へ出力される。映像信号Ｖｄａｔａは、スイッチトランジスタＴｒ２のソース電極に入力される。走査信号Ｓｃａｎは、スイッチトランジスタＴｒ２のゲート電極に入力される。正電源ＶＤＤは保持容量Ｃ１の第１の電極および駆動トランジスタＴｒ１のソース電極に接続されている。負電源ＶＳＳは、ＯＬＥＤのカソード電極に接続されている。スイッチトランジスタＴｒ２のドレイン電極は、保持容量Ｃ１の第２の電極および駆動トランジスタＴｒ１のゲート電極に接続されている。駆動トランジスタのドレイン電極は、ＯＬＥＤのアノード電極に接続されている

各画素回路に対して、走査信号Ｓｃａｎおよび映像信号Ｖｄａｔａの電圧が印加される。走査線が走査ドライバブロックＳ１からＳ２ｎのいずれかにより選択されている場合、すなわち走査信号ＳｃａｎがＯＮである場合には、スイッチトランジスタＴｒ２がＯＮになり、スイッチトランジスタＴｒ２のドレイン電極から映像信号Ｖｄａｔａに応じた電圧が出力される。

スイッチトランジスタＴｒ２のドレイン電極の出力電圧と正電源ＶＤＤとの間の電位差Ｖｇｓに応じた電流を、駆動トランジスタＴｒ１はＯＬＥＤに供給する。その結果、ＯＬＥＤは電流に比例した輝度で発光する。走査信号ＳｃａｎがＯＦＦになった後は、保持容量Ｃに蓄積された電荷により駆動トランジスタＴｒ１の電位差Ｖｇｓが維持され、ＯＬＥＤは発光を継続する。

図８は表示部１１の断面図の一例である。図８は、表示部１１のうちの一個のＯＬＥＤ素子ＬＴを含む部分を、画像を表示する面に対して垂直な面で切断した断面図である。図８の左下部分には、トランジスタＴが形成されている。図８の右下部分には、保持容量Ｃが形成されている。トランジスタＴと保持容量Ｃの上には、ＯＬＥＤ素子ＬＴが形成されている。ここで示す断面は、トランジスタＴ、保持容量Ｃ、ＯＬＥＤ素子ＬＴが、どのような階層構造で形成されるかを、単に示しているものである。トランジスタＴは、例えば、ＯＬＥＤ素子ＬＴを駆動する第１トランジスタＴｒ１である。

基板１０上には、下地絶縁膜２１が積層されている。下地絶縁膜２１上には、ポリシリコン層２２が形成されている。ポリシリコン層２２上には、ゲート絶縁膜２３が形成されている。ゲート絶縁膜２３上には、第１金属層２４が積層されている。第１金属層２４は、モリブデン（Ｍｏ）等で形成する。第１金属層２４上には、層間絶縁膜２５が積層されている。層間絶縁膜２５上には、第２金属層２６が積層されている。第２金属層２６は、モリブデン（Ｍｏ）等の高融点金属で形成する。第２金属層２６の一部はコンタクトホールを介して、ポリシリコン層２２と物理的及び電気的に接続している。第２金属層２６上には、パッシベーション膜２７が形成されている。パッシベーション膜２７は無機絶縁膜である。パッシベーション膜２７上には、平坦化層２８が積層されている。

平坦化層２８上には、アノード電極３２、ＯＬＥＤデバイス３３、カソード電極３４、キャップ層３５が積層されている。アノード電極３２はＴＦＴ回路出力接続部５１に接続されている。ＴＦＴ回路出力接続部５１は、トランジスタＴのドレイン／ソースと接続されている。平坦化層２８及びアノード電極３２それぞれの一部と、ＯＬＥＤデバイス３３及びカソード電極３４それぞれの一部との間には、素子分離膜３１が形成されている。素子分離膜３１は有機膜である。素子分離膜３１は、矩形の孔を有する絶縁性の層である。素子分離膜３１は、ＴＦＴ回路出力接続部５１及びアノード電極３２の縁を覆い、アノード電極３２の中央部を覆わない。

キャップ層３５上には空隙４１を間に挟んで、封止ガラス４２が配置されている。封止ガラス４２上には、１／４波長位相差板４３及び偏光板４４が配置されている。

ＯＬＥＤ素子ＬＴは、アノード電極３２の素子分離膜３１に覆われていない部分及びその上側に積層された部分のＯＬＥＤデバイス３３、カソード電極３４、キャップ層３５である。

アノード電極３２の中央部及び素子分離膜３１に設けられた孔の縁の上側は、ＯＬＥＤデバイス３３で覆われている。ＯＬＥＤデバイス３３は、電圧が印加されると第１色、第２色または第３色のいずれかの色で発光する有機化合物の層である。

表示装置１は複数の画素を有する。画素は有機発光層を含む発光部と、容量と容量の電圧に応じた電流を発光部に流す駆動トランジスタを含む画素回路を有する。発光部の一例は、ＯＬＥＤ素子ＬＴである。容量の一例は、保持容量Ｃである。駆動トランジスタの一例は、駆動トランジスタＴｒ１である。

ＯＬＥＤデバイス３３の上側は、カソード電極３４が設けられている。カソード電極３４は表示部１１に含まれる各ＯＬＥＤ素子ＬＴを連続して覆う透明電極である。すなわち、カソード電極３４は隣接するＯＬＥＤ素子ＬＴの各々に共通して設けられた電極である。

カソード電極３４の上側に、キャップ層３５が設けられている。キャップ層３５は、カソード電極３４と同様に各ＯＬＥＤ素子ＬＴを連続して覆う層である。キャップ層３５は、屈折率の高い透明な材料製の層である。

空隙４１には乾燥空気が封入してある。キャップ層３５、空隙４１及び封止ガラス４２は、ＯＬＥＤデバイス３３のカソード電極３４が湿気等により劣化する事及び外力により破損する事を防ぐ保護層の役割を果たす。

表示装置１の画素回路は基板面に層状に形成され、発光部は、画素回路が形成された層の上側に形成されている。

図８に示す表示部１１の構造は、金属層を２層含む２層メタル構造である。図８に示す２層メタル構造では、走査線ＳＬ１からＳＬｎは第１金属層２４で形成する。交差走査線ＳＬｎ＋１からＳＬ２ｎの第１配線ＳＭｎ＋１からＳＭ２ｎも、第１金属層２４で形成する。交差走査線ＳＬｎ＋１からＳＬ２ｎの第２配線Ｓａ１からＳａｎは、第２金属層２６で形成する。データ線ＤＬ１からＤＬ６ｍは、第２金属層２６で形成する。

図８に示す２層メタル構造では、保持容量ＣはトランジスタＴと同様な構造となっている。保持容量Ｃは所謂、ＭＯＳ容量である。保持容量Ｃの上電極とトランジスタＴのゲート電極とは、同じ第１金属層２４からなる。保持容量Ｃの下電極とトランジスタＴのチャネル層とは、同じポリシリコン層２２からなる。保持容量Ｃの下電極となるポリシリコン層２２は、不純物が添加されたドープ層である。

２層メタル構造では、駆動トランジスタに含まれるソース／ドレインの少なくとも１つに接続する配線が形成される配線層に第２配線とデータ線が形成される。配線層の一例は第２金属層２６である。また、容量の金属電極が形成される層に走査線と第１配線とが形成される。容量の金属電極が形成される層の一例は、第１金属層２４である。

図８に示す２層メタル構造では、ポリシリコン層２２の形成後に、第１金属層２４を形成する前に、ポリシリコン層２２に不純物を添加する必要がある。第１金属層２４を形成後に、不純物を添加する処理をした場合、第１金属層２４が覆っているポリシリコン層２２の一部には、不純物が添加されない。ポリシリコン層２２において、不純物が添加できていない部分は、真性半導体となる。真性半導体は抵抗値が高い。そのため、保持容量Ｃは機能しない。

また、ゲート絶縁膜２３は所定の厚さ以上とする。ゲート絶縁膜２３を薄くすると、ゲート電極とチャネル層とが電気的に接続してしまい、トランジスタＴが機能しなくなるからである。

本実施の形態は以下の効果を奏する。走査ドライバブロックＳ１からＳ２ｎを第１辺部Ａ１に配置している。一方、データドライバブロックＤＭ１からＤＭｍを第１辺部Ａ１と対向する第２辺部Ａ２に配置している。このように、走査ドライバブロックＳ１からＳ２ｎとデータドライバブロックＤＭからＤＭｍとは、別々の領域に配置している。すなわち、本実施の形態では、表示画面の周辺に均等にドライバブロックを配置して一部領域（ドライバＩＣ１４に近い領域）にドライバブロックが集中して配置されるのを抑制している。具体的には、ドライバＩＣ１４に近い領域にデータドライバブロックＤＭ１からＤＭｍを配置し、この領域には走査ドライバブロックＳ１からＳ２ｎを配置しない。そのため、この領域におけるドライバブロックの配置領域を狭くすることができるので、表示装置１の額縁をより狭くすることが可能となる。

交差走査線ＳＬｎ＋１からＳＬ２ｎそれぞれの配線の全長は、略同じ値となっている。それにより、交差走査線ＳＬｎ＋１からＳＬ２ｎそれぞれの配線容量にばらつきが少ない。したがって、交差走査線ＳＬｎ＋１からＳＬ２ｎそれぞれに接続された画素１１１を同じ条件で駆動することが可能となる。

（実施の形態２）
実施の形態２は、表示部１１を３層メタル構造で形成する形態に関する。３層メタル構造とは、金属層を３層含む構造である。図９は表示部１１の断面図の一例である。実施の形態１と同様な構成については、同じ符号を付し、説明を省略する。

本実施の形態においては、第１金属層２４上に形成される層間絶縁膜２５が第１の層間絶縁膜２５１と第２の層間絶縁膜２５２との２つの層になっている。第１の層間絶縁膜２５１と第２の層間絶縁膜２５２との間には、第３金属層２９が形成されている。第３金属層２９は、モリブデン（Ｍｏ）等で形成する。第３金属層２９の一部は、保持容量Ｃの下電極と対向する上電極となっている。

本実施の形態においては、走査線ＳＬ１からＳＬｎは第１金属層２４で形成する。交差走査線ＳＬｎ＋１からＳＬ２ｎの第１配線ＳＭｎ＋１からＳＭ２ｎも、第１金属層２４で形成する。交差走査線ＳＬｎ＋１からＳＬ２ｎの第２配線Ｓａ１からＳａｎは、第３金属層２９で形成する。データ線ＤＬ１からＤＬ６ｍは、第２金属層２６で形成する。

３層メタル構造では、駆動トランジスタに含まれるソース／ドレインの少なくとも１つに接続する配線が形成される配線層にデータ線が形成される。配線層の一例は、第２金属層２６である。容量の第１金属電極が形成される層に走査線と第１配線とが形成される。容量の第１金属電極が形成される層の一例は、第１金属層２４である。容量の第２金属電極が形成される層に第２配線が形成される。容量の第２金属電極が形成される層の一例は、第３金属層２９である。

本実施の形態は、実施の形態１の奏する効果に加えて、以下の効果を奏する。保持容量Ｃは第１金属層２４、第３金属層２９、第１の層間絶縁膜２５１により構成される。第１トランジスタＴｒ１を正常の機能させるためには、層間絶縁膜２５の厚さを所定以上としなくてはならない。本実施の形態では層間絶縁膜２５は第１の層間絶縁膜２５１と第２の層間絶縁膜２５２とで構成している。そのため、第２の層間絶縁膜２５２を厚くすることで、第１の層間絶縁膜２５１を薄くすることが可能となる。保持容量Ｃはデータ信号として印加される電圧に耐えられれば良い。そのため、第１の層間絶縁膜２５１は必要最低限の厚さとすることが可能である。その結果、保持容量Ｃの単位面積あたりの容量を増やすことが可能である。その結果、保持容量Ｃに構成するのに必要な面積を小さくできる。よって、画素回路を構成するための必要面積が減少する。したがって、表示部１１の高精細化が可能となる。

また、金属層が２層から３層に増えることにより、配線を配置する層が増える。よって、２層と同じ面積で、２層よりも複雑な回路を作成可能となる。

データ線ＤＬ１からＤＬ６ｍは、第２金属層２６で形成する。第２トランジスタＴｒ２のソース／ドレインを第２金属層２６で構成すれば、ソース／ドレインと接続するデータ線ＤＬ１からＤＬｍが同じ金属層となるからである。それより、配線が設計し易くなる。また、同じ層に成ることにより、第２トランジスタＴｒ２への配線が短くなり、データの遅延時間を短くすることが可能となる。

交差走査線ＳＬｎ＋１からＳＬ２ｎの第２配線Ｓａ１からＳａｎは、第３金属層２９で形成している。第３金属層２９は、第１金属層２４と同等な配線抵抗で生成することが可能となる。交差走査線ＳＬｎ＋１からＳＬ２ｎは、すべて配線長が略同じであるため、遅延時間を揃えることが可能となる。もし走査線の遅延時間のばらつきがあると、画素内でデータを書き込むスイッチングトランジスタがオフする際に生じる突き抜け電圧がこの遅延時間の大きさに依存するため、ＯＬＥＤに電流を供給する駆動トランジスタＴｒ１の電流増幅率を決定するＶｇｓ電位が遅延時間の差によって変化してしまい、表示画面の輝度にムラを生じることになってしまう。

（実施の形態３）
本実施の形態は、走査ドライバブロックＳ１からＳ２ｎの連続動作を円滑に行う形態に関する。上述したように、走査ドライバブロックＳ１からＳ２ｎは順次、走査信号を出力する。走査ドライバブロックは一般的にはシフトレジスタ型が用いられており、前段の走査ドライバブロックの出力信号が、後段の走査ドライバブロックの入力信号となる。

上述の実施形態では、走査ドライバブロックＳ１からＳｎは、走査信号の出力順に並んでおり、順番が前後する走査ドライバブロックは隣接している。同様に、走査ドライバブロックＳｎ＋１からＳ２ｎは、走査信号の出力順に並んでおり、順番が前後する走査ドライバブロックは隣接している。走査信号の出力順が最後の走査ドライバブロックＳ２ｎと最初の走査ドライバブロックＳ１とも隣接している。したがって、これらのブロック間では、出力信号を後段の入力信号として接続するのは容易である。
しかしながら、走査ドライバブロックＳｎと走査ドライバドライバブロックＳｎ＋１とは、表示部１１を間に挟んで対向する位置にある。そのため、走査信号を伝達するために周辺部に長い配線が必要となる。その結果、表示部１１の配線設計での大きな負担となる。本実施の形態は、この点についての対策を行う。

図１０は走査線の配置例を示す平面図である。図１０ではデータ線の記載は省略している。図１０において、上述の実施の形態と同様な構成については、同じ符号を付し、説明を省略する。本実施の形態では、走査ドライバブロックＳｎから走査ドライバブロックＳｎ＋１への走査信号の伝達に走査線ＳＬｎを利用する。走査線ＳＬｎと走査ドライバブロックＳｎ＋１とを結ぶ連絡配線Ｂが設けてある。走査線ＳＬｎの一端は走査ドライバブロックＳｎと接続されている。走査線ＳＬｎの他端は走査ドライバブロックＳｎ＋１と比較的に近い位置にある。したがって、連絡配線Ｂのための領域の確保は容易である。

表示装置１において、第ｑの走査線に走査信号を出力する走査回路は、第１の交差走査線に走査信号を出力する走査回路に、第ｑの走査線を介して、走査開始タイミングを示すタイミング信号を出力する。第ｑの走査線の一例は、ＳＬｎである。第ｑの走査線に走査信号を出力する走査回路の一例は、走査ドライバブロックＳｎである。第１の交差走査線に走査信号を出力する走査回路の一例は、走査ドライバブロックＳｎ＋１である。

本実施の形態においては、走査ドライバブロックＳｎから走査ドライバブロックＳｎ＋１への送信に走査線ＳＬｎを用いる。それにより、走査信号を伝達するための新たな配線を節約することが可能となる。

（実施の形態４）
本実施の形態は、遅延時間のずれを改善する形態に関する。表示装置１においては、走査信号の立ち上がりにより、画素回路のスイッチトランジスタ（図７では第２トランジスタＴｒ２）がオンとなり、データ信号の電圧に応じた電荷が保持容量に蓄積される。ここで、走査信号が立ち上がってから、スイッチトランジスタがＯＮになるまで、遅延がある。ここでは、この遅延の時間のことを遅延時間という。遅延時間が発生するのは、表示装置１の大型化・高精細化に伴い、走査線は長くなっているからである。また走査線は、交差する信号線も多い。そのため、スイッチトランジスタのＯＮ抵抗、寄生容量が大きくなるため、スイッチトランジスタのゲートに入力される走査信号の波形が鈍る。その結果、遅延時間が発生する。

上述の実施の形態では、走査ドライバブロックＳ１からＳｎに接続する走査線ＳＬ１からＳＬｎは、だんだん長くなっている。そのため、配線容量が増加するから、遅延時間が徐々に長くなる傾向となる。一方、走査ドライバブロックＳｎ＋１からＳ２ｎに接続する走査線ＳＬｎ＋１からＳＬ２ｎは配線長が略同一なので、遅延時間の変化を抑制することが可能となっている。

そこで、本実施の形態においては、走査ドライバブロックＳ１からＳｎにも、走査線ＳＬｎ＋１からＳＬ２ｎと同じように第２方向に沿う配線を追加する。それにより、走査線のすべての線長を均一とする。

図１１は走査線の配置例を示す平面図である。図１１において、上述の実施の形態と同様な構成については、同じ符号を付し、説明を省略する。本実施の形態において、走査ドライバブロックＳ１からＳｎそれぞれには、第１の方向に沿う第１配線ＳＭ１からＳＭｎそれぞれが接続されている。第１配線ＳＭ１からＳＭｎは上述の実施の形態の走査線ＳＬ１からＳＬｎと対応する。走査ドライバブロックＳ１からＳｎそれぞれには、さらに、第２の方向に沿う第２配線Ｓａ１からＳａｎがそれぞれ接続されている。

第１配線ＳＭ１からＳＭｎにおいて、第１配線ＳＭ１が最も短い。第１配線ＳＭ２は第１配線ＳＭ１より長い。第１配線ＳＭ３は第１配線ＳＭ２より長い。第１配線ＳＭ１、第１配線ＳＭ２、第１配線ＳＭ３、…の順で長くなる。第１配線ＳＭｎが最も長い。一方、第２配線Ｓａ１からＳａｎにおいて、第２配線Ｓａ１が最も長い。第２配線Ｓａ２は第２配線Ｓａ１より短い。第２配線Ｓａ１、第２配線Ｓａ２、第２配線Ｓａ３、…の順で短くなる。第２配線Ｓａｎが最も短い。以上のように構成したことにより、走査ドライバブロックＳ１に接続される第１配線ＳＭ１と第２配線Ｓａ１との線長の合計は、走査ドライバブロックＳ２に接続される第１配線ＳＭ２と第２配線Ｓａ２との線長の合計とほぼ等しくなる。他の走査ドライバブロックに接続される第１配線と第２配線との線長の合計もほぼ等しくなる。更にまた、これらの線長の合計は、走査ドライバブロックＳｎ＋１からＳ２ｎそれぞれに接続されている走査線ＳＬｎ＋１からＳＬ２ｎそれぞれともほぼ等しい。走査ドライバブロックＳ１からＳ２ｎが走査信号を出力する配線の配線長は、すべてほぼ等しい値である。

本実施の形態は、上述の実施の形態が奏する効果に加えて、次の効果を奏する。走査ドライバブロックＳ１からＳ２ｎが走査信号を出力する配線の容量はほぼ等しいので、遅延時間もほぼ等しくなる。その結果、遅延時間のばらつきを抑制することが可能となる。

（実施の形態５）
本実施の形態は、すべての走査線が第１の方向に沿う第１配線と、第２の方向に沿う第２配線とから構成される交差走査線となる形態に関する。図１２は走査線の配置例を示す平面図である。図１２において、上述の実施の形態と同様な構成については、同じ符号を付し、説明を省略する。

本実施の形態において、走査ドライバブロックＳ１に接続する走査線ＳＬ１は、第１の方向に沿う第１配線ＳＭ１、第２の方向に沿う第２配線Ｓａ１を含む。第１配線ＳＭ１と第２配線Ｓａ１は配線接続部Ｖ１により接続されている。同様に走査ドライバブロックＳ２からＳｎそれぞれに接続する走査線ＳＬ２からＳＬｎは、それぞれ第１方向に沿う第１配線ＳＭ２からＳＭｎ、第２の方向に沿う第２配線Ｓａ２からＳａｎを含む。第１配線ＳＭ２からＳＭｎそれぞれと、第２配線Ｓａ２からＳａｎそれぞれとは、配線接続部Ｖ２からＶｎそれぞれにより接続されている。走査ドライバブロックＳｎ＋１からＳ２ｎに接続される走査線ＳＬｎ＋１からＳＬ２ｎは上述の実施の形態と同様である。

第１方向に沿う第１配線ＳＭ１からＳＭ２ｎは、第１方向に沿って配列された第２画素群に接続している。第２方向に沿って配列された第１画素群は、第２方向に沿うデータ線に接続している。

実施の形態４と同様に、第１配線ＳＭ１からＳＭｎにおいて、第１配線ＳＭ１が最も短い。第１配線ＳＭｎが最も長い。第１配線ＳＭ１、第１配線ＳＭ２、第１配線ＳＭ３、…の順で長くなる。一方、第２配線Ｓａ１からＳａｎにおいて、第２配線Ｓａ１が最も長い。第２配線Ｓａｎが最も短い。第２配線Ｓａ１、第２配線Ｓａ２、第２配線Ｓａ３、…の順で短くなる。以上のように構成したことにより、走査線ＳＬ１からＳＬｎのいずれの線長もほぼ等しい。同様に、走査線ＳＬｎ＋１からＳ２ｎのいずれの線長もほぼ等しい。そして、走査線ＳＬ１からＳ２ｎのいずれの線長もほぼ等しい。そのため、各走査線の配線容量はほぼ等しくなり、遅延時間もほぼ等しくなる。その結果、遅延時間のばらつきを抑制することが可能となる。

本実施の形態は、上述の実施の形態が奏する効果に加えて、つぎの効果を奏する。すべての走査線を第１配線と第２配線からなる構成としたので、第２配線を第１の方向に沿って均一に配置できる。それにより、第２配線の配置についての困難性が軽減される。

画素回路は図７に示した回路に限らない。図１３は画素１１１に含まれる画素回路の他の例を示す回路図である。画素回路は、ＯＬＥＤ、駆動トランジスタＴｒ１、スイッチトランジスタＴｒ２、リセットトランジスタＴｒ３、保持容量Ｃを含む。画素回路には、正電源ＶＤＤ、負電源ＶＳＳ、映像信号Ｖｄａｔａ、走査信号１であるＳｃａｎ（Ｎ）、走査信号２であるＳｃａｎ（Ｎ―１）およびリセット信号Ｖｒｅが入力される。映像信号Ｖｄａｔａは、データドライバブロックＤＭ１からＤＭｍのそれぞれから対応する画素回路に出力される。走査信号１であるＳｃａｎ（Ｎ）は、Ｎ番目の走査ドライバブロックＳＮから出力される。走査信号２であるＳｃａｎ（Ｎ―１）は、Ｎ−１番目の走査ドライバＳＮ−１から出力される。

映像信号Ｖｄａｔａは、スイッチトランジスタＴｒ２のソース電極に入力される。リセット信号Ｖｒｅは、リセットトランジスタＴｒ３のソース電極に入力される。

走査信号１であるＳｃａｎ（Ｎ）は、スイッチトランジスタＴｒ２のゲート電極に入力される。走査信号２であるＳｃａｎ（Ｎ―１）は、リセットトランジスタＴｒ３のゲート電極に入力される。正電源ＶＤＤは保持容量Ｃの第１の電極および駆動トランジスタＴｒ１のソース電極に接続されている。負電源ＶＳＳは、ＯＬＥＤのカソード電極に接続されている。

スイッチトランジスタＴｒ２のドレイン電極は、保持容量Ｃの第２の電極および駆動トランジスタＴｒ１のゲート電極に接続されている。駆動トランジスタＴｒ１のドレイン電極は、リセットトランジスタＴｒ３のドレイン電極と共に、ＯＬＥＤのアノード電極に接続されている。

映像信号Ｖｄａｔａは、それぞれのＯＬＥＤを発光させる明るさに対応した、黒電位から白電位までの間の電圧である。図７の画素回路と図１３の画素回路とで異なる点は、リセットトランジスタＴｒ３によりＯＬＥＤのアノード電極をリセットする機能の有無である。リセットトランジスタＴｒ３は、ＯＬＥＤにおけるアノード電極とカソード電極との間の電圧を順方向状態（アノード電極の電圧がカソード電極の電圧よりも高い）でなく、バイアス０の状態、または、逆方向状態（アノード電極の電圧がカソード電極の電圧よりも低い）とする事で、ＯＬＥＤの発光を停止するために用いられる。

具体的には、リセットトランジスタＴｒ３は、走査信号１であるＳｃａｎ（Ｎ）がオンとなる直前に、走査信号２であるＳｃａｎ（Ｎ−１）により、オンとなる。リセットトランジスタＴｒ３がオンになると、リセット信号ＶｒｅがＯＬＥＤのカソード電極に印加される。リセット信号Ｖｒｅは例えば負電源ＶＳＳと同じ電位または負電源ＶＳＳより低い電位とされる。その結果、ＯＬＥＤはダイオードの逆方向領域となり、発光しなくなる。

このように、リセットＴＦＴを用いて、ＯＬＥＤの発光を停止する事により、黒レベルを低くすることが出来る。また、しばしば見られるサブ画素間のクロストークを改善することが出来る。

画素回路として、図７に示すものを採用するか、図１３に示すものを採用するかにより、ドライバＩＣ１４、データドライバブロックＤＭ１からＤＭｍ、走査ドライバブロックＳ１からＳ２ｎの構成を変更することは、適宜可能である。なお、図１３に示す画素回路では、同じ画素回路に２種類のＳｃａｎ信号が入力される構成（１つの画素回路に２本の走査信号線が配線される構成）となる。したがって、走査ドライバブロックＳ１からＳ２ｎのそれぞれは、２本の走査信号線に接続し、２本の走査信号線に異なる信号を出力する。このような変更についても、適宜可能である。

各実施の形態で記載されている技術的特徴（構成要件）はお互いに組み合わせ可能であり、組み合わせすることにより、新しい技術的特徴を形成することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものでは無いと考えられるべきである。本発明の範囲は、上記した意味では無く、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１ 表示装置
１０ 基板
１１ 表示部
１２ ＴＦＴ回路配置領域
Ｂ 連絡配線
Ｃ 保持容量
ＤＬ１〜ＤＬ６ｍ データ線
ＤＭ１〜ＤＭｍ データドライバブロック
Ａ１ 第１辺部
Ａ２ 第２辺部
Ａ３ 第３辺部
Ａ４ 第４辺部
Ｑ１ 第１象限
Ｑ２ 第２象限
Ｑ３ 第３象限
Ｑ４ 第４象限
Ｓ１〜Ｓ２ｎ 走査ドライバブロック
ＳＬ１〜ＳＬｎ 走査線
ＳＬｎ＋１〜ＳＬ２ｎ 交差走査線
ＳＭ１〜ＳＭ２ｎ 第１配線
Ｓａ１〜Ｓａ２ｎ 第２配線

Claims (16)

1. 非矩形状の表示領域内に、第１方向と第２方向とに沿って配列された、複数の画素と、
   前記第１方向に沿う第１画素群に接続し前記第１方向に沿う走査線と、
   前記第１方向に沿う第２画素群に接続し前記第１方向に沿う第１配線と、前記第２方向に沿う第２配線とを含む交差走査線と、
   前記第２方向に沿う第３画素群に接続し前記第２方向に沿うデータ線と、
   前記表示領域の外周辺部において、前記走査線と対向する第１辺部に配置され、前記走査線に走査信号を出力し更に前記交差走査線の第２配線を介して前記第１配線に走査信号を出力する走査回路群と、
   前記外周辺部において前記１辺部と対向する第２辺部に配置され、前記走査信号が入力される画素の発光輝度に応じたデータ信号を前記データ線に出力するデータ信号回路群と
   を備える表示装置。
2. 第１〜第ｐ（ｐは２以上の整数）の走査線と、
   第１〜第ｑ（ｑは２以上の整数）の交差走査線とを備え、
   前記第１〜第ｐの走査線の各々は、前記第２の方向に向けて順次配置され、
   前記第１〜第ｑの交差走査線の第１配線の各々は、前記第２の方向に向けて順次配置され、
   前記走査回路群は、（ｐ＋ｑ）個の走査回路を含み、
   ｐ個の走査回路の各々は、前記第１辺部における、前記第２配線に対向する第３辺部に、前記第１〜第ｐの走査線の各々に対応して配置され、
   ｑ個の走査回路の各々は、前記第１辺部における、前記第３辺部に対向する第４辺部に、前記第１〜第ｑの交差走査線の第２配線の各々に対応して配置される
   請求項１に記載の表示装置。
3. 第ｉ（ｉは１以上、ｑ未満の整数）の交差走査線の第２配線の長さは、第ｉ＋１の交差走査線の第２の配線の長さよりも短く、前記第ｉの交差走査線の第１配線の長さは、前記第ｉ＋１の交差走査線の第１の配線の長さよりも長い
   請求項２に記載の表示装置。
4. 前記表示領域を第１〜第４象限に分けた場合において、
   前記第１象限と前記第２象限とに前記第１〜第ｐの走査線が配置され、
   前記第３象限と前記第４象限とに前記第１〜第ｑの交差走査線の第１配線が配置される
   請求項３に記載の表示装置。
5. 前記第３辺部は、前記表示領域の第２象限の外周辺部であって、
   前記第４辺部は、前記表示領域の第１象限の外周辺部であって、
   前記第２辺部は、前記表示領域の第３象限と第４象限との外周辺部である
   請求項４に記載の表示装置。
6. 前記画素は、有機発光層を含む発光部と、容量と前記容量の電圧に応じた電流を前記発光部に流す駆動トランジスタとを含む画素回路とを有し、
   前記画素回路は基板面に層状に形成され、前記発光部は、前記画素回路が形成された層の上側に形成され、
   層状に形成された前記画素回路において、前記駆動トランジスタに含まれるソースとドレインの少なくとも１つに接続する配線が形成される配線層に前記第２配線と前記データ線とが形成され、前記容量の金属電極が形成される層に前記走査線と前記第１配線とが形成される
   請求項１に記載の表示装置。
7. 前記画素は、有機発光層を含む発光部と、容量と前記容量の電圧に応じた電流を前記発光部に流す駆動トランジスタとを含む画素回路とを有し、
   前記画素回路は基板面に層状に形成され、前記発光部は、前記画素回路が形成された層の上側に形成され、
   層状に形成された前記画素回路において、前記駆動トランジスタに含まれるソースとドレインの少なくとも１つに接続する配線が形成される配線層に前記データ線が形成され、前記容量の第１金属電極が形成される層に前記走査線と前記第１配線とが形成され、前記容量の第２金属電極が形成される層に前記第２配線が形成される
   請求項１に記載の表示装置。
8. 前記第ｑの走査線に走査信号を出力する走査回路は、第１の交差走査線に走査信号を出力する走査回路に、前記第ｑの走査線を介して、走査開始タイミングを示すタイミング信号を出力する
   請求項３に記載の表示装置。
9. 前記走査線は、さらに、前記第２方向に伸びる第３配線を含む
   請求項１に記載の表示装置。
10. 非矩形状の表示領域内に、第１方向と第２方向とに沿って配置された、複数の画素と、
    前記第１方向に沿う第２画素群に接続し前記第１方向に沿う第１配線と、前記第２方向に沿う第２配線とを含む交差走査線と、
    前記第２方向に沿う第１画素群に接続し前記第２方向に沿うデータ線と、
    前記表示領域の外周辺部において前記第１配線と対向する第１辺部に配置され、前記交差走査線の第２配線を介して前記第１配線に走査信号を出力する走査回路群と、
    前記外周辺部において前記１辺部と対向する第２辺部に配置され、前記走査信号が入力される画素の発光輝度に応じたデータ信号を前記データ線に出力するデータ信号回路群と
    を備える表示装置。
11. 第１〜第ｎ（ｎは２以上の整数）の交差走査線を備え、
    前記第１〜第ｎの交差走査線の第１配線の各々は、前記第２の方向に向けて順次配置され、
    前記走査回路群は、ｎ個の走査回路を含み、
    第１〜第ｍ（ｍは１以上、ｎ未満の整数）の走査回路は、前記第１方向の位置が内側から外側に向かうように、前記第２方向の位置が外側から内側に向かうように、前記第１〜第ｍの交差走査線の第２配線の各々に対応して配置され、
    第ｍ＋１〜第ｎの走査回路は、前記第１方向の位置が外側から内側に向かうように、前記第２方向の位置が内側から外側に向かうように、前記第ｍ＋１から第ｎの交差走査線の第２配線の各々に対して配置される
    請求項１０に記載の表示装置。
12. 第ｉ（ｉは１以上、ｍ以下の整数）の交差走査線の第２配線の長さは、第ｉ＋１の交差走査線の第２の配線の長さよりも長く、前記第ｉの交差走査線の第１配線の長さは、前記第ｉ＋１の交差走査線の第１配線の長さよりも短く、
    第ｊ（ｊはｍ＋１以上、ｎ以下の整数）の交差走査線の第２配線の長さは、第ｊ＋１の交差走査線の第２の配線の長さよりも短く、前記第ｊの交差走査線の第１配線の長さは、前記第ｊ＋１の交差走査線の第１配線の長さよりも長い
    請求項１１に記載の表示装置。
13. 前記表示領域を第１〜第４象限に分けた場合において、
    前記第１象限と前記第２象限とに前記第１〜第ｍの交差走査線の第１配線が配置され、
    前記第３象限と前記第４象限とに前記第ｍ〜第ｎの交差走査線の第１配線が配置される
    請求項１２に記載の表示装置。
14. 前記第１〜第ｍの走査回路は、前記表示領域の第２象限の外周辺部に配置され、
    前記第ｍ＋１〜第ｎの走査回路は、前記表示領域の第１象限の外周辺部に配置され、
    前記第２辺部は、前記表示領域の第３象限と第４象限との外周辺部である
    請求項１３に記載の表示装置。
15. 前記画素は、有機発光層を含む発光部と、容量と前記容量の電圧に応じた電流を前記発光部に流す駆動トランジスタとを含む画素回路とを有し、
    前記画素回路は基板面に層状に形成され、前記発光部は、前記画素回路が形成された層の上側に形成され、
    層状に形成された前記画素回路において、前記駆動トランジスタに含まれるソースとドレインの少なくとも１つに接続する配線が形成される配線層に前記第２配線と前記データ線とが形成され、前記容量の金属電極が形成される層に前記第１配線が形成される
    請求項１０に記載の表示装置。
16. 前記画素は、有機発光層を含む発光部と、容量と前記容量の電圧に応じた電流を前記発光部に流す駆動トランジスタとを含む画素回路とを有し、
    前記画素回路は基板面に層状に形成され、前記発光部は、前記画素回路が形成された層の上側に形成され、
    層状に形成された前記画素回路において、前記駆動トランジスタに含まれるソースとドレインの少なくとも１つに接続する配線が形成される配線層に前記データ線が形成され、前記容量の第１金属電極が形成される層に前記第１配線が形成され、前記容量の第２金属電極が形成される層に前記第２配線が形成される
    請求項１０に記載の表示装置。

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