[go: up one dir, main page]

JP2018082018A - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP2018082018A
JP2018082018A JP2016222773A JP2016222773A JP2018082018A JP 2018082018 A JP2018082018 A JP 2018082018A JP 2016222773 A JP2016222773 A JP 2016222773A JP 2016222773 A JP2016222773 A JP 2016222773A JP 2018082018 A JP2018082018 A JP 2018082018A
Authority
JP
Japan
Prior art keywords
trench
type
layer
silicon carbide
base layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016222773A
Other languages
English (en)
Other versions
JP6822088B2 (ja
Inventor
崇 辻
Takashi Tsuji
崇 辻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2016222773A priority Critical patent/JP6822088B2/ja
Priority to US15/724,188 priority patent/US10236348B2/en
Publication of JP2018082018A publication Critical patent/JP2018082018A/ja
Application granted granted Critical
Publication of JP6822088B2 publication Critical patent/JP6822088B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/154—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/50—Physical imperfections
    • H10D62/53—Physical imperfections the imperfections being within the semiconductor body 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H10P30/2042—
    • H10P30/222—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)

Abstract

【課題】ゲート電圧のしきい値を適切に保持し、リーク電流を抑えることを可能とする。【解決手段】炭化珪素半導体装置は、ｎ型炭化珪素基板１上にｎ型ドリフト層２、ｐ型エピベース層３が堆積され、第１のトレンチ４と第２のトレンチ７を備える。ｐ型エピベース層３の表面層、第１のトレンチ４の側壁および第１のトレンチ４の底に、ｎ型ソース領域５、６が設けられ、ｐ型エピベース層３の厚さは、ｐ型エピベース層３内の転位に沿ったイオン種あるいは点欠陥の濃度を転位の周囲で導通が起こらない濃度とする厚さである。【選択図】図１

Description

この発明は、半導体材料として炭化珪素（ＳｉＣ）を用いた炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
炭化珪素半導体を用いた縦型パワーデバイスでは、シリコン（Ｓｉ）半導体のものと比較してアバランシェ降伏を起こす絶縁破壊電界強度が約１０倍と高い。このため、以下の式で決まる単位面積当たりのオン抵抗（Ｒon,sp）がシリコン縦型パワーデバイスに対して数１００分の１とすることができる。ここで、ＥCは絶縁破壊電界強度、μは電子の移動度、εSiCは炭化珪素の誘電率、ＢＶは素子の耐圧である。
Ｒon,sp＝４ＢＶ2／εSiCμＥC 3
このため、インバータ回路をはじめとするパワーエレクトロニクス回路に炭化珪素パワーデバイスを適用すると、システムの損失をシリコンパワーデバイスに対して数１０％低減することができる。このため、炭化珪素パワーデバイスは、産業界で広く使われるようになっている。
炭化珪素縦型パワーデバイスのうち、メタル酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）はゲートを電圧駆動することができ、ゲートドライバーの電力消費が小さいなどのことから、広く使用されている。ＭＯＳＦＥＴのオン抵抗は、ソースメタルコンタクト抵抗、ソース抵抗、ＭＯＳチャネル抵抗、ＪＦＥＴ抵抗、ドリフト抵抗、基板抵抗、裏面ドレインコンタクト抵抗の各成分を合計したものである。６００Ｖや１２００Ｖクラスなどの比較的低い耐圧クラスでは、そのうちＭＯＳチャネル抵抗がオン抵抗中で大きな割合を占める。また、ＭＯＳチャネル抵抗を低減するためには、セルピッチを縮小することが非常に有効である。
しかし、プレーナー型ＭＯＳＦＥＴと呼ばれるＭＯＳチャネルを主表面と平行に形成する構造では隣接するセルのベース層に挟まれたドリフト層上部でＪＦＥＴ抵抗が発生する。セルピッチを縮小するとＪＦＥＴ抵抗が増加する。このため、プレーナー型ＭＯＳＦＥＴでは、セルピッチを縮小しても、オン抵抗を十分減少できない。
これに対して、トレンチ内にゲート電極を有するトレンチ型ＭＯＳＦＥＴが提案されている。図６は、従来のトレンチ型ＭＯＳＦＥＴの構造を示す断面図である。図６に示すように、トレンチ型ＭＯＳＦＥＴでは、主表面に形成されたトレンチ（溝）１０７、その側壁に形成されるゲート酸化膜１０８、トレンチ内に高濃度のｎ型または高濃度のｐ型にドープされたポリシリコンによるゲート電極１０９を備えることを特徴とする。トレンチ型ＭＯＳＦＥＴでは、ＪＦＥＴ抵抗は発生しないため、セルピッチを縮小するほどチャネル抵抗が減少し、それにともないオン抵抗も減少する。従って、プレーナー型ＭＯＳＦＥＴの次世代型としてトレンチ型ＭＯＳＦＥＴの開発が盛んに行われている。現在、トレンチを形成する技術、トレンチ側壁上に良質なゲート酸化膜を形成する技術、トレンチ底の電界集中によるゲート酸化膜に印加される電界強度を緩和する技術が様々な方法で確立しつつある。
このトレンチ型ＭＯＳＦＥＴの製造（作製）方法を、図６に基づいて説明する。まず、ｎ型半導体基板１０２と、その上にエピタキシャル成長されたｎ型ドリフト層１０３、さらにその上にエピタキシャル成長されたｐ型ベース層１０４を順次形成する。次に、ｎ型となるイオン種としてリン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）を選択的にイオン注入し、さらにｐ型となるイオン種としてアルミニウム（Ａｌ）、ホウ素（Ｂ）を選択的にイオン注入し、その後、１６００℃程度の高温でアニールすることによりそれぞれｎ型ソース領域１０５およびｐ型ベースコンタクト領域１０６を形成する。次に、リアクティブイオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などの方法によりトレンチ１０７を形成する。次に、トレンチ１０７の側壁にゲート酸化膜１０８、高濃度のｎ型またはｐ型の多結晶シリコンによるゲート電極１０９、ゲートとソースを絶縁する層間絶縁膜１１０を順次形成する。最後に、裏面ドレインのオーミックコンタクト電極１０１、ｎ型ソース領域１０５およびｐ型ベースコンタクト領域１０６とのオーミックコンタクトを形成し、ソース電極１１１を形成して完成する。
炭化珪素半導体を用いたＭＯＳＦＥＴのソース電極に０Ｖを印加し、ゲート電極に０Ｖまたは負バイアスを印加し、ドレイン電極にプラスの定格電圧（６００Ｖ定格であれば＋６００Ｖ、１２００Ｖ定格であれば＋１２００Ｖ）を印加して、オフ状態にする。この場合、プレーナー型ＭＯＳＦＥＴでは、リーク電流ＩDSSは通常２×１０-6Ａ／ｃｍ2以下と十分小さくなるが、上記の製造方法による炭化珪素半導体を用いたトレンチ型ＭＯＳＦＥＴではＩDSSが１０-3Ａ／ｃｍ2〜１０-1Ａ／ｃｍ2と大きくなり、オフ状態での電力損失が無視できないほど大きくなる問題がある。
トレンチ型ＭＯＳＦＥＴにおいて、リーク電流を低減する方法が提案されている。例えば、第２の電極を、第１のトレンチの第１の底部において第１の第２導電型領域と接し、かつ第１のトレンチの第１の側壁部において第１導電型領域および第２の第２導電型領域と接するようにする技術がある（例えば、特許文献１参照）。また、ｐ型ベース層の表面層に、ｐ+型ボディコンタクト領域とｎ+型ソース領域とを互いに離れて設け、第２トレンチを、ｎ+型ソース領域に接し、ｎ-型ドリフト層に達するように設ける技術がある（例えば、特許文献２参照。）。
特開２０１５−７６５９２号公報 特開２０１４−３３２２３号公報
上述したように、トレンチ型ＭＯＳＦＥＴにおいて、リーク電流が大きいという問題がある。ここで、図７は、リーク電流の高い炭化珪素トレンチ型ＭＯＳＦＥＴチップのエミッション像である。エミッション像は、ＳｉＣデバイス等の半導体デバイスの異常動作に伴い発生する微弱な発光を検出できるフォトエミッション顕微鏡により撮影された像である。図７は、ドレイン−ソース間電圧ＶDSS＝６００Ｖ、ＩDSS＝３×１０-2Ａ／ｃｍ2時のエミッション像である。また、図８は、リーク電流の高い炭化珪素トレンチ型ＭＯＳＦＥＴチップの基板表面のエッチピット写真である。図８は、エミッション像取得後に炭化珪素以外の膜を除去して炭化珪素基板表面を露出させ、その後、溶融ＫＯＨ（水酸化カリウム）エッチングしたときに現れたエッチピット（表面の腐食孔）を撮影したエッチピット写真である。
このエッチピットは、らせん転位や刃状転位などの貫通転位に対応する。これら貫通転位は４Ｈ型や６Ｈ型など炭化珪素基板の中でも六方晶の結晶構造の場合に、六方晶の＜０００１＞方向であるｃ軸に沿って発生することが知られている。例えば、図６の符号ａで示すらせん転位は、ｐ型ベース層１０４の表面からｎ型半導体基板１０２の裏面まで達している。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
図７のエミッション像の発光点（丸印で図示）を図８に重ね合わせると（丸印）、そこにはＫＯＨエッチピットが存在しており、リーク電流ＩDSSは貫通転位の近傍で発生していることが分かる。
これらのことから、イオン注入されたイオン種あるいはｎ型ソース領域１０５の形成時に生成された点欠陥が上記の高温アニール時にらせん転位に沿って拡散することにより、らせん転位の周囲がｎ型になってしまう。らせん転位は、ｐ型ベース層１０４の表面からｎ型半導体基板１０２の裏面まで達しているため、ソースとドレインが導通状態になってしまい、ＩDSSが増加するものと考えられる。
ここで、ｐ型ベース層１０４の不純物濃度を１×１０18／ｃｍ3と高くした場合、ＩDSSが、抑制されることが分かっている。しかしながら、上記の構造のトレンチ型ＭＯＳＦＥＴにおけるｐ型ベース層１０４の不純物濃度は１×１０17／ｃｍ3前半である。この不純物濃度が高過ぎるとドレイン−ソース間の電流が流れ始めるゲート電圧であるしきい電圧が高くなりすぎる問題がある。
この発明は、上述した従来技術による問題点を解消するため、ゲート電圧のしきい値を適切に保持し、リーク電流を抑えることを可能とする炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型のドリフト層が、第１導電型の炭化珪素半導体基板のおもて面側の全面に設けられる。第２導電型のベース層が、前記ドリフト層の表面層の全面に設けられる。第１のトレンチが前記ベース層の表面層に設けられる。前記ドリフト層に達する、前記第１のトレンチより幅が狭い第２のトレンチが、前記第１のトレンチの底に設けられる。第１導電型のソース領域が、前記ベース層の表面層、前記第１のトレンチの側壁および前記第１のトレンチの底に設けられる。前記ベース層に達する第２導電型の不純物領域が、前記ソース領域の表面層に選択的に設けられる。ゲート電極が、前記第１のトレンチおよび前記第２のトレンチの内部に、ゲート酸化膜を介して埋め込まれる。層間絶縁膜が、前記ゲート電極を覆うように設けられる。ソース電極が、前記不純物領域および前記ソース領域に接するように設けられる。ドレイン電極が、前記炭化珪素半導体基板の裏面側に設けられる。前記ベース層の厚さは、前記ベース層内の転位に沿ったイオン種あるいは点欠陥の濃度を前記転位の周囲で導通が起こらない濃度とする厚さである。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ベース層の厚さは、８μｍ以上であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ベース層の厚さは、１２μｍ以上であることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。炭化珪素半導体装置の製造方法は、まず、第１導電型の炭化珪素半導体基板のおもて面側の全面に第１導電型のドリフト層を積層する工程を行う。次に、前記ドリフト層の表面層の全面に第２導電型のベース層を積層する工程を行う。次に、前記ベース層の表面層に第１のトレンチを形成する工程を行う。次に、前記ベース層の表面層、前記第１のトレンチの左側壁および前記第１のトレンチの左底部に第１の第１導電型のソース領域を形成する工程を行う。次に、前記ベース層の表面層、前記第１のトレンチの右側壁および前記第１のトレンチの右底部の第２の第１導電型のソース領域を形成する工程を行う。次に、前記第１のトレンチの底に、前記ベース層を貫通し、前記ドリフト層に達する、前記第１のトレンチより幅が狭い第２のトレンチを形成する工程を行う。次に、前記ソース領域の表面層に、前記ベース層に達する第２導電型の不純物領域を選択的に形成する工程を行う。次に、前記第１のトレンチおよび前記第２のトレンチの内部に、ゲート酸化膜を介してゲート電極を形成する工程を行う。次に、前記ゲート電極を覆うように層間絶縁膜を形成する工程を行う。次に、前記ソース領域および前記不純物領域に接するようにソース電極を形成する工程を行う。次に、前記炭化珪素半導体基板の裏面側にドレイン電極を形成する工程を行う。前記ベース層を積層する工程は、前記ベース層内の転位に沿ったイオン種あるいは点欠陥の濃度を前記転位の周囲で導通が起こらない濃度とする厚さまで積層する。
上述した発明によれば、ｐ型エピベース層（第２導電型のベース層）の膜厚を厚くすることで、らせん転位に沿ったイオン種あるいは点欠陥の濃度を、らせん転位の周囲のｎ型領域で導通が起こらないような濃度とすることができる。これにより、ソース領域とドリフト層間の導通を抑制でき、オフ状態でのリーク電流を抑えることが可能となる。また、第１のトレンチの側壁と底部にｎ型ソース領域を設け、第２のトレンチを設けることで、チャネル長が長くなることを防止でき、チャネル抵抗が増加することを防止できる。
また、ｐ型エピベース層の膜厚を８μｍ以上にすることにより、点欠陥の濃度が十分低下し、らせん転位に沿った点欠陥の濃度が、らせん転位の周囲のｎ型領域で導通が起こらないような濃度とすることができる。また、ｐ型エピベース層の膜厚を１２μｍ以上とすることで、点欠陥の濃度がほぼ０になり、らせん転位の周囲のｎ型領域で導通を抑制することができる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、ゲート電圧のしきい値を適切に保持し、リーク電流を抑えることが可能になるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 従来のトレンチ型ＭＯＳＦＥＴの構造を示す断面図である。 リーク電流の高い炭化珪素トレンチ型ＭＯＳＦＥＴチップのエミッション像である。 リーク電流の高い炭化珪素トレンチ型ＭＯＳＦＥＴチップの基板表面のエッチピット写真である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ型ドリフト層（第１導電型のドリフト層）２が堆積されている。
ｎ型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ型ドリフト層２は、ｎ型炭化珪素基板１よりも低い不純物濃度で、例えば低濃度ｎ型ドリフト層である。ｎ型ドリフト層２の、ｎ型炭化珪素基板１側に対して反対側の表面側には、ｐ型エピベース層（第２導電型のベース層）３が設けられている。以下、ｎ型炭化珪素基板１とｎ型ドリフト層２とｐ型エピベース層３とを併せて炭化珪素半導体基体とする。
ｎ型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、ドレイン電極１３が設けられている。
炭化珪素半導体基体の第１主面側（ｐ型エピベース層３側）には、トレンチ構造が設けられている。具体的には、第１のトレンチ４と第２のトレンチ７が設けられている。第１のトレンチ４は、後述するｎ型ソース領域５、６のｎ型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型エピベース層３に達し、後述する左側ｎ型ソース領域５および右側ｎ型ソース領域６に覆われている。また、第２のトレンチ７は、第１のトレンチ４より幅が狭く、第１のトレンチ４の底部から、ｐ型エピベース層３を貫通してｎ型ドリフト層２に達する。第１のトレンチ４と第２のトレンチ７の内壁に沿って、第１のトレンチ４と第２のトレンチ７の底部および側壁に、高濃度のポリシリコンによるゲート酸化膜９が設けられており、第１のトレンチ４と第２のトレンチ７内のゲート酸化膜９の内側にゲート電極１０が設けられている。層間絶縁膜１１は、ゲート電極１０を覆うように設けられている。ゲート酸化膜９によりゲート電極１０が、ｎ型ドリフト層２およびｐ型エピベース層３と絶縁されている。ゲート電極１０の一部は、第１のトレンチ４の上方（層間絶縁膜１１が設けられている側）からソース電極１２側に突出していてもよい。
ｐ型エピベース層３のｎ型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面には、左側ｎ型ソース領域（第１の第１導電型のソース領域）５、右側ｎ型ソース領域（第２の第１導電型のソース領域）６およびｐ型ベースコンタクト領域（第２導電型の不純物領域）８が選択的に設けられている。以下において、左側ｎ型ソース領域５、右側ｎ型ソース領域６を合わせて、ｎ型ソース領域５、６と記載する場合もある。左側ｎ型ソース領域５は、第１のトレンチ４の左側壁および第１のトレンチ４の左底部にも設けられており、右側ｎ型ソース領域６は、第１のトレンチ４の右側壁および第１のトレンチ４の右底部にも設けられている。ｎ型ソース領域５、６およびｐ型ベースコンタクト領域８は、ソース電極１２と接している。
図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
上述したように、従来は、イオン注入されたイオン種あるいは左側ｎ型ソース領域５および右側ｎ型ソース領域６形成時に生成された点欠陥が高温アニール時にらせん転位に沿って拡散することにより、らせん転位の周囲がｎ型になってしまう。らせん転位は、ｐ型エピベース層３の表面からｎ型半導体基板１の裏面まで達しているため、ソースとドレインが導通状態になってしまい、リーク電流が増加するものと考えられる。
このため、実施の形態にかかる炭化珪素半導体装置では、ｐ型エピベース層３の膜厚を十分厚くして、ｎ型ドリフト領域２を、ｐ型エピベース層３の表面に設けられたｎ型ソース領域５、６から距離ｄ１を離している。距離ｄ１が大きくなるにつれて、らせん転位に沿ったイオン種あるいは点欠陥の濃度が低くなる。このため、ｐ型エピベース層３の膜厚を十分厚くすることで、らせん転位に沿ったイオン種あるいは点欠陥の濃度を、らせん転位の周囲のｎ型領域で導通が起こらないような濃度とすることができる。
ここで、膜厚と点欠陥の濃度との関係を示す報告がある（例えば、下記参考文献１の図２参照。）。この報告によると膜厚が８μｍ以上となると、点欠陥の濃度が十分低下し、らせん転位に沿った点欠陥の濃度が、らせん転位の周囲のｎ型領域で導通が起こらないような濃度となる。このため、ｐ型エピベース層３の膜厚は少なくとも８μｍ以上であることが好ましい。
また、上記報告によると膜厚が１２μｍ以上となると、点欠陥の濃度がほぼ０になり、らせん転位の周囲のｎ型領域で導通を抑制することができる。このため、ｐ型エピベース層３の膜厚は１２μｍ以上であることがより好ましい。
ｐ型エピベース層３の膜厚を厚くするだけでは、チャネル長が大きくなり、チャネル抵抗が大きくなり、その結果オン抵抗が増加することになる。このため、実施の形態では、第１のトレンチ４の底部に第２のトレンチ７を設けている。この場合、第１のトレンチ４の側壁と底部にｎ型ソース領域５、６を設けることで、チャネル長を小さくして、チャネル抵抗が大きくなることを防止できる。
ここで、第１のトレンチ４の底部のｎ型ソース領域５、６の幅ｗはできるだけ小さいことが好ましい。これは、第１のトレンチ４の底部のｎ型ソース領域５、６とｎ型ドリフト領域２との距離ｄ２は、距離ｄ１よりも小さいため、第１のトレンチ４の底部のｎ型ソース領域５、６からｎ型ドリフト領域２に達するらせん転位の周囲の濃度を低くできず、導通状態になってしまう。このため、幅ｗをできるだけ小さくすることで、第１のトレンチの底部のｎ型ソース領域５、６からｎ型ドリフト領域２に達するらせん転位を少なくして、ソースとドレインが導通状態になることを少なくするためである。
この幅ｗの最小寸法は、第１のトレンチ４と第２のトレンチ７とのアライメントずれ量で決定される。具体的には、アライメントずれ量の代表値は０．０５μｍであり、第１のトレンチ４の両側でアライメントずれが発生する場合を考えると、幅ｗの最小寸法は０．０５μｍの２倍の０．１μｍとなる。
一方、幅ｗの最大寸法は、炭化珪素半導体装置の目標とする良品率とセルピッチとで、決定される。ｎ型ソース領域５、６の面積を小さくすると、らせん転位が少なくなるため、転位密度が少なくなり、良品率を向上させることができる。良品率が１％の活性面積が９ｍｍ2の従来の炭化珪素半導体装置では、転位密度が約５１個／ｃｍ2以上となると、リーク電流ＩDSSは１０-3Ａ／ｃｍ2〜１０-1Ａ／ｃｍ2と大きくなる。ここで、活性面積とは、素子構造が形成されオン状態のときに電流が流れる活性領域の面積である。
面積と良品率との関係は、対数関係にあるため、良品率を１％からｘ％に向上させるためには、この面積をｌｎ（ｘ）／ｌｎ（０．０１）倍する必要がある。ここで、ｌｎは自然対数である。
また、炭化珪素半導体装置の構造をストライプ状とし、セルピッチｓとすると、従来構造の炭化珪素半導体装置のｎ型ソース領域１０５の面積は、ｓ×総ストライプ長となる。ここで、セルピッチｓは、第１のトレンチ４の中心間の距離であり、総ストライプ長は、炭化珪素半導体装置の各ストライプ長の総和である。また、実施の形態の炭化珪素半導体装置のｎ型ソース領域５、６の面積は、２ｗ×総ストライプ長となる。
このため、従来の炭化珪素半導体装置の良品率１％を、実施の形態の炭化珪素半導体装置で良品率ｘ％に向上する場合、幅ｗの最大寸法は、
（２ｗ×総ストライプ長）／（ｓ×総ストライプ長）＝（ｌｎ（ｘ）／ｌｎ（０．０１））より、
ｗ＝ｓ×（ｌｎ（ｘ）／ｌｎ（０．０１））／２
となる。言い換えると、構造がストライプ状で、セルピッチｓの炭化珪素半導体装置で、良品率を１％からｘ％に向上させるためには、幅ｗは、上記の最大寸法以下である必要がある。
より具体的に、良品率が１％の従来の炭化珪素半導体装置を、実施の形態の炭化珪素半導体装置で良品率８０％に向上する場合、ｎ型ソース領域５、６の底の面積をｌｎ（０．８）／ｌｎ（０．０１）＝０．０４８、つまり、４．８％まで縮小すればよい。このため、幅ｗの最大寸法は、
ｓ×（ｌｎ（０．８）／ｌｎ（０．０１））／２＝ｓ×０．０４８／２
となる。
例えば、セルピッチｓが５μｍの場合、幅ｗの最大寸法は、０．１２μｍとなり、セルピッチｓが７μｍの場合、幅ｗの最大寸法は、０．１７μｍとなる。また、セルピッチｓが４μｍの場合、幅ｗの最大寸法は、０．０９５μｍとなるが、幅ｗの最小寸法（０．１μｍ）より小さいため、セルピッチｓが４μｍの場合、良品率８０％を実現できない。
（参考文献１） タケシ ミタニ（Ｔａｋｅｓｈｉ Ｍｉｔａｎｉ）他、「Ｄｅｐｔｈ Ｐｒｏｆｉｌｉｎｇ ｏｆ Ａｌ Ｉｏｎ−Ｉｍｐｌａｎｔａｔｉｏｎ Ｄａｍａｇｅ ｉｎ ＳｉＣ Ｃｒｙｓｔａｌｓ ｂｙ Ｃａｔｈｏｄｏｌｕｍｉｎｅｓｃｅｎｃｅ Ｓｐｅｃｔｒｏｓｃｏｐｙ」、（米国）、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌｓ．６００−６０３（２００９）ｐｐ６１５−６１８
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２〜図５は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
まず、ｎ型の炭化珪素でできたｎ型炭化珪素基板１を用意する。そして、このｎ型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできたｎ型ドリフト層２を、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ｎ型ドリフト層２を形成するためのエピタキシャル成長の条件を、例えばｎ型ドリフト層２の不純物濃度が３×１０15／ｃｍ3程度となるように設定してもよい。
次に、ｎ型ドリフト層２の表面上に、ｐ型の不純物、例えばアルミニウム原子をドーピングしながらｐ型エピベース層３を、例えば８μｍ以上の厚さ、好ましくは１２μｍ以上の厚さまでエピタキシャル成長させる。ここまでの工程により、ｎ型炭化珪素基板１上にｎ型ドリフト層２およびｐ型エピベース層３を積層してなる炭化珪素半導体基体が形成される。ｐ型エピベース層３を形成するためのエピタキシャル成長の条件を、例えばｐ型エピベース層３の不純物濃度が５×１０16／ｃｍ3〜２×１０17／ｃｍ3で好ましくは１×１０17／ｃｍ3程度となるように設定してもよい。ここまでの状態が図２に示されている。
次に、ｐ型エピベース層３の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてドライエッチング等によってｐ型エピベース層３に達する第１のトレンチ４を形成する。続いて、第１のトレンチ４を形成するために用いたマスクを除去する。
次に、ｐ型エピベース層３の表面上に紙面右斜め方向から、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。図３に記載される矢印は、紙面右斜め方向からイオンが注入されることを示している。それによって、ｐ型エピベース層３の表面層、第１のトレンチ４の左側壁、第１のトレンチ４の左底部に左側ｎ型ソース領域５が形成される。左側ｎ型ソース領域５を設けるためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０17／ｃｍ3程度となるように設定してもよい。ここまでの状態が図３に示されている。
次に、ｐ型エピベース層３の表面上に紙面左斜め方向から、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。図４に記載される矢印は、紙面左斜め方向からイオンが注入されることを示している。それによって、ｐ型エピベース層３の表面層、第１のトレンチ４の右側壁、第１のトレンチ４の右底部に右側ｎ型ソース領域６が形成される。右側ｎ型ソース領域６を設けるためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０17／ｃｍ3程度となるように設定してもよい。ここまでの状態が図４に示されている。
ここで、左側ｎ型ソース領域５を形成する順番と右側ｎ型ソース領域６を形成する順番は入れ替えてもよい。つまり、右側ｎ型ソース領域６を形成後、左側ｎ型ソース領域５を形成してもよい。
次に、ｐ型エピベース層３の表面上および第１のトレンチ４の底部に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてドライエッチング等によってｐ型エピベース層３を貫通して、ｎ型ドリフト層２に達する第２のトレンチ７を形成する。続いて、第２のトレンチ７を形成するために用いたマスクを除去する。ここまでの状態が図５に示されている。
次に、ｎ型ソース領域５、６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成し、この酸化膜をマスクとしてｎ型ソース領域５、６の表面上にｐ型の不純物、例えばアルミニウムをイオン注入する。それによって、ｎ型ソース領域５、６の表面領域の一部にｐ型ベースコンタクト領域８が形成される。ｐ型ベースコンタクト領域８を形成するためのイオン注入時のドーズ量を、例えばｐ型エピベース層３よりも不純物濃度が高くなるように設定してもよい。続いて、ｐ型ベースコンタクト領域８を形成するためのイオン注入時に用いたマスクを除去する。
次に、熱処理（アニール）を行って、例えばｎ型ソース領域５、６、ｐ型ベースコンタクト領域８を活性化させる。熱処理の温度は、例えば１６００℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｎ型ソース領域５、６およびｐ型ベースコンタクト領域８の表面と、第１および第２のトレンチ４、７の底部および側壁と、に沿ってゲート酸化膜９を形成する。このゲート酸化膜９は、酸素雰囲気中において１２００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート酸化膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート酸化膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層は第１および第２のトレンチ４、７内を埋めるように形成する。この多結晶シリコン層をパターニングして、第１および第２のトレンチ４、７内部に残すことによって、ゲート電極１０が形成される。ゲート電極１０の一部は、第１のトレンチ４の上方（層間絶縁膜１１が形成される側）からソース電極１２側に突出していてもよい。
次に、ゲート酸化膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１およびゲート酸化膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ型ソース領域５、６およびｐ型ベースコンタクト領域８を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。
次に、コンタクトホール内および層間絶縁膜１１の上にソース電極１２となる、例えば、アルミニウム−シリコン合金(Ａｌ−Ｓｉ)の膜を形成する。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１２を残す。
次に、ｎ型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできたドレイン電極１３を形成する。その後、例えば１０００℃程度の温度で熱処理を行って、ｎ型炭化珪素基板１とドレイン電極１３とをオーミック接合する。
次に、例えばスパッタ法によって、ソース電極１２および層間絶縁膜１１を覆うように、例えばアルミニウム膜を、厚さが例えば５μｍ程度になるように、設ける。その後、アルミニウム膜を選択的に除去して、素子全体の活性部を覆うように残すことによって、ソース電極パッド（不図示）を形成する。
次に、ドレイン電極１３の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。
実施の形態に基づき作成した炭化珪素半導体装置では、活性面積が９ｍｍ2でＩDSSの良品規格を１００ｎＡとした場合、ＩDSSの良品率が従来約１％であったものが、セルピッチ５μｍ時で約８０％に改善した。また、しきい電圧は５Ｖ〜６Ｖ、１２００Ｖクラスのアバランシェ降伏電圧（耐圧）は１５００Ｖ〜１６００Ｖと十分高く、パンチスルーは発生しなかった。
以上、説明したように、実施の形態によれば、ｐ型エピベース層の膜厚を厚くすることで、らせん転位に沿ったイオン種あるいは点欠陥の濃度を、らせん転位の周囲のｎ型領域で導通が起こらないような濃度とすることができる。これにより、ソースとドリフト層間の導通を抑制でき、オフ状態でのリーク電流を抑えることが可能となる。また、第１のトレンチの側壁と底部にｎ型ソース領域を設け、第２のトレンチを設けることで、チャネル長が長くなることを防止でき、チャネル抵抗が増加することを防止できる。
また、ｐ型エピベース層の膜厚を８μｍ以上にすることにより、点欠陥の濃度が十分低下し、らせん転位に沿った点欠陥の濃度が、らせん転位の周囲のｎ型領域で導通が起こらないような濃度とすることができる。また、ｐ型エピベース層の膜厚を１２μｍ以上とすることで、点欠陥の濃度がほぼ０になり、らせん転位の周囲のｎ型領域で導通を抑制することができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明の各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置は、トレンチゲート構造を有するＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）、ＧＴＯ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ ｔｈｙｒｉｓｔｏｒ）、サイリスタなど少なくとも２つ以上のＰＮ接合を有する炭化珪素半導体装置に有用であり、特に、ＭＯＳ型電力用炭化珪素半導体装置に適している。
１ ｎ型炭化珪素基板
２ ｎ型ドリフト層
３ ｐ型エピベース層
４ 第１のトレンチ
５ 左側ｎ型ソース領域
６ 右側ｎ型ソース領域
７ 第２のトレンチ
８ ｐ型ベースコンタクト領域
９ ゲート酸化膜
１０ ゲート電極
１１ 層間絶縁膜
１２ ソース電極
１３ ドレイン電極
１０１ オーミックコンタクト電極
１０２ ｎ型半導体基板
１０３ ｎ型ドリフト層
１０４ ｐ型ベース層
１０５ ｎ型ソース領域
１０６ ｐ型ベースコンタクト領域
１０７ トレンチ
１０８ ゲート酸化膜
１０９ ゲート電極
１１０ 層間絶縁膜
１１１ ソース電極
ａ らせん転位

Claims (4)

  1. 第１導電型の炭化珪素半導体基板のおもて面側の全面に設けられた第１導電型のドリフト層と、
    前記ドリフト層の表面層の全面に設けられた第２導電型のベース層と、
    前記ベース層の表面層に設けられた第１のトレンチと、
    前記第１のトレンチの底に設けられた、前記ドリフト層に達する、前記第１のトレンチより幅が狭い第２のトレンチと、
    前記ベース層の表面層、前記第１のトレンチの側壁および前記第１のトレンチの底部に設けられた第１導電型のソース領域と、
    前記ソース領域の表面層に選択的に設けられ、前記ベース層に達する第２導電型の不純物領域と、
    前記第１のトレンチおよび前記第２のトレンチの内部に、ゲート酸化膜を介して埋め込まれたゲート電極と、
    前記ゲート電極を覆うように設けられた層間絶縁膜と、
    前記不純物領域および前記ソース領域に接するように設けられたソース電極と、
    前記炭化珪素半導体基板の裏面側に設けられたドレイン電極と、
    を備え、
    前記ベース層の厚さは、前記ベース層内の転位に沿ったイオン種あるいは点欠陥の濃度を前記転位の周囲で導通が起こらない濃度とする厚さであることを特徴とする炭化珪素半導体装置。
  2. 前記ベース層の厚さは、８μｍ以上であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記ベース層の厚さは、１２μｍ以上であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  4. 第１導電型の炭化珪素半導体基板のおもて面側の全面に第１導電型のドリフト層を積層する工程と、
    前記ドリフト層の表面層の全面に第２導電型のベース層を積層する工程と、
    前記ベース層の表面層に第１のトレンチを形成する工程と、
    前記ベース層の表面層、前記第１のトレンチの左側壁および前記第１のトレンチの左底部に第１の第１導電型のソース領域を形成する工程と、
    前記ベース層の表面層、前記第１のトレンチの右側壁および前記第１のトレンチの右底部の第２の第１導電型のソース領域を形成する工程と、
    前記第１のトレンチの底に、前記ベース層を貫通し、前記ドリフト層に達する、前記第１のトレンチより幅が狭い第２のトレンチを形成する工程と、
    前記ソース領域の表面層に、前記ベース層に達する第２導電型の不純物領域を選択的に形成する工程と、
    前記第１のトレンチおよび前記第２のトレンチの内部に、ゲート酸化膜を介してゲート電極を形成する工程と、
    前記ゲート電極を覆うように層間絶縁膜を形成する工程と、
    前記ソース領域および前記不純物領域に接するようにソース電極を形成する工程と、
    前記炭化珪素半導体基板の裏面側にドレイン電極を形成する工程と、
    を含み、
    前記ベース層を積層する工程は、前記ベース層内の転位に沿ったイオン種あるいは点欠陥の濃度を前記転位の周囲で導通が起こらない濃度とする厚さまで積層することを特徴とする炭化珪素半導体装置の製造方法。
JP2016222773A 2016-11-15 2016-11-15 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Active JP6822088B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016222773A JP6822088B2 (ja) 2016-11-15 2016-11-15 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US15/724,188 US10236348B2 (en) 2016-11-15 2017-10-03 Silicon carbide semiconductor device with double trench and method of making same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016222773A JP6822088B2 (ja) 2016-11-15 2016-11-15 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2018082018A true JP2018082018A (ja) 2018-05-24
JP6822088B2 JP6822088B2 (ja) 2021-01-27

Family

ID=62106711

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016222773A Active JP6822088B2 (ja) 2016-11-15 2016-11-15 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Country Status (2)

Country Link
US (1) US10236348B2 (ja)
JP (1) JP6822088B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7310184B2 (ja) * 2019-03-18 2023-07-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
FR3128312B1 (fr) * 2021-10-20 2025-02-28 St Microelectronics Srl Dispositif électronique comprenant des transistors

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11508087A (ja) * 1995-06-14 1999-07-13 トーテム セミコンダクター リミテッド 半導体装置とその製造方法
JP2006074054A (ja) * 2004-09-02 2006-03-16 Internatl Rectifier Corp 上面ドレインｍｏｓゲートデバイスおよびそのための製造方法
US20080076222A1 (en) * 2006-09-26 2008-03-27 Infineon Technologies Austria Ag Method for producing an integrated circuit with a trench transistor structure
US20120319199A1 (en) * 2011-06-20 2012-12-20 Maxpower Semiconductor, Inc. Trench Gated Power Device With Multiple Trench Width and its Fabrication Process
JP2013008716A (ja) * 2011-06-22 2013-01-10 Shindengen Electric Mfg Co Ltd 半導体装置及びその製造方法
WO2014010006A1 (ja) * 2012-07-09 2014-01-16 株式会社日立製作所 Mos型電界効果トランジスタ

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3211394B2 (ja) 1992-08-13 2001-09-25 ソニー株式会社 半導体装置の製造方法
EP0897594B1 (en) 1996-05-08 2004-07-28 Advanced Micro Devices, Inc. Control of junction depth and channel length using generated interstitial gradients to oppose dopant diffusion
DE60040798D1 (de) * 1999-10-27 2008-12-24 Kansai Electric Power Co Halbleiteranordnung mit Driftbereichen mit entgegengesetzten Leitungstypen
JP2007243080A (ja) 2006-03-13 2007-09-20 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2008016747A (ja) * 2006-07-10 2008-01-24 Fuji Electric Holdings Co Ltd トレンチｍｏｓ型炭化珪素半導体装置およびその製造方法
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
JP5717661B2 (ja) * 2011-03-10 2015-05-13 株式会社東芝 半導体装置とその製造方法
JP5243671B1 (ja) * 2011-11-21 2013-07-24 パナソニック株式会社 半導体装置及びその製造方法
JP2014146757A (ja) 2013-01-30 2014-08-14 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置の製造方法
JP2015056640A (ja) * 2013-09-13 2015-03-23 株式会社東芝 半導体装置の製造方法
JP2015076592A (ja) 2013-10-11 2015-04-20 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP5630552B2 (ja) 2013-10-15 2014-11-26 富士電機株式会社 炭化珪素半導体装置およびその製造方法
JP6870286B2 (ja) 2016-11-15 2021-05-12 富士電機株式会社 炭化珪素半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11508087A (ja) * 1995-06-14 1999-07-13 トーテム セミコンダクター リミテッド 半導体装置とその製造方法
JP2006074054A (ja) * 2004-09-02 2006-03-16 Internatl Rectifier Corp 上面ドレインｍｏｓゲートデバイスおよびそのための製造方法
US20080076222A1 (en) * 2006-09-26 2008-03-27 Infineon Technologies Austria Ag Method for producing an integrated circuit with a trench transistor structure
US20120319199A1 (en) * 2011-06-20 2012-12-20 Maxpower Semiconductor, Inc. Trench Gated Power Device With Multiple Trench Width and its Fabrication Process
JP2013008716A (ja) * 2011-06-22 2013-01-10 Shindengen Electric Mfg Co Ltd 半導体装置及びその製造方法
WO2014010006A1 (ja) * 2012-07-09 2014-01-16 株式会社日立製作所 Mos型電界効果トランジスタ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
TAKESHI MITANI ET.AL.: "Depth Profiling of Al Ion-Impalantation Damage in SiC Crystals by Cathodoluminescence Spctroscopy", MATERIALS SCIENCE FORUM, vol. Vols.600-603, JPN7020002424, 2009, pages 615 - 618, ISSN: 0004324055 *

Also Published As

Publication number Publication date
US20180138273A1 (en) 2018-05-17
JP6822088B2 (ja) 2021-01-27
US10236348B2 (en) 2019-03-19

Similar Documents

Publication Publication Date Title
JP6472776B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN108352402B (zh) 半导体装置和半导体装置的制造方法
KR101638754B1 (ko) 반도체 장치
US9252261B2 (en) Semiconductor device and manufacturing method of the same
US8772788B2 (en) Semiconductor element and method of manufacturing thereof
US9825126B2 (en) Semiconductor device
JP6880669B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP5692227B2 (ja) 電力用半導体装置
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
JP6766512B2 (ja) 半導体装置および半導体装置の製造方法
WO2017081935A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JPWO2017064948A1 (ja) 半導体装置および半導体装置の製造方法
JP2011023675A (ja) 半導体装置及びその製造方法
WO2013001677A1 (ja) 半導体装置とその製造方法
US10665679B2 (en) Silicon carbide semiconductor device and method for manufacturing same
JP6802454B2 (ja) 半導体装置およびその製造方法
JP2012064741A (ja) 半導体装置およびその製造方法
JP2017092355A (ja) 半導体装置および半導体装置の製造方法
CN111697078A (zh) 高雪崩耐量的vdmos器件及制备方法
WO2012105170A1 (ja) 半導体装置およびその製造方法
JP2022060802A (ja) 炭化珪素半導体装置
WO2018117061A1 (ja) 半導体装置および半導体装置の製造方法
US12068411B2 (en) Semiconductor device and method for manufacturing same
JP2018082017A (ja) 炭化珪素半導体装置の製造方法
JP6822088B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191011

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200805

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201015

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201221

R150 Certificate of patent or registration of utility model

Ref document number: 6822088

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250