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CN111697078A - 高雪崩耐量的vdmos器件及制备方法 - Google Patents

高雪崩耐量的vdmos器件及制备方法 Download PDF

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CN111697078A
CN111697078A CN202010605524.9A CN202010605524A CN111697078A CN 111697078 A CN111697078 A CN 111697078A CN 202010605524 A CN202010605524 A CN 202010605524A CN 111697078 A CN111697078 A CN 111697078A
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CN
China
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type semiconductor
doped
layer
oxide layer
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CN202010605524.9A
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任敏
李吕强
蓝瑶瑶
郭乔
李泽宏
张波
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Original Assignee
University of Electronic Science and Technology of China
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Abstract

本发明涉及功率半导体器件技术领域，具体涉及到一种提高雪崩耐量的VDMOS及制备方法，在本发明的器件中引入了第二多晶硅栅电极替换掉了传统VDMOS结构源区下方部分的体区，并且对JEFT区域进行了与漂移区相同杂质类型的中等掺杂，在器件正向导通时，第一多晶硅栅电极与第二多晶硅栅电极能够在源区侧部的体区中形成双反型层沟道，并且在JEFT区域形成多数载流子的积累层，改善了VDMOS的正向导通特性；在器件处于雪崩击穿状态时，源区下方不再存在寄生的三极管，并且击穿位置会固定到源区侧方的欧姆接触区与漂移区的交界面，雪崩电流只能通过欧姆接触区流出源极，提高了VDMOS的雪崩耐量。

Description

高雪崩耐量的VDMOS器件及制备方法
技术领域
本发明涉及功率半导体器件技术领域，具体涉及到一种高雪崩耐量的VDMOS及其制备。
背景技术
绝缘栅场效应晶体管(MOSFET)因其具有开关速度快、功耗低、栅极易驱动、驱动功率小，输入阻抗高和频率响应好等优点，被广泛的应用在各种电力系统中。在各种高电应力系统中，除了要求功率MOSFET具有更低导通损耗外，还要求其具有更高的可靠性。通常，功率MOSFET经常会面临动态过程中的失效，与静态过程中失效所不同的是，器件在动态过程失效的机率更高，失效原理也更为复杂。非箝位感性负载开关过程(Unclamped InductiveSwitching，UIS)通常被认为是功率MOSFET在系统中所能面临的最极端的电应力情况。因为在回路从导通变为关断时，存储在非箝位感性电感中的能量必须在关断瞬间全部通过功率MOSFET进行泻放，同时施加于功率MOSFET的高电压和大电流极易造成器件的失效。因此，器件的抗UIS失效能力通常是衡量功率器件可靠性的重要指标，而雪崩耐量则是衡量抗UIS能力的重要参数。
研究表明，MOSFET内部的寄生双极型晶体管(Bipolar Junction Transistor，BJT)的开启是造成器件发生UIS失效的重要原因之一。如图1所示，功率MOSFET器件内部的源区3、体区4、漂移区9组成了寄生BJT，当功率MOSFET中发生雪崩击穿时，雪崩所产生的电流会通过源区下方的体区流向源极金属，极大的雪崩电流会在源区下方的体区电阻上产生极大的压降，一旦该压降大于由源区和体区所组成的BJT发射结的导通压降，寄生BJT将开启，寄生BJT导通后流过体内的大电流将会使器件迅速升温，最终使器件烧毁。
通常，业内常采用减小体区的电阻来抑制寄生BJT的开启，但是，这种方法无法完全杜绝寄生BJT的开启，器件仍然会面临由于雪崩击穿带来的各种失效问题；同时，使用高能硼离子的注入或深扩散也会在造成阈值电压提高地限制下，只能有限制地减小基区电阻。
发明内容
本发明针对上述问题，提供了一种高雪崩耐量的VDMOS器件，其能够消除掉源区下方的寄生BJT，极大地提高器件的雪崩耐量
为实现上述发明目的，本发明技术方案如下：
一种高雪崩耐量的VDMOS器件，包括漏极结构、漂移区结构、JEFT区结构、源极结构、栅极结构；
所述漏极结构包括漏极金属层11、漏极金属层11上方的重掺杂第二类导电类型半导体漏区10，重掺杂第二类导电类型半导体漏区10的下表面与漏极金属层11直接接触；
所述漂移区结构包括第二类导电类型半导体漏区10上方的轻掺杂第二类导电类型半导体漂移区9；所述轻掺杂第二类导电类型半导体漂移区9的下表面与重掺杂第二类导电类型半导体漏区10直接接触，所述轻掺杂第二类导电类型半导体漂移区9位于源极结构、栅极结构和JEFT结构的下方且与第二多晶硅栅电极52通过栅极绝缘介质层62相隔离；
所述JEFT区结构位于轻掺杂第二类导电类型半导体漂移区9的上表面，包括位于第二栅极绝缘层62之间的中等掺杂第二类导电类型半导体JEFT区7；
所述源极结构包括源极金属层1、重掺杂第一类导电类型半导体欧姆接触区2、重掺杂第二类导电类型半导体源区3和中等掺杂第一类导电类型半导体体区4；所述源极结构的重掺杂第二类导电类型半导体源区3两侧分别为重掺杂第一类导电类型半导体欧姆接触区2和中等掺杂第一类导电类型半导体体区4，其中中等掺杂第一类导电类型半导体体区4位于靠近JEFT区结构的一侧，重掺杂第一类导电类型半导体欧姆接触区2位于远离JEFT区结构的一侧，并且重掺杂第一类导电类型半导体欧姆接触区2和重掺杂第二类导电类型半导体源区3的上表面直接与源极金属层1相接触；
所述栅极结构包括第一多晶硅栅电极51、第二多晶硅栅电极52和第一栅极绝缘介质层61、第二栅极绝缘介质层62；所述栅极结构的第一多晶硅栅电极51位于第一类导电类型半导体体区4的正上方，并且跨越了整个JEFT区结构，通过第一栅极绝缘介质层61将第一多晶硅栅电极51与第一类导电类型半导体体区4进行隔离，第二多晶硅栅电极52位于重掺杂第二类导电类型半导体源区3和中等掺杂第一类导电类型半导体体区4的正下方且通过栅极绝缘介质层62与第二类导电类型半导体源区3和第一类导电类型半导体体区4相隔离。
作为优选方式，所述漂移区结构为交替排列的宽度和掺杂浓度相等的轻掺杂第一类导电类型半导体区域8和轻掺杂第二类导电类型半导体区域9。
作为优选方式，包围第二多晶硅栅极52的栅极绝缘介质层62的深度与重掺杂第一类导电类型半导体欧姆接触区2的深度相同。
作为优选方式，所述VDMOS器件的材料为硅、碳化硅、砷化镓、磷化铟或锗硅半导体材料。
作为优选方式，所述第一类导电类型半导体掺杂为P型半导体，第二类导电类型半导体为N型半导体；或者所述第一类导电类型半导体掺杂为N型半导体，第二类导电类型半导体为P型半导体。
作为优选方式，所述轻掺杂为杂质浓度量级在1e16cm-3及以下的掺杂，所述中等掺杂为杂质浓度量级在1e16cm-3到1e18cm-3之间的掺杂，所述重掺杂为杂质浓度量级大于1e18cm-3的掺杂。
作为优选方式，所述VDMOS器件采用如下制备方法得到，步骤包括：
步骤1：选用N型硅衬底片，在所述衬底片上生长轻掺杂N型单晶硅外延层；
步骤2：在所述外延层上方进行氧化层生长、涂光刻胶和沟槽刻蚀，以形成若干沟槽，接着再次进行氧化，在沟槽内部生长出氧化层，然后进行多晶硅的淀积；
步骤3：刻蚀去除掉沟槽外部所有的以及内部多余部分的多晶硅和氧化层材料；
步骤4：再次生长或淀积氧化层，并刻蚀掉所述沟槽外部多余的氧化层材料，只保留沟槽内部多晶硅上方的部分氧化层；
步骤5：在所述外延层的上表面再次进行单晶硅的外延生长，依据沟槽侧面结合键能更低的特性，利用侧壁的单晶硅材料在沟槽内部氧化层上方生长出单晶硅的外延层；
步骤6：当所述外延生长的单晶硅完全填充了所述沟槽后，进行化学机械抛光，使整个外延单晶硅层表面平整；
步骤7：对所述沟槽之间的JEFT区域进行N型杂质中等掺杂；
步骤8：在所述外延层上表面生长氧化层，淀积多晶硅，并进行刻蚀，以制作出表面的栅氧化层和栅极多晶硅；
步骤9：使用自对准工艺对所述外延层上方的体区和源区进行掺杂和退火，以形成中等掺杂P型体区和重掺杂N型源区；
步骤10：对所述外延层表面进行氧化，并光刻出源极接触孔，对其进行掺杂和退火，以形成重掺杂的P型欧姆接触区，接着在氧化层上方淀积金属层，以形成源极金属；
步骤11：对衬底片背面进行减薄，将其减薄至所需厚度，然后进行N型杂质的重掺杂，以形成漏区，最后进行背面的金属淀积，形成漏极金属。
为实现上述发明目的，本发明还提供一种高雪崩耐量的VDMOS器件的制备方法，包括以下步骤：
步骤1：选用N型硅衬底片，在所述衬底片上生长轻掺杂N型单晶硅外延层；
步骤2：在所述外延层上方进行氧化层生长、涂光刻胶和沟槽刻蚀，以形成若干沟槽，接着再次进行氧化，在沟槽内部生长出氧化层，然后进行多晶硅的淀积；
步骤3：刻蚀去除掉沟槽外部所有的以及内部多余部分的多晶硅和氧化层材料；
步骤4：再次生长或淀积氧化层，并刻蚀掉所述沟槽外部多余的氧化层材料，只保留沟槽内部多晶硅上方的部分氧化层；
步骤5：在所述外延层的上表面再次进行单晶硅的外延生长，依据沟槽侧面结合键能更低的特性，利用侧壁的单晶硅材料在沟槽内部氧化层上方生长出单晶硅的外延层；
步骤6：当所述外延生长的单晶硅完全填充了所述沟槽后，进行化学机械抛光，使整个外延单晶硅层表面平整；
步骤7：对所述沟槽之间的JEFT区域进行N型杂质中等掺杂；
步骤8：在所述外延层上表面生长氧化层，淀积多晶硅，并进行刻蚀，以制作出表面的栅氧化层和栅极多晶硅；
步骤9：使用自对准工艺对所述外延层上方的体区和源区进行掺杂和退火，以形成中等掺杂P型体区和重掺杂N型源区；
步骤10：对所述外延层表面进行氧化，并光刻出源极接触孔，对其进行掺杂和退火，以形成重掺杂的P型欧姆接触区，接着在氧化层上方淀积金属层，以形成源极金属；
步骤11：对衬底片背面进行减薄，将其减薄至所需厚度，然后进行N型杂质的重掺杂，以形成漏区，最后进行背面的金属淀积，形成漏极金属。
本发明的有益效果为：引入了第二多晶硅栅电极来替换掉了传统VDMOS结构源区下方部分的体区，并且对JEFT区域进行了与漂移区相同杂质类型的中等掺杂，在器件正向导通时，第一多晶硅栅电极和第二多晶硅栅电极能够在源区侧部的体区中形成双反型层沟道，并且在JEFT区域形成多数载流子的积累层，极大地改善了VDMOS的正向导通特性；而当器件处于雪崩击穿状态时，源区下方不再存在寄生的三极管，并且击穿位置会固定到源区侧方的欧姆接触区与漂移区的交界面，雪崩电流只能通过欧姆接触区流出源极，其能够极大地提高VDMOS的抗UIS能力。
附图说明
图1是传统VDMOS的器件结构及其寄生BJT和雪崩击穿电流路径示意图。
图2是实施例1提供的一种高雪崩耐量的VDMOS的器件。
图3是实施例1提供的一种高雪崩耐量的VDMOS的器件结构及其雪崩击穿电流路径示意图。
图4是实施例2提供的一种高雪崩耐量的超结VDMOS的器件。
图5是本发明实施例1提供的一种高雪崩耐量的超结VDMOS的制造工艺流程示意图。
1为源极金属层，2为重掺杂第一类导电类型半导体欧姆接触区，3为重掺杂第二类导电类型半导体源区，4为中等掺杂第一类导电类型半导体体区，5为多晶硅栅电极，51为第一多晶硅栅电极，52为第二多晶硅栅电极，6为栅极绝缘介质层，61为第一栅极绝缘介质层，62为第二栅极绝缘介质层，7为中等掺杂第二类导电类型半导体JEFT区，8为轻掺杂第一类导电类型半导体漂移区，9为轻掺杂第二类导电类型半导体漂移区，10为重掺杂第二类导电类型半导体漏区，11为漏极金属层，12为雪崩击穿电流路径。
具体实施方式
实施例1
一种高雪崩耐量的VDMOS器件，其结构如图2所示，包括漏极结构、漂移区结构、JEFT区结构、源极结构、栅极结构；
所述漏极结构包括漏极金属层11、漏极金属层11上方的重掺杂第二类导电类型半导体漏区10，重掺杂第二类导电类型半导体漏区10的下表面与漏极金属层11直接接触；
所述漂移区结构包括第二类导电类型半导体漏区10上方的轻掺杂第二类导电类型半导体漂移区9；所述轻掺杂第二类导电类型半导体漂移区9的下表面与重掺杂第二类导电类型半导体漏区10直接接触，所述轻掺杂第二类导电类型半导体漂移区9位于源极结构、栅极结构和JEFT结构的下方且与第二多晶硅栅电极52通过栅极绝缘介质层62相隔离；
所述JEFT区结构位于轻掺杂第二类导电类型半导体漂移区9的上表面，包括位于第二栅极绝缘层62之间的中等掺杂第二类导电类型半导体JEFT区7；
所述源极结构包括源极金属层1、重掺杂第一类导电类型半导体欧姆接触区2、重掺杂第二类导电类型半导体源区3和中等掺杂第一类导电类型半导体体区4；所述源极结构的重掺杂第二类导电类型半导体源区3两侧分别为重掺杂第一类导电类型半导体欧姆接触区2和中等掺杂第一类导电类型半导体体区4，其中中等掺杂第一类导电类型半导体体区4位于靠近JEFT区结构的一侧，重掺杂第一类导电类型半导体欧姆接触区2位于远离JEFT区结构的一侧，并且重掺杂第一类导电类型半导体欧姆接触区2和重掺杂第二类导电类型半导体源区3的上表面直接与源极金属层1相接触；
所述栅极结构包括第一多晶硅栅电极51、第二多晶硅栅电极52和第一栅极绝缘介质层61、第二栅极绝缘介质层62；所述栅极结构的第一多晶硅栅电极51位于第一类导电类型半导体体区4的正上方，并且跨越了整个JEFT区结构，通过第一栅极绝缘介质层61将第一多晶硅栅电极51与第一类导电类型半导体体区4进行隔离，第二多晶硅栅电极52位于重掺杂第二类导电类型半导体源区3和中等掺杂第一类导电类型半导体体区4的正下方且通过栅极绝缘介质层62与第二类导电类型半导体源区3和第一类导电类型半导体体区4相隔离。
本实施例中，包围第二多晶硅栅极52的栅极绝缘介质层62的深度与重掺杂第一类导电类型半导体欧姆接触区2的深度相同。
所述VDMOS器件的材料为硅、碳化硅、砷化镓、磷化铟或锗硅半导体材料。
所述轻掺杂为杂质浓度量级在1e16cm-3及以下的掺杂，所述中等掺杂为杂质浓度量级在1e16cm-3到1e18cm-3之间的掺杂，所述重掺杂为杂质浓度量级大于1e18cm-3的掺杂。
上述方案，当第一类导电类型半导体掺杂为P型半导体，第二类导电类型半导体为N型半导体时，所述器件为N型双沟道VDMOS；当第一类导电类型半导体掺杂为N型半导体，第二类导电类型半导体为P型半导体时，所述器件为P型双沟道VDMOS。
下面结合本实施例1详细阐述本发明的工作原理(以N型VDMOS为例)：
在正向导通状态下，实施例1中电极的连接方式为：源极金属层1接低电位，第一多晶硅栅电极51和第二多晶硅栅电极52接高电位，漏极金属层11接高电位。此时，第一多晶硅栅电极51和第二多晶硅栅电极52接高电位会在中等掺杂第一类导电类型半导体体区4中形成双反型层沟道，同时，第一多晶硅栅电极51会在中等掺杂第二类导电类型半导体JEFT区7上方形成电子的积累层，第二多晶硅栅电极52接高电位会在中等掺杂第二类导电类型半导体JEFT区7的侧方形成电子的积累层，器件的导通电阻降低，正向导通特性得到改善。
在关断阻断状态下，实施例1中电极的连接方式为：源极金属层1接低电位，第一多晶硅栅电极51和第二多晶硅栅电极52接低电位，漏极金属层11接高电位。此时，第一多晶硅栅电极51和第二多晶硅栅电极52能够对第一类导电类型半导体体区4进行横向耗尽，这也就允许JEFT区域进行更高程度的掺杂。此外，由于重掺杂第一类导电类型半导体欧姆接触区2的掺杂浓度要大于中等掺杂第一类导电类型半导体体区4的掺杂浓度，电场峰值会出现在重掺杂第一类导电类型半导体欧姆接触区2和轻掺杂第二类导电类型半导体漂移区9的界面处，若发生雪崩击穿，则击穿点会固定在重掺杂第一类导电类型半导体欧姆接触区2下方，雪崩电流也只能流经重掺杂第一类导电类型半导体欧姆接触区2再流出源极，如图3所示，有效避免了寄生三极管的开启，器件的抗UIS能力能够得到极大的增强。
本实施例还提供一种高雪崩耐量的VDMOS器件制造方法，以N型VDMOS为例，具体包括以下步骤：
步骤1：选用N型硅衬底片，在所述衬底片上生长轻掺杂N型单晶硅外延层，如图5中(a)所示；
步骤2：在所述外延层上方进行氧化层生长、涂光刻胶和沟槽刻蚀，以形成若干沟槽，接着再次进行氧化，在沟槽内部生长出氧化层，然后进行多晶硅的淀积，如图5中(b)所示；
步骤3：刻蚀去除掉沟槽外部所有的以及内部多余部分的多晶硅和氧化层材料，如图5中(c)所示；
步骤4：再次生长或淀积氧化层，并刻蚀掉所述沟槽外部多余的氧化层材料，只保留沟槽内部多晶硅上方的部分氧化层，如图5中(d)所示；
步骤5：在所述外延层的上表面再次进行单晶硅的外延生长，依据沟槽侧面结合键能更低的特性，利用侧壁的单晶硅材料在沟槽内部氧化层上方生长出单晶硅的外延层，如图5中(e)所示；
步骤6：当所述外延生长的单晶硅完全填充了所述沟槽后，进行化学机械抛光，使整个外延单晶硅层表面平整，如图5中(f)所示；
步骤7：对所述沟槽之间的JEFT区域进行N型杂质中等掺杂，如图5中(g)所示；
步骤8：在所述外延层上表面生长氧化层，淀积多晶硅，并进行刻蚀，以制作出表面的栅氧化层和栅极多晶硅，如图5中(h)所示；
步骤9：使用自对准工艺对所述外延层上方的体区和源区进行掺杂和退火，以形成中等掺杂P型体区和重掺杂N型源区，如图5中(i)所示；
步骤10：对所述外延层表面进行氧化，并光刻出源极接触孔，对其进行掺杂和退火，以形成重掺杂的P型欧姆接触区，接着在氧化层上方淀积金属层，以形成源极金属，如图5中(j)所示；
步骤11：对衬底片背面进行减薄，将其减薄至所需厚度，然后进行N型杂质的重掺杂，以形成漏区，最后进行背面的金属淀积，形成漏极金属，如图5中(k)所示。
实施例2
本例的结构在实施例1的基础上，将轻掺杂的第二类导电类型半导体漂移区结构替换为了超结结构，如图4所示，将漂移区为交替排列的宽度和掺杂浓度相等的轻掺杂第一类导电类型半导体漂移区8和轻掺杂第二类导电类型半导体区域9，这样就能够制造出一种高雪崩耐量的双沟道超结VDMOS，其相较于实施例1能够进一步地降低器件的导通电阻和获得更高的阻断电压。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。

Claims (8)

1.一种高雪崩耐量的VDMOS器件，其特征在于：包括漏极结构、漂移区结构、JEFT区结构、源极结构、栅极结构；
所述漏极结构包括漏极金属层(11)、漏极金属层(11)上方的重掺杂第二类导电类型半导体漏区(10)，重掺杂第二类导电类型半导体漏区(10)的下表面与漏极金属层(11)直接接触；
所述漂移区结构包括第二类导电类型半导体漏区(10)上方的轻掺杂第二类导电类型半导体漂移区(9)；所述轻掺杂第二类导电类型半导体漂移区(9)的下表面与重掺杂第二类导电类型半导体漏区(10)直接接触，所述轻掺杂第二类导电类型半导体漂移区(9)位于源极结构、栅极结构和JEFT结构的下方且与第二多晶硅栅电极(52)通过栅极绝缘介质层(62)相隔离；
所述JEFT区结构位于轻掺杂第二类导电类型半导体漂移区(9)的上表面，包括位于第二栅极绝缘层(62)之间的中等掺杂第二类导电类型半导体JEFT区(7)；
所述源极结构包括源极金属层(1)、重掺杂第一类导电类型半导体欧姆接触区(2)、重掺杂第二类导电类型半导体源区(3)和中等掺杂第一类导电类型半导体体区(4)；所述源极结构的重掺杂第二类导电类型半导体源区(3)两侧分别为重掺杂第一类导电类型半导体欧姆接触区(2)和中等掺杂第一类导电类型半导体体区(4)，其中中等掺杂第一类导电类型半导体体区(4)位于靠近JEFT区结构的一侧，重掺杂第一类导电类型半导体欧姆接触区(2)位于远离JEFT区结构的一侧，并且重掺杂第一类导电类型半导体欧姆接触区(2)和重掺杂第二类导电类型半导体源区(3)的上表面直接与源极金属层(1)相接触；
所述栅极结构包括第一多晶硅栅电极(51)、第二多晶硅栅电极(52)和第一栅极绝缘介质层(61)、第二栅极绝缘介质层(62)；所述栅极结构的第一多晶硅栅电极(51)位于第一类导电类型半导体体区(4)的正上方，并且跨越了整个JEFT区结构，通过第一栅极绝缘介质层(61)将第一多晶硅栅电极(51)与第一类导电类型半导体体区(4)进行隔离，第二多晶硅栅电极(52)位于重掺杂第二类导电类型半导体源区(3)和中等掺杂第一类导电类型半导体体区(4)的正下方且通过栅极绝缘介质层(62)与第二类导电类型半导体源区(3)和第一类导电类型半导体体区(4)相隔离。
2.根据权利要求1所述的一种高雪崩耐量的VDMOS器件，其特征在于：所述漂移区结构为交替排列的宽度和掺杂浓度相等的轻掺杂第一类导电类型半导体区域(8)和轻掺杂第二类导电类型半导体区域(9)。
3.根据权利要求1或2所述的一种高雪崩耐量的VDMOS器件，其特征在于：包围第二多晶硅栅极(52)的栅极绝缘介质层(62)的深度与重掺杂第一类导电类型半导体欧姆接触区(2)的深度相同。
4.根据权利要求1至3任意一项所述的一种高雪崩耐量的VDMOS器件，其特征在于：所述VDMOS器件的材料为硅、碳化硅、砷化镓、磷化铟或锗硅半导体材料。
5.根据权利要求1至4任意一项所述的一种高雪崩耐量的VDMOS器件，其特征在于：所述第一类导电类型半导体掺杂为P型半导体，第二类导电类型半导体为N型半导体；或者所述第一类导电类型半导体掺杂为N型半导体，第二类导电类型半导体为P型半导体。
6.根据权利要求1至5任意一项所述的一种高雪崩耐量的VDMOS器件，其特征在于：所述轻掺杂为杂质浓度量级在1e16cm-3及以下的掺杂，所述中等掺杂为杂质浓度量级在1e16cm-3到1e18cm-3之间的掺杂，所述重掺杂为杂质浓度量级大于1e18cm-3的掺杂。
7.根据权利要求1至6任意一项所述的一种高雪崩耐量的VDMOS器件，其特征在于采用如下制备方法得到，步骤包括：
步骤1：选用N型硅衬底片，在所述衬底片上生长轻掺杂N型单晶硅外延层；
步骤2：在所述外延层上方进行氧化层生长、涂光刻胶和沟槽刻蚀，以形成若干沟槽，接着再次进行氧化，在沟槽内部生长出氧化层，然后进行多晶硅的淀积；
步骤3：刻蚀去除掉沟槽外部所有的以及内部多余部分的多晶硅和氧化层材料；
步骤4：再次生长或淀积氧化层，并刻蚀掉所述沟槽外部多余的氧化层材料，只保留沟槽内部多晶硅上方的部分氧化层；
步骤5：在所述外延层的上表面再次进行单晶硅的外延生长，依据沟槽侧面结合键能更低的特性，利用侧壁的单晶硅材料在沟槽内部氧化层上方生长出单晶硅的外延层；
步骤6：当所述外延生长的单晶硅完全填充了所述沟槽后，进行化学机械抛光，使整个外延单晶硅层表面平整；
步骤7：对所述沟槽之间的JEFT区域进行N型杂质中等掺杂；
步骤8：在所述外延层上表面生长氧化层，淀积多晶硅，并进行刻蚀，以制作出表面的栅氧化层和栅极多晶硅；
步骤9：使用自对准工艺对所述外延层上方的体区和源区进行掺杂和退火，以形成中等掺杂P型体区和重掺杂N型源区；
步骤10：对所述外延层表面进行氧化，并光刻出源极接触孔，对其进行掺杂和退火，以形成重掺杂的P型欧姆接触区，接着在氧化层上方淀积金属层，以形成源极金属；
步骤11：对衬底片背面进行减薄，将其减薄至所需厚度，然后进行N型杂质的重掺杂，以形成漏区，最后进行背面的金属淀积，形成漏极金属。
8.一种高雪崩耐量的VDMOS器件的制备方法，其特征在于包括以下步骤：
步骤1：选用N型硅衬底片，在所述衬底片上生长轻掺杂N型单晶硅外延层；
步骤2：在所述外延层上方进行氧化层生长、涂光刻胶和沟槽刻蚀，以形成若干沟槽，接着再次进行氧化，在沟槽内部生长出氧化层，然后进行多晶硅的淀积；
步骤3：刻蚀去除掉沟槽外部所有的以及内部多余部分的多晶硅和氧化层材料；
步骤4：再次生长或淀积氧化层，并刻蚀掉所述沟槽外部多余的氧化层材料，只保留沟槽内部多晶硅上方的部分氧化层；
步骤5：在所述外延层的上表面再次进行单晶硅的外延生长，依据沟槽侧面结合键能更低的特性，利用侧壁的单晶硅材料在沟槽内部氧化层上方生长出单晶硅的外延层；
步骤6：当所述外延生长的单晶硅完全填充了所述沟槽后，进行化学机械抛光，使整个外延单晶硅层表面平整；
步骤7：对所述沟槽之间的JEFT区域进行N型杂质中等掺杂；
步骤8：在所述外延层上表面生长氧化层，淀积多晶硅，并进行刻蚀，以制作出表面的栅氧化层和栅极多晶硅；
步骤9：使用自对准工艺对所述外延层上方的体区和源区进行掺杂和退火，以形成中等掺杂P型体区和重掺杂N型源区；
步骤10：对所述外延层表面进行氧化，并光刻出源极接触孔，对其进行掺杂和退火，以形成重掺杂的P型欧姆接触区，接着在氧化层上方淀积金属层，以形成源极金属；
步骤11：对衬底片背面进行减薄，将其减薄至所需厚度，然后进行N型杂质的重掺杂，以形成漏区，最后进行背面的金属淀积，形成漏极金属。
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