JP2018056285A - 電子装置、電子装置の製造方法及び電子機器 - Google Patents

Abstract

【課題】放熱性が高く、熱や不純物に起因した性能劣化を抑えることのできる電子装置を実現する。【解決手段】電子装置１Ａは、端子１１が設けられた端子面１０ａを有する半導体素子１０と、半導体素子１０の端子面１０ａ側とは反対の背面１０ｂ上に設けられたバリア層２０と、バリア層２０上に設けられた金属層３０と、それらが埋設された樹脂層４０とを含む。バリア層２０及び金属層３０が設けられた半導体素子１０は、金属層３０が露出するように、樹脂層４０内に埋設される。半導体素子１０で発生する熱は、バリア層２０を通じて金属層３０に伝達されて放熱される。また、バリア層２０により、半導体素子１０内への金属層３０の成分や外部からの不純物の侵入が抑えられる。【選択図】図４

Description

本発明は、電子装置、電子装置の製造方法及び電子機器に関する。

ＩＣ（Integrated Circuit）等の半導体素子を樹脂層内に埋設し、その樹脂層上に再配線層を設ける電子装置が知られている。
このような電子装置の形成に関し、例えば、支持体上に半導体素子をその端子を支持体側に向けて配置し、その半導体素子を樹脂層で封止し、支持体の分離後、樹脂層上に半導体素子の端子と接続される再配線層を形成する技術が知られている。また、半導体素子を覆う比較的低熱伝導性の樹脂層を研削により薄くし、動作時に発熱する半導体素子からの放熱性を高める技術も知られている。

特開２００１−３０８１１６号公報 特開平７−７１３４号公報

樹脂層内に埋設された半導体素子を含む電子装置において、樹脂層を研削により薄くする場合、半導体素子の端子側の面（端子面）とは反対の面（背面）を樹脂層から露出させるように研削すると、半導体素子からの放熱効果が高くなる。

しかし、このように研削によって半導体素子の背面を樹脂層から露出させると、研削時又は研削後の半導体素子の背面に、金属等の不純物が付着することが起こり得る。背面に付着した不純物が半導体素子内に拡散すると、半導体素子及びそれを含む電子装置の性能劣化を招く恐れがある。

一観点によれば、端子が設けられた端子面を有する半導体素子と、前記半導体素子の前記端子面側とは反対の背面上に設けられたバリア層と、前記バリア層上に設けられた金属層と、前記バリア層及び前記金属層が設けられた前記半導体素子が、前記金属層が露出するように埋設された樹脂層とを含む電子装置が提供される。

また、一観点によれば、上記のような電子装置の製造方法、及び上記のような電子装置を含む電子機器が提供される。

放熱性に優れる高性能の電子装置が実現される。また、そのような電子装置が用いられた電子機器が実現される。

一形態に係る電子装置の形成方法を示す図（その１）である。 一形態に係る電子装置の形成方法を示す図（その２）である。 別形態に係る電子装置の形成方法を示す図である。 第１の実施の形態に係る電子装置の第１の構成例を示す図である。 電子装置に用いられる半導体素子の一例の説明図である。 第１の実施の形態に係る電子装置の第２の構成例を示す図である。 第１の実施の形態に係る電子装置の第３の構成例を示す図である。 第１の実施の形態に係る電子装置の形成方法の説明図（その１）である。 第１の実施の形態に係る電子装置の形成方法の説明図（その２）である。 第１の実施の形態に係る電子装置の形成方法の説明図（その３）である。 第１の実施の形態に係る電子装置の形成方法の説明図（その４）である。 第１の実施の形態に係る電子装置の形成方法の説明図（その５）である。 第１の実施の形態に係る電子装置の形成方法の説明図（その６）である。 第１の実施の形態に係る電子装置の形成方法の説明図（その７）である。 第１の実施の形態に係る電子装置の形成方法の説明図（その８）である。 第１の実施の形態に係る電子装置の形成方法の説明図（その９）である。 第１の実施の形態に係る電子装置の一例を示す図である。 第２の実施の形態に係る電子装置の構成例を示す図である。 第２の実施の形態に係る電子装置の形成方法の説明図（その１）である。 第２の実施の形態に係る電子装置の形成方法の説明図（その２）である。 第２の実施の形態に係る電子装置の形成方法の説明図（その３）である。 第２の実施の形態に係る電子装置の形成方法の説明図（その４）である。 第２の実施の形態に係る電子装置の一例を示す図である。 第３の実施の形態に係る電子装置の構成例を示す図である。 第３の実施の形態に係る電子装置の形成方法の説明図（その１）である。 第３の実施の形態に係る電子装置の形成方法の説明図（その２）である。 第３の実施の形態に係る電子装置の形成方法の説明図（その３）である。 第３の実施の形態に係る電子装置の一例を示す図である。 第４の実施の形態に係る電子装置の一例を示す図である。 第５の実施の形態に係る電子機器の一例を示す図である。

はじめに、一形態に係る電子装置について説明する。
図１及び図２は一形態に係る電子装置の形成方法を示す図である。図１（Ａ）〜図１（Ｄ）、図２（Ａ）及び図２（Ｂ）には、電子装置形成における各工程の要部断面模式図を示している。

まず、図１（Ａ）に示すように、支持体１１０上に粘着層１２０が形成される。支持体１１０には、金属基板、ガラス基板、プリント基板、半導体基板、セラミックス基板等が用いられる。粘着層１２０には、基材上に粘着剤が形成された粘着フィルムのほか、支持体１１０上に粘着剤をスピンコート法、スプレーコート法、印刷法等で塗布したものが用いられる。粘着層１２０の粘着剤には、加熱により発泡して粘着力が低下する熱発泡型の粘着剤、紫外線の照射により発泡して粘着力が低下する紫外線発泡型の粘着剤等が用いられる。

次いで、図１（Ｂ）に示すように、粘着層１２０上に半導体素子１３０（半導体チップ）が、その端子１３１が設けられている面（端子面）１３０ａを粘着層１２０側に向け、フェイスダウンで配置される。

尚、図１（Ｂ）には、１つの半導体素子１３０を例示するが、粘着層１２０上には、複数の半導体素子１３０が設けられてもよい。また、粘着層１２０上には、１つ又は複数の半導体素子１３０のほか、チップコンデンサ等の各種電子部品が設けられてもよい。以下の図１（Ｃ）、図１（Ｄ）、図２（Ａ）及び図２（Ｂ）、更に後述する図３（Ａ）〜図３（Ｄ）では、便宜上、粘着層１２０上の１つの半導体素子１３０を例にして説明する。

粘着層１２０上の半導体素子１３０は、図１（Ｃ）に示すように、樹脂層１４０で封止される。これにより、粘着層１２０上に、半導体素子１３０が樹脂層１４０で埋設された基板１５０が形成される。樹脂層１４０には、熱硬化性樹脂、熱可塑性樹脂、紫外線硬化性樹脂等が用いられる。樹脂層１４０には、絶縁性のフィラーが含まれてもよい。樹脂層１４０は、例えばモールド成型により形成される。樹脂層１４０は、その樹脂の種類に応じた手法で硬化される。

尚、樹脂層１４０は、この段階では必ずしも完全に硬化されることを要せず、後述のように粘着層１２０から剥離した基板１５０をその形状を保持して取り扱うことができる程度に硬化されればよい。

次いで、図１（Ｄ）に示すように、基板１５０が、粘着層１２０から剥離され、粘着層１２０及び支持体１１０から分離される。基板１５０の粘着層１２０からの剥離は、加熱や紫外線照射等によって粘着層１２０の粘着力を低下させることで行われる。分離された基板１５０の樹脂層１４０は、その樹脂の種類に応じた手法で硬化（完全硬化）される。基板１５０の、粘着層１２０から剥離された面１５０ａには、半導体素子１３０の端子面１３０ａが露出する。

次いで、図２（Ａ）に示すように、基板１５０の、半導体素子１３０の端子面１３０ａが露出する面１５０ａ上に、再配線層１６０が形成される。再配線層１６０は、絶縁部１６２と、絶縁部１６２内に設けられ半導体素子１３０の端子１３１に接続された配線及びビア等の導体部１６３とを含む。例えばこの図２（Ａ）に示すように、再配線層１６０により、半導体素子１３０の端子１３１が、半導体素子１３０（その端子面１３０ａ）のエリア外に位置する端子１６１へと再配置（Fan-out）される。

以上のような工程により、図２（Ａ）に示すような電子装置１００Ａが得られる。
尚、上記の基板１５０、及びそれに再配線層１６０を設けたものは、例えば図１（Ｃ）、図１（Ｄ）及び図２（Ａ）に示したような構造部を複数含むウェハとして形成され得る。その場合は、再配線層１６０の形成まで行われたウェハが、当該構造部の周囲の位置でダイシングにより切断されることで、個々の構造部に個片化される。それにより、図２（Ａ）に示すような電子装置１００Ａが得られる。

この図２（Ａ）に示す電子装置１００Ａは、その動作に伴って発熱する半導体素子１３０が樹脂層１４０で覆われた構造を有する。そのため、半導体素子１３０からの放熱性が低下し、半導体素子１３０の過熱、それによる損傷や性能劣化を招く恐れがある。

半導体素子１３０の放熱性を高めるため、例えば基板１５０の樹脂層１４０がバックグラインドにより研削されて薄型化される。それにより、図２（Ｂ）に示すような電子装置１００Ｂが得られる。例えば、研削によって半導体素子１３０の背面１３０ｂを樹脂層１４０（基板１５０の面１５０ｂ）から露出させると、高い放熱効果が得られる。その一方、背面１３０ｂが樹脂層１４０から露出するため、研削時又は研削後に、半導体素子１３０がその外部からの不純物の影響を受け易くなる。この点について、次の図３を例にして説明する。

図３は別形態に係る電子装置の形成方法を示す図である。図３（Ａ）〜図３（Ｄ）には、電子装置形成における各工程の要部断面模式図を示している。
この例では、図３（Ａ）に示すように、支持体１１０上の粘着層１２０の上に、半導体素子１３０が配置されると共に、その外側に、銅（Ｃｕ）等が用いられた金属部材１７０が配置される。金属部材１７０は、半導体素子１３０を包囲する金属枠、又は半導体素子１３０の周囲に設けられた複数の金属柱である。金属枠及び金属柱は、例えば、モールド成型時の樹脂層１４０の流動を調整し、樹脂層１４０の流動による半導体素子１３０の位置ずれを抑える目的で、設けられる。また、金属枠及び金属柱は、例えば、熱伝導経路又は電気伝導経路の一部として使用する目的で、設けられる。

次いで、図３（Ｂ）に示すように、粘着層１２０上の半導体素子１３０及び金属部材１７０が、樹脂層１４０で封止される。これにより、樹脂層１４０内に半導体素子１３０及び金属部材１７０が埋設された基板１５０が形成される。その後、図３（Ｃ）に示すように、基板１５０が、粘着層１２０及び支持体１１０から分離される。

そして、図３（Ｄ）に示すように、分離された基板１５０の、半導体素子１３０の端子面１３０ａが露出する面１５０ａ上に、端子１３１に接続された導体部１６３を含む再配線層１６０が形成される。基板１５０は更に、再配線層１６０側と反対の側から研削され、半導体素子１３０の背面１３０ｂが樹脂層１４０（基板１５０の面１５０ｂ）から露出される。この例では、樹脂層１４０と共に、半導体素子１３０も研削されて薄型化される。樹脂層１４０及び半導体素子１３０の研削に伴い、金属部材１７０も研削される。

以上のような工程により、図３（Ｄ）に示すような電子装置１００Ｃが得られる。
尚、上記の基板１５０は、例えば図３（Ｂ）及び図３（Ｃ）に示す構造部を複数含むウェハとして形成されてもよく、基板１５０に再配線層１６０を形成しその基板１５０を研削したものは、例えば図３（Ｄ）に示す構造部を複数含むウェハとして形成されてもよい。この場合は、再配線層１６０の形成及び基板１５０の研削まで行われたウェハが、当該構造部の周囲の位置でダイシングにより切断され、個々の構造部に個片化される。それにより、図３（Ｄ）に示すような電子装置１００Ｃが得られる。

上記のように、樹脂層１４０及び半導体素子１３０と共に、金属部材１７０も研削すると、研削によって樹脂層１４０から露出する半導体素子１３０の背面１３０ｂには、共に研削された金属部材１７０の残渣、例えば銅等の金属の研削屑が付着し得る。このように半導体素子１３０の背面１３０ｂに付着した残渣の成分は、以後に行われる工程や電子装置１００Ｃの動作時に付与される熱によって、半導体素子１３０内に拡散する恐れがある。例えば金属部材１７０に用いられる銅のような金属は、比較的半導体材料（半導体素子１３０の半導体基板）内に拡散し易い。残渣の成分が半導体素子１３０内に拡散すると、そのアクティブ層（トランジスタ等の回路素子が形成された層）に悪影響を及ぼし、半導体素子１３０の性能劣化を引き起こす可能性がある。

ここでは樹脂層１４０から露出する半導体素子１３０の背面１３０ｂに研削時の残渣が付着し、その残渣の成分が熱拡散することによって生じる影響について述べた。このほか、樹脂層１４０から露出する半導体素子１３０の背面１３０ｂには、そのような研削時の残渣に限らず、外部から様々な不純物が付着する可能性がある。そのような場合も上記同様、その不純物の半導体素子１３０内への拡散、それによる半導体素子１３０の性能劣化が起こり得る。

研削時の残渣をはじめとする各種不純物の付着を抑えるために、半導体素子１３０の背面１３０ｂを露出させずに樹脂層１４０で覆えば、前述の通り、半導体素子１３０からの放熱性が低下し、過熱による損傷や性能劣化を招く恐れがある。

以上のような点に鑑み、ここでは以下に実施の形態として示すような技術を採用し、放熱性が高く、熱や不純物に起因した性能劣化を抑えることのできる電子装置を実現する。
まず、第１の実施の形態について説明する。

図４は第１の実施の形態に係る電子装置の第１の構成例を示す図である。図４には、電子装置の第１の構成例の要部断面模式図を示している。また、図５は電子装置に用いられる半導体素子の一例の説明図である。図５には、半導体素子の一例の要部断面模式図を示している。

図４に示す電子装置１Ａは、半導体素子１０（半導体チップ）、バリア層２０、金属層３０、樹脂層４０及び再配線層５０を含む。
ここで、半導体素子１０は、例えば図５に示すように、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、窒化ガリウム（ＧａＮ）等の半導体基板１２と、半導体基板１２上に形成された配線層１３とを含む。半導体基板１２には、トランジスタ、抵抗、容量等の回路素子が形成される。図５には一例としてトランジスタ１４を示している。半導体基板１２の、トランジスタ１４等の回路素子が形成される領域をアクティブ層と称する。配線層１３には、絶縁部１５内に設けられ、トランジスタ１４等の回路素子に接続される、配線及びビア等の導体部１６が含まれる。配線層１３の最外層の導体部１６に、半導体素子１０の端子１１が設けられる。

図４に示すように、半導体素子１０の、端子１１が設けられた面（端子面）１０ａ側とは反対の面（背面）１０ｂ上、即ち図５に示した半導体基板１２上に、バリア層２０が設けられる。

バリア層２０には、その成分が半導体素子１０内に拡散しないか、又は拡散し難い材料、例えばその上に設けられる金属層３０の成分よりも拡散し難い材料が用いられる。バリア層２０には、このような材料で、且つ、その上に設けられる金属層３０の成分を半導体素子１０内に拡散させないか、又は金属層３０の成分が半導体素子１０内に拡散するのを抑える材料が用いられる。バリア層２０には、チタン（Ｔｉ）、タングステン（Ｗ）及びタンタル（Ｔａ）のうちの少なくとも１種を成分に含む材料が用いられる。例えばバリア層２０には、チタン、タングステン若しくはタンタルの単種の金属、又はその窒化物、又は単種の金属若しくはその窒化物の積層体、又はチタン、タングステン及びタンタルのうちの２種以上を含む合金若しくはその積層体等が用いられる。バリア層２０には、その材料に要求される上記条件を満たすものであれば、導体材料に限らず、絶縁材料が用いられてもよい。

バリア層２０は、例えば図４に示すように、半導体素子１０の背面１０ｂの全体を覆うように設けられる。バリア層２０の厚さは、０．１μｍ〜２μｍ、好ましくは０．１μｍ〜０．８μｍとされる。バリア層２０を薄くすると、半導体素子１０で発生した熱の、金属層３０への熱伝導効率が高められる。

バリア層２０上には、図４に示すように、金属層３０が設けられる。金属層３０には、高い熱伝導性を示す材料、例えばバリア層２０に比べて高い熱伝導性を示す材料が用いられる。金属層３０には、銅、ニッケル（Ｎｉ）及びコバルト（Ｃｏ）のうちの少なくとも１種を成分に含む材料が用いられる。例えば金属層３０には、銅、ニッケル若しくはコバルトの単種の金属、又はその積層体、又は銅、ニッケル及びコバルトのうちの２種以上を含む合金若しくはその積層体等が用いられる。

金属層３０は、例えば図４に示すように、半導体素子１０の背面１０ｂを覆うバリア層２０の縁よりも内側に設けられる。金属層３０の厚さは、１０μｍ〜２００μｍとされる。バリア層２０の厚さは、金属層３０よりも薄くなるように設定される。

バリア層２０及び金属層３０が設けられた半導体素子１０は、図４に示すように、樹脂層４０内に埋設される。樹脂層４０の一方の面４０ａには、半導体素子１０の端子面１０ａが露出し、樹脂層４０の他方の面４０ｂには、金属層３０が露出する。樹脂層４０には、熱硬化性樹脂、熱可塑性樹脂、紫外線硬化性樹脂等が用いられる。樹脂層４０には、酸化シリコン（ＳｉＯ）、酸化アルミニウム（ＡｌＯ）、窒化アルミニウム（ＡｌＮ）等のフィラーが含まれてもよい。

樹脂層４０の、半導体素子１０の端子面１０ａが露出する面４０ａ上には、再配線層５０が設けられる。再配線層５０は、絶縁部５２と、絶縁部５２内に設けられた配線及びビア等の導体部５３と含む。絶縁部５２には、エポキシ、ポリイミド、ポリベンゾオキサゾール等の樹脂材料が用いられる。導体部５３には、銅、アルミニウム（Ａｌ）等の導体材料が用いられる。導体部５３は、半導体素子１０の端子１１に接続される。再配線層５０の最外層の導体部５３に、電子装置１Ａの端子５１が設けられる。

上記のような構成を有する電子装置１Ａでは、動作時に半導体素子１０で発生した熱が、半導体素子１０の背面１０ｂの比較的薄いバリア層２０を通じて、バリア層２０上の、樹脂層４０から露出する比較的高い熱伝導性を示す金属層３０に伝達される。これにより、半導体素子１０の背面１０ｂが樹脂層４０で覆われたものに比べて、半導体素子１０からの放熱が効率的に行われ、過熱に起因した半導体素子１０の損傷や性能劣化が抑えられる。

この電子装置１Ａでは、バリア層２０の材料が適切に選択されて、バリア層２０の成分の半導体素子１０内への拡散が抑えられる。このようなバリア層２０が、半導体素子１０と金属層３０との間に介在され、金属層３０の成分の半導体素子１０内への拡散が抑えられる。更に、このバリア層２０により、半導体素子１０（その背面１０ｂ）への外部からの不純物の侵入が抑えられ、外部からの不純物に起因した半導体素子１０の性能劣化が抑えられる。

これにより、半導体素子１０からの放熱性が高く、熱や不純物に起因した半導体素子１０の性能劣化が抑えられる電子装置１Ａが実現される。
また、図６は第１の実施の形態に係る電子装置の第２の構成例を示す図である。図６には、電子装置の第２の構成例の要部断面模式図を示している。

図６に示す電子装置１Ｂは、樹脂層４０内に、薄型の半導体素子１０が埋設されている点で、上記電子装置１Ａ（図４）と相違する。電子装置１Ｂのその他の構成は、上記電子装置１Ａと同じである。薄型の半導体素子１０が用いられることで、樹脂層４０の薄型化、電子装置１Ｂの薄型化が図られる。

半導体素子１０の背面１０ｂ上のバリア層２０及びその上の金属層３０により、半導体素子１０からの放熱性が高く、熱や不純物に起因した半導体素子１０の性能劣化が抑えられる、薄型の電子装置１Ｂが実現される。

また、図７は第１の実施の形態に係る電子装置の第３の構成例を示す図である。図７には、電子装置の第３の構成例の要部断面模式図を示している。
図７に示す電子装置１Ｃは、樹脂層４０内に、バリア層２０及び金属層３０が設けられた半導体素子１０と共に、その外側に位置する金属部材６０が埋設されている点で、上記電子装置１Ｂ（図６）と相違する。電子装置１Ｃのその他の構成は、上記電子装置１Ｂと同じである。

金属部材６０は、半導体素子１０を包囲する金属枠、又は半導体素子１０の周囲に設けられた複数の金属柱である。このような金属部材６０を設けると、後述のように電子装置１Ｃを形成する際の樹脂層４０の流動が調整され、樹脂層４０の流動による半導体素子１０の位置ずれが抑えられる。また、金属部材６０は、熱伝導経路又は電気伝導経路の一部として使用されてもよい。

半導体素子１０の背面１０ｂ上のバリア層２０及びその上の金属層３０により、半導体素子１０からの放熱性が高く、熱や不純物に起因した半導体素子１０の性能劣化が抑えられる、薄型の電子装置１Ｃが実現される。

続いて、第１の実施の形態に係る電子装置の形成方法を、上記電子装置１Ｃ（図７）を例に、説明する。
図８〜図１６は第１の実施の形態に係る電子装置の形成方法の説明図である。

図８は半導体素子が形成されたウェハの一例を示す図である。図８（Ａ）には、形成された半導体素子の端子面側から見たウェハの斜視模式図を示し、図８（Ｂ）には、形成された半導体素子の背面側から見たウェハの斜視模式図を示し、図８（Ｃ）には、ウェハの要部断面模式図を示している。

図８（Ａ）〜図８（Ｃ）に示すような、縦横に整列して半導体素子１０群が形成されたウェハ７０が準備される。ウェハ７０の表面７０ａには、半導体素子１０群の、端子１１が設けられた端子面１０ａが含まれ、ウェハ７０の裏面７０ｂには、半導体素子１０群の、端子面１０ａとは反対の背面１０ｂが含まれる。隣接する半導体素子１０間には、ダイシング時の切断位置となるスクライブライン７１（図８（Ｃ）では点線枠で図示）が設けられる。

図９はウェハ研削工程の一例を示す図である。図９（Ａ）には、形成された半導体素子の背面側から見たウェハの斜視模式図を示し、図９（Ｂ）には、ウェハの要部断面模式図を示している。

半導体素子１０群が形成されたウェハ７０は、図９（Ａ）及び図９（Ｂ）に示すように、裏面７０ｂ側、即ち半導体素子１０群の背面１０ｂ側（半導体基板１２（図５））が、バックグラインドにより研削される。これにより、ウェハ７０に形成された半導体素子１０群が薄型化される。例えば、厚さが５０μｍ〜５００μｍとなるように、ウェハ７０が裏面７０ｂ側から研削される。

図１０はバリア層形成工程の一例を示す図である。図１０（Ａ）には、形成されたバリア層側から見たウェハの斜視模式図を示し、図１０（Ｂ）には、バリア層が形成されたウェハの要部断面模式図を示している。

研削されたウェハ７０の裏面７０ｂ上に、図１０（Ａ）及び図１０（Ｂ）に示すように、バリア層２０が形成される。バリア層２０は、ウェハ７０の裏面７０ｂ上の全体に形成される。バリア層２０には、チタン、タングステン、タンタル等の材料が用いられる。このような材料を用いたバリア層２０の形成には、スパッタ法が用いられる。例えば、スパッタ法により、厚さ０．１μｍ〜０．８μｍのバリア層２０が形成される。

図１１はシード層形成工程の一例を示す図である。図１１（Ａ）には、形成されたシード層側から見たウェハの斜視模式図を示し、図１１（Ｂ）には、シード層が形成されたウェハの要部断面模式図を示している。

形成されたバリア層２０上に、図１１（Ａ）及び図１１（Ｂ）に示すように、シード層３１が形成される。シード層３１は、バリア層２０上の全体に形成される。シード層３１には、銅等の材料が用いられる。例えば、スパッタ法により、厚さ０．１μｍ〜０．８μｍのシード層３１が形成される。

図１２は金属堆積工程の一例を示す図である。図１２（Ａ）には、堆積された金属側から見たウェハの斜視模式図を示し、図１２（Ｂ）には、金属が堆積されたウェハの要部断面模式図を示している。

形成されたシード層３１上に、まず、図１２（Ａ）及び図１２（Ｂ）に示すように、レジスト８０が形成される。このレジスト８０は、ウェハ７０の各半導体素子１０に対応する領域に開口部８１を有する。レジスト８０は、スクライブライン７１に対応する領域を覆う。この例では、スクライブライン７１に対応する領域を覆うレジスト８０が、図１２（Ｂ）に示すように、スクライブライン７１の幅よりも大きな幅で形成される。

レジスト８０の形成後、図１２（Ａ）及び図１２（Ｂ）に示すように、そのレジスト８０の開口部８１に、金属３２が堆積される。金属３２の堆積は、レジスト８０をマスクとし、先に形成したシード層３１を給電層とし、電解めっきにより、レジスト８０の開口部８１に露出するシード層３１上に金属３２を堆積することで、行われる。例えば、金属３２として、厚さ１０μｍ〜２００μｍの銅が、レジスト８０の開口部８１のシード層３１上に堆積される。

尚、ここでは図示を省略するが、電解めっきによる金属３２の堆積前に、半導体素子１０の端子面１０ａが含まれるウェハ７０の表面７０ａ側を、レジスト等で保護しておくことが、端子面１０ａの汚染や損傷を抑える点で好ましい。

図１３は金属層形成工程の一例を示す図である。図１３（Ａ）には、形成された金属層側から見たウェハの斜視模式図を示し、図１３（Ｂ）には、金属層が形成されたウェハの要部断面模式図を示している。

金属３２の形成後、図１３（Ａ）及び図１３（Ｂ）に示すように、レジスト８０が除去され、レジスト８０の除去後に露出するシード層３１が除去される。シード層３１は、ドライエッチング又はウェットエッチングにより除去される。

レジスト８０の除去後に露出するシード層３１が除去されることで、スクライブライン７１で囲まれた各半導体素子１０に対応する領域群のシード層３１が互いに分離される。これにより、各半導体素子１０に対応する領域に、シード層３１とその上に堆積された金属３２とを含む金属層３０が形成される。この例では、予めスクライブライン７１の幅よりも大きな幅でレジスト８０が形成されるため（図１２）、レジスト８０及びシード層３１の除去によって形成される金属層３０は、スクライブライン７１よりも内側に位置するようになる。

この図１３の工程により、ウェハ７０の各半導体素子１０の背面１０ｂ上にバリア層２０が形成され、そのバリア層２０上に金属層３０が形成された構造が得られる。この構造では、各半導体素子１０の背面１０ｂと、金属層３０との直接の接触が回避される。

尚、ここでは図示を省略するが、レジスト８０が除去され、それによって露出するシード層３１が除去された後、更にその下のバリア層２０がエッチングにより除去されてもよい。このような方法でも、各半導体素子１０の背面１０ｂと、金属層３０との直接の接触は回避される。

図１４は個片化工程の一例を示す図である。図１４（Ａ）には、個片化された半導体素子群の斜視模式図を示し、図１４（Ｂ）には、個片化された半導体素子群の要部断面模式図を示している。

金属層３０の形成まで行われたウェハ７０は、ダイサー（ダイシングソー）を用いたダイシングにより、スクライブライン７１の位置で切断される。これにより、図１４（Ａ）及び図１４（Ｂ）に示すような、個片化された半導体素子１０群が得られる。

各半導体素子１０は、背面１０ｂ上にバリア層２０が形成され、そのバリア層２０上に金属層３０が形成された構造を有する。この例では、前述のように、半導体素子１０の背面１０ｂ（及びバリア層２０）の縁よりも内側に、金属層３０が位置する。予めスクライブライン７１の幅よりも大きな幅でレジスト８０が形成され（図１２）、レジスト８０及びシード層３１の除去によってスクライブライン７１よりも内側に金属層３０が形成される（図１３）ためである。

このような位置に金属層３０が形成されていると、図１４の個片化工程において、ダイサーはバリア層２０及び半導体素子１０を切断するが、金属層３０には接触せず、金属層３０を切断しない。そのため、ダイサーによる切断時に、金属層３０の切断屑の発生を抑えることができる。それにより、金属層３０の切断屑が、個片化された半導体素子１０の側面（個片化により露出した半導体基板１２（図５））に付着するのを抑え、付着した切断屑がアクティブ層に悪影響を及ぼすのを抑えることができる。

以上、図８〜図１４について説明したような方法により、端子面１０ａと反対の背面１０ｂ上にバリア層２０が形成され、そのバリア層２０上に金属層３０が形成された、個々の半導体素子１０が得られる。このようにして得られた半導体素子１０が用いられ、電子装置１Ｃ（図７）の形成が行われる。

図１５は電子装置の形成方法の一例を示す図である。図１５（Ａ）〜図１５（Ｄ）には、電子装置形成における各工程の要部断面模式図を示している。また、図１６は金属部材の説明図である。図１６（Ａ）には、金属枠の一例を説明する要部平面模式図を示し、図１６（Ｂ）には、金属柱の一例を説明する要部平面模式図を示している。

まず、図１５（Ａ）に示すように、支持体１１０上に形成された粘着層１２０の上に、上記のようにしてバリア層２０及び金属層３０が形成された半導体素子１０が、その端子面１０ａを粘着層１２０側に向け、フェイスダウンで配置される。粘着層１２０上には更に、バリア層２０及び金属層３０が形成された半導体素子１０の外側に、銅、ニッケル、コバルト等が用いられた金属部材６０が配置される。

金属部材６０は、例えば図１６（Ａ）に示すような、バリア層２０及び金属層３０が形成された半導体素子１０を包囲する金属枠６１である。或いは金属部材６０は、例えば図１６（Ｂ）に示すような、バリア層２０及び金属層３０が形成された半導体素子１０の周囲に設けられた複数の金属柱６２である。金属枠６１及び金属柱６２は、例えば、後述するモールド成型時の樹脂層４０の流動を調整し、樹脂層４０の流動による半導体素子１０の位置ずれを抑える目的で、設けられる。また、金属枠６１及び金属柱６２は、例えば、熱伝導経路又は電気伝導経路の一部として使用する目的で、設けられる。

金属部材６０としては、例えば、その粘着層１２０からの高さが、粘着層１２０上の半導体素子１０よりも高く、半導体素子１０上にバリア層２０を介して形成された金属層３０の高さに達するようなものが配置される。

尚、図１５（Ａ）には、バリア層２０及び金属層３０が形成された１つの半導体素子１０を例示するが、粘着層１２０上には、そのような半導体素子１０が複数設けられてもよい。この場合は、バリア層２０及び金属層３０が形成された１つ又は複数の半導体素子１０が囲まれるように、金属部材６０が配置される。また、金属部材６０で囲まれた個々の領域内には、バリア層２０及び金属層３０が形成された１つ又は複数の半導体素子１０のほか、チップコンデンサ等の各種電子部品が設けられてもよい。ここでは便宜上、金属部材６０で囲まれた領域に、バリア層２０及び金属層３０が形成された１つの半導体素子１０が設けられる場合を例にして説明する。

粘着層１２０上に、バリア層２０及び金属層３０が形成された半導体素子１０、及び金属部材６０が配置された後、図１５（Ｂ）に示すように、それらが樹脂層４０で封止される。

樹脂層４０には、熱硬化性樹脂、熱可塑性樹脂、紫外線硬化性樹脂等が用いられる。樹脂層４０には、酸化シリコン等のフィラーが含まれてもよい。樹脂層４０は、モールド成型により形成される。例えば金属部材６０により、このモールド成型時の樹脂層４０の流動が調整され、バリア層２０及び金属層３０が形成された半導体素子１０の位置ずれが抑えられる。

また、前述のように金属層３０を半導体素子１０の背面１０ｂ及びバリア層２０の縁よりも内側に形成すると、それによって段差ができるため、アンカー効果により、バリア層２０及び金属層３０が形成された半導体素子１０と、樹脂層４０との密着性が高まる。

形成された樹脂層４０は、その樹脂の種類に応じた手法で硬化される。これにより、粘着層１２０上に、バリア層２０及び金属層３０が形成された半導体素子１０、及び金属部材６０が、樹脂層４０で封止された、基板２が形成される。

尚、樹脂層４０は、この段階では必ずしも完全に硬化されていることを要せず、後述のように粘着層１２０から剥離した基板２をその形状を保持して取り扱うことができる程度に硬化されていれば足りる。また、この段階での樹脂層４０の硬化条件は、樹脂層４０及び粘着層１２０の材料に基づき、粘着層１２０の粘着力が保持されるような条件に設定される。或いはまた、樹脂層４０の材料及び硬化条件に基づき、粘着層１２０の材料が設定される。

形成された基板２は、図１５（Ｃ）に示すように、粘着層１２０から剥離され、粘着層１２０及び支持体１１０から分離される。基板２の粘着層１２０からの剥離は、加熱や紫外線照射等の処理によって粘着層１２０の粘着力を低下させることで行われる。粘着層１２０及び支持体１１０から分離された基板２の樹脂層４０は、その樹脂の種類に応じた手法で硬化（完全硬化）される。

次いで、図１５（Ｄ）に示すように、基板２の、粘着層１２０から剥離された面、即ち半導体素子１０の端子面１０ａが露出する面４０ａ上に、再配線層５０が形成される。再配線層５０は、絶縁部５２と、絶縁部５２内に設けられ半導体素子１０の端子１１に接続された配線及びビア等の導体部５３とを含む。絶縁部５２には、エポキシ、ポリイミド等の樹脂材料が用いられる。導体部５３には、銅、アルミニウム等の導体材料が用いられる。例えばこの図１５（Ｄ）に示すように、再配線層５０により、半導体素子１０の端子１１が、半導体素子１０のエリア外に位置する端子５１へと再配置される。

例えば、絶縁部５２の材料に感光性樹脂を用い、感光性樹脂の成膜、その露光及び現像によるパターニング、導体部５３の導体材料の成膜、並びにそのエッチングによるパターニングを、所定の回数繰り返すことで、所定の層数の再配線層５０が形成される。最外層の導体部５３が端子５１として形成され、端子５１の表面には、ニッケルと金の積層膜のような表面処理膜が形成されてもよい。

再配線層５０が形成された基板２は更に、図１５（Ｄ）に示すように、再配線層５０側とは反対の側から、バックグラインドにより研削される。その際、基板２は、樹脂層４０と共に、金属層３０及び金属部材６０が研削される。研削により、樹脂層４０の面４０ｂ（半導体素子１０の端子面１０ａが露出する面４０ａ側と反対の面）に、金属層３０及び金属部材６０が露出する。

研削時には、金属層３０及び金属部材６０の研削に伴い、それらの研削屑が発生し得るが、その研削屑が半導体素子１０の背面１０ｂに付着することはない。そのため、研削屑が半導体素子１０の背面１０ｂに付着することで生じる不具合、例えば背面１０ｂに付着した研削屑の成分が熱拡散して半導体素子１０のアクティブ層に悪影響を及ぼし、その性能劣化を引き起こすといった不具合を回避することができる。

また、研削によって樹脂層４０から金属層３０が露出されるため、半導体素子１０で発生する熱は、バリア層２０を通じて金属層３０へと伝達され、金属層３０から効率的に放熱される。そのため、半導体素子１０の過熱、それに起因した半導体素子１０の損傷や性能劣化を抑えることができる。

以上、図８〜図１６について説明したような方法により、バリア層２０及び金属層３０が形成された半導体素子１０、並びにその外側に配置された金属部材６０が、金属層３０及び金属部材６０が露出するように樹脂層４０に埋設された、電子装置１Ｃが得られる。

尚、上記の基板２は、例えば図１５（Ｂ）及び図１５（Ｃ）に示す構造部を複数含むウェハとして形成されてもよく、基板２に再配線層５０を形成しその基板２を研削したものは、例えば図１５（Ｄ）に示す構造部を複数含むウェハとして形成されてもよい。この場合は、再配線層５０の形成及び基板２の研削まで行われたウェハが、当該構造部の周囲の位置でダイシングにより切断され、個々の構造部に個片化される。それにより、図１５（Ｄ）に示すような電子装置１Ｃが得られる。

上記のような電子装置１Ｃには、更に放熱部材が設けられてもよい。
図１７は第１の実施の形態に係る電子装置の一例を示す図である。図１７には、電子装置の一例の要部断面模式図を示している。

図１７には、上記のような電子装置１Ｃの、金属層３０が露出する樹脂層４０上に、熱界面材料（Thermal Interface Material；ＴＩＭ）２１０を介して、ヒートシンクのような放熱部材２００が設けられた電子装置１Ｃａを示している。放熱部材２００には、銅やアルミニウム等の熱伝導性の高い材料が用いられる。尚、放熱部材２００には、平板状のもののほか、板状や針状のフィンを備えるもの等、各種放熱部材が用いられる。

樹脂層４０から露出する金属層３０が、ＴＩＭ２１０を介して放熱部材２００と接続されることで、半導体素子１０で発生する熱は、バリア層２０を通じて金属層３０へと伝達され、更にＴＩＭ２１０を通じて放熱部材２００へと伝達されて、外部に放熱される。半導体素子１０で発生する熱を効率的に外部に放熱することができ、半導体素子１０の過熱、それに起因した半導体素子１０の損傷や性能劣化を抑えることができる。

更に、この図１７に示す電子装置１Ｃａでは、金属層３０と共に樹脂層４０から露出する金属部材６０も、ＴＩＭ２１０を介して放熱部材２００と接続される。これにより、半導体素子１０の外側に、樹脂層４０を貫通して再配線層５０と放熱部材２００との間を接続する熱伝導経路が形成される。これにより、金属部材６０を用いた、再配線層５０と放熱部材２００との間の効率的な熱伝導が可能になる。例えば半導体素子１０で発生し、再配線層５０に伝達された熱を、金属部材６０を通じて効率的に放熱部材２００に伝達し、放熱することも可能になる。

再配線層５０には、図１７に示すように、金属部材６０と接続される導体部５３ａを設けることができる。また、再配線層５０の端子５１には、図１７に示すように、半田等のバンプ５４を搭載することができる。

尚、ここでは電子装置１Ｃ，１Ｃａを例にして説明したが、電子装置１Ａ（図４）及び電子装置１Ｂ（図６）も同様に、上記の例に従って形成することができる。この場合、電子装置１Ａの形成において、上記図９（Ａ）及び図９（Ｂ）に示したようなウェハ７０の研削は省略される。電子装置１Ａ，１Ｂの形成において、上記図１５（Ａ）に示したような金属部材６０の配置は省略される。電子装置１Ａ，１Ｂの、金属層３０が露出する樹脂層４０上に、ＴＩＭ２１０を介して放熱部材２００が設けられる。

次に、第２の実施の形態について説明する。
図１８は第２の実施の形態に係る電子装置の構成例を示す図である。図１８には、電子装置の構成例の要部断面模式図を示している。

図１８に示す電子装置１Ｄは、バリア層２０上の複数の箇所に金属層３０群が分離されて設けられている点で、上記電子装置１Ｃ（図７）と相違する。電子装置１Ｄのその他の構成は、上記電子装置１Ｃと同じである。

各金属層３０は、例えば図１８に示すように、半導体素子１０及びバリア層２０の縁よりも内側に配置される。半導体素子１０の背面１０ｂのバリア層２０上に設けられた金属層３０群が、金属部材６０と共に、樹脂層４０の面４０ｂ（再配線層５０が設けられる面４０ａ側とは反対の面）から露出する。

上記電子装置１Ｃと同様に、半導体素子１０からの放熱性が高く、熱や不純物に起因した半導体素子１０の性能劣化が抑えられる、薄型の電子装置１Ｄが実現される。更に、この電子装置１Ｄでは、バリア層２０上の複数の箇所に、分離されて金属層３０群が配置されることで、金属層３０の存在によって半導体素子１０及びバリア層２０に生じる応力が緩和され、応力が半導体素子１０の性能に及ぼす影響が抑えられる。

続いて、上記のような構成を有する電子装置１Ｄの形成方法について説明する。
図１９〜図２２は第２の実施の形態に係る電子装置の形成方法の説明図である。
電子装置１Ｄの形成では、上記第１の実施の形態で述べた図８〜図１１の工程後、図１９〜図２２の工程が実施される。

図１９は金属堆積工程の一例を示す図である。図１９（Ａ）には、堆積された金属側から見たウェハの斜視模式図を示し、図１９（Ｂ）には、金属が堆積されたウェハの要部断面模式図を示している。

上記図１１のようにして形成されたシード層３１上に、まず、図１９（Ａ）及び図１９（Ｂ）に示すように、レジスト８０が形成される。このレジスト８０は、ウェハ７０の各半導体素子１０の、金属層３０群（後述の金属３２）が形成される複数の箇所、この例では４箇所に対応する領域に、開口部８１を有する。レジスト８０は、図１９（Ｂ）に示すように、スクライブライン７１に対応する領域を、例えばスクライブライン７１（点線枠）の幅よりも大きな幅で覆う。

レジスト８０の形成後、シード層３１を給電層とした電解めっきにより、図１９（Ａ）及び図１９（Ｂ）に示すように、レジスト８０の開口部８１に金属３２が堆積される。各半導体素子１０に対応する領域内に、金属３２が複数の箇所に分離されて堆積されるため、分離されずに堆積される場合に比べて、ウェハ７０全体に堆積される金属３２の量が削減され、金属３２の存在によってウェハ７０に生じる応力が緩和される。これにより、ウェハ７０の反りが抑えられ、例えば後述のようなダイシングによる個片化や再配線層５０の形成を精度良く行うことが可能になる。

図２０は金属層形成工程の一例を示す図である。図２０（Ａ）には、形成された金属層側から見たウェハの斜視模式図を示し、図２０（Ｂ）には、金属層が形成されたウェハの要部断面模式図を示している。

金属３２の形成後、図２０（Ａ）及び図２０（Ｂ）に示すように、レジスト８０が除去され、レジスト８０の除去後に露出するシード層３１がエッチングにより除去される。尚、シード層３１の除去後、更にその下のバリア層２０の除去が行われてもよい。

レジスト８０の除去後に露出するシード層３１を除去することで、スクライブライン７１で囲まれた各半導体素子１０に対応する領域群のシード層３１が互いに分離される。それと共に、各半導体素子１０に対応する領域内の複数の箇所、この例では４箇所の金属３２下のシード層３１が互いに分離される。これにより、各半導体素子１０に対応する領域内の、例えば４箇所にそれぞれ、シード層３１とその上に堆積された金属３２とを含む金属層３０が形成される。この例では、スクライブライン７１よりも内側に各金属層３０が形成される。

この図２０の工程により、ウェハ７０の各半導体素子１０の背面１０ｂ上にバリア層２０が形成され、そのバリア層２０上に金属層３０群が形成された構造が得られる。この構造では、各半導体素子１０の背面１０ｂと、金属層３０群との直接の接触が回避される。

図２１は個片化工程の一例を示す図である。図２１（Ａ）には、個片化された半導体素子群の斜視模式図を示し、図２１（Ｂ）には、個片化された半導体素子群の要部断面模式図を示している。

金属層３０の形成まで行われたウェハ７０は、ダイサーを用いたダイシングにより、スクライブライン７１の位置で切断される。これにより、図２１（Ａ）及び図２１（Ｂ）に示すような、個片化された半導体素子１０群が得られる。

各半導体素子１０は、背面１０ｂ上にバリア層２０が形成され、そのバリア層２０上の複数の箇所、この例では４箇所に、金属層３０群が形成された構造を有する。スクライブライン７１よりも内側に金属層３０群が形成されるため（図２０）、切断時には、ダイサーが金属層３０群に接触せず、その切断屑の発生、発生した切断屑の半導体素子１０の側面への付着、付着した切断屑の半導体素子１０への影響が抑えられる。

以上、図８〜図１１及び図１９〜図２１について説明したような方法により、端子面１０ａと反対の背面１０ｂ上にバリア層２０が形成され、そのバリア層２０上の複数の箇所に金属層３０群が形成された半導体素子１０が得られる。このようにして得られた半導体素子１０が用いられ、電子装置１Ｄの形成が行われる。

図２２は電子装置の形成方法の一例を示す図である。図２２（Ａ）〜図２２（Ｄ）には、電子装置形成における各工程の要部断面模式図を示している。
まず、図２２（Ａ）に示すように、支持体１１０上に形成された粘着層１２０の上に、バリア層２０及び金属層３０群が形成された半導体素子１０が、その端子面１０ａを粘着層１２０側に向け、フェイスダウンで配置される。粘着層１２０上には更に、金属枠又は金属柱のような金属部材６０が配置される。

尚、図２２（Ａ）には、バリア層２０及び金属層３０群が形成された１つの半導体素子１０を例示するが、粘着層１２０上には、そのような半導体素子１０が複数設けられてもよい。この場合は、バリア層２０及び金属層３０群が形成された１つ又は複数の半導体素子１０が囲まれるように、金属部材６０が配置される。また、金属部材６０で囲まれた個々の領域内には、チップコンデンサ等の各種電子部品が設けられてもよい。ここでは便宜上、金属部材６０で囲まれた領域に、バリア層２０及び金属層３０が形成された１つの半導体素子１０が設けられる場合を例にして説明する。

粘着層１２０上に、バリア層２０及び金属層３０群が形成された半導体素子１０、及び金属部材６０が配置された後、図２２（Ｂ）に示すように、それらが樹脂層４０で封止される。樹脂層４０は、モールド成型により形成される。金属層３０群が半導体素子１０の縁よりも内側に形成されることで、段差によるアンカー効果により、バリア層２０及び金属層３０群が形成された半導体素子１０と、樹脂層４０との密着性が高まる。形成された樹脂層４０は、その樹脂の種類に応じた手法で硬化（例えば半硬化）される。これにより、粘着層１２０上に、バリア層２０及び金属層３０群が形成された半導体素子１０、及び金属部材６０が、樹脂層４０で封止された、基板２が形成される。

形成された基板２は、図２２（Ｃ）に示すように、粘着層１２０から剥離され、粘着層１２０及び支持体１１０から分離される。分離された基板２の樹脂層４０は、その樹脂の種類に応じた手法で硬化（完全硬化）される。

次いで、図２２（Ｄ）に示すように、基板２の、粘着層１２０から剥離された面、即ち半導体素子１０の端子面１０ａが露出する面４０ａ上に、絶縁部５２及び導体部５３を含む再配線層５０が形成される。再配線層５０が形成された基板２は更に、図２２（Ｄ）に示すように、バックグラインドにより研削される。基板２は、樹脂層４０と共に、金属層３０群及び金属部材６０が研削される。研削により、樹脂層４０の面４０ｂ（面４０ａ側と反対の面）に、金属層３０群及び金属部材６０が露出する。

金属層３０群及び金属部材６０の研削に伴って発生し得る研削屑は、半導体素子１０の背面１０ｂに付着することがないため、研削屑の付着によって半導体素子１０に生じる不具合を回避することができる。また、研削によって樹脂層４０から金属層３０群が露出されるため、半導体素子１０で発生する熱を効率的に放熱し、半導体素子１０の過熱、それに起因した半導体素子１０の損傷や性能劣化を抑えることができる。

以上、図８〜図１１及び図１９〜図２２について説明したような方法により、バリア層２０及び金属層３０群が形成された半導体素子１０、並びに金属部材６０が、金属層３０群及び金属部材６０が露出するように樹脂層４０に埋設された、電子装置１Ｄが得られる。

尚、上記の基板２は、例えば図２２（Ｂ）及び図２２（Ｃ）に示す構造部を複数含むウェハとして形成されてもよく、基板２に再配線層５０を形成しその基板２を研削したものは、例えば図２２（Ｄ）に示す構造部を複数含むウェハとして形成されてもよい。この場合は、再配線層５０の形成及び基板２の研削まで行われたウェハが、当該構造部の周囲の位置でダイシングにより切断され、個々の構造部に個片化される。それにより、図２２（Ｄ）に示すような電子装置１Ｄが得られる。

上記のような電子装置１Ｄには、更に放熱部材が設けられてもよい。
図２３は第２の実施の形態に係る電子装置の一例を示す図である。図２３には、電子装置の一例の要部断面模式図を示している。

図２３には、上記のような電子装置１Ｄの、金属層３０群が露出する樹脂層４０上に、ＴＩＭ２１０を介してヒートシンクのような放熱部材２００が設けられた電子装置１Ｄａを示している。

樹脂層４０から露出する金属層３０群が、ＴＩＭ２１０を介して放熱部材２００と接続されることで、半導体素子１０で発生する熱が効率的に外部に放熱され、半導体素子１０の過熱、それに起因した半導体素子１０の損傷や性能劣化が抑えられる。更に、樹脂層４０から露出する金属部材６０も、ＴＩＭ２１０を介して放熱部材２００と接続されることで、樹脂層４０を貫通して再配線層５０と放熱部材２００との間を接続する熱伝導経路が形成される。これにより、再配線層５０と放熱部材２００との間の効率的な熱伝導が可能になる。

再配線層５０には、図２３に示すように、金属部材６０と接続される導体部５３ａを設けることができる。また、再配線層５０の端子５１には、図２３に示すように、半田等のバンプ５４を搭載することができる。

尚、上記第１の実施の形態で述べた電子装置１Ａ（図４）及び電子装置１Ｂ（図６）でも同様に、バリア層２０上には、その複数の箇所に金属層３０群を分離して設けることができる。また、その場合、金属層３０群が露出する樹脂層４０上には、ＴＩＭ２１０を介して放熱部材２００を設けることができる。

次に、第３の実施の形態について説明する。
図２４は第３の実施の形態に係る電子装置の構成例を示す図である。図２４には、電子装置の構成例の要部断面模式図を示している。

図２４に示す電子装置１Ｅは、バリア層２０上に、それと同サイズの金属層３０が設けられている点で、上記電子装置１Ｃ（図７）と相違する。電子装置１Ｅのその他の構成は、上記電子装置１Ｃと同じである。

図２５〜図２７は第３の実施の形態に係る電子装置の形成方法の説明図である。
電子装置１Ｅの形成では、上記第１の実施の形態で述べた図８〜図１１の工程後、図２５〜図２７の工程が実施される。

図２５はシード層形成及び金属堆積工程の一例を示す図である。図２５（Ａ）には、堆積された金属側から見たウェハの斜視模式図を示し、図２５（Ｂ）には、金属が堆積されたウェハの要部断面模式図を示している。

上記図１１のようにして形成されたシード層３１上に、図２５（Ａ）及び図２５（Ｂ）に示すように、金属３２が堆積される。この例では、上記のようなレジスト８０の形成は行われず、シード層３１の形成に続いて金属３２の堆積が行われる。そのため、レジスト８０の形成に要する工程、即ち、レジスト材料の塗布、露光及び現像による開口部の形成等が不要になる。

図２６は個片化工程の一例を示す図である。図２６（Ａ）には、個片化された半導体素子群の斜視模式図を示し、図２６（Ｂ）には、個片化された半導体素子群の要部断面模式図を示している。

金属３２の形成まで行われたウェハ７０は、ダイサーを用いたダイシングにより、スクライブライン７１の位置で切断される。これにより、図２６（Ａ）及び図２６（Ｂ）に示すような、個片化された半導体素子１０群が得られる。

各半導体素子１０は、背面１０ｂ上にバリア層２０が形成され、そのバリア層２０上に、それと同サイズのシード層３１及び金属３２を含む金属層３０が形成された構造を有する。各半導体素子１０を得る個片化工程では、ダイサーが金属層３０、バリア層２０及び半導体素子１０を切断する。この切断時には、個片化条件を適切に設定することで、金属層３０の切断屑の発生を抑える。或いは、発生した金属層３０の切断屑を、切断後の適切な洗浄処理によって取り除く。このような方法を用いることで、半導体素子１０の側面に金属層３０の切断屑が付着するのを抑え、付着した切断屑が半導体素子１０に及ぼす影響を抑える。

以上、図８〜図１１並びに図２５及び図２６について説明したような方法により、端子面１０ａと反対の背面１０ｂ上にバリア層２０が形成され、そのバリア層２０上に、それと同サイズの金属層３０が形成された半導体素子１０が得られる。このようにして得られた半導体素子１０が用いられ、電子装置１Ｅの形成が行われる。

図２７は電子装置の形成方法の一例を示す図である。図２７（Ａ）〜図２７（Ｄ）には、電子装置形成における各工程の要部断面模式図を示している。
まず、図２７（Ａ）に示すように、支持体１１０上に形成された粘着層１２０の上に、バリア層２０及び金属層３０が形成された半導体素子１０が、その端子面１０ａを粘着層１２０側に向け、フェイスダウンで配置される。粘着層１２０上には更に、金属枠又は金属柱のような金属部材６０が配置される。

尚、図２７（Ａ）には、バリア層２０及び金属層３０が形成された１つの半導体素子１０を例示するが、粘着層１２０上には、そのような半導体素子１０が複数設けられてもよい。この場合は、バリア層２０及び金属層３０が形成された１つ又は複数の半導体素子１０が囲まれるように、金属部材６０が配置される。また、金属部材６０で囲まれた個々の領域内には、チップコンデンサ等の各種電子部品が設けられてもよい。ここでは便宜上、金属部材６０で囲まれた領域に、バリア層２０及び金属層３０が形成された１つの半導体素子１０が設けられる場合を例にして説明する。

粘着層１２０上に、バリア層２０及び金属層３０が形成された半導体素子１０、及び金属部材６０が配置された後、図２７（Ｂ）に示すように、それらが樹脂層４０で封止される。樹脂層４０は、モールド成型により形成される。形成された樹脂層４０は、その樹脂の種類に応じた手法で硬化（例えば半硬化）される。これにより、粘着層１２０上に、バリア層２０及び金属層３０が形成された半導体素子１０、及び金属部材６０が、樹脂層４０で封止された、基板２が形成される。

形成された基板２は、図２７（Ｃ）に示すように、粘着層１２０から剥離され、粘着層１２０及び支持体１１０から分離される。分離された基板２の樹脂層４０は、その樹脂の種類に応じた手法で硬化（完全硬化）される。

次いで、図２７（Ｄ）に示すように、基板２の、粘着層１２０から剥離された面４０ａ上に、絶縁部５２及び導体部５３を含む再配線層５０が形成される。再配線層５０が形成された基板２は更に、図２７（Ｄ）に示すように、バックグラインドにより研削される。基板２は、樹脂層４０と共に、金属層３０及び金属部材６０が研削される。研削により、樹脂層４０の面４０ｂに、金属層３０及び金属部材６０が露出する。

金属層３０及び金属部材６０の研削に伴って発生し得る研削屑は、半導体素子１０の背面１０ｂに付着することがないため、研削屑の付着によって半導体素子１０に生じる不具合を回避することができる。また、研削によって樹脂層４０から金属層３０が露出されるため、半導体素子１０で発生する熱を効率的に放熱し、半導体素子１０の過熱、それに起因した半導体素子１０の損傷や性能劣化を抑えることができる。

以上、図８〜図１１及び図２５〜図２７について説明したような方法により、バリア層２０及び金属層３０が形成された半導体素子１０、並びに金属部材６０が、金属層３０及び金属部材６０が露出するように樹脂層４０に埋設された、電子装置１Ｅが得られる。上記のように、バリア層２０上に設ける金属層３０を、バリア層２０と同サイズとすることで、工程を削減し、効率的に電子装置１Ｅを形成することができる。

上記電子装置１Ｃと同様に、半導体素子１０からの放熱性が高く、熱や不純物に起因した半導体素子１０の性能劣化が抑えられる、薄型の電子装置１Ｅが実現される。
尚、上記の基板２は、例えば図２７（Ｂ）及び図２７（Ｃ）に示す構造部を複数含むウェハとして形成されてもよく、基板２に再配線層５０を形成しその基板２を研削したものは、例えば図２７（Ｄ）に示す構造部を複数含むウェハとして形成されてもよい。この場合は、再配線層５０の形成及び基板２の研削まで行われたウェハが、当該構造部の周囲の位置でダイシングにより切断され、個々の構造部に個片化される。それにより、図２７（Ｄ）に示すような電子装置１Ｅが得られる。

上記のような電子装置１Ｅには、更に放熱部材が設けられてもよい。
図２８は第３の実施の形態に係る電子装置の一例を示す図である。図２８には、電子装置の一例の要部断面模式図を示している。

図２８には、上記のような電子装置１Ｅの、金属層３０が露出する樹脂層４０上に、ＴＩＭ２１０を介してヒートシンクのような放熱部材２００が設けられた電子装置１Ｅａを示している。

樹脂層４０から露出する金属層３０が、ＴＩＭ２１０を介して放熱部材２００と接続されることで、半導体素子１０で発生する熱が効率的に外部に放熱され、半導体素子１０の過熱、それに起因した半導体素子１０の損傷や性能劣化が抑えられる。更に、樹脂層４０から露出する金属部材６０も、ＴＩＭ２１０を介して放熱部材２００と接続されることで、樹脂層４０を貫通して再配線層５０と放熱部材２００との間を接続する熱伝導経路が形成される。これにより、再配線層５０と放熱部材２００との間の効率的な熱伝導が可能になる。

再配線層５０には、図２８に示すように、金属部材６０と接続される導体部５３ａを設けることができる。また、再配線層５０の端子５１には、図２８に示すように、半田等のバンプ５４を搭載することができる。

尚、上記第１の実施の形態で述べた電子装置１Ａ（図４）及び電子装置１Ｂ（図６）でも同様に、バリア層２０上には、それと同サイズの金属層３０を設けることができる。また、その場合、金属層３０が露出する樹脂層４０上には、ＴＩＭ２１０を介して放熱部材２００を設けることができる。

次に、第４の実施の形態について説明する。
上記の電子装置１Ａ，１Ｂ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｅ，１Ｅａ等は、回路基板、半導体素子、半導体装置、他の電子装置等、各種基板に実装することができる。電子装置１Ａ，１Ｂ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｅ，１Ｅａ等を基板に実装したもの（電子装置と称する）の一例を、第４の実施の形態として説明する。

図２９は第４の実施の形態に係る電子装置の一例を示す図である。図２９には、第４の実施の形態に係る電子装置の一例の要部断面模式的を示している。
図２９には一例として、上記第１の実施の形態で述べたような電子装置１Ｃａ（図１７）が、基板３１０に実装された電子装置３００を図示している。基板３１０は、回路基板、半導体素子、若しくは半導体素子を備える半導体装置、又は、回路基板、半導体素子若しくは半導体装置を備える電子装置等である。基板３１０は、電子装置１Ｃａが実装される面側の、電子装置１Ｃａの再配線層５０に設けられた端子５１と対応する位置に、端子３１１を有する。電子装置１Ｃａ及び基板３１０の、互いの対応する端子５１と端子３１１とが、半田等のバンプ５４を用いて接続される。

上記のように電子装置１Ｃａでは、半導体素子１０の背面１０ｂ上のバリア層２０、及びその上に設けられて樹脂層４０から露出する金属層３０により、半導体素子１０からの放熱性が高く、熱や不純物に起因した半導体素子１０の性能劣化が抑えられる。また、電子装置１Ｃａでは、樹脂層４０を貫通する金属部材６０により、再配線層５０と放熱部材２００との間に熱伝導経路が形成され、それらの間の効率的な熱伝導が可能になる。このような電子装置１Ｃａを基板３１０に実装することで、放熱性に優れる高性能の電子装置３００を実現することが可能になる。

ここでは、電子装置１Ｃａを基板３１０に実装した電子装置３００を例にしたが、他の電子装置１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｄａ，１Ｅ，１Ｅａ等を基板３１０に実装した電子装置も同様に実現することができる。

次に、第５の実施の形態について説明する。
上記の電子装置１Ａ，１Ｂ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｅ，１Ｅａ等を各種基板に実装した電子装置は、各種電子機器に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子機器に用いることができる。

図３０は第５の実施の形態に係る電子機器の一例を示す図である。図３０には、第５の実施の形態に係る電子機器の一例を模式的に図示している。
図３０に示すように、例えば上記図２９に示したような電子装置３００が、各種電子機器４００に搭載（内蔵）される。上記のように、半導体素子１０の背面１０ｂ上にバリア層２０を介して設けられた金属層３０が、それらが埋設される樹脂層４０から露出する構成を有する電子装置１Ｃａにより、放熱性に優れる高性能の電子装置３００が実現される。そのような電子装置３００を搭載することで、高信頼性及び高性能の電子機器４００を実現することが可能になる。

ここでは、上記図２９に示したような、電子装置１Ｃａを基板３１０に実装した電子装置３００を例にしたが、他の電子装置１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｄａ，１Ｅ，１Ｅａ等を各種基板に実装した電子装置も同様に、各種電子機器に搭載することができる。

以上述べた電子装置に関し、具体的な実施例を以下に示す。
〔実施例１〕
半導体素子を形成したシリコンウェハの裏面を研削し、ウェハ厚さを３００μｍとした。ウェハ上に、スパッタ法により、バリア層として厚さ０．２μｍのチタン層を形成した後、シード層として厚さ０．３μｍの銅層を形成した。半導体素子の端子面が存在する側のウェハ表面に、保護膜としてレジスト膜を形成した後、シード層を利用して銅の電解めっきを行い、ウェハ裏面全体に、厚さ８０μｍの銅膜を形成した。このウェハを個片化し、半導体素子の背面に接して形成されたチタン層と、そのチタン層上に形成されて半導体素子の背面には接しない銅層（シード層及び銅膜）とを含む、平面サイズが５ｍｍ×５ｍｍの半導体素子を準備した。

支持基板として、平面サイズが１７０ｍｍ×１７０ｍｍで厚さが０．３ｍｍのステンレス基板を用い、その上に熱発泡型の粘着層を貼り付けた。その粘着層上に、平面サイズが８ｍｍ×８ｍｍの開口スペースを有する、厚さ３５０μｍの銅製の枠を配置し、その開口スペースに、フリップチップボンダーを用い、上記半導体素子をその端子面が粘着層に接するように配置した。

枠及び半導体素子を配置した粘着層上に、フィラーとして９０重量％の酸化シリコンを含む樹脂材料を塗布し、成型用の金型を用いて、厚さ０．５ｍｍ、直径１５０ｍｍのウェハ状の基板（モールド樹脂基板）を形成した。

１８０℃の熱を加え、粘着層からモールド樹脂基板を剥離した後、２００℃、１時間の条件でそのモールド樹脂基板を完全硬化させた。
硬化後のモールド樹脂基板の、半導体素子の端子面が露出する面に、スピンコートで感光性エポキシワニスを塗布し、プリベーク、露光、現像、キュア、及び酸素プラズマ処理を行い、厚さ８μｍで、半導体素子の端子部分に直径３０μｍの開口部を設けた絶縁層を形成した。スパッタ法により、シード層として厚さ０．１μｍのチタン層と厚さ０．３μｍの銅層を形成した後、ビア及び配線を形成する領域に開口部を設けたフォトレジストを形成し、シード層を用いて銅の電解めっきを行った。電解めっき後、フォトレジストを剥離し、剥離によって露出したシード層をウェットエッチングとドライエッチングにより除去し、ビア及び配線を形成した。最後にソルダーレジストを形成し、配線の表面にニッケル層及び金層を形成した。

その後、モールド樹脂基板を裏面から厚さ３３０μｍになるように研削し、銅製の枠と、半導体素子の背面の銅層を露出させた。最後に、モールド樹脂基板を個片化し、個々の電子装置を得た。

〔実施例２〕
半導体素子を形成したシリコンウェハの裏面を研削し、ウェハ厚さを１００μｍとした。ウェハ上に、スパッタ法により、バリア層として厚さ０．１μｍのチタン層を形成した後、シード層として厚さ０．２μｍの銅層を形成した。半導体素子の端子面が存在する側のウェハ表面に、保護膜としてレジスト膜を形成した後、ウェハ裏面に、銅膜の必要な部分にだけ開口部を設けたフォトレジストを形成し、その開口部に、シード層を利用した銅の電解めっきにより、厚さ５０μｍの銅膜を形成した。その後、フォトレジストを剥離し、ウェハを個片化して、半導体素子の背面に形成されたチタン層と、そのチタン層上に部分的に形成された銅層（シード層及び銅膜）とを含む、平面サイズが４ｍｍ×４ｍｍの半導体素子を準備した。

支持基板として、平面サイズが１７０ｍｍ×１７０ｍｍで厚さが０．３ｍｍのガラス基板を用い、その上に紫外線発泡型の粘着層を貼り付けた。その粘着層上に、厚さ５μｍの銅箔を貼り付け、その上に直径１００μｍ、高さ２００μｍの開口部を設けたフォトレジストを形成し、銅箔をシード層とした電解めっきにより、フォトレジストの開口部に、直径１００μｍ、高さ１６０μｍの銅膜を形成した。フォトレジストの除去後、露出するシード層の銅箔をエッチングにより除去し、粘着層上に直径１００μｍ、高さ１４０μｍ〜１５０μｍの銅製の柱を形成した。この粘着層上に、フリップチップボンダーを用い、上記半導体素子をその端子面が粘着層に接するように配置した。

柱及び半導体素子を配置した粘着層上に、フィラーとして８８重量％の酸化シリコンを含む樹脂材料を塗布し、成型用の金型を用いて、厚さ０．２ｍｍ、直径１５０ｍｍのウェハ状の基板（モールド樹脂基板）を形成した。

ガラス基板側から紫外線を照射し、粘着層からモールド樹脂基板を剥離した後、２２０℃、１時間の条件でそのモールド樹脂基板を完全硬化させた。
硬化後のモールド樹脂基板の、半導体素子の端子面が露出する面に、スピンコートで感光性エポキシワニスを塗布し、プリベーク、露光、現像、キュア、及び酸素プラズマ処理を行い、厚さ５μｍで、半導体素子の端子部分に直径２０μｍの開口部を設けた絶縁層を形成した。スパッタ法により、シード層として厚さ０．１μｍのチタン層と厚さ０．２μｍの銅層を形成した後、ビア及び配線を形成する領域に開口部を設けたフォトレジストを形成し、シード層を用いて銅の電解めっきを行った。電解めっき後、フォトレジストを剥離し、剥離によって露出したシード層をウェットエッチングとドライエッチングにより除去し、ビア及び配線を形成した。最後にソルダーレジストを形成し、配線の表面にニッケル層及び金層を形成した。

その後、モールド樹脂基板を裏面から厚さ１３０μｍになるように研削し、銅製の柱と、半導体素子の背面の銅層を露出させた。最後に、モールド樹脂基板を個片化し、個々の電子装置を得た。

１Ａ，１Ｂ，１Ｃ，１Ｃａ，１Ｄ，１Ｄａ，１Ｅ，１Ｅａ，１００Ａ，１００Ｂ，１００Ｃ，３００ 電子装置
２，１５０，３１０ 基板
１０，１３０ 半導体素子
１０ａ，１３０ａ 端子面
１０ｂ，１３０ｂ 背面
１１，５１，１３１，１６１，３１１ 端子
１２ 半導体基板
１３ 配線層
１４ トランジスタ
１５，５２，１６２ 絶縁部
１６，５３，５３ａ，１６３ 導体部
２０ バリア層
３０ 金属層
３１ シード層
３２ 金属
４０，１４０ 樹脂層
４０ａ，４０ｂ，１５０ａ，１５０ｂ 面
５０，１６０ 再配線層
５４ バンプ
６０，１７０ 金属部材
６１ 金属枠
６２ 金属柱
７０ ウェハ
７０ａ 表面
７０ｂ 裏面
７１ スクライブライン
８０ レジスト
８１ 開口部
１１０ 支持体
１２０ 粘着層
２００ 放熱部材
２１０ ＴＩＭ
４００ 電子機器

Claims (10)

1. 端子が設けられた端子面を有する半導体素子と、
   前記半導体素子の前記端子面側とは反対の背面上に設けられたバリア層と、
   前記バリア層上に設けられた金属層と、
   前記バリア層及び前記金属層が設けられた前記半導体素子が、前記金属層が露出するように埋設された樹脂層と
   を含むことを特徴とする電子装置。
2. 前記バリア層は、チタン、タングステン又はタンタルを含み、
   前記金属層は、銅、ニッケル又はコバルトを含むことを特徴とする請求項１に記載の電子装置。
3. 前記金属層は、前記バリア層の縁よりも内側に設けられることを特徴とする請求項１又は２に記載の電子装置。
4. 前記金属層は、前記バリア層上の複数の箇所に分離されて設けられることを特徴とする請求項１乃至３のいずれかに記載の電子装置。
5. 前記樹脂層に埋設され、前記半導体素子の外側に位置し、前記樹脂層を貫通する金属部材を更に含むことを特徴とする請求項１乃至４のいずれかに記載の電子装置。
6. 前記樹脂層から露出する前記金属層上に設けられた放熱部材を更に含むことを特徴とする請求項１乃至５のいずれかに記載の電子装置。
7. 前記樹脂層上に設けられ、前記端子と接続される導体部を備えた再配線層を更に含むことを特徴とする請求項１乃至６のいずれかに記載の電子装置。
8. 端子が設けられた端子面を有し、前記端子面側とは反対の背面上にバリア層が設けられ、前記バリア層上に金属層が設けられた半導体素子を、樹脂層で封止する工程と、
   前記樹脂層を研削し、前記金属層を露出させる工程と
   を含むことを特徴とする電子装置の製造方法。
9. 前記樹脂層で封止する工程は、前記バリア層及び前記金属層が設けられた前記半導体素子と、前記半導体素子の外側に配置される金属部材とを、前記樹脂層で封止する工程を含み、
   前記樹脂層を研削し、前記金属層を露出させる工程は、前記樹脂層、及び前記金属部材の一部を研削する工程を含むことを特徴とする請求項８に記載の電子装置の製造方法。
10. 基板と、
    前記基板上に搭載された電子装置と
    を含み、
    前記電子装置は、
    端子が設けられた端子面を有する半導体素子と、
    前記半導体素子の前記端子面側とは反対の背面上に設けられたバリア層と、
    前記バリア層上に設けられた金属層と、
    前記バリア層及び前記金属層が設けられた前記半導体素子が、前記金属層が露出するように埋設された樹脂層と
    を含むことを特徴とする電子機器。

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