JP2017168158A - 半導体記憶装置及びメモリシステム - Google Patents

Abstract

【課題】信頼性を向上できる半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、半導体基板の上方に順に積層された第１乃至第４メモリセルＭＴを含む第１メモリユニットＳＵ０と、半導体基板の上方に順に積層された第５乃至第８メモリセルＭＴを含む第２メモリユニットＳＵ１と、第１及び第５メモリセルのゲートに接続された第１ワード線ＷＬ１と、第２及び第６メモリセルのゲートに接続された第２ワード線ＷＬ２と、第３及び第７メモリセルのゲートに接続された第３ワード線ＷＬ３と、第４及び第８メモリセルのゲートに接続された第４ワード線ＷＬ４とを含む。書き込み動作において、第４メモリセルＭＴ、第１メモリセルＭＴ、第８メモリセルＭＴ、第５メモリセルＭＴの順に書き込む。【選択図】図９

Description

実施形態は、半導体記憶装置及びメモリシステムに関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

米国特許第９，２６９，４４５号明細書

信頼性を向上できる半導体記憶装置及びメモリシステムを提供する。

実施形態に係る半導体記憶装置は、半導体基板の上方に順に積層された第１乃至第４メモリセルを含む第１メモリユニットと、半導体基板の上方に順に積層された第５乃至第８メモリセルを含む第２メモリユニットと、第１及び第５メモリセルのゲートに接続された第１ワード線と、第２及び第６メモリセルのゲートに接続された第２ワード線と、第３及び第７メモリセルのゲートに接続された第３ワード線と、第４及び第８メモリセルのゲートに接続された第４ワード線とを含む。書き込み動作において、第４メモリセル、第１メモリセル、第８メモリセル、第５メモリセルの順に書き込む。

図１は、第１実施形態に係るメモリシステムのブロック図である。 図２は、第１実施形態に係る半導体記憶装置のブロック図である。 図３は、第１実施形態に係る半導体記憶装置におけるメモリセルアレイの回路図である。 図４は、第１実施形態に係る半導体記憶装置におけるメモリセルアレイの断面図である。 図５は、第１実施形態に係る半導体記憶装置におけるメモリセルトランジスタの閾値分布図である。 図６は、第１実施形態に係るメモリシステムにおける書き込み時の各種信号のタイミングチャートである。 図７は、第１実施形態に係るメモリシステムにおける書き込み時の各種信号のタイミングチャートである。 図８は、第１実施形態に係るメモリシステムにおける書き込み時の各種信号のタイミングチャートである。 図９は、第１実施形態に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図１０は、第１実施形態に係る半導体記憶装置における書き込み動作を示すフローチャートである。 図１１は、第１実施形態に係る半導体記憶装置における書き込み動作時の各配線の電圧を示すタイミングチャートである。 図１２は、データの書き込み順序とＷＬリークによるデータ消失の一例を示す図である。 図１３は、第１実施形態に係る半導体記憶装置におけるデータの書き込み順序とＷＬリークによるデータ消失の一例を示す図である。 図１４は、第１実施形態に係る半導体記憶装置におけるデータの書き込み順序とＷＬリークの確認状況との関係を示す図である。 図１５は、第２実施形態に係るメモリシステムにおけるコントローラ及び半導体記憶装置の動作を示すフローチャートである。 図１６は、第３実施形態に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図１７は、第４実施形態に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図１８は、第５実施形態に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図１９は、第６実施形態に係るメモリシステムにおける書き込み時の各種信号のタイミングチャートである。 図２０は、第６実施形態の第１例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図２１は、第６実施形態の第２例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図２０は、第６実施形態の第３例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図２３は、第７実施形態の第１例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図２４は、第７実施形態の第２例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図２５は、第７実施形態の第３例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図２６は、第８実施形態の第１例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図２７は、第８実施形態の第２例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図２８は、第８実施形態の第３例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図２９は、第９実施形態の第１例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図３０は、第９実施形態の第２例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図３１は、第９実施形態の第３例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図３２は、第１０実施形態の第１例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図３３は、第１０実施形態の第２例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図３４は、第１０実施形態の第３例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図３５は、第１１実施形態の第１例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図３６は、第１１実施形態の第２例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図３７は、第１１実施形態の第３例に係る半導体記憶装置におけるデータの書き込み順序を示す図である。 図３８は、第１変形例に係る半導体記憶装置における１つのブロックのフルシーケンスユニットＦＳＵの構成を示すブロック図である。 図３９は、第２変形例に係る半導体記憶装置における１つのブロックのフルシーケンスユニットＦＳＵの構成を示すブロック図である。 図４０は、第３変形例に係る半導体記憶装置における１つのブロックのフルシーケンスユニットＦＳＵの構成を示すブロック図である。 図４１は、第４変形例に係る半導体記憶装置における１つのブロックのフルシーケンスユニットＦＳＵの構成を示すブロック図である。 図４２は、第５変形例に係る半導体記憶装置における１つのブロックのフルシーケンスユニットＦＳＵの構成を示すブロック図である。 図４３は、第６変形例に係る半導体記憶装置における１つのブロックのフルシーケンスユニットＦＳＵの構成を示すブロック図である。 図４４は、第７変形例に係る半導体記憶装置における１つのブロックのフルシーケンスユニットＦＳＵの構成を示すブロック図である。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る半導体記憶装置及びメモリシステムについて説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１ 構成について
１．１．１ メモリシステムの全体構成について
まず、本実施形態に係るメモリシステムの全体構成について、図１を用いて説明する。

図示するように、メモリシステム１は、例えば複数のＮＡＮＤ型フラッシュメモリ１００及び１つのコントローラ２００を備え、コントローラバスを介してホスト機器３００と接続されている。図および以下の説明は、ＮＡＮＤ型フラッシュメモリ１００（１００＿０、１００＿１）が２つの例に基づく。１つまたは３つ以上のＮＡＮＤ型フラッシュメモリ１００がコントローラ２００に接続されても良い。

各々のＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルトランジスタを備え、データを不揮発に記憶することができる。ＮＡＮＤ型フラッシュメモリ１００は、ＮＡＮＤバスによってコントローラ２００と接続され、コントローラ２００からの命令に基づいて動作する。すなわち、各ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００と、例えば８ビットの入出力信号ＩＯ＜７：０＞の送受信を行う。入出力信号ＩＯ＜７：０＞は、例えばコマンド、アドレス信号、データである。また、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００から、制御信号を受信し、ステータス信号を送信する。

制御信号は、チップイネーブル信号ＣＥｎ０及びＣＥｎ１、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、及びライトプロテクト信号ＷＰｎ等を含む。コントローラ２００は、信号ＷＥｎ、ＲＥｎ、ＣＬＥ、ＡＬＥ、及びＷＰｎを、ＮＡＮＤ型フラッシュメモリ１００＿０及び１００＿１に送信する。コントローラ２００は、チップイネーブル信号ＣＥｎ０をＮＡＮＤ型フラッシュメモリ１００＿０に送信し、チップイネーブル信号ＣＥｎ１をＮＡＮＤ型フラッシュメモリ１００＿１に送信する。

チップイネーブル信号ＣＥｎ（ＣＥｎ０及びＣＥｎ１）は、対象となるＮＡＮＤ型フラッシュメモリ１００をイネーブル状態とするための信号であり、“Ｌ”レベルでアサートされる。ライトイネーブル信号ＷＥｎは、ＮＡＮＤ型フラッシュメモリ１００に入出力信号ＩＯ＜７：０＞を取り込むように指示する信号であり、“Ｌ”レベルでアサートされる。よって、ＷＥｎがトグルされる度に、入出力信号ＩＯ＜７：０＞がＮＡＮＤ型フラッシュメモリ１００に取り込まれる。リードイネーブル信号ＲＥｎは、ＮＡＮＤ型フラッシュメモリ１００に入出力信号ＩＯ＜７：０＞を出力するように指示するための信号であり、“Ｌ”レベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥは、入出力信号ＩＯ＜７：０＞がコマンドであることを示す信号であり、“Ｈ”レベルでアサートされる。アドレスラッチイネーブル信号ＡＬＥは、入出力信号ＩＯ＜７：０＞がアドレス信号であることを示す信号であり、“Ｈ”レベルでアサートされる。ライトプロテクト信号ＷＰｎは、ＮＡＮＤ型フラッシュメモリ１００に入出力信号ＩＯ＜７：０＞の取り込みの禁止を命令するための信号であり、“Ｌ”レベルでアサートされる。

ステータス信号は、ＮＡＮＤ型フラッシュメモリ１００の種々の状態を示し、レディ／ビジー信号ＲＢｎ（ＲＢｎ０およびＲＢｎ１）を含む。レディ／ビジー信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ１００がビジー状態であるか否か（コントローラ２００からコマンドを受信不可能な状態か可能な状態か）を示す信号であり、ビジー状態の際に“Ｌ”レベルとなる。レディ／ビジー信号ＲＢｎ０はＮＡＮＤ型フラッシュメモリ１００＿０から出力され、レディ／ビジー信号ＲＢｎ１はＮＡＮＤ型フラッシュメモリ１００＿１から出力される。コントローラ２００は、状態コード信号を受け取ることで、各ＮＡＮＤ型フラッシュメモリ１００の状態を知ることができる。

コントローラ２００は、ホスト機器３００からの命令に基づいて、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、読み出し及び消去等を命令する。

コントローラ２００は、ホストインターフェイス回路２０１、メモリ（ＲＡＭ）２０２、プロセッサ（ＣＰＵ）２０３、バッファメモリ２０４、ＮＡＮＤインターフェイス回路２０５、及びＥＣＣ（error correction code）回路２０６を備える。

ホストインターフェイス回路２０１は、例えばＳＤカードバスやＰＣＩｅバスといったコントローラバスを介してホスト機器３００と接続され、コントローラ２００とホスト機器３００との通信を司る。

ＮＡＮＤインターフェイス回路２０５は、ＮＡＮＤバスを介して各ＮＡＮＤ型フラッシュメモリ１００と接続され、コントローラ２００とＮＡＮＤ型フラッシュメモリ１００との通信を司る。

ＣＰＵ２０３は、コントローラ２００全体の動作を制御する。

ＲＡＭ２０２は、例えばＤＲＡＭ（dynamic random access memory）等であり、ＣＰＵ２３０の作業領域として使用される。

バッファメモリ２０４は、ＮＡＮＤ型フラッシュメモリ１００に送信されるデータ、及びＮＡＮＤ型フラッシュメモリ１００から送信されたデータを一時的に保持する。

ＥＣＣ回路２０６は、誤り訂正符号を用いてデータの誤りを検出および訂正する。

１．１．２ 半導体記憶装置の全体構成について
次に、半導体記憶装置の全体構成について、図２を用いて説明する。図示するようにＮＡＮＤ型フラッシュメモリ１００は、大まかにはコア部１１０及び周辺回路部１２０を備えている。

コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、及びセンスアンプ１１３を備えている。

メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。ブロックＢＬＫの各々は、それぞれがワード線及びビット線に関連付けられたメモリセルトランジスタの集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を備えている。ストリングユニットＳＵの各々は、メモリセルトランジスタが直列接続された複数のＮＡＮＤストリング１１４を備えている。なお、ストリングユニットＳＵ内のＮＡＮＤストリング１１４の数は任意である。メモリセルアレイ１１１の詳細については後述する。

ロウデコーダ１１２は、例えばデータの書き込み及び読み出しの際、ブロックＢＬＫのアドレスやページのアドレスをデコードして、対象となるページに対応するワード線を選択する。そしてロウデコーダ１１２は、選択ワード線及び非選択ワード線に適切な電圧を印加する。

センスアンプ１１３は、複数のセンスアンプユニット（不図示）を備える。センスアンプユニットは、ビット線に対応して設けられており、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータをセンスする。またデータの書き込み時には、書き込みデータをメモリセルトランジスタに転送する。またセンスアンプユニットは、それぞれデータを保持するため、複数のラッチ回路（不図示）を含む。

周辺回路部１２０は、シーケンサ１２１、電圧発生回路１２２、及びドライバ１２３を備える。

シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。

電圧発生回路１２２は、電源電圧ＶＤＤを昇圧または降圧することにより、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、ドライバ１２３に供給する。

ドライバ１２３は、電圧発生回路１２２が発生させた電圧を、ロウデコーダ１１２、センスアンプ１１３、図示せぬソース線、及びウェル等に供給する。

１．１．３ メモリセルアレイの回路構成について
次に、メモリセルアレイ１１１の回路構成について、図３を用いて説明する。図３は、ブロックＢＬＫ０の回路構成を示しているが、他のブロックも同様である。

図示するように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング１１４を含む。

図示するように、ＮＡＮＤストリング１１４の各々は、例えば１４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１３）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして１４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電膜を用いたＦＧ型であっても良い。更に、ＮＡＮＤストリング１１４内のメモリセルトランジスタＭＴの個数は１４個に限定されない。

ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。もちろん、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳ０〜ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ１３の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ１３に共通接続される。

ストリングユニットＳＵ内にある各ＮＡＮＤストリング１１４の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但し（Ｌ−１）は２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング１１４を共通に接続する。更に、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリング１１４の集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。

データの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。以下、データの書き込み及び読み出しの際、一括して選択されるメモリセルトランジスタＭＴの群を「メモリセルグループＭＣＧ」と呼ぶ。そして、１つのメモリセルグループＭＣＧに書き込まれる、あるいは読み出される１ビットのデータの集まりを「ページ」と呼ぶ。

本実施形態では、１つのメモリセルトランジスタＭＴに対し、メモリセルトランジスタＭＴが保持可能なデータのビット数に応じて、１ビットまたは複数ビットのデータを一括して書き込む（以下、「フルシーケンス」と呼ぶ）。すなわち１つのメモリセルグループＭＣＧに対し、１ページまたは複数ページのデータを一括して書き込む。以下、１つのメモリセルグループＭＣＧに対し、フルシーケンスで一括して書き込まれるページの集まりを「フルシーケンスユニットＦＳＵ」と呼ぶ。

データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

図４は、ブロックＢＬＫの一部領域の断面図である。図示するように、ｐ型ウェル領域１０上に、複数のＮＡＮＤストリング１１４が形成されている。すなわち、ウェル領域１０上には、選択ゲート線ＳＧＳとして機能する例えば４層の配線層１１、ワード線ＷＬ０〜ＷＬ１３として機能する１４層の配線層１２、及び選択ゲート線ＳＧＤとして機能する例えば４層の配線層１３が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。

そして、これらの配線層１３、１２、１１を貫通してウェル領域１０に達するピラー状の導電体１４が形成されている。導電体１４の側面には、ゲート絶縁膜１５、電荷蓄積層（絶縁膜または導電膜）１６、及びブロック絶縁膜１７が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。導電体１４は、ＮＡＮＤストリング１１４の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして導電体１４の上端は、ビット線ＢＬとして機能する金属配線層１８に接続される。

ウェル領域１０の表面領域内には、ｎ＋型不純物拡散層１９が形成されている。拡散層１９上にはコンタクトプラグ２０が形成され、コンタクトプラグ２０は、ソース線ＳＬとして機能する金属配線層２１に接続される。更に、ウェル領域１０の表面領域内には、ｐ＋型不純物拡散層２２が形成されている。拡散層２２上にはコンタクトプラグ２３が形成され、コンタクトプラグ２３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層２４に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域１０を介して導電体１４に電位を印加するための配線である。

以上の構成が、半導体基板に平行な第２方向Ｄ２に複数配列されており、第２方向Ｄ２に並ぶ複数のＮＡＮＤストリング１１４の集合によってストリングユニットＳＵが形成される。

なお、メモリセルアレイ１１１の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１１の構成については、例えば、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．２ メモリセルトランジスタの閾値分布について
次に、本実施形態に係るメモリセルトランジスタＭＴの取り得る閾値分布について、図５を用いて説明する。以下、本実施形態では、メモリセルトランジスタＭＴが８値のデータを保持可能な場合について説明するが、保持可能なデータは８値に限定されない。本実施形態においては、メモリセルトランジスタＭＴが２値以上のデータ（１ビット以上のデータ）を保持可能であれば良い。

図示するように、各々のメモリセルトランジスタＭＴの閾値電圧は、離散的な例えば８個の分布のいずれかに含まれる値を取る。この８個の分布を閾値の低い順にそれぞれ、“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルと呼ぶことにする。

“Ｅｒ”レベルは、例えばデータの消去状態に相当する。そして“Ｅｒ”レベルに含まれる閾値電圧は電圧ＶfyＡよりも小さく、正または負の値を有する。

“Ａ”〜“Ｇ”レベルは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当し、各分布に含まれる閾値電圧は例えば正の値を有する。“Ａ”レベルに含まれる閾値電圧は、電圧ＶfyＡ以上であり、且つ電圧ＶfyＢ未満である（但し、ＶfyＢ＞ＶfyＡ）。“Ｂ”レベルに含まれる閾電圧値は、電圧ＶfyＢ以上であり、且つ電圧ＶfyＣ未満である（但し、ＶfyＣ＞ＶfyＢ）。“Ｃ”レベルに含まれる閾値電圧は、電圧ＶfyＣ以上であり、且つ電圧ＶfyＤ未満である（但し、ＶfyＤ＞ＶfyＣ）。“Ｄ”レベルに含まれる閾値電圧は、電圧ＶfyＤ以上であり、且つ電圧ＶfyＥ未満である（但し、ＶfyＥ＞ＶfyＤ）。“Ｅ”レベルに含まれる閾値電圧は、電圧ＶfyＥ以上であり、且つ電圧ＶfyＦ未満である（但し、ＶfyＦ＞ＶfyＥ）。“Ｆ”レベルに含まれる閾値電圧は、電圧ＶfyＦ以上であり、且つ電圧ＶfyＧ未満である（但し、ＶfyＧ＞ＶfyＦ）。そして、“Ｇ”レベルに含まれる閾値電圧は、電圧ＶfyＧ以上であり、且つ電圧ＶＲＥＡＤ及びＶＰＡＳＳ未満である（但し、ＶＲＥＡＤ＞ＶfyＧ）。なお、ＶＲＥＡＤ及びＶＰＡＳＳは、それぞれデータの読み出し動作時及び書き込み動作時に非選択ワード線ＷＬに印加される電圧である。

以上のように、各メモリセルトランジスタＭＴは、８個の閾値分布のいずれかを有することで、８種類の状態を取ることができる。これらの状態を、２進数表記で“０００”〜“１１１”に割り当てることで、各メモリセルトランジスタＭＴは３ビットのデータを保持できる。この３ビットデータをそれぞれ、上位ビット、中位ビット、及び下位ビットと呼ぶことがある。

なお、図５では８個のレベルが離散的に分布する場合を例に説明したが、これは例えばデータの書き込み直後の理想的な状態である。従って、現実的には隣接するレベルが重なることが起こり得る。例えばデータの書き込み後、ディスターブ等により“Ｅｒ”レベルの上端と“Ａ”レベルの下端とが重なる場合がある。このような場合には、例えばＥＣＣ技術等を用いてデータが訂正される。

１．３ 書き込み動作について
次に、本実施形態に従ったメモリシステムにおけるデータの書き込み方法について説明する。本実施形態では、１つのメモリセルトランジスタＭＴに３ビットのデータが、一括して書き込まれる。すなわち、１つのメモリセルグループＭＣＧに対し、３ページからなるフルシーケンスユニットＦＳＵのデータが書き込まれる。以下、フルシーケンスユニットＦＳＵに含まれる、上位ビットに対応するページを上位ページ（upper page）、中位ビットに対応するページを中位ページ（middle page）、下位ビットに対応するページを下位ページ（lower page）と呼ぶ。

なお、１つのフルシーケンスユニットＦＳＵに含まれるページ数は、対応するメモリセルトランジスタＭＴが保持可能なデータのビット数に依存するため、特に限定されない。例えば、メモリセルトランジスタＭＴが２ビットのデータを保持可能な場合は、フルシーケンスユニットＦＳＵのデータは、２ページ（上位ページ及び下位ページ）のデータとなる。また、メモリセルトランジスタＭＴが１ビットのデータを保持可能な場合は、フルシーケンスユニットＦＳＵのデータは、１ページのデータとなる。また、メモリセルトランジスタＭＴが４ビットのデータを保持可能な場合は、フルシーケンスユニットＦＳＵのデータは、４ページのデータとなる。

更には、１つのフルシーケンスユニットＦＳＵに含まれるページ数は、対応するワード線ＷＬにより異なっていても良い。

１．３．１ コントローラの動作について
まず、コントローラ２００の動作について、図６乃至図８を用いて説明する。図６乃至図８の例は、コントローラ２００が、ＮＡＮＤ型フラッシュメモリ１００に、３ビットのデータを送信した後、フルシーケンスでデータを書き込む場合を示している。

図６に示すように、まずコントローラ２００は、書き込み対象となるＮＡＮＤ型フラッシュメモリ１００のチップイネーブル信号ＣＥｎを“Ｌ”レベルにする。

次に、コントローラ２００は、プレフィックスコマンド“Ｚ１Ｈ”及びコマンド“８０Ｈ”をＮＡＮＤ型フラッシュメモリ１００に出力すると共に、コマンドラッチイネーブル信号ＣＬＥをアサート（“Ｈ”レベル）する。プレフィックスコマンド“Ｚ１Ｈ”は、下位ページのデータを送信することを通知するコマンドである。コマンド“８０Ｈ”は書き込みを行うことを通知するコマンドである。

次に、コントローラ２００は、アドレス信号“Ｃｏｌ０”、“Ｃｏｌ１”、“Ｒｏｗ０”、“Ｒｏｗ１”、及び“Ｒｏｗ２”を出力すると共に、アドレスラッチイネーブル信号ＡＬＥをアサート（“Ｈ”レベル）する。例えば“Ｃｏｌ０”及び“Ｃｏｌ１”は、カラムアドレスを含み、“Ｒｏｗ０”、“Ｒｏｗ１”、及び“Ｒｏｗ２”は、ロウアドレスを含む。なお、図６の例では、アドレス信号を５サイクルで送信しているが、これに限定されない。アドレス信号を送信するための必要なサイクル数であれば良い。

次に、コントローラ２００は、データ“Ｄ０”〜“Ｄ５２７”を出力する。なお図６の例では、データを５２８サイクルで送信しているが、これに限定されない。

次に、コントローラ２００は、コマンド“１ＸＨ”を出力すると共に、コマンドラッチイネーブル信号ＣＬＥをアサートする。コマンド“１ＸＨ”は、同じページの下位ページ、中位ページ、及び上位ページ間のデータのつながりを示すためのデータ転送用コマンドである。ＮＡＮＤ型フラッシュメモリ１００は、コマンド“１ＸＨ”を受信すると、取り込んだ下位ページのデータ“Ｄ０”〜“Ｄ５２７”を、下位ページに対応するラッチ回路に格納する。この間、ＮＡＮＤ型フラッシュメモリ１００は、レディ／ビジー信号ＲＢｎを“Ｌ”レベル（ビジー状態を示す）にする。

次に図７に示すように、コントローラ２００は、下位ページの場合と同様に、中位ページのデータを送信する。まず、コントローラ２００は、プレフィックスコマンド“Ｚ２Ｈ”をＮＡＮＤ型フラッシュメモリ１００に出力すると共に、コマンドラッチイネーブル信号ＣＬＥをアサート（“Ｈ”レベル）する。プレフィックスコマンド“Ｚ２Ｈ”は、中位ページのデータを送信することを通知するコマンドである。プレフィックスコマンド“Ｚ２Ｈ”の出力以降は、下位ページの場合と同様である。コントローラ２００は、コマンド“８０Ｈ”、アドレス信号、中位ページのデータを順に出力した後、コマンド“１ＸＨ”を出力する。ＮＡＮＤ型フラッシュメモリ１００は、コマンド“１ＸＨ”を受信すると、取り込んだ中位ページのデータを、中位ページに対応するラッチ回路に格納する。この間、ＮＡＮＤ型フラッシュメモリ１００は、レディ／ビジー信号ＲＢｎを“Ｌ”レベルにする。

図８に示すように、次にコントローラ２００は、上位ページのデータを送信する。まず、コントローラ２００は、プレフィックスコマンド“Ｚ３Ｈ”をＮＡＮＤ型フラッシュメモリ１００に出力すると共に、コマンドラッチイネーブル信号ＣＬＥをアサート（“Ｈ”レベル）する。プレフィックスコマンド“Ｚ３Ｈ”は、上位ページのデータを送信することを通知するコマンドである。次に、コントローラ２００は、コマンド“８０Ｈ”、アドレス信号、上位ページのデータを順に出力した後、コマンド“１０Ｈ”を出力する。コマンド“１０Ｈ”は書き込みの実行を指示するコマンドである。ＮＡＮＤ型フラッシュメモリ１００は、コマンド“１０Ｈ”を受信すると、取り込んだ上位ページのデータを、上位ページに対応するラッチ回路に格納した後、下位ページ、中位ページ、及び上位ページのデータを一括して書き込む。

なお、コントローラ２００からＮＡＮＤ型フラッシュメモリ１００にデータを出力する順序は、任意に設定可能である。例えばコントローラ２００は、上位ページ、中位ページ、及び下位ページの順に対応するデータを出力しても良い。

なお、ロウアドレスは、ブロックアドレス、ページアドレスを含んでいても良い。更には、ページアドレスは、例えばワード線ＷＬ、奇数／偶数ビット線（Ｅ／Ｏ）、ストリングユニットアドレス、あるいは下位ページ／中位ページ／上位ページ（Ｌ／Ｍ／Ｕ）等に関する情報を含んでいても良い。

ページアドレスの構成については、例えば、“不揮発性半導体記憶装置及びその制御方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF)”という２０１３年３月４日に出願された米国特許出願１３／７８４，７５３号に記載されている。本特許出願は、その全体が本願明細書において参照により援用されている。

１．３．２ ブロックＢＬＫ内における書き込み順序について
次に、ブロックＢＬＫ内におけるデータの書き込み順序について、図９を用いて説明する。図９は、ある１つのブロックＢＬＫにおけるストリングユニットＳＵの断面構成を模式的に示しており、各ストリングユニットＳＵ内の１つの四角は、１つのワード線ＷＬに対応する１つのフルシーケンスユニットＦＳＵを表している。すなわち、１つの四角が、フルシーケンスの１回の書き込み動作に対応している。また、図９の四角の中の番号は、フルシーケンスユニットＦＳＵのデータの書き込み順序、すなわちメモリセルグループＭＣＧの選択順序を示している。図９の例では、ワード線ＷＬが１４本、ストリングユニットＳＵが４つあり、合わせて５６個のメモリセルグループＭＣＧがある。すなわち第０番目から第５５番目までの書き込み順序がある。以下、例えば選択ゲート線ＳＧＤ０を選択して対象となるストリングユニットＳＵ０を選択し、且つワード線ＷＬ０を選択する場合を、「ストリングユニットＳＵ０のワード線ＷＬ０を選択する」と記述する。また、ワード線ＷＬの総数をＮ（Ｎは１以上の自然数）とし、最下層からワード線ＷＬ０〜ワード線ＷＬ（Ｎ−１）の順に呼ぶことがある。なお、本実施形態におけるデータの書き込み順序を適用するためには、ワード線ＷＬの総数Ｎは、５以上となる。

本実施形態では、データの書き込み順序において、同一のワード線ＷＬを連続して選択せずに、２層以上異なるワード線ＷＬを選択して、フルシーケンスユニットＦＳＵのデータを書き込む。データの書き込み順序には、始端処理パターン、定常処理パターン、終端処理パターンと呼ばれる３つの書き込みパターンがある。

以下、各書き込みパターンについて具体的に説明する。

（ａ）始端処理パターン
まず、始端処理パターンについて説明する。始端処理パターンは、最下層のワード線ＷＬ０の選択を含む書き込みパターンである。図９の例では、第０番目乃至第７番目の書き込みがこれに対応する。始端処理パターンでは、まず第０番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ０が選択され、フルシーケンスユニットＦＳＵのデータが書き込まれる。次に、第１番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ２が選択され、フルシーケンスユニットＦＳＵのデータが書き込まれる。同様に、第２番目乃至第７番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３においてワード線ＷＬ０と２層上のワード線ＷＬ２が交互に選択され、それぞれにフルシーケンスユニットＦＳＵのデータが書き込まれる。

（ｂ）定常処理パターン
次に、定常処理パターンについて説明する。定常処理パターンは、始端処理パターン終了後、最上層のワード線ＷＬ（Ｎ−１）（本実施形態ではＷＬ１３）あるいは、最上層の１層下のワード線ＷＬ（Ｎ−２）（本実施形態ではＷＬ１２）が選択され、フルシーケンスユニットＦＳＵのデータが書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。図９の例では、第８番目から第４７番目までの書き込みが対応する。定常処理パターンでは、各ストリングユニットＳＵにおいて、あるワード線ＷＬと３層下のワード線ＷＬが交互に選択される。

まず、第８番目及び第９番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ４及び３層下のワード線ＷＬ１が順次選択される。同様に、第１０番目及び第１１番目の書き込みに対応して、ストリングユニットＳＵ１のワード線ＷＬ４及びワード線ＷＬ１が順次選択される。更に、第１２番目乃至第１５番目の書き込みに対応して、ストリングユニットＳＵ２及びＳＵ３において、ワード線ＷＬ４及びワード線ＷＬ１が順次選択される。

次に、第１６番目及び第１７番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ６及び３層下のワード線ＷＬ３が順次選択される。同様に、第１８番目乃至第２３番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３において、ワード線ＷＬ６及びワード線ＷＬ３が順次選択される。

以下、同様のパターンを繰り返し、第２４番目乃至第４７番目の書き込みが行われる。より具体的には、第２４番目乃至第３１番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３において、ワード線ＷＬ８及びワード線ＷＬ５が順次選択される。同様に、第３２番目乃至第３９番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３において、ワード線ＷＬ１０及びワード線ＷＬ７が順次選択される。同様に、第４０番目乃至第４７番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３において、ワード線ＷＬ１２及びワード線ＷＬ９が順次選択される。

（ｃ）終端処理パターン
次に、終端処理パターンについて説明する。終端処理パターンは、定常処理パターンにより最上層の１層下のワード線ＷＬ（Ｎ−２）が選択された場合に実行される書き込みパターンである。Ｎが５以上の奇数の場合、定常処理パターンにより最上層のワード線ＷＬ（Ｎ−１）が選択される。このような場合、終端処理パターンは適用されず、最上層の１層下のワード線ＷＬ（Ｎ−２）に対応するメモリセルグループＭＣＧにはデータが書き込まれない（ダミー扱いとなる）。また、Ｎが５以上の偶数の場合、定常処理パターンによりワード線ＷＬ（Ｎ−２）が選択される。このような場合、終端処理パターンが適用され、各ストリングユニットＳＵにおいて、最上層のワード線ＷＬ（Ｎ−１）と、２層下のワード線ＷＬ（Ｎ−３）とが順次選択される。

図９の例では、第４８番目から第５５番目までの書き込みが対応する。終端処理パターンでは、ストリングユニットＳＵ０〜ＳＵ３において、最上層のワード線ＷＬ１３及び２層下のワード線ＷＬ１１が順次選択される。

より具体的には、第４８番目及び第４９番目の書き込みに対応して、ストリングユニットＳＵ０の最上層のワード線ＷＬ１３及び２層下のワード線ＷＬ１１が順次選択される。そして、第５０番目及び第５１番目の書き込みに対応して、ストリングユニットＳＵ１のワード線ＷＬ１３及び２層下のワード線ＷＬ１１が順次選択される。更に、第５２番目乃至第５５番目の書き込みに対応して、ストリングユニットＳＵ２及びＳＵ３において、ワード線ＷＬ１３及びワード線ＷＬ１１が順次選択される。この結果、全メモリセルグループＭＣＧの選択が完了する。

以上の３つの書き込みパターンを通じて、ストリングユニットＳＵ０におけるワード線ＷＬの選択順序に着目する。すると、ワード線ＷＬは、ワード線ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ１、ＷＬ６、ＷＬ３、ＷＬ８、ＷＬ５、ＷＬ１０、ＷＬ７、ＷＬ１２、ＷＬ９、ＷＬ１３、及びＷＬ１１の順に選択される。この中で、選択済みのワード線ＷＬよりも上層のワード線ＷＬを選択する場合、２層上のワード線ＷＬが選択される。より具体的には、ワード線ＷＬ０が選択済みの状態で、これにより上層のワード線ＷＬが選択される場合、２層上のワード線ＷＬ２が選択される。同様に、選択済みのワード線ＷＬ２よりも上層のワード線ＷＬが選択される場合、２層上のワード線ＷＬ４が選択される。すなわち、選択済みのワード線ＷＬよりも上層のワード線ＷＬを選択する場合だけを抜き出すと、ワード線ＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８、ＷＬ１０、及びＷＬ１２の順に選択される。

１．３．３ ＮＡＮＤ型フラッシュメモリの動作について
次に、ＮＡＮＤ型フラッシュメモリ１００の動作について、図１０を用いて説明する。なお、本実施形態では、ＮＡＮＤ型フラッシュメモリ１００が、図９で説明した書き込み順序に従って、データを書き込む場合について説明する。

書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。プログラム動作は、電子を電荷蓄積層に注入することにより閾値を上昇させる（または注入を禁止することで閾値を維持させる）動作のことである。以下では、閾値電圧を上昇させる動作を「“０”プログラム」と呼び、“０”プログラムの対象となるビット線ＢＬをＢＬ（“０”）と表記する。他方で、閾値電圧を維持させる動作を「“１”プログラム」と呼び、“１”プログラムの対象となるビット線ＢＬをＢＬ（“１”）と表記する。ベリファイ動作は、プログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値がターゲットレベルまで達したか否かを判定する動作である。ターゲットレベルまで達したメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。

図１０に示すように、まずシーケンサ１２１は、コントローラ２００から書き込み命令を受信すると（ステップＳ１０）、図９で説明した書き込み順序に従って、書き込み対象となるブロックＢＬＫ、ストリングユニットＳＵ、及びワード線ＷＬを選択する（ステップＳ１１）。より具体的には、シーケンサ１２１は、書き込み順序に関するテーブルと、前回書き込みを行ったブロックＢＬＫ、ストリングユニットＳＵ、及びワード線ＷＬに関する情報、あるいは前回の書き込みの順番に関する情報を内部に保持し、これらに基づいて、次に書き込み対象となるブロックＢＬＫ、ストリングユニットＳＵ、及びワード線ＷＬを選択する。

次に、シーケンサ１２１は、センスアンプユニットのラッチ回路に、受信したデータを保存する（ステップＳ１２）。

次に、シーケンサ１２１は、フルシーケンスでプログラム動作を実施する（ステップＳ１３）。

次に、シーケンサ１２１は、ベリファイ動作を実施する。そして全てのベリファイレベルにおいてベリファイをパスした場合（ステップＳ１４＿Ｙｅｓ）、書き込み動作は終了となる。

全てのベリファイレベルにおいてベリファイをパスしていない場合（ステップＳ１４＿Ｎｏ）、プログラム動作が予め設定された回数に達したか否かを確認する（ステップＳ１５）。

そして、プログラム動作が、予め設定された回数に達していない場合（ステップＳ１５＿Ｎｏ）、ステップＳ１３に戻り、再度フルシーケンスでプログラム動作を実行する。

他方で、プログラム動作が、予め設定された回数に達している場合（ステップＳ１５＿Ｙｅｓ）、シーケンサ１２１は、これ以上のプログラム動作を行わない。この場合、例えば、プログラムエラーとして処理される。

１．３．４ プログラム動作における各配線の電圧について
次に、プログラム動作における各配線の電圧について、図１１を用いて説明する。

図１１は、プログラム動作における各配線の電位変化を示している。図示するように、まずセンスアンプ１１３が各ビット線ＢＬにプログラムデータを転送する。“０”プログラムの対象となるビット線ＢＬ（“０”）には“Ｌ”レベルとして接地電圧ＶＳＳ（例えば０Ｖ）が印加される。“１”プログラムの対象となるビット線ＢＬ（“１”）には“Ｈ”レベルとして、例えば２．５Ｖが印加される。

また、ロウデコーダ１１２は、いずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。そして、選択されたストリングユニットＳＵにおける選択ゲート線ＳＧＤに例えば５Ｖを印加して、選択トランジスタＳＴ１をオン状態とさせる。他方で、選択ゲート線ＳＧＳに電圧ＶＳＳを印加することで、選択トランジスタＳＴ２をオフ状態とさせる。

更にロウデコーダ１１２は、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵ及び非選択ブロックＢＬＫにおける非選択ストリングユニットＳＵの選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＳを印加して、選択トランジスタＳＴ１及びＳＴ２をオフ状態とさせる。

またソース線ＳＬは、例えば１Ｖ（選択ゲート線ＳＧＳの電位よりも高い電位）とされる。

その後、ロウデコーダ１１２は、選択ブロックＢＬＫにおける選択ストリングユニットＳＵにおける選択ゲート線ＳＧＤの電位を、例えば２．５Ｖとする。この電位は、ビット線ＢＬ（“０”）に対応する選択トランジスタＳＴ１はオンさせるが、ビット線ＢＬ（“１”）に対応する選択トランジスタＳＴ１はカットオフさせる電圧である。

そしてロウデコーダ１１２は、選択ブロックＢＬＫにおいていずれかのワード線ＷＬを選択し、選択ワード線に電圧ＶＰＧＭを印加し、その他の非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積層に注入するための高電圧であり、ＶＰＧＭ＞ＶＰＡＳＳである。

ビット線ＢＬ（“０”）に対応するＮＡＮＤストリング１１４では、選択トランジスタＳＴ１がオン状態となる。そのため、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネル電位Ｖchは概略０Ｖとなる。すなわち、制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層に注入されて、メモリセルトランジスタＭＴの閾値が上昇される。

ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングでは、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位Ｖchは電圧ＶＰＡＳＳ近くまで上昇される。すなわち、制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層に注入されず、メモリセルトランジスタＭＴの閾値は維持される（閾値分布レベルがより高い分布に遷移するほどには閾値は変動しない）。

１．４ 本実施形態に係る効果について
本実施形態に係る構成では、メモリシステム及び半導体記憶装置の信頼性を向上することができる。本効果につき、以下説明する。

図３で説明したように、三次元積層型ＮＡＮＤ型フラッシュメモリでは、複数のストリングユニットＳＵがワード線ＷＬを共有している。そして複数のワード線ＷＬが絶縁層を介して半導体基板上方に積層されている。例えばデータの書き込みにおいて、選択ワード線ＷＬに高い電圧ＶＰＧＭが印加されると、隣接するワード線ＷＬとの間でショートが発生してリーク電流が流れる場合がある（これを単にＷＬリークと呼ぶ）。この場合、ショートが発生した２つのワード線ＷＬに対応する全てのデータが破壊される（消失する）可能性がある。

図１２は、この様子を模式的に示している。図１２の例では、データの書き込みにおいて、４つのストリングユニットＳＵの同一のワード線ＷＬが連続して選択される場合を示している。より具体的には、第０番目乃至第３番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ０が順次選択されて、フルシーケンスユニットＦＳＵのデータがそれぞれ書き込まれる。次に、第４番目乃至第７番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ１が順次選択されて、フルシーケンスユニットＦＳＵのデータがそれぞれ書き込まれる。ワード線ＷＬ２以降も同様である。

図示するように、第０番目の書き込みに対応してストリングユニットＳＵ０のワード線ＷＬ０が選択されてから、第７番目の書き込みに対応してストリングユニットＳＵ３のワード線ＷＬ１が選択されるまでの間に、ワード線ＷＬ０とＷＬ１との間でＷＬリークが発生したとする。すると、それまでにワード線ＷＬ０及びＷＬ１に対応するメモリセルグループＭＣＧに書き込まれた最大８つの連続するフルシーケンスユニットＦＳＵのデータが全て失われる。例えばメモリセルトランジスタＭＴが３ビットのデータに対応している場合、フルシーケンスユニットＦＳＵには上位ページ、中位ページ、及び下位ページの３ページ分のデータが含まれるため、８つのフルシーケンスユニットＦＳＵで連続する２４ページ分のデータが消失する。

より具体的には、データの読み出しにおいて、選択ワード線ＷＬに読み出し電圧ＶＣＧＲＶが印加され、非選択ワード線ＷＬに電圧ＶＲＥＡＤが印加される。電圧ＶＣＧＲＶは、読み出しレベル（対象となるメモリセルトランジスタＭＴの閾値電圧レベル）に応じた電圧である。電圧ＶＲＥＡＤは、メモリセルトランジスタＭＴの閾値電圧レベルに関わらず、メモリセルトランジスタＭＴをオン状態にする電圧である。電圧ＶＣＧＲＶと電圧ＶＲＥＡＤは、ＶＣＧＲＶ＜ＶＲＥＡＤの関係にある。ＷＬリークが発生すると、選択ワード線ＷＬにも電圧ＶＲＥＡＤが印加される。このため、メモリセルトランジスタＭＴはデータによらずオン状態になり、データが正常に読み出せなくなる。この結果、４個のストリングユニットＳＵがワード線ＷＬを共有している場合、最大８つの連続するフルシーケンスユニットＦＳＵのデータが正常に読み出せなくなる。

従ってコントローラ２００は、ＷＬリークが発生した際のバックアップ用に、上記８つのフルシーケンスユニットＦＳＵに対応したデータをバックアップとして保持しておく必要がある。

これに対し、本実施形態に係る構成では、データの書き込みにおいてフルシーケンスユニットＦＳＵのデータを書き込むメモリセルグループＭＣＧ（メモリセルトランジスタＭＴ）を選択する場合、同一のワード線ＷＬに対応する異なるストリングユニットＳＵのメモリセルグループＭＣＧを連続して選択せずに、２層以上異なるワード線ＷＬに対応するメモリセルグループＭＣＧを選択する。より具体的には、例えば図９に示すように、各ストリングユニットＳＵにおいて、２層異なるワード線ＷＬ０及びＷＬ２が選択される。あるいは、３層異なるワード線ＷＬ４及びＷＬ１が選択される。

図１３は、本実施形態におけるデータの書き込み順序とＷＬリークによるデータ消失の一例を示す図である。図１３の例は、図９のワード線ＷＬ０〜ＷＬ２に関する部分を抜粋したものである。例えば、図１３において、第７番目の書き込み中に、ワード線ＷＬ１とＷＬ２との間でＷＬリークが発生したとする。すると、ワード線ＷＬ１及びＷＬ２に対応するメモリセルグループＭＣＧのデータは読み出しができなくなるので、第１番目、第３番目、第５番目、及び第７番目に書き込まれたフルシーケンスユニットＦＳＵのデータは消失してしまう。但し、ワード線ＷＬ１に対応するメモリセルグループＭＣＧにはデータが書き込まれていないので、消失するデータは、最大でも４つのフルシーケンスユニットＦＳＵ分となり、消失するデータを削減することができる。従って、メモリシステム及び半導体記憶装置の信頼性を向上することができる。

更に、ワード線ＷＬ１及びＷＬ２の間でＷＬリークが発生しても、ワード線ＷＬ０にはＷＬリークの影響が及ばないので、第０番目、第２番目、第４番目、及び第６番目に書き込まれたフルシーケンスユニットＦＳＵのデータは、そのまま保持される。従って、２つの連続するフルシーケンスユニットＦＳＵのデータが消失するのを抑制できる。例えば書き込みデータが、フルシーケンスユニットＦＳＵ間で連続する値を示すようなデータである場合、あるいは、２つのフルシーケンスユニットＦＳＵに同じデータが書き込まれている場合、ＷＬリークが発生しても、２つの連続するフルシーケンスユニットＦＳＵのデータが消失することがないため、前後の残ったデータを用いて、読み出せなくなったデータを復元できる可能性がある。従って、メモリシステム及び半導体記憶装置の信頼性を向上することができる。

更に、例えば、書き込みデータが、ホスト機器における作業途中の状態を示すログファイルといった管理情報データである場合、データ量は１ページに収まる場合が多い。そして、管理情報データでは、最新のページのデータが重要となる。最新のデータに何らかの不具合が生じた場合には、その１つ前のページのデータが重要となる。このようなデータに対して、本実施形態に係る構成では、メモリセルトランジスタＭＴに１ビットのデータを書き込む。すなわち１つのメモリセルグループＭＣＧに１ページのデータを書き込む。これにより、仮に最新のページのデータを書き込む時にＷＬリークが発生しても、１つ前のページのデータはＷＬリークの影響を受けずに保持されているので、ホスト機器に与える影響も小さくなる。従って、メモリシステム及び半導体記憶装置の信頼性を向上できる。

更に、本実施形態に係る構成では、データ書き込みにおいて、選択済みのワード線ＷＬよりも上層のワード線ＷＬを選択する場合、２層上のワード線ＷＬが選択される。これにより、ＷＬリークの影響を低減できる。本効果につき、図１４を用いて説明する。図１４は、本実施形態において、書き込み順序とＷＬリークの確認状況との関係を示す図である。図１４の例は、図９のワード線ＷＬ０〜ＷＬ５に関する部分を抜粋したものである。

ＷＬリークは、ワード線ＷＬに最初に高い電圧ＶＰＧＭを印加した際、すなわちストリングユニットＳＵ０に書き込む際に発生する可能性が高い。従って、図１４に示すように、例えばストリングユニットＳＵ０のワード線ＷＬ０が選択されて、第０番目の書き込みが正常に終了した場合、ワード線ＷＬ０及びＷＬ１の間でＷＬリークが発生する可能性は低い。同様に、ストリングユニットＳＵ０の２層上のワード線ＷＬ２が選択されて、第１番目の書き込みが正常に終了した場合、ワード線ＷＬ１からＷＬ３までの間でＷＬリークが発生する可能性は低い。よって、第０番目の書き込みと第１番目の書き込みの結果からワード線ＷＬ０からワード線ＷＬ３までの間でＷＬリークが発生する可能性は低い。ワード線ＷＬ１については、この段階で、まだ選択されていないが、第０番目及び第１番目ページの結果から、ＷＬリークが発生する可能性は低いことがわかる。

次に、ストリングユニットＳＵ０のワード線ＷＬ４が選択されて第８番目の書き込みが正常に終了した場合、ワード線ＷＬ３からワード線ＷＬ５までの間でＷＬリークが発生する可能性は低い。よって、ワード線ＷＬ０からＷＬ５までの間でＷＬリークが発生する可能性は低い。従って、選択済みのワード線ＷＬよりも上層のワード線ＷＬを選択する場合、２層上のワード線ＷＬにすることにより、各ワード線ＷＬ間のＷＬリークの可能性を切れ目なく確認していくことができる。

２．第２実施形態
次に、第２実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第１実施形態と異なる点は、コントローラ２００がＮＡＮＤ型フラッシュメモリ１００のストリングユニットＳＵ及びワード線ＷＬを指定する点である。以下、第１実施形態と異なる点についてのみ説明する。

２．１ コントローラの動作について
コントローラ２００の動作について、図１５を用いて説明する。図１５は、ホスト機器３００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ１００における動作を示すフローチャートである。

図１５に示すように、まず、ホスト機器３００はコントローラ２００に書き込み命令を送信する（ステップＳ２０）。

コントローラ２００は、書き込み命令を受信すると、図９で説明した書き込み順序に従って、ＮＡＮＤ型フラッシュメモリ１００において、データを書き込むブロックＢＬＫ、ストリングユニットＳＵ及びワード線ＷＬを選択する（ステップＳ２１）。より具体的には、例えばコントローラ２００のＣＰＵ２０３は、ＲＡＭ２０２内に保持された書き込み順序に関するテーブルと、バッファメモリ２０４内に保持された前回書き込んだ際のブロックアドレス、ストリングユニットアドレス、ワード線アドレスに基づいて、あるいは前回の書き込みの順番に関する情報に基づいて、次に書き込むブロックＢＬＫ、ストリングユニットＳＵ及びワード線ＷＬを選択する。

次に、コントローラ２００は、書き込みコマンド、選択したブロックアドレス、ストリングユニットアドレス及びワード線アドレスを含むアドレス信号、及び書き込みデータを、ＮＡＮＤ型フラッシュメモリ１００に送信する。

ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００から受信したアドレスデータに従って、書き込み対象となるブロックＢＬＫ、ストリングユニットＳＵ、及びワード線ＷＬを決定する（ステップＳ２３）。

次に、ＮＡＮＤ型フラッシュメモリ１００は、フルシーケンスでプログラムを実行する（ステップＳ２４）。

２．２ 本実施形態に係る効果について
本実施形態に係る構成であると、第１実施形態と同様の効果が得られる。

更に、本実施形態に係る構成では、コントローラ２００が、複数のＮＡＮＤ型フラッシュメモリ１００における書き込み順序を制御することにより、例えば書き込み順序に関するテーブルを各ＮＡＮＤ型フラッシュメモリ１００が保持する必要がなくなり、データ保持の有効領域を広げることができる。更には、各ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００から送られてくるアドレスデータに従ってデータを書き込めばよいので、書き込み順序を考慮したストリングユニットＳＵ及びワード線ＷＬの選択（すなわちメモリセルグループの選択）が不要となり、これによる遅延が生じなくなる。従って、メモリシステム及び半導体記憶装置は、処理能力を向上することができる。

３．第３実施形態
次に、第３実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第３実施形態は、第１及び第２実施形態と書き込み順序が異なる。以下、第１及び第２実施形態と異なる点についてのみ説明する。

３．１ ブロックＢＬＫ内における書き込み順序について
データを書き込む際の書き込み順序について、図１６を用いて説明する。図１６の例は、ワード線ＷＬの総数Ｎ＝８で、３２個のメモリセルグループＭＣＧがある場合を示している。

本実施形態では、データの書き込み順序を選択する場合、ストリングユニットＳＵは、ＳＵ３→ＳＵ２→ＳＵ１→ＳＵ０の順に選択され、この際、前回選択したワード線ＷＬに対して１層上のワード線ＷＬが選択されるのが基本パターンとなる。すなわち、図１６の例では、紙面において左斜め上のフルシーケンスユニットＦＳＵを選択している。以下、３つの書き込みパターンについて、具体的に説明する。

（ａ）始端処理パターン
本実施形態における始端処理パターンは、最下層のワード線ＷＬ０の選択を含み、第０番目乃至第５番目の書き込みが対応する。

図１６に示すように、まず第０番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ０が選択される。本実施形態において、ストリングユニットＳＵ０は、１層上のワード線ＷＬを選択する際の終端の列となる。ストリングユニットＳＵ０のワード線ＷＬが選択された場合、次は、データが書き込まれていないメモリセルグループＭＣＧのうち、最も下層のワード線ＷＬに対応し、番号の小さいストリングユニットＳＵが選択される。従って、第１番目の書き込みに対応して、ストリングユニットＳＵ１の同じワード線ＷＬ０が選択される。

次に、第２番目の書き込みに対応して、番号の１つ小さいストリングユニットＳＵ０の１層上のワード線ＷＬ１が選択される。

次に、第３番目の書き込みに対応して、ストリングユニットＳＵ２のワード線ＷＬ０が選択される。そして、第４番目及び第５番目の書き込みに対応して、ストリングユニットＳＵ１のワード線ＷＬ１及びストリングユニットＳＵ０のワード線ＷＬ２が順次選択される。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ０の最上層のワード線ＷＬ（Ｎ−１）（図１６の例では第２５番目の書き込みに対応したワード線ＷＬ７）が選択されるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。

第６番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ０が選択される。そして、第７番目乃至第９番目の書き込みに対応して、ストリングユニットＳＵ２のワード線ＷＬ１、ストリングユニットＳＵ１のワード線ＷＬ２、及びストリングユニットＳＵ０のワード線ＷＬ３が順次選択される。

以降、第１０番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ１が選択されてから、第２５番目の書き込みに対応して、ストリングユニットＳＵ０の最上層のワード線ＷＬ７が選択されるまで、同じパターンを繰り返す。

（ｃ）終端処理パターン
本実施形態における終端処理パターンでは、まず、第２６番目の書き込みに対応して、ストリングユニットＳＵ３の最上層から２層下のＷＬ５が選択される。そして、第２７番目及び第２８番目の書き込みに対応して、ストリングユニットＳＵ２のワード線ＷＬ６及びストリングユニットＳＵ１のワード線ＷＬ７が順次選択される。

次に、第２９番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ６が選択される。そして、第３０番目及び第３１番目の書き込みに対応して、ストリングユニットＳＵ２のワード線ＷＬ７及びストリングユニットＳＵ３のワード線ＷＬ７が順次選択される。

上記３つの書き込みパターンを適用することにより、ストリングユニットＳＵ０のあるワード線ＷＬが選択される場合、その１層下のワード線ＷＬにおいては、ストリングユニットＳＵ０及びＳＵ１のメモリセルグループＭＣＧにフルシーケンスユニットＦＳＵのデータが書き込まれている。

３．２ 本実施形態に係る効果について
第１及び第２実施形態に本実施形態の書き込み順序を適用できる。

更に、本実施形態に係る構成であると、データの書き込みにおいて、ストリングユニットＳＵ０のあるワード線ＷＬが選択される場合、その１つ下の層のワード線ＷＬにおいては、ストリングユニットＳＵ０及びＳＵ１にフルシーケンスユニットＦＳＵのデータが書き込まれている。これにより、ＷＬリークによりデータが消失するフルシーケンスユニットＦＳＵを最大３つ以下に抑制することができる。以下、具体的に説明する。

ＷＬリークは、ストリングユニットＳＵ０のワード線ＷＬを選択して、データを書き込む際に発生する可能性が高い。例えば、ストリングユニットＳＵ０のワード線ＷＬ３が選択された第９番目の書き込み途中で、ワード線ＷＬ２とＷＬ３との間でＷＬリークが発生したとする。この場合、ワード線ＷＬ２及びＷＬ３に対応するフルシーケンスユニットＦＳＵのデータが読み出せなくなる。但し、データ書き込み済みなのはストリングユニットＳＵ０及びＳＵ１のワード線ＷＬ２が選択された第５番目及び第８番目の書き込みに対応する２つのフルシーケンスユニットＦＳＵのデータである。よって、データ書き込み中の第９番目の書き込みに対応するフルシーケンスユニットＦＳＵのデータを含めてもデータが消失するのは、最大で３つのフルシーケンスユニットＦＳＵとなる。従って、ＷＬリークによる消失データ量を低減できるため、メモリシステム及び半導体記憶装置の信頼性を向上させることができる。

４．第４実施形態
次に、第４実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第４実施形態は、第１乃至第３実施形態と書き込み順序が異なる。以下、第１乃至第３実施形態と異なる点についてのみ説明する。

４．１ ブロックＢＬＫ内における書き込み順序について
データを書き込む際の書き込み順序について、図１７を用いて説明する。図１７の例は、ワード線ＷＬの総数Ｎ＝８で、３２個のメモリセルグループＭＣＧがある場合を示している。

本実施形態では、データの書き込み順序を選択する場合、ストリングユニットＳＵ０だけ１層上のワード線ＷＬを選択し、ストリングユニットＳＵ１〜ＳＵ３は１層下の同じワード線ＷＬを選択するのが基本パターンとなる。以下、３つの書き込みパターンについて、具体的に説明する。

（ａ）始端処理パターン
図１７に示すように、本実施形態における始端処理パターンは、第０番目の書き込みに対応して、ストリングユニットＳＵ０の最下層のワード線ＷＬ０を選択する。第０番目の書き込みは、ストリングユニットＳＵ１〜ＳＵ３に１層下のワード線ＷＬがないため、例外的な扱いとなる。

（ｂ）定常処理パターン
ストリングユニットＳＵ３の最上層の１層下のワード線ＷＬ（Ｎ−２）(図１７の例では第２８番目の書き込みに対応したワード線ＷＬ６)が選択されるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。

まず第１番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ１が選択される。そして、第２番目乃至第４番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３のワード線ＷＬ０が順次選択される。

以降、同様のパターンを繰り返し、第５番目乃至第２８番目の書き込みが行われる。

（ｃ）終端処理パターン
本実施形態における終端処理パターンでは、第２９番目乃至第３１番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３の最上層のワード線ＷＬ７が順次選択される。

これにより、ストリングユニットＳＵ０のあるワード線ＷＬが選択される場合、その１層下のワード線ＷＬにおいては、ストリングユニットＳＵ０のメモリセルグループＭＣＧにフルシーケンスユニットＦＳＵのデータが書き込まれている。

４．２ 本実施形態に係る効果について
第１及び第２実施形態に本実施形態の書き込み順序を適用できる。

更に、本実施形態に係る構成であると、データの書き込みにおいて、ストリングユニットＳＵ０のあるワード線ＷＬが選択される場合、その１つ下の層のワード線ＷＬにおいては、ストリングユニットＳＵ０のメモリセルグループＭＣＧにフルシーケンスユニットＦＳＵのデータが書き込まれている。これにより、ＷＬリークによりデータが消失するフルシーケンスユニットＦＳＵを最大２つ以下に抑制することができる。以下、具体的に説明する。

例えば、ストリングユニットＳＵ０のワード線ＷＬ３が選択された第９番目の書き込み途中で、ワード線ＷＬ２とＷＬ３との間でＷＬリークが発生したとする。この場合、ワード線ＷＬ２及びＷＬ３に対応するフルシーケンスユニットＦＳＵのデータが読み出せなくなる。但し、データ書き込み済みなのはストリングユニットＳＵ０のワード線ＷＬ２が選択された第５番目の書き込みに対応する１つのフルシーケンスユニットＦＳＵのデータである。よって、データ書き込み中の第９番目の書き込みに対応するフルシーケンスユニットＦＳＵのデータを含めてもデータが消失するのは、最大で２つのフルシーケンスユニットＦＳＵとなる。従って、ＷＬリークによる消失データ量を低減できるため、メモリシステムの信頼性及び半導体記憶装置を向上させることができる。

５．第５実施形態
次に、第５実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第５実施形態は、第４実施形態に対し、ストリングユニットＳＵ０のワード線ＷＬを選択する際に、２層上のワード線ＷＬを選択する場合について説明する。以下、第４実施形態と異なる点についてのみ説明する。

５．１ ブロックＢＬＫ内における書き込み順序について
データを書き込む際の書き込み順序について、図１８を用いて説明する。図１８の例は、ワード線ＷＬの総数Ｎ＝８で、３２個のメモリセルグループＭＣＧがある場合を示している。

本実施形態では、データの書き込み順序を選択する場合、ストリングユニットＳＵ０だけ２層上のワード線ＷＬを選択し、ストリングユニットＳＵ１〜ＳＵ３は２層下の同じワード線ＷＬを選択するのが基本パターンとなる。以下、３つの書き込みパターンについて、具体的に説明する。

（ａ）始端処理パターン
本実施形態における始端処理パターンは、最下層のワード線ＷＬ０の選択を含む、第０番目乃至第９番目の書き込みが対応する。

図１８に示すように、まず第０番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ０が選択される。

次に、第１番目の書き込みに対応して、ストリングユニットＳＵ０の２層上のワード線ＷＬ２が選択される。そして、第２番目乃至第４番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３のワード線ＷＬ０が順次選択される。

次に、第５番目及び第６番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ３及び２層下のワード線ＷＬ１が順次選択される。そして、第７番目乃至第９番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３のワード線ＷＬ１が順次選択される。

（ｂ）定常処理パターン
ストリングユニットＳＵ３の最上層の２層下のワード線ＷＬ（Ｎ−３）(図１８の例では第２５番目の書き込みに対応したワード線ＷＬ５)が選択されるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。

まず、第１０番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ４が選択される。そして、第１１番目乃至第１３番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３のワード線ＷＬ２が順次選択される。

以降、同様のパターンを繰り返し、第１４番目乃至第２５番目の書き込みが行われる。

（ｃ）終端処理パターン
本実施形態における終端処理パターンでは、まず第２６番目乃至第２８番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３のワード線ＷＬ６が順次選択される。次に、第２９番目乃至第３１番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３の最上層のワード線ＷＬ７が選択される。

これにより、ストリングユニットＳＵ０のあるワード線ＷＬが選択される場合、その１層下のワード線ＷＬにおいては、ストリングユニットＳＵ０のメモリセルグループＭＣＧにフルシーケンスユニットＦＳＵのデータが書き込まれている。

５．２ 本実施形態に係る効果について
第１及び第２実施形態に本実施形態の書き込み順序を適用できる。

更に本実施形態に係る構成であると、第４実施形態と同様の効果が得ることができる。

６．第６実施形態
次に、第６実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第６実施形態では、メモリセルトランジスタＭＴが４値(２ビット)のデータ書き込みに対応し、メモリセルトランジスタＭＴに１ビットずつデータを書き込む場合、すなわちメモリセルグループＭＣＧに１ページずつデータを書き込む場合（以下、このような書き込みを「ページ・バイ・ページ」と呼ぶ）について説明する。第６実施形態では、ページ・バイ・ページの書き込みに、第３実施形態で説明した書き込み順序を適用している。以下、第１乃至第５実施形態と異なる点についてのみ説明する。

６．１ コントローラの動作について
まず、コントローラ２００の動作について、図１９を用いて説明する。図１９の例は、コントローラ２００が、ＮＡＮＤ型フラッシュメモリ１００に、下位ページ、中位ページ、あるいは上位ページのデータを送信した後、データを書き込む場合を示している。すなわちコントローラ２００は、１ページ分のデータを送信して、ＮＡＮＤ型フラッシュメモリ１００にデータの書き込みを実行させる。以下、第１実施形態の図６乃至図８との違いに着目し、入出力信号ＩＯ＜０：７＞についてのみ説明する。

図示するように、コントローラ２００は、コマンド“８０Ｈ”をまずＮＡＮＤ型フラッシュメモリ１００に出力する。次に、コントローラ２００は、アドレス信号“Ｃｏｌ０”、“Ｃｏｌ１”、“Ｒｏｗ０”、“Ｒｏｗ１”、及び“Ｒｏｗ２”と、データ“Ｄ０”〜“Ｄ５２７”とを出力する。なお、アドレス信号、及びデータのサイクルは、これに限定されない。

次に、コントローラ２００は、コマンド“１０Ｈ”を出力する。ＮＡＮＤ型フラッシュメモリ１００は、コマンド“１０Ｈ”を受信すると、取り込んだデータを下位ページ、中位ページ、あるいは上位ページに書き込む。

６．２ ブロックＢＬＫ内における書き込み順序について
次に、本実施形態における書き込み順序について、ストリングユニットＳＵにおけるメモリセルグループＭＣＧのページの構成に応じて３つの例を説明する。

６．２．１ 第１例
第１例は、全てのワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる２ページの書き込みに対応している場合について説明する。図２０は、本例に係る書き込み順序を模式的に示しており、各ストリングユニットＳＵ内の１つの四角は、１つのワード線ＷＬに対応する１つのページを表している。すなわち、１つの四角が、ページ・バイ・ページによる１回の書き込み動作に対応している。図２０の四角の中の番号は、ページ・バイ・ページにおけるデータの書き込み順序を示している。四角が接している下位ページ（図２０の参照符号“Ｌ”）と上位ページ（図２０の参照符号“Ｕ”）とが、１つのメモリセルグループＭＣＧに対応する。以下、１つのブロックＢＬＫに含まれるストリングユニット数をＫ（Ｋは１以上の自然数）し、書き込み順序の最終番号をＪ（Ｊは１以上の自然数）とする。図２０の例は、メモリセルトランジスタＭＴが２ビットの書き込みに対応し、ワード線ＷＬの総数Ｎ＝８で、ストリングユニット数Ｋ＝４となる。この場合、総ページ数（Ｊ＋１）は、Ｊ＋１＝２×Ｋ×Ｎ＝２×４×８＝６４となり、書き込み順序の最終番号Ｊは、Ｊ＝６３となる。すなわち、図２０の例は、下位ページ及び上位ページ合わせて６４個のページがある場合を示している。

本実施形態では、第３実施形態と同様に、ストリングユニットＳＵは、ＳＵ３→ＳＵ２→ＳＵ１→ＳＵ０の順に選択され、前回選択したワード線ＷＬに対して１層上のワード線ＷＬを選択して下位（あるいは上位）ページのデータを書き込むのが基本パターンとなる。このとき、１つのストリングユニットＳＵにおいては、まず２層下のワード線ＷＬが選択され上位ページのデータが書き込まれ、続いて２層上のワード線ＷＬが選択されて下位ページのデータが書き込まれる。本例も第３実施形態と同様に、３つの書き込みパターンがある。

（ａ）始端処理パターン
本例における始端処理パターンは、最下層のワード線ＷＬ０の選択を含み、第０番目乃至第１９番目の書き込みが対応する。

図２０の左側の表に示すように、まず第０番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ０が選択され、下位ページのデータが書き込まれる。そして、第１番目の書き込みに対応して、ストリングユニットＳＵ１のワード線ＷＬ０が選択され、下位ページのデータが書き込まれる。そして、第２番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ１が選択され、下位ページのデータが書き込まれる。

次に、第３番目及び第４番目の書き込みに対応して、ストリングユニットＳＵ２のワード線ＷＬ０が選択され、下位ページのデータが書き込まれた後、ストリングユニットＳＵ１のワード線ＷＬ１が選択され、下位ページのデータが書き込まれる。そして、第５番目及び第６番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ０が選択され、上位ページのデータが書き込まれた後、２層上のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。

次に、第７番目及び第８番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ０が選択され、下位ページのデータが書き込まれた後、ストリングユニットＳＵ２のワード線ＷＬ１が選択され、下位ページのデータが書き込まれる。そして、第９番目及び第１０番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ０が選択され、上位ページのデータが書き込まれた後、２層上のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。同様に、第１１番目及び第１２番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ１が選択され、上位ページのデータが書き込まれた後、２層上のワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。

次に、第１３番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ１が選択され、下位ページのデータが書き込まれる。そして、第１４番目及び第１５番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線ＷＬ０が選択され、上位ページのデータが書き込まれた後、２層上のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。そして、第１６番目及び第１７番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ１が選択され、上位ページのデータが書き込まれた後、２層上のワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。同様に、第１８番目及び第１９番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ２が選択され、上位ページのデータが書き込まれた後、２層上のワード線ＷＬ４が選択され、下位ページのデータが書き込まれる。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ０の最上層のワード線ＷＬ（Ｎ−１）（本例ではＷＬ７）が選択され、下位ページのデータが書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。本例では、第２０番目乃至第４３番目の書き込みが対応する。

まず第２０番目及び第２１番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ０が選択され、上位ページのデータが書き込まれた後、２層上のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。そして、第２２番目及び第２３番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線ＷＬ１が選択され、上位ページのデータが書き込まれた後、２層上のワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。同様に、第２４番目及び第２５番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ２が選択され、上位ページのデータが書き込まれた後、２層上のワード線ＷＬ４が選択され、下位ページのデータが書き込まれる。更に、第２６番目及び第２７番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ３が選択され、上位ページのデータが書き込まれた後、２層上のワード線ＷＬ５が選択され、下位ページのデータが書き込まれる。すなわち、上位ページに着目すると、ストリングユニットＳＵ３→ＳＵ２→ＳＵ１→ＳＵ０の順に、ワード線ＷＬ０→ＷＬ１→ＷＬ２→ＷＬ３が順次選択され、上位ページのデータが書き込まれる。また、下位ページに着目すると、ストリングユニットＳＵ３→ＳＵ２→ＳＵ１→ＳＵ０の順に、ワード線ＷＬ２→ＷＬ３→ＷＬ４→ＷＬ５が順次選択され、下位ページのデータが書き込まれる。

以降、同様のパターンを繰り返し、第２８番目乃至第４３番目の書き込みが行われる。

下位ページのデータの書き込み順序をｚ_lowとし、上位ページのデータの書き込み順序をｚ_upとすると、定常処理パターンにおけるｚ_low及びｚ_upの一般式は以下に示す通りとなる。

下位ページ；ｚ_low＝２Ｋｘ＋２（Ｋ−１）ｙ−（Ｋ^２−Ｋ＋１）
上位ページ；ｚ_up＝２Ｋｘ＋２（Ｋ−１）ｙ−（Ｋ^２−５Ｋ＋２）
ここで、
Ｋ；１つのブロックＢＬＫに含まれるストリングユニット数（本例ではＫ＝４）、
ｘ；選択されるワード線ＷＬの番号、
ｙ；選択されるストリングユニットＳＵの番号である。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、第４４番目乃至第６３番目の書き込みが終端処理パターンに対応するが、終端処理パターンは、最上層のワード線ＷＬを含むため、ワード線ＷＬの総数Ｎ（Ｎは１以上の自然数）により、対応する書き込み順序が異なる。このため、書き込み順序の最後から見た順序が重要となる。図２０の右側の表は、終端処理パターンに対応する書き込み順序を、書き込み順序の最終番号Ｊを用いて表したものである。以下では、終端処理パターンに対応する第４４番目乃至第６３番目の書き込みについて、図２０の右側の表に基づいて、第（Ｊ−１９）番目乃至第Ｊ番目の書き込みとして説明する。

まず第（Ｊ−１９）番目及び第（Ｊ−１８）番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ（Ｎ−５）が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−３）が選択され、下位ページのデータが書き込まれる。そして、第（Ｊ−１７）番目及び第（Ｊ−１６）番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線ＷＬ（Ｎ−４）が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−２）が選択され、下位ページのデータが書き込まれる。更に、第（Ｊ−１５）番目及び第（Ｊ−１４）番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ（Ｎ−３）が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−１）が選択され、下位ページのデータが書き込まれる。更に、第（Ｊ−１３）番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ（Ｎ−２）が選択され、上位ページのデータが書き込まれる。

次に、第（Ｊ−１２）番目及び第（Ｊ−１１）番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ（Ｎ−４）が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−２）が選択され、下位ページのデータが書き込まれる。そして、第（Ｊ−１０）番目及び第（Ｊ−９）番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線ＷＬ（Ｎ−３）が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−１）が選択され、下位ページのデータが書き込まれる。更に、第（Ｊ−８）番目及び第（Ｊ−７）番目の書き込みに対応して、ストリングユニットＳＵ１のワード線ＷＬ（Ｎ−２）が選択され、上位ページのデータが書き込まれた後、ストリングユニットＳＵ０のワード線ＷＬ（Ｎ−１）が選択され、上位ページのデータが書き込まれる。

次に、第（Ｊ−６）番目及び第（Ｊ−５）番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ（Ｎ−３）が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−１）が選択され、下位ページのデータが書き込まれる。そして、第（Ｊ−４）番目及び第（Ｊ−３）番目の書き込みに対応して、ストリングユニットＳＵ２のワード線ＷＬ（Ｎ−２）が選択され、上位ページのデータが書き込まれた後、ストリングユニットＳＵ１のワード線ＷＬ（Ｎ−１）が選択され、上位ページのデータが書き込まれる。

次に、第（Ｊ−２）番目及び第（Ｊ−１）番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ（Ｎ−２）が選択され、上位ページのデータが書き込まれた後、ストリングユニットＳＵ２のワード線ＷＬ（Ｎ−１）が選択され、上位ページのデータが書き込まれる。最後に、第Ｊ番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ（Ｎ−１）が選択され、上位ページのデータが書き込まれる。

６．２．２ 第２例
本実施形態における第２例は、最上層のワード線ＷＬ（Ｎ−１）及び最下層のワード線ＷＬ０に対応するメモリセルグループＭＣＧがページ・バイ・ページによる１ページの書き込みに対応し、他のワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる２ページの書き込みに対応している場合について説明する。図２１は、本例に係る書き込み順序を模式的に示している。図２１の例は、ワード線ＷＬの総数Ｎ＝１０となる。この場合、総ページ数（Ｊ＋１）は、Ｊ＋１＝８Ｎ−８＝７２となり、書き込み順序の最終番号Ｊは、Ｊ＝７１となる。すなわち、図２１の例は、１ページの書き込みに対応したメモリセルグループＭＣＧのページ（図２１の参照符号“ＳＬＣ”）、並びに２ページの書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）及び上位ページ（Ｕ）合わせて７２個のページがある場合を示している。以下では、本実施形態の第１例と異なる点についてのみ説明する。

（ａ）始端処理パターン
本例における始端処理パターンは、最下層のワード線ＷＬ０の選択を含み、第０番目乃至第２３番目の書き込みが対応する。

図２１の左側の表に示すように、まず第０番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ０が選択され、ページのデータが書き込まれる。同様に、第１番目の書き込みに対応して、ストリングユニットＳＵ１のワード線ＷＬ０が選択され、ページのデータが書き込まれる。そして、第２番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ１が選択され、下位ページのデータが書き込まれる。

次に、第３番目の書き込みに対応して、ストリングユニットＳＵ２のワード線ＷＬ０が選択され、ページのデータが書き込まれる。そして、第４番目の書き込みに対応して、ストリングユニットＳＵ１のワード線ＷＬ１が選択され、下位ページのデータが書き込まれる。同様に、第５番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。

次に、第６番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ０が選択され、ページのデータが書き込まれる。そして、第７番目の書き込みに対応して、ストリングユニットＳＵ２のワード線ＷＬ１が選択され、下位ページのデータが書き込まれる。同様に、第８番目の書き込みに対応して、ストリングユニットＳＵ１のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。そして、第９番目及び第１０番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ１が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。

次に、第１１番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ１が選択され、下位ページのデータが書き込まれる。同様に、第１２番目の書き込みに対応して、ストリングユニットＳＵ２のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。そして、第１３番目及び第１４番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ１が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。同様に、第１５番目及び第１６番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ２が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ４が選択され、下位ページのデータが書き込まれる。

次に、第１７番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。そして、第１８番目及び第１９番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線ＷＬ１が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。同様に、第２０番目及び第２１番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ２が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ４が選択され、下位ページのデータが書き込まれる。更に、第２２番目及び第２３番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ３が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ５が選択され、下位ページのデータが書き込まれる。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ０の最上層のワード線ＷＬ（Ｎ−１）（本例ではＷＬ９）が選択され、ページのデータが書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。書き込み順序の基本的なパターンは本実施形態の第１例と同じである。本例では、第２４番目乃至第５５番目の書き込みが対応する。

まず、第２４番目及び２５番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ１が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。同様に、第２６番目及び第２７番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線ＷＬ２が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ４が選択され、下位ページのデータが書き込まれる。更に、第２８番目及び第２９番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ３が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ５が選択され、下位ページのデータが書き込まれる。更に、第３０番目及び第３１番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ４が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ６が選択され、下位ページのデータが書き込まれる。

以降、同様のパターンを繰り返し、第３２番目乃至第５５番目の書き込みが行われる。但し、ワード線ＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧは、１ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。

本例における定常処理パターンにおけるｚ_low及びｚ_upの一般式は以下に示す通りとなる。

下位ページ；ｚ_low＝２Ｋｘ＋２（Ｋ−１）ｙ−（Ｋ^２＋１）
上位ページ；ｚ_up＝２Ｋｘ＋２（Ｋ−１）ｙ−（Ｋ^２−４Ｋ＋２）
なお、メモリセルグループＭＣＧが１ページの書き込みに対応している場合、下位ページの一般式を適用できる。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第５６番目乃至第７１番目の書き込みを、第（Ｊ−１５）番目乃至第Ｊ番目の書き込みとして説明する。

図２１の右側の表に示すように、まず本実施形態の第１例の第（Ｊ−１９）番目から第（Ｊ−８）番目までの書き込み順序と同様にして、第（Ｊ−１５）番目から第（Ｊ−４）番目までの書き込みを行う。但し、本実施形態の第１例では、ワード線ＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧが２ページの書き込みに対応するのに対し、本例では、ワード線ＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧが１ページの書き込みに対応する。このような場合、本実施形態の第１例における下位ページのデータ書き込み時に、本例においては、対応するメモリセルグループＭＣＧにページのデータを書き込む。より具体的には、例えば、本実施形態の第１例において、第（Ｊ−１４）番目の書き込みに対応して、ストリングユニットＳＵ１のワード線ＷＬ（Ｎ−１）が選択され、下位ページのデータが書き込まれる際、本例においては、第（Ｊ−１０）番目の書き込みに対応して、ストリングユニットＳＵ１のワード線ＷＬ（Ｎ−１）が選択され、ページのデータが書き込まれる。

次に、第（Ｊ−３）番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ（Ｎ−３）が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−１）が選択され、ページのデータが書き込まれる。そして、第（Ｊ−１）番目の書き込みに対応して、ストリングユニットＳＵ２のワード線ＷＬ（Ｎ−２）が選択され、上位ページのデータが書き込まれる。

最後に、第Ｊ番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ（Ｎ−２）が選択され、上位ページのデータが書き込まれる。

６．２．３ 第３例
第３例は、ワード線ＷＬ０、ＷＬ１、ＷＬ（Ｎ−２）、及びＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧがページ・バイ・ページによる１ページの書き込みに対応し、他のワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる２ページの書き込みに対応している場合について説明する。図２２は、本例に係る書き込み順序を模式的に示している。図２２の例は、ワード線ＷＬの総数Ｎ＝１２となる。この場合、総ページ数（Ｊ＋１）は、Ｊ＋１＝８Ｎ−１６＝８０となり、書き込み順序の最終番号Ｊは、Ｊ＝７９となる。すなわち、図２２の例は、１ページの書き込みに対応したメモリセルグループＭＣＧのページ（ＳＬＣ）、並びに２ページの書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）及び上位ページ（Ｕ）合わせて８０個のページがある場合を示している。以下では、本実施形態の第１例及び第２例と異なる点についてのみ説明する。

（ａ）始端処理パターン
本例における始端処理パターンは、最下層のワード線ＷＬ０の選択を含み、第０番目乃至第２７番目の書き込みが対応する。

図２２の左側の表に示すように、まず第２例と同様に、第０番目乃至第８番目の書き込みが行われる。そして、第９番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。

次に、第１０番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ１が選択され、ページのデータが書き込まれる。そして、第１１番目の書き込みに対応して、ストリングユニットＳＵ２のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。同様に、第１２番目の書き込みに対応して、ストリングユニットＳＵ１のワード線ＷＬ３が選択され、ページのデータが書き込まれる。そして、第１３番目及び第１４番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ２が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ４が選択され、下位ページのデータが書き込まれる。

次に、第１５番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。同様に、第１６番目の書き込みに対応して、ストリングユニットＳＵ２のワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。そして、第１７番目及び第１８番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ２が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ４が選択され、下位ページのデータが書き込まれる。同様に、第１９番目及び第２０番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ３が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ５が選択され、下位ページのデータが書き込まれる。

次に、第２１番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。そして、第２２番目及び第２３番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線ＷＬ２が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ４が選択され、下位ページのデータが書き込まれる。同様に、第２４番目及び第２５番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ３が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ５が選択され、下位ページのデータが書き込まれる。更に、第２６番目及び第２７番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ４が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ６が選択され、下位ページのデータが書き込まれる。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ０の最上層のワード線ＷＬ（Ｎ−１）（本例ではＷＬ１１）が選択され、ページのデータが書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。書き込み順序の基本的なパターンは本実施形態の第１例及び第２例と同じである。本例では、第２８番目乃至第６７番目の書き込みが対応する。

まず、第２８番目及び２９番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ２が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ４が選択され、下位ページのデータが書き込まれる。同様に、第３０番目及び第３１番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線ＷＬ３が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ５が選択され、下位ページのデータが書き込まれる。更に、第３２番目及び第３３番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ４が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ６が選択され、下位ページのデータが書き込まれる。更に、第３４番目及び第３５番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ５が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ７が選択され、下位ページのデータが書き込まれる。

以降、同様のパターンを繰り返し、第３６番目乃至第６７番目の書き込みが行われる。但し、ワード線ＷＬ（Ｎ−１）及びＷＬ（Ｎ−２）に対応するメモリセルグループＭＣＧは、１ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。

本例における定常処理パターンにおけるｚ_low及びｚ_upの一般式は以下に示す通りとなる。

下位ページ；ｚ_low＝２Ｋｘ＋２（Ｋ−１）ｙ−（Ｋ^２＋Ｋ＋１）
上位ページ；ｚ_up＝２Ｋｘ＋２（Ｋ−１）ｙ−（Ｋ^２−３Ｋ＋２）
なお、メモリセルグループＭＣＧが１ページの書き込みに対応している場合、下位ページの一般式を適用できる。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第６８番目乃至第７９番目の書き込みを、第（Ｊ−１１）番目乃至第Ｊ番目の書き込みとして説明する。

図２２の右側の表に示すように、まず本実施形態の第１例の第（Ｊ−１９）番目から第（Ｊ−１４）番目までの書き込み順序と同様にして、第（Ｊ−１１）番目から第（Ｊ−６）番目までの書き込みを行う。但し、本実施形態の第１例では、ワード線ＷＬ（Ｎ−１）及びＷＬ（Ｎ−２）に対応するメモリセルグループＭＣＧが２ページの書き込みに対応するのに対し、本例では、ワード線ＷＬ（Ｎ−１）及びＷＬ（Ｎ−２）に対応するメモリセルグループＭＣＧが１ページの書き込みに対応する。このような場合、本実施形態の第１例における下位ページのデータ書き込み時に、本例においては、対応するメモリセルグループＭＣＧにページのデータを書き込む。

次に、第（Ｊ−５）番目及び第（Ｊ−４）番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ（Ｎ−４）が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−２）が選択され、ページのデータが書き込まれる。そして、第（Ｊ−３）番目及び第（Ｊ−２）番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線ＷＬ（Ｎ−３）が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−１）が選択され、ページのデータが書き込まれる。

次に、第（Ｊ−１）番目及び第Ｊ番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ（Ｎ−３）選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−１）が選択され、ページのデータが書き込まれる。

６．４ 本実施形態に係る効果について、
本実施形態に係る構成であれば、メモリセルトランジスタＭＴ（メモリセルグループＭＣＧ）にページ・バイ・ページで２ビット（２ページ）のデータの書き込む場合に、第３実施形態と同様の効果を得ることができる。

７．第７実施形態
次に、第７実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第７実施形態は、メモリセルトランジスタＭＴが２ビットのデータに対応し、メモリセルグループＭＣＧにページ・バイ・ページで２ページのデータを書き込む際に、第４実施形態で説明した書き込み順序を適用している。以下、第１乃至第６実施形態と異なる点についてのみ説明する。

７．１ ブロックＢＬＫ内における書き込み順序について
本実施形態における書き込み順序について、ストリングユニットＳＵにおけるメモリセルグループＭＣＧのページの構成に応じて３つの例を説明する。

７．１．１ 第１例
第１例は、第６実施形態の第１例と同様に、全てのワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる２ページの書き込みに対応している場合について説明する。図２３は、第１例に係る書き込み順序を模式的に示している。図２３の例は、ワード線ＷＬの総数Ｎ＝８、総ページ数（Ｊ＋１）＝６４、及び書き込み順序の最終番号Ｊ＝６３となる。すなわち、図２３の例は、下位ページ（Ｌ）及び上位ページ（Ｕ）合わせて６４個のページがある場合を示している。

本実施形態では、第４実施形態と同様に、下位ページのデータを書き込む際、ストリングユニットＳＵ０だけ１層上のワード線ＷＬを選択し、ストリングユニットＳＵ１〜ＳＵ３は１層下の同じワード線ＷＬを選択するのが基本パターンとなる。上位ページのデータを書き込む際は、ストリングユニットＳＵ０〜ＳＵ３において、同じワード線ＷＬが選択される。本例も第４実施形態と同様に、３つの書き込みパターンがある。

（ａ）始端処理パターン
本例における始端処理パターンは、最下層のワード線ＷＬ０の選択を含み、下位ページのデータだけ書き込みが行われる第０番目乃至第８番目の書き込みが対応する。

図２３の左側の表に示すように、まず第０番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ０が選択され、下位ページのデータが書き込まれる。そして、第１番目の書き込みに対応して、同じストリングユニットＳＵ０の１層上のワード線ＷＬ１が選択され、下位ページのデータが書き込まれる。その後、第２番目乃至第４番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３のワード線ＷＬ０が選択され、下位ページのデータがそれぞれ書き込まれる。

次に、第５番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。その後、第６番目乃至第８番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３のワード線ＷＬ１が選択され、下位ページのデータがそれぞれ書き込まれる。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ３の最上層の１層下のワード線ＷＬ（Ｎ−２）（本例ではＷＬ６）が、選択され下位ページのデータが書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。本例では、第９番目乃至第４８番目の書き込みが対応する。

まず、第９番目及び第１０番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ０が選択され、上位ページのデータが書き込まれた後、３層上のワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。その後、第１１番目乃至第１６番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３において、それぞれワード線ＷＬ０が選択され、上位ページのデータが書き込まれた後、２層上のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。すなわち、下位ページのデータの書き込みにおいては、ストリングユニットＳＵ０だけ他のストリングユニットＳＵより１層上のワード線ＷＬが選択され、上位ページのデータの書き込みにおいては、ストリングユニットＳＵ０〜ＳＵ３において、同じワード線ＷＬが選択される。

以降、同様のパターンを繰り返し、第１７番目乃至第４８番目の書き込みが行われる。

ストリングユニットＳＵ０における下位ページのデータの書き込み順序をｚ_low（ｙ＝０）とし、ストリングユニットＳＵ１〜ＳＵ３における下位ページのデータの書き込み順序をｚ_low（ｙ＞１）とし、上位ページのデータの書き込み順序をｚ_upとすると、Ｋ＝４（１ブロックＢＬＫあたりのストリングユニット数が４個）のときの定常処理パターンにおけるｚ_low（ｙ＝０）、ｚ_low（ｙ＞０）、及びｚ_upの一般式は以下に示す通りとなる。

下位ページ；ｚ_low（ｙ＝０）＝８ｘ−１４
ｚ_low（ｙ＞１）＝８ｘ＋２ｙ−６
上位ページ；ｚ_up＝８ｘ＋２ｙ＋９
このように、下位ページの一般式は、ストリングユニットＳＵ０と、ストリングユニットＳＵ１〜ＳＵ３とで異なる。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第４９番目乃至第６３番目の書き込みを、第（Ｊ−１４）番目乃至第Ｊ番目の書き込みとして説明する。

図２３の右側の表に示すように、まず第（Ｊ−１４）番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ（Ｎ−３）が選択され、上位ページのデータが書き込まれる。そして、第（Ｊ−１３）番目及び第（Ｊ−１２）番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ（Ｎ−１）が選択され、下位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−３）が選択され、上位ページのデータが書き込まれる。同様に、第（Ｊ−１１）番目乃至第（Ｊ−８）番目の書き込みに対応して、ストリングユニットＳＵ２及びＳＵ３において、ワード線ＷＬ（Ｎ−１）が選択され、下位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−３）が選択され、上位ページのデータが書き込まれる。

次に、第（Ｊ−７）番目乃至第（Ｊ−４）番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−２）が選択され、上位ページのデータがそれぞれ書き込まれる。

次に、第（Ｊ−３）番目乃至第Ｊ番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−１）が選択され、上位ページのデータがそれぞれ書き込まれる。

７．１．２ 第２例
第２例は、第６実施形態の第２例と同様に、最上層のワード線ＷＬ（Ｎ−１）及び最下層のワード線ＷＬ０に対応するメモリセルグループＭＣＧがページ・バイ・ページによる１ページの書き込みに対応し、他のワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる２ページの書き込みに対応している場合について説明する。図２４は、本例に係る書き込み順序を模式的に示している。図２４の例は、ワード線ＷＬの総数Ｎ＝１０、総ページ数（Ｊ＋１）＝７２、及び書き込み順序の最終番号Ｊ＝７１となる。すなわち図２４の例は、１ページの書き込みに対応したメモリセルグループＭＣＧのページ（ＳＬＣ）、並びに２ページの書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）及び上位ページ（Ｕ）合わせて７２個のページがある場合を示している。以下では、本実施形態の第１例と異なる点についてのみ説明する。

（ａ）始端処理パターン
本例における始端処理パターンは、最下層のワード線ＷＬ０の選択を含み、第０番目乃至第１２番目の書き込みが対応する。

図２４の左側の表に示すように、まず本実施形態の第１例と同様に、第０番目乃至第８番目の書き込みが行われる。

次に、第９番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。そして、第１０番目乃至第１２番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３のワード線ＷＬ２が選択され、下位ページのデータがそれぞれ書き込まれる。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ３のワード線ＷＬ（Ｎ−２）（本例ではＷＬ８）が選択され、下位ページのデータが書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。書き込み順序の基本的なパターンは本実施形態の第１例と同じである。本例では、第１３番目乃至第６０番目の書き込みが対応する。

まず、第１３番目及び１４番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ１が選択され、上位ページのデータが書き込まれた後、３層上のワード線ＷＬ４が選択され、下位ページのデータが書き込まれる。その後、第１５番目乃至第２０番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３において、それぞれワード線ＷＬ１が選択され、上位ページのデータが書き込まれた後、２層上のワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。

以降、同様のパターンを繰り返し、第２１番目乃至第６０番目の書き込みが行われる。但し、ワード線ＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧは、１ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。

１ブロックＢＬＫあたりのストリングユニット数Ｋ＝４のときの定常処理パターンにおける一般式は以下に示す通りとなる。

下位ページ；ｚ_low（ｙ＝０）＝８ｘ−１８
ｚ_low（ｙ＞１）＝８ｘ＋２ｙ−１０
上位ページ；ｚ_up＝８ｘ＋２ｙ＋５
本実施形態の第１例と同様に、下位ページの一般式は、ストリングユニットＳＵ０と、ストリングユニットＳＵ１〜ＳＵ３とで異なる。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第６１番目乃至第７１番目の書き込みを、第（Ｊ−１０）番目乃至第Ｊ番目の書き込みとして説明する。

図２４の右側の表に示すように、本実施形態の第１例の第（Ｊ−１４）番目から第（Ｊ−４）番目までの書き込み順序と同様にして、第（Ｊ−１０）番目から第Ｊ番目までの書き込みを行う。但し、本実施形態の第１例では、ワード線ＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧが２ページの書き込みに対応するのに対し、本例では、ワード線ＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧが１ページの書き込みに対応する。このような場合、本実施形態の第１例における下位ページのデータ書き込み時に、本例においては、対応するメモリセルグループＭＣＧにページのデータを書き込む。

７．１．３ 第３例
第３例は、第６実施形態の第３例と同様に、ワード線ＷＬ０、ＷＬ１、ＷＬ（Ｎ−２）、及びＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧがページ・バイ・ページによる１ページの書き込みに対応し、他のワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる２ページの書き込みに対応している場合について説明する。図２５は、本例に係る書き込み順序を模式的に示している。図２５の例は、ワード線ＷＬの総数Ｎ＝１２、総ページ数（Ｊ＋１）＝８０、及び書き込み順序の最終番号Ｊ＝７９となる。すなわち図２５の例は、１ページの書き込みに対応したメモリセルグループＭＣＧのページ（ＳＬＣ）、並びに２ページの書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）及び上位ページ（Ｕ）合わせて８０個のページがある場合を示している。以下では、本実施形態の第１例及び第２例と異なる点についてのみ説明する。

（ａ）始端処理パターン
本例における始端処理パターンは、最下層のワード線ＷＬ０の選択を含み、第０番目乃至第１６番目の書き込みが対応する。

図２５の左側の表に示すように、まず本実施形態の第２例と同様に、第０番目乃至第１２番目の書き込みが行われる。

次に、第１３番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ４が選択され、下位ページのデータが書き込まれる。そして、第１４番目乃至第１６番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３のワード線ＷＬ３が選択され、下位ページのデータがそれぞれ書き込まれる。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ３の最上層の１層下のワード線ＷＬ（Ｎ−２）（本例ではＷＬ１０）が選択され、ページのデータが書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。書き込み順序の基本的なパターンは本実施形態の第１例及び第２例と同じである。本例では、第１７番目乃至第７２番目の書き込みが対応する。

まず、第１７番目及び１８番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ２が選択され、上位ページのデータが書き込まれた後、３層上のワード線ＷＬ５が選択され、下位ページのデータが書き込まれる。その後、第１９番目乃至第２４番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３において、それぞれワード線ＷＬ２が選択され、上位ページのデータが書き込まれた後、２層上のワード線ＷＬ４が選択され、下位ページのデータが書き込まれる。

以降、同様のパターンを繰り返し、第２５番目乃至第７２番目の書き込みが行われる。但し、ワード線ＷＬ（Ｎ−１）及びＷＬ（Ｎ−２）に対応するメモリセルグループＭＣＧは、１ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。

１ブロックＢＬＫあたりのストリングユニット数Ｋ＝４のときの定常処理パターンにおける一般式は以下に示す通りとなる。

下位ページ；ｚ_low（ｙ＝０）＝８ｘ−２２
ｚ_low（ｙ＞１）＝８ｘ＋２ｙ−１４
上位ページ；ｚ_up＝８ｘ＋２ｙ＋１
本実施形態の第１例及び第３例と同様に、下位ページの一般式は、ストリングユニットＳＵ０と、ストリングユニットＳＵ１〜ＳＵ３とで異なる。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第７３番目乃至第７９番目の書き込みを、第（Ｊ−６）番目乃至第Ｊ番目の書き込みとして説明する。

図２５の右側の表に示すように、本実施形態の第１例の第（Ｊ−１４）番目から第（Ｊ−８）番目までの書き込み順序と同様にして、本例においては、第（Ｊ−６）番目から第Ｊ番目までの書き込みを行う。但し、本実施形態の第１例では、ワード線ＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧが２ページの書き込みに対応するのに対し、本例では、ワード線ＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧが１ページの書き込みに対応する。このような場合、本実施形態の第１例における下位ページのデータ書き込み時に、本例においては、対応するメモリセルグループＭＣＧにページのデータを書き込む。

７．２ 本実施形態に係る効果について、
本実施形態に係る構成であれば、メモリセルトランジスタＭＴ（メモリセルグループＭＣＧ）にページ・バイ・ページで２ビット（２ページ）のデータの書き込む場合に、第４実施形態と同様の効果を得ることができる。

８．第８実施形態
次に、第８実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第８実施形態は、メモリセルトランジスタＭＴが３ビットのデータに対応し、メモリセルグループＭＣＧにページ・バイ・ページで３ページのデータを書き込む際に、第３実施形態で説明した書き込み順序を適用している。以下、第１乃至第７実施形態と異なる点についてのみ説明する。

８．１ ブロックＢＬＫ内における書き込み順序について
本実施形態における書き込み順序について、ストリングユニットＳＵにおけるメモリセルグループＭＣＧのページの構成に応じて３つの例を説明する。

８．１．１ 第１例
第１例は、最上層のワード線ＷＬ（Ｎ−１）及び最下層のワード線ＷＬ０に対応するメモリセルグループＭＣＧがページ・バイ・ページによる１ページの書き込みに対応し、他のワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる３ページの書き込みに対応している場合について説明する。図２６は、本例に係る書き込み順序を模式的に示しており、各ストリングユニットＳＵ内の１つの四角は、１つのワード線ＷＬに対応する１つのページを表している。四角が接している下位ページ（図２６の参照符号“Ｌ”）と中位ページ（図２６の参照符号“Ｍ”）、と上位ページ（図２６の参照符号“Ｕ”）とが、１つのメモリセルグループＭＣＧに対応する。図２６の例は、ワード線ＷＬの総数Ｎ＝９であり、３ビットの書き込みに対応するワード線ＷＬが７本の場合を示す。この場合、総ページ数（Ｊ＋１）は、Ｊ＋１＝１２Ｎ−１６＝９２となる。また、書き込み順序の最終番号Ｊは、Ｊ＝９１となる。すなわち、図２６の例は、１ページの書き込みに対応したメモリセルグループＭＣＧのページ（ＳＬＣ）、並びに３ページの書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）、中位ページ（Ｍ）、及び上位ページ（Ｕ）を合わせて９２個のページがある場合を示している。

（ａ）始端処理パターン
本例における始端処理パターンは、最下層のワード線ＷＬ０の選択を含み、第０番目乃至第３７番目の書き込みが対応する。

図２６の左側の表に示すように、まず第０番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ０が選択され、ページのデータが書き込まれる。そして、第１番目の書き込みに対応して、ストリングユニットＳＵ１のワード線ＷＬ０が選択され、下位ページのデータが書き込まれる。そして、第２番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ１が選択され、下位ページのデータが書き込まれる。

次に、第３番目の書き込みに対応して、ストリングユニットＳＵ２のワード線ＷＬ０が選択され、ページのデータが書き込まれる。そして、第４番目の書き込みに対応して、ストリングユニットＳＵ１のワード線ＷＬ１が選択され、下位ページのデータが書き込まれる。そして、第５番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。

次に、第６番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ０が選択され、ページのデータが書き込まれる。そして、第７番目の書き込みに対応して、ストリングユニットＳＵ２のワード線ＷＬ１が選択され、下位ページのデータが書き込まれる。そして、第８番目の書き込みに対応して、ストリングユニットＳＵ１のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。そして、第９番目及び第１０番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ１が選択され、中位ページのデータが書き込まれた後、２層上のワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。

次に、第１１番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ１が選択され、下位ページのデータが書き込まれる。そして、第１２番目の書き込みに対応して、ストリングユニットＳＵ２のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。そして、第１３番目及び第１４番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ１が選択され、中位ページのデータが書き込まれた後、２層上のワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。そして、第１５番目乃至第１７番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ２、ワード線ＷＬ１、及びワード線ＷＬ４が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。

次に、第１８番目の書き込みに対応して、ストリングユニットＳＵ３のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。そして、第１９番目及び第２０番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線ＷＬ１が選択され、中位ページのデータが書き込まれた後、２層上のワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。そして、第２１番目乃至第２３番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ２、ワード線ＷＬ１、及びワード線ＷＬ４が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。同様に、第２４番目乃至第２６番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ３、ワード線ＷＬ２、及びワード線ＷＬ５が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。

次に、第２７番目及び第２８番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ１が選択され、中位ページのデータが書き込まれた後、２層上のワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。そして、第２９番目乃至第３１番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線ＷＬ２、ワード線ＷＬ１、及びワード線ＷＬ４が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。同様に、第３２番目乃至第３４番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ３、ワード線ＷＬ２、及びワード線ＷＬ５が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。そして、第３５番目乃至第３７番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ４、ワード線ＷＬ３、及びワード線ＷＬ６が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ０の最上層のワード線ＷＬ（Ｎ−１）（本例ではＷＬ８）が選択され、ページのデータが書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。本例では、第３８番目乃至第６１番目の書き込みが対応する。

次に、第３８番目乃至第４０番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ２、ワード線ＷＬ１、及びワード線ＷＬ４が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。同様に、第４１番目乃至第４３番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線ＷＬ３、ワード線ＷＬ２、及びワード線ＷＬ５が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。更に、第４４番目乃至第４６番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ４、ワード線ＷＬ３、及びワード線ＷＬ６が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。更に、第４７番目乃至第４９番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ５、ワード線ＷＬ４、及びワード線ＷＬ７が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。すなわち、中位ページのデータの書き込みに着目すると、ストリングユニットＳＵ３→ＳＵ２→ＳＵ１→ＳＵ０の順に、ワード線ＷＬ１→ＷＬ２→ＷＬ３→ＷＬ４が順次選択されている。上位ページのデータの書き込みに着目すると、ストリングユニットＳＵ３→ＳＵ２→ＳＵ１→ＳＵ０の順に、ワード線ＷＬ２→ＷＬ３→ＷＬ４→ＷＬ５が順次選択されている。また、下位ページのデータの書き込みに着目すると、ストリングユニットＳＵ３→ＳＵ２→ＳＵ１→ＳＵ０の順に、ワード線ＷＬ４→ＷＬ５→ＷＬ６→ＷＬ７が順次選択されている。

以降、同様のパターンを繰り返し、第５０番目乃至第６１番目の書き込みが行われる。但し、ワード線ＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧは、１ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。

下位ページのデータの書き込み順序をｚ_lowとし、中位ページのデータの書き込み順序をｚ_midとし、上位ページのデータの書き込み順序をｚ_upとすると、定常処理パターンにおけるｚ_low、ｚ_mid、及びｚ_upの一般式は以下に示す通りとなる。

下位ページ；ｚ_low＝３Ｋｘ＋３（Ｋ−１）ｙ−３／２Ｋ^２−５／２Ｋ−１
中位ページ；ｚ_mid＝３Ｋｘ＋３（Ｋ−１）ｙ−３／２Ｋ^２＋７／２Ｋ−３
上位ページ；ｚ_up＝３Ｋｘ＋３（Ｋ−１）ｙ−３／２Ｋ^２＋１３／２Ｋ−２
なお、メモリセルグループＭＣＧが１ページの書き込みに対応している場合、下位ページの一般式を適用できる。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第６２番目乃至第９１番目の書き込みを、第（Ｊ−２９）番目乃至第Ｊ番目の書き込みとして説明する。

図２６の右側の表に示すように、まず第（Ｊ−２９）番目乃至第（Ｊ−２７）番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ（Ｎ−５）、ワード線ＷＬ（Ｎ−６）、及びワード線ＷＬ（Ｎ−３）が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。同様に、第（Ｊ−２６）番目乃至第（Ｊ−２４）番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線（Ｎ−４）、ワード線ＷＬ（Ｎ−５）、及びワード線ＷＬ（Ｎ−２）が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。そして、第（Ｊ−２３）番目乃至第（Ｊ−２１）番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ（Ｎ−３）、ワード線ＷＬ（Ｎ−４）、及びワード線ＷＬ（Ｎ−１）が順次選択されて、中位ページのデータ、上位ページのデータ、ページのデータがそれぞれ書き込まれる。そして、第（Ｊ−２０）番目及び第（Ｊ−１９）番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ（Ｎ−２）が選択され、中位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−３）が選択されて、上位ページのデータが書き込まれる。

次に、第（Ｊ−１８）番目乃至第（Ｊ−１６）番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ（Ｎ−４）、ワード線ＷＬ（Ｎ−５）、及びワード線ＷＬ（Ｎ−２）が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。そして、第（Ｊ−１５）番目乃至第（Ｊ−１３）番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線（Ｎ−３）、ワード線ＷＬ（Ｎ−４）、及びワード線ＷＬ（Ｎ−１）が順次選択されて、中位ページのデータ、上位ページのデータ、ページのデータがそれぞれ書き込まれる。そして、第（Ｊ−１２）番目及び第（Ｊ−１１）番目の書き込みに対応して、ストリングユニットＳＵ１において、ワード線ＷＬ（Ｎ−２）が選択され、中位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−３）が選択されて、上位ページのデータが書き込まれる。

次に、第（Ｊ−１０）番目乃至第（Ｊ−８）番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ（Ｎ−３）、ワード線ＷＬ（Ｎ−４）、及びワード線ＷＬ（Ｎ−１）が順次選択されて、中位ページのデータ、上位ページのデータ、ページのデータがそれぞれ書き込まれる。そして、第（Ｊ−７）番目及び第（Ｊ−６）番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線ＷＬ（Ｎ−２）が選択され、中位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−３）が選択されて、上位ページのデータが書き込まれる。

次に、第（Ｊ−５）番目及び第（Ｊ−４）番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ（Ｎ−２）が選択され、中位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−３）が選択されて、上位ページのデータが書き込まれる。

次に、第（Ｊ−３）番目乃至第Ｊ番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−２）が選択され、上位ページのデータがそれぞれ書き込まれる。

８．１．２ 第２例
第２例は、ワード線ＷＬ（Ｎ−１）及びワード線ＷＬ０に対応するメモリセルグループＭＣＧがページ・バイ・ページによる１ページの書き込みに対応し、ワード線ＷＬ（Ｎ−２）に対応するメモリセルグループＭＣＧがページ・バイ・ページによる２ページの書き込みに対応し、他のワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる３ページの書き込みに対応している場合について説明する。図２７は、本例に係る書き込み順序を模式的に示している。図２７の例は、ワード線ＷＬの総数Ｎ＝１０であり、３ビットの書き込みに対応するワード線ＷＬが７本の場合を示す。この場合、総ページ数（Ｊ＋１）は、Ｊ＋１＝１２Ｎ−２０＝１００となる。また、書き込み順序の最終番号Ｊは、Ｊ＝９９となる。すなわち、図２７の例は、１ページの書き込みに対応したメモリセルグループＭＣＧのページ（ＳＬＣ）、２ページの書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）及び上位ページ（Ｕ）、並びに３ビット（ページ）の書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）、中位ページ（Ｍ）、及び上位ページ（Ｕ）を合わせて１００個のページがある場合を示している。

（ａ）始端処理パターン
本例における始端処理パターンは、最下層のワード線ＷＬ０の選択を含み、第０番目乃至第３７番目の書き込みが対応する。始端処理パターンは、本実施形態の第１例と同じである。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ０の最上層のワード線ＷＬ（Ｎ−１）（本例ではＷＬ９）が選択され、ページのデータが書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。本例では、第３８番目乃至第７３番目の書き込みが対応する。

まず、本実施形態の第１例と同じく、第３８番目乃至第４９番目の書き込みが行われる。

以降、同様のパターンを繰り返し、第５０番目乃至第７３番目の書き込みが行われる。但し、ワード線ＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧは、１ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。

定常処理パターンにおけるｚ_low、ｚ_mid、及びｚ_upの一般式は、本実施形態の第１例と同じである。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第７４番目乃至第９９番目の書き込みを、第（Ｊ−２５）番目乃至第Ｊ番目の書き込みとして説明する。

図２７の右側の表に示すように、本実施形態の第１例の第（Ｊ−２９）番目から第（Ｊ−４）番目までの書き込み順序と同様にして、本例においては、第（Ｊ−２５）番目から第Ｊ番目までの書き込みを行う。但し、本実施形態の第１例では、ワード線ＷＬ（Ｎ−２）に対応するメモリセルグループＭＣＧが３ページの書き込みに対応するのに対し、本例では、ワード線ＷＬ（Ｎ−２）に対応するメモリセルグループＭＣＧが２ページの書き込みに対応する。このような場合、本実施形態の第１例における中位ページのデータ書き込み時に、本例においては、対応するメモリセルグループＭＣＧに上位ページのデータを書き込む。

８．１．３ 第３例
第３例は、ワード線ＷＬ（Ｎ−１）及びワード線ＷＬ０に対応するメモリセルグループＭＣＧが１ページの書き込みに対応し、ワード線ＷＬ（Ｎ−２）及びＷＬ（Ｎ−３）に対応するメモリセルグループＭＣＧが２ページの書き込みに対応し、他のワード線ＷＬに対応するメモリセルグループＭＣＧが３ページの書き込みに対応している場合について説明する。図２８は、本例に係る書き込み順序を模式的に示している。図２８の例は、ワード線ＷＬの総数Ｎ＝１１であり、３ビットの書き込みに対応するワード線ＷＬが７本の場合を示す。この場合、総ページ数（Ｊ＋１）は、Ｊ＋１＝１２Ｎ−２４＝１０８となる。また、書き込み順序の最終番号Ｊは、Ｊ＝１０７となる。すなわち、図２８の例は、１ページの書き込みに対応したメモリセルグループＭＣＧのページ（ＳＬＣ）、２ページの書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）及び上位ページ（Ｕ）、並びに３ビット（ページ）の書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）、中位ページ（Ｍ）、及び上位ページ（Ｕ）を合わせて、１０８個のページがある場合を示している。

（ａ）始端処理パターン
本例における始端処理パターンは、最下層のワード線ＷＬ０の選択を含み、第０番目乃至第３７番目の書き込みが対応する。始端処理パターンは、本実施形態の第１例及び第２例と同じである。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ０の最上層のワード線ＷＬ（Ｎ−１）（本例ではＷＬ１０）が選択され、ページのデータが書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。本例では、第３８番目乃至第８５番目の書き込みが対応する。

まず、本実施形態の第１例と同じく、第３８番目乃至第４９番目の書き込みが行われる。

以降、同様のパターンを繰り返し、第５０番目乃至第８５番目の書き込みが行われる。但し、ワード線ＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧは、１ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。

定常処理パターンにおけるｚ_low、ｚ_mid、及びｚ_upの一般式は、本実施形態の第１例及び第２例と同じである。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第８６番目乃至第１０７番目の書き込みを、第（Ｊ−２１）番目乃至第Ｊ番目の書き込みとして説明する。

図２８の右側の表に示すように、本実施形態の第１例の第（Ｊ−２９）番目から第（Ｊ−２１）番目までの書き込み順序と同様にして、本例においては、第（Ｊ−２１）番目から第（Ｊ−１３）番目までの書き込みを行う。但し、本実施形態の第１例では、ワード線ＷＬ（Ｎ−３）に対応するメモリセルグループＭＣＧが３ページの書き込みに対応するのに対し、本例では、ワード線ＷＬ（Ｎ−３）に対応するメモリセルグループＭＣＧが２ページの書き込みに対応する。このような場合、本実施形態の第１例における中位ページのデータ書き込み時に、本例においては、対応するメモリセルグループＭＣＧに上位ページのデータを書き込む。

次に、第（Ｊ−１２）番目乃至第（Ｊ−１０）番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ（Ｎ−４）、ワード線ＷＬ（Ｎ−５）、及びワード線ＷＬ（Ｎ−２）が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。そして、第（Ｊ−９）番目乃至第（Ｊ−７）番目の書き込みに対応して、ストリングユニットＳＵ２において、ワード線ＷＬ（Ｎ−３）、ワード線ＷＬ（Ｎ−４）、及びワード線ＷＬ（Ｎ−１）が順次選択されて、上位ページのデータ、上位ページのデータ、ページのデータがそれぞれ書き込まれる。

次に、第（Ｊ−６）番目及び第（Ｊ−５）番目の書き込みに対応して、ストリングユニットＳＵ３において、ワード線ＷＬ（Ｎ−３）が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−４）が選択されて、上位ページのデータが書き込まれる。

次に、第（Ｊ−３）番目乃至第Ｊ番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−２）が選択され、上位ページのデータがそれぞれ書き込まれる。

８．２ 本実施形態における効果について
本実施形態に係る構成であれば、メモリセルトランジスタＭＴ（メモリセルグループＭＣＧ）にページ・バイ・ページで３ビット（３ページ）のデータの書き込む場合に、第３実施形態と同様の効果を得ることができる。

９．第９実施形態
次に、第９実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第９実施形態は、メモリセルトランジスタＭＴが３ビットのデータに対応し、メモリセルグループＭＣＧにページ・バイ・ページで３ページのデータを書き込む際に、第４実施形態で説明した書き込み順序を適用している。以下、第１乃至第８実施形態と異なる点についてのみ説明する。

９．１ ブロックＢＬＫ内における書き込み順序について
本実施形態における書き込み順序について、ストリングユニットＳＵにおけるメモリセルグループＭＣＧのページの構成に応じて３つの例を説明する。

９．１．１ 第１例
第１例は、第８実施形態の第１例と同様に、最上層のワード線ＷＬ（Ｎ−１）及び最下層のワード線ＷＬ０に対応するメモリセルグループＭＣＧがページ・バイ・ページによる１ページの書き込みに対応し、他のワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる３ページの書き込みに対応している場合について説明する。図２９は、本例に係る書き込み順序を模式的に示している。図２９の例は、ワード線ＷＬの総数Ｎ＝９であり、３ビットの書き込みに対応するワード線ＷＬが７本の場合を示す。この場合、総ページ数（Ｊ＋１）は、Ｊ＋１＝１２Ｎ−１６＝９２となる。また、書き込み順序の最終番号Ｊは、Ｊ＝９１となる。すなわち、図２９の例は、１ページの書き込みに対応したメモリセルグループＭＣＧのページ（ＳＬＣ）、並びに３ページの書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）、中位ページ（Ｍ）、及び上位ページ（Ｕ）を合わせて９２個のページがある場合を示している。

（ａ）始端処理パターン
本例における始端処理パターンは、最下層のワード線ＷＬ０の選択を含み、第０番目乃至第２２番目の書き込みが対応する。

図２９の左側の表に示すように、まず第０番目及び第１番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ０が選択され、ページのデータが書き込まれた後、１層上のワード線ＷＬ１が選択され、下位ページのデータが書き込まれる。その後、第２番目乃至第４番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３のワード線ＷＬ０が選択され、ページのデータがそれぞれ書き込まれる。

次に、第５番目の書き込みに対応して、ストリングユニットＳＵ０のワード線ＷＬ２が選択され、下位ページのデータが書き込まれる。そして、第６番目乃至第８番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３のワード線ＷＬ１が選択され、下位ページのデータがそれぞれ書き込まれる。

次に、第９番目及び第１０番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ１が選択され、中位ページのデータが書き込まれた後、２層上のワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。そして、第１１番目乃至第１３番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３のワード線ＷＬ２が選択され、下位ページのデータがそれぞれ書き込まれる。

次に、第１４番目乃至第１６番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ２、ワード線ＷＬ１、及びワード線ＷＬ４が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。そして、第１７番目乃至第２２番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３において、ワード線ＷＬ１が選択され、中位ページのデータが書き込まれた後、ワード線ＷＬ３が選択され、下位ページのデータが書き込まれる。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ３のワード線ＷＬ（Ｎ−２）（本例ではＷＬ７）が選択され、下位ページのデータが書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。本例では、第２３番目乃至第７０番目の書き込みが対応する。

まず、第２３番目乃至第２５番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ３、ワード線ＷＬ２、及びワード線ＷＬ５が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。そして、第２６番目乃至第３４番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３において、ワード線ＷＬ２、ワード線ＷＬ１、及びワード線ＷＬ４が順次選択されて、中位ページのデータ、上位ページのデータ、及び下位ページのデータがそれぞれ書き込まれる。すなわち、下位ページ、中位ページ、及び上位ページのデータの書き込みにおいて、ストリングユニットＳＵ０だけ他のストリングユニットＳＵ１〜ＳＵ３より１層上のワード線ＷＬが選択される。

以降、同様のパターンを繰り返し、第３５番目乃至第７０番目の書き込みが行われる。但し、ワード線ＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧは、１ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。

ストリングユニットＳＵ０における下位ページのデータの書き込み順序をｚ_low（ｙ＝０）とし、ストリングユニットＳＵ１〜ＳＵ３における下位ページのデータの書き込み順序をｚ_low（ｙ＞１）とする。同様に、ストリングユニットＳＵ０における中位ページのデータの書き込み順序をｚ_mid（ｙ＝０）とし、ストリングユニットＳＵ１〜ＳＵ３における中位ページのデータの書き込み順序をｚ_mid（ｙ＞１）とする。また、ストリングユニットＳＵ０における上位ページのデータの書き込み順序をｚ_up（ｙ＝０）とし、ストリングユニットＳＵ１〜ＳＵ３における上位ページのデータの書き込み順序をｚ_up（ｙ＞１）とする。このような場合、Ｋ＝４（１ブロックＢＬＫあたりのストリングユニット数が４個）のときのｚ_low（ｙ＝０）、ｚ_low（ｙ＞１）、ｚ_mid（ｙ＝０）、ｚ_mid（ｙ＞１）、ｚ_up（ｙ＝０）、及びｚ_up（ｙ＞１）の一般式は以下に示す通りとなる。

下位ページ；ｚ_low（ｙ＝０）＝１２ｘ−３５
ｚ_low（ｙ＞１）＝１２ｘ＋３ｙ−２３
中位ページ；ｚ_mid（ｙ＝０）＝１２ｘ−１３
ｚ_mid（ｙ＞１）＝１２ｘ＋３ｙ−１
上位ページ；ｚ_up（ｙ＝０）＝１２ｘ
ｚ_up（ｙ＞１）＝１２ｘ＋３ｙ＋１２
なお、メモリセルグループＭＣＧが１ページの書き込みに対応している場合、下位ページの一般式を適用できる。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第７１番目乃至第９１番目の書き込みを、第（Ｊ−２０）番目乃至第Ｊ番目の書き込みとして説明する。

図２９の右側の表に示すように、まず第（Ｊ−２０）番目及び第（Ｊ−１９）番目の書き込みに対応して、ストリングユニットＳＵ０において、ワード線ＷＬ（Ｎ−２）が選択され、中位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−３）が選択されて、上位ページのデータが書き込まれる。そして、第（Ｊ−１８）番目乃至第（Ｊ−１０）番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３において、ワード線ＷＬ（Ｎ−３）、ワード線ＷＬ（Ｎ−４）、及びワード線ＷＬ（Ｎ−１）が順次選択されて、中位ページのデータ、上位ページのデータ、及びページのデータがそれぞれ書き込まれる。

次に、第（Ｊ−９）番目乃至第（Ｊ−４）番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３において、ワード線ＷＬ（Ｎ−２）が選択され、中位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−３）が選択されて、上位ページのデータが書き込まれる。

次に、第（Ｊ−３）番目乃至第Ｊ番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３において、ワード線ＷＬ（Ｎ−２）が選択され、上位ページのデータがそれぞれ書き込まれる。

９．１．２ 第２例
第２例は、第８実施形態の第２例と同様に、ワード線ＷＬ（Ｎ−１）及びワード線ＷＬ０に対応するメモリセルグループＭＣＧがページ・バイ・ページによる１ページの書き込みに対応し、ワード線ＷＬ（Ｎ−２）に対応するメモリセルグループＭＣＧがページ・バイ・ページによる２ページの書き込みに対応し、他のワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる３ページの書き込みに対応している場合について説明する。図３０は、本例に係る書き込み順序を模式的に示している。図３０の例は、ワード線ＷＬの総数Ｎ＝１０であり、３ビットの書き込みに対応するワード線ＷＬが７本の場合を示す。この場合、総ページ数（Ｊ＋１）は、Ｊ＋１＝１２Ｎ−２０＝１００となる。また、書き込み順序の最終番号Ｊは、Ｊ＝９９となる。すなわち、図３０の例は、１ページの書き込みに対応したメモリセルグループＭＣＧのページ（ＳＬＣ）、２ページの書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）及び上位ページ（Ｕ）、並びに３ビット（ページ）の書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）、中位ページ（Ｍ）、及び上位ページ（Ｕ）を合わせて１００個のページがある場合を示している。

（ａ）始端処理パターン
本例における始端処理パターンは、最下層のワード線ＷＬ０の選択を含み、第０番目乃至第２２番目の書き込みが対応する。始端処理パターンは、本実施形態の第１例と同じである。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ３のワード線ＷＬ（Ｎ−２）（本例ではＷＬ８）が選択され、下位ページのデータが書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。本例では、第２３番目乃至第８２番目の書き込みが対応する。

まず、本実施形態の第１例と同じく、第２３番目乃至第３４番目の書き込みが行われる。

以降、同様のパターンを繰り返し、第３５番目乃至第８２番目の書き込みが行われる。但し、ワード線ＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧは、１ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。

定常処理パターンにおけるｚ_low（ｙ＝０）、ｚ_low（ｙ＞１）、ｚ_mid（ｙ＝０）、ｚ_mid（ｙ＞１）、ｚ_up（ｙ＝０）、及びｚ_up（ｙ＞１）の一般式は、本実施形態の第１例と同じである。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第８３番目乃至第９９番目の書き込みを、第（Ｊ−１６）番目乃至第Ｊ番目の書き込みとして説明する。

図３０の右側の表に示すように、本実施形態の第１例の第（Ｊ−２０）番目から第（Ｊ−１０）番目までの書き込み順序と同様にして、本例においては、第（Ｊ−１６）番目から第（Ｊ−６）番目までの書き込みを行う。但し、本実施形態の第１例では、ワード線ＷＬ（Ｎ−２）に対応するメモリセルグループＭＣＧが３ページの書き込みに対応するのに対し、本例では、ワード線ＷＬ（Ｎ−２）に対応するメモリセルグループＭＣＧが２ページの書き込みに対応する。このような場合、本実施形態の第１例における中位ページのデータ書き込み時に、本例においては、対応するメモリセルグループＭＣＧに上位ページのデータを書き込む。

次に、第（Ｊ−５）番目乃至第Ｊ番目の書き込みに対応して、ストリングユニットＳＵ１〜ＳＵ３において、ワード線ＷＬ（Ｎ−２）が選択され、上位ページのデータが書き込まれた後、ワード線ＷＬ（Ｎ−３）が選択され、上位ページのデータが書き込まれる。

９．１．３ 第３例
第３例は、第８実施形態の第３例と同様に、ワード線ＷＬ（Ｎ−１）及びワード線ＷＬ０に対応するメモリセルグループＭＣＧがページ・バイ・ページによる１ページの書き込みに対応し、ワード線ＷＬ（Ｎ−２）及びＷＬ（Ｎ−３）に対応するメモリセルグループＭＣＧがページ・バイ・ページによる２ページの書き込みに対応し、他のワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる３ページの書き込みに対応している場合について説明する。図３１は、本例に係る書き込み順序を模式的に示している。図３１の例は、ワード線ＷＬの総数Ｎ＝１１であり、３ビットの書き込みに対応するワード線ＷＬが７本の場合を示す。この場合、総ページ数（Ｊ＋１）は、Ｊ＋１＝１２Ｎ−２４＝１０８となる。また、書き込み順序の最終番号Ｊは、Ｊ＝１０７となる。すなわち、図３１の例は、１ページの書き込みに対応したメモリセルグループＭＣＧのページ（ＳＬＣ）、２ページの書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）及び上位ページ（Ｕ）、並びに３ビット（ページ）の書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）、中位ページ（Ｍ）、及び上位ページ（Ｕ）を合わせて、１０８個のページがある場合を示している。

（ａ）始端処理パターン
本例における始端処理パターンは、最下層のワード線ＷＬ０の選択を含み、第０番目乃至第２２番目の書き込みが対応する。始端処理パターンは、本実施形態の第１例及び第２例と同じである。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ３のワード線ＷＬ（Ｎ−２）（本例ではＷＬ９）が選択され、下位ページのデータが書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。本例では、第２３番目乃至第９４番目の書き込みが対応する。

まず、本実施形態の第１例及び第２例と同じく、第２３番目乃至第３４番目の書き込みが行われる。

以降、同様のパターンを繰り返し、第３５番目乃至第９４番目の書き込みが行われる。但し、ワード線ＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧは、１ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。

定常処理パターンにおけるｚ_low（ｙ＝０）、ｚ_low（ｙ＞１）、ｚ_mid（ｙ＝０）、ｚ_mid（ｙ＞１）、ｚ_up（ｙ＝０）、及びｚ_up（ｙ＞１）の一般式は、本実施形態の第１例及び第２例と同じである。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第９５番目乃至第１０７番目の書き込みを、第（Ｊ−１２）番目乃至第Ｊ番目の書き込みとして説明する。

図３１の右側の表に示すように、本実施形態の第１例の第（Ｊ−１８）番目から第（Ｊ−１０）番目までの書き込み順序と同様にして、本例においては、第（Ｊ−１２）番目から第（Ｊ−４）番目までの書き込みを行う。但し、本実施形態の第１例では、ワード線ＷＬ（Ｎ−３）に対応するメモリセルグループＭＣＧが３ページの書き込みに対応するのに対し、本例では、ワード線ＷＬ（Ｎ−３）に対応するメモリセルグループＭＣＧが２ビット（２ページ）の書き込みに対応する。このような場合、本実施形態の第１例における中位ページのデータ書き込み時に、本例においては、対応するメモリセルグループＭＣＧに上位ページのデータを書き込む。

次に、第（Ｊ−３）番目乃至第Ｊ番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−２）が選択され、上位ページのデータがそれぞれ書き込まれる。

９．２ 本実施形態における効果について
本実施形態に係る構成であれば、メモリセルトランジスタＭＴ（メモリセルグループＭＣＧ）にページ・バイ・ページで３ビット（３ページ）のデータの書き込む場合に、第４実施形態と同様の効果を得ることができる。

１０．第１０実施形態
次に、第１０実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第１０実施形態は、メモリセルトランジスタＭＴが２ビットのデータに対応し、メモリセルグループＭＣＧにページ・バイ・ページで２ページのデータを書き込む順序が、第６及び第７実施形態と異なる。以下、第１乃至第９実施形態と異なる点についてのみ説明する。

１０．１ ブロックＢＬＫ内における書き込み順序について
本実施形態における書き込み順序について、ストリングユニットＳＵにおけるメモリセルグループＭＣＧのページの構成に応じて３つの例を説明する。

１０．１．１ 第１例
第１例は、第６及び第７実施形態の第１例と同様に、全てのワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる２ページの書き込みに対応している場合について説明する。図３２は、本例に係る書き込み順序を模式的に示している。図３２の例は、ワード線ＷＬの総数Ｎ＝８、総ページ数（Ｊ＋１）＝６４、及び書き込み順序の最終番号Ｊ＝６３となる。すなわち、図３２の例は、下位ページ（Ｌ）及び上位ページ（Ｕ）合わせて６４個のページがある場合を示している。

本実施形態における書き込み順序では、ストリングユニットＳＵ０〜ＳＵ３において、同じワード線ＷＬを選択し、同じページ（下位ページ、あるいは上位ページ）のデータを書き込む。以下では、ワード線ＷＬの選択順序に着目して、書き込み順序を説明する。本例も、３つの書き込みパターンがある。

（ａ）始端処理パターン
図３２の左側の表に示すように、第０番目乃至第３番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ０が選択され、下位ページのデータがそれぞれ書き込まれる。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−２）（本例ではＷＬ６）が選択され、上位ページのデータがそれぞれ書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。本例では、第４番目乃至第５９番目の書き込みが対応する。

まず、第４番目乃至第７番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ１が選択され、下位ページのデータがそれぞれ書き込まれる。そして、第８番目乃至第１１番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ０が選択され、上位ページのデータがそれぞれ書き込まれる。すなわち、あるワード線ＷＬが選択され、上位ページのデータが書き込まれる前に、１層上のワード線ＷＬが選択され、下位ページのデータが書き込まれる。

以降、同様のパターンを繰り返し、第１２番目乃至第５９番目の書き込みが行われる。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第６０番目乃至第６３番目の書き込みを、第（Ｊ−３）番目乃至第Ｊ番目の書き込みとして説明する。

図３２の右側の表に示すように、第（Ｊ−３）番目乃至第Ｊ番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−１）が選択され、上位ページのデータがそれぞれ書き込まれる。

１０．１．２ 第２例
第２例は、第６及び第７実施形態の第２例と同様に、最上層のワード線ＷＬ（Ｎ−１）及び最下層のワード線ＷＬ０に対応するメモリセルグループＭＣＧがページ・バイ・ページによる１ページの書き込みに対応し、他のワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる２ページの書き込みに対応している場合について説明する。図３３は、本例に係る書き込み順序を模式的に示している。図３３の例は、ワード線ＷＬの総数Ｎ＝１０、総ページ数（Ｊ＋１）＝７２、及び書き込み順序の最終番号Ｊ＝７１となる。すなわち図３３の例は、１ページの書き込みに対応したメモリセルグループＭＣＧのページ（ＳＬＣ）、並びに２ページの書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）及び上位ページ（Ｕ）合わせて７２個のページがある場合を示している。以下では、本実施形態の第１例と異なる点についてのみ説明する。なお、本例においては、終端処理パターンはないため、書き込みパターンは、始端処理パターン及び定常処理パターンの２つとなる。

（ａ）始端処理パターン
図３３の左側の表に示すように、第０番目乃至第３番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ０が選択され、ページのデータがそれぞれ書き込まれる。

次に、第４番目乃至第７番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ１が選択され、下位ページのデータがそれぞれ書き込まれる。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−１）（本例ではＷＬ９）が選択され、ページのデータがそれぞれ書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。すなわち書き込み順序の最終番号Ｊ（本例ではＪ＝７１）が選択されるまで繰り返される主となる書き込みパターンである。書き込み順序の基本的なパターンは、本実施形態の第１例と同じである。

まず、第８番目乃至第１１番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ２が選択され、下位ページのデータがそれぞれ書き込まれる。そして、第１２番目乃至第１５番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ０が選択され、上位ページのデータがそれぞれ書き込まれる。

以降、同様のパターンを繰り返し、第１６番目乃至第７１番目の書き込みが行われる。但し、ワード線ＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧは、１ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。

１０．１．３ 第３例
第３例は、第６及び第７実施形態の第３例と同様に、ワード線ＷＬ０、ＷＬ１、ＷＬ（Ｎ−２）、及びＷＬ（Ｎ−１）に対応するメモリセルグループＭＣＧがページ・バイ・ページによる１ページの書き込みに対応し、他のワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる２ページの書き込みに対応している場合について説明する。図３４は、本例に係る書き込み順序を模式的に示している。図３４の例は、ワード線ＷＬの総数Ｎ＝１２、総ページ数（Ｊ＋１）＝８０、及び書き込み順序の最終番号Ｊ＝７９となる。すなわち図３４の例は、１ページの書き込みに対応したメモリセルグループＭＣＧのページ（ＳＬＣ）、並びに２ページの書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）及び上位ページ（Ｕ）合わせて８０個のページがある場合を示している。以下では、本実施形態の第１例及び第２例と異なる点についてのみ説明する。

（ａ）始端処理パターン
図３４の左側の表に示すように、第０番目乃至第７番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３において、ワード線ＷＬ０が選択され、ページのデータが書き込まれた後、ワード線ＷＬ１が選択され、ページのデータが書き込まれる。

次に、第８番目乃至第１１番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ２が選択され、下位ページのデータがそれぞれ書き込まれる。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−２）（本例ではＷＬ１０）が選択され、ページのデータがそれぞれ書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。書き込み順序の基本的なパターンは、本実施形態の第１例及び第２例と同じである。本例では、第１２番目乃至第７５番目の書き込みが対応する。

まず、第１２番目乃至第１５番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ３が選択され、下位ページのデータがそれぞれ書き込まれる。そして、第１６番目乃至第１９番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ０が選択され、上位ページのデータがそれぞれ書き込まれる。

以降、同様のパターンを繰り返し、第２０番目乃至第７５番目の書き込みが行われる。但し、ワード線ＷＬ（Ｎ−２）に対応するメモリセルグループＭＣＧは、１ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第７６番目乃至第７９番目の書き込みを、第（Ｊ−３）番目乃至第Ｊ番目の書き込みとして説明する。

図３４の右側の表に示すように、第（Ｊ−３）番目乃至第Ｊ番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−１）が選択され、ページのデータがそれぞれ書き込まれる。

１０．２ 本実施形態における効果について
本実施形態に係る構成であれば、メモリセルトランジスタＭＴ（メモリセルグループＭＣＧ）にページ・バイ・ページで２ビット（２ページ）データの書き込む場合に、ＷＬリークによりデータが消失するページ数を低減することができる。以下、具体的に説明する。

本実施形態に係る構成では、あるワード線ＷＬを選択して、上位ページのデータを書き込む前に、１層上のワード線ＷＬを選択して、下位ページのデータを書き込む。これにより、例えば、下位ページのデータを書き込んでいるワード線ＷＬと、１層下のワード線ＷＬとの間でＷＬリークが発生した場合、１層下のワード線ＷＬに対応するメモリセルグループＭＣＧにおいては、下位ページのデータだけが書き込まれている。このため、消失するデータ量を下位ページだけに抑えることができる。よって、データが消失するページ数を低減することができる。従って、メモリシステム及び半導体記憶装置の信頼性を向上することができる。

更に、データが消失するページ数を低減できるため、コントローラ２００においてバックアップのため保持するデータ量を低減することができる。

更に、本実施形態に係る構成であれば、ＮＡＮＤストリング１１４内において、隣接するメモリセルトランジスタＭＴ間の干渉による閾値電圧の変更を小さくできる。例えば、メモリセルトランジスタＭＴ１に上位ビットのデータを書き込んだ後、隣接するメモリセルトランジスタＭＴ２に下位ビットのデータを書き込む。すると、その書き込みの影響により、メモリセルトランジスタＭＴ１の閾値電圧が上昇することがある。この結果、メモリセルトランジスタＭＴ１は、正しいデータを読み出せなくなることがある。これに対し、本実施形態に係る構成では、メモリセルトランジスタＭＴ１に下位ページのデータだけを書き込んだ状態で、メモリセルトランジスタＭＴ２に下位ページのデータを書き込む。この結果、メモリセルトランジスタＭＴ１の閾値電圧が上昇しても、メモリセルトランジスタＭＴ１に上位ビットのデータを書き込む際に、閾値電圧が上昇した影響を小さくできる。更には、その後に、メモリセルトランジスタＭＴ２に上位ビットのデータが書き込まれても、メモリセルトランジスタＭＴ２に下位ページと上位ページを続けて書き込む場合よりも、メモリセルトランジスタＭＴ１が受ける影響は小さくなる。よって、メモリセルトランジスタＭＴ１における閾値変動を小さくすることができ、データの誤読み出しを抑制することができる。従って、メモリシステム及び半導体記憶装置の信頼性を向上することができる。

１１．第１１実施形態
次に、第１１実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第１１実施形態は、メモリセルトランジスタＭＴが３ビットのデータに対応し、メモリセルグループＭＣＧにページ・バイ・ページで３ページのデータを書き込む順序が、第１０実施形態で説明した書き込み順序を適用している点である。以下、第１乃至第１０実施形態と異なる点についてのみ説明する。

１１．１ ブロックＢＬＫ内における書き込み順序について
本実施形態における書き込み順序について、ストリングユニットＳＵにおけるメモリセルグループＭＣＧのページの構成に応じて３つの例を説明する。

１１．１．１ 第１例
第１例は、第８及び第９実施形態の第１例と同様に、最上層のワード線ＷＬ（Ｎ−１）及び最下層のワード線ＷＬ０に対応するメモリセルグループＭＣＧがページ・バイ・ページによる１ページの書き込みに対応し、他のワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる３ページの書き込みに対応している場合について説明する。図３５は、本例に係る書き込み順序を模式的に示している。図３５の例は、ワード線ＷＬの総数Ｎ＝９であり、３ビットの書き込みに対応するワード線ＷＬが７本の場合を示す。この場合、総ページ数（Ｊ＋１）は、Ｊ＋１＝１２Ｎ−１６＝９２となる。また、書き込み順序の最終番号Ｊは、Ｊ＝９１となる。すなわち、図３５の例は、１ページの書き込みに対応したメモリセルグループＭＣＧのページ（ＳＬＣ）、並びに３ページの書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）、中位ページ（Ｍ）、及び上位ページ（Ｕ）を合わせて９２個のページがある場合を示している。

（ａ）始端処理パターン
図３５の左側の表に示すように、第０番目乃至第３番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ０が選択され、ページのデータがそれぞれ書き込まれる。

次に、第４番目乃至第７番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ１が選択され、下位ページのデータがそれぞれ書き込まれる。

次に、第８番目乃至第１１番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ２が選択され、下位ページのデータがそれぞれ書き込まれる。

次に、第１２番目乃至第１５番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ１が選択され、中位ページのデータがそれぞれ書き込まれる。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−４）（本例ではＷＬ５）が選択され、上位ページのデータがそれぞれ書き込まれるまで、ワード線ＷＬの総数Ｎに応じて繰り返される主となる書き込みパターンである。本例では、第１６番目乃至第７５番目の書き込みが対応する。

まず、第１６番目乃至第１９番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ３が選択され、下位ページのデータがそれぞれ書き込まれる。そして、第２０番目乃至第２３番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ２が選択され、中位ページのデータがそれぞれ書き込まれる。そして、第２４番目乃至第２７番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ１が選択され、上位ページのデータがそれぞれ書き込まれる。すなわち、各ストリングユニットＳＵのあるワード線ＷＬ（例えばワード線ＷＬ３）が選択され、下位ページのデータが書き込まれた後に、各ストリングユニットＳＵの１層下のワード線ＷＬ（例えばワード線ＷＬ２）が選択され、中位ページのデータが書き込まれる。その後、各ストリングユニットＳＵの２層下のワード線ＷＬ（例えばワード線ＷＬ１）が選択され、上位ページのデータが書き込まれる。

以降、同様のパターンを繰り返し、第２８番目乃至第７５番目の書き込みが行われる。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第７６番目乃至第９１番目の書き込みを、第（Ｊ−５）番目乃至第Ｊ番目の書き込みとして説明する。

図３５の右側の表に示すように、まず第（Ｊ−１５）番目乃至第（Ｊ−１２）番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−２）が選択され、中位ページのデータがそれぞれ書き込まれる。

次に、第（Ｊ−１１）番目乃至第（Ｊ−８）番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−３）が選択され、上位ページのデータがそれぞれ書き込まれる。

次に、第（Ｊ−７）番目乃至第（Ｊ−４）番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−１）が選択され、ページのデータがそれぞれ書き込まれる。

次に、第（Ｊ−３）番目乃至第Ｊ番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−２）が選択され、上位ページのデータがそれぞれ書き込まれる。

１１．１．２ 第２例
第２例は、第８及び第９実施形態の第２例と同様に、ワード線ＷＬ（Ｎ−１）及びワード線ＷＬ０に対応するメモリセルグループＭＣＧがページ・バイ・ページによる１ページの書き込みに対応し、ワード線ＷＬ（Ｎ−２）に対応するメモリセルグループＭＣＧがページ・バイ・ページによる２ページの書き込みに対応し、他のワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる３ページの書き込みに対応している場合について説明する。図３６は、第２例に係る書き込み順序を模式的に示している。図３６の例は、ワード線ＷＬの総数Ｎ＝１０であり、３ビットの書き込みに対応するワード線ＷＬが７本の場合を示す。この場合、総ページ数（Ｊ＋１）は、Ｊ＋１＝１２Ｎ−２０＝１００となる。また、書き込み順序の最終番号Ｊは、Ｊ＝９９となる。すなわち、図３６の例は、１ページの書き込みに対応したメモリセルグループＭＣＧのページ（ＳＬＣ）、２ページの書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）及び上位ページ（Ｕ）、並びに３ビット（ページ）の書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）、中位ページ（Ｍ）、及び上位ページ（Ｕ）を合わせて１００個のページがある場合を示している。

（ａ）始端処理パターン
本例における始端処理パターンは、最下層のワード線ＷＬ０の選択を含み、第０番目乃至第１５番目の書き込みが対応する。始端処理パターンは、本実施形態の第１例と同じである。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−４）（本例ではＷＬ６）が選択され、上位ページのデータが書き込まれるまで、ワード線ＷＬの総数に応じて繰り返される主となる書き込みパターンである。基本的な書き込みパターンは、本実施形態の第１例と同じである。本例では、第１６番目乃至第８７番目の書き込みが対応する。

まず、本実施形態の第１例と同じく、第１６番目乃至第２７番目の書き込みが行われる。

以降、同様のパターンを繰り返し、第２８番目乃至第８７番目の書き込みが行われる。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第８８番目乃至第９９番目の書き込みを、第（Ｊ−１１）番目乃至第Ｊ番目の書き込みとして説明する。

図３６の右側の表に示すように、まず第（Ｊ−１１）番目乃至第（Ｊ−８）番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−１）が選択され、ページのデータがそれぞれ書き込まれる。

次に、第（Ｊ−７）番目乃至第（Ｊ−４）番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−２）が選択され、上位ページのデータがそれぞれ書き込まれる。

次に、第（Ｊ−３）番目乃至第Ｊ番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−３）が選択され、上位ページのデータがそれぞれ書き込まれる。

１１．１．３ 第３例
第３例は、第８及び第９実施形態の第３例と同様に、ワード線ＷＬ（Ｎ−１）及びワード線ＷＬ０に対応するメモリセルグループＭＣＧがページ・バイ・ページによる１ページの書き込みに対応し、ワード線ＷＬ（Ｎ−２）及びＷＬ（Ｎ−３）に対応するメモリセルグループＭＣＧがページ・バイ・ページによる２ページの書き込みに対応し、他のワード線ＷＬに対応するメモリセルグループＭＣＧがページ・バイ・ページによる３ページの書き込みに対応している場合について説明する。図３７は、本例に係る書き込み順序を模式的に示している。図３７の例は、ワード線ＷＬの総数Ｎ＝１１であり、３ビットの書き込みに対応するワード線ＷＬが７本の場合を示す。この場合、総ページ数（Ｊ＋１）は、Ｊ＋１＝１２Ｎ−２４＝１０８となる。また、書き込み順序の最終番号Ｊは、Ｊ＝１０７となる。すなわち、図３７の例は、１ページの書き込みに対応したメモリセルグループＭＣＧのページ（ＳＬＣ）、２ページの書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）及び上位ページ（Ｕ）、並びに３ビット（ページ）の書き込みに対応したメモリセルグループＭＣＧの下位ページ（Ｌ）、中位ページ（Ｍ）、及び上位ページ（Ｕ）を合わせて、１０８個のページがある場合を示している。

（ａ）始端処理パターン
本例における始端処理パターンは、最下層のワード線ＷＬ０の選択を含み、第０番目乃至第１５番目の書き込みが対応する。始端処理パターンは、本実施形態の第１例及び第２例と同じである。

（ｂ）定常処理パターン
始端処理パターン終了後、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−５）（本例ではＷＬ６）が選択され、上位ページのデータが書き込まれるまで、ワード線ＷＬの総数に応じて繰り返される主となる書き込みパターンである。基本的な書き込みパターンは、本実施形態の第１例及び第２例と同じである。本例では、第１６番目乃至第８７番目の書き込みが対応する。

まず、本実施形態の第１例と同じく、第１６番目乃至第２７番目の書き込みが行われる。

以降、同様のパターンを繰り返し、第２８番目乃至第８７番目の書き込みが行われる。

（ｃ）終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第８８番目乃至第１０７番目の書き込みを、第（Ｊ−１９）番目乃至第Ｊ番目の書き込みとして説明する。

図３７の右側の表に示すように、まず第（Ｊ−１９）番目乃至第（Ｊ−１６）番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−１）が選択され、下位ページのデータがそれぞれ書き込まれる。

次に、第（Ｊ−１５）番目乃至第（Ｊ−１２）番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−３）が選択され、上位ページのデータがそれぞれ書き込まれる。

次に、第（Ｊ−１１）番目乃至第（Ｊ−８）番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−４）が選択され、上位ページのデータがそれぞれ書き込まれる。

次に、第（Ｊ−７）番目乃至第（Ｊ−４）番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−１）が選択され、ページのデータがそれぞれ書き込まれる。

次に、第（Ｊ−３）番目乃至第Ｊ番目の書き込みに対応して、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ（Ｎ−２）が選択され、上位ページのデータがそれぞれ書き込まれる。

１１．２ 本実施形態における効果について
本実施形態に係る構成であれば、メモリセルトランジスタＭＴ（メモリセルグループＭＣＧ）にページ・バイ・ページで３ビット（３ページ）のデータの書き込む場合に、第１０実施形態と同様の効果を得ることができる。

１２．変形例等
上記実施形態に係る半導体記憶装置は、半導体基板の上方に順に積層された第１乃至第４メモリセル(SU0のMT1~MT4@図4、SU0の“9”, “1”, “17”, “8”ページ@図9)を含む第１メモリユニット(SU0@図9)と、半導体基板の上方に順に積層された第５乃至第８メモリセル(SU1のMT1~MT4@図4、SU1の“11”, “3”, “19”, “10”ページ@図9)を含む第２メモリユニット(SU1@図9)と、第１及び第５メモリセルのゲートに接続された第１ワード線(WL1@図4,9)と、第２及び第６メモリセルのゲートに接続された第２ワード線(WL2@図4,9)と、第３及び第７メモリセルのゲートに接続された第３ワード線(WL3@図4,9)と、第４及び第８メモリセルのゲートに接続された第４ワード線(WL4@図4,9)とを含む。書き込み動作において、第４メモリセル(“8”@図9)、第１メモリセル(“9”@図9)、第８メモリセル(“10”@図9)、第５メモリセル(“11”@図9)の順に書き込む。

上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置及びメモリシステムを提供できる。

なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。

１２．１ 第１変形例
例えば、第１、第３、第４及び第５実施形態において、メモリセルトランジスタＭＴが保持可能なデータのビット数は、対応するワード線ＷＬ毎に異なっていても良い。すなわち、フルシーケンスでデータを書き込む場合に、フルシーケンスユニットＦＳＵに含まれるページ数が、対応するワード線ＷＬにより異なっていても良い。一例を、図３８を用いて説明する。

図３８は、本変形例における１つのブロックＢＬＫのフルシーケンスユニットＦＳＵの構成を示すブロック図である。図３８の１つの四角は、あるストリングユニットＳＵにおいて、１つのワード線ＷＬに対応する１つのフルシーケンスユニットＦＳＵを表している。四角の中のＳＬＣは、対応するメモリセルトランジスタＭＴが１ビットのデータを保持可能な場合を示している。すなわち、フルシーケンスユニットＦＳＵが１ページのデータを含む場合を示している。四角の中のＭＬＣは、対応するメモリセルトランジスタＭＴが２ビットのデータを保持可能な場合を示している。すなわち、フルシーケンスユニットＦＳＵが２ページのデータを含む場合を示している。四角の中のＱＬＣは、対応するメモリセルトランジスタＭＴが４ビットのデータを保持可能な場合を示している。すなわち、フルシーケンスユニットＦＳＵが４ページのデータを含む場合を示している。

図３８に示すように、ワード線ＷＬの総数Ｎは、Ｎ＝１３となる。ワード線ＷＬ０及びＷＬ１２（すなわちワード線ＷＬ（Ｎ−１））に対応するフルシーケンスユニットＦＳＵは、１ページのデータを含む。ワード線ＷＬ１及びＷＬ１１（すなわちワード線ＷＬ（Ｎ−２））に対応するフルシーケンスユニットＦＳＵは、２ページのデータを含む。その他のワード線ＷＬに対応するフルシーケンスユニットＦＳＵは、４ページのデータを含む。このような構成においても、第１、第３、第４、及び第５実施形態と同様の効果が得られる。

１２．２ 第２変形例
第２変形例は、第１変形例と異なるフルシーケンスユニットＦＳＵの構成について説明する。図３９は、本変形例における１つのブロックＢＬＫのフルシーケンスユニットＦＳＵの構成を示すブロック図である。図３９の例は、ワード線ＷＬ０〜ＷＬ２に対応するフルシーケンスユニットＦＳＵの構成を示している。以下では、第１変形例と異なる点についてのみ説明する。

図３９に示すように、ワード線ＷＬ０及びＷＬ１に対応するフルシーケンスユニットＦＳＵは、１ページのデータを含み、ワード線ＷＬ２に対応するフルシーケンスユニットＦＳＵは、４ページのデータを含んでいても良い。このような構成においても、第１、第３、第４、及び第５実施形態と同様の効果が得られる。

１２．３ 第３変形例
第３変形例は、第１及び第２変形例と異なるフルシーケンスユニットＦＳＵの構成について説明する。図４０は、本変形例における１つのブロックＢＬＫのフルシーケンスユニットＦＳＵの構成を示すブロック図である。図４０の例は、ワード線ＷＬ０〜ＷＬ２に対応するフルシーケンスユニットＦＳＵの構成を示している。また、図４０の四角の中のＴＬＣは、対応するメモリセルトランジスタＭＴが３ビットのデータを保持可能な場合を示している。すなわち、フルシーケンスユニットＦＳＵが３ページのデータを含む場合を示している。以下では、第１及び第２変形例と異なる点についてのみ説明する。

図４０に示すように、ワード線ＷＬ０に対応するフルシーケンスユニットＦＳＵは、１ページのデータを含み、ワード線ＷＬ１に対応するフルシーケンスユニットＦＳＵは、３ページのデータを含み、ワード線ＷＬ２に対応するフルシーケンスユニットＦＳＵは、４ページのデータを含んでいても良い。このような構成においても、第１、第３、第４、及び第５実施形態と同様の効果が得られる。

１２．４ 第４変形例
第４変形例は、第１乃至第３変形例と異なるフルシーケンスユニットＦＳＵの構成について説明する。図４１は、本変形例における１つのブロックＢＬＫのフルシーケンスユニットＦＳＵの構成を示すブロック図である。図４１の例は、ワード線ＷＬ０〜ＷＬ２に対応するフルシーケンスユニットＦＳＵの構成を示している。以下では、第１乃至第３変形例と異なる点についてのみ説明する。

図４１に示すように、ワード線ＷＬ０に対応するフルシーケンスユニットＦＳＵは、２ページのデータを含み、ワード線ＷＬ１に対応するフルシーケンスユニットＦＳＵは、３ページのデータを含み、ワード線ＷＬ２に対応するフルシーケンスユニットＦＳＵは、４ページのデータを含んでいても良い。このような構成においても、第１、第３、第４、及び第５実施形態と同様の効果が得られる。

１２．５ 第５変形例
第５変形例は、第１乃至第４変形例と異なるフルシーケンスユニットＦＳＵの構成について説明する。図４２は、本変形例における１つのブロックＢＬＫのフルシーケンスユニットＦＳＵの構成を示すブロック図である。図４２の例は、ワード線ＷＬ（Ｎ−１）〜ＷＬ（Ｎ−３）に対応するフルシーケンスユニットＦＳＵの構成を示している。以下では、第１変形例と異なる点についてのみ説明する。

図４２に示すように、ワード線ＷＬ（Ｎ−１）及びＷＬ（Ｎ−２）に対応するフルシーケンスユニットＦＳＵは、１ページのデータを含み、ワード線ＷＬ（Ｎ−３）に対応するフルシーケンスユニットＦＳＵは、４ページのデータを含んでいても良い。このような構成においても、第１、第３、第４、及び第５実施形態と同様の効果が得られる。

１２．６ 第６変形例
第６変形例は、第１乃至第５変形例と異なるフルシーケンスユニットＦＳＵの構成について説明する。図４３は、本変形例における１つのブロックＢＬＫのフルシーケンスユニットＦＳＵの構成を示すブロック図である。図４３の例は、ワード線ＷＬ（Ｎ−１）〜ＷＬ（Ｎ−３）に対応するフルシーケンスユニットＦＳＵの構成を示している。以下では、第１及び第５変形例と異なる点についてのみ説明する。

図４３に示すように、ワード線ＷＬ（Ｎ−１）に対応するフルシーケンスユニットＦＳＵは、１ページのデータを含み、ワード線ＷＬ（Ｎ−２）に対応するフルシーケンスユニットＦＳＵは、３ページのデータを含み、ワード線ＷＬ（Ｎ−３）に対応するフルシーケンスユニットＦＳＵは、４ページのデータを含んでいても良い。このような構成においても、第１、第３、第４、及び第５実施形態と同様の効果が得られる。

１２．７ 第７変形例
第７変形例は、第１乃至第６変形例と異なるフルシーケンスユニットＦＳＵの構成について説明する。図４４は、本変形例における１つのブロックＢＬＫのフルシーケンスユニットＦＳＵの構成を示すブロック図である。図４４の例は、ワード線ＷＬ（Ｎ−１）〜ＷＬ（Ｎ−３）に対応するフルシーケンスユニットＦＳＵの構成を示している。以下では、第１、第５、及び第６変形例と異なる点についてのみ説明する。

図４４に示すように、ワード線ＷＬ（Ｎ−１）に対応するフルシーケンスユニットＦＳＵは、２ページのデータを含み、ワード線ＷＬ（Ｎ−２）に対応するフルシーケンスユニットＦＳＵは、３ページのデータを含み、ワード線ＷＬ（Ｎ−３）に対応するフルシーケンスユニットＦＳＵは、４ページのデータを含んでいても良い。このような構成においても、第１、第３、第４、及び第５実施形態と同様の効果が得られる。

１２．８ その他の変形例
上記変形例において、第１乃至第７変形例は可能な限り組み合わせることができる。例えば、第１変形例と、第２及び第５変形例とを組み合わせても良い。より具体的には、ワード線ＷＬ０、ＷＬ１、ＷＬ１１（すなわちワード線ＷＬ（Ｎ−２））、及びＷＬ１２（すなわちワード線ＷＬ（Ｎ−１））に対応するフルシーケンスユニットＦＳＵは、１ページのデータを含む。そして、ワード線ＷＬ２、ワード線ＷＬ１０（すなわちワード線（Ｎ−３））、及び他のワード線ＷＬに対応するフルシーケンスユニットＦＳＵは、４ページのデータを含む。このような構成であっても良い。

更に、第６乃至第１１実施形態では、メモリセルトランジスタＭＴが２ビットあるいは３ビットのデータを保持可能な場合に、ページ・バイ・ページでデータを書き込む順序について説明したが、メモリセルトランジスタＭＴは、４ビット以上のデータを保持可能であっても良い。すなわち、メモリセルグループＭＣＧに含まれるページ数は、４ページ以上であっても良い。更には、メモリセルトランジスタＭＴが保持可能なデータのビット数は、対応するワード線ＷＬ毎に異なっていても良い。

更に、上記実施形態と異なる三次元積層型ＮＡＮＤ型フラッシュメモリ、あるいは平面型ＮＡＮＤ型フラッシュメモリにも適用できる。更には、ＮＡＮＤ型フラッシュメモリに限定されず、不揮発性の記憶素子を用いた半導体記憶装置においても適用できる。

更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際の閾値レベルを低い方からＥレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。

読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。

（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。

プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。

書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。

（３）消去動作では、
半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。

消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。

（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層Ｈｉｇｈ−ｋ膜と膜厚が3〜10nmの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

１…メモリシステム、１０…ウェル領域、１１、１２、１３、１８、２１、２４…配線層、１４…導電体、１５、１７…絶縁膜、１６…電荷蓄積層、１９…ｎ＋型不純物拡散層、２０、２３…コンタクトプラグ、２２…ｐ＋型不純物拡散層、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ＮＡＮＤストリング、１２０…周辺回路部、１２１…シーケンサ、１２２…電圧発生回路、１２３…ドライバ、２００…コントローラ、２０１…ホストインターフェイス回路、２０２…内蔵メモリ、２０３…プロセッサ、２０４…バッファメモリ、２０５…ＮＡＮＤインターフェイス回路、２０６…ＥＣＣ回路。

Claims (5)

1. 半導体基板の上方に順に積層された第１乃至第４メモリセルを含む第１メモリユニットと、
   前記半導体基板の上方に順に積層された第５乃至第８メモリセルを含む第２メモリユニットと、
   前記第１及び第５メモリセルのゲートに接続された第１ワード線と、
   前記第２及び第６メモリセルのゲートに接続された第２ワード線と、
   前記第３及び第７メモリセルのゲートに接続された第３ワード線と、
   前記第４及び第８メモリセルのゲートに接続された第４ワード線と
   を備え、
   書き込み動作において、前記第４メモリセル、前記第１メモリセル、前記第８メモリセル、前記第５メモリセルの順に書き込む
   ことを特徴とする半導体記憶装置。
2. 前記書き込み動作において、前記第４メモリセルに書き込む際、前記第２及び第６メモリセルは書き込み済みの状態であり、前記第３及び第７メモリセルは書き込まれていない状態であることを特徴とする請求項１記載の半導体記憶装置。
3. 半導体記憶装置とコントローラとを備えるメモリシステムであって、
   前記半導体記憶装置は、
   半導体基板の上方に順に積層された第１乃至第４メモリセルを含む第１メモリユニットと、
   前記半導体基板の上方に順に積層された第５乃至第８メモリセルを含む第２メモリユニットと、
   前記第１及び第５メモリセルのゲートに接続された第１ワード線と、
   前記第２及び第６メモリセルのゲートに接続された第２ワード線と、
   前記第３及び第７メモリセルのゲートに接続された第３ワード線と、
   前記第４及び第８メモリセルのゲートに接続された第４ワード線と
   を備え、
   前記コントローラは、前記半導体記憶装置における書き込み動作において、前記第４メモリセル、前記第１メモリセル、前記第８メモリセル、前記第５メモリセルの順に書き込むように指示する
   ことを特徴とするメモリシステム。
4. 半導体基板の上方に順に積層された第１乃至第３メモリセルを含む第１メモリユニットと、
   前記半導体基板の上方に順に積層された第４乃至第６メモリセルを含む第２メモリユニットと、
   前記半導体基板の上方に順に積層された第７乃至第９メモリセルを含む第３メモリユニットと、
   前記第１、第４、及び第７メモリセルのゲートに接続された第１ワード線と、
   前記第２、第５、及び第８メモリセルのゲートに接続された第２ワード線と、
   前記第３、第６、及び第９メモリセルのゲートに接続された第３ワード線と
   を備え、
   書き込み動作において、前記第７メモリセル、前記第５メモリセル、前記第３メモリセルの順に書き込む
   ことを特徴とする半導体記憶装置。
5. 前記書き込み動作において、前記第７メモリセルに書き込む際、前記第１、第２、及び第４メモリセルは書き込み済みの状態であり、前記第６、第８、及び第９メモリセルは書き込まれていない状態であることを特徴とする請求項４記載の半導体記憶装置。