JP2002208299A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリセルのストレージノード同士のショー
トの検出が可能なテストパターン書込を迅速行なうこと
ができる半導体記憶装置を提供する。 【解決手段】 通常はイコライズ電位を出力するＶＢＬ
発生回路１３０は、テストモードでは書込データに対応
する電位を出力し、イコライズ回路によってビット線に
一括してこの電位が供給される。テストモードにおい
て、ロウデコーダは、プリデコード信号ＲＸ０〜ＲＸ３
を活性化状態に固定し、プリデコード信号Ｘ０〜Ｘ３を
テストモードにおいてテスト信号に応じて制御すること
により、テストパターンを短時間で書込むために選択し
たワード線を一括して活性化する。
トの検出が可能なテストパターン書込を迅速行なうこと
ができる半導体記憶装置を提供する。 【解決手段】 通常はイコライズ電位を出力するＶＢＬ
発生回路１３０は、テストモードでは書込データに対応
する電位を出力し、イコライズ回路によってビット線に
一括してこの電位が供給される。テストモードにおい
て、ロウデコーダは、プリデコード信号ＲＸ０〜ＲＸ３
を活性化状態に固定し、プリデコード信号Ｘ０〜Ｘ３を
テストモードにおいてテスト信号に応じて制御すること
により、テストパターンを短時間で書込むために選択し
たワード線を一括して活性化する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）等のメモリセル間の接触不良を短
時間で検査することが可能な半導体記憶装置に関する。
に関し、より特定的には、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）等のメモリセル間の接触不良を短
時間で検査することが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】図１８は、従来の半導体記憶装置５０２
の概略構成を示したブロック図である。
の概略構成を示したブロック図である。
【０００３】図１８を参照して、半導体記憶装置５０２
は、各々が行列状に配列される複数のメモリセルを有す
るメモリセルアレイ１４と、アドレス信号Ａ０〜Ａ１２
を受け、内部行アドレスＸ、内部列アドレスＹを出力す
るアドレスバッファ５と、制御信号／ＯＥ、／ＲＡＳ、
／ＣＡＳ、／ＷＥを取込み、内部制御信号ＩＮＴＺＲＡ
Ｓ、ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを出力する制御信号
入力バッファ６とを含む。
は、各々が行列状に配列される複数のメモリセルを有す
るメモリセルアレイ１４と、アドレス信号Ａ０〜Ａ１２
を受け、内部行アドレスＸ、内部列アドレスＹを出力す
るアドレスバッファ５と、制御信号／ＯＥ、／ＲＡＳ、
／ＣＡＳ、／ＷＥを取込み、内部制御信号ＩＮＴＺＲＡ
Ｓ、ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを出力する制御信号
入力バッファ６とを含む。
【０００４】メモリセルアレイ１４は、行列状に配置さ
れたメモリセルＭＣと、メモリセルＭＣの行に対応して
設けられる複数のワード線ＷＬと、メモリセルＭＣの列
に対応して設けられるビット線対ＢＬＰとを含む。図１
８では、各１つのメモリセルＭＣ、ワード線ＷＬおよび
ビット線対ＢＬＰが代表的に示される。
れたメモリセルＭＣと、メモリセルＭＣの行に対応して
設けられる複数のワード線ＷＬと、メモリセルＭＣの列
に対応して設けられるビット線対ＢＬＰとを含む。図１
８では、各１つのメモリセルＭＣ、ワード線ＷＬおよび
ビット線対ＢＬＰが代表的に示される。
【０００５】半導体記憶装置５０２は、さらに、アドレ
スバッファ５から内部アドレス信号を受け、かつ、制御
信号入力バッファ６から内部制御信号ＩＮＴＺＲＡＳ、
ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを受けて各ブロックに制
御信号を出力するコントロール回路８を含む。
スバッファ５から内部アドレス信号を受け、かつ、制御
信号入力バッファ６から内部制御信号ＩＮＴＺＲＡＳ、
ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを受けて各ブロックに制
御信号を出力するコントロール回路８を含む。
【０００６】コントロール回路８は、内部制御信号ＩＮ
ＴＺＲＡＳ、ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを受けてセ
ンスアンプを活性化する信号Ｓ０や、センスアンプ帯の
イコライズ回路を活性化させるイコライズ信号ＢＬＥＱ
を出力する回路を含んでいる。
ＴＺＲＡＳ、ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを受けてセ
ンスアンプを活性化する信号Ｓ０や、センスアンプ帯の
イコライズ回路を活性化させるイコライズ信号ＢＬＥＱ
を出力する回路を含んでいる。
【０００７】半導体記憶装置５０２は、さらに、アドレ
スバッファ５から与えられた行アドレス信号Ｘをデコー
ドするロウデコーダ５１０を含む。ロウデコーダ５１０
は、メモリセルアレイ１４の内部のアドレス指定された
行（ワード線）を選択状態へ駆動するためのワードドラ
イバを含む。
スバッファ５から与えられた行アドレス信号Ｘをデコー
ドするロウデコーダ５１０を含む。ロウデコーダ５１０
は、メモリセルアレイ１４の内部のアドレス指定された
行（ワード線）を選択状態へ駆動するためのワードドラ
イバを含む。
【０００８】半導体記憶装置５０２は、さらに、アドレ
スバッファ５から与えられた内部列アドレスＹをデコー
ドして列選択信号を発生するコラムデコーダ１２と、メ
モリセルアレイ１４の選択行に接続されるメモリセルＭ
Ｃのデータの検知および増幅を行なうセンスアンプが複
数配置されるセンスアンプ帯５１６とを含む。
スバッファ５から与えられた内部列アドレスＹをデコー
ドして列選択信号を発生するコラムデコーダ１２と、メ
モリセルアレイ１４の選択行に接続されるメモリセルＭ
Ｃのデータの検知および増幅を行なうセンスアンプが複
数配置されるセンスアンプ帯５１６とを含む。
【０００９】半導体記憶装置５０２は、さらに、外部か
ら書込データを受けて内部書込データを生成する入力バ
ッファ２２と、入力バッファ２２からの内部書込データ
を増幅して選択メモリセルへ伝達するライトドライバ
と、選択メモリセルから読出されたデータを増幅するプ
リアンプと、このプリアンプからのデータをさらにバッ
ファ処理して外部に出力する出力バッファ２０とを含
む。
ら書込データを受けて内部書込データを生成する入力バ
ッファ２２と、入力バッファ２２からの内部書込データ
を増幅して選択メモリセルへ伝達するライトドライバ
と、選択メモリセルから読出されたデータを増幅するプ
リアンプと、このプリアンプからのデータをさらにバッ
ファ処理して外部に出力する出力バッファ２０とを含
む。
【００１０】図１８では、プリアンプとライトドライバ
は１つのブロックとしてブロック１８として示される。
は１つのブロックとしてブロック１８として示される。
【００１１】図１９は、図１８におけるロウデコーダ５
１０の構成を示した回路図である。図１９を参照して、
ロウデコーダ５１０は、行アドレスのうち下位２ビット
をプリデコードするプリデコーダ５３２と、行アドレス
のうち下位２ビットを除いた残りをデコードするプリデ
コーダ５３６と、プリデコーダ５３２，５３６の出力に
応じてワード線を選択するメインデコーダ３８とを含
む。
１０の構成を示した回路図である。図１９を参照して、
ロウデコーダ５１０は、行アドレスのうち下位２ビット
をプリデコードするプリデコーダ５３２と、行アドレス
のうち下位２ビットを除いた残りをデコードするプリデ
コーダ５３６と、プリデコーダ５３２，５３６の出力に
応じてワード線を選択するメインデコーダ３８とを含
む。
【００１２】プリデコーダ５３２は、ロウアドレスの下
位２ビットに対応する信号ＲＡ０，ＲＡ１と、信号ＲＡ
０，ＲＡ１にそれぞれ相補な信号ＺＲＡ０，ＺＲＡ１と
を受ける。プリデコーダ５３６は、下位２ビットを除い
たロウアドレスに対応する信号ＲＡ２〜ＲＡ１２と、信
号ＲＡ２〜ＲＡ１２にそれぞれ相補な信号ＺＲＡ２〜Ｚ
ＲＡ１２とを受ける。
位２ビットに対応する信号ＲＡ０，ＲＡ１と、信号ＲＡ
０，ＲＡ１にそれぞれ相補な信号ＺＲＡ０，ＺＲＡ１と
を受ける。プリデコーダ５３６は、下位２ビットを除い
たロウアドレスに対応する信号ＲＡ２〜ＲＡ１２と、信
号ＲＡ２〜ＲＡ１２にそれぞれ相補な信号ＺＲＡ２〜Ｚ
ＲＡ１２とを受ける。
【００１３】プリデコーダ５３２は、信号ＺＲＡ０，Ｚ
ＲＡ１を受けるＮＡＮＤ回路５４０と、ＮＡＮＤ回路５
４０の出力を受けて反転しプリデコード信号Ｘ０を出力
するインバータ５４２と、信号ＲＡ０，ＺＲＡ１を受け
るＮＡＮＤ回路５４４と、ＮＡＮＤ回路５４４の出力を
受けて反転しプリデコード信号Ｘ１を出力するインバー
タ５４６とを含む。
ＲＡ１を受けるＮＡＮＤ回路５４０と、ＮＡＮＤ回路５
４０の出力を受けて反転しプリデコード信号Ｘ０を出力
するインバータ５４２と、信号ＲＡ０，ＺＲＡ１を受け
るＮＡＮＤ回路５４４と、ＮＡＮＤ回路５４４の出力を
受けて反転しプリデコード信号Ｘ１を出力するインバー
タ５４６とを含む。
【００１４】プリデコーダ５３２は、さらに、信号ＺＲ
Ａ０，ＲＡ１を受けるＮＡＮＤ回路５４８と、ＮＡＮＤ
回路５４８の出力を受けて反転しプリデコード信号Ｘ２
を出力するインバータ５５０と、信号ＲＡ０，ＲＡ１を
受けるＮＡＮＤ回路５５２と、ＮＡＮＤ回路５５２の出
力を受けて反転しプリデコード信号Ｘ３を出力するイン
バータ５５４とを含む。
Ａ０，ＲＡ１を受けるＮＡＮＤ回路５４８と、ＮＡＮＤ
回路５４８の出力を受けて反転しプリデコード信号Ｘ２
を出力するインバータ５５０と、信号ＲＡ０，ＲＡ１を
受けるＮＡＮＤ回路５５２と、ＮＡＮＤ回路５５２の出
力を受けて反転しプリデコード信号Ｘ３を出力するイン
バータ５５４とを含む。
【００１５】プリデコーダ５３６は、プリデコード信号
ＲＸ０，ＲＸ１，…，ＲＸ２０４７をそれぞれ出力する
プリデコード回路５５６，５５８，…，５６０を含む。
ＲＸ０，ＲＸ１，…，ＲＸ２０４７をそれぞれ出力する
プリデコード回路５５６，５５８，…，５６０を含む。
【００１６】プリデコード回路５５６は、信号ＺＲＡ２
〜ＺＲＡ１２を受けるＮＡＮＤ回路５６２と、ＮＡＮＤ
回路５６２の出力を受けて反転しプリデコード信号ＲＸ
０を出力するインバータ５６４とを含む。
〜ＺＲＡ１２を受けるＮＡＮＤ回路５６２と、ＮＡＮＤ
回路５６２の出力を受けて反転しプリデコード信号ＲＸ
０を出力するインバータ５６４とを含む。
【００１７】プリデコード回路５５８は、信号ＲＡ２お
よび信号ＺＲＡ３〜ＺＲＡ１２を受けるＮＡＮＤ回路５
６６と、ＮＡＮＤ回路５６６の出力を受けて反転しプリ
デコード信号ＲＸ１を出力するインバータ５６８とを含
む。
よび信号ＺＲＡ３〜ＺＲＡ１２を受けるＮＡＮＤ回路５
６６と、ＮＡＮＤ回路５６６の出力を受けて反転しプリ
デコード信号ＲＸ１を出力するインバータ５６８とを含
む。
【００１８】プリデコード回路５６０は、信号ＲＡ２〜
ＲＡ１２を受けるＮＡＮＤ回路５７０と、ＮＡＮＤ回路
５７０の出力を受けて反転しプリデコード信号ＲＸ２０
４７を出力するインバータ５７２を含む。
ＲＡ１２を受けるＮＡＮＤ回路５７０と、ＮＡＮＤ回路
５７０の出力を受けて反転しプリデコード信号ＲＸ２０
４７を出力するインバータ５７２を含む。
【００１９】メインデコーダ３８は、プリデコード信号
ＲＸ０，ＲＸ１，…，ＲＸ２０４７に応じてそれぞれ対
応するワード線を活性化させるデコード回路７２，７
４，…，７６を含む。
ＲＸ０，ＲＸ１，…，ＲＸ２０４７に応じてそれぞれ対
応するワード線を活性化させるデコード回路７２，７
４，…，７６を含む。
【００２０】デコード回路７２は、プリデコード信号Ｒ
Ｘ０，Ｘ０を受けるＮＡＮＤ回路７８と、ＮＡＮＤ回路
７８の出力を受けて反転するインバータ８０と、プリデ
コード信号ＲＸ０，Ｘ１を受けるＮＡＮＤ回路８２と、
ＮＡＮＤ回路８２の出力を受けて反転するインバータ８
４と、プリデコード信号ＲＸ０，Ｘ２を受けるＮＡＮＤ
回路８６と、ＮＡＮＤ回路８６の出力を受けて反転する
インバータ８８と、プリデコード信号ＲＸ０，Ｘ３を受
けるＮＡＮＤ回路９０と、ＮＡＮＤ回路９０の出力を受
けて反転するインバータ９２とを含む。インバータ８
０，８４，８８および９２は、ワード線ＷＬ０，ＷＬ
１，ＷＬ２およびＷＬ３をそれぞれ駆動するためのワー
ドドライバとして動作する。
Ｘ０，Ｘ０を受けるＮＡＮＤ回路７８と、ＮＡＮＤ回路
７８の出力を受けて反転するインバータ８０と、プリデ
コード信号ＲＸ０，Ｘ１を受けるＮＡＮＤ回路８２と、
ＮＡＮＤ回路８２の出力を受けて反転するインバータ８
４と、プリデコード信号ＲＸ０，Ｘ２を受けるＮＡＮＤ
回路８６と、ＮＡＮＤ回路８６の出力を受けて反転する
インバータ８８と、プリデコード信号ＲＸ０，Ｘ３を受
けるＮＡＮＤ回路９０と、ＮＡＮＤ回路９０の出力を受
けて反転するインバータ９２とを含む。インバータ８
０，８４，８８および９２は、ワード線ＷＬ０，ＷＬ
１，ＷＬ２およびＷＬ３をそれぞれ駆動するためのワー
ドドライバとして動作する。
【００２１】デコード回路７４は、デコード回路７２の
構成においてプリデコード信号ＲＸ０に代えてＲＸ１を
受けワード線ＷＬ０〜ＷＬ３に代えてワード線ＷＬ４〜
ＷＬ７をそれぞれ活性化する点が異なるが回路構成はデ
コード回路７２と同様であり説明は繰返さない。
構成においてプリデコード信号ＲＸ０に代えてＲＸ１を
受けワード線ＷＬ０〜ＷＬ３に代えてワード線ＷＬ４〜
ＷＬ７をそれぞれ活性化する点が異なるが回路構成はデ
コード回路７２と同様であり説明は繰返さない。
【００２２】デコード回路７６は、デコード回路７２の
構成においてプリデコード信号ＲＸ０に代えてＲＸ２０
４７を受けワード線ＷＬ０〜ＷＬ３に代えてワード線Ｗ
Ｌｎ−３〜ＷＬｎをそれぞれ活性化する点が異なるが回
路構成はデコード回路７２と同様であり説明は繰返さな
い。
構成においてプリデコード信号ＲＸ０に代えてＲＸ２０
４７を受けワード線ＷＬ０〜ＷＬ３に代えてワード線Ｗ
Ｌｎ−３〜ＷＬｎをそれぞれ活性化する点が異なるが回
路構成はデコード回路７２と同様であり説明は繰返さな
い。
【００２３】ロウデコーダ５１０は、最終的には、４×
２０４８，すなわち８１９２本のワード線が選択可能で
ある。
２０４８，すなわち８１９２本のワード線が選択可能で
ある。
【００２４】図２０は、図１８に示したメモリセルアレ
イ１４のメモリセル配置の様子を部分的に示した図であ
る。
イ１４のメモリセル配置の様子を部分的に示した図であ
る。
【００２５】なお、ロウデコーダの一部とコラムデコー
ダおよびセンスアンプ，ビット線イコライズ回路が参考
のために図２０に記載されている。
ダおよびセンスアンプ，ビット線イコライズ回路が参考
のために図２０に記載されている。
【００２６】図２０を参照して、いわゆるハーフピッチ
構成でメモリセルが配置されている。ハーフピッチ構成
では１つのセルは８つの隣接セルに囲まれている。メモ
リセルの不良原因の１つに隣接セル同士のショートによ
るストレージノード−ストレージノード（ＳＮ−ＳＮ）
間ショートがある。この不良の検出力が高いパターンと
してサラウンディングパターン（ｓｕｒｒｏｕｎｄｉｎ
ｇ ｐａｔｔｅｒｎ）がある。
構成でメモリセルが配置されている。ハーフピッチ構成
では１つのセルは８つの隣接セルに囲まれている。メモ
リセルの不良原因の１つに隣接セル同士のショートによ
るストレージノード−ストレージノード（ＳＮ−ＳＮ）
間ショートがある。この不良の検出力が高いパターンと
してサラウンディングパターン（ｓｕｒｒｏｕｎｄｉｎ
ｇ ｐａｔｔｅｒｎ）がある。
【００２７】サラウンディングパターンは、図２０で示
すようにショートが生じているか検査する対象のメモリ
セル（以降、注目セルと称する）に対してそれを取り囲
んで隣接する８つのセル（以降、隣接セルと称する）の
書込データが逆極性になっているパターンである。
すようにショートが生じているか検査する対象のメモリ
セル（以降、注目セルと称する）に対してそれを取り囲
んで隣接する８つのセル（以降、隣接セルと称する）の
書込データが逆極性になっているパターンである。
【００２８】図２０で示したのは、注目セルに“Ｈ”デ
ータ、隣接セル８つに“Ｌ”データを書くパターンであ
る。もちろん、書込むデータの極性を反転させる場合も
ある。ハーフピッチ構成のメモリセルアレイにサラウン
ディングパターンを書くためには、コラムすべてのセル
についてワード線が４つおきに逆極性のデータを書込め
ばよい。
ータ、隣接セル８つに“Ｌ”データを書くパターンであ
る。もちろん、書込むデータの極性を反転させる場合も
ある。ハーフピッチ構成のメモリセルアレイにサラウン
ディングパターンを書くためには、コラムすべてのセル
についてワード線が４つおきに逆極性のデータを書込め
ばよい。
【００２９】図２０に対応して説明すると、プリデコー
ド信号Ｘ３＝“Ｈ”の場合にメモリセルに“Ｈ”データ
を書込み、プリデコード信号Ｘ０，Ｘ１，Ｘ２＝“Ｈ”
の場合にメモリセルに“Ｌ”データを書込めばよい。
ド信号Ｘ３＝“Ｈ”の場合にメモリセルに“Ｈ”データ
を書込み、プリデコード信号Ｘ０，Ｘ１，Ｘ２＝“Ｈ”
の場合にメモリセルに“Ｌ”データを書込めばよい。
【００３０】注目セルを変える場合には、“Ｈ”データ
を書込む場合に活性化するプリデコード信号をプリデコ
ード信号Ｘ３からプリデコード信号Ｘ０，Ｘ１，Ｘ２の
いずれかに代えて書込を行なえばよい。
を書込む場合に活性化するプリデコード信号をプリデコ
ード信号Ｘ３からプリデコード信号Ｘ０，Ｘ１，Ｘ２の
いずれかに代えて書込を行なえばよい。
【００３１】サラウンディングパターンを用いれば、Ｓ
Ｎ−ＳＮ間ショートがある場合、特に複数の隣接するメ
モリセルのストレージノードとショートがある場合に不
良検出を行なうことができる。テスト時には、まず、サ
ラウンディングパターンを通常の書込機能でメモリセル
の全ビットに対して書込を行なう。そして、その後、注
目セルに対しては書込を行なわず、注目セルを取囲んで
いる８つの隣接セルにデータのリストアを繰返して行な
う。
Ｎ−ＳＮ間ショートがある場合、特に複数の隣接するメ
モリセルのストレージノードとショートがある場合に不
良検出を行なうことができる。テスト時には、まず、サ
ラウンディングパターンを通常の書込機能でメモリセル
の全ビットに対して書込を行なう。そして、その後、注
目セルに対しては書込を行なわず、注目セルを取囲んで
いる８つの隣接セルにデータのリストアを繰返して行な
う。
【００３２】リストアについてより具体的に説明する。
たとえば図２０のようにプリデコード信号Ｘ３によって
選択されるワード線が注目セルの場合には、注目セルの
データを“Ｈ”データとするサラウンディングパターン
を一度書込む。
たとえば図２０のようにプリデコード信号Ｘ３によって
選択されるワード線が注目セルの場合には、注目セルの
データを“Ｈ”データとするサラウンディングパターン
を一度書込む。
【００３３】その後、プリデコード信号Ｘ０〜Ｘ２に対
応するワード線すなわち、ワード線ＷＬ０，ＷＬ１，Ｗ
Ｌ２，ＷＬ４，ＷＬ５，ＷＬ６，…を順に活性化して
“Ｌ”データをメモリセルに書込むことを繰返す。
応するワード線すなわち、ワード線ＷＬ０，ＷＬ１，Ｗ
Ｌ２，ＷＬ４，ＷＬ５，ＷＬ６，…を順に活性化して
“Ｌ”データをメモリセルに書込むことを繰返す。
【００３４】もし、ＳＮ−ＳＮ間ショートがあれば、注
目セルの電位が隣接セルの電位の方に近づく。もちろ
ん、ショートが起こっている隣接セル側の電位も注目セ
ルの電位に近づく。
目セルの電位が隣接セルの電位の方に近づく。もちろ
ん、ショートが起こっている隣接セル側の電位も注目セ
ルの電位に近づく。
【００３５】しかし、隣接セルにはリストアが行なわれ
るため、隣接セルの電位は、一旦は中間電位となって
も、再び“Ｌ”データに相当する電位に設定される。そ
して、注目セルの電位は、さらに“Ｈ”データに対応す
る電位側から“Ｌ”データに対応するの電位側に引き下
げられることになる。したがって、注目セルの電位がや
がては逆極性に反転するので、読出を行なうと不良の検
出ができる。
るため、隣接セルの電位は、一旦は中間電位となって
も、再び“Ｌ”データに相当する電位に設定される。そ
して、注目セルの電位は、さらに“Ｈ”データに対応す
る電位側から“Ｌ”データに対応するの電位側に引き下
げられることになる。したがって、注目セルの電位がや
がては逆極性に反転するので、読出を行なうと不良の検
出ができる。
【００３６】
【発明が解決しようとする課題】しかしながら、サラウ
ンディングパターンによるＳＮ−ＳＮ間ショートの検出
をメモリセルアレイの全面のメモリセルに対して行なう
場合には、注目セルを４通りに選択して行なう必要があ
る。すなわち、逆極性データを書込むために活性化する
ワード線のパターンが４パターンあるため、この書込を
通常の書込機能により行なうとテスト時間が長くかかっ
てしまう傾向があった。つまり、必要なサラウンディン
グパターンを書込むために、ワード線を順次選択するこ
とを４回繰返す動作が必要であった。データの極性を反
転させることも考慮すると、さらに書込時間が倍にな
る。
ンディングパターンによるＳＮ−ＳＮ間ショートの検出
をメモリセルアレイの全面のメモリセルに対して行なう
場合には、注目セルを４通りに選択して行なう必要があ
る。すなわち、逆極性データを書込むために活性化する
ワード線のパターンが４パターンあるため、この書込を
通常の書込機能により行なうとテスト時間が長くかかっ
てしまう傾向があった。つまり、必要なサラウンディン
グパターンを書込むために、ワード線を順次選択するこ
とを４回繰返す動作が必要であった。データの極性を反
転させることも考慮すると、さらに書込時間が倍にな
る。
【００３７】この発明の目的は、メモリセルアレイ全面
にわたってテストパターンの書込を容易に短時間で行な
うことができる半導体記憶装置を提供することである。
にわたってテストパターンの書込を容易に短時間で行な
うことができる半導体記憶装置を提供することである。
【００３８】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、通常動作モードとテストモードとを有する
半導体記憶装置であって、行列状に配置された複数のメ
モリセルを含むメモリアレイと、列方向に沿って配置さ
れ、複数のメモリセルに対しデータの書込や読出を行な
うための複数のビット線と、行方向に沿って配置され、
複数のメモリセルのうちの特定のメモリセルを選択する
ための複数のワード線とを備え、複数のワード線は、ｍ
を０以上の整数とすると複数のワード線のうちの第１の
ワード線を１番目として数えて４ｍ＋１番目に該当する
ワード線からなる第１のワード線群と、第１のワード線
を１番目として数えて４ｍ＋２番目に該当するワード線
からなる第２のワード線群と、第１のワード線を１番目
として数えて４ｍ＋３番目に該当するワード線からなる
第３のワード線群と、第１のワード線を１番目として数
えて４ｍ＋４番目に該当するワード線からなる第４のワ
ード線群とを含み、テストモード時には、アドレス信号
に応じて第１〜第４のワード線群を活性化の単位として
複数のワード線を活性化する行デコード回路をさらに備
える。
記憶装置は、通常動作モードとテストモードとを有する
半導体記憶装置であって、行列状に配置された複数のメ
モリセルを含むメモリアレイと、列方向に沿って配置さ
れ、複数のメモリセルに対しデータの書込や読出を行な
うための複数のビット線と、行方向に沿って配置され、
複数のメモリセルのうちの特定のメモリセルを選択する
ための複数のワード線とを備え、複数のワード線は、ｍ
を０以上の整数とすると複数のワード線のうちの第１の
ワード線を１番目として数えて４ｍ＋１番目に該当する
ワード線からなる第１のワード線群と、第１のワード線
を１番目として数えて４ｍ＋２番目に該当するワード線
からなる第２のワード線群と、第１のワード線を１番目
として数えて４ｍ＋３番目に該当するワード線からなる
第３のワード線群と、第１のワード線を１番目として数
えて４ｍ＋４番目に該当するワード線からなる第４のワ
ード線群とを含み、テストモード時には、アドレス信号
に応じて第１〜第４のワード線群を活性化の単位として
複数のワード線を活性化する行デコード回路をさらに備
える。
【００３９】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成において、複数のビ
ット線のうちの第１のビット線に対応する第１のメモリ
セル列には、第１のビット線と第１のワード線群との交
点に対応する第１のメモリセル群と、第１のビット線と
第２のワード線群との交点に対応する第２のメモリセル
群とが配置され、第１のメモリセル群の各メモリセル
は、第１のビット線に接続するための第１のビット線コ
ンタクトを第２のメモリセル群のうちの隣接するメモリ
セルと共有し、第１のビット線に隣接する第２のビット
線に対応する第２のメモリセル列には、第２のビット線
と第３のワード線群との交点に対応する第３のメモリセ
ル群と、第２のビット線と第４のワード線群との交点に
対応する第４のメモリセル群とが配置され、第３のメモ
リセル群の各メモリセルは、第２のビット線に接続する
ための第２のビット線コンタクトを第４のメモリセル群
のうちの隣接するメモリセルと共有する。
項１に記載の半導体記憶装置の構成において、複数のビ
ット線のうちの第１のビット線に対応する第１のメモリ
セル列には、第１のビット線と第１のワード線群との交
点に対応する第１のメモリセル群と、第１のビット線と
第２のワード線群との交点に対応する第２のメモリセル
群とが配置され、第１のメモリセル群の各メモリセル
は、第１のビット線に接続するための第１のビット線コ
ンタクトを第２のメモリセル群のうちの隣接するメモリ
セルと共有し、第１のビット線に隣接する第２のビット
線に対応する第２のメモリセル列には、第２のビット線
と第３のワード線群との交点に対応する第３のメモリセ
ル群と、第２のビット線と第４のワード線群との交点に
対応する第４のメモリセル群とが配置され、第３のメモ
リセル群の各メモリセルは、第２のビット線に接続する
ための第２のビット線コンタクトを第４のメモリセル群
のうちの隣接するメモリセルと共有する。
【００４０】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、アドレス
信号は複数ビットの信号であり、テストモードにおいて
アドレス信号に応じて第１〜第４のテスト信号を出力す
るテスト回路をさらに備え、行デコード回路は、通常動
作モードにおいてアドレス信号の所定の２ビットをデコ
ードして第１〜第４のプリデコード信号を出力し、テス
トモードにおいては第１〜第４のテスト信号に応じて第
１〜第４のプリデコード信号を出力する第１のプリデコ
ード回路と、通常動作モードにおいてアドレス信号の２
ビット以外のビットのデコードをし、テストモードにお
いては出力が固定される第２のプリデコード回路と、第
１、第２のプリデコード回路の出力に応じて複数のワー
ド線の活性化を行なうメインデコード回路とを含む。
項２に記載の半導体記憶装置の構成に加えて、アドレス
信号は複数ビットの信号であり、テストモードにおいて
アドレス信号に応じて第１〜第４のテスト信号を出力す
るテスト回路をさらに備え、行デコード回路は、通常動
作モードにおいてアドレス信号の所定の２ビットをデコ
ードして第１〜第４のプリデコード信号を出力し、テス
トモードにおいては第１〜第４のテスト信号に応じて第
１〜第４のプリデコード信号を出力する第１のプリデコ
ード回路と、通常動作モードにおいてアドレス信号の２
ビット以外のビットのデコードをし、テストモードにお
いては出力が固定される第２のプリデコード回路と、第
１、第２のプリデコード回路の出力に応じて複数のワー
ド線の活性化を行なうメインデコード回路とを含む。
【００４１】請求項４に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、第１、第
２のビット線は、ビット線対をなし、テストモードにお
いて外部からの指示に応じてテスト信号を出力する第１
のテスト回路と、通常動作モード時には所定のイコライ
ズ電位を出力し、テストモード時にはハイ、ロウのいず
れかのデータに対応する電位をテスト信号に応じて出力
する電位発生回路と、電位発生回路の出力に応じてビッ
ト線対をイコライズするイコライズ回路とをさらに備え
る。
項２に記載の半導体記憶装置の構成に加えて、第１、第
２のビット線は、ビット線対をなし、テストモードにお
いて外部からの指示に応じてテスト信号を出力する第１
のテスト回路と、通常動作モード時には所定のイコライ
ズ電位を出力し、テストモード時にはハイ、ロウのいず
れかのデータに対応する電位をテスト信号に応じて出力
する電位発生回路と、電位発生回路の出力に応じてビッ
ト線対をイコライズするイコライズ回路とをさらに備え
る。
【００４２】請求項５に記載の半導体記憶装置は、請求
項４に記載の半導体記憶装置の構成に加えて、通常動作
モード時には、イコライズ信号に応じてイコライズ回路
の活性化を行ない、テストモード時には、イコライズ信
号に拘らずイコライズ回路を活性状態に保持する、第２
のテスト回路をさらに備える。
項４に記載の半導体記憶装置の構成に加えて、通常動作
モード時には、イコライズ信号に応じてイコライズ回路
の活性化を行ない、テストモード時には、イコライズ信
号に拘らずイコライズ回路を活性状態に保持する、第２
のテスト回路をさらに備える。
【００４３】請求項６に記載の半導体記憶装置は、請求
項４に記載の半導体記憶装置の構成に加えて、ビット線
対の電位差を増幅するセンスアンプと、通常動作モード
時には、センスアンプ活性化信号に応じてセンスアンプ
の活性化を行ない、テストモード時には、センスアンプ
活性化信号に拘らずセンスアンプを非活性化する第２の
テスト回路をさらに含む。
項４に記載の半導体記憶装置の構成に加えて、ビット線
対の電位差を増幅するセンスアンプと、通常動作モード
時には、センスアンプ活性化信号に応じてセンスアンプ
の活性化を行ない、テストモード時には、センスアンプ
活性化信号に拘らずセンスアンプを非活性化する第２の
テスト回路をさらに含む。
【００４４】請求項７に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成において、複数のビ
ット線は、連続して隣接配置される第１〜第４のビット
線を含み、第１のビット線に対応する第１のメモリセル
列には、第１のビット線と第１のワード線群との交点に
対応する第１のメモリセル群と、第１のビット線と第２
のワード線群との交点に対応する第２のメモリセル群と
が配置され、第１のメモリセル群の各メモリセルは、第
１のビット線に接続するための第１のビット線コンタク
トを第２のメモリセル群のうちの隣接するメモリセルと
共有し、第２のビット線に対応する第２のメモリセル列
には、第２のビット線と第２のワード線群との交点に対
応する第３のメモリセル群と、第２のビット線と第３の
ワード線群との交点に対応する第４のメモリセル群とが
配置され、第３のメモリセル群の各メモリセルは、第２
のビット線に接続するための第２のビット線コンタクト
を第４のメモリセル群のうちの隣接するメモリセルと共
有し、第３のビット線に対応する第３のメモリセル列に
は、第３のビット線と第３のワード線群との交点に対応
する第５のメモリセル群と、第３のビット線と第４のワ
ード線群との交点に対応する第６のメモリセル群とが配
置され、第５のメモリセル群の各メモリセルは、第３の
ビット線に接続するための第３のビット線コンタクトを
第６のメモリセル群のうちの隣接するメモリセルと共有
し、第４のビット線に対応する第４のメモリセル列に
は、第４のビット線と第４のワード線群との交点に対応
する第７のメモリセル群と、第４のビット線と第１のワ
ード線群との交点に対応する第８のメモリセル群とが配
置され、第７のメモリセル群の各メモリセルは、第４の
ビット線に接続するための第４のビット線コンタクトを
第８のメモリセル群のうちの隣接するメモリセルと共有
する。
項１に記載の半導体記憶装置の構成において、複数のビ
ット線は、連続して隣接配置される第１〜第４のビット
線を含み、第１のビット線に対応する第１のメモリセル
列には、第１のビット線と第１のワード線群との交点に
対応する第１のメモリセル群と、第１のビット線と第２
のワード線群との交点に対応する第２のメモリセル群と
が配置され、第１のメモリセル群の各メモリセルは、第
１のビット線に接続するための第１のビット線コンタク
トを第２のメモリセル群のうちの隣接するメモリセルと
共有し、第２のビット線に対応する第２のメモリセル列
には、第２のビット線と第２のワード線群との交点に対
応する第３のメモリセル群と、第２のビット線と第３の
ワード線群との交点に対応する第４のメモリセル群とが
配置され、第３のメモリセル群の各メモリセルは、第２
のビット線に接続するための第２のビット線コンタクト
を第４のメモリセル群のうちの隣接するメモリセルと共
有し、第３のビット線に対応する第３のメモリセル列に
は、第３のビット線と第３のワード線群との交点に対応
する第５のメモリセル群と、第３のビット線と第４のワ
ード線群との交点に対応する第６のメモリセル群とが配
置され、第５のメモリセル群の各メモリセルは、第３の
ビット線に接続するための第３のビット線コンタクトを
第６のメモリセル群のうちの隣接するメモリセルと共有
し、第４のビット線に対応する第４のメモリセル列に
は、第４のビット線と第４のワード線群との交点に対応
する第７のメモリセル群と、第４のビット線と第１のワ
ード線群との交点に対応する第８のメモリセル群とが配
置され、第７のメモリセル群の各メモリセルは、第４の
ビット線に接続するための第４のビット線コンタクトを
第８のメモリセル群のうちの隣接するメモリセルと共有
する。
【００４５】請求項８に記載の半導体記憶装置は、請求
項７に記載の半導体記憶装置の構成に加えて、アドレス
信号は複数ビットの信号であり、テストモードにおいて
アドレス信号に応じて第１〜第４のテスト信号を出力す
るテスト回路をさらに備え、行デコード回路は、通常動
作モードにおいてアドレス信号の所定の２ビットをデコ
ードして第１〜第４のプリデコード信号を出力し、テス
トモードにおいては第１〜第４のテスト信号に応じて第
１〜第４のプリデコード信号を出力する第１のプリデコ
ード回路と、通常動作モードにおいてアドレス信号の２
ビット以外の他のビットのデコードをし、テストモード
においては出力が固定される第２のプリデコード回路
と、第１、第２のプリデコード回路の出力に応じて複数
のワード線の活性化を行なうメインデコード回路とを含
む。
項７に記載の半導体記憶装置の構成に加えて、アドレス
信号は複数ビットの信号であり、テストモードにおいて
アドレス信号に応じて第１〜第４のテスト信号を出力す
るテスト回路をさらに備え、行デコード回路は、通常動
作モードにおいてアドレス信号の所定の２ビットをデコ
ードして第１〜第４のプリデコード信号を出力し、テス
トモードにおいては第１〜第４のテスト信号に応じて第
１〜第４のプリデコード信号を出力する第１のプリデコ
ード回路と、通常動作モードにおいてアドレス信号の２
ビット以外の他のビットのデコードをし、テストモード
においては出力が固定される第２のプリデコード回路
と、第１、第２のプリデコード回路の出力に応じて複数
のワード線の活性化を行なうメインデコード回路とを含
む。
【００４６】請求項９に記載の半導体記憶装置は、請求
項７に記載の半導体記憶装置の構成に加えて、第１、第
３のビット線は、第１のビット線対をなし、第２、第４
のビット線は、第２のビット線対をなし、テストモード
において外部からの指示に応じて独立に制御可能な第
１、第２のテスト信号を出力する第１のテスト回路と、
通常動作モード時には所定のイコライズ電位を出力し、
テストモード時にはハイ、ロウのいずれかのデータに対
応する電位を第１、第２のテスト信号に応じてそれぞれ
出力する第１、第２の電位発生回路と、第１、第２の電
位発生回路の出力に応じてそれぞれ第１、第２のビット
線対をイコライズする第１、第２のイコライズ回路とを
さらに備える。
項７に記載の半導体記憶装置の構成に加えて、第１、第
３のビット線は、第１のビット線対をなし、第２、第４
のビット線は、第２のビット線対をなし、テストモード
において外部からの指示に応じて独立に制御可能な第
１、第２のテスト信号を出力する第１のテスト回路と、
通常動作モード時には所定のイコライズ電位を出力し、
テストモード時にはハイ、ロウのいずれかのデータに対
応する電位を第１、第２のテスト信号に応じてそれぞれ
出力する第１、第２の電位発生回路と、第１、第２の電
位発生回路の出力に応じてそれぞれ第１、第２のビット
線対をイコライズする第１、第２のイコライズ回路とを
さらに備える。
【００４７】請求項１０に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、通常動
作モード時には、イコライズ信号に応じて第１、第２の
イコライズ回路の活性化を行ない、テストモード時に
は、イコライズ信号に拘らず第１、第２のイコライズ回
路を活性状態に保持する、第２のテスト回路をさらに備
える。
求項９に記載の半導体記憶装置の構成に加えて、通常動
作モード時には、イコライズ信号に応じて第１、第２の
イコライズ回路の活性化を行ない、テストモード時に
は、イコライズ信号に拘らず第１、第２のイコライズ回
路を活性状態に保持する、第２のテスト回路をさらに備
える。
【００４８】請求項１１に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、第１、
第２のビット線対の電位差をそれぞれ増幅する第１、第
２のセンスアンプと、通常動作モード時には、センスア
ンプ活性化信号に応じて第１、第２のセンスアンプの活
性化を行ない、テストモード時には、センスアンプ活性
化信号に拘らず第１、第２のセンスアンプを非活性化す
る第２のテスト回路をさらに含む。
求項９に記載の半導体記憶装置の構成に加えて、第１、
第２のビット線対の電位差をそれぞれ増幅する第１、第
２のセンスアンプと、通常動作モード時には、センスア
ンプ活性化信号に応じて第１、第２のセンスアンプの活
性化を行ない、テストモード時には、センスアンプ活性
化信号に拘らず第１、第２のセンスアンプを非活性化す
る第２のテスト回路をさらに含む。
【００４９】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００５０】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置２の概略構成を示したブロック
図である。
形態１の半導体記憶装置２の概略構成を示したブロック
図である。
【００５１】図１を参照して、半導体記憶装置２は、各
々が行列状に配列される複数のメモリセルを有するメモ
リセルアレイ１４と、アドレス信号Ａ０〜Ａ１２を受
け、内部行アドレスＸ、内部列アドレスＹを出力するア
ドレスバッファ５と、制御信号／ＯＥ、／ＲＡＳ、／Ｃ
ＡＳ、／ＷＥを取込み、内部制御信号ＩＮＴＺＲＡＳ、
ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを出力する制御信号入力
バッファ６とを含む。
々が行列状に配列される複数のメモリセルを有するメモ
リセルアレイ１４と、アドレス信号Ａ０〜Ａ１２を受
け、内部行アドレスＸ、内部列アドレスＹを出力するア
ドレスバッファ５と、制御信号／ＯＥ、／ＲＡＳ、／Ｃ
ＡＳ、／ＷＥを取込み、内部制御信号ＩＮＴＺＲＡＳ、
ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを出力する制御信号入力
バッファ６とを含む。
【００５２】メモリセルアレイ１４は、行列状に配置さ
れたメモリセルＭＣと、メモリセルＭＣの行に対応して
設けられる複数のワード線ＷＬと、メモリセルＭＣの列
に対応して設けられるビット線対ＢＬＰとを含む。図１
では、各１つのメモリセルＭＣ、ワード線ＷＬおよびビ
ット線対ＢＬＰが代表的に示される。
れたメモリセルＭＣと、メモリセルＭＣの行に対応して
設けられる複数のワード線ＷＬと、メモリセルＭＣの列
に対応して設けられるビット線対ＢＬＰとを含む。図１
では、各１つのメモリセルＭＣ、ワード線ＷＬおよびビ
ット線対ＢＬＰが代表的に示される。
【００５３】半導体記憶装置２は、さらに、アドレスバ
ッファ５から内部アドレス信号を受け、かつ、制御信号
入力バッファ６から内部制御信号ＩＮＴＺＲＡＳ、ＩＮ
ＴＺＣＡＳ、ＩＮＴＺＷＥを受けて各ブロックに制御信
号を出力するコントロール回路８を含む。
ッファ５から内部アドレス信号を受け、かつ、制御信号
入力バッファ６から内部制御信号ＩＮＴＺＲＡＳ、ＩＮ
ＴＺＣＡＳ、ＩＮＴＺＷＥを受けて各ブロックに制御信
号を出力するコントロール回路８を含む。
【００５４】コントロール回路８は、内部制御信号ＩＮ
ＴＺＲＡＳ、ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを受けてセ
ンスアンプを活性化する信号Ｓ０や、センスアンプ帯の
イコライズ回路を活性化させるイコライズ信号ＢＬＥＱ
を出力する回路を含んでいる。
ＴＺＲＡＳ、ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを受けてセ
ンスアンプを活性化する信号Ｓ０や、センスアンプ帯の
イコライズ回路を活性化させるイコライズ信号ＢＬＥＱ
を出力する回路を含んでいる。
【００５５】半導体記憶装置２は、さらに、アドレスバ
ッファ５から与えられた行アドレス信号Ｘをデコードす
るロウデコーダ１０を含む。ロウデコーダ１０は、メモ
リセルアレイ１４の内部のアドレス指定された行（ワー
ド線）を選択状態へ駆動するためのワードドライバを含
む。
ッファ５から与えられた行アドレス信号Ｘをデコードす
るロウデコーダ１０を含む。ロウデコーダ１０は、メモ
リセルアレイ１４の内部のアドレス指定された行（ワー
ド線）を選択状態へ駆動するためのワードドライバを含
む。
【００５６】半導体記憶装置２は、さらに、アドレスバ
ッファ５から与えられた内部列アドレスＹをデコードし
て列選択信号を発生するコラムデコーダ１２と、メモリ
セルアレイ１４の選択行に接続されるメモリセルＭＣの
データの検知および増幅を行なうセンスアンプが複数配
置されるセンスアンプ帯１６とを含む。
ッファ５から与えられた内部列アドレスＹをデコードし
て列選択信号を発生するコラムデコーダ１２と、メモリ
セルアレイ１４の選択行に接続されるメモリセルＭＣの
データの検知および増幅を行なうセンスアンプが複数配
置されるセンスアンプ帯１６とを含む。
【００５７】半導体記憶装置２は、さらに、外部から書
込データを受けて内部書込データを生成する入力バッフ
ァ２２と、入力バッファ２２からの内部書込データを増
幅して選択メモリセルへ伝達するライトドライバと、選
択メモリセルから読出されたデータを増幅するプリアン
プと、このプリアンプからのデータをさらにバッファ処
理して外部に出力する出力バッファ２０とを含む。
込データを受けて内部書込データを生成する入力バッフ
ァ２２と、入力バッファ２２からの内部書込データを増
幅して選択メモリセルへ伝達するライトドライバと、選
択メモリセルから読出されたデータを増幅するプリアン
プと、このプリアンプからのデータをさらにバッファ処
理して外部に出力する出力バッファ２０とを含む。
【００５８】図１では、プリアンプとライトドライバは
１つのブロックとしてブロック１８として示される。
１つのブロックとしてブロック１８として示される。
【００５９】半導体記憶装置２は、さらに、アドレスバ
ッファ５から内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡ１
２を受け、制御信号入力バッファ６からＩＮＴＺＲＡ
Ｓ，ＩＮＴＺＣＡＳ，ＩＮＴＺＷＥを受けてテスト信号
ＺＴＭＸ０〜ＺＴＭＸ３，ＶＢＬＬ，ＶＢＬＨを出力す
るテストモード制御回路２４を含む。
ッファ５から内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡ１
２を受け、制御信号入力バッファ６からＩＮＴＺＲＡ
Ｓ，ＩＮＴＺＣＡＳ，ＩＮＴＺＷＥを受けてテスト信号
ＺＴＭＸ０〜ＺＴＭＸ３，ＶＢＬＬ，ＶＢＬＨを出力す
るテストモード制御回路２４を含む。
【００６０】図２は、図１におけるテストモード制御回
路２４の構成を示したブロック図である。
路２４の構成を示したブロック図である。
【００６１】図２を参照して、テストモード制御回路２
４は、内部アドレス信号ＩＮＴＡ０が電源電位Ｖｃｃよ
りさらに高電位になったときに検出信号ＯＶＶＣＣを活
性化させる高電位検出回路２６と、検出信号ＯＶＶＣＣ
が活性化されている間に制御信号ＩＮＴＺＲＡＳ，ＩＮ
ＴＺＣＡＳ，ＩＮＴＺＷＥが所定の変化をした場合にテ
ストモードを検出して信号ＴＥＳＴを活性化させるテス
トデコード活性化回路２８と、信号ＴＥＳＴの活性化時
に内部アドレス信号ＩＮＴＡ１〜ＩＮＴＡ１２に応じて
テスト信号ＺＴＭＸ０〜ＺＴＭＸ３，ＶＢＬＨ，ＶＢＬ
Ｌを出力するテストモードデコード回路３０とを含む。
４は、内部アドレス信号ＩＮＴＡ０が電源電位Ｖｃｃよ
りさらに高電位になったときに検出信号ＯＶＶＣＣを活
性化させる高電位検出回路２６と、検出信号ＯＶＶＣＣ
が活性化されている間に制御信号ＩＮＴＺＲＡＳ，ＩＮ
ＴＺＣＡＳ，ＩＮＴＺＷＥが所定の変化をした場合にテ
ストモードを検出して信号ＴＥＳＴを活性化させるテス
トデコード活性化回路２８と、信号ＴＥＳＴの活性化時
に内部アドレス信号ＩＮＴＡ１〜ＩＮＴＡ１２に応じて
テスト信号ＺＴＭＸ０〜ＺＴＭＸ３，ＶＢＬＨ，ＶＢＬ
Ｌを出力するテストモードデコード回路３０とを含む。
【００６２】図３は、図２におけるテストモードデコー
ド回路３０の動作を説明するための図である。
ド回路３０の動作を説明するための図である。
【００６３】図２、図３を参照して、テストモードデコ
ード回路３０は、テスト信号ＴＥＳＴが“Ｌ”レベルで
ある通常動作時においては、テスト信号ＺＭＴＸ０〜Ｚ
ＭＴＸ３を“Ｈ”レベルに固定する。このとき、テスト
モードデコード回路３０は、テスト信号ＶＢＬＨ，ＶＢ
ＬＬをともに“Ｌ”レベルに固定する。
ード回路３０は、テスト信号ＴＥＳＴが“Ｌ”レベルで
ある通常動作時においては、テスト信号ＺＭＴＸ０〜Ｚ
ＭＴＸ３を“Ｈ”レベルに固定する。このとき、テスト
モードデコード回路３０は、テスト信号ＶＢＬＨ，ＶＢ
ＬＬをともに“Ｌ”レベルに固定する。
【００６４】一方、テスト信号ＴＥＳＴが“Ｈ”レベル
に活性化されるテスト動作時においては、メモリセルに
“Ｈ”データを書込むときには、テストモードデコード
回路３０は、テスト信号ＶＢＬＨを“Ｈ”に設定し、テ
スト信号ＶＢＬＬを“Ｌ”レベルに設定する。そして、
テスト信号ＺＭＴＸ０〜ＺＭＴＸ３は外部からアドレス
信号を制御することによりそれぞれ“Ｈ”レベルにも
“Ｌ”レベルにも設定することができる。
に活性化されるテスト動作時においては、メモリセルに
“Ｈ”データを書込むときには、テストモードデコード
回路３０は、テスト信号ＶＢＬＨを“Ｈ”に設定し、テ
スト信号ＶＢＬＬを“Ｌ”レベルに設定する。そして、
テスト信号ＺＭＴＸ０〜ＺＭＴＸ３は外部からアドレス
信号を制御することによりそれぞれ“Ｈ”レベルにも
“Ｌ”レベルにも設定することができる。
【００６５】また、テスト動作時においてメモリセルに
“Ｌ”データを書込む場合には、テストモードデコード
回路３０は、テスト信号ＶＢＬＨを“Ｌ”レベルに設定
し、テスト信号ＶＢＬＬを“Ｈ”レベルに設定する。そ
して、テスト信号ＺＭＴＸ０〜ＺＭＴＸ３は外部からア
ドレス信号を制御することによりそれぞれ“Ｈ”レベル
にも“Ｌ”レベルにも設定することができる。
“Ｌ”データを書込む場合には、テストモードデコード
回路３０は、テスト信号ＶＢＬＨを“Ｌ”レベルに設定
し、テスト信号ＶＢＬＬを“Ｈ”レベルに設定する。そ
して、テスト信号ＺＭＴＸ０〜ＺＭＴＸ３は外部からア
ドレス信号を制御することによりそれぞれ“Ｈ”レベル
にも“Ｌ”レベルにも設定することができる。
【００６６】たとえば、内部アドレス信号ＩＮＴＡ１〜
ＩＮＴＡ１２のうち１ビットを“Ｈ”データを書込む
か、または“Ｌ”データを書込むかの選択に用い、他の
ビットのうち４ビットをそれぞれテスト信号ＺＭＴＸ０
〜ＺＭＴＸ３を選択するために用いることでテストモー
ドデコード回路３０は実現することができる。
ＩＮＴＡ１２のうち１ビットを“Ｈ”データを書込む
か、または“Ｌ”データを書込むかの選択に用い、他の
ビットのうち４ビットをそれぞれテスト信号ＺＭＴＸ０
〜ＺＭＴＸ３を選択するために用いることでテストモー
ドデコード回路３０は実現することができる。
【００６７】図４は、図２におけるテストデコード活性
化回路２８の動作を説明するための動作波形図である。
化回路２８の動作を説明するための動作波形図である。
【００６８】まず外部から与えられるアドレス信号Ａ０
に通常の電源電位Ｖｃｃよりもさらに高い電位ｓｕｐｅ
ｒＶｃｃが与えられると、高電位検出回路２６が検出信
号ＯＶＶＣＣを活性化させる。この後に、制御信号／Ｃ
ＡＳ、／ＷＥを立下げた後に制御信号／ＲＡＳを立下げ
る、いわゆる「ＣＡＳビフォアＲＡＳ」の入力がされる
と時刻ｔ１においてテストデコード活性化回路２８がテ
スト信号を“Ｌ”レベルから“Ｈ”レベルに立上げる。
このようにしてテストモードに突入する。
に通常の電源電位Ｖｃｃよりもさらに高い電位ｓｕｐｅ
ｒＶｃｃが与えられると、高電位検出回路２６が検出信
号ＯＶＶＣＣを活性化させる。この後に、制御信号／Ｃ
ＡＳ、／ＷＥを立下げた後に制御信号／ＲＡＳを立下げ
る、いわゆる「ＣＡＳビフォアＲＡＳ」の入力がされる
と時刻ｔ１においてテストデコード活性化回路２８がテ
スト信号を“Ｌ”レベルから“Ｈ”レベルに立上げる。
このようにしてテストモードに突入する。
【００６９】図５は、図１におけるロウデコーダ１０の
構成を示す回路図である。図５を参照して、ロウデコー
ダ１０は、テスト信号ＺＭＴＸ０〜ＺＭＴＸ３を受ける
ＡＮＤ回路３４と、アドレス信号のうち下位２ビットを
プリデコードするプリデコーダ３２と、アドレス信号の
うち下位２ビットを除く部分をプリデコードするプリデ
コーダ３６と、プリデコーダ３２，３６の出力に応じて
ワード線を選択するメインデコーダ３８とを含む。
構成を示す回路図である。図５を参照して、ロウデコー
ダ１０は、テスト信号ＺＭＴＸ０〜ＺＭＴＸ３を受ける
ＡＮＤ回路３４と、アドレス信号のうち下位２ビットを
プリデコードするプリデコーダ３２と、アドレス信号の
うち下位２ビットを除く部分をプリデコードするプリデ
コーダ３６と、プリデコーダ３２，３６の出力に応じて
ワード線を選択するメインデコーダ３８とを含む。
【００７０】プリデコーダ３２は、信号ＺＲＡ０，ＺＲ
Ａ１を受けるＮＡＮＤ回路４０と、ＮＡＮＤ回路４０の
出力およびテスト信号ＺＭＴＸ０を受けてプリデコード
信号Ｘ０を出力するＮＡＮＤ回路４２と、信号ＲＡ０，
ＺＲＡ１を受けるＮＡＮＤ回路４４と、ＮＡＮＤ回路４
４の出力とテスト信号ＺＭＴＸ１とを受けてプリデコー
ド信号Ｘ１を出力するＮＡＮＤ回路４６とを含む。
Ａ１を受けるＮＡＮＤ回路４０と、ＮＡＮＤ回路４０の
出力およびテスト信号ＺＭＴＸ０を受けてプリデコード
信号Ｘ０を出力するＮＡＮＤ回路４２と、信号ＲＡ０，
ＺＲＡ１を受けるＮＡＮＤ回路４４と、ＮＡＮＤ回路４
４の出力とテスト信号ＺＭＴＸ１とを受けてプリデコー
ド信号Ｘ１を出力するＮＡＮＤ回路４６とを含む。
【００７１】プリデコーダ３２は、さらに、信号ＺＲＡ
０，ＲＡ１を受けるＮＡＮＤ回路４８と、ＮＡＮＤ回路
４８の出力とテスト信号ＺＭＴＸ２とを受けてプリデコ
ード信号Ｘ２を出力するＮＡＮＤ回路５０と、信号ＲＡ
０，ＲＡ１を受けるＮＡＮＤ回路５２と、ＮＡＮＤ回路
５２の出力とテスト信号ＺＭＴＸ３とを受けてプリデコ
ード信号Ｘ３を出力するＮＡＮＤ回路５４とを含む。
０，ＲＡ１を受けるＮＡＮＤ回路４８と、ＮＡＮＤ回路
４８の出力とテスト信号ＺＭＴＸ２とを受けてプリデコ
ード信号Ｘ２を出力するＮＡＮＤ回路５０と、信号ＲＡ
０，ＲＡ１を受けるＮＡＮＤ回路５２と、ＮＡＮＤ回路
５２の出力とテスト信号ＺＭＴＸ３とを受けてプリデコ
ード信号Ｘ３を出力するＮＡＮＤ回路５４とを含む。
【００７２】プリデコーダ３６は、プリデコード信号Ｒ
Ｘ０，ＲＸ１，…，ＲＸ２０４７をそれぞれ出力するデ
コード回路５６，５８，…，６０を含む。
Ｘ０，ＲＸ１，…，ＲＸ２０４７をそれぞれ出力するデ
コード回路５６，５８，…，６０を含む。
【００７３】デコード回路５６は、信号ＺＲＡ２〜ＺＲ
Ａ１２を受けるＮＡＮＤ回路６２と、ＮＡＮＤ回路６２
の出力およびＡＮＤ回路３４の出力を受けてプリデコー
ド信号ＲＸ０を出力するＮＡＮＤ回路６４とを含む。
Ａ１２を受けるＮＡＮＤ回路６２と、ＮＡＮＤ回路６２
の出力およびＡＮＤ回路３４の出力を受けてプリデコー
ド信号ＲＸ０を出力するＮＡＮＤ回路６４とを含む。
【００７４】デコード回路５８は、信号ＲＡ２および信
号ＺＲＡ３〜ＺＲＡ１２を受けるＮＡＮＤ回路６６と、
ＮＡＮＤ回路６６の出力とＡＮＤ回路３４の出力を受け
てプリデコード信号ＲＸ１を出力するＮＡＮＤ回路６８
とを含む。
号ＺＲＡ３〜ＺＲＡ１２を受けるＮＡＮＤ回路６６と、
ＮＡＮＤ回路６６の出力とＡＮＤ回路３４の出力を受け
てプリデコード信号ＲＸ１を出力するＮＡＮＤ回路６８
とを含む。
【００７５】デコード回路６０は、信号ＲＡ２〜ＲＡ１
２を受けるＮＡＮＤ回路７０と、ＮＡＮＤ回路７０の出
力とＡＮＤ回路３４の出力とを受けてプリデコード信号
ＲＸ２０４７を出力するＮＡＮＤ回路７１とを含む。
２を受けるＮＡＮＤ回路７０と、ＮＡＮＤ回路７０の出
力とＡＮＤ回路３４の出力とを受けてプリデコード信号
ＲＸ２０４７を出力するＮＡＮＤ回路７１とを含む。
【００７６】メインデコーダ３８は、プリデコード信号
ＲＸ０，ＲＸ１，…，ＲＸ２０４７に応じてそれぞれ対
応するワード線を活性化させるデコード回路７２，７
４，…，７６を含む。
ＲＸ０，ＲＸ１，…，ＲＸ２０４７に応じてそれぞれ対
応するワード線を活性化させるデコード回路７２，７
４，…，７６を含む。
【００７７】デコード回路７２は、プリデコード信号Ｒ
Ｘ０，Ｘ０を受けるＮＡＮＤ回路７８と、ＮＡＮＤ回路
７８の出力を受けて反転するインバータ８０と、プリデ
コード信号ＲＸ０，Ｘ１を受けるＮＡＮＤ回路８２と、
ＮＡＮＤ回路８２の出力を受けて反転するインバータ８
４と、プリデコード信号ＲＸ０，Ｘ２を受けるＮＡＮＤ
回路８６と、ＮＡＮＤ回路８６の出力を受けて反転する
インバータ８８と、プリデコード信号ＲＸ０，Ｘ３を受
けるＮＡＮＤ回路９０と、ＮＡＮＤ回路９０の出力を受
けて反転するインバータ９２とを含む。インバータ８
０，８４，８８および９２は、ワード線ＷＬ０，ＷＬ
１，ＷＬ２およびＷＬ３をそれぞれ駆動するためのワー
ドドライバとして動作する。
Ｘ０，Ｘ０を受けるＮＡＮＤ回路７８と、ＮＡＮＤ回路
７８の出力を受けて反転するインバータ８０と、プリデ
コード信号ＲＸ０，Ｘ１を受けるＮＡＮＤ回路８２と、
ＮＡＮＤ回路８２の出力を受けて反転するインバータ８
４と、プリデコード信号ＲＸ０，Ｘ２を受けるＮＡＮＤ
回路８６と、ＮＡＮＤ回路８６の出力を受けて反転する
インバータ８８と、プリデコード信号ＲＸ０，Ｘ３を受
けるＮＡＮＤ回路９０と、ＮＡＮＤ回路９０の出力を受
けて反転するインバータ９２とを含む。インバータ８
０，８４，８８および９２は、ワード線ＷＬ０，ＷＬ
１，ＷＬ２およびＷＬ３をそれぞれ駆動するためのワー
ドドライバとして動作する。
【００７８】デコード回路７４は、デコード回路７２の
構成においてプリデコード信号ＲＸ０に代えてＲＸ１を
受けワード線ＷＬ０〜ＷＬ３に代えてワード線ＷＬ４〜
ＷＬ７をそれぞれ活性化する点が異なるが回路構成はデ
コード回路７２と同様であり説明は繰返さない。
構成においてプリデコード信号ＲＸ０に代えてＲＸ１を
受けワード線ＷＬ０〜ＷＬ３に代えてワード線ＷＬ４〜
ＷＬ７をそれぞれ活性化する点が異なるが回路構成はデ
コード回路７２と同様であり説明は繰返さない。
【００７９】デコード回路７６は、デコード回路７２の
構成においてプリデコード信号ＲＸ０に代えてＲＸ２０
４７を受けワード線ＷＬ０〜ＷＬ３に代えてワード線Ｗ
Ｌｎ−３〜ＷＬｎをそれぞれ活性化する点が異なるが回
路構成はデコード回路７２と同様であり説明は繰返さな
い。
構成においてプリデコード信号ＲＸ０に代えてＲＸ２０
４７を受けワード線ＷＬ０〜ＷＬ３に代えてワード線Ｗ
Ｌｎ−３〜ＷＬｎをそれぞれ活性化する点が異なるが回
路構成はデコード回路７２と同様であり説明は繰返さな
い。
【００８０】ロウデコーダ１０は、最終的には、４×２
０４８，すなわち８１９２本のワード線が選択可能であ
る。
０４８，すなわち８１９２本のワード線が選択可能であ
る。
【００８１】図６は、図１におけるメモリセルアレイ１
４の一部の構成を示した配置図である。
４の一部の構成を示した配置図である。
【００８２】なお、説明のため、ロウデコーダの一部で
あるメインデコーダ３８とコラムデコーダ１２とセンス
アンプ帯１６の一部とが参考のために記載されている。
あるメインデコーダ３８とコラムデコーダ１２とセンス
アンプ帯１６の一部とが参考のために記載されている。
【００８３】図６には、ビット線ＢＬ０〜ＢＬ２，／Ｂ
Ｌ０〜／ＢＬ２およびワード線ＷＬ０〜ＷＬ７に対応す
る部分が示される。ビット線ＢＬ０，／ＢＬ０はビット
線対として、センスアンプ帯１６中のセンスアンプＳ
Ａ，イコライズ回路ＥＱに接続されている。
Ｌ０〜／ＢＬ２およびワード線ＷＬ０〜ＷＬ７に対応す
る部分が示される。ビット線ＢＬ０，／ＢＬ０はビット
線対として、センスアンプ帯１６中のセンスアンプＳ
Ａ，イコライズ回路ＥＱに接続されている。
【００８４】同様にビット線ＢＬ１，／ＢＬ１はビット
線対を形成し、ビット線ＢＬ２，／ＢＬ２はビット線対
を形成している。センスアンプ帯のセンスアンプＳＡは
信号ＳＯ１に応じて活性化され、イコライズ回路ＥＱは
信号ＢＬＥＱ１に応じて活性化される。ビット線と直交
してワード線ＷＬ０〜ＷＬ７が配置されている。ビット
線とワード線の交差部分に対応してメモリセルが配置さ
れている。
線対を形成し、ビット線ＢＬ２，／ＢＬ２はビット線対
を形成している。センスアンプ帯のセンスアンプＳＡは
信号ＳＯ１に応じて活性化され、イコライズ回路ＥＱは
信号ＢＬＥＱ１に応じて活性化される。ビット線と直交
してワード線ＷＬ０〜ＷＬ７が配置されている。ビット
線とワード線の交差部分に対応してメモリセルが配置さ
れている。
【００８５】このようなメモリセルの配置は「ハーフピ
ッチセル」配置と呼ばれる。この特徴を説明すると、ビ
ット線ＢＬ０に対応するメモリセル列には、ビット線Ｂ
Ｌ０とプリデコード信号Ｘ３で活性化されるワード線Ｗ
Ｌ３，ＷＬ７，…との交点に対応するメモリセル群と、
ビット線ＢＬ０とプリデコード信号Ｘ０で活性化される
ワード線ＷＬ０，ＷＬ４，…との交点に対応するメモリ
セル群とが配置される。
ッチセル」配置と呼ばれる。この特徴を説明すると、ビ
ット線ＢＬ０に対応するメモリセル列には、ビット線Ｂ
Ｌ０とプリデコード信号Ｘ３で活性化されるワード線Ｗ
Ｌ３，ＷＬ７，…との交点に対応するメモリセル群と、
ビット線ＢＬ０とプリデコード信号Ｘ０で活性化される
ワード線ＷＬ０，ＷＬ４，…との交点に対応するメモリ
セル群とが配置される。
【００８６】このメモリセル列において、各メモリセル
は、隣接するメモリセルと対をなし、ビット線ＢＬ０に
接続するためのビット線コンタクトＣＷを共有してい
る。
は、隣接するメモリセルと対をなし、ビット線ＢＬ０に
接続するためのビット線コンタクトＣＷを共有してい
る。
【００８７】ビット線ＢＬ０に隣接するビット線／ＢＬ
０に対応するメモリセル列には、ビット線／ＢＬ０とプ
リデコード信号Ｘ１で活性化されるワード線ＷＬ１，Ｗ
Ｌ５，…との交点に対応するメモリセルと、ビット線／
ＢＬ０とプリデコード信号Ｘ２で活性化されるワード線
ＷＬ２，ＷＬ６，…との交点に対応するメモリセルとが
配置される。
０に対応するメモリセル列には、ビット線／ＢＬ０とプ
リデコード信号Ｘ１で活性化されるワード線ＷＬ１，Ｗ
Ｌ５，…との交点に対応するメモリセルと、ビット線／
ＢＬ０とプリデコード信号Ｘ２で活性化されるワード線
ＷＬ２，ＷＬ６，…との交点に対応するメモリセルとが
配置される。
【００８８】このメモリセル列において、各メモリセル
は、隣接するメモリセルと対をなし、ビット線／ＢＬ０
に接続するためのビット線コンタクトＣＷを共有してい
る。
は、隣接するメモリセルと対をなし、ビット線／ＢＬ０
に接続するためのビット線コンタクトＣＷを共有してい
る。
【００８９】このようなパターンがワード線に沿う行方
向に繰返し配置される。ビット線に沿った各メモリセル
列において、図６では、ビット線に設けられているビッ
ト線コンタクトＣＷの配置間隔が、基本レイアウト単位
の基本配置ピッチを示している。メモリセル列は、基本
レイアウト単位の配置が隣接するメモリセル列に比べて
ずれている。このずれが基本配置ピッチの半分である。
向に繰返し配置される。ビット線に沿った各メモリセル
列において、図６では、ビット線に設けられているビッ
ト線コンタクトＣＷの配置間隔が、基本レイアウト単位
の基本配置ピッチを示している。メモリセル列は、基本
レイアウト単位の配置が隣接するメモリセル列に比べて
ずれている。このずれが基本配置ピッチの半分である。
【００９０】さらに、メモリセルの接続について説明す
る。たとえば、メモリセルＭＣ０はワード線ＷＬ３とビ
ット線ＢＬ０の交点に対応して配置され、ワード線ＷＬ
３が活性化されるとメモリセルＭＣ０中のキャパシタは
ビット線ＢＬ０に接続される。
る。たとえば、メモリセルＭＣ０はワード線ＷＬ３とビ
ット線ＢＬ０の交点に対応して配置され、ワード線ＷＬ
３が活性化されるとメモリセルＭＣ０中のキャパシタは
ビット線ＢＬ０に接続される。
【００９１】メモリセルＭＣ１は、ワード線ＷＬ４とビ
ット線ＢＬ０の交点に対応して配置されワード線ＷＬ４
が活性化されるとメモリセルＭＣ１中のキャパシタはビ
ット線ＢＬ０に接続される。
ット線ＢＬ０の交点に対応して配置されワード線ＷＬ４
が活性化されるとメモリセルＭＣ１中のキャパシタはビ
ット線ＢＬ０に接続される。
【００９２】メモリセルＭＣ２は、ワード線ＷＬ３とビ
ット線ＢＬ１の交点に対応して配置されワード線ＷＬ３
が活性化されるとメモリセルＭＣ２中のキャパシタはビ
ット線ＢＬ１に接続される。
ット線ＢＬ１の交点に対応して配置されワード線ＷＬ３
が活性化されるとメモリセルＭＣ２中のキャパシタはビ
ット線ＢＬ１に接続される。
【００９３】メモリセルＭＣ３は、ワード線ＷＬ４とビ
ット線ＢＬ１の交点に対応して配置されワード線ＷＬ４
が活性化されるとメモリセルＭＣ３中のキャパシタはビ
ット線ＢＬ１に接続される。
ット線ＢＬ１の交点に対応して配置されワード線ＷＬ４
が活性化されるとメモリセルＭＣ３中のキャパシタはビ
ット線ＢＬ１に接続される。
【００９４】メモリセルＭＣ４は、ワード線ＷＬ５とビ
ット線／ＢＬ０の交点に対応して配置されワード線ＷＬ
５が活性化されるとメモリセルＭＣ４中のキャパシタは
ビット線／ＢＬ０に接続される。
ット線／ＢＬ０の交点に対応して配置されワード線ＷＬ
５が活性化されるとメモリセルＭＣ４中のキャパシタは
ビット線／ＢＬ０に接続される。
【００９５】メモリセルＭＣ５は、ワード線ＷＬ６とビ
ット線／ＢＬ０の交点に対応して配置されワード線ＷＬ
６が活性化されるとメモリセルＭＣ５中のキャパシタは
ビット線／ＢＬ０に接続される。
ット線／ＢＬ０の交点に対応して配置されワード線ＷＬ
６が活性化されるとメモリセルＭＣ５中のキャパシタは
ビット線／ＢＬ０に接続される。
【００９６】メモリセルＭＣ６は、ワード線ＷＬ５とビ
ット線／ＢＬ１の交点に対応して配置されワード線ＷＬ
５が活性化されるとメモリセルＭＣ６中のキャパシタは
ビット線／ＢＬ１に接続される。
ット線／ＢＬ１の交点に対応して配置されワード線ＷＬ
５が活性化されるとメモリセルＭＣ６中のキャパシタは
ビット線／ＢＬ１に接続される。
【００９７】メモリセルＭＣ７は、ワード線ＷＬ６とビ
ット線／ＢＬ１の交点に対応して配置されワード線ＷＬ
６が活性化されるとメモリセルＭＣ１中のキャパシタは
ビット線／ＢＬ１に接続される。
ット線／ＢＬ１の交点に対応して配置されワード線ＷＬ
６が活性化されるとメモリセルＭＣ１中のキャパシタは
ビット線／ＢＬ１に接続される。
【００９８】図７は、図６のＡ−Ａにおける断面図であ
る。図７を参照して、Ｐ基板１０２の表面部分にＮ型の
不純物領域１１０が形成され素子分離膜１０８によって
不純物領域同士は分離されている。不純物領域１１０と
不純物領域１１０の間の領域の上部にはワード線ＷＬ１
およびＷＬ２が形成されており、ワード線ＷＬ１，ＷＬ
２に対応してトランスファーゲート１０４，１０６が形
成される。このトランスファゲートは、図７では、Ｎチ
ャネルＭＯＳトランジスタである。また、Ａ−Ａ断面に
おいては、ＷＬ３は素子分離膜１０８の上部に形成され
ている。ワード線ＷＬ１，ＷＬ２の間の不純物領域１１
０は、ビット線／ＢＬ２とビット線コンタクト１１４に
よって接続されている。
る。図７を参照して、Ｐ基板１０２の表面部分にＮ型の
不純物領域１１０が形成され素子分離膜１０８によって
不純物領域同士は分離されている。不純物領域１１０と
不純物領域１１０の間の領域の上部にはワード線ＷＬ１
およびＷＬ２が形成されており、ワード線ＷＬ１，ＷＬ
２に対応してトランスファーゲート１０４，１０６が形
成される。このトランスファゲートは、図７では、Ｎチ
ャネルＭＯＳトランジスタである。また、Ａ−Ａ断面に
おいては、ＷＬ３は素子分離膜１０８の上部に形成され
ている。ワード線ＷＬ１，ＷＬ２の間の不純物領域１１
０は、ビット線／ＢＬ２とビット線コンタクト１１４に
よって接続されている。
【００９９】ストレージノードに相当する電極１１６が
形成され、電極１１６はストレージノードコンタクト１
１２によって不純物領域１１０に接続されている。電極
１１６の上部には容量絶縁膜１１８が形成され、そして
容量絶縁膜の上部にさらにセルプレート電極膜１２０が
形成される。
形成され、電極１１６はストレージノードコンタクト１
１２によって不純物領域１１０に接続されている。電極
１１６の上部には容量絶縁膜１１８が形成され、そして
容量絶縁膜の上部にさらにセルプレート電極膜１２０が
形成される。
【０１００】図６においてコンタクト窓ＣＷは図７のビ
ット線コンタクト１１４に対応する。また、図６のキャ
パシタＣＡＰは電極１１６とセルプレート電極膜１２０
によって形成されるキャパシタに対応する。
ット線コンタクト１１４に対応する。また、図６のキャ
パシタＣＡＰは電極１１６とセルプレート電極膜１２０
によって形成されるキャパシタに対応する。
【０１０１】図８は、図６の配置に対応する回路を説明
するための回路図である。図８を参照して、メモリセル
アレイ１４は、ロウデコーダ１０によって選択されるワ
ード線ＷＬ４ｍ〜ＷＬ４ｍ＋３およびビット線対ＢＬＰ
０，ＢＬＰ１に接続されている。ビット線対ＢＬＰ０は
ビット線ＢＬ０，／ＢＬ０を含む。ビット線対ＢＬＰ１
は、ビット線ＢＬ１，／ＢＬ１を含む。
するための回路図である。図８を参照して、メモリセル
アレイ１４は、ロウデコーダ１０によって選択されるワ
ード線ＷＬ４ｍ〜ＷＬ４ｍ＋３およびビット線対ＢＬＰ
０，ＢＬＰ１に接続されている。ビット線対ＢＬＰ０は
ビット線ＢＬ０，／ＢＬ０を含む。ビット線対ＢＬＰ１
は、ビット線ＢＬ１，／ＢＬ１を含む。
【０１０２】メモリセルＭＣ０，ＭＣ２はワード線ＷＬ
４ｍ＋３によって選択されてそれぞれビット線ＢＬ０，
ＢＬ１に接続される。メモリセルＭＣ１，ＭＣ３は、ワ
ード線ＷＬ４ｍによって選択されてそれぞれビット線Ｂ
Ｌ０，ＢＬ１に接続される。メモリセルＭＣ４，ＭＣ６
はワード線ＷＬ４ｍ＋１によって選択されそれぞれビッ
ト線／ＢＬ０，／ＢＬ１に選択される。メモリセルＭＣ
５，ＭＣ７はワード線ＷＬ４ｍ＋２によって選択され、
それぞれビット線／ＢＬ０，／ＢＬ１に選択される。
４ｍ＋３によって選択されてそれぞれビット線ＢＬ０，
ＢＬ１に接続される。メモリセルＭＣ１，ＭＣ３は、ワ
ード線ＷＬ４ｍによって選択されてそれぞれビット線Ｂ
Ｌ０，ＢＬ１に接続される。メモリセルＭＣ４，ＭＣ６
はワード線ＷＬ４ｍ＋１によって選択されそれぞれビッ
ト線／ＢＬ０，／ＢＬ１に選択される。メモリセルＭＣ
５，ＭＣ７はワード線ＷＬ４ｍ＋２によって選択され、
それぞれビット線／ＢＬ０，／ＢＬ１に選択される。
【０１０３】各メモリセルは、一端がセルプレートＣＰ
に接続されるキャパシタと、そのキャパシタの他端と対
応のビット線との間に接続され対応のワード線に応じて
活性化されるトランスファーゲートとを含んでいる。
に接続されるキャパシタと、そのキャパシタの他端と対
応のビット線との間に接続され対応のワード線に応じて
活性化されるトランスファーゲートとを含んでいる。
【０１０４】センスアンプ帯１６は、ビット線をイコラ
イズする電位ＶＢＬを出力するＶＢＬ発生回路１３０
と、ビット線イコライズ信号ＢＬＥＱおよびセンスアン
プ活性化信号ＳＯおよびテスト信号ＺＭＴＸ０〜ＺＭＴ
Ｘ３に応じてセンスアンプ活性化信号ＳＯ１およびビッ
ト線イコライズ信号ＢＬＥＱ１を出力するテスト回路１
２２と、センスアンプ活性化信号ＳＯ１に応じて活性化
し、ビット線対に発生する電位差を増幅するためのセン
スアンプＳＡと、ビット線イコライズ信号ＢＬＥＱ１に
応じてビット線対の電位を電位ＶＢＬに設定するイコラ
イズ回路ＥＱとを含んでいる。
イズする電位ＶＢＬを出力するＶＢＬ発生回路１３０
と、ビット線イコライズ信号ＢＬＥＱおよびセンスアン
プ活性化信号ＳＯおよびテスト信号ＺＭＴＸ０〜ＺＭＴ
Ｘ３に応じてセンスアンプ活性化信号ＳＯ１およびビッ
ト線イコライズ信号ＢＬＥＱ１を出力するテスト回路１
２２と、センスアンプ活性化信号ＳＯ１に応じて活性化
し、ビット線対に発生する電位差を増幅するためのセン
スアンプＳＡと、ビット線イコライズ信号ＢＬＥＱ１に
応じてビット線対の電位を電位ＶＢＬに設定するイコラ
イズ回路ＥＱとを含んでいる。
【０１０５】各イコライズ回路ＥＱは、互いに相補な２
本のビット線を電気的に接続するＮチャネルＭＯＳトラ
ンジスタ１２４と、互いに相補な２本のビット線をそれ
ぞれ電位ＶＢＬに結合させるためのＮチャネルＭＯＳト
ランジスタ１２６，１２８を含む。ＮチャネルＭＯＳト
ランジスタ１２４〜１２８のゲートはビット線イコライ
ズ信号ＢＬＥＱ１を受ける。
本のビット線を電気的に接続するＮチャネルＭＯＳトラ
ンジスタ１２４と、互いに相補な２本のビット線をそれ
ぞれ電位ＶＢＬに結合させるためのＮチャネルＭＯＳト
ランジスタ１２６，１２８を含む。ＮチャネルＭＯＳト
ランジスタ１２４〜１２８のゲートはビット線イコライ
ズ信号ＢＬＥＱ１を受ける。
【０１０６】ＶＢＬ発生回路１３０は、テスト信号ＶＢ
ＬＨ，ＶＢＬＬを受けて信号／ＥＮを出力するＮＯＲ回
路１３８と、信号／ＥＮが“Ｌ”レベルのときに電源電
位Ｖｃｃの２分の１の電位を出力する１／２Ｖｃｃ発生
回路１４０とを含む。
ＬＨ，ＶＢＬＬを受けて信号／ＥＮを出力するＮＯＲ回
路１３８と、信号／ＥＮが“Ｌ”レベルのときに電源電
位Ｖｃｃの２分の１の電位を出力する１／２Ｖｃｃ発生
回路１４０とを含む。
【０１０７】ＶＢＬ発生回路１３０は、さらに、テスト
信号ＶＢＬＨを受けて反転するインバータ１３２と、イ
ンバータ１３２の出力に応じてＶＢＬ発生回路１３０の
出力ノードを電源電位に結合するＰチャネルＭＯＳトラ
ンジスタ１３４と、テスト信号ＶＢＬＬの出力に応じて
ＶＢＬ発生回路１３０の出力ノードを接地電位に結合す
るＮチャネルＭＯＳトランジスタ１３６とを含む。
信号ＶＢＬＨを受けて反転するインバータ１３２と、イ
ンバータ１３２の出力に応じてＶＢＬ発生回路１３０の
出力ノードを電源電位に結合するＰチャネルＭＯＳトラ
ンジスタ１３４と、テスト信号ＶＢＬＬの出力に応じて
ＶＢＬ発生回路１３０の出力ノードを接地電位に結合す
るＮチャネルＭＯＳトランジスタ１３６とを含む。
【０１０８】図９は、図８におけるテスト回路１２２の
構成を示した回路図である。図９を参照して、テスト回
路１２２は、テスト信号ＺＴＭＸ０〜ＺＴＭＸ３を受け
るＡＮＤ回路１５２と、センスアンプ活性化信号ＳＯお
よびＡＮＤ回路１５２の出力を受けてセンスアンプ活性
化信号ＳＯ１を出力するＡＮＤ回路１５８と、ビット線
イコライズ信号ＢＬＥＱを受けて反転するインバータ１
５６と、インバータ１５６の出力およびＡＮＤ回路１５
２の出力を受けてビット線イコライズ信号ＢＬＥＱ１を
出力するＮＡＮＤ回路１６０とを含む。
構成を示した回路図である。図９を参照して、テスト回
路１２２は、テスト信号ＺＴＭＸ０〜ＺＴＭＸ３を受け
るＡＮＤ回路１５２と、センスアンプ活性化信号ＳＯお
よびＡＮＤ回路１５２の出力を受けてセンスアンプ活性
化信号ＳＯ１を出力するＡＮＤ回路１５８と、ビット線
イコライズ信号ＢＬＥＱを受けて反転するインバータ１
５６と、インバータ１５６の出力およびＡＮＤ回路１５
２の出力を受けてビット線イコライズ信号ＢＬＥＱ１を
出力するＮＡＮＤ回路１６０とを含む。
【０１０９】図１０は、図９に示したテスト回路１２２
の動作を説明するための図である。図９、図１０を参照
して、通常動作時には、テスト信号ＺＭＴＸ０〜ＺＭＴ
Ｘ３はすべて“Ｈ”レベルに設定されるため、ＡＮＤ回
路１５８はセンスアンプ活性化信号ＳＯをそのままセン
スアンプ活性化信号ＳＯ１として出力する。また、ＮＡ
ＮＤ回路１６０は、通常動作時においてはインバータ１
５６の出力を受けて反転して出力するためビット線イコ
ライズ信号ＢＬＥＱと同じ極性のビット線イコライズ信
号ＢＬＥＱ１を出力することになる。
の動作を説明するための図である。図９、図１０を参照
して、通常動作時には、テスト信号ＺＭＴＸ０〜ＺＭＴ
Ｘ３はすべて“Ｈ”レベルに設定されるため、ＡＮＤ回
路１５８はセンスアンプ活性化信号ＳＯをそのままセン
スアンプ活性化信号ＳＯ１として出力する。また、ＮＡ
ＮＤ回路１６０は、通常動作時においてはインバータ１
５６の出力を受けて反転して出力するためビット線イコ
ライズ信号ＢＬＥＱと同じ極性のビット線イコライズ信
号ＢＬＥＱ１を出力することになる。
【０１１０】一方テスト動作時には、テスト信号ＺＭＴ
Ｘ０〜ＺＭＴＸ３は、外部から与えられるアドレス信号
に応じてそれぞれ“Ｈ”または“Ｌ”のいずれかに設定
される。このときには、センスアンプ活性化信号ＳＯ１
は“Ｌ”レベルに固定され、またビット線イコライズ信
号ＢＬＥＱ１は“Ｈ”レベルに固定される。したがっ
て、テスト動作時には、センスアンプは非活性化され、
ビット線対に対して像副動作を行なわない。一方、ビッ
ト線イコライズ回路は、テスト動作時に活性化され、ビ
ット線対の電位を電位ＶＢＬに設定する。
Ｘ０〜ＺＭＴＸ３は、外部から与えられるアドレス信号
に応じてそれぞれ“Ｈ”または“Ｌ”のいずれかに設定
される。このときには、センスアンプ活性化信号ＳＯ１
は“Ｌ”レベルに固定され、またビット線イコライズ信
号ＢＬＥＱ１は“Ｈ”レベルに固定される。したがっ
て、テスト動作時には、センスアンプは非活性化され、
ビット線対に対して像副動作を行なわない。一方、ビッ
ト線イコライズ回路は、テスト動作時に活性化され、ビ
ット線対の電位を電位ＶＢＬに設定する。
【０１１１】図１１は、実施の形態１の半導体記憶装置
においてパターン書込を行なう説明をするための動作波
形図である。
においてパターン書込を行なう説明をするための動作波
形図である。
【０１１２】図１１を参照して、まずテスト信号ＶＢＬ
Ｈを“Ｈ”レベルに設定することによって電位ＶＢＬは
データ“Ｈ”に対応する電位となる。このときにテスト
信号ＺＴＭＸ０を“Ｌ”レベルに設定し、テスト信号Ｚ
ＴＭＸ１〜ＺＴＭＸ３を“Ｈ”レベルに設定する。する
と、図５に示したロウデコーダ１０によってプリデコー
ド信号Ｘ０が“Ｈ”レベルとなり、プリデコード信号Ｘ
１〜Ｘ３が“Ｌ”レベルとなる。また、プリデコード信
号ＲＸ０〜ＲＸ２０４７は“Ｈ”レベルとなる。
Ｈを“Ｈ”レベルに設定することによって電位ＶＢＬは
データ“Ｈ”に対応する電位となる。このときにテスト
信号ＺＴＭＸ０を“Ｌ”レベルに設定し、テスト信号Ｚ
ＴＭＸ１〜ＺＴＭＸ３を“Ｈ”レベルに設定する。する
と、図５に示したロウデコーダ１０によってプリデコー
ド信号Ｘ０が“Ｈ”レベルとなり、プリデコード信号Ｘ
１〜Ｘ３が“Ｌ”レベルとなる。また、プリデコード信
号ＲＸ０〜ＲＸ２０４７は“Ｈ”レベルとなる。
【０１１３】するとプリデコード信号Ｘ０に応じて活性
化されるワード線がすべて活性化する。すなわちワード
線の全体のうち４分の１が活性化することになる。そし
てこのワード線に繋がっているメモリセルすべてに
“Ｈ”データが書込まれる。
化されるワード線がすべて活性化する。すなわちワード
線の全体のうち４分の１が活性化することになる。そし
てこのワード線に繋がっているメモリセルすべてに
“Ｈ”データが書込まれる。
【０１１４】続いて時刻ｔ２において、テスト信号ＺＴ
ＭＸ０を“Ｈ”レベルに戻し、テスト信号ＶＢＬＨを
“Ｌ”レベルに戻す。そしてテスト信号ＶＢＬＬを
“Ｈ”レベルに設定すると電位ＶＢＬは“Ｌ”データに
対応した電位となる。
ＭＸ０を“Ｈ”レベルに戻し、テスト信号ＶＢＬＨを
“Ｌ”レベルに戻す。そしてテスト信号ＶＢＬＬを
“Ｈ”レベルに設定すると電位ＶＢＬは“Ｌ”データに
対応した電位となる。
【０１１５】続いて、テスト信号ＺＴＭＸ１〜ＺＴＭＸ
３を“Ｈ”レベルに活性化すると、プリデコード信号Ｘ
１〜Ｘ３が“Ｈ”レベルとなり、またプリデコード信号
ＲＸ０〜ＲＸ２０４７が“Ｈ”レベルとなる。
３を“Ｈ”レベルに活性化すると、プリデコード信号Ｘ
１〜Ｘ３が“Ｈ”レベルとなり、またプリデコード信号
ＲＸ０〜ＲＸ２０４７が“Ｈ”レベルとなる。
【０１１６】すると、プリデコード信号Ｘ１〜Ｘ３に応
じて選択されるワード線がすべて活性化される。すなわ
ち全部のワード線の４分の３が活性化され、このワード
線に繋がっているメモリセルすべてに“Ｌ”データを一
括に書込むことができる。なお、以上のテスト動作を行
なっている間は、テスト回路１２２によってセンスアン
プ活性化信号ＳＯ１が“Ｌ”レベルに非活性化されてお
り、またビット線イコライズ信号ＢＬＥＱ１が“Ｈ”レ
ベルに活性化されている。
じて選択されるワード線がすべて活性化される。すなわ
ち全部のワード線の４分の３が活性化され、このワード
線に繋がっているメモリセルすべてに“Ｌ”データを一
括に書込むことができる。なお、以上のテスト動作を行
なっている間は、テスト回路１２２によってセンスアン
プ活性化信号ＳＯ１が“Ｌ”レベルに非活性化されてお
り、またビット線イコライズ信号ＢＬＥＱ１が“Ｈ”レ
ベルに活性化されている。
【０１１７】そして、時刻ｔ３までこの状態を保持する
ことにより、メモリセル間同士のショートの検出を行な
うことができる。一定期間ｄ後にテスト信号ＺＴＭＸ１
〜ＺＴＭＸ３を“Ｈ”レベルに戻し、またテスト信号Ｖ
ＢＬＬを“Ｌ”レベルに戻してから注目セルのデータを
読出す。もしＳＮ−ＳＮ間ショートがあれば注目セルの
データが反転し“Ｌ”のデータが読出される。したがっ
て不良セルを検出することが可能である。
ことにより、メモリセル間同士のショートの検出を行な
うことができる。一定期間ｄ後にテスト信号ＺＴＭＸ１
〜ＺＴＭＸ３を“Ｈ”レベルに戻し、またテスト信号Ｖ
ＢＬＬを“Ｌ”レベルに戻してから注目セルのデータを
読出す。もしＳＮ−ＳＮ間ショートがあれば注目セルの
データが反転し“Ｌ”のデータが読出される。したがっ
て不良セルを検出することが可能である。
【０１１８】図１２は、図１１における時刻ｔ２〜ｔ３
の状態を説明するための図である。図１１、図１２を参
照して、時刻ｔ２〜ｔ３においては、プリデコード信号
Ｘ０に応じて選択されるワード線の電位は“Ｌ”レベル
となっており、他のプリデコード信号Ｘ１〜Ｘ３に応じ
て選択されるワード線の電位は“Ｈ”レベルとなってい
る。この状態においては、ＶＢＬ発生回路１３０を介し
てイコライズ回路ＥＱからビット線に電位ＶＢＬが供給
される。このときの電位ＶＢＬはデータ“Ｌ”に対応す
る電位である。
の状態を説明するための図である。図１１、図１２を参
照して、時刻ｔ２〜ｔ３においては、プリデコード信号
Ｘ０に応じて選択されるワード線の電位は“Ｌ”レベル
となっており、他のプリデコード信号Ｘ１〜Ｘ３に応じ
て選択されるワード線の電位は“Ｈ”レベルとなってい
る。この状態においては、ＶＢＬ発生回路１３０を介し
てイコライズ回路ＥＱからビット線に電位ＶＢＬが供給
される。このときの電位ＶＢＬはデータ“Ｌ”に対応す
る電位である。
【０１１９】したがって、注目セルを取囲む８つの隣接
セルに対してはいずれかのビット線からデータ“Ｌ”に
対応する電位が供給され続けているので、注目セルと隣
接セルとの間のショートの検出を強力に行なうことが可
能となる。すなわち、従来のように隣接セルに対して
“Ｌ”データの書込を繰返して行なうことにより隣接セ
ルのデータが注目セルのデータに引っ張られることを防
ぐ必要はない。したがって同じポーズ（ｐａｕｓｅ）期
間で比較した場合には、本発明の構成を用いて試験した
方が検出力が高まっている。
セルに対してはいずれかのビット線からデータ“Ｌ”に
対応する電位が供給され続けているので、注目セルと隣
接セルとの間のショートの検出を強力に行なうことが可
能となる。すなわち、従来のように隣接セルに対して
“Ｌ”データの書込を繰返して行なうことにより隣接セ
ルのデータが注目セルのデータに引っ張られることを防
ぐ必要はない。したがって同じポーズ（ｐａｕｓｅ）期
間で比較した場合には、本発明の構成を用いて試験した
方が検出力が高まっている。
【０１２０】以上説明したように従来の方法では、サラ
ウンディングパターンを全面にわたって書込むために時
間を要していたのが、ワード線を一括して活性化するこ
とで短時間でサラウンディングパターンの書込が可能と
なっている。たとえばパターンを一通り書込む時間は、
ワード線を一回選択し書込みを行なうのに１００ｎｓか
かるとすると、ワード線本数８１９２本でパターン一つ
当たり書込み時間が ８１９２×１００（ｎｓ）＝８１９．２（ｍｓ）、 注目セルを４通りに変化させ、書込データの極性２通り
をテストする必要があるので、 ８１９．２（ｍｓ）×４×２＝６．５５３（ｓ） すなわちテストパターンの書込時間は約６．５秒程度か
かっていたのが、本発明によれば、多く見積っても１０
ｍｓ程度に短縮することが可能となる。したがって、テ
スト時間短縮により、生産性が向上し、製品を安価に生
産することが可能となる。
ウンディングパターンを全面にわたって書込むために時
間を要していたのが、ワード線を一括して活性化するこ
とで短時間でサラウンディングパターンの書込が可能と
なっている。たとえばパターンを一通り書込む時間は、
ワード線を一回選択し書込みを行なうのに１００ｎｓか
かるとすると、ワード線本数８１９２本でパターン一つ
当たり書込み時間が ８１９２×１００（ｎｓ）＝８１９．２（ｍｓ）、 注目セルを４通りに変化させ、書込データの極性２通り
をテストする必要があるので、 ８１９．２（ｍｓ）×４×２＝６．５５３（ｓ） すなわちテストパターンの書込時間は約６．５秒程度か
かっていたのが、本発明によれば、多く見積っても１０
ｍｓ程度に短縮することが可能となる。したがって、テ
スト時間短縮により、生産性が向上し、製品を安価に生
産することが可能となる。
【０１２１】また、本発明により他の効果も期待するこ
とができる。図１３は、他の効果を説明するための図で
ある。
とができる。図１３は、他の効果を説明するための図で
ある。
【０１２２】図１３を参照して、最初に活性化するワー
ド線のグループをＴ１に記し、２回目に活性化するワー
ド線をＴ２に記している。
ド線のグループをＴ１に記し、２回目に活性化するワー
ド線をＴ２に記している。
【０１２３】まず１回目（Ｔ１）においてプリデコード
信号Ｘ０〜Ｘ３に対応するワード線を同時に活性化する
ことにより、メモリセルにオール０またはオール１を一
括して書込むことができる。
信号Ｘ０〜Ｘ３に対応するワード線を同時に活性化する
ことにより、メモリセルにオール０またはオール１を一
括して書込むことができる。
【０１２４】この場合テスト信号ＶＢＬＨを“Ｈ”レベ
ルとすればオール１が一括して書込まれ、逆にテスト信
号ＶＢＬＬを“Ｈ”レベルとすればオール０が書込まれ
る。
ルとすればオール１が一括して書込まれ、逆にテスト信
号ＶＢＬＬを“Ｈ”レベルとすればオール０が書込まれ
る。
【０１２５】次にサラウンディングパターンの書込を行
なう場合には、最初にプリデコード信号Ｘ０に対応する
ワード線を活性化し、次に書込データを反転させプリデ
コード信号Ｘ１〜Ｘ３に対応するワード線を活性化させ
る。最初に活性化するワード線とその次に活性化するワ
ード線の組合せは４通り考えられる。
なう場合には、最初にプリデコード信号Ｘ０に対応する
ワード線を活性化し、次に書込データを反転させプリデ
コード信号Ｘ１〜Ｘ３に対応するワード線を活性化させ
る。最初に活性化するワード線とその次に活性化するワ
ード線の組合せは４通り考えられる。
【０１２６】２番目の組合せは、まずプリデコード信号
Ｘ１に対応するワード線を活性化させた後にプリデコー
ド信号Ｘ０，Ｘ２，Ｘ３に対応するワード線を活性化さ
せる場合である。３番目の組合せは、まずプリデコード
信号Ｘ２に対応するワード線を活性化させた後にプリデ
コード信号Ｘ０，Ｘ１，Ｘ３に対応するワード線を活性
化させる場合である。２番目の組合せは、まずプリデコ
ード信号Ｘ３に対応するワード線を活性化させた後にプ
リデコード信号Ｘ０，Ｘ１，Ｘ２に対応するワード線を
活性化させる場合である。
Ｘ１に対応するワード線を活性化させた後にプリデコー
ド信号Ｘ０，Ｘ２，Ｘ３に対応するワード線を活性化さ
せる場合である。３番目の組合せは、まずプリデコード
信号Ｘ２に対応するワード線を活性化させた後にプリデ
コード信号Ｘ０，Ｘ１，Ｘ３に対応するワード線を活性
化させる場合である。２番目の組合せは、まずプリデコ
ード信号Ｘ３に対応するワード線を活性化させた後にプ
リデコード信号Ｘ０，Ｘ１，Ｘ２に対応するワード線を
活性化させる場合である。
【０１２７】また、実施の形態１の半導体記憶装置の構
成によれば、行方向のストライプパターンをの書込を行
なうことも可能である。この場合には、まずプリデコー
ド信号Ｘ０，Ｘ１に対応するワード線を活性化させデー
タを書込んだ後に、書込データを反転させてプリデコー
ド信号Ｘ２，Ｘ３に対応するワード線を活性化させてデ
ータを書込む。
成によれば、行方向のストライプパターンをの書込を行
なうことも可能である。この場合には、まずプリデコー
ド信号Ｘ０，Ｘ１に対応するワード線を活性化させデー
タを書込んだ後に、書込データを反転させてプリデコー
ド信号Ｘ２，Ｘ３に対応するワード線を活性化させてデ
ータを書込む。
【０１２８】またチェッカパターンを書込むことも可能
である。この場合には、まずプリデコード信号Ｘ０，Ｘ
２に対応するワード線を活性化させてデータを書込み、
そしてその後データを反転させてプリデコード信号Ｘ
１，Ｘ３に対応するワード線を活性化させてデータを書
込む。
である。この場合には、まずプリデコード信号Ｘ０，Ｘ
２に対応するワード線を活性化させてデータを書込み、
そしてその後データを反転させてプリデコード信号Ｘ
１，Ｘ３に対応するワード線を活性化させてデータを書
込む。
【０１２９】また、列方向のストライプパターンを書込
むことも可能である。この場合には、まずプリデコード
信号Ｘ０，Ｘ３に対応するワード線を活性化させてデー
タを書込み、そしてデータを反転させてプリデコード信
号Ｘ１，Ｘ２に対応するワード線を活性化させデータ書
込を行なえばよい。
むことも可能である。この場合には、まずプリデコード
信号Ｘ０，Ｘ３に対応するワード線を活性化させてデー
タを書込み、そしてデータを反転させてプリデコード信
号Ｘ１，Ｘ２に対応するワード線を活性化させデータ書
込を行なえばよい。
【０１３０】すなわち、本発明の構成を取ることで、サ
ラウンディングパターン以外にもメモリテストで必要な
オール０／オール１，行ストライプ，チェッカパター
ン，列ストライプの各パターンを通常の書込機能を用い
て書込むよりも短時間に書込むことが可能となる。した
がって、テスト時間の短縮すなわち生産性向上に大変有
効である。
ラウンディングパターン以外にもメモリテストで必要な
オール０／オール１，行ストライプ，チェッカパター
ン，列ストライプの各パターンを通常の書込機能を用い
て書込むよりも短時間に書込むことが可能となる。した
がって、テスト時間の短縮すなわち生産性向上に大変有
効である。
【０１３１】［実施の形態２］実施の形態１ではいわゆ
るハーフピッチ構成のセル配置の場合を説明した。実施
の形態２ではいわゆるクォータピッチ構成のセル配置の
場合について説明する。
るハーフピッチ構成のセル配置の場合を説明した。実施
の形態２ではいわゆるクォータピッチ構成のセル配置の
場合について説明する。
【０１３２】図１４は、実施の形態２で用いられるテス
トモード制御回路２２４の構成を示した回路図である。
トモード制御回路２２４の構成を示した回路図である。
【０１３３】テストモード制御回路２２４は、図２で示
したテストモード制御回路２４の構成においてテストモ
ードデコード回路３０に代えてテストモードデコード回
路２３０を含む。他の構成はテストモード制御回路２４
と同様であり説明は繰返さない。
したテストモード制御回路２４の構成においてテストモ
ードデコード回路３０に代えてテストモードデコード回
路２３０を含む。他の構成はテストモード制御回路２４
と同様であり説明は繰返さない。
【０１３４】図１５は、図１４におけるテストモードデ
コード回路２３０の動作を説明するための図である。
コード回路２３０の動作を説明するための図である。
【０１３５】図１４，図１５を参照して、テスト信号Ｔ
ＥＳＴが“Ｌ”レベルに非活性化されている通常動作時
においては、テスト信号ＺＭＴＸ０〜ＸＭＴＸ３は
“Ｈ”レベルに固定されている。
ＥＳＴが“Ｌ”レベルに非活性化されている通常動作時
においては、テスト信号ＺＭＴＸ０〜ＸＭＴＸ３は
“Ｈ”レベルに固定されている。
【０１３６】クォータピッチセルの場合には、偶数番目
のビット線対と奇数番目のビット線対で書込データを変
更することを可能とするために、偶数番目のビット線対
と奇数番目のビット線対に別々にそれぞれイコライズ電
位ＶＢＬＥ、ＶＢＬＯが与えられる。イコライズ電位Ｖ
ＢＬＥをそれぞれ“Ｈ” ，“Ｌ”データに対応する電
位に指定する信号がテスト信号ＶＢＬＥＨ，ＶＢＬＥＬ
である。また、イコライズ電位ＶＢＬＯをそれぞれ
“Ｈ” ，“Ｌ”データに対応する電位に指定する信号
がテスト信号ＶＢＬＯＨ，ＶＢＬＯＬである。
のビット線対と奇数番目のビット線対で書込データを変
更することを可能とするために、偶数番目のビット線対
と奇数番目のビット線対に別々にそれぞれイコライズ電
位ＶＢＬＥ、ＶＢＬＯが与えられる。イコライズ電位Ｖ
ＢＬＥをそれぞれ“Ｈ” ，“Ｌ”データに対応する電
位に指定する信号がテスト信号ＶＢＬＥＨ，ＶＢＬＥＬ
である。また、イコライズ電位ＶＢＬＯをそれぞれ
“Ｈ” ，“Ｌ”データに対応する電位に指定する信号
がテスト信号ＶＢＬＯＨ，ＶＢＬＯＬである。
【０１３７】この、テスト信号ＶＢＬＥＨ，ＶＢＬＥ
Ｌ，ＶＢＬＯＨ，ＶＢＬＯＬは通常動作時には“Ｌ”レ
ベルに固定されている。
Ｌ，ＶＢＬＯＨ，ＶＢＬＯＬは通常動作時には“Ｌ”レ
ベルに固定されている。
【０１３８】テスト信号ＴＥＳＴが活性化されるテスト
モード時に、偶数ビット線（ＥＶＥＮ）、奇数ビット線
（ＯＤＤ）にそれぞれ（Ｈ，Ｈ）のデータに対応する電
位を与えるときには、テスト信号ＶＢＬＥＨ，ＶＢＬＥ
Ｌ，ＶＢＬＯＨ，ＶＢＬＯＬは（Ｈ，Ｌ，Ｈ，Ｌ）に設
定される。
モード時に、偶数ビット線（ＥＶＥＮ）、奇数ビット線
（ＯＤＤ）にそれぞれ（Ｈ，Ｈ）のデータに対応する電
位を与えるときには、テスト信号ＶＢＬＥＨ，ＶＢＬＥ
Ｌ，ＶＢＬＯＨ，ＶＢＬＯＬは（Ｈ，Ｌ，Ｈ，Ｌ）に設
定される。
【０１３９】テスト信号ＴＥＳＴが活性化されるテスト
モード時に、偶数ビット線（ＥＶＥＮ）、奇数ビット線
（ＯＤＤ）にそれぞれ（Ｈ，Ｌ）のデータに対応する電
位を与えるときには、テスト信号ＶＢＬＥＨ，ＶＢＬＥ
Ｌ，ＶＢＬＯＨ，ＶＢＬＯＬは（Ｈ，Ｌ，Ｌ，Ｈ）に設
定される。
モード時に、偶数ビット線（ＥＶＥＮ）、奇数ビット線
（ＯＤＤ）にそれぞれ（Ｈ，Ｌ）のデータに対応する電
位を与えるときには、テスト信号ＶＢＬＥＨ，ＶＢＬＥ
Ｌ，ＶＢＬＯＨ，ＶＢＬＯＬは（Ｈ，Ｌ，Ｌ，Ｈ）に設
定される。
【０１４０】テスト信号ＴＥＳＴが活性化されるテスト
モード時に、偶数ビット線（ＥＶＥＮ）、奇数ビット線
（ＯＤＤ）にそれぞれ（Ｌ，Ｈ）のデータに対応する電
位を与えるときには、テスト信号ＶＢＬＥＨ，ＶＢＬＥ
Ｌ，ＶＢＬＯＨ，ＶＢＬＯＬは（Ｌ，Ｈ，Ｈ，Ｌ）に設
定される。
モード時に、偶数ビット線（ＥＶＥＮ）、奇数ビット線
（ＯＤＤ）にそれぞれ（Ｌ，Ｈ）のデータに対応する電
位を与えるときには、テスト信号ＶＢＬＥＨ，ＶＢＬＥ
Ｌ，ＶＢＬＯＨ，ＶＢＬＯＬは（Ｌ，Ｈ，Ｈ，Ｌ）に設
定される。
【０１４１】テスト信号ＴＥＳＴが活性化されるテスト
モード時に、偶数ビット線（ＥＶＥＮ）、奇数ビット線
（ＯＤＤ）にそれぞれ（Ｌ，Ｌ）のデータに対応する電
位を与えるときには、テスト信号ＶＢＬＥＨ，ＶＢＬＥ
Ｌ，ＶＢＬＯＨ，ＶＢＬＯＬは（Ｌ，Ｈ，Ｌ，Ｈ）に設
定される。
モード時に、偶数ビット線（ＥＶＥＮ）、奇数ビット線
（ＯＤＤ）にそれぞれ（Ｌ，Ｌ）のデータに対応する電
位を与えるときには、テスト信号ＶＢＬＥＨ，ＶＢＬＥ
Ｌ，ＶＢＬＯＨ，ＶＢＬＯＬは（Ｌ，Ｈ，Ｌ，Ｈ）に設
定される。
【０１４２】なお、テスト動作時にＺＭＴＸ０〜ＺＭＴ
Ｘ３がアドレス信号を制御することによって自由に設定
できるのは、図２、図３で説明した場合と同様である。
Ｘ３がアドレス信号を制御することによって自由に設定
できるのは、図２、図３で説明した場合と同様である。
【０１４３】図１６は、実施の形態２において用いられ
るＶＢＬ発生回路３３０の構成を示した回路図である。
るＶＢＬ発生回路３３０の構成を示した回路図である。
【０１４４】ＶＢＬ発生回路３３０は、テスト信号ＶＢ
ＬＥＨ，ＶＢＬＥＬに応じて電位ＶＢＬＥを出力するＶ
ＢＬ発生回路３３０．１と、テスト信号ＶＢＬＯＨ，Ｖ
ＢＬＯＬに応じて電位ＶＢＬＯを出力するＶＢＬ発生回
路３３０．２とを含む。ＶＢＬ発生回路３３０．１，３
３０．２の各構成は、図８に示したＶＢＬ発生回路１３
０と同様であり、説明は繰返さない。
ＬＥＨ，ＶＢＬＥＬに応じて電位ＶＢＬＥを出力するＶ
ＢＬ発生回路３３０．１と、テスト信号ＶＢＬＯＨ，Ｖ
ＢＬＯＬに応じて電位ＶＢＬＯを出力するＶＢＬ発生回
路３３０．２とを含む。ＶＢＬ発生回路３３０．１，３
３０．２の各構成は、図８に示したＶＢＬ発生回路１３
０と同様であり、説明は繰返さない。
【０１４５】図１７は、クォータピッチ構成のメモリセ
ルの配置を説明するための図である。
ルの配置を説明するための図である。
【０１４６】図１７を参照して、このようなメモリセル
の配置は「クォータピッチセル」配置と呼ばれる。この
特徴を説明すると、ビット線ＢＬ０に対応するメモリセ
ル列には、ビット線ＢＬ０と４本おきのワード線ＷＬ
１，ＷＬ５，…との交点に対応するメモリセル群と、ビ
ット線ＢＬ０と４本おきのワード線ＷＬ２，ＷＬ６，…
との交点に対応するメモリセル群とが配置される。
の配置は「クォータピッチセル」配置と呼ばれる。この
特徴を説明すると、ビット線ＢＬ０に対応するメモリセ
ル列には、ビット線ＢＬ０と４本おきのワード線ＷＬ
１，ＷＬ５，…との交点に対応するメモリセル群と、ビ
ット線ＢＬ０と４本おきのワード線ＷＬ２，ＷＬ６，…
との交点に対応するメモリセル群とが配置される。
【０１４７】このメモリセル列において、各メモリセル
は、隣接するメモリセルと対をなし、ビット線ＢＬ０に
接続するためのビット線コンタクトＣＷを共有してい
る。
は、隣接するメモリセルと対をなし、ビット線ＢＬ０に
接続するためのビット線コンタクトＣＷを共有してい
る。
【０１４８】ビット線ＢＬ０に隣接するビット線ＢＬ１
に対応するメモリセル列には、ビット線ＢＬ１と４本お
きのワード線ＷＬ０，ＷＬ４，…との交点に対応するメ
モリセルと、ビット線ＢＬ１と４本おきのワード線ＷＬ
１，ＷＬ５，…との交点に対応するメモリセルとが配置
される。
に対応するメモリセル列には、ビット線ＢＬ１と４本お
きのワード線ＷＬ０，ＷＬ４，…との交点に対応するメ
モリセルと、ビット線ＢＬ１と４本おきのワード線ＷＬ
１，ＷＬ５，…との交点に対応するメモリセルとが配置
される。
【０１４９】このメモリセル列において、各メモリセル
は、隣接するメモリセルと対をなし、ビット線ＢＬ１に
接続するためのビット線コンタクトＣＷを共有してい
る。
は、隣接するメモリセルと対をなし、ビット線ＢＬ１に
接続するためのビット線コンタクトＣＷを共有してい
る。
【０１５０】ビット線ＢＬ１に隣接するビット線／ＢＬ
０に対応するメモリセル列には、ビット線／ＢＬ０と４
本おきのワード線ＷＬ０，ＷＬ４，…との交点に対応す
るメモリセル群と、ビット線ＢＬ０と４本おきのワード
線ＷＬ３，ＷＬ７，…との交点に対応するメモリセル群
とが配置される。
０に対応するメモリセル列には、ビット線／ＢＬ０と４
本おきのワード線ＷＬ０，ＷＬ４，…との交点に対応す
るメモリセル群と、ビット線ＢＬ０と４本おきのワード
線ＷＬ３，ＷＬ７，…との交点に対応するメモリセル群
とが配置される。
【０１５１】このメモリセル列において、各メモリセル
は、隣接するメモリセルと対をなし、ビット線／ＢＬ０
に接続するためのビット線コンタクトＣＷを共有してい
る。
は、隣接するメモリセルと対をなし、ビット線／ＢＬ０
に接続するためのビット線コンタクトＣＷを共有してい
る。
【０１５２】ビット線／ＢＬ０に隣接するビット線／Ｂ
Ｌ１に対応するメモリセル列には、ビット線／ＢＬ１と
４本おきのワード線ＷＬ２，ＷＬ６，…との交点に対応
するメモリセルと、ビット線／ＢＬ１と４本おきのワー
ド線ＷＬ３，ＷＬ７，…との交点に対応するメモリセル
とが配置される。
Ｌ１に対応するメモリセル列には、ビット線／ＢＬ１と
４本おきのワード線ＷＬ２，ＷＬ６，…との交点に対応
するメモリセルと、ビット線／ＢＬ１と４本おきのワー
ド線ＷＬ３，ＷＬ７，…との交点に対応するメモリセル
とが配置される。
【０１５３】このメモリセル列において、各メモリセル
は、隣接するメモリセルと対をなし、ビット線ＢＬ１に
接続するためのビット線コンタクトＣＷを共有してい
る。
は、隣接するメモリセルと対をなし、ビット線ＢＬ１に
接続するためのビット線コンタクトＣＷを共有してい
る。
【０１５４】このようなパターンがワード線に沿う行方
向に繰返し配置される。ビット線に沿った各メモリセル
列において、図１７では、ビット線に設けられているビ
ット線コンタクトＣＷの配置間隔が、基本レイアウト単
位の基本配置ピッチを示している。メモリセル列は、基
本レイアウト単位の配置が隣接するメモリセル列に比べ
てずれている。このずれが基本配置ピッチの４分の１で
ある。
向に繰返し配置される。ビット線に沿った各メモリセル
列において、図１７では、ビット線に設けられているビ
ット線コンタクトＣＷの配置間隔が、基本レイアウト単
位の基本配置ピッチを示している。メモリセル列は、基
本レイアウト単位の配置が隣接するメモリセル列に比べ
てずれている。このずれが基本配置ピッチの４分の１で
ある。
【０１５５】図１７を参照してクォータピッチセルにお
いてサラウンディングパターンを書込むための動作を簡
単に説明する。
いてサラウンディングパターンを書込むための動作を簡
単に説明する。
【０１５６】センスアンプは偶数番目のビット線対に接
続される群と奇数番目のビット線対に接続される群に分
割されている。
続される群と奇数番目のビット線対に接続される群に分
割されている。
【０１５７】すなわち、ビット線ＢＬ０，／ＢＬ０に接
続される回路３３２およびビット線ＢＬ２，／ＢＬ２に
接続される回路３３４には電位ＶＢＬＥが与えられてい
る。回路３３２，３３４の各々は、センスアンプＳＡと
イコライズ回路ＥＱが含まれている。
続される回路３３２およびビット線ＢＬ２，／ＢＬ２に
接続される回路３３４には電位ＶＢＬＥが与えられてい
る。回路３３２，３３４の各々は、センスアンプＳＡと
イコライズ回路ＥＱが含まれている。
【０１５８】ビット線ＢＬ１，／ＢＬ１に接続される回
路３３６，ビット線ＢＬ３，／ＢＬ３に接続される回路
３３８には電位ＶＢＬＯが与えられている。回路３３
６，３３８の各々は、センスアンプＳＡとイコライズ回
路ＥＱを含んでいる。
路３３６，ビット線ＢＬ３，／ＢＬ３に接続される回路
３３８には電位ＶＢＬＯが与えられている。回路３３
６，３３８の各々は、センスアンプＳＡとイコライズ回
路ＥＱを含んでいる。
【０１５９】まず、ワード線ＷＬ０，ＷＬ４，ＷＬ８，
…を活性化し電位ＶＢＬＥを“Ｌ”データに対応する電
位に設定し、電位ＶＢＬＯを“Ｈ”データに対応する電
位に設定する。そして書込を行なう。その後、残りのワ
ード線すなわちワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ
５，ＷＬ６，ＷＬ７，…を活性化し、電位ＶＢＬＥ，Ｖ
ＢＬＯをともに“Ｈ”データに対応する電位に設定す
る。
…を活性化し電位ＶＢＬＥを“Ｌ”データに対応する電
位に設定し、電位ＶＢＬＯを“Ｈ”データに対応する電
位に設定する。そして書込を行なう。その後、残りのワ
ード線すなわちワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ
５，ＷＬ６，ＷＬ７，…を活性化し、電位ＶＢＬＥ，Ｖ
ＢＬＯをともに“Ｈ”データに対応する電位に設定す
る。
【０１６０】すると、注目セルのまわりの隣接セルに
は、注目セルに書込んだデータと逆のデータが書込まれ
る。したがって、ＳＮ−ＳＮショートを検出できる。た
だし、クォータピッチセルの場合には、活性化するワー
ド線が４通り、電位ＶＢＬＥ，ＶＢＬＯの２パターンす
なわち４×２＝８通りのテストパターンをテストする必
要がある。
は、注目セルに書込んだデータと逆のデータが書込まれ
る。したがって、ＳＮ−ＳＮショートを検出できる。た
だし、クォータピッチセルの場合には、活性化するワー
ド線が４通り、電位ＶＢＬＥ，ＶＢＬＯの２パターンす
なわち４×２＝８通りのテストパターンをテストする必
要がある。
【０１６１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１６２】
【発明の効果】請求項１に記載の半導体記憶装置は、メ
モリセルアレイにテストパターンを短時間で書込むこと
ができるので、テスト時間の短縮がはかれ、生産効率が
向上するという効果がある。
モリセルアレイにテストパターンを短時間で書込むこと
ができるので、テスト時間の短縮がはかれ、生産効率が
向上するという効果がある。
【０１６３】請求項２、３に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、ハーフピッチセル構成のメモリアレイ配置を取った
場合に故障検出率の高いテストパターンを短時間で書込
むことが可能である。
請求項１に記載の半導体記憶装置の奏する効果に加え
て、ハーフピッチセル構成のメモリアレイ配置を取った
場合に故障検出率の高いテストパターンを短時間で書込
むことが可能である。
【０１６４】請求項４〜６に記載の半導体記憶装置は、
請求項２に記載の半導体記憶装置の奏する効果に加え
て、イコライズ回路によりメモリセルに書込みデータを
一括して与えられるので、さらに書込み時間の短縮が図
れる。また、ＳＮ−ＳＮショート検出する場合は、特
に、注目セルに隣接する隣接セルにイコライズ回路から
電位を供給したままでポーズテストが可能となり、不良
検出率が向上する。
請求項２に記載の半導体記憶装置の奏する効果に加え
て、イコライズ回路によりメモリセルに書込みデータを
一括して与えられるので、さらに書込み時間の短縮が図
れる。また、ＳＮ−ＳＮショート検出する場合は、特
に、注目セルに隣接する隣接セルにイコライズ回路から
電位を供給したままでポーズテストが可能となり、不良
検出率が向上する。
【０１６５】請求項７、８に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、クォータピッチセル構成のメモリアレイ配置を取っ
た場合に故障検出率の高いテストパターンを短時間で書
込むことが可能である。
請求項１に記載の半導体記憶装置の奏する効果に加え
て、クォータピッチセル構成のメモリアレイ配置を取っ
た場合に故障検出率の高いテストパターンを短時間で書
込むことが可能である。
【０１６６】請求項９〜１１に記載の半導体記憶装置
は、請求項２に記載の半導体記憶装置の奏する効果に加
えて、イコライズ回路によりメモリセルに書込みデータ
を一括して与えられるので、さらに書込み時間の短縮が
図れる。また、ＳＮ−ＳＮショート検出する場合は、特
に、注目セルに隣接する隣接セルにイコライズ回路から
電位を供給したままでポーズテストが可能となり、不良
検出率が向上する。
は、請求項２に記載の半導体記憶装置の奏する効果に加
えて、イコライズ回路によりメモリセルに書込みデータ
を一括して与えられるので、さらに書込み時間の短縮が
図れる。また、ＳＮ−ＳＮショート検出する場合は、特
に、注目セルに隣接する隣接セルにイコライズ回路から
電位を供給したままでポーズテストが可能となり、不良
検出率が向上する。
【図１】 本発明の実施の形態１の半導体記憶装置２の
概略構成を示したブロック図である。
概略構成を示したブロック図である。
【図２】 図１におけるテストモード制御回路２４の構
成を示したブロック図である。
成を示したブロック図である。
【図３】 図２におけるテストモードデコード回路３０
の動作を説明するための図である。
の動作を説明するための図である。
【図４】 図２におけるテストデコード活性化回路２８
の動作を説明するための動作波形図である。
の動作を説明するための動作波形図である。
【図５】 図１におけるロウデコーダ１０の構成を示す
回路図である。
回路図である。
【図６】 図１におけるメモリセルアレイ１４の一部の
構成を示した配置図である。
構成を示した配置図である。
【図７】 図６のＡ−Ａにおける断面図である。
【図８】 図６の配置に対応する回路を説明するための
回路図である。
回路図である。
【図９】 図８におけるテスト回路１２２の構成を示し
た回路図である。
た回路図である。
【図１０】 図９に示したテスト回路１２２の動作を説
明するための図である。
明するための図である。
【図１１】 実施の形態１の半導体記憶装置においてパ
ターン書込を行なう説明をするための動作波形図であ
る。
ターン書込を行なう説明をするための動作波形図であ
る。
【図１２】 図１１における時刻ｔ２〜ｔ３の状態を説
明するための図である。
明するための図である。
【図１３】 他の効果を説明するための図である。
【図１４】 実施の形態２で用いられるテストモード制
御回路２２４の構成を示した回路図である。
御回路２２４の構成を示した回路図である。
【図１５】 図１４におけるテストモードデコード回路
２３０の動作を説明するための図である。
２３０の動作を説明するための図である。
【図１６】 実施の形態２において用いられるＶＢＬ発
生回路３３０の構成を示した回路図である。
生回路３３０の構成を示した回路図である。
【図１７】 クォータピッチ構成のメモリセルの配置を
説明するための図である。
説明するための図である。
【図１８】 従来の半導体記憶装置５０２の概略構成を
示したブロック図である。
示したブロック図である。
【図１９】 図１８におけるロウデコーダ５１０の構成
を示した回路図である。
を示した回路図である。
【図２０】 図１８に示したメモリセルアレイ１４のメ
モリセル配置の様子を部分的に示した図である。
モリセル配置の様子を部分的に示した図である。
２ 半導体記憶装置、５ アドレスバッファ、６ 制御
信号入力バッファ、８コントロール回路、１０ ロウデ
コーダ、１２ コラムデコーダ、１４ メモリセルアレ
イ、１６ センスアンプ帯、１８ ブロック、２０ 出
力バッファ、２２ 入力バッファ、２４，２２４ テス
トモード制御回路、２６ 高電位検出回路、２８ テス
トデコード活性化回路、３０，２３０ テストモードデ
コード回路、３２，３６ プリデコーダ、３４ ＡＮＤ
回路、３８ メインデコーダ、４０〜５４，６２〜７
１，７８，８２，８６，９０，１３８，１６０ ＮＡＮ
Ｄ回路、５６〜６０，７２〜７６ デコード回路、８
０，８４，８８，９２，１３２，１５６ インバータ、
１０２ 基板、１０８ 素子分離膜、１１０ 不純物領
域、１１２ ストレージノードコンタクト、１１４ ビ
ット線コンタクト、１１６ 電極、１１８ 容量絶縁
膜、１２０ セルプレート電極膜、１２２ テスト回
路、１２４，１２６，１２８，１３４，１３６ トラン
ジスタ、１０４，１０６ トランスファーゲート、３３
２〜３３８ 回路、１３０，３３０ ＶＢＬ発生回路、
１４０ １／２Ｖｃｃ発生回路、１５２，１５８ ＡＮ
Ｄ回路、ＣＡＰ キャパシタ、ＣＷ コンタクト窓、Ｃ
Ｐ セルプレート、ＳＡ センスアンプ、ＥＱ イコラ
イズ回路、ＢＬ０〜ＢＬ３，／ＢＬ０〜／ＢＬ３ ビッ
ト線、ＢＬＰ，ＢＬＰ０，ＢＬＰ１ ビット線対、Ｍ
Ｃ，ＭＣ０〜ＭＣ７ メモリセル、ＷＬ，ＷＬ０〜ＷＬ
ｎ，ＷＬ４ｍ〜ＷＬ４ｍ＋３ ワード線。
信号入力バッファ、８コントロール回路、１０ ロウデ
コーダ、１２ コラムデコーダ、１４ メモリセルアレ
イ、１６ センスアンプ帯、１８ ブロック、２０ 出
力バッファ、２２ 入力バッファ、２４，２２４ テス
トモード制御回路、２６ 高電位検出回路、２８ テス
トデコード活性化回路、３０，２３０ テストモードデ
コード回路、３２，３６ プリデコーダ、３４ ＡＮＤ
回路、３８ メインデコーダ、４０〜５４，６２〜７
１，７８，８２，８６，９０，１３８，１６０ ＮＡＮ
Ｄ回路、５６〜６０，７２〜７６ デコード回路、８
０，８４，８８，９２，１３２，１５６ インバータ、
１０２ 基板、１０８ 素子分離膜、１１０ 不純物領
域、１１２ ストレージノードコンタクト、１１４ ビ
ット線コンタクト、１１６ 電極、１１８ 容量絶縁
膜、１２０ セルプレート電極膜、１２２ テスト回
路、１２４，１２６，１２８，１３４，１３６ トラン
ジスタ、１０４，１０６ トランスファーゲート、３３
２〜３３８ 回路、１３０，３３０ ＶＢＬ発生回路、
１４０ １／２Ｖｃｃ発生回路、１５２，１５８ ＡＮ
Ｄ回路、ＣＡＰ キャパシタ、ＣＷ コンタクト窓、Ｃ
Ｐ セルプレート、ＳＡ センスアンプ、ＥＱ イコラ
イズ回路、ＢＬ０〜ＢＬ３，／ＢＬ０〜／ＢＬ３ ビッ
ト線、ＢＬＰ，ＢＬＰ０，ＢＬＰ１ ビット線対、Ｍ
Ｃ，ＭＣ０〜ＭＣ７ メモリセル、ＷＬ，ＷＬ０〜ＷＬ
ｎ，ＷＬ４ｍ〜ＷＬ４ｍ＋３ ワード線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｆ Ｆターム(参考） 2G132 AA08 AD15 AG01 AK16 AK20 AL09 AL11 5B024 AA15 BA05 BA07 BA09 BA13 BA18 BA21 BA29 CA07 CA21 EA02 EA03 5F083 AD48 AD56 LA09 LA12 LA16 NA08 ZA20 5L106 AA01 DD01 DD06 EE02
Claims (11)
- 【請求項１】 通常動作モードとテストモードとを有す
る半導体記憶装置であって、 行列状に配置された複数のメモリセルを含むメモリアレ
イと、 前記列方向に沿って配置され、前記複数のメモリセルに
対しデータの書込や読出を行なうための複数のビット線
と、 前記行方向に沿って配置され、前記複数のメモリセルの
うちの特定のメモリセルを選択するための複数のワード
線とを備え、 前記複数のワード線は、 ｍを０以上の整数とすると前記複数のワード線のうちの
第１のワード線を１番目として数えて４ｍ＋１番目に該
当するワード線からなる第１のワード線群と、 前記第１のワード線を１番目として数えて４ｍ＋２番目
に該当するワード線からなる第２のワード線群と、 前記第１のワード線を１番目として数えて４ｍ＋３番目
に該当するワード線からなる第３のワード線群と、 前記第１のワード線を１番目として数えて４ｍ＋４番目
に該当するワード線からなる第４のワード線群とを含
み、 前記テストモード時には、前記アドレス信号に応じて前
記第１〜第４のワード線群を活性化の単位として前記複
数のワード線を活性化する行デコード回路をさらに備え
る、半導体記憶装置。 - 【請求項２】 前記複数のビット線のうちの第１のビッ
ト線に対応する第１のメモリセル列には、前記第１のビ
ット線と前記第１のワード線群との交点に対応する第１
のメモリセル群と、前記第１のビット線と前記第２のワ
ード線群との交点に対応する第２のメモリセル群とが配
置され、 前記第１のメモリセル群の各メモリセルは、前記第１の
ビット線に接続するための第１のビット線コンタクトを
前記第２のメモリセル群のうちの隣接するメモリセルと
共有し、 前記第１のビット線に隣接する第２のビット線に対応す
る第２のメモリセル列には、前記第２のビット線と前記
第３のワード線群との交点に対応する第３のメモリセル
群と、前記第２のビット線と前記第４のワード線群との
交点に対応する第４のメモリセル群とが配置され、 前記第３のメモリセル群の各メモリセルは、前記第２の
ビット線に接続するための第２のビット線コンタクトを
前記第４のメモリセル群のうちの隣接するメモリセルと
共有する、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記アドレス信号は複数ビットの信号で
あり、 前記テストモードにおいて前記アドレス信号に応じて第
１〜第４のテスト信号を出力するテスト回路をさらに備
え、 前記行デコード回路は、 前記通常動作モードにおいて前記アドレス信号の所定の
２ビットをデコードして第１〜第４のプリデコード信号
を出力し、前記テストモードにおいては前記第１〜第４
のテスト信号に応じて前記第１〜第４のプリデコード信
号を出力する第１のプリデコード回路と、 前記通常動作モードにおいて前記アドレス信号の前記２
ビット以外のビットのデコードをし、前記テストモード
においては出力が固定される第２のプリデコード回路
と、 前記第１、第２のプリデコード回路の出力に応じて前記
複数のワード線の活性化を行なうメインデコード回路と
を含む、請求項２に記載の半導体記憶装置。 - 【請求項４】 前記第１、第２のビット線は、ビット線
対をなし、 前記テストモードにおいて外部からの指示に応じてテス
ト信号を出力する第１のテスト回路と、 前記通常動作モード時には所定のイコライズ電位を出力
し、前記テストモード時にはハイ、ロウのいずれかのデ
ータに対応する電位を前記テスト信号に応じて出力する
電位発生回路と、 前記電位発生回路の出力に応じて前記ビット線対をイコ
ライズするイコライズ回路とをさらに備える、請求項２
に記載の半導体記憶装置。 - 【請求項５】 前記通常動作モード時には、イコライズ
信号に応じて前記イコライズ回路の活性化を行ない、前
記テストモード時には、前記イコライズ信号に拘らず前
記イコライズ回路を活性状態に保持する、第２のテスト
回路をさらに備える、請求項４に記載の半導体記憶装
置。 - 【請求項６】 前記ビット線対の電位差を増幅するセン
スアンプと、 前記通常動作モード時には、センスアンプ活性化信号に
応じて前記センスアンプの活性化を行ない、前記テスト
モード時には、前記センスアンプ活性化信号に拘らず前
記センスアンプを非活性化する第２のテスト回路をさら
に含む、請求項４に記載の半導体記憶装置。 - 【請求項７】 前記複数のビット線は、 連続して隣接配置される第１〜第４のビット線を含み、 前記第１のビット線に対応する第１のメモリセル列に
は、前記第１のビット線と前記第１のワード線群との交
点に対応する第１のメモリセル群と、前記第１のビット
線と前記第２のワード線群との交点に対応する第２のメ
モリセル群とが配置され、 前記第１のメモリセル群の各メモリセルは、前記第１の
ビット線に接続するための第１のビット線コンタクトを
前記第２のメモリセル群のうちの隣接するメモリセルと
共有し、 前記第２のビット線に対応する第２のメモリセル列に
は、前記第２のビット線と前記第２のワード線群との交
点に対応する第３のメモリセル群と、前記第２のビット
線と前記第３のワード線群との交点に対応する第４のメ
モリセル群とが配置され、 前記第３のメモリセル群の各メモリセルは、前記第２の
ビット線に接続するための第２のビット線コンタクトを
前記第４のメモリセル群のうちの隣接するメモリセルと
共有し、 前記第３のビット線に対応する第３のメモリセル列に
は、前記第３のビット線と前記第３のワード線群との交
点に対応する第５のメモリセル群と、前記第３のビット
線と前記第４のワード線群との交点に対応する第６のメ
モリセル群とが配置され、 前記第５のメモリセル群の各メモリセルは、前記第３の
ビット線に接続するための第３のビット線コンタクトを
前記第６のメモリセル群のうちの隣接するメモリセルと
共有し、 前記第４のビット線に対応する第４のメモリセル列に
は、前記第４のビット線と前記第４のワード線群との交
点に対応する第７のメモリセル群と、前記第４のビット
線と前記第１のワード線群との交点に対応する第８のメ
モリセル群とが配置され、 前記第７のメモリセル群の各メモリセルは、前記第４の
ビット線に接続するための第４のビット線コンタクトを
前記第８のメモリセル群のうちの隣接するメモリセルと
共有する、請求項１に記載の半導体記憶装置。 - 【請求項８】 前記アドレス信号は複数ビットの信号で
あり、 前記テストモードにおいて前記アドレス信号に応じて第
１〜第４のテスト信号を出力するテスト回路をさらに備
え、 前記行デコード回路は、 前記通常動作モードにおいて前記アドレス信号の所定の
２ビットをデコードして第１〜第４のプリデコード信号
を出力し、前記テストモードにおいては前記第１〜第４
のテスト信号に応じて前記第１〜第４のプリデコード信
号を出力する第１のプリデコード回路と、 前記通常動作モードにおいて前記アドレス信号の前記２
ビット以外の他のビットのデコードをし、前記テストモ
ードにおいては出力が固定される第２のプリデコード回
路と、 前記第１、第２のプリデコード回路の出力に応じて前記
複数のワード線の活性化を行なうメインデコード回路と
を含む、請求項７に記載の半導体記憶装置。 - 【請求項９】 前記第１、第３のビット線は、第１のビ
ット線対をなし、 前記第２、第４のビット線は、第２のビット線対をな
し、 前記テストモードにおいて外部からの指示に応じて独立
に制御可能な第１、第２のテスト信号を出力する第１の
テスト回路と、 前記通常動作モード時には所定のイコライズ電位を出力
し、前記テストモード時にはハイ、ロウのいずれかのデ
ータに対応する電位を前記第１、第２のテスト信号に応
じてそれぞれ出力する第１、第２の電位発生回路と、 前記第１、第２の電位発生回路の出力に応じてそれぞれ
前記第１、第２のビット線対をイコライズする第１、第
２のイコライズ回路とをさらに備える、請求項７に記載
の半導体記憶装置。 - 【請求項１０】 前記通常動作モード時には、イコライ
ズ信号に応じて前記第１、第２のイコライズ回路の活性
化を行ない、前記テストモード時には、前記イコライズ
信号に拘らず前記第１、第２のイコライズ回路を活性状
態に保持する、第２のテスト回路をさらに備える、請求
項９に記載の半導体記憶装置。 - 【請求項１１】 前記第１、第２のビット線対の電位差
をそれぞれ増幅する第１、第２のセンスアンプと、 前記通常動作モード時には、センスアンプ活性化信号に
応じて前記第１、第２のセンスアンプの活性化を行な
い、前記テストモード時には、前記センスアンプ活性化
信号に拘らず前記第１、第２のセンスアンプを非活性化
する第２のテスト回路をさらに含む、請求項９に記載の
半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001000019A JP2002208299A (ja) | 2001-01-04 | 2001-01-04 | 半導体記憶装置 |
| US09/900,023 US6430097B1 (en) | 2001-01-04 | 2001-07-09 | Semiconductor memory device enabling reduction of test time period |
| DE10141994A DE10141994A1 (de) | 2001-01-04 | 2001-08-28 | Halbleiterspeichervorrichtung zur Reduktion der Prüfzeitperiode |
| TW090122081A TW523755B (en) | 2001-01-04 | 2001-09-06 | Semiconductor memory device |
| CNB011325925A CN1204562C (zh) | 2001-01-04 | 2001-09-07 | 可缩短测试时间的半导体存储装置 |
| KR10-2001-0055433A KR100420427B1 (ko) | 2001-01-04 | 2001-09-10 | 테스트 시간의 단축이 가능한 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001000019A JP2002208299A (ja) | 2001-01-04 | 2001-01-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002208299A true JP2002208299A (ja) | 2002-07-26 |
Family
ID=18868913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001000019A Withdrawn JP2002208299A (ja) | 2001-01-04 | 2001-01-04 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6430097B1 (ja) |
| JP (1) | JP2002208299A (ja) |
| KR (1) | KR100420427B1 (ja) |
| CN (1) | CN1204562C (ja) |
| DE (1) | DE10141994A1 (ja) |
| TW (1) | TW523755B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009266300A (ja) * | 2008-04-24 | 2009-11-12 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003085997A (ja) * | 2001-09-07 | 2003-03-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100585090B1 (ko) * | 2003-06-04 | 2006-05-30 | 삼성전자주식회사 | 스태틱 메모리셀 소프트 결함 검출수단을 구비하는 반도체집적회로 및 이의 소프트 결함 검출방법 |
| KR100532439B1 (ko) * | 2003-06-04 | 2005-11-30 | 삼성전자주식회사 | 스태틱 메모리셀 소프트 결함 검출수단을 구비하는 반도체집적회로 및 이의 소프트 결함 검출방법 및 테스팅 방법 |
| CN103531245B (zh) * | 2012-07-04 | 2016-06-08 | 宜扬科技股份有限公司 | 非挥发性记忆装置中的位线的检测方法 |
| US9082739B2 (en) | 2013-05-16 | 2015-07-14 | Samsung Electronics Co., Ltd. | Semiconductor device having test structure |
| KR102124628B1 (ko) * | 2013-05-16 | 2020-06-19 | 삼성전자주식회사 | 반도체 장치의 테스트 구조체 |
| JP6433933B2 (ja) * | 2016-03-14 | 2018-12-05 | 東芝メモリ株式会社 | 半導体記憶装置及びメモリシステム |
| CN109164374B (zh) * | 2018-09-28 | 2024-03-29 | 长鑫存储技术有限公司 | 芯片与芯片测试系统 |
| WO2020063413A1 (en) | 2018-09-28 | 2020-04-02 | Changxin Memory Technologies, Inc. | Chip and chip test system |
| CN115602208A (zh) * | 2021-07-08 | 2023-01-13 | 长鑫存储技术有限公司（Cn） | 一种存储器及其写入方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH05210998A (ja) * | 1992-01-30 | 1993-08-20 | Nec Corp | 半導体メモリ装置 |
| JPH05282885A (ja) | 1992-04-02 | 1993-10-29 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| KR970012783A (ko) * | 1995-08-24 | 1997-03-29 | 김광호 | 테스트 시간 단축형 반도체 메모리 장치 |
| JPH10223000A (ja) * | 1997-02-04 | 1998-08-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5996106A (en) * | 1997-02-04 | 1999-11-30 | Micron Technology, Inc. | Multi bank test mode for memory devices |
| JPH10340599A (ja) * | 1997-06-05 | 1998-12-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6003149A (en) * | 1997-08-22 | 1999-12-14 | Micron Technology, Inc. | Test method and apparatus for writing a memory array with a reduced number of cycles |
| JPH11162199A (ja) * | 1997-11-25 | 1999-06-18 | Hitachi Ltd | 半導体記憶装置 |
| US5896331A (en) * | 1997-12-23 | 1999-04-20 | Lsi Logic Corporation | Reprogrammable addressing process for embedded DRAM |
| KR100300033B1 (ko) * | 1998-02-03 | 2001-10-19 | 김영환 | 반도체메모리회로 |
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2001
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Cited By (1)
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|---|---|---|---|---|
| JP2009266300A (ja) * | 2008-04-24 | 2009-11-12 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
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