TWI618089B - Semiconductor memory device and memory system - Google Patents

Abstract

實施形態提供一種能夠提高可靠性之半導體記憶裝置。 實施形態之半導體記憶裝置包含：第1記憶體單元SU0，其包含依次積層於半導體基板之上方之第1至第4記憶胞MT；第2記憶體單元SU1，其包含依次積層於半導體基板之上方之第5至第8記憶胞MT；第1字元線WL1，其連接於第1及第5記憶胞之閘極；第2字元線WL2，其連接於第2及第6記憶胞之閘極；第3字元線WL3，其連接於第3及第7記憶胞之閘極；及第4字元線WL4，其連接於第4及第8記憶胞之閘極。於寫入動作中，按照第4記憶胞MT、第1記憶胞MT、第8記憶胞MT、第5記憶胞MT之順序進行寫入。

Description

半導體記憶裝置及記憶體系統

實施形態係關於一種半導體記憶裝置及記憶體系統。

作為半導體記憶裝置，已知有NAND(Not AND，反及)型快閃記憶體。

實施形態提供一種能夠提高可靠性之半導體記憶裝置及記憶體系統。 實施形態之半導體記憶裝置包含：第1記憶體單元，其包含依次積層於半導體基板之上方之第1至第4記憶胞；第2記憶體單元，其包含依次積層於半導體基板之上方之第5至第8記憶胞；第1字元線，其連接於第1及第5記憶胞之閘極；第2字元線，其連接於第2及第6記憶胞之閘極；第3字元線，其連接於第3及第7記憶胞之閘極；及第4字元線，其連接於第4及第8記憶胞之閘極。於寫入動作中，按照第4記憶胞、第1記憶胞、第8記憶胞、第5記憶胞之順序進行寫入。

以下，參照圖式對實施形態進行說明。於該說明時，於所有圖中對共通之部分標註共通之參照符號。1.第1實施形態對第1實施形態之半導體記憶裝置及記憶體系統進行說明。以下，作為半導體記憶裝置，列舉於半導體基板上積層記憶胞電晶體而成之三維積層型NAND型快閃記憶體為例進行說明。1.1關於構成1.1.1關於記憶體系統之整體構成首先，利用圖1對本實施形態之記憶體系統之整體構成進行說明。如圖所示，記憶體系統1包括例如複數個NAND型快閃記憶體100及1個控制器200，且經由控制器匯流排與主機機器300連接。圖及以下之說明基於NAND型快閃記憶體100(100_0、100_1)為2個之例。亦可將1個或3個以上之NAND型快閃記憶體100連接於控制器200。各NAND型快閃記憶體100包括複數個記憶胞電晶體，可將資料非揮發地記憶。NAND型快閃記憶體100藉由NAND匯流排與控制器200連接，根據來自控制器200之命令進行動作。即，各NAND型快閃記憶體100與控制器200進行例如8位元之輸入輸出信號IO＜7：0＞之收發。輸入輸出信號IO＜7：0＞為例如指令、位址信號、資料。又，NAND型快閃記憶體100自控制器200接收控制信號並發送狀態信號。控制信號包含晶片賦能信號CEn0及CEn1、寫入賦能信號WEn、讀出賦能信號REn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、及寫入保護信號WPn等。控制器200對NAND型快閃記憶體100_0及100_1發送信號WEn、REn、CLE、ALE、及WPn。控制器200對NAND型快閃記憶體100_0發送晶片賦能信號CEn0，並對NAND型快閃記憶體100_1發送晶片賦能信號CEn1。晶片賦能信號CEn(CEn0及CEn1)係用於將成為對象之NAND型快閃記憶體100設為賦能狀態之信號，且以“L”位準激活。寫入賦能信號WEn係指示NAND型快閃記憶體100擷取輸入輸出信號IO＜7：0＞之信號，且以“L”位準激活。由此，每當觸發WEn時，輸入輸出信號IO＜7：0＞被NAND型快閃記憶體100擷取。讀出賦能信號REn係用於指示NAND型快閃記憶體100輸出輸入輸出信號IO＜7：0＞之信號，且以“L”位準激活。指令鎖存賦能信號CLE係表示輸入輸出信號IO＜7：0＞為指令之信號，且以“H”位準激活。位址鎖存賦能信號ALE係表示輸入輸出信號IO＜7：0＞為位址信號之信號，且以“H”位準激活。寫入保護信號WPn係用於命令NAND型快閃記憶體100禁止輸入輸出信號IO＜7：0＞之擷取之信號，且以“L”位準激活。狀態信號表示NAND型快閃記憶體100之各種狀態，包含就緒/忙碌信號RBn(RBn0及RBn1)。就緒/忙碌信號RBn係表示NAND型快閃記憶體100是否為忙碌狀態(為無法自控制器200接收指令之狀態還是能夠自控制器200接收指令之狀態)之信號，當為忙碌狀態時成為“L”位準。就緒/忙碌信號RBn0自NAND型快閃記憶體100_0輸出，就緒/忙碌信號RBn1自NAND型快閃記憶體100_1輸出。控制器200可藉由接收狀態碼信號而知曉各NAND型快閃記憶體100之狀態。控制器200根據來自主機機器300之命令，對NAND型快閃記憶體100命令讀出、寫入、讀出及刪除等。控制器200包括主機介面電路201、記憶體(RAM(Random Access Memory，隨機存取記憶體))202、處理器(CPU(Central Processing Unit，中央處理單元))203、緩衝記憶體204、NAND介面電路205、及ECC(Error Correction Code，錯誤校正碼)電路206。主機介面電路201經由例如SD(Secure Digital，安全數位)卡匯流排或PCIe(Peripheral Component Interconnect Express，周邊元件互連高速)匯流排之類之控制器匯流排而與主機機器300連接，負責控制器200與主機機器300之通信。NAND介面電路205經由NAND匯流排與各NAND型快閃記憶體100連接，負責控制器200與NAND型快閃記憶體100之通信。CPU203對控制器200整體之動作進行控制。RAM202為例如DRAM(dynamic random access memory，動態隨機存取記憶體)等，用作CPU230之作業區域。緩衝記憶體204暫時保持向NAND型快閃記憶體100發送之資料、及自NAND型快閃記憶體100發送來之資料。ECC電路206使用錯誤校正碼檢測及校正資料之錯誤。1.1.2關於半導體記憶裝置之整體構成接下來，利用圖2對半導體記憶裝置之整體構成進行說明。如圖所示，NAND型快閃記憶體100大致包括核心部110及周邊電路部120。核心部110包括記憶胞陣列111、列解碼器112、及讀出放大器113。記憶胞陣列111包括複數個非揮發性記憶胞電晶體之集合即複數個區塊BLK(BLK0、BLK1、…)。各區塊BLK包括分別與字元線及位元線建立關聯之記憶胞電晶體之集合即複數個串單元SU(SU0、SU1、…)。各串單元SU包括記憶胞電晶體串聯連接而成之複數個NAND串114。再者，串單元SU內之NAND串114之數量為任意。關於記憶胞陣列111之詳細情況，將於下文進行敍述。列解碼器112例如於資料之寫入及讀出時，將區塊BLK之位址或頁面之位址解碼，選擇與成為對象之頁面對應之字元線。而且，列解碼器112對選擇字元線及非選擇字元線施加恰當之電壓。讀出放大器113包括複數個讀出放大器單元(未圖示)。讀出放大器單元對應於位元線而設置，於資料之讀出時，將自記憶胞電晶體讀出至位元線之資料讀出(sense)。又，於資料之寫入時，將寫入資料傳輸至記憶胞電晶體。又，讀出放大器單元為了分別保持資料而包含複數個鎖存電路(未圖示)。周邊電路部120包括定序器121、電壓產生電路122、及驅動器123。定序器121對NAND型快閃記憶體100整體之動作進行控制。電壓產生電路122藉由將電源電壓VDD升壓或降壓，而產生資料之寫入、讀出、及刪除所需之電壓，並供給至驅動器123。驅動器123將電壓產生電路122產生之電壓供給至列解碼器112、讀出放大器113、未圖示之源極線、及井等。1.1.3關於記憶胞陣列之電路構成接下來，利用圖3對記憶胞陣列111之電路構成進行說明。圖3表示區塊BLK0之電路構成，其他區塊亦同樣。如圖所示，區塊BLK包含例如4個串單元SU0～SU3。各串單元SU包含複數個NAND串114。如圖所示，各NAND串114包含例如14個記憶胞電晶體MT(MT0～MT13)及選擇電晶體ST1、ST2。記憶胞電晶體MT具備控制閘極與電荷儲存層，將資料非揮發地保持。而且，14個記憶胞電晶體MT(MT0～MT13)串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。再者，記憶胞電晶體MT可為對電荷儲存層使用絕緣膜之MONOS(Metal Oxide Nitride Oxide Silicon，金屬氧化氮氧化矽)型，亦可為對電荷儲存層使用導電膜之FG(Floating Gate，浮閘)型。進而，NAND串114內之記憶胞電晶體MT之個數並不限定於14個。各串單元SU0～SU3中之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。與此相對，各串單元SU0～SU3中之選擇電晶體ST2之閘極共通連接於例如選擇閘極線SGS。當然，亦可針對每一串單元SU連接於不同之選擇閘極線SGS0～SGS3。又，位於同一區塊BLK內之記憶胞電晶體MT0～MT13之控制閘極分別共通連接於字元線WL0～WL13。位於串單元SU內之各NAND串114之選擇電晶體ST1之汲極分別連接於不同之位元線BL(BL0～BL(L－1)，其中(L－1)為2以上之自然數)。又，位元線BL於複數個區塊BLK間將位於各串單元SU內之1個NAND串114共通地連接。進而，各選擇電晶體ST2之源極共通地連接於源極線SL。即，串單元SU係連接於不同之位元線BL且連接於同一選擇閘極線SGD之NAND串114之集合體。又，區塊BLK係使字元線WL共通之複數個串單元SU之集合體。而且，記憶胞陣列111係使位元線BL共通之複數個區塊BLK之集合體。資料之寫入及讀出係對任一串單元SU中之連接於任一字元線WL之記憶胞電晶體MT統括進行。以下，將資料之寫入及讀出時統括選擇之記憶胞電晶體MT之群稱為「記憶胞組MCG」。而且，將對1個記憶胞組MCG寫入或者讀出之1位元之資料之集合稱為「頁面」。於本實施形態中，針對1個記憶胞電晶體MT，根據記憶胞電晶體MT能夠保持之資料之位元數，統括寫入1位元或者複數位元之資料(以下，稱為「全序列(full sequence)」)。即，對1個記憶胞組MCG統括寫入1頁面或者複數頁面之資料。以下，將對1個記憶胞組MCG以全序列統括寫入之頁面之集合稱為「全序列單元FSU」。資料之刪除能以區塊BLK為單位或者以比區塊BLK小之單位進行。關於刪除方法，例如記載於題為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”之於2011年9月18日提出申請之美國專利申請案13/235,389號中。又，記載於題為“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”之於2010年1月27日提出申請之美國專利申請案12/694,690號中。進而，記載於題為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”之於2012年5月30日提出申請之美國專利申請案13/483,610號中。該等專利申請案之全部內容藉由參照而引用於本案說明書中。圖4係區塊BLK之局部區域之剖視圖。如圖所示，於p型井區域10上形成有複數個NAND串114。即，於井區域10上依次積層有作為選擇閘極線SGS發揮功能之例如4層配線層11、作為字元線WL0～WL13發揮功能之14層配線層12、及作為選擇閘極線SGD發揮功能之例如4層配線層13。於積層之配線層間形成有未圖示之絕緣膜。而且，形成有貫通該等配線層13、12、11並到達至井區域10之柱狀導電體14。於導電體14之側面，依次形成閘極絕緣膜15、電荷儲存層(絕緣膜或導電膜)16、及阻擋絕緣膜17，藉由該等而形成記憶胞電晶體MT、以及選擇電晶體ST1及ST2。導電體14作為NAND串114之電流路徑發揮功能，且成為供形成各電晶體之通道之區域。而且，導電體14之上端連接於作為位元線BL發揮功能之金屬配線層18。於井區域10之表面區域內形成有n+型雜質擴散層19。於擴散層19上形成接觸插塞20，接觸插塞20連接於作為源極線SL發揮功能之金屬配線層21。進而，於井區域10之表面區域內形成有p+型雜質擴散層22。於擴散層22上形成接觸插塞23，接觸插塞23連接於作為井配線CPWELL發揮功能之金屬配線層24。井配線CPWELL係用於經由井區域10對導電體14施加電位之配線。以上之構成沿與半導體基板平行之第2方向D2排列有複數個，由沿第2方向D2排列之複數個NAND串114之集合形成串單元SU。再者，記憶胞陣列111之構成亦可為其他構成。即，關於記憶胞陣列111之構成，例如記載於題為“三維積層型非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之於2009年3月19日提出申請之美國專利申請案12/407,403號中。又，記載於題為“三維積層型非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之於2009年3月18日提出申請之美國專利申請案12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之於2010年3月25日提出申請之美國專利申請案12/679,991號、題為“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”之於2009年3月23日提出申請之美國專利申請案12/532,030號中。該等專利申請案之全部內容藉由參照而引用於本案說明書中。1.2關於記憶胞電晶體之閾值分佈接下來，利用圖5對本實施形態之記憶胞電晶體MT可採取之閾值分佈進行說明。以下，於本實施形態中，對記憶胞電晶體MT能夠保持8值之資料之情形進行說明，但能夠保持之資料並不限定於8值。於本實施形態中，記憶胞電晶體MT只要能夠保持2值以上之資料(1位元以上之資料)即可。如圖所示，各個記憶胞電晶體MT之閾值電壓採取離散之例如8個分佈之任一個中所包含之值。將該8個分佈按照閾值由低到高之順序分別稱為“Er”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、及“G”位準。“Er”位準相當於例如資料之刪除狀態。而且，“Er”位準中所包含之閾值電壓小於電壓VfyA，且具有正值或負值。“A”～“G”位準相當於對電荷儲存層注入電荷而寫入資料之狀態，各分佈中所包含之閾值電壓具有例如正值。“A”位準中所包含之閾值電壓為電壓VfyA以上且未達電壓VfyB(其中，VfyB＞VfyA)。“B”位準中所包含之閾值電壓為電壓VfyB以上且未達電壓VfyC(其中，VfyC＞VfyB)。“C”位準中所包含之閾值電壓為電壓VfyC以上且未達電壓VfyD(其中，VfyD＞VfyC)。“D”位準中所包含之閾值電壓為電壓VfyD以上且未達電壓VfyE(其中，VfyE＞VfyD)。“E”位準中所包含之閾值電壓為電壓VfyE以上且未達電壓VfyF(其中，VfyF＞VfyE)。“F”位準中所包含之閾值電壓為電壓VfyF以上且未達電壓VfyG(其中，VfyG＞VfyF)。而且，“G”位準中所包含之閾值電壓為電壓VfyG以上且未達電壓VREAD及VPASS(其中，VREAD＞VfyG)。再者，VREAD及VPASS分別為於資料之讀出動作時及寫入動作時對非選擇字元線WL施加之電壓。如上所述，各記憶胞電晶體MT可藉由具有8個閾值分佈中之任一個而採取8種狀態。藉由將該等狀態以二進制記法分配為“000”～“111”，各記憶胞電晶體MT能夠保持3位元之資料。有時將該3位元資料分別稱為高階位元、中階位元、及低階位元。再者，於圖5中，以8個位準離散地分佈之情形為例進行了說明，但此為例如剛寫入資料後之理想狀態。因此，現實中會產生相鄰之位準重疊之情況。有例如於資料之寫入後因干擾等導致“Er”位準之上端與“A”位準之下端重疊之情形。於此種情形時，使用例如ECC技術等校正資料。1.3關於寫入動作接下來，對依據本實施形態之記憶體系統中之資料之寫入方法進行說明。於本實施形態中，對1個記憶胞電晶體MT統括寫入3位元之資料。即，對1個記憶胞組MCG寫入由3頁面構成之全序列單元FSU之資料。以下，將全序列單元FSU中所包含之與高階位元對應之頁面稱為上位頁面(upper page)，將與中階位元對應之頁面稱為中位頁面(middle page)，將與低階位元對應之頁面稱為下位頁面(lower page)。再者，1個全序列單元FSU中所包含之頁面數依存於相對應之記憶胞電晶體MT能夠保持之資料之位元數，因此，並無特別限定。例如，於記憶胞電晶體MT能夠保持2位元之資料之情形時，全序列單元FSU之資料成為2頁面(上位頁面及下位頁面)之資料。又，於記憶胞電晶體MT能夠保持1位元之資料之情形時，全序列單元FSU之資料成為1頁面之資料。又，於記憶胞電晶體MT能夠保持4位元之資料之情形時，全序列單元FSU之資料成為4頁面之資料。進而，1個全序列單元FSU中所包含之頁面數亦可根據相對應之字元線WL而不同。1.3.1關於控制器之動作首先，利用圖6至圖8對控制器200之動作進行說明。圖6至圖8之例表示控制器200對NAND型快閃記憶體100發送3位元之資料之後以全序列寫入資料的情形。如圖6所示，首先，控制器200將成為寫入對象之NAND型快閃記憶體100之晶片賦能信號CEn設為“L”位準。繼而，控制器200將前綴指令“Z1H”及指令“80H”輸出至NAND型快閃記憶體100，並且將指令鎖存賦能信號CLE激活(“H”位準)。前綴指令“Z1H”係通知發送下位頁面之資料之指令。指令“80H”係通知進行寫入之指令。繼而，控制器200輸出位址信號“Col0”、“Col1”、“Row0”、“Row1”、及“Row2”，並且將位址鎖存賦能信號ALE激活(“H”位準)。例如“Col0”及“Col1”包含行位址，“Row0”、“Row1”、及“Row2”包含列位址。再者，於圖6之例中，以5循環發送位址信號，但並不限定於此。只要為發送位址信號所需之循環數即可。繼而，控制器200輸出資料“D0”～“D527”。再者，於圖6之例中，以528循環發送資料，但並不限定於此。 繼而，控制器200輸出指令“1XH”，並且激活指令鎖存賦能信號CLE。指令“1XH”係用於表示相同頁面之下位頁面、中位頁面、及上位頁面間之資料之關係之資料傳輸用指令。NAND型快閃記憶體100若接收指令“1XH”，則將擷取到之下位頁面之資料“D0”～“D527”儲存至與下位頁面對應之鎖存電路。於該期間，NAND型快閃記憶體100將就緒/忙碌信號RBn設為“L”位準(表示忙碌狀態)。 繼而，如圖7所示，控制器200與下位頁面之情形同樣地，發送中位頁面之資料。首先，控制器200將前綴指令“Z2H”輸出至NAND型快閃記憶體100，並且將指令鎖存賦能信號CLE激活(“H”位準)。前綴指令“Z2H”係通知發送中位頁面之資料之指令。前綴指令“Z2H”之輸出之後之情形與下位頁面之情形相同。控制器200依次輸出指令“80H”、位址信號、中位頁面之資料之後，輸出指令“1XH”。NAND型快閃記憶體100若接收指令“1XH”，則將擷取到之中位頁面之資料儲存至與中位頁面對應之鎖存電路。於該期間，NAND型快閃記憶體100將就緒/忙碌信號RBn設為“L”位準。如圖8所示，繼而，控制器200發送上位頁面之資料。首先，控制器200將前綴指令“Z3H”輸出至NAND型快閃記憶體100，並且將指令鎖存賦能信號CLE激活(“H”位準)。前綴指令“Z3H”係通知發送上位頁面之資料之指令。繼而，控制器200依次輸出指令“80H”、位址信號、上位頁面之資料之後，輸出指令“10H”。指令“10H”係指示寫入之執行之指令。NAND型快閃記憶體100若接收指令“10H”，則將擷取到之上位頁面之資料儲存至與上位頁面對應之鎖存電路，然後統括寫入下位頁面、中位頁面、及上位頁面之資料。再者，自控制器200對NAND型快閃記憶體100輸出資料之順序可任意地設定。例如，控制器200亦可按照上位頁面、中位頁面、及下位頁面之順序輸出對應之資料。再者，列位址亦可包含區塊位址、頁面位址。進而，頁面位址亦可包含例如與字元線WL、奇數/偶數位元線(E/O)、串單元位址、或下位頁面/中位頁面/上位頁面(L/M/U)等相關之資訊。關於頁面位址之構成，例如記載於題為“非揮發性半導體記憶裝置及其控制方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF)”之於2013年3月4日提出申請之美國專利申請案13/784,753號中。本專利申請案之全部內容藉由參照而引用於本案說明書中。1.3.2關於區塊BLK內之寫入順序接下來，利用圖9對區塊BLK內之資料之寫入順序進行說明。圖9模式性地表示某1個區塊BLK中之串單元SU之剖面構成，各串單元SU內之1個四方形表示與1條字元線WL對應之1個全序列單元FSU。即，1個四方形與全序列之1次寫入動作對應。又，圖9之四方形中之編號表示全序列單元FSU之資料之寫入順序、即記憶胞組MCG之選擇順序。於圖9之例中，字元線WL為14條，串單元SU有4個，共計有56個記憶胞組MCG。即，存在自第0個至第55個之寫入順序。以下，將選擇例如選擇閘極線SGD0而選擇成為對象之串單元SU0且選擇字元線WL0之情形記述為「選擇串單元SU0之字元線WL0」。又，有如下情況，即，將字元線WL之總數設為N(N為1以上之自然數)，自最下層起依次稱為字元線WL0～字元線WL(N－1)。再者，為了應用本實施形態中之資料之寫入順序，而字元線WL之總數N成為5以上。於本實施形態中，於資料之寫入順序中，未連續地選擇同一字元線WL，而選擇相差2層以上之字元線WL，寫入全序列單元FSU之資料。對於資料之寫入順序，有稱為始端處理模式、常規處理模式、末端處理模式之3種寫入模式。以下，對各寫入模式具體進行說明。(a)始端處理模式首先，對始端處理模式進行說明。始端處理模式係包含最下層之字元線WL0之選擇之寫入模式。於圖9之例中，第0個至第7個之寫入與此對應。於始端處理模式下，首先，對應於第0個之寫入，選擇串單元SU0之字元線WL0，寫入全序列單元FSU之資料。繼而，對應於第1個之寫入，選擇串單元SU0之字元線WL2，寫入全序列單元FSU之資料。同樣地，對應於第2個至第7個之寫入，於串單元SU1～SU3中交替地選擇字元線WL0與上2層之字元線WL2，分別寫入全序列單元FSU之資料。(b)常規處理模式接下來，對常規處理模式進行說明。常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇最上層之字元線WL(N－1)(本實施形態中為WL13)或最上層之下1層之字元線WL(N－2)(本實施形態中為WL12)而寫入全序列單元FSU之資料為止的主要之寫入模式。於圖9之例中，對應自第8個至第47個之寫入。於常規處理模式下，於各串單元SU中，交替地選擇某字元線WL與下3層之字元線WL。首先，對應於第8個及第9個之寫入，依次選擇串單元SU0之字元線WL4及下3層之字元線WL1。同樣地，對應於第10個及第11個之寫入，依次選擇串單元SU1之字元線WL4及字元線WL1。進而，對應於第12個至第15個之寫入，於串單元SU2及SU3中，依次選擇字元線WL4及字元線WL1。繼而，對應於第16個及第17個之寫入，依次選擇串單元SU0之字元線WL6及下3層之字元線WL3。同樣地，對應於第18個至第23個之寫入，於串單元SU1～SU3中，依次選擇字元線WL6及字元線WL3。之後，反覆相同之模式而進行第24個至第47個之寫入。更具體而言，對應於第24個至第31個之寫入，於串單元SU0～SU3中，依次選擇字元線WL8及字元線WL5。同樣地，對應於第32個至第39個之寫入，於串單元SU0～SU3中，依次選擇字元線WL10及字元線WL7。同樣地，對應於第40個至第47個之寫入，於串單元SU0～SU3中，依次選擇字元線WL12及字元線WL9。(c)末端處理模式接下來，對末端處理模式進行說明。末端處理模式係於藉由常規處理模式選擇最上層之下1層之字元線WL(N－2)之情形時執行的寫入模式。於N為5以上之奇數之情形時，藉由常規處理模式選擇最上層之字元線WL(N－1)。於此種情形時，不應用末端處理模式，而不對與最上層之下1層之字元線WL(N－2)對應之記憶胞組MCG寫入資料(成為虛擬處理)。又，於N為5以上之偶數之情形時，藉由常規處理模式選擇字元線WL(N－2)。於此種情形時，應用末端處理模式，於各串單元SU中依次選擇最上層之字元線WL(N－1)與下2層之字元線WL(N－3)。於圖9之例中，對應自第48個至第55個之寫入。於末端處理模式下，於串單元SU0～SU3中，依次選擇最上層之字元線WL13及下2層之字元線WL11。更具體而言，對應於第48個及第49個之寫入，依次選擇串單元SU0之最上層之字元線WL13及下2層之字元線WL11。繼而，對應於第50個及第51個之寫入，依次選擇串單元SU1之字元線WL13及下2層之字元線WL11。進而，對應於第52個至第55個之寫入，於串單元SU2及SU3中，依次選擇字元線WL13及字元線WL11。其結果，所有記憶胞組MCG之選擇完成。通過以上3種寫入模式，著眼於串單元SU0中之字元線WL之選擇順序。如此一來，字元線WL按照字元線WL0、WL2、WL4、WL1、WL6、WL3、WL8、WL5、WL10、WL7、WL12、WL9、WL13、及WL11之順序被選擇。其中，於選擇較已選擇之字元線WL更靠上層之字元線WL之情形時，選擇上2層之字元線WL。更具體而言，於已選擇字元線WL0之狀態下，藉此選擇上層之字元線WL之情形時，選擇上2層之字元線WL2。同樣地，於選擇較已選擇之字元線WL2更靠上層之字元線WL之情形時，選擇上2層之字元線WL4。即，若僅選出選擇較已選擇之字元線WL更靠上層之字元線WL之情形，則按照字元線WL2、WL4、WL6、WL8、WL10、及WL12之順序進行選擇。1.3.3關於NAND型快閃記憶體之動作接下來，利用圖10對NAND型快閃記憶體100之動作進行說明。再者，於本實施形態中，對NAND型快閃記憶體100按照圖9中所說明之寫入順序寫入資料之情形進行說明。寫入動作大致包含編程動作與驗證動作。編程動作係指藉由將電子注入至電荷儲存層而使閾值上升(或藉由禁止注入而維持閾值)的動作。以下，將使閾值電壓上升之動作稱為「“0”編程」，將成為“0”編程之對象之位元線BL記載為BL(“0”)。另一方面，將維持閾值電壓之動作稱為「“1”編程」，將成為“1”編程之對象之位元線BL記載為BL(“1”)。驗證動作係於編程動作後判定記憶胞電晶體MT之閾值是否已藉由讀出資料而達到目標位準的動作。已達到目標位準之記憶胞電晶體MT之後被禁止寫入。如圖10所示，首先，定序器121若自控制器200接收寫入命令(步驟S10)，則按照圖9中所說明之寫入順序，選擇成為寫入對象之區塊BLK、串單元SU、及字元線WL(步驟S11)。更具體而言，定序器121將與寫入順序相關之表格、及與上次進行寫入之區塊BLK、串單元SU、及字元線WL相關之資訊或者與上次寫入之次序相關之資訊保持於內部，並根據該等而選擇接下來成為寫入對象之區塊BLK、串單元SU、及字元線WL。繼而，定序器121將接收到之資料保存於讀出放大器單元之鎖存電路(步驟S12)。繼而，定序器121以全序列實施編程動作(步驟S13)。繼而，定序器121實施驗證動作。繼而，於所有驗證位準中通過驗證之情形(步驟S14_是)時，寫入動作結束。未於所有驗證位準中通過驗證之情形(步驟S14_否)時，確認編程動作是否已達到預先所設定之次數(步驟S15)。繼而，於編程動作未達到預先所設定之次數之情形(步驟S15_否)時，返回至步驟S13，再次以全序列執行編程動作。另一方面，於編程動作達到預先所設定之次數之情形(步驟S15_是)時，定序器121不進行之後之編程動作。於該情形時，例如，作為編程錯誤進行處理。1.3.4關於編程動作中之各配線之電壓接下來，利用圖11對編程動作中之各配線之電壓進行說明。圖11表示編程動作中之各配線之電位變化。如圖所示，首先，讀出放大器113對各位元線BL傳輸編程資料。對成為“0”編程之對象之位元線BL(“0”)施加接地電壓VSS(例如0 V)作為“L”位準。對成為“1”編程之對象之位元線BL(“1”)施加例如2.5 V作為“H”位準。又，列解碼器112選擇任一區塊BLK，進而選擇任一串單元SU。繼而，對所選擇之串單元SU中之選擇閘極線SGD施加例如5 V，使選擇電晶體ST1為接通狀態。另一方面，對選擇閘極線SGS施加電壓VSS，藉此使選擇電晶體ST2為斷開狀態。進而，列解碼器112對選擇區塊BLK中之非選擇串單元SU及非選擇區塊BLK中之非選擇串單元SU之選擇閘極線SGD及SGS施加電壓VSS，使選擇電晶體ST1及ST2為斷開狀態。又，源極線SL設為例如1 V(比選擇閘極線SGS之電位高之電位)。其後，列解碼器112將選擇區塊BLK中之選擇串單元SU中之選擇閘極線SGD之電位設為例如2.5 V。該電位係使與位元線BL(“0”)對應之選擇電晶體ST1接通但使與位元線BL(“1”)對應之選擇電晶體ST1切斷的電壓。繼而，列解碼器112於選擇區塊BLK中選擇任一字元線WL，對選擇字元線施加電壓VPGM，並對其他之非選擇字元線WL施加電壓VPASS。電壓VPGM係用於利用穿隧現象將電子注入至電荷儲存層之高電壓，且為VPGM＞VPASS。於與位元線BL(“0”)對應之NAND串114，選擇電晶體ST1成為接通狀態。因此，連接於選擇字元線WL之記憶胞電晶體MT之通道電位Vch成為大致0 V。即，控制閘極與通道之間之電位差變大，其結果，電子注入至電荷儲存層，而記憶胞電晶體MT之閾值上升。於與位元線BL(“1”)對應之NAND串，選擇電晶體ST1成為切斷狀態。因此，連接於選擇字元線WL之記憶胞電晶體MT之通道電性浮動，藉由與字元線WL等之電容耦合而通道電位Vch上升至電壓VPASS附近。即，控制閘極與通道之間之電位差變小，其結果，電子不注入至電荷儲存層，而維持記憶胞電晶體MT之閾值(閾值不會以閾值分佈位準轉變為更高之分佈之程度變動)。1.4關於本實施形態之效果利用本實施形態之構成，可提高記憶體系統及半導體記憶裝置之可靠性。以下，對本效果進行說明。如利用圖3所說明般，於三維積層型NAND型快閃記憶體，複數個串單元SU共有字元線WL。而且，複數條字元線WL介隔絕緣層積層於半導體基板上方。例如，有如下情形，即，若於資料之寫入時對選擇字元線WL施加較高之電壓VPGM，則於與相鄰之字元線WL之間產生短路而洩漏電流流動(將此簡稱為WL洩漏)。於該情形時，有與產生短路之2個字元線WL對應之所有資料被破壞(消失)之可能性。圖12模式性地表示該情況。於圖12之例中，表示於資料之寫入時連續地選擇4個串單元SU之同一字元線WL之情形。更具體而言，對應於第0個至第3個之寫入，依次選擇串單元SU0～SU3之字元線WL0，分別寫入全序列單元FSU之資料。繼而，對應於第4個至第7個之寫入，依次選擇串單元SU0～SU3之字元線WL1，分別寫入全序列單元FSU之資料。字元線WL2之後亦同樣。如圖所示，設為於對應於第0個之寫入而選擇串單元SU0之字元線WL0後至對應於第7個之寫入而選擇串單元SU3之字元線WL1之期間，於字元線WL0與WL1之間產生WL洩漏。如此一來，截至當時為止寫入至與字元線WL0及WL1對應之記憶胞組MCG之最多8個連續之全序列單元FSU之資料全部消失。於例如記憶胞電晶體MT與3位元之資料對應之情形時，全序列單元FSU包含相當於上位頁面、中位頁面、及下位頁面之3頁面之資料，因此，8個全序列單元FSU中連續之相當於24頁面之資料消失。更具體而言，於資料之讀出時，對選擇字元線WL施加讀出電壓VCGRV，對非選擇字元線WL施加電壓VREAD。電壓VCGRV係與讀出位準(成為對象之記憶胞電晶體MT之閾值電壓位準)對應之電壓。電壓VREAD係不管記憶胞電晶體MT之閾值電壓位準而均將記憶胞電晶體MT設為接通狀態之電壓。電壓VCGRV與電壓VREAD處於VCGRV＜VREAD之關係。若產生WL洩漏，則亦對選擇字元線WL施加電壓VREAD。因此，記憶胞電晶體MT無關於資料而成為接通狀態，從而無法正常地讀出資料。其結果，於4個串單元SU共有字元線WL之情形時，無法正常地讀出最多8個連續之全序列單元FSU之資料。因此，控制器200必須預先將與上述8個全序列單元FSU對應之資料以備份之形式保持，以用於產生WL洩漏時之備份。相對於此，於本實施形態之構成中，於資料之寫入時對寫入全序列單元FSU之資料之記憶胞組MCG(記憶胞電晶體MT)進行選擇時，不連續地選擇與同一字元線WL對應之不同之串單元SU之記憶胞組MCG，而選擇與相差2層以上之字元線WL對應之記憶胞組MCG。更具體而言，例如如圖9所示，於各串單元SU中，選擇相差2層之字元線WL0及WL2。或者，選擇相差3層之字元線WL4及WL1。圖13係表示本實施形態中之資料之寫入順序與因WL洩漏引起之資料消失之一例的圖。圖13之例摘取與圖9之字元線WL0～WL2相關之部分。例如，於圖13中，設為於第7個之寫入中於字元線WL1與WL2之間產生WL洩漏。如此一來，無法讀出與字元線WL1及WL2對應之記憶胞組MCG之資料，因此，寫入至第1個、第3個、第5個、及第7個之全序列單元FSU之資料消失。但是，由於尚未對與字元線WL1對應之記憶胞組MCG寫入資料，故而消失之資料最多亦只相當於4個全序列單元FSU，從而可削減消失之資料。因此，可提高記憶體系統及半導體記憶裝置之可靠性。進而，即便於字元線WL1與WL2之間產生WL洩漏，WL洩漏亦不會對字元線WL0造成影響，因此，寫入至第0個、第2個、第4個、及第6個之全序列單元FSU之資料仍然被保持。因此，可抑制2個連續之全序列單元FSU之資料消失。於例如寫入資料為表示於全序列單元FSU間連續之值般之資料之情形或者對2個全序列單元FSU寫入相同資料之情形時，即便產生WL洩漏，亦不會產生2個連續之全序列單元FSU之資料消失之情況，因此，存在可使用前後之剩餘之資料將無法讀出之資料恢復之可能性。因此，可提高記憶體系統及半導體記憶裝置之可靠性。進而，於例如寫入資料為主機機器中之表示作業中途之狀態之日誌檔案等管理資訊資料之情形時，資料量多數情形時控制為1頁面。而且，管理資訊資料中，最新頁面之資料變得重要。於最新之資料產生某些不良情況時，其前1頁面之資料變得重要。針對此種資料，於本實施形態之構成中，對記憶胞電晶體MT寫入1位元之資料。即，對1個記憶胞組MCG寫入1頁面之資料。藉此，即便於寫入最新頁面之資料時產生WL洩漏，前1頁面之資料亦不會受WL洩漏之影響而被保持，因此，對主機機器造成之影響亦變小。因此，可提高記憶體系統及半導體記憶裝置之可靠性。進而，於本實施形態之構成中，於資料寫入時選擇較已選擇之字元線WL更靠上層之字元線WL之情形時，選擇上2層之字元線WL。藉此，可降低WL洩漏之影響。利用圖14對本效果進行說明。圖14係表示本實施形態中寫入順序與WL洩漏之確認狀況之關係之圖。圖14之例摘取與圖9之字元線WL0～WL5相關之部分。WL洩漏於最初對字元線WL施加較高之電壓VPGM時、即對串單元SU0進行寫入時產生之可能性較高。因此，如圖14所示，例如選擇串單元SU0之字元線WL0而第0個之寫入正常地結束之情形時，於字元線WL0與WL1之間產生WL洩漏之可能性較低。同樣地，選擇串單元SU0之上2層之字元線WL2而第1個之寫入正常地結束之情形時，於字元線WL1至WL3之間產生WL洩漏之可能性較低。由此，根據第0個之寫入與第1個之寫入之結果，於字元線WL0至字元線WL3之間產生WL洩漏之可能性較低。關於字元線WL1，雖然於該階段中尚未被選擇，但根據第0個及第1個頁面之結果可知產生WL洩漏之可能性較低。其次，選擇串單元SU0之字元線WL4而第8個之寫入正常地結束之情形時，於字元線WL3至字元線WL5之間產生WL洩漏之可能性較低。由此，於字元線WL0至WL5之間產生WL洩漏之可能性較低。因此，於選擇較已選擇之字元線WL更靠上層之字元線WL之情形時，藉由選擇上2層之字元線WL，可不間斷地確認各字元線WL間之WL洩漏之可能性。2.第2實施形態接下來，對第2實施形態之半導體記憶裝置及記憶體系統進行說明。與第1實施形態不同之方面為，控制器200指定NAND型快閃記憶體100之串單元SU及字元線WL。以下，僅對與第1實施形態不同之方面進行說明。2.1關於控制器之動作利用圖15，對控制器200之動作進行說明。圖15係表示主機機器300、控制器200、及NAND型快閃記憶體100中之動作之流程圖。如圖15所示，首先，主機機器300對控制器200發送寫入命令(步驟S20)。控制器200若接收寫入命令，則按照圖9中所說明之寫入順序，於NAND型快閃記憶體100中選擇寫入資料之區塊BLK、串單元SU及字元線WL(步驟S21)。更具體而言，例如，控制器200之CPU203基於保持於RAM202內之與寫入順序相關之表格、及保持於緩衝記憶體204內之上次寫入時之區塊位址、串單元位址、字元線位址或者基於與上次寫入之次序相關之資訊，選擇接下來進行寫入之區塊BLK、串單元SU及字元線WL。繼而，控制器200將寫入指令、包含所選擇之區塊位址、串單元位址及字元線位址之位址信號、及寫入資料發送至NAND型快閃記憶體100。NAND型快閃記憶體100依據自控制器200接收到之位址資料，決定成為寫入對象之區塊BLK、串單元SU、及字元線WL(步驟S23)。繼而，NAND型快閃記憶體100以全序列執行編程(步驟S24)。2.2關於本實施形態之效果若為本實施形態之構成，則可獲得與第1實施形態相同之效果。進而，於本實施形態之構成中，藉由控制器200控制複數個NAND型快閃記憶體100中之寫入順序，而各NAND型快閃記憶體100無須保持例如與寫入順序相關之表格，而可擴大資料保持之有效區域。進而，各NAND型快閃記憶體100依據自控制器200發送來之位址資料寫入資料即可，因此，無須考慮寫入順序進行串單元SU及字元線WL之選擇(即記憶胞組之選擇)，不會產生由此引起之延遲。因此，記憶體系統及半導體記憶裝置可提高處理能力。3.第3實施形態接下來，對第3實施形態之半導體記憶裝置及記憶體系統進行說明。第3實施形態之寫入順序與第1及第2實施形態不同。以下，僅對與第1及第2實施形態不同之方面進行說明。3.1關於區塊BLK內之寫入順序利用圖16，對寫入資料時之寫入順序進行說明。圖16之例表示字元線WL之總數N＝8且有32個記憶胞組MCG之情形。於本實施形態中，對資料之寫入順序進行選擇之情形時，串單元SU按照SU3→SU2→SU1→SU0之順序被選擇，此時，選擇相對於上次選擇之字元線WL上1層之字元線WL成為基本模式。即，於圖16之例中，選擇紙面中左斜上方之全序列單元FSU。以下，對3種寫入模式具體進行說明。(a)始端處理模式本實施形態中之始端處理模式包含最下層之字元線WL0之選擇，對應第0個至第5個之寫入。如圖16所示，首先，對應於第0個之寫入，選擇串單元SU0之字元線WL0。於本實施形態中，串單元SU0成為選擇上1層之字元線WL時之末端之行。於選擇串單元SU0之字元線WL之情形時，接下來選擇尚未寫入資料之記憶胞組MCG中與最下層之字元線WL對應且編號較小之串單元SU。因此，對應於第1個之寫入，選擇串單元SU1之相同之字元線WL0。繼而，對應於第2個之寫入，選擇編號小1個之串單元SU0之上1層之字元線WL1。繼而，對應於第3個之寫入，選擇串單元SU2之字元線WL0。繼而，對應於第4個及第5個之寫入，依次選擇串單元SU1之字元線WL1及串單元SU0之字元線WL2。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU0之最上層之字元線WL(N－1)(圖16之例中與第25個之寫入對應之字元線WL7)為止的主要之寫入模式。對應於第6個之寫入，選擇串單元SU3之字元線WL0。且，對應於第7個至第9個之寫入，依次選擇串單元SU2之字元線WL1、串單元SU1之字元線WL2、及串單元SU0之字元線WL3。之後，對應於第10個之寫入，選擇串單元SU3之字元線WL1後，反覆相同之模式直至對應於第25個之寫入而選擇串單元SU0之最上層之字元線WL7為止。(c)末端處理模式於本實施形態中之末端處理模式下，首先，對應於第26個之寫入，選擇從串單元SU3之最上層起下2層之WL5。繼而，對應於第27個及第28個之寫入，依次選擇串單元SU2之字元線WL6及串單元SU1之字元線WL7。繼而，對應於第29個之寫入，選擇串單元SU3之字元線WL6。且，對應於第30個及第31個之寫入，依次選擇串單元SU2之字元線WL7及串單元SU3之字元線WL7。藉由應用上述3種寫入模式，於選擇串單元SU0之某字元線WL之情形時，於其下1層之字元線WL，對串單元SU0及SU1之記憶胞組MCG寫入全序列單元FSU之資料。3.2關於本實施形態之效果可對第1及第2實施形態應用本實施形態之寫入順序。進而，若為本實施形態之構成，則於資料之寫入時選擇串單元SU0之某字元線WL之情形時，於其下1層之字元線WL，對串單元SU0及SU1寫入全序列單元FSU之資料。藉此，可將資料因WL洩漏而消失之全序列單元FSU抑制在最多3個以下。以下，具體進行說明。WL洩漏係於選擇串單元SU0之字元線WL而寫入資料時發生之可能性較高。例如，假設於選擇串單元SU0之字元線WL3之第9個之寫入中途，於字元線WL2與WL3之間發生WL洩漏。於該情形時，無法讀出與字元線WL2及WL3對應之全序列單元FSU之資料。惟已完成資料寫入之資料係與選擇串單元SU0及SU1之字元線WL2之第5個及第8個之寫入對應之2個全序列單元FSU之資料。由此，即便包含與資料寫入中之第9個之寫入對應之全序列單元FSU之資料在內，資料消失者最多也只有為3個全序列單元FSU。因此，可減少因WL洩漏引起之消失資料量，從而可提高記憶體系統及半導體記憶裝置之可靠性。4.第4實施形態接下來，對第4實施形態之半導體記憶裝置及記憶體系統進行說明。第4實施形態之寫入順序與第1至第3實施形態不同。以下，僅對與第1至第3實施形態不同之方面進行說明。4.1關於區塊BLK內之寫入順序利用圖17，對寫入資料時之寫入順序進行說明。圖17之例表示字元線WL之總數N＝8且有32個記憶胞組MCG之情形。於本實施形態中，對資料之寫入順序進行選擇之情形時，僅串單元SU0選擇上1層之字元線WL而串單元SU1～SU3選擇下1層之相同之字元線WL成為基本模式。以下，對3種寫入模式具體進行說明。(a)始端處理模式如圖17所示，本實施形態中之始端處理模式對應於第0個之寫入，選擇串單元SU0之最下層之字元線WL0。第0個之寫入由於在串單元SU1～SU3中不存在下1層之字元線WL，故而成為例外之處理。(b)常規處理模式常規處理模式係根據字元線WL之總數N反覆進行直至選擇串單元SU3之最上層之下1層之字元線WL(N－2)(圖17之例中為與第28個之寫入對應之字元線WL6)為止的主要之寫入模式。首先，對應於第1個之寫入，選擇串單元SU0之字元線WL1。繼而，對應於第2個至第4個之寫入，依次選擇串單元SU1～SU3之字元線WL0。之後，反覆相同之模式，進行第5個至第28個之寫入。(c)末端處理模式於本實施形態中之末端處理模式下，對應於第29個至第31個之寫入，依次選擇串單元SU1～SU3之最上層之字元線WL7。藉此，選擇串單元SU0之某字元線WL之情形時，於其下1層之字元線WL，對串單元SU0之記憶胞組MCG寫入全序列單元FSU之資料。4.2關於本實施形態之效果可對第1及第2實施形態應用本實施形態之寫入順序。進而，若為本實施形態之構成，則於資料之寫入時選擇串單元SU0之某字元線WL之情形時，於其下1層之字元線WL，對串單元SU0之記憶胞組MCG寫入全序列單元FSU之資料。藉此，可將因WL洩漏而資料消失之全序列單元FSU抑制成最多2個以下。以下，具體進行說明。例如，設為於選擇串單元SU0之字元線WL3之第9個之寫入中途於字元線WL2與WL3之間產生WL洩漏。於該情形時，無法讀出與字元線WL2及WL3對應之全序列單元FSU之資料。但是，已完成資料寫入之資料係與選擇串單元SU0之字元線WL2之第5個之寫入對應之1個全序列單元FSU之資料。由此，即便包含與資料寫入中之第9個之寫入對應之全序列單元FSU之資料在內，資料消失之全序列單元FSU最多亦只成為2個全序列單元FSU。因此，可減少因WL洩漏引起之消失資料量，從而可提高記憶體系統之可靠性及半導體記憶裝置。5.第5實施形態接下來，對第5實施形態之半導體記憶裝置及記憶體系統進行說明。第5實施形態相對於第4實施形態，就對串單元SU0之字元線WL進行選擇時選擇上2層之字元線WL之情形進行說明。以下，僅對與第4實施形態不同之方面進行說明。5.1關於區塊BLK內之寫入順序利用圖18，對寫入資料時之寫入順序進行說明。圖18之例表示字元線WL之總數N＝8且有32個記憶胞組MCG之情形。於本實施形態中，對資料之寫入順序進行選擇之情形時，僅串單元SU0選擇上2層之字元線WL而串單元SU1～SU3選擇下2層之相同之字元線WL成為基本模式。以下，對3種寫入模式具體進行說明。(a)始端處理模式本實施形態中之始端處理模式包含最下層之字元線WL0之選擇，對應第0個至第9個之寫入。如圖18所示，首先，對應於第0個之寫入，選擇串單元SU0之字元線WL0。繼而，對應於第1個之寫入，選擇串單元SU0之上2層之字元線WL2。繼而，對應於第2個至第4個之寫入，依次選擇串單元SU1～SU3之字元線WL0。繼而，對應於第5個及第6個之寫入，依次選擇串單元SU0之字元線WL3及下2層之字元線WL1。繼而，對應於第7個至第9個之寫入，依次選擇串單元SU1～SU3之字元線WL1。(b)常規處理模式常規處理模式係根據字元線WL之總數N反覆進行直至選擇串單元SU3之最上層之下2層之字元線WL(N－3)(圖18之例中為與第25個之寫入對應之字元線WL5)為止的主要之寫入模式。首先，對應於第10個之寫入，選擇串單元SU0之字元線WL4。繼而，對應於第11個至第13個之寫入，依次選擇串單元SU1～SU3之字元線WL2。之後，反覆相同之模式，進行第14個至第25個之寫入。(c)末端處理模式於本實施形態中之末端處理模式下，首先，對應於第26個至第28個之寫入，依次選擇串單元SU1～SU3之字元線WL6。繼而，對應於第29個至第31個之寫入，選擇串單元SU1～SU3之最上層之字元線WL7。藉此，選擇串單元SU0之某字元線WL之情形時，於其下1層之字元線WL，對串單元SU0之記憶胞組MCG寫入全序列單元FSU之資料。5.2關於本實施形態之效果可對第1及第2實施形態應用本實施形態之寫入順序。進而，若為本實施形態之構成，則可獲得與第4實施形態相同之效果。6.第6實施形態接下來，對第6實施形態之半導體記憶裝置及記憶體系統進行說明。於第6實施形態中，對記憶胞電晶體MT與4值(2位元)之資料寫入對應而對記憶胞電晶體MT一位元一位元地寫入資料之情形、即對記憶胞組MCG一頁一頁地寫入資料之情形(以下，將此種寫入稱為「逐頁」)進行說明。於第6實施形態中，對逐頁之寫入應用第3實施形態中所說明之寫入順序。以下，僅對與第1至第5實施形態不同之方面進行說明。6.1關於控制器之動作首先，利用圖19，對控制器200之動作進行說明。圖19之例表示控制器200對NAND型快閃記憶體100發送下位頁面、中位頁面或上位頁面之資料之後寫入資料的情形。即，控制器200發送相當於1頁面之資料，使NAND型快閃記憶體100執行資料之寫入。以下，著眼於與第1實施形態之圖6至圖8之不同點，僅對輸入輸出信號IO＜0：7＞進行說明。如圖所示，控制器200首先將指令“80H”輸出至NAND型快閃記憶體100。繼而，控制器200輸出位址信號“Col0”、“Col1”、“Row0”、“Row1”、及“Row2”與資料“D0”～“D527”。再者，位址信號、及資料之循環並不限定於此。繼而，控制器200輸出指令“10H”。NAND型快閃記憶體100若接收指令“10H”，則將擷取到之資料寫入至下位頁面、中位頁面或上位頁面。6.2關於區塊BLK內之寫入順序接下來，針對本實施形態中之寫入順序，根據串單元SU中之記憶胞組MCG之頁面之構成對3個示例進行說明。6.2.1第1例第1例對與所有字元線WL對應之記憶胞組MCG與逐頁地進行之2頁面之寫入對應之情形進行說明。圖20模式性地表示本例之寫入順序，各串單元SU內之1個四方形表示與1條字元線WL對應之1個頁面。即，1個四方形與逐頁地進行之1次寫入動作對應。圖20之四方形中之編號表示逐頁之資料之寫入順序。四方形相接之下位頁面(圖20之參照符號“L”)及上位頁面(圖20之參照符號“U”)與1個記憶胞組MCG對應。以下，將1個區塊BLK中所包含之串單元數設為K(K為1以上之自然數)，將寫入順序之最終編號設為J(J為1以上之自然數)。圖20之例中，記憶胞電晶體MT與2位元之寫入對應，成為字元線WL之總數N＝8且串單元數K＝4。於該情形時，總頁面數(J＋1)成為J＋1＝2×K×N＝2×4×8＝64，寫入順序之最終編號J成為J＝63。即，圖20之例表示下位頁面及上位頁面合計有64個頁面之情形。於本實施形態中，與第3實施形態同樣地，串單元SU按照SU3→SU2→SU1→SU0之順序被選擇，選擇相對於上次選擇之字元線WL 上1層之字元線WL而寫入下位(或者上位)頁面之資料成為基本模式。此時，於1個串單元SU中，首先，選擇下2層之字元線WL而寫入上位頁面之資料，繼而，選擇上2層之字元線WL而寫入下位頁面之資料。本例亦與第3實施形態同樣地，有3種寫入模式。(a)始端處理模式本例中之始端處理模式包含最下層之字元線WL0之選擇，對應第0個至第19個之寫入。如圖20之左側之表所示，首先，對應於第0個之寫入，選擇串單元SU0之字元線WL0，寫入下位頁面之資料。繼而，對應於第1個之寫入，選擇串單元SU1之字元線WL0，寫入下位頁面之資料。繼而，對應於第2個之寫入，選擇串單元SU0之字元線WL1，寫入下位頁面之資料。繼而，對應於第3個及第4個之寫入，選擇串單元SU2之字元線WL0，寫入下位頁面之資料之後，選擇串單元SU1之字元線WL1，寫入下位頁面之資料。繼而，對應於第5個及第6個之寫入，於串單元SU0中，選擇字元線WL0，寫入上位頁面之資料之後，選擇上2層之字元線WL2，寫入下位頁面之資料。繼而，對應於第7個及第8個之寫入，選擇串單元SU3之字元線WL0，寫入下位頁面之資料之後，選擇串單元SU2之字元線WL1，寫入下位頁面之資料。繼而，對應於第9個及第10個之寫入，於串單元SU1中，選擇字元線WL0，寫入上位頁面之資料之後，選擇上2層之字元線WL2，寫入下位頁面之資料。同樣地，對應於第11個及第12個之寫入，於串單元SU0中，選擇字元線WL1，寫入上位頁面之資料之後，選擇上2層之字元線WL3，寫入下位頁面之資料。繼而，對應於第13個之寫入，選擇串單元SU3之字元線WL1，寫入下位頁面之資料。繼而，對應於第14個及第15個之寫入，於串單元SU2中，選擇字元線WL0，寫入上位頁面之資料之後，選擇上2層之字元線WL2，寫入下位頁面之資料。繼而，對應於第16個及第17個之寫入，於串單元SU1中，選擇字元線WL1，寫入上位頁面之資料之後，選擇上2層之字元線WL3，寫入下位頁面之資料。同樣地，對應於第18個及第19個之寫入，於串單元SU0中，選擇字元線WL2，寫入上位頁面之資料之後，選擇上2層之字元線WL4，寫入下位頁面之資料。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU0之最上層之字元線WL(N－1)(本例中為WL7)而寫入下位頁面之資料為止的主要之寫入模式。於本例中，對應第20個至第43個之寫入。首先，對應於第20個及第21個之寫入，於串單元SU3中，選擇字元線WL0，寫入上位頁面之資料之後，選擇上2層之字元線WL2，寫入下位頁面之資料。繼而，對應於第22個及第23個之寫入，於串單元SU2中，選擇字元線WL1，寫入上位頁面之資料之後，選擇上2層之字元線WL3，寫入下位頁面之資料。同樣地，對應於第24個及第25個之寫入，於串單元SU1中，選擇字元線WL2，寫入上位頁面之資料之後，選擇上2層之字元線WL4，寫入下位頁面之資料。進而，對應於第26個及第27個之寫入，於串單元SU0中，選擇字元線WL3，寫入上位頁面之資料之後，選擇上2層之字元線WL5，寫入下位頁面之資料。即，若著眼於上位頁面，則按照串單元SU3→SU2→SU1→SU0之順序，依次選擇字元線WL0→WL1→WL2→WL3，寫入上位頁面之資料。又，若著眼於下位頁面，則按照串單元SU3→SU2→SU1→SU0之順序，依次選擇字元線WL2→WL3→WL4→WL5，寫入下位頁面之資料。之後，反覆相同之模式，進行第28個至第43個之寫入。若將下位頁面之資料之寫入順序設為z_low，並將上位頁面之資料之寫入順序設為z_up，則常規處理模式中之z_low及z_up之通式如下所示。下位頁面：z_low＝2Kx＋2(K－1)y－(K² －K＋1)上位頁面：z_up＝2Kx＋2(K－1)y－(K² －5K＋2)此處，K：1個區塊BLK中所包含之串單元數(本例中K＝4)，x：所選擇之字元線WL之編號，y：所選擇之串單元SU之編號。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，第44個至第63個之寫入與末端處理模式對應，但由於末端處理模式包含最上層之字元線WL，故而根據字元線WL之總數N(N為1以上之自然數)，對應之寫入順序不同。因此，重要的是自寫入順序之最後來看之順序。圖20之右側之表係使用寫入順序之最終編號J表示與末端處理模式對應之寫入順序之表。以下，針對與末端處理模式對應之第44個至第63個之寫入，基於圖20之右側之表，設為第(J－19)個至第J個之寫入而進行說明。首先，對應於第(J－19)個及第(J－18)個之寫入，於串單元SU3中，選擇字元線WL(N－5)，寫入上位頁面之資料之後，選擇字元線WL(N－3)，寫入下位頁面之資料。繼而，對應於第(J－17)個及第(J－16)個之寫入，於串單元SU2中，選擇字元線WL(N－4)，寫入上位頁面之資料之後，選擇字元線WL(N－2)，寫入下位頁面之資料。進而，對應於第(J－15)個及第(J－14)個之寫入，於串單元SU1中，選擇字元線WL(N－3)，寫入上位頁面之資料之後，選擇字元線WL(N－1)，寫入下位頁面之資料。進而，對應於第(J－13)個之寫入，選擇串單元SU0之字元線WL(N－2)，寫入上位頁面之資料。繼而，對應於第(J－12)個及第(J－11)個之寫入，於串單元SU3中，選擇字元線WL(N－4)，寫入上位頁面之資料之後，選擇字元線WL(N－2)，寫入下位頁面之資料。繼而，對應於第(J－10)個及第(J－9)個之寫入，於串單元SU2中，選擇字元線WL(N－3)，寫入上位頁面之資料之後，選擇字元線WL(N－1)，寫入下位頁面之資料。進而，對應於第(J－8)個及第(J－7)個之寫入，選擇串單元SU1之字元線WL(N－2)，寫入上位頁面之資料之後，選擇串單元SU0之字元線WL(N－1)，寫入上位頁面之資料。繼而，對應於第(J－6)個及第(J－5)個之寫入，於串單元SU3中，選擇字元線WL(N－3)，寫入上位頁面之資料之後，選擇字元線WL(N－1)，寫入下位頁面之資料。繼而，對應於第(J－4)個及第(J－3)個之寫入，選擇串單元SU2之字元線WL(N－2)，寫入上位頁面之資料之後，選擇串單元SU1之字元線WL(N－1)，寫入上位頁面之資料。繼而，對應於第(J－2)個及第(J－1)個之寫入，選擇串單元SU3之字元線WL(N－2)，寫入上位頁面之資料之後，選擇串單元SU2之字元線WL(N－1)，寫入上位頁面之資料。最後，對應於第J個之寫入，選擇串單元SU3之字元線WL(N－1)，寫入上位頁面之資料。6.2.2第2例本實施形態中之第2例對如下情形進行說明，即，與最上層之字元線WL(N－1)及最下層之字元線WL0對應之記憶胞組MCG與逐頁地進行之1頁面之寫入對應，且與其他字元線WL對應之記憶胞組MCG與逐頁地進行之2頁面之寫入對應。圖21模式性地表示本例之寫入順序。圖21之例成為字元線WL之總數N＝10。於該情形時，總頁面數(J＋1)成為J＋1＝8N－8＝72，寫入順序之最終編號J成為J＝71。即，圖21之例表示與1頁面之寫入對應之記憶胞組MCG之頁面(圖21之參照符號“SLC”)、以及與2頁面之寫入對應之記憶胞組MCG之下位頁面(L)及上位頁面(U)合計有72個頁面的情形。以下，僅對與本實施形態之第1例不同之方面進行說明。(a)始端處理模式本例中之始端處理模式包含最下層之字元線WL0之選擇，對應第0個至第23個之寫入。如圖21之左側之表所示，首先，對應於第0個之寫入，選擇串單元SU0之字元線WL0，寫入頁面之資料。同樣地，對應於第1個之寫入，選擇串單元SU1之字元線WL0，寫入頁面之資料。繼而，對應於第2個之寫入，選擇串單元SU0之字元線WL1，寫入下位頁面之資料。繼而，對應於第3個之寫入，選擇串單元SU2之字元線WL0，寫入頁面之資料。繼而，對應於第4個之寫入，選擇串單元SU1之字元線WL1，寫入下位頁面之資料。同樣地，對應於第5個之寫入，選擇串單元SU0之字元線WL2，寫入下位頁面之資料。繼而，對應於第6個之寫入，選擇串單元SU3之字元線WL0，寫入頁面之資料。繼而，對應於第7個之寫入，選擇串單元SU2之字元線WL1，寫入下位頁面之資料。同樣地，對應於第8個之寫入，選擇串單元SU1之字元線WL2，寫入下位頁面之資料。繼而，對應於第9個及第10個之寫入，於串單元SU0中，選擇字元線WL1，寫入上位頁面之資料之後，選擇字元線WL3，寫入下位頁面之資料。繼而，對應於第11個之寫入，選擇串單元SU3之字元線WL1，寫入下位頁面之資料。同樣地，對應於第12個之寫入，選擇串單元SU2之字元線WL2，寫入下位頁面之資料。繼而，對應於第13個及第14個之寫入，於串單元SU1中，選擇字元線WL1，寫入上位頁面之資料之後，選擇字元線WL3，寫入下位頁面之資料。同樣地，對應於第15個及第16個之寫入，於串單元SU0中，選擇字元線WL2，寫入上位頁面之資料之後，選擇字元線WL4，寫入下位頁面之資料。繼而，對應於第17個之寫入，選擇串單元SU3之字元線WL2，寫入下位頁面之資料。繼而，對應於第18個及第19個之寫入，於串單元SU2中，選擇字元線WL1，寫入上位頁面之資料之後，選擇字元線WL3，寫入下位頁面之資料。同樣地，對應於第20個及第21個之寫入，於串單元SU1中，選擇字元線WL2，寫入上位頁面之資料之後，選擇字元線WL4，寫入下位頁面之資料。進而，對應於第22個及第23個之寫入，於串單元SU0中，選擇字元線WL3，寫入上位頁面之資料之後，選擇字元線WL5，寫入下位頁面之資料。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU0之最上層之字元線WL(N－1)(本例中為WL9)而寫入頁面之資料為止的主要之寫入模式。寫入順序之基本模式與本實施形態之第1例相同。於本例中，對應第24個至第55個之寫入。首先，對應於第24個及25個之寫入，於串單元SU3中，選擇字元線WL1，寫入上位頁面之資料之後，選擇字元線WL3，寫入下位頁面之資料。同樣地，對應於第26個及第27個之寫入，於串單元SU2中，選擇字元線WL2，寫入上位頁面之資料之後，選擇字元線WL4，寫入下位頁面之資料。進而，對應於第28個及第29個之寫入，於串單元SU1中，選擇字元線WL3，寫入上位頁面之資料之後，選擇字元線WL5，寫入下位頁面之資料。進而，對應於第30個及第31個之寫入，於串單元SU0中，選擇字元線WL4，寫入上位頁面之資料之後，選擇字元線WL6，寫入下位頁面之資料。之後，反覆相同之模式，進行第32個至第55個之寫入。其中，與字元線WL(N－1)對應之記憶胞組MCG由於與1頁面之寫入對應，故而並非以下位頁面之資料而以頁面之資料之形式寫入。本例中之常規處理模式中之z_low及z_up之通式如下所示。下位頁面：z_low＝2Kx＋2(K－1)y－(K² ＋1)上位頁面：z_up＝2Kx＋2(K－1)y－(K² －4K＋2)再者，於記憶胞組MCG與1頁面之寫入對應之情形時，可應用下位頁面之通式。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第56個至第71個之寫入設為第(J－15)個至第J個之寫入而進行說明。如圖21之右側之表所示，首先，以與本實施形態之第1例之自第(J－19)個至第(J－8)個之寫入順序相同之方式，進行自第(J－15)個至第(J－4)個之寫入。但是，於本實施形態之第1例中，與字元線WL(N－1)對應之記憶胞組MCG與2頁面之寫入對應，相對於此，於本例中，與字元線WL(N－1)對應之記憶胞組MCG與1頁面之寫入對應。於此種情形時，於本實施形態之第1例中之下位頁面之資料寫入時，於本例中，對相對應之記憶胞組MCG寫入頁面之資料。更具體而言，例如，於本實施形態之第1例中，對應於第(J－14)個之寫入，選擇串單元SU1之字元線WL(N－1)，寫入下位頁面之資料時，於本例中，對應於第(J－10)個之寫入，選擇串單元SU1之字元線WL(N－1)，寫入頁面之資料。繼而，對應於第(J－3)個之寫入，於串單元SU3中，選擇字元線WL(N－3)，寫入上位頁面之資料之後，選擇字元線WL(N－1)，寫入頁面之資料。繼而，對應於第(J－1)個之寫入，選擇串單元SU2之字元線WL(N－2)，寫入上位頁面之資料。最後，對應於第J個之寫入，選擇串單元SU3之字元線WL(N－2)，寫入上位頁面之資料。6.2.3第3例第3例對如下情形進行說明，即，與字元線WL0、WL1、WL(N－2)、及WL(N－1)對應之記憶胞組MCG與逐頁地進行之1頁面之寫入對應，且與其他字元線WL對應之記憶胞組MCG與逐頁地進行之2頁面之寫入對應。圖22模式性地表示本例之寫入順序。圖22之例成為字元線WL之總數N＝12。於該情形時，總頁面數(J＋1)成為J＋1＝8N－16＝80，寫入順序之最終編號J成為J＝79。即，圖22之例表示與1頁面之寫入對應之記憶胞組MCG之頁面(SLC)、以及與2頁面之寫入對應之記憶胞組MCG之下位頁面(L)及上位頁面(U)合計有80個頁面的情形。以下，僅對與本實施形態之第1例及第2例不同之方面進行說明。(a)始端處理模式本例中之始端處理模式包含最下層之字元線WL0之選擇，對應第0個至第27個之寫入。如圖22之左側之表所示，首先，與第2例同樣地進行第0個至第8個之寫入。繼而，對應於第9個之寫入，選擇串單元SU0之字元線WL3，寫入下位頁面之資料。繼而，對應於第10個之寫入，選擇串單元SU3之字元線WL1，寫入頁面之資料。繼而，對應於第11個之寫入，選擇串單元SU2之字元線WL2，寫入下位頁面之資料。同樣地，對應於第12個之寫入，選擇串單元SU1之字元線WL3，寫入頁面之資料。繼而，對應於第13個及第14個之寫入，於串單元SU0中，選擇字元線WL2，寫入上位頁面之資料之後，選擇字元線WL4，寫入下位頁面之資料。繼而，對應於第15個之寫入，選擇串單元SU3之字元線WL2，寫入下位頁面之資料。同樣地，對應於第16個之寫入，選擇串單元SU2之字元線WL3，寫入下位頁面之資料。繼而，對應於第17個及第18個之寫入，於串單元SU1中，選擇字元線WL2，寫入上位頁面之資料之後，選擇字元線WL4，寫入下位頁面之資料。同樣地，對應於第19個及第20個之寫入，於串單元SU0中，選擇字元線WL3，寫入上位頁面之資料之後，選擇字元線WL5，寫入下位頁面之資料。繼而，對應於第21個之寫入，選擇串單元SU3之字元線WL3，寫入下位頁面之資料。繼而，對應於第22個及第23個之寫入，於串單元SU2中，選擇字元線WL2，寫入上位頁面之資料之後，選擇字元線WL4，寫入下位頁面之資料。同樣地，對應於第24個及第25個之寫入，於串單元SU1中，選擇字元線WL3，寫入上位頁面之資料之後，選擇字元線WL5，寫入下位頁面之資料。進而，對應於第26個及第27個之寫入，於串單元SU0中，選擇字元線WL4，寫入上位頁面之資料之後，選擇字元線WL6，寫入下位頁面之資料。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU0之最上層之字元線WL(N－1)(本例中為WL11)而寫入頁面之資料為止的主要之寫入模式。寫入順序之基本模式與本實施形態之第1例及第2例相同。於本例中，對應第28個至第67個之寫入。首先，對應於第28個及29個之寫入，於串單元SU3中，選擇字元線WL2，寫入上位頁面之資料之後，選擇字元線WL4，寫入下位頁面之資料。同樣地，對應於第30個及第31個之寫入，於串單元SU2中，選擇字元線WL3，寫入上位頁面之資料之後，選擇字元線WL5，寫入下位頁面之資料。進而，對應於第32個及第33個之寫入，於串單元SU1中，選擇字元線WL4，寫入上位頁面之資料之後，選擇字元線WL6，寫入下位頁面之資料。進而，對應於第34個及第35個之寫入，於串單元SU0中，選擇字元線WL5，寫入上位頁面之資料之後，選擇字元線WL7，寫入下位頁面之資料。之後，反覆相同之模式，進行第36個至第67個之寫入。其中，與字元線WL(N－1)及WL(N－2)對應之記憶胞組MCG由於與1頁面之寫入對應，故而並非以下位頁面之資料而以頁面之資料之形式寫入。本例中之常規處理模式中之z_low及z_up之通式如下所示。下位頁面：z_low＝2Kx＋2(K－1)y－(K² ＋K＋1)上位頁面：z_up＝2Kx＋2(K－1)y－(K² －3K＋2)再者，於記憶胞組MCG與1頁面之寫入對應之情形時，可應用下位頁面之通式。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第68個至第79個之寫入設為第(J－11)個至第J個之寫入而進行說明。如圖22之右側之表所示，首先，以與本實施形態之第1例之自第(J－19)個至第(J－14)個之寫入順序相同之方式進行自第(J－11)個至第(J－6)個之寫入。但是，於本實施形態之第1例中，與字元線WL(N－1)及WL(N－2)對應之記憶胞組MCG與2頁面之寫入對應，相對於此，於本例中，與字元線WL(N－1)及WL(N－2)對應之記憶胞組MCG與1頁面之寫入對應。於此種情形時，於本實施形態之第1例中之下位頁面之資料寫入時，於本例中，對相對應之記憶胞組MCG寫入頁面之資料。繼而，對應於第(J－5)個及第(J－4)個之寫入，於串單元SU3中，選擇字元線WL(N－4)，寫入上位頁面之資料之後，選擇字元線WL(N－2)，寫入頁面之資料。繼而，對應於第(J－3)個及第(J－2)個之寫入，於串單元SU2中，選擇字元線WL(N－3)，寫入上位頁面之資料之後，選擇字元線WL(N－1)，寫入頁面之資料。繼而，對應於第(J－1)個及第J個之寫入，於串單元SU3中，選擇字元線WL(N－3)，寫入上位頁面之資料之後，選擇字元線WL(N－1)，寫入頁面之資料。6.4關於本實施形態之效果若為本實施形態之構成，則於對記憶胞電晶體MT(記憶胞組MCG)逐頁地寫入2位元(2頁面)之資料之情形時，可獲得與第3實施形態相同之效果。7.第7實施形態接下來，對第7實施形態之半導體記憶裝置及記憶體系統進行說明。第7實施形態係於記憶胞電晶體MT與2位元之資料對應而對記憶胞組MCG逐頁地寫入2頁面之資料時，應用第4實施形態中所說明之寫入順序。以下，僅對與第1至第6實施形態不同之方面進行說明。7.1關於區塊BLK內之寫入順序針對本實施形態中之寫入順序，根據串單元SU中之記憶胞組MCG之頁面之構成對3個示例進行說明。7.1.1第1例第1例對如下情形進行說明，即，與第6實施形態之第1例同樣地，與所有字元線WL對應之記憶胞組MCG與逐頁地進行之2頁面之寫入對應。圖23模式性地表示第1例之寫入順序。圖23之例成為字元線WL之總數N＝8、總頁面數(J＋1)＝64、及寫入順序之最終編號J＝63。即，圖23之例表示下位頁面(L)及上位頁面(U)合計有64個頁面之情形。於本實施形態中，與第4實施形態同樣地，寫入下位頁面之資料時，僅串單元SU0選擇上1層之字元線WL而串單元SU1～SU3選擇下1層之相同之字元線WL成為基本模式。寫入上位頁面之資料時，於串單元SU0～SU3中，選擇相同之字元線WL。本例亦與第4實施形態同樣地有3種寫入模式。(a)始端處理模式本例中之始端處理模式包含最下層之字元線WL0之選擇，對應僅以下位頁面之資料進行寫入之第0個至第8個之寫入。如圖23之左側之表所示，首先，對應於第0個之寫入，選擇串單元SU0之字元線WL0，寫入下位頁面之資料。繼而，對應於第1個之寫入，選擇相同之串單元SU0之上1層之字元線WL1，寫入下位頁面之資料。其後，對應於第2個至第4個之寫入，選擇串單元SU1～SU3之字元線WL0，分別寫入下位頁面之資料。繼而，對應於第5個之寫入，選擇串單元SU0之字元線WL2，寫入下位頁面之資料。其後，對應於第6個至第8個之寫入，選擇串單元SU1～SU3之字元線WL1，分別寫入下位頁面之資料。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU3之最上層之下1層之字元線WL(N－2)(本例中為WL6)而寫入下位頁面之資料為止的主要之寫入模式。於本例中，對應第9個至第48個之寫入。首先，對應於第9個及第10個之寫入，於串單元SU0中，選擇字元線WL0，寫入上位頁面之資料之後，選擇上3層之字元線WL3，寫入下位頁面之資料。其後，對應於第11個至第16個之寫入，於串單元SU1～SU3中，分別選擇字元線WL0，寫入上位頁面之資料之後，選擇上2層之字元線WL2，寫入下位頁面之資料。即，於寫入下位頁面之資料時，僅串單元SU0選擇比其他串單元SU上1層之字元線WL，於寫入上位頁面之資料時，於串單元SU0～SU3中，選擇相同之字元線WL。之後，反覆相同之模式，進行第17個至第48個之寫入。若將串單元SU0中之下位頁面之資料之寫入順序設為z_low(y＝0)，將串單元SU1～SU3中之下位頁面之資料之寫入順序設為z_low(y＞1)，將上位頁面之資料之寫入順序設為z_up，則K＝4(每1區塊BLK之串單元數為4個)時之常規處理模式中之z_low(y＝0)、z_low(y＞0)、及z_up之通式如下所示。下位頁面：z_low(y＝0)＝8x－14z_low(y＞1)＝8x＋2y－6上位頁面：z_up＝8x＋2y＋9如此，下位頁面之通式於串單元SU0與串單元SU1～SU3不同。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第49個至第63個之寫入設為第(J－14)個至第J個之寫入而進行說明。如圖23之右側之表所示，首先，對應於第(J－14)個之寫入，選擇串單元SU0之字元線WL(N－3)，寫入上位頁面之資料。繼而，對應於第(J－13)個及第(J－12)個之寫入，於串單元SU1中，選擇字元線WL(N－1)，寫入下位頁面之資料之後，選擇字元線WL(N－3)，寫入上位頁面之資料。同樣地，對應於第(J－11)個至第(J－8)個之寫入，於串單元SU2及SU3中，選擇字元線WL(N－1)，寫入下位頁面之資料之後，選擇字元線WL(N－3)，寫入上位頁面之資料。繼而，對應於第(J－7)個至第(J－4)個之寫入，選擇串單元SU0～SU3之字元線WL(N－2)，分別寫入上位頁面之資料。繼而，對應於第(J－3)個至第J個之寫入，選擇串單元SU0～SU3之字元線WL(N－1)，分別寫入上位頁面之資料。7.1.2第2例第2例對如下情形進行說明，即，與第6實施形態之第2例同樣地，與最上層之字元線WL(N－1)及最下層之字元線WL0對應之記憶胞組MCG與逐頁地進行之1頁面之寫入對應，且與其他字元線WL對應之記憶胞組MCG與逐頁地進行之2頁面之寫入對應。圖24模式性地表示本例之寫入順序。圖24之例成為字元線WL之總數N＝10、總頁面數(J＋1)＝72、及寫入順序之最終編號J＝71。即，圖24之例表示與1頁面之寫入對應之記憶胞組MCG之頁面(SLC)、以及與2頁面之寫入對應之記憶胞組MCG之下位頁面(L)及上位頁面(U)合計有72個頁面的情形。以下，僅對與本實施形態之第1例不同之方面進行說明。(a)始端處理模式本例中之始端處理模式包含最下層之字元線WL0之選擇，對應第0個至第12個之寫入。如圖24之左側之表所示，首先，與本實施形態之第1例同樣地，進行第0個至第8個之寫入。繼而，對應於第9個之寫入，選擇串單元SU0之字元線WL3，寫入下位頁面之資料。繼而，對應於第10個至第12個之寫入，選擇串單元SU1～SU3之字元線WL2，分別寫入下位頁面之資料。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU3之字元線WL(N－2)(本例中為WL8)而寫入下位頁面之資料為止的主要之寫入模式。寫入順序之基本模式與本實施形態之第1例相同。於本例中，對應第13個至第60個之寫入。首先，對應於第13個及14個之寫入，於串單元SU0中，選擇字元線WL1，寫入上位頁面之資料之後，選擇上3層之字元線WL4，寫入下位頁面之資料。其後，對應於第15個至第20個之寫入，於串單元SU1～SU3中，分別選擇字元線WL1，寫入上位頁面之資料之後，選擇上2層之字元線WL3，寫入下位頁面之資料。之後，反覆相同之模式，進行第21個至第60個之寫入。其中，與字元線WL(N－1)對應之記憶胞組MCG由於與1頁面之寫入對應，故而並非以下位頁面之資料而以頁面之資料之形式寫入。每1區塊BLK之串單元數K＝4時之常規處理模式中之通式如下所示。下位頁面：z_low(y＝0)＝8x－18z_low(y＞1)＝8x＋2y－10上位頁面：z_up＝8x＋2y＋5與本實施形態之第1例同樣地，下位頁面之通式於串單元SU0與串單元SU1～SU3不同。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第61個至第71個之寫入設為第(J－10)個至第J個之寫入而進行說明。如圖24之右側之表所示，以與本實施形態之第1例之自第(J－14)個至第(J－4)個之寫入順序相同之方式進行自第(J－10)個至第J個之寫入。但是，於本實施形態之第1例中，與字元線WL(N－1)對應之記憶胞組MCG與2頁面之寫入對應，相對於此，於本例中，與字元線WL(N－1)對應之記憶胞組MCG與1頁面之寫入對應。於此種情形時，於本實施形態之第1例中之下位頁面之資料寫入時，於本例中，對相對應之記憶胞組MCG寫入頁面之資料。7.1.3第3例第3例對如下情形進行說明，即，與第6實施形態之第3例同樣地，與字元線WL0、WL1、WL(N－2)、及WL(N－1)對應之記憶胞組MCG與逐頁地進行之1頁面之寫入對應，且與其他字元線WL對應之記憶胞組MCG與逐頁地進行之2頁面之寫入對應。圖25模式性地表示本例之寫入順序。圖25之例成為字元線WL之總數N＝12、總頁面數(J＋1)＝80、及寫入順序之最終編號J＝79。即，圖25之例表示與1頁面之寫入對應之記憶胞組MCG之頁面(SLC)、以及與2頁面之寫入對應之記憶胞組MCG之下位頁面(L)及上位頁面(U)合計有80個頁面的情形。以下，僅對與本實施形態之第1例及第2例不同之方面進行說明。(a)始端處理模式本例中之始端處理模式包含最下層之字元線WL0之選擇，對應第0個至第16個之寫入。如圖25之左側之表所示，首先，與本實施形態之第2例同樣地進行第0個至第12個之寫入。繼而，對應於第13個之寫入，選擇串單元SU0之字元線WL4，寫入下位頁面之資料。繼而，對應於第14個至第16個之寫入，選擇串單元SU1～SU3之字元線WL3，分別寫入下位頁面之資料。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU3之最上層之下1層之字元線WL(N－2)(本例中為WL10)而寫入頁面之資料為止的主要之寫入模式。寫入順序之基本模式與本實施形態之第1例及第2例相同。於本例中，對應第17個至第72個之寫入。首先，對應於第17個及18個之寫入，於串單元SU0中，選擇字元線WL2，寫入上位頁面之資料之後，選擇上3層之字元線WL5，寫入下位頁面之資料。其後，對應於第19個至第24個之寫入，於串單元SU1～SU3中，分別選擇字元線WL2，寫入上位頁面之資料之後，選擇上2層之字元線WL4，寫入下位頁面之資料。之後，反覆相同之模式，進行第25個至第72個之寫入。其中，與字元線WL(N－1)及WL(N－2)對應之記憶胞組MCG由於與1頁面之寫入對應，故而並非以下位頁面之資料而以頁面之資料之形式寫入。每1區塊BLK之串單元數K＝4時之常規處理模式中之通式如下所示。下位頁面：z_low(y＝0)＝8x－22z_low(y＞1)＝8x＋2y－14上位頁面：z_up＝8x＋2y＋1與本實施形態之第1例及第3例同樣地，下位頁面之通式於串單元SU0與串單元SU1～SU3不同。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第73個至第79個之寫入設為第(J－6)個至第J個之寫入而進行說明。如圖25之右側之表所示，以與本實施形態之第1例之自第(J－14)個至第(J－8)個之寫入順序相同之方式，於本例中，進行自第(J－6)個至第J個之寫入。但是，於本實施形態之第1例中，與字元線WL(N－1)對應之記憶胞組MCG與2頁面之寫入對應，相對於此，於本例中，與字元線WL(N－1)對應之記憶胞組MCG與1頁面之寫入對應。於此種情形時，於本實施形態之第1例中之下位頁面之資料寫入時，於本例中，對相對應之記憶胞組MCG寫入頁面之資料。7.2關於本實施形態之效果若為本實施形態之構成，則於對記憶胞電晶體MT(記憶胞組MCG)逐頁地寫入2位元(2頁面)之資料之情形時，可獲得與第4實施形態相同之效果。8.第8實施形態接下來，對第8實施形態之半導體記憶裝置及記憶體系統進行說明。第8實施形態係於記憶胞電晶體MT與3位元之資料對應而對記憶胞組MCG逐頁地寫入3頁面之資料時，應用第3實施形態中所說明之寫入順序。以下，僅對與第1至第7實施形態不同之方面進行說明。8.1關於區塊BLK內之寫入順序針對本實施形態中之寫入順序，根據串單元SU中之記憶胞組MCG之頁面之構成對3個示例進行說明。8.1.1第1例第1例對如下情形進行說明，即，與最上層之字元線WL(N－1)及最下層之字元線WL0對應之記憶胞組MCG與逐頁地進行之1頁面之寫入對應，且與其他字元線WL對應之記憶胞組MCG與逐頁地進行之3頁面之寫入對應。圖26模式性地表示本例之寫入順序，各串單元SU內之1個四方形表示與1條字元線WL對應之1個頁面。四方形相接之下位頁面(圖26之參照符號“L”)與中位頁面(圖26之參照符號“M”)及上位頁面(圖26之參照符號“U”)與1個記憶胞組MCG對應。圖26之例表示字元線WL之總數N＝9且與3位元之寫入對應之字元線WL為7條的情形。於該情形時，總頁面數(J＋1)成為J＋1＝12N－16＝92。又，寫入順序之最終編號J成為J＝91。即，圖26之例表示與1頁面之寫入對應之記憶胞組MCG之頁面(SLC)、以及與3頁面之寫入對應之記憶胞組MCG之下位頁面(L)、中位頁面(M)、及上位頁面(U)合計有92個頁面的情形。(a)始端處理模式本例中之始端處理模式包含最下層之字元線WL0之選擇，對應第0個至第37個之寫入。如圖26之左側之表所示，首先，對應於第0個之寫入，選擇串單元SU0之字元線WL0，寫入頁面之資料。繼而，對應於第1個之寫入，選擇串單元SU1之字元線WL0，寫入下位頁面之資料。繼而，對應於第2個之寫入，選擇串單元SU0之字元線WL1，寫入下位頁面之資料。繼而，對應於第3個之寫入，選擇串單元SU2之字元線WL0，寫入頁面之資料。繼而，對應於第4個之寫入，選擇串單元SU1之字元線WL1，寫入下位頁面之資料。繼而，對應於第5個之寫入，選擇串單元SU0之字元線WL2，寫入下位頁面之資料。繼而，對應於第6個之寫入，選擇串單元SU3之字元線WL0，寫入頁面之資料。繼而，對應於第7個之寫入，選擇串單元SU2之字元線WL1，寫入下位頁面之資料。繼而，對應於第8個之寫入，選擇串單元SU1之字元線WL2，寫入下位頁面之資料。繼而，對應於第9個及第10個之寫入，於串單元SU0中，選擇字元線WL1，寫入中位頁面之資料之後，選擇上2層之字元線WL3，寫入下位頁面之資料。繼而，對應於第11個之寫入，選擇串單元SU3之字元線WL1，寫入下位頁面之資料。繼而，對應於第12個之寫入，選擇串單元SU2之字元線WL2，寫入下位頁面之資料。繼而，對應於第13個及第14個之寫入，於串單元SU1中，選擇字元線WL1，寫入中位頁面之資料之後，選擇上2層之字元線WL3，寫入下位頁面之資料。繼而，對應於第15個至第17個之寫入，於串單元SU0中，依次選擇字元線WL2、字元線WL1、及字元線WL4，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。繼而，對應於第18個之寫入，選擇串單元SU3之字元線WL2，寫入下位頁面之資料。繼而，對應於第19個及第20個之寫入，於串單元SU2中，選擇字元線WL1，寫入中位頁面之資料之後，選擇上2層之字元線WL3，寫入下位頁面之資料。繼而，對應於第21個至第23個之寫入，於串單元SU1中，依次選擇字元線WL2、字元線WL1、及字元線WL4，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。同樣地，對應於第24個至第26個之寫入，於串單元SU0中，依次選擇字元線WL3、字元線WL2、及字元線WL5，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。繼而，對應於第27個及第28個之寫入，於串單元SU3中，選擇字元線WL1，寫入中位頁面之資料之後，選擇上2層之字元線WL3，寫入下位頁面之資料。繼而，對應於第29個至第31個之寫入，於串單元SU2中，依次選擇字元線WL2、字元線WL1、及字元線WL4，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。同樣地，對應於第32個至第34個之寫入，於串單元SU1中，依次選擇字元線WL3、字元線WL2、及字元線WL5，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。繼而，對應於第35個至第37個之寫入，於串單元SU0中，依次選擇字元線WL4、字元線WL3、及字元線WL6，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU0之最上層之字元線WL(N－1)(本例中為WL8)而寫入頁面之資料為止的主要之寫入模式。於本例中，對應第38個至第61個之寫入。繼而，對應於第38個至第40個之寫入，於串單元SU3中，依次選擇字元線WL2、字元線WL1、及字元線WL4，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。同樣地，對應於第41個至第43個之寫入，於串單元SU2中，依次選擇字元線WL3、字元線WL2、及字元線WL5，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。繼而，對應於第44個至第46個之寫入，於串單元SU1中，依次選擇字元線WL4、字元線WL3、及字元線WL6，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。進而，對應於第47個至第49個之寫入，於串單元SU0中，依次選擇字元線WL5、字元線WL4、及字元線WL7，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。即，若著眼於中位頁面之資料之寫入，則按照串單元SU3→SU2→SU1→SU0之順序，依次選擇字元線WL1→WL2→WL3→WL4。若著眼於上位頁面之資料之寫入，則按照串單元SU3→SU2→SU1→SU0之順序，依次選擇字元線WL2→WL3→WL4→WL5。又，若著眼於下位頁面之資料之寫入，則按照串單元SU3→SU2→SU1→SU0之順序，依次選擇字元線WL4→WL5→WL6→WL7。之後，反覆相同之模式，進行第50個至第61個之寫入。其中，與字元線WL(N－1)對應之記憶胞組MCG由於與1頁面之寫入對應，故並非作為下位頁面之資料而是作為頁面之資料寫入。若將下位頁面之資料之寫入順序設為z_low，將中位頁面之資料之寫入順序設為z_mid，將上位頁面之資料之寫入順序設為z_up，則常規處理模式中之z_low、z_mid、及z_up之通式如下所示。下位頁面：z_low＝3Kx＋3(K－1)y－3/2K² －5/2K－1中位頁面：z_mid＝3Kx＋3(K－1)y－3/2K² ＋7/2K－3上位頁面：z_up＝3Kx＋3(K－1)y－3/2K² ＋13/2K－2再者，於記憶胞組MCG與1頁面之寫入對應之情形時，可應用下位頁面之通式。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第62個至第91個之寫入設為第(J－29)個至第J個之寫入而進行說明。如圖26之右側之表所示，首先，對應於第(J－29)個至第(J－27)個之寫入，於串單元SU3中，依次選擇字元線WL(N－5)、字元線WL(N－6)、及字元線WL(N－3)，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。同樣地，對應於第(J－26)個至第(J－24)個之寫入，於串單元SU2中，依次選擇字元線(N－4)、字元線WL(N－5)、及字元線WL(N－2)，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。且，對應於第(J－23)個至第(J－21)個之寫入，於串單元SU1中，依次選擇字元線WL(N－3)、字元線WL(N－4)、及字元線WL(N－1)，分別寫入中位頁面之資料、上位頁面之資料、頁面之資料。且，對應於第(J－20)個及第(J－19)個之寫入，於串單元SU0中，選擇字元線WL(N－2)，寫入中位頁面之資料之後，選擇字元線WL(N－3)，寫入上位頁面之資料。繼而，對應於第(J－18)個至第(J－16)個之寫入，於串單元SU3中，依次選擇字元線WL(N－4)、字元線WL(N－5)、及字元線WL(N－2)，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。繼而，對應於第(J－15)個至第(J－13)個之寫入，於串單元SU2中，依次選擇字元線(N－3)、字元線WL(N－4)、及字元線WL(N－1)，分別寫入中位頁面之資料、上位頁面之資料、頁面之資料。繼而，對應於第(J－12)個及第(J－11)個之寫入，於串單元SU1中，選擇字元線WL(N－2)，寫入中位頁面之資料之後，選擇字元線WL(N－3)，寫入上位頁面之資料。繼而，對應於第(J－10)個至第(J－8)個之寫入，於串單元SU3中，依次選擇字元線WL(N－3)、字元線WL(N－4)、及字元線WL(N－1)，分別寫入中位頁面之資料、上位頁面之資料、頁面之資料。繼而，對應於第(J－7)個及第(J－6)個之寫入，於串單元SU2中，選擇字元線WL(N－2)，寫入中位頁面之資料之後，選擇字元線WL(N－3)，寫入上位頁面之資料。繼而，對應於第(J－5)個及第(J－4)個之寫入，於串單元SU3中，選擇字元線WL(N－2)，寫入中位頁面之資料之後，選擇字元線WL(N－3)，寫入上位頁面之資料。繼而，對應於第(J－3)個至第J個之寫入，選擇串單元SU0～SU3之字元線WL(N－2)，分別寫入上位頁面之資料。8.1.2第2例第2例對如下情形進行說明，即，與字元線WL(N－1)及字元線WL0對應之記憶胞組MCG與逐頁地進行之1頁面之寫入對應，與字元線WL(N－2)對應之記憶胞組MCG與逐頁地進行之2頁面之寫入對應，且與其他字元線WL對應之記憶胞組MCG與逐頁地進行之3頁面之寫入對應。圖27模式性地表示本例之寫入順序。圖27之例表示字元線WL之總數N＝10且與3位元之寫入對應之字元線WL為7條的情形。於該情形時，總頁面數(J＋1)成為J＋1＝12N－20＝100。又，寫入順序之最終編號J成為J＝99。即，圖27之例表示與1頁面之寫入對應之記憶胞組MCG之頁面(SLC)、與2頁面之寫入對應之記憶胞組MCG之下位頁面(L)及上位頁面(U)、以及與3位元(頁面)之寫入對應之記憶胞組MCG之下位頁面(L)、中位頁面(M)、及上位頁面(U)合計有100個頁面的情形。(a)始端處理模式本例中之始端處理模式包含最下層之字元線WL0之選擇，對應第0個至第37個之寫入。始端處理模式與本實施形態之第1例相同。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU0之最上層之字元線WL(N－1)(本例中為WL9)而寫入頁面之資料為止的主要之寫入模式。於本例中，對應第38個至第73個之寫入。首先，與本實施形態之第1例同樣地進行第38個至第49個之寫入。之後，反覆相同之模式，進行第50個至第73個之寫入。其中，與字元線WL(N－1)對應之記憶胞組MCG由於與1頁面之寫入對應，故而並非以下位頁面之資料而以頁面之資料之形式寫入。常規處理模式中之z_low、z_mid、及z_up之通式與本實施形態之第1例相同。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第74個至第99個之寫入設為第(J－25)個至第J個之寫入而進行說明。如圖27之右側之表所示，以與本實施形態之第1例之自第(J－29)個至第(J－4)個之寫入順序相同之方式，於本例中，進行自第(J－25)個至第J個之寫入。但是，於本實施形態之第1例中，與字元線WL(N－2)對應之記憶胞組MCG與3頁面之寫入對應，相對於此，於本例中，與字元線WL(N－2)對應之記憶胞組MCG與2頁面之寫入對應。於此種情形時，於本實施形態之第1例中之中位頁面之資料寫入時，於本例中，對相對應之記憶胞組MCG寫入上位頁面之資料。8.1.3第3例第3例對如下情形進行說明，即，與字元線WL(N－1)及字元線WL0對應之記憶胞組MCG與1頁面之寫入對應，與字元線WL(N－2)及WL(N－3)對應之記憶胞組MCG與2頁面之寫入對應，且與其他字元線WL對應之記憶胞組MCG與3頁面之寫入對應。圖28模式性地表示本例之寫入順序。圖28之例表示字元線WL之總數N＝11且與3位元之寫入對應之字元線WL為7條的情形。於該情形時，總頁面數(J＋1)成為J＋1＝12N－24＝108。又，寫入順序之最終編號J成為J＝107。即，圖28之例表示與1頁面之寫入對應之記憶胞組MCG之頁面(SLC)、與2頁面之寫入對應之記憶胞組MCG之下位頁面(L)及上位頁面(U)、以及與3位元(頁面)之寫入對應之記憶胞組MCG之下位頁面(L)、中位頁面(M)、及上位頁面(U)合計有108個頁面的情形。(a)始端處理模式本例中之始端處理模式包含最下層之字元線WL0之選擇，對應第0個至第37個之寫入。始端處理模式與本實施形態之第1例及第2例相同。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU0之最上層之字元線WL(N－1)(本例中為WL10)而寫入頁面之資料為止的主要之寫入模式。於本例中，對應第38個至第85個之寫入。首先，與本實施形態之第1例同樣地進行第38個至第49個之寫入。之後，反覆相同之模式，進行第50個至第85個之寫入。其中，與字元線WL(N－1)對應之記憶胞組MCG由於與1頁面之寫入對應，故而並非以下位頁面之資料而以頁面之資料之形式寫入。常規處理模式中之z_low、z_mid、及z_up之通式與本實施形態之第1例及第2例相同。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第86個至第107個之寫入設為第(J－21)個至第J個之寫入而進行說明。如圖28之右側之表所示，以與本實施形態之第1例之自第(J－29)個至第(J－21)個之寫入順序相同之方式，於本例中，進行自第(J－21)個至第(J－13)個之寫入。但是，於本實施形態之第1例中，與字元線WL(N－3)對應之記憶胞組MCG與3頁面之寫入對應，相對於此，於本例中，與字元線WL(N－3)對應之記憶胞組MCG與2頁面之寫入對應。於此種情形時，於本實施形態之第1例中之中位頁面之資料寫入時，於本例中，對相對應之記憶胞組MCG寫入上位頁面之資料。繼而，對應於第(J－12)個至第(J－10)個之寫入，於串單元SU3中，依次選擇字元線WL(N－4)、字元線WL(N－5)、及字元線WL(N－2)，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。繼而，對應於第(J－9)個至第(J－7)個之寫入，於串單元SU2中，依次選擇字元線WL(N－3)、字元線WL(N－4)、及字元線WL(N－1)，分別寫入上位頁面之資料、上位頁面之資料、頁面之資料。繼而，對應於第(J－6)個及第(J－5)個之寫入，於串單元SU3中，選擇字元線WL(N－3)，寫入上位頁面之資料之後，選擇字元線WL(N－4)，寫入上位頁面之資料。繼而，對應於第(J－3)個至第J個之寫入，選擇串單元SU0～SU3之字元線WL(N－2)，分別寫入上位頁面之資料。8.2關於本實施形態中之效果若為本實施形態之構成，則於對記憶胞電晶體MT(記憶胞組MCG)逐頁地寫入3位元(3頁面)之資料之情形時，可獲得與第3實施形態相同之效果。9.第9實施形態接下來，對第9實施形態之半導體記憶裝置及記憶體系統進行說明。第9實施形態係於記憶胞電晶體MT與3位元之資料對應而對記憶胞組MCG逐頁地寫入3頁面之資料時，應用第4實施形態中所說明之寫入順序。以下，僅對與第1至第8實施形態不同之方面進行說明。9.1關於區塊BLK內之寫入順序針對本實施形態中之寫入順序，根據串單元SU中之記憶胞組MCG之頁面之構成對3個示例進行說明。9.1.1第1例第1例對如下情形進行說明，即，與第8實施形態之第1例同樣地，與最上層之字元線WL(N－1)及最下層之字元線WL0對應之記憶胞組MCG與逐頁地進行之1頁面之寫入對應，且與其他字元線WL對應之記憶胞組MCG與逐頁地進行之3頁面之寫入對應。圖29模式性地表示本例之寫入順序。圖29之例表示字元線WL之總數N＝9且與3位元之寫入對應之字元線WL為7條的情形。於該情形時，總頁面數(J＋1)成為J＋1＝12N－16＝92。又，寫入順序之最終編號J成為J＝91。即，圖29之例表示與1頁面之寫入對應之記憶胞組MCG之頁面(SLC)、以及與3頁面之寫入對應之記憶胞組MCG之下位頁面(L)、中位頁面(M)、及上位頁面(U)合計有92個頁面的情形。(a)始端處理模式本例中之始端處理模式包含最下層之字元線WL0之選擇，對應第0個至第22個之寫入。如圖29之左側之表所示，首先，對應於第0個及第1個之寫入，於串單元SU0中，選擇字元線WL0，寫入頁面之資料之後，選擇上1層之字元線WL1，寫入下位頁面之資料。其後，對應於第2個至第4個之寫入，選擇串單元SU1～SU3之字元線WL0，分別寫入頁面之資料。繼而，對應於第5個之寫入，選擇串單元SU0之字元線WL2，寫入下位頁面之資料。繼而，對應於第6個至第8個之寫入，選擇串單元SU1～SU3之字元線WL1，分別寫入下位頁面之資料。繼而，對應於第9個及第10個之寫入，於串單元SU0中，選擇字元線WL1，寫入中位頁面之資料之後，選擇上2層之字元線WL3，寫入下位頁面之資料。繼而，對應於第11個至第13個之寫入，選擇串單元SU1～SU3之字元線WL2，分別寫入下位頁面之資料。繼而，對應於第14個至第16個之寫入，於串單元SU0中，依次選擇字元線WL2、字元線WL1、及字元線WL4，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。繼而，對應於第17個至第22個之寫入，於串單元SU1～SU3中，選擇字元線WL1，寫入中位頁面之資料之後，選擇字元線WL3，寫入下位頁面之資料。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU3之字元線WL(N－2)(本例中為WL7)而寫入下位頁面之資料為止的主要之寫入模式。於本例中，對應第23個至第70個之寫入。首先，對應於第23個至第25個之寫入，於串單元SU0中，依次選擇字元線WL3、字元線WL2、及字元線WL5，分別寫入中位頁面之資料、上位頁面之資料、下位頁面之資料。繼而，對應於第26個至第34個之寫入，於串單元SU1～SU3中，依次選擇字元線WL2、字元線WL1、及字元線WL4，分別寫入中位頁面之資料、上位頁面之資料、及下位頁面之資料。即，於寫入下位頁面、中位頁面、及上位頁面之資料時，僅串單元SU0選擇比其他串單元SU1～SU3上1層之字元線WL。之後，反覆相同之模式，進行第35個至第70個之寫入。其中，與字元線WL(N－1)對應之記憶胞組MCG由於與1頁面之寫入對應，故而並非以下位頁面之資料而以頁面之資料之形式寫入。將串單元SU0中之下位頁面之資料之寫入順序設為z_low(y＝0)，將串單元SU1～SU3中之下位頁面之資料之寫入順序設為z_low(y＞1)。同樣地，將串單元SU0中之中位頁面之資料之寫入順序設為z_mid(y＝0)，將串單元SU1～SU3中之中位頁面之資料之寫入順序設為z_mid(y＞1)。又，將串單元SU0中之上位頁面之資料之寫入順序設為z_up(y＝0)，將串單元SU1～SU3中之上位頁面之資料之寫入順序設為z_up(y＞1)。於此種情形時，K＝4(每1區塊BLK之串單元數為4個)時之z_low(y＝0)、z_low(y＞1)、z_mid(y＝0)、z_mid(y＞1)、z_up(y＝0)、及z_up(y＞1)之通式如下所示。下位頁面：z_low(y＝0)＝12x－35z_low(y＞1)＝12x＋3y－23中位頁面：z_mid(y＝0)＝12x－13z_mid(y＞1)＝12x＋3y－1上位頁面：z_up(y＝0)＝12xz_up(y＞1)＝12x＋3y＋12再者，於記憶胞組MCG與1頁面之寫入對應之情形時，可應用下位頁面之通式。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第71個至第91個之寫入設為第(J－20)個至第J個之寫入而進行說明。如圖29之右側之表所示，首先，對應於第(J－20)個及第(J－19)個之寫入，於串單元SU0中，選擇字元線WL(N－2)，寫入中位頁面之資料之後，選擇字元線WL(N－3)，寫入上位頁面之資料。繼而，對應於第(J－18)個至第(J－10)個之寫入，於串單元SU1～SU3中，依次選擇字元線WL(N－3)、字元線WL(N－4)、及字元線WL(N－1)，分別寫入中位頁面之資料、上位頁面之資料、及頁面之資料。繼而，對應於第(J－9)個至第(J－4)個之寫入，於串單元SU1～SU3中，選擇字元線WL(N－2)，寫入中位頁面之資料之後，選擇字元線WL(N－3)，寫入上位頁面之資料。繼而，對應於第(J－3)個至第J個之寫入，於串單元SU0～SU3中，選擇字元線WL(N－2)，分別寫入上位頁面之資料。9.1.2第2例第2例對如下情形進行說明，即，與第8實施形態之第2例同樣地，與字元線WL(N－1)及字元線WL0對應之記憶胞組MCG與逐頁地進行之1頁面之寫入對應，與字元線WL(N－2)對應之記憶胞組MCG與逐頁地進行之2頁面之寫入對應，且與其他字元線WL對應之記憶胞組MCG與逐頁地進行之3頁面之寫入對應。圖30模式性地表示本例之寫入順序。圖30之例表示字元線WL之總數N＝10且與3位元之寫入對應之字元線WL為7條的情形。於該情形時，總頁面數(J＋1)成為J＋1＝12N－20＝100。又，寫入順序之最終編號J成為J＝99。即，圖30之例表示與1頁面之寫入對應之記憶胞組MCG之頁面(SLC)、與2頁面之寫入對應之記憶胞組MCG之下位頁面(L)及上位頁面(U)、以及與3位元(頁面)之寫入對應之記憶胞組MCG之下位頁面(L)、中位頁面(M)、及上位頁面(U)合計有100個頁面的情形。(a)始端處理模式本例中之始端處理模式包含最下層之字元線WL0之選擇，對應第0個至第22個之寫入。始端處理模式與本實施形態之第1例相同。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU3之字元線WL(N－2)(本例中為WL8)而寫入下位頁面之資料為止的主要之寫入模式。於本例中，對應第23個至第82個之寫入。首先，與本實施形態之第1例同樣地進行第23個至第34個之寫入。之後，反覆相同之模式，進行第35個至第82個之寫入。其中，與字元線WL(N－1)對應之記憶胞組MCG由於與1頁面之寫入對應，故而並非以下位頁面之資料而以頁面之資料之形式寫入。常規處理模式中之z_low(y＝0)、z_low(y＞1)、z_mid(y＝0)、z_mid(y＞1)、z_up(y＝0)、及z_up(y＞1)之通式與本實施形態之第1例相同。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第83個至第99個之寫入設為第(J－16)個至第J個之寫入而進行說明。如圖30之右側之表所示，以與本實施形態之第1例之自第(J－20)個至第(J－10)個之寫入順序相同之方式，於本例中，進行自第(J－16)個至第(J－6)個之寫入。但是，於本實施形態之第1例中，與字元線WL(N－2)對應之記憶胞組MCG與3頁面之寫入對應，相對於此，於本例中，與字元線WL(N－2)對應之記憶胞組MCG與2頁面之寫入對應。於此種情形時，於本實施形態之第1例中之中位頁面之資料寫入時，於本例中，對相對應之記憶胞組MCG寫入上位頁面之資料。繼而，對應於第(J－5)個至第J個之寫入，於串單元SU1～SU3中，選擇字元線WL(N－2)，寫入上位頁面之資料之後，選擇字元線WL(N－3)，寫入上位頁面之資料。9.1.3第3例第3例對如下情形進行說明，即，與第8實施形態之第3例同樣地，與字元線WL(N－1)及字元線WL0對應之記憶胞組MCG與逐頁地進行之1頁面之寫入對應，與字元線WL(N－2)及WL(N－3)對應之記憶胞組MCG與逐頁地進行之2頁面之寫入對應，且與其他字元線WL對應之記憶胞組MCG與逐頁地進行之3頁面之寫入對應。圖31模式性地表示本例之寫入順序。圖31之例表示字元線WL之總數N＝11且與3位元之寫入對應之字元線WL為7條的情形。於該情形時，總頁面數(J＋1)成為J＋1＝12N－24＝108。又，寫入順序之最終編號J成為J＝107。即，圖31之例表示與1頁面之寫入對應之記憶胞組MCG之頁面(SLC)、與2頁面之寫入對應之記憶胞組MCG之下位頁面(L)及上位頁面(U)、以及與3位元(頁面)之寫入對應之記憶胞組MCG之下位頁面(L)、中位頁面(M)、及上位頁面(U)合計有108個頁面之情形。(a)始端處理模式本例中之始端處理模式包含最下層之字元線WL0之選擇，對應第0個至第22個之寫入。始端處理模式與本實施形態之第1例及第2例相同。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU3之字元線WL(N－2)(本例中為WL9)而寫入下位頁面之資料為止的主要之寫入模式。於本例中，對應第23個至第94個之寫入。首先，與本實施形態之第1例及第2例同樣地進行第23個至第34個之寫入。之後，反覆相同之模式，進行第35個至第94個之寫入。其中，與字元線WL(N－1)對應之記憶胞組MCG由於與1頁面之寫入對應，故而並非以下位頁面之資料而以頁面之資料之形式寫入。常規處理模式中之z_low(y＝0)、z_low(y＞1)、z_mid(y＝0)、z_mid(y＞1)、z_up(y＝0)、及z_up(y＞1)之通式與本實施形態之第1例及第2例相同。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第95個至第107個之寫入設為第(J－12)個至第J個之寫入而進行說明。如圖31之右側之表所示，以與本實施形態之第1例之自第(J－18)個至第(J－10)個之寫入順序相同之方式，於本例中，進行自第(J－12)個至第(J－4)個之寫入。但是，於本實施形態之第1例中，與字元線WL(N－3)對應之記憶胞組MCG與3頁面之寫入對應，相對於此，於本例中，與字元線WL(N－3)對應之記憶胞組MCG與2位元(2頁面)之寫入對應。於此種情形時，於本實施形態之第1例中之中位頁面之資料寫入時，於本例中，對相對應之記憶胞組MCG寫入上位頁面之資料。繼而，對應於第(J－3)個至第J個之寫入，選擇串單元SU0～SU3之字元線WL(N－2)，分別寫入上位頁面之資料。9.2關於本實施形態中之效果若為本實施形態之構成，則於對記憶胞電晶體MT(記憶胞組MCG)逐頁地寫入3位元(3頁面)之資料之情形時，可獲得與第4實施形態相同之效果。10.第10實施形態接下來，對第10實施形態之半導體記憶裝置及記憶體系統進行說明。第10實施形態係記憶胞電晶體MT與2位元之資料對應而對記憶胞組MCG逐頁地寫入2頁面之資料之順序與第6及第7實施形態不同。以下，僅對與第1至第9實施形態不同之方面進行說明。10.1關於區塊BLK內之寫入順序針對本實施形態中之寫入順序，根據串單元SU中之記憶胞組MCG之頁面之構成對3個示例進行說明。10.1.1第1例第1例對如下情形進行說明，即，與第6及第7實施形態之第1例同樣地，與所有字元線WL對應之記憶胞組MCG與逐頁地進行之2頁面之寫入對應。圖32模式性地表示本例之寫入順序。圖32之例成為字元線WL之總數N＝8、總頁面數(J＋1)＝64、及寫入順序之最終編號J＝63。即，圖32之例表示下位頁面(L)及上位頁面(U)合計有64個頁面的情形。關於本實施形態中之寫入順序，於串單元SU0～SU3中，選擇相同之字元線WL，並寫入相同之頁面(下位頁面或上位頁面)之資料。以下，著眼於字元線WL之選擇順序，對寫入順序進行說明。本例亦有3種寫入模式。(a)始端處理模式如圖32之左側之表所示，對應於第0個至第3個之寫入，選擇串單元SU0～SU3之字元線WL0，分別寫入下位頁面之資料。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU0～SU3之字元線WL(N－2)(本例中為WL6)而分別寫入上位頁面之資料為止的主要之寫入模式。於本例中，對應第4個至第59個之寫入。首先，對應於第4個至第7個之寫入，選擇串單元SU0～SU3之字元線WL1，分別寫入下位頁面之資料。繼而，對應於第8個至第11個之寫入，選擇串單元SU0～SU3之字元線WL0，分別寫入上位頁面之資料。即，於選擇某字元線WL而寫入上位頁面之資料之前，選擇上1層之字元線WL，寫入下位頁面之資料。之後，反覆相同之模式，進行第12個至第59個之寫入。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第60個至第63個之寫入設為第(J－3)個至第J個之寫入而進行說明。如圖32之右側之表所示，對應於第(J－3)個至第J個之寫入，選擇串單元SU0～SU3之字元線WL(N－1)，分別寫入上位頁面之資料。10.1.2第2例第2例對如下情形進行說明，即，與第6及第7實施形態之第2例同樣地，與最上層之字元線WL(N－1)及最下層之字元線WL0對應之記憶胞組MCG與逐頁地進行之1頁面之寫入對應，且與其他字元線WL對應之記憶胞組MCG與逐頁地進行之2頁面之寫入對應。圖33模式性地表示本例之寫入順序。圖33之例成為字元線WL之總數N＝10、總頁面數(J＋1)＝72、及寫入順序之最終編號J＝71。即，圖33之例表示與1頁面之寫入對應之記憶胞組MCG之頁面(SLC)、以及與2頁面之寫入對應之記憶胞組MCG之下位頁面(L)及上位頁面(U)合計有72個頁面的情形。以下，僅對與本實施形態之第1例不同之方面進行說明。再者，於本例中，不存在末端處理模式，因此，寫入模式成為始端處理模式及常規處理模式該2種。(a)始端處理模式如圖33之左側之表所示，對應於第0個至第3個之寫入，選擇串單元SU0～SU3之字元線WL0，分別寫入頁面之資料。繼而，對應於第4個至第7個之寫入，選擇串單元SU0～SU3之字元線WL1，分別寫入下位頁面之資料。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU0～SU3之字元線WL(N－1)(本例中為WL9)而分別寫入頁面之資料為止的主要之寫入模式。即，常規處理模式係反覆進行直至選擇寫入順序之最終編號J(本例中J＝71)為止的主要之寫入模式。寫入順序之基本模式與本實施形態之第1例相同。首先，對應於第8個至第11個之寫入，選擇串單元SU0～SU3之字元線WL2，分別寫入下位頁面之資料。繼而，對應於第12個至第15個之寫入，選擇串單元SU0～SU3之字元線WL0，分別寫入上位頁面之資料。之後，反覆相同之模式，進行第16個至第71個之寫入。其中，與字元線WL(N－1)對應之記憶胞組MCG由於與1頁面之寫入對應，故而並非以下位頁面之資料而以頁面之資料之形式寫入。10.1.3第3例第3例對如下情形進行說明，即，與第6及第7實施形態之第3例同樣地，與字元線WL0、WL1、WL(N－2)、及WL(N－1)對應之記憶胞組MCG與逐頁地進行之1頁面之寫入對應，且與其他字元線WL對應之記憶胞組MCG與逐頁地進行之2頁面之寫入對應。圖34模式性地表示本例之寫入順序。圖34之例成為字元線WL之總數N＝12、總頁面數(J＋1)＝80、及寫入順序之最終編號J＝79。即，圖34之例表示與1頁面之寫入對應之記憶胞組MCG之頁面(SLC)、以及與2頁面之寫入對應之記憶胞組MCG之下位頁面(L)及上位頁面(U)合計有80個頁面的情形。以下，僅對與本實施形態之第1例及第2例不同之方面進行說明。(a)始端處理模式如圖34之左側之表所示，對應於第0個至第7個之寫入，於串單元SU0～SU3中，選擇字元線WL0，寫入頁面之資料之後，選擇字元線WL1，寫入頁面之資料。繼而，對應於第8個至第11個之寫入，選擇串單元SU0～SU3之字元線WL2，分別寫入下位頁面之資料。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU0～SU3之字元線WL(N－2)(本例中為WL10)而分別寫入頁面之資料為止的主要之寫入模式。寫入順序之基本模式與本實施形態之第1例及第2例相同。於本例中，對應第12個至第75個之寫入。首先，對應於第12個至第15個之寫入，選擇串單元SU0～SU3之字元線WL3，分別寫入下位頁面之資料。繼而，對應於第16個至第19個之寫入，選擇串單元SU0～SU3之字元線WL0，分別寫入上位頁面之資料。之後，反覆相同之模式，進行第20個至第75個之寫入。其中，與字元線WL(N－2)對應之記憶胞組MCG由於與1頁面之寫入對應，故而並非以下位頁面之資料而以頁面之資料之形式寫入。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第76個至第79個之寫入設為第(J－3)個至第J個之寫入而進行說明。如圖34之右側之表所示，對應於第(J－3)個至第J個之寫入，選擇串單元SU0～SU3之字元線WL(N－1)，分別寫入頁面之資料。10.2關於本實施形態中之效果若為本實施形態之構成，則於對記憶胞電晶體MT(記憶胞組MCG)逐頁地寫入2位元(2頁面)資料之情形時，可減少因WL洩漏而資料消失之頁面數。以下，具體進行說明。於本實施形態之構成中，於選擇某字元線WL而寫入上位頁面之資料之前，選擇上1層之字元線WL，寫入下位頁面之資料。藉此，於例如於正寫入下位頁面之資料之字元線WL與下1層之字元線WL之間產生WL洩漏之情形時，於與下1層之字元線WL對應之記憶胞組MCG中，僅寫入有下位頁面之資料。因此，可將消失之資料量僅抑制為下位頁面。由此，可減少資料消失之頁面數。因此，可提高記憶體系統及半導體記憶裝置之可靠性。進而，由於可減少資料消失之頁面數，故而可減少控制器200中為了備份而保持之資料量。進而，若為本實施形態之構成，則可於NAND串114內使因相鄰之記憶胞電晶體MT間之干擾引起之閾值電壓之變更減小。例如，對記憶胞電晶體MT1寫入高階位元之資料之後，對相鄰之記憶胞電晶體MT2寫入低階位元之資料。如此一來，有因其寫入之影響而導致記憶胞電晶體MT1之閾值電壓上升之情況。其結果，有記憶胞電晶體MT1無法讀出正確之資料之情況。相對於此，於本實施形態之構成中，於對記憶胞電晶體MT1僅寫入下位頁面之資料之狀態下，對記憶胞電晶體MT2寫入下位頁面之資料。其結果，即便記憶胞電晶體MT1之閾值電壓上升，亦可於對記憶胞電晶體MT1寫入高階位元之資料時減小閾值電壓上升之影響。進而，即便之後對記憶胞電晶體MT2寫入高階位元之資料，與對記憶胞電晶體MT2連續地寫入下位頁面與上位頁面之情形相比，記憶胞電晶體MT1受到之影響亦變小。由此，可減小記憶胞電晶體MT1中之閾值變動，而可抑制資料之錯誤讀出。因此，可提高記憶體系統及半導體記憶裝置之可靠性。11.第11實施形態接下來，對第11實施形態之半導體記憶裝置及記憶體系統進行說明。第11實施形態為如下方面，即，記憶胞電晶體MT與3位元之資料對應而對記憶胞組MCG逐頁地寫入3頁面之資料之順序應用第10實施形態中所說明之寫入順序。以下，僅對與第1至第10實施形態不同之方面進行說明。11.1關於區塊BLK內之寫入順序針對本實施形態中之寫入順序，根據串單元SU中之記憶胞組MCG之頁面之構成對3個示例進行說明。11.1.1第1例第1例對如下情形進行說明，即，與第8及第9實施形態之第1例同樣地，與最上層之字元線WL(N－1)及最下層之字元線WL0對應之記憶胞組MCG與逐頁地進行之1頁面之寫入對應，且與其他字元線WL對應之記憶胞組MCG與逐頁地進行之3頁面之寫入對應。圖35模式性地表示本例之寫入順序。圖35之例表示字元線WL之總數N＝9且與3位元之寫入對應之字元線WL為7條的情形。於該情形時，總頁面數(J＋1)成為J＋1＝12N－16＝92。又，寫入順序之最終編號J成為J＝91。即，圖35之例表示與1頁面之寫入對應之記憶胞組MCG之頁面(SLC)、以及與3頁面之寫入對應之記憶胞組MCG之下位頁面(L)、中位頁面(M)、及上位頁面(U)合計有92個頁面的情形。(a)始端處理模式如圖35之左側之表所示，對應於第0個至第3個之寫入，選擇串單元SU0～SU3之字元線WL0，分別寫入頁面之資料。繼而，對應於第4個至第7個之寫入，選擇串單元SU0～SU3之字元線WL1，分別寫入下位頁面之資料。繼而，對應於第8個至第11個之寫入，選擇串單元SU0～SU3之字元線WL2，分別寫入下位頁面之資料。繼而，對應於第12個至第15個之寫入，選擇串單元SU0～SU3之字元線WL1，分別寫入中位頁面之資料。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數N反覆進行直至選擇串單元SU0～SU3之字元線WL(N－4)(本例中為WL5)而分別寫入上位頁面之資料為止的主要之寫入模式。於本例中，對應第16個至第75個之寫入。首先，對應於第16個至第19個之寫入，選擇串單元SU0～SU3之字元線WL3，分別寫入下位頁面之資料。繼而，對應於第20個至第23個之寫入，選擇串單元SU0～SU3之字元線WL2，分別寫入中位頁面之資料。繼而，對應於第24個至第27個之寫入，選擇串單元SU0～SU3之字元線WL1，分別寫入上位頁面之資料。即，於選擇各串單元SU之某字元線WL(例如字元線WL3)而寫入下位頁面之資料之後，選擇各串單元SU之下1層之字元線WL(例如字元線WL2)，寫入中位頁面之資料。其後，選擇各串單元SU之下2層之字元線WL(例如字元線WL1)，寫入上位頁面之資料。之後，反覆相同之模式，進行第28個至第75個之寫入。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第76個至第91個之寫入設為第(J－5)個至第J個之寫入而進行說明。如圖35之右側之表所示，首先，對應於第(J－15)個至第(J－12)個之寫入，選擇串單元SU0～SU3之字元線WL(N－2)，分別寫入中位頁面之資料。繼而，對應於第(J－11)個至第(J－8)個之寫入，選擇串單元SU0～SU3之字元線WL(N－3)，分別寫入上位頁面之資料。繼而，對應於第(J－7)個至第(J－4)個之寫入，選擇串單元SU0～SU3之字元線WL(N－1)，分別寫入頁面之資料。繼而，對應於第(J－3)個至第J個之寫入，選擇串單元SU0～SU3之字元線WL(N－2)，分別寫入上位頁面之資料。11.1.2第2例第2例對如下情形進行說明，即，與第8及第9實施形態之第2例同樣地，與字元線WL(N－1)及字元線WL0對應之記憶胞組MCG與逐頁地進行之1頁面之寫入對應，與字元線WL(N－2)對應之記憶胞組MCG與逐頁地進行之2頁面之寫入對應，且與其他字元線WL對應之記憶胞組MCG與逐頁地進行之3頁面之寫入對應。圖36模式性地表示第2例之寫入順序。圖36之例表示字元線WL之總數N＝10且與3位元之寫入對應之字元線WL為7條的情形。於該情形時，總頁面數(J＋1)成為J＋1＝12N－20＝100。又，寫入順序之最終編號J成為J＝99。即，圖36之例表示與1頁面之寫入對應之記憶胞組MCG之頁面(SLC)、與2頁面之寫入對應之記憶胞組MCG之下位頁面(L)及上位頁面(U)、以及與3位元(頁面)之寫入對應之記憶胞組MCG之下位頁面(L)、中位頁面(M)、及上位頁面(U)合計有100個頁面的情形。(a)始端處理模式本例中之始端處理模式包含最下層之字元線WL0之選擇，對應第0個至第15個之寫入。始端處理模式與本實施形態之第1例相同。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數反覆進行直至選擇串單元SU0～SU3之字元線WL(N－4)(本例中為WL6)而寫入上位頁面之資料為止的主要之寫入模式。基本之寫入模式與本實施形態之第1例相同。於本例中，對應第16個至第87個之寫入。首先，與本實施形態之第1例同樣地進行第16個至第27個之寫入。之後，反覆相同之模式，進行第28個至第87個之寫入。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第88個至第99個之寫入設為第(J－11)個至第J個之寫入而進行說明。如圖36之右側之表所示，首先，對應於第(J－11)個至第(J－8)個之寫入，選擇串單元SU0～SU3之字元線WL(N－1)，分別寫入頁面之資料。繼而，對應於第(J－7)個至第(J－4)個之寫入，選擇串單元SU0～SU3之字元線WL(N－2)，分別寫入上位頁面之資料。繼而，對應於第(J－3)個至第J個之寫入，選擇串單元SU0～SU3之字元線WL(N－3)，分別寫入上位頁面之資料。11.1.3第3例第3例對如下情形進行說明，即，與第8及第9實施形態之第3例同樣地，與字元線WL(N－1)及字元線WL0對應之記憶胞組MCG與逐頁地進行之1頁面之寫入對應，與字元線WL(N－2)及WL(N－3)對應之記憶胞組MCG與逐頁地進行之2頁面之寫入對應，且與其他字元線WL對應之記憶胞組MCG與逐頁地進行之3頁面之寫入對應。圖37模式性地表示本例之寫入順序。圖37之例表示字元線WL之總數N＝11且與3位元之寫入對應之字元線WL為7條的情形。於該情形時，總頁面數(J＋1)成為J＋1＝12N－24＝108。又，寫入順序之最終編號J成為J＝107。即，圖37之例表示與1頁面之寫入對應之記憶胞組MCG之頁面(SLC)、與2頁面之寫入對應之記憶胞組MCG之下位頁面(L)及上位頁面(U)、以及與3位元(頁面)之寫入對應之記憶胞組MCG之下位頁面(L)、中位頁面(M)、及上位頁面(U)合計有108個頁面的情形。(a)始端處理模式本例中之始端處理模式包含最下層之字元線WL0之選擇，對應第0個至第15個之寫入。始端處理模式與本實施形態之第1例及第2例相同。(b)常規處理模式常規處理模式係於始端處理模式結束後，根據字元線WL之總數反覆進行直至選擇串單元SU0～SU3之字元線WL(N－5)(本例中為WL6)而寫入上位頁面之資料為止的主要之寫入模式。基本之寫入模式與本實施形態之第1例及第2例相同。於本例中，對應第16個至第87個之寫入。首先，與本實施形態之第1例同樣地進行第16個至第27個之寫入。之後，反覆相同之模式，進行第28個至第87個之寫入。(c)末端處理模式接下來，對本例中之末端處理模式進行說明。於本例中，將與末端處理模式對應之第88個至第107個之寫入設為第(J－19)個至第J個之寫入而進行說明。如圖37之右側之表所示，首先，對應於第(J－19)個至第(J－16)個之寫入，選擇串單元SU0～SU3之字元線WL(N－1)，分別寫入下位頁面之資料。繼而，對應於第(J－15)個至第(J－12)個之寫入，選擇串單元SU0～SU3之字元線WL(N－3)，分別寫入上位頁面之資料。繼而，對應於第(J－11)個至第(J－8)個之寫入，選擇串單元SU0～SU3之字元線WL(N－4)，分別寫入上位頁面之資料。繼而，對應於第(J－7)個至第(J－4)個之寫入，選擇串單元SU0～SU3之字元線WL(N－1)，分別寫入頁面之資料。繼而，對應於第(J－3)個至第J個之寫入，選擇串單元SU0～SU3之字元線WL(N－2)，分別寫入上位頁面之資料。11.2關於本實施形態中之效果若為本實施形態之構成，則於對記憶胞電晶體MT(記憶胞組MCG)逐頁地寫入3位元(3頁面)之資料之情形時，可獲得與第10實施形態相同之效果。12.變化例等上述實施形態之半導體記憶裝置包含：第1記憶體單元(SU0@圖9)，其包含依次積層於半導體基板之上方之第1至第4記憶胞(SU0之MT1～MT4@圖4、SU0之“9”、“1”、“17”、“8”頁面@圖9)；第2記憶體單元(SU1@圖9)，其包含依次積層於半導體基板之上方之第5至第8記憶胞(SU1之MT1～MT4@圖4、SU1之“11”、“3”、“19”、“10”頁面@圖9)；第1字元線(WL1@圖4、9)，其連接於第1及第5記憶胞之閘極；第2字元線(WL2@圖4、9)，其連接於第2及第6記憶胞之閘極；第3字元線(WL3@圖4、9)，其連接於第3及第7記憶胞之閘極；及第4字元線(WL4@圖4、9)，其連接於第4及第8記憶胞之閘極。於寫入動作中，按照第4記憶胞(“8”@圖9)、第1記憶胞(“9”@圖9)、第8記憶胞(“10”@圖9)、第5記憶胞(“11”@圖9)之順序進行寫入。藉由應用上述實施形態，可提供一種能夠提高可靠性之半導體記憶裝置及記憶體系統。再者，實施形態並不限定於上述說明之形態，可進行各種變化。12.1第1變化例例如，於第1、第3、第4及第5實施形態中，記憶胞電晶體MT能夠保持之資料之位元數亦可針對相對應之每一字元線WL而不同。即，於以全序列寫入資料之情形時，全序列單元FSU中所包含之頁面數亦可根據相對應之字元線WL而不同。利用圖38對一例進行說明。圖38係表示本變化例中之1個區塊BLK之全序列單元FSU之構成的方塊圖。圖38之1個四方形表示於某串單元SU中與1條字元線WL對應之1個全序列單元FSU。四方形中之SLC表示相對應之記憶胞電晶體MT能夠保持1位元之資料之情形。即，表示全序列單元FSU包含1頁面之資料之情形。四方形中之MLC表示相對應之記憶胞電晶體MT能夠保持2位元之資料之情形。即，表示全序列單元FSU包含2頁面之資料之情形。四方形中之QLC表示相對應之記憶胞電晶體MT能夠保持4位元之資料之情形。即，表示全序列單元FSU包含4頁面之資料之情形。如圖38所示，字元線WL之總數N成為N＝13。與字元線WL0及WL12(即字元線WL(N－1))對應之全序列單元FSU包含1頁面之資料。與字元線WL1及WL11(即字元線WL(N－2))對應之全序列單元FSU包含2頁面之資料。與其他字元線WL對應之全序列單元FSU包含4頁面之資料。於此種構成中，亦獲得與第1、第3、第4、及第5實施形態相同之效果。12.2第2變化例第2變化例對與第1變化例不同之全序列單元FSU之構成進行說明。圖39係表示本變化例中之1個區塊BLK之全序列單元FSU之構成的方塊圖。圖39之例表示與字元線WL0～WL2對應之全序列單元FSU之構成。以下，僅對與第1變化例不同之方面進行說明。亦可如圖39所示，與字元線WL0及WL1對應之全序列單元FSU包含1頁面之資料，且與字元線WL2對應之全序列單元FSU包含4頁面之資料。於此種構成中，亦獲得與第1、第3、第4、及第5實施形態相同之效果。12.3第3變化例第3變化例對與第1及第2變化例不同之全序列單元FSU之構成進行說明。圖40係表示本變化例中之1個區塊BLK之全序列單元FSU之構成的方塊圖。圖40之例表示與字元線WL0～WL2對應之全序列單元FSU之構成。又，圖40之四方形中之TLC表示相對應之記憶胞電晶體MT能夠保持3位元之資料之情形。即，表示全序列單元FSU包含3頁面之資料之情形。以下，僅對與第1及第2變化例不同之方面進行說明。亦可如圖40所示，與字元線WL0對應之全序列單元FSU包含1頁面之資料，與字元線WL1對應之全序列單元FSU包含3頁面之資料，且與字元線WL2對應之全序列單元FSU包含4頁面之資料。於此種構成中，亦獲得與第1、第3、第4、及第5實施形態相同之效果。12.4第4變化例第4變化例對與第1至第3變化例不同之全序列單元FSU之構成進行說明。圖41係表示本變化例中之1個區塊BLK之全序列單元FSU之構成的方塊圖。圖41之例表示與字元線WL0～WL2對應之全序列單元FSU之構成。以下，僅對與第1至第3變化例不同之方面進行說明。亦可如圖41所示，與字元線WL0對應之全序列單元FSU包含2頁面之資料，與字元線WL1對應之全序列單元FSU包含3頁面之資料，且與字元線WL2對應之全序列單元FSU包含4頁面之資料。於此種構成中，亦獲得與第1、第3、第4、及第5實施形態相同之效果。12.5第5變化例第5變化例對與第1至第4變化例不同之全序列單元FSU之構成進行說明。圖42係表示本變化例中之1個區塊BLK之全序列單元FSU之構成的方塊圖。圖42之例表示與字元線WL(N－1)～WL(N－3)對應之全序列單元FSU之構成。以下，僅對與第1變化例不同之方面進行說明。亦可如圖42所示，與字元線WL(N－1)及WL(N－2)對應之全序列單元FSU包含1頁面之資料，且與字元線WL(N－3)對應之全序列單元FSU包含4頁面之資料。於此種構成中，亦獲得與第1、第3、第4、及第5實施形態相同之效果。12.6第6變化例第6變化例對與第1至第5變化例不同之全序列單元FSU之構成進行說明。圖43係表示本變化例中之1個區塊BLK之全序列單元FSU之構成的方塊圖。圖43之例表示與字元線WL(N－1)～WL(N－3)對應之全序列單元FSU之構成。以下，僅對與第1及第5變化例不同之方面進行說明。亦可如圖43所示，與字元線WL(N－1)對應之全序列單元FSU包含1頁面之資料，與字元線WL(N－2)對應之全序列單元FSU包含3頁面之資料，且與字元線WL(N－3)對應之全序列單元FSU包含4頁面之資料。於此種構成中，亦獲得與第1、第3、第4、及第5實施形態相同之效果。12.7第7變化例第7變化例對與第1至第6變化例不同之全序列單元FSU之構成進行說明。圖44係表示本變化例中之1個區塊BLK之全序列單元FSU之構成的方塊圖。圖44之例表示與字元線WL(N－1)～WL(N－3)對應之全序列單元FSU之構成。以下，僅對與第1、第5、及第6變化例不同之方面進行說明。亦可如圖44所示，與字元線WL(N－1)對應之全序列單元FSU包含2頁面之資料，與字元線WL(N－2)對應之全序列單元FSU包含3頁面之資料，且與字元線WL(N－3)對應之全序列單元FSU包含4頁面之資料。於此種構成中，亦獲得與第1、第3、第4、及第5實施形態相同之效果。12.8其他變化例於上述變化例中，第1至第7變化例可於可能之範圍內進行組合。例如，亦可將第1變化例與第2及第5變化例組合。更具體而言，與字元線WL0、WL1、WL11(即字元線WL(N－2))、及WL12(即字元線WL(N－1))對應之全序列單元FSU包含1頁面之資料。而且，與字元線WL2、字元線WL10(即字元線(N－3))、及其他字元線WL對應之全序列單元FSU包含4頁面之資料。亦可為此種構成。進而，於第6至第11實施形態中，對在記憶胞電晶體MT能夠保持2位元或3位元之資料之情形時逐頁地寫入資料之順序進行了說明，但記憶胞電晶體MT亦可為能夠保持4位元以上之資料。即，記憶胞組MCG中所包含之頁面數亦可為4頁面以上。進而，記憶胞電晶體MT能夠保持之資料之位元數亦可針對相對應之每一字元線WL而不同。進而，亦可應用於與上述實施形態不同之三維積層型NAND型快閃記憶體或平面型NAND型快閃記憶體。進而，並不限定於NAND型快閃記憶體，亦可於使用非揮發性記憶元件之半導體記憶裝置中應用。進而，上述實施形態中之「連接」亦包含在中間介置例如電晶體或電阻等其他某個構件而間接地連接的狀態。對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等實施形態能以其他多種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，同樣包含於申請專利範圍所記載之發明及其均等之範圍內。再者，於與本發明相關之各實施形態中，亦可如下述般。例如，記憶胞電晶體MT能夠保持2位元(4值)之資料，當將保持有4值中之某一個時之閾值位準按照由低到高之順序設為E位準(刪除位準)、A位準、B位準、及C位準時，(1)讀出動作中，於A位準之讀出動作中施加至所選擇之字元線之電壓為例如0 V～0.55 V之間。並不限定於此，亦可設為0.1 V～0.24 V、0.21 V～0.31 V、0.31 V～0.4 V、0.4 V～0.5 V、及0.5 V～0.55 V中之任一範圍之間。於B位準之讀出動作中施加至所選擇之字元線之電壓為例如1.5 V～2.3 V之間。並不限定於此，亦可設為1.65 V～1.8 V、1.8 V～1.95 V、1.95 V～2.1 V、及2.1 V～2.3 V中之任一範圍之間。於C位準之讀出動作中施加至所選擇之字元線之電壓為例如3.0 V～4.0 V之間。並不限定於此，亦可設為3.0 V～3.2 V、3.2 V～3.4 V、3.4 V～3.5 V、3.5 V～3.6 V、及3.6 V～4.0 V中之任一範圍之間。作為讀出動作之時間(tR)，亦可設為例如25 μs～38 μs、38 μs～70 μs、或70 μs～80 μs之間。(2)寫入動作如上述般包含編程動作與驗證動作。寫入動作中，編程動作時最初施加至所選擇之字元線之電壓為例如13.7 V～14.3 V之間。並不限定於此，亦可設為例如13.7 V～14.0 V及14.0 V～14.6 V中之任一範圍之間。亦可改變對第奇數條字元線進行寫入時最初施加至所選擇之字元線之電壓、及對第偶數條字元線進行寫入時最初施加至所選擇之字元線之電壓。當將編程動作設為ISPP方式(Incremental Step Pulse Program，增量階躍脈衝編程)時，作為升壓電壓，列舉例如0.5 V左右。作為施加至非選擇字元線之電壓，亦可設為例如6.0 V～7.3 V之間。並不限定於該情形，亦可設為例如7.3 V～8.4 V之間，亦可設為6.0 V以下。亦可根據非選擇字元線為第奇數條字元線還是第偶數條字元線而改變施加之通路電壓。作為寫入動作之時間(tProg)，亦可設為例如1700 μs～1800 μs、1800 μs～1900 μs、或1900 μs～2000 μs之間。(3)刪除動作中，最初施加至形成於半導體基板上部且於上方配置有上述記憶胞之井的電壓為例如12 V～13.6 V之間。並不限定於該情形，亦可為例如13.6 V～14.8 V、14.8 V～19.0 V、19.0 V～19.8 V、或19.8 V～21 V之間。作為刪除動作之時間(tErase)，亦可設為例如3000 μs～4000 μs、4000 μs～5000 μs、或4000 μs～9000 μs之間。(4)記憶胞之構造係：具有介隔膜厚為4～10 nm之隧道絕緣膜而配置於半導體基板(矽基板)上之電荷儲存層。該電荷儲存層可設為膜厚為2～3 nm之SiN或SiON等之絕緣膜與膜厚為3～8 nm之多晶矽之積層構造。又，亦可對多晶矽添加Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜例如具有隔於膜厚為3～10 nm之下層High-k膜與膜厚為3～10 nm之上層High-k膜之間的膜厚為4～10 nm之氧化矽膜。High-k膜列舉HfO等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上，介隔膜厚為3～10 nm之功函數調整用之材料而形成有膜厚為30 nm～70 nm之控制電極。此處，功函數調整用之材料為TaO等之金屬氧化膜、TaN等之金屬氮化膜。控制電極可使用W等。 又，可於記憶胞間形成氣隙。 [相關申請案] 本申請案享受以日本專利申請案2016-50113號(申請日：2016年3月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

1‧‧‧記憶體系統

1XH‧‧‧指令

10‧‧‧井區域

10H‧‧‧指令

11‧‧‧配線層

12‧‧‧配線層

13‧‧‧配線層

14‧‧‧導電體

15‧‧‧絕緣膜

16‧‧‧電荷儲存層

17‧‧‧絕緣膜

18‧‧‧配線層

19‧‧‧n+型雜質擴散層

20‧‧‧接觸插塞

21‧‧‧配線層

22‧‧‧p+型雜質擴散層

23‧‧‧接觸插塞

24‧‧‧配線層

80H‧‧‧指令

100‧‧‧NAND型快閃記憶體

100_0‧‧‧NAND型快閃記憶體

100_1‧‧‧NAND型快閃記憶體

110‧‧‧核心部

111‧‧‧記憶胞陣列

112‧‧‧列解碼器

113‧‧‧讀出放大器

114‧‧‧NAND串

120‧‧‧周邊電路部

121‧‧‧定序器

122‧‧‧電壓產生電路

123‧‧‧驅動器

200‧‧‧控制器

201‧‧‧主機介面電路

202‧‧‧內建記憶體

203‧‧‧處理器

204‧‧‧緩衝記憶體

205‧‧‧NAND介面電路

206‧‧‧ECC電路

300‧‧‧主機機器

ALE‧‧‧位址鎖存賦能信號

BL‧‧‧位元線

BL0～BL(L－1)‧‧‧位元線

BLK0‧‧‧區塊

BLK1‧‧‧區塊

BLK2‧‧‧區塊

CEn‧‧‧晶片賦能信號

CEn0‧‧‧晶片賦能信號

CEn1‧‧‧晶片賦能信號

CLE‧‧‧指令鎖存賦能信號

Col0‧‧‧位址信號

Col1‧‧‧位址信號

CPWELL‧‧‧井配線

D0～D527‧‧‧資料

D2‧‧‧第2方向

IO＜7：0＞‧‧‧輸入輸出信號

(L)‧‧‧下位頁面

(M)‧‧‧中位頁面

MCG‧‧‧記憶胞組

MT0～MT13‧‧‧記憶胞電晶體

RBn‧‧‧就緒/忙碌信號

RBn0‧‧‧就緒/忙碌信號

RBn1‧‧‧就緒/忙碌信號

REn‧‧‧讀出賦能信號

Row0‧‧‧位址信號

Row1‧‧‧位址信號

Row2‧‧‧位址信號

S10‧‧‧步驟

S11‧‧‧步驟

S12‧‧‧步驟

S13‧‧‧步驟

S14‧‧‧步驟

S15‧‧‧步驟

S20‧‧‧步驟

S21‧‧‧步驟

S22‧‧‧步驟

S23‧‧‧步驟

S24‧‧‧步驟

SGD‧‧‧選擇閘極線

SGD0～SGD3‧‧‧選擇閘極線

SGS‧‧‧選擇閘極線

SL‧‧‧源極線

(SLC)‧‧‧頁面

ST1‧‧‧選擇電晶體

ST2‧‧‧選擇電晶體

SU0‧‧‧串單元

SU1‧‧‧串單元

SU2‧‧‧串單元

SU3‧‧‧串單元

VfyA‧‧‧電壓

VfyB‧‧‧電壓

VfyC‧‧‧電壓

VfyD‧‧‧電壓

VfyE‧‧‧電壓

VfyF‧‧‧電壓

VfyG‧‧‧電壓

VPASS‧‧‧電壓

VPGM‧‧‧電壓

VREAD‧‧‧電壓

VSS‧‧‧接地電壓

(U)‧‧‧上位頁面

WL0～WL(N－1)‧‧‧字元線

WEn‧‧‧寫入賦能信號

WPn‧‧‧寫入保護信號

Z1H‧‧‧前綴指令

Z2H‧‧‧前綴指令

Z3H‧‧‧前綴指令

圖1係第1實施形態之記憶體系統之方塊圖。圖2係第1實施形態之半導體記憶裝置之方塊圖。圖3係第1實施形態之半導體記憶裝置中之記憶胞陣列的電路圖。圖4係第1實施形態之半導體記憶裝置中之記憶胞陣列的剖視圖。圖5係第1實施形態之半導體記憶裝置中之記憶胞電晶體的閾值分佈圖。圖6係第1實施形態之記憶體系統中之寫入時之各種信號的時序圖。圖7係第1實施形態之記憶體系統中之寫入時之各種信號的時序圖。圖8係第1實施形態之記憶體系統中之寫入時之各種信號的時序圖。圖9係表示第1實施形態之半導體記憶裝置中之資料之寫入順序的圖。圖10係表示第1實施形態之半導體記憶裝置中之寫入動作的流程圖。圖11係表示第1實施形態之半導體記憶裝置中之寫入動作時之各配線之電壓的時序圖。圖12係表示資料之寫入順序與因WL洩漏引起之資料消失之一例的圖。圖13係表示第1實施形態之半導體記憶裝置中之資料之寫入順序與因WL洩漏引起之資料消失之一例的圖。圖14係表示第1實施形態之半導體記憶裝置中之資料之寫入順序與WL洩漏之確認狀況之關係的圖。圖15係表示第2實施形態之記憶體系統中之控制器及半導體記憶裝置之動作的流程圖。圖16係表示第3實施形態之半導體記憶裝置中之資料之寫入順序的圖。圖17係表示第4實施形態之半導體記憶裝置中之資料之寫入順序的圖。圖18係表示第5實施形態之半導體記憶裝置中之資料之寫入順序的圖。圖19係第6實施形態之記憶體系統中之寫入時之各種信號的時序圖。圖20係表示第6實施形態之第1例之半導體記憶裝置中之資料之寫入順序的圖。圖21係表示第6實施形態之第2例之半導體記憶裝置中之資料之寫入順序的圖。圖22係表示第6實施形態之第3例之半導體記憶裝置中之資料之寫入順序的圖。圖23係表示第7實施形態之第1例之半導體記憶裝置中之資料之寫入順序的圖。圖24係表示第7實施形態之第2例之半導體記憶裝置中之資料之寫入順序的圖。圖25係表示第7實施形態之第3例之半導體記憶裝置中之資料之寫入順序的圖。圖26係表示第8實施形態之第1例之半導體記憶裝置中之資料之寫入順序的圖。圖27係表示第8實施形態之第2例之半導體記憶裝置中之資料之寫入順序的圖。圖28係表示第8實施形態之第3例之半導體記憶裝置中之資料之寫入順序的圖。圖29係表示第9實施形態之第1例之半導體記憶裝置中之資料之寫入順序的圖。圖30係表示第9實施形態之第2例之半導體記憶裝置中之資料之寫入順序的圖。圖31係表示第9實施形態之第3例之半導體記憶裝置中之資料之寫入順序的圖。圖32係表示第10實施形態之第1例之半導體記憶裝置中之資料之寫入順序的圖。圖33係表示第10實施形態之第2例之半導體記憶裝置中之資料之寫入順序的圖。圖34係表示第10實施形態之第3例之半導體記憶裝置中之資料之寫入順序的圖。圖35係表示第11實施形態之第1例之半導體記憶裝置中之資料之寫入順序的圖。圖36係表示第11實施形態之第2例之半導體記憶裝置中之資料之寫入順序的圖。圖37係表示第11實施形態之第3例之半導體記憶裝置中之資料之寫入順序的圖。圖38係表示第1變化例之半導體記憶裝置中之1個區塊之全序列單元FSU之構成的方塊圖。圖39係表示第2變化例之半導體記憶裝置中之1個區塊之全序列單元FSU之構成的方塊圖。圖40係表示第3變化例之半導體記憶裝置中之1個區塊之全序列單元FSU之構成的方塊圖。圖41係表示第4變化例之半導體記憶裝置中之1個區塊之全序列單元FSU之構成的方塊圖。圖42係表示第5變化例之半導體記憶裝置中之1個區塊之全序列單元FSU之構成的方塊圖。圖43係表示第6變化例之半導體記憶裝置中之1個區塊之全序列單元FSU之構成的方塊圖。 圖44係表示第7變化例之半導體記憶裝置中之1個區塊之全序列單元FSU之構成的方塊圖。

Claims (20)

1. 一種半導體記憶裝置，其特徵在於包括：第1記憶體單元，其包含依次積層於半導體基板之上方之第1至第4記憶胞；第2記憶體單元，其包含依次積層於上述半導體基板之上方之第5至第8記憶胞；第1字元線，其連接於上述第1及第5記憶胞之閘極；第2字元線，其連接於上述第2及第6記憶胞之閘極；第3字元線，其連接於上述第3及第7記憶胞之閘極；及第4字元線，其連接於上述第4及第8記憶胞之閘極；且於寫入動作中，按照上述第4記憶胞、上述第1記憶胞、上述第8記憶胞、上述第5記憶胞之順序進行寫入。
2. 如請求項1之半導體記憶裝置，其中於上述寫入動作中，對上述第4記憶胞進行寫入時，上述第2及第6記憶胞為完成寫入之狀態(written state)，上述第3及第7記憶胞為未被寫入之狀態(unwritten state)。
3. 如請求項1之半導體記憶裝置，其進一步包括：第3記憶胞單元，其包含依次積層於上述半導體基板之上方之第9至第14記憶胞；第5字元線，其連接於上述第13記憶胞之閘極；及第6字元線，其連接於上述第14記憶胞之閘極； 其中，上述第9至第12記憶胞之閘極分別連接於上述第1至第4字元線，且於上述寫入動作中，按照上述第5記憶胞及上述第14記憶胞之順序進行寫入。
4. 如請求項1之半導體記憶裝置，其進一步包括：第9記憶胞，其包含於上述第1記憶胞單元中且位於上述第1記憶胞之下方；第10記憶胞，其包含於上述第2記憶胞單元中且位於上述第5記憶胞之下方；及第5字元線，其連接於上述第9及第10記憶胞之閘極，其中，當上述第4記憶胞為未被寫入之狀態時，按照上述第9記憶胞、上述第2記憶胞、上述第10記憶胞及上述第6記憶胞之順序進行寫入。
5. 如請求項1之半導體記憶裝置，其進一步包括：第1位元線，其連接於上述第1至第4記憶胞；及第2位元線，其連接於上述第5至第8記憶胞。
6. 如請求項1之半導體記憶裝置，其中：上述第1至第8記憶胞中之每一者包含用於以非揮發性之方式儲存資料之電荷儲存層。
7. 如請求項3之半導體記憶裝置，其中： 按照上述第14記憶胞及上述第11記憶胞之順序進行寫入。
8. 一種記憶體系統，其特徵在於，其係包括半導體記憶裝置與控制器者，上述半導體記憶裝置包括：第1記憶體單元，其包含依次積層於半導體基板之上方之第1至第4記憶胞；第2記憶體單元，其包含依次積層於上述半導體基板之上方之第5至第8記憶胞；第1字元線，其連接於上述第1及第5記憶胞之閘極；第2字元線，其連接於上述第2及第6記憶胞之閘極；第3字元線，其連接於上述第3及第7記憶胞之閘極；及第4字元線，其連接於上述第4及第8記憶胞之閘極；且上述控制器係指示(order)上述半導體記憶裝置於寫入動作中，以按照上述第4記憶胞、上述第1記憶胞、上述第8記憶胞、上述第5記憶胞之順序進行寫入。
9. 如請求項8之記憶體系統，其中：於上述寫入動作中，當對上述第4記憶胞進行寫入時，上述第2及第6記憶胞為完成寫入之狀態，且上述第3及第7記憶胞為未被寫入之狀態。
10. 如請求項8之記憶體系統，其中：上述半導體記憶裝置進一步包含：第3記憶胞單元，其包含依次積層於上述半導體基板之上方之第9至第 14記憶胞；第5字元線，其連接於上述第13記憶胞之閘極；及第6字元線，其連接於上述第14記憶胞之閘極；上述第9至第12記憶胞之閘極分別連接於上述第1至第4字元線，且於上述寫入動作中，上述控制器指示上述半導體記憶裝置按照上述第5記憶胞及上述第14記憶胞之順序進行寫入。
11. 如請求項8之記憶體系統，其中：上述半導體記憶裝置進一步包含：第9記憶胞，其包含於上述第1記憶胞單元中且位於上述第1記憶胞之下方；第10記憶胞，其包含於上述第2記憶胞單元中且位於上述第5記憶胞之下方；及第5字元線，其連接於上述第9及第10記憶胞之閘極；且當上述第4記憶胞為未被寫入之狀態時，上述控制器指示上述半導體記憶裝置依照上述第9記憶胞、上述第2記憶胞、上述第10記憶胞及上述第6記憶胞之順序進行寫入。
12. 如請求項8之記憶體系統，其中：上述半導體記憶裝置進一步包含：第1位元線，其連接於上述第1至第4記憶胞；及第2位元線，其連接於上述第5至第8記憶胞。
13. 如請求項8之記憶體系統，其中：上述第1至第8記憶胞中之每一者包含用於以非揮發性之方式儲存資料之電荷儲存層。
14. 如請求項10之記憶體系統，其中：按上述第14記憶胞及上述第11記憶胞之順序進行寫入。
15. 一種半導體記憶裝置，其特徵在於包括：第1記憶體單元，其包含依次積層於半導體基板之上方之第1至第3記憶胞；第2記憶體單元，其包含依次積層於上述半導體基板之上方之第4至第6記憶胞；第3記憶體單元，其包含依次積層於上述半導體基板之上方之第7至第9記憶胞；第1字元線，其連接於上述第1、第4、及第7記憶胞之閘極；第2字元線，其連接於上述第2、第5、及第8記憶胞之閘極；及第3字元線，其連接於上述第3、第6、及第9記憶胞之閘極；且於寫入動作中，按照上述第7記憶胞、上述第5記憶胞、上述第3記憶胞之順序進行寫入。
16. 如請求項15之半導體記憶裝置，其中於上述寫入動作中，對上述第7記憶胞進行寫入時，上述第1、第2、及第4記憶胞為完成寫入之狀態，上述第6、第8、及第9記憶胞為未被寫入之狀態。
17. 如請求項15之半導體記憶裝置，其中：於上述寫入動作中，當上述第7記憶胞為未被寫入之狀態時，按上述第4記憶胞及上述第2記憶胞之順序進行寫入。
18. 如請求項15之半導體記憶裝置，其中：於上述寫入動作中，當上述第3記憶胞為完成寫入之狀態時，按上述第8記憶胞及上述第6記憶胞之順序進行寫入。
19. 如請求項15之半導體記憶裝置，其進一步包括：第1位元線，其連接於上述第1至第3記憶胞；第2位元線，其連接於上述第4及第6記憶胞；及第3位元線，其連接於上述第7至第9記憶胞。
20. 如請求項15之半導體記憶裝置，其中：上述第1至第9記憶胞中之每一者包含用於以非揮發性之方式儲存資料之電荷儲存層。