JP2017028150A - 半導体装置 - Google Patents

Abstract

【課題】ＶＦ、ＩＲが共に小さく、かつ高いＥＳＤ耐量を得る。【解決手段】外周領域Ｒ２には、溝Ｔよりも幅の広い外周溝ＴＲが形成されている。外周溝ＴＲの内面には厚い酸化膜（第２絶縁層）５１Ｃが素子領域Ｒ１側の側面から底面にかけて形成され、その上に素子領域Ｒ１側からアノード電極３１が延伸している。溝Ｔの設定によって、逆バイアス時における溝Ｔの下部の耐圧が、Ｖ０＜Ｖ２となるように設定される。すなわち、上記の半導体装置１０においては、耐圧はＶ０となり、この場合のブレークダウンは溝Ｔの下部（素子領域Ｒ１）となる。【選択図】図１

Description

本発明は、大電流で動作するショットキーバリアダイオード（ＳＢＤ）の構造に関する。

順方向電圧降下（ＶＦ）が小さく、高速動作が可能なショットキーバリアダイオード（ＳＢＤ）は、パワー半導体素子として広く用いられている。ＳＢＤにおいては、半導体層（ｎ型層）と、これと直接接するバリア電極との間のショットキー接合によって整流動作が行われ、バリア電極側がアノード電極とされ、ｎ型層側におけるバリア金属層と反対側にカソード電極が接続される。動作電流は、アノード電極とカソード電極との間に流される。

また、こうしたＳＢＤにおいては、ＶＦを小さくすると同時に、逆方向電流（ＩＲ）を小さくすることが要求される。しかしながら、一般的なショットキー接合においては、ＶＦを小さくすることとＩＲを小さくすることとはトレードオフの関係にある。このため、ＳＢＤとしてこれらを両立させるための構造が提案されている。そのうちの一つとして、例えば、特許文献１に、バリア電極直下のｎ型層（本来はショットキー接合が設けられる領域）に、複数のトレンチ（溝）を形成する構造が知られている。トレンチの中には、薄い酸化膜を介して導電性の多結晶シリコン層が形成され、この多結晶シリコン層は、バリア電極と接続されている。このため、この多結晶シリコン層はアノード電極の電位によって制御されるフィールドプレートとして機能し、これによって、逆バイアス時においては、ｎ型層中でこのトレンチによっても空乏層が広がりやすくなる。この空乏層に電界がかかるため、ショットキー接合に加わる電界強度をその分だけ低下させることができ、ＩＲを小さくすることができる。これによって、ＶＦ、ＩＲを共に小さくすることができる。

また、ＳＢＤには、逆バイアス時における高い耐圧も要求される。逆バイアス時に形成される空乏層の幅が狭くなった箇所で局所的に電界強度が高くなることによって、逆バイアス時におけるブレークダウンは発生する。一般的なＳＢＤにおいて大きな逆バイアスが印加された際の空乏層の形状を図３に模式的に示す。ここで、基板となり高濃度にｎ型にドープされたために導電性の高いｎ^＋層１２１の上に、ドリフト層となり低濃度にドープされたｎ型層（半導体層）１２２がエピタキシャル成長によって形成されており、図３においては、その厚さ方向の断面が示されている。

ｎ型層１２２の上には、ｎ型層１２２とショットキー接触をするバリア金属層１３０がｎ型層１２２と直接接するように形成される。バリア金属層１３０上にはアノード電極１３１が形成され、これらが組み合わされて一方の主電極（第１主電極）となる。ｎ^＋層１２１の裏面側には、ｎ^＋層１２１とオーミック接触するカソード電極（第２主電極）１３２が設けられる。

図３において、アノード電極層１３１とカソード電極１３２の間に逆バイアスが印加された場合には、空乏層Ｄはバリア金属層１３０直下周囲のｎ型層１２２中に形成され、空乏層Ｄ中の電界は、空乏層Ｄのｎ型層２２側の端部とバリア金属層３０との間に印加される。ここで、空乏層Ｄの幅は、図中の矢印で示されるように、中央部と端部とでは大きく異なり、特に端部で狭くなる。こうした端部の効果を無視した場合におけるアノード電極１３１・カソード電極１３２間の耐圧をＶ０とすると、実際のアノード電極１３１・カソード電極１３２間の耐圧Ｖ１は、Ｖ０よりも小さくなる。このため、例えば特許文献２に記載されるように、素子領域の外側の領域（外周領域）において、空乏層Ｄを緩やかに広げ、Ｖ１を高める（Ｖ０に近づける）ための構造が採用されている。

図４は、特許文献２に記載されたＳＢＤ（半導体装置１１０）の構造を示す断面図であり、実際に動作電流が流される素子領域Ｒ１と、上記のように耐圧を向上させるために素子領域Ｒ１の周囲に形成された外周領域Ｒ２との境界付近の構造が示されている。素子領域Ｒ１において、バリア金属層１３０はｎ型層１２２と接するが、素子領域Ｒ１におけるｎ型層１２２の表面には、複数の溝（トレンチ）Ｔが形成されている。図４においては、トレンチＴの延伸方向は紙面垂直方向であり、各溝Ｔの延伸方向は平行とされている。このため、バリア金属層１３０とｎ型層１２２とは、素子領域Ｒ１において溝Ｔが形成されない領域においてのみ直接接する。

溝Ｔの内面には薄い酸化膜（絶縁層）１５１Ａが形成された上で、高濃度にドープされたことによって高い電導率をもつ多結晶シリコン層（シールド電極）１５２Ａが、溝Ｔ内を埋め込むように形成されている。多結晶シリコン層１５２Ａは、バリア金属層１３０と直接接するように形成されているため、アノード電極１３１の電位によって溝Ｔの内面と接するｎ型層１２２の表面電位を制御するフィールドプレートとして機能する。このため、アノード電極１３１が大きな負電圧とされた場合（ＳＢＤが逆バイアスとされた場合）には、溝Ｔの内面と接するｎ型層１２２は空乏化される。これによって、素子領域Ｒ１における空乏層が広がり、この空乏層に電界がかかるために、ショットキー接合界面における電界強度が低下し、逆方向電流ＩＲを低減することができる。こうした素子領域Ｒ１における構造は、特許文献１に記載されたものと同様である。

一方、外周領域Ｒ２には、溝Ｔよりも幅が充分広い外周溝ＴＲが形成されている。図４においては、一方向（溝Ｔ及び外周溝ＴＲと垂直な方向）における断面が示されているが、外周領域Ｒ２は素子領域Ｒ１を平面視において囲むように形成されており、外周溝ＴＲは、複数の溝Ｔが形成された素子領域Ｒ１を囲むように形成されている。図４においては、外周溝ＴＲにおける素子領域Ｒ１側（図中左側）の構造のみが示されている。あるいは、外周溝ＴＲはチップ端部まで達しているために、素子領域Ｒ１の外側全域となる外周領域Ｒ２が外周溝ＴＲとして掘り下げられた形状とされている。

外周溝ＴＲと溝Ｔは、同一のエッチング工程によって、ｎ型層１２２の表面に形成することができる。また、外周溝ＴＲにおける少なくとも素子領域Ｒ１に近い側の内面には、溝Ｔ内と同様に薄い酸化膜（絶縁層）１５１Ｂが形成されており、外周溝ＴＲの素子領域Ｒ１側の内側面には、溝Ｔ内と同様に、多結晶シリコン層（シールド電極）１５２Ｂが形成されている。外周溝ＴＲにおける酸化膜１５１Ｂ、多結晶シリコン層１５２Ｂは、溝Ｔ内における酸化膜１５１Ａ、多結晶シリコン層１５２Ａとそれぞれ同時に形成することができる。薄い酸化膜１５１Ａ、１５１Ｂは、それぞれ溝Ｔ，外周溝ＴＲの内面で露出したｎ型層１２２の表面を熱酸化することによって形成することができる。

また、バリア金属層１３０は、素子領域Ｒ１から外周領域Ｒ２まで延伸して形成され、外周溝ＴＲ内における多結晶シリコン層１５２Ｂとも接する。このため、多結晶シリコン層１５２Ｂの電位もバリア金属層１３０（アノード電極１３１）と等しくなり、逆バイアス時には多結晶シリコン層１５２Ｂの周囲のｎ型層１２２にも空乏層が形成される。すなわち、多結晶シリコン層１５２Ａ、１５２Ｂは、同様にフィールドプレートとして機能する。

また、外周溝ＴＲ内における多結晶シリコン層１５２Ｂの外側には、厚い酸化膜（絶縁層）１５１Ｃが形成されている。酸化膜１５１Ｃは、酸化膜１５１Ａ、１５１Ｂとは異なり、ＣＶＤ法等によって厚く形成される。バリア金属層１３０は、多結晶シリコン層１５２Ｂよりも更に外側（図中右側）まで延伸し、この厚い酸化膜１５１Ｃの上まで形成されている。このため、多結晶シリコン層１５２Ａ、１５２Ｂと比べてその程度は小さくなるものの、バリア金属層１３０も、その直下のｎ型層１２２の表面電位に対して、多結晶シリコン層１５２Ａ、１５２Ｂと類似の効果を及ぼす。すなわち、酸化膜１５１Ｃの上のバリア金属層１３０も、フィールドプレートとして機能する。

このため、逆バイアス時においては、素子領域Ｒ１において形成される空乏層は、外周溝ＴＲの底部に形成された空乏層と緩やかに連結される。外周領域Ｒ２における空乏層端部は、フィールドプレートによって緩やかな形状となるため、逆バイアス時における耐圧を高めることができる。このため、図４の構造によって、ＶＦ、ＩＲを共に小さくし、かつ逆バイアス時の耐圧を高くすることができる。

特開２００１−６８６８８号公報 特開２００２−２０８７１１号公報

上記の構成によって、ＶＦ、ＩＲを共に小さくし、かつ耐圧を高めることができるものの、パワー半導体素子としては、高い静電気放電（ＥＳＤ）耐量も要求される。ＥＳＤにおいては、耐圧を超える大きな逆バイアスが短時間で印加され、大きな逆方向電流が流れることによって、素子が熱的に破壊される。ＥＳＤ耐量は、ＥＳＤに際して素子が破壊される際の指針となるが、上記のＳＢＤにおいては、静電気放電時に電流がガードリング周辺を集中的に流れるため、特にガードリング周辺が電流集中によって破壊されやすく、高いＥＳＤ耐量を得ることが困難であった。

すなわち、ＶＦ、ＩＲが共に小さく、かつ高いＥＳＤ耐量をもつＳＢＤを得ることは困難であった。

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、ｎ型のシリコンで構成された半導体層と、前記半導体層の上に設けられ前記半導体層に対してショットキー接触をする第１主電極と、前記半導体層とオーミック接触をする第２主電極と、前記第１主電極直下の前記半導体層において形成された複数の溝と、前記第１主電極と接続され、前記溝の内部において前記溝の内面に形成された第１絶縁層を介して設けられたシールド電極とが、動作電流が流される領域である素子領域において設けられた半導体装置であって、平面視において前記素子領域の外側に設けられた外周領域において、平面視において前記素子領域を囲む環状とされて前記半導体層が掘り下げられた外周溝が前記半導体層の上面側に前記溝よりも広い幅で形成され、前記外周溝の内部における前記素子領域側の側面から底面にかけて、前記第１絶縁層よりも厚い第２絶縁層が形成され、当該第２絶縁層の上に前記第１主電極が形成され、前記第１主電極と前記第２主電極との間に耐圧を超える逆バイアスが印加された際に、前記溝の直下における前記半導体層において電流が流れる構成とされたことを特徴とする。
本発明の半導体装置において、前記第１絶縁層は、厚さが５０〜２５０ｎｍの範囲とされたシリコン酸化膜であることを特徴とする。
本発明の半導体装置において、平面視における前記溝の間隔は２〜４μｍとされたことを特徴とする。
本発明の半導体装置において、前記半導体層の厚さは４〜１３μｍ、前記溝の深さは１．０〜２．５μｍの範囲とされたことを特徴とする。
本発明の半導体装置において、前記外周溝は前記溝よりも深く形成されたことを特徴とする。

本発明は以上のように構成されているので、ＶＦ、ＩＲが共に小さく、かつ高いＥＳＤ耐量をもつＳＢＤを得ることができる。

本発明の実施の形態に係る半導体装置の断面図である。 従来の半導体装置（ａ）、本発明の実施の形態に係る半導体装置（ｂ）における空乏層の状況を示す断面図である。 従来のＳＢＤにおける逆バイアス時の空乏層の状況を示す図である。 従来の半導体装置の一例の構造を示す断面図である。

以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、バリア金属層と、シリコンで構成された半導体層との間で形成されるショットキー接合によって整流特性を発現するＳＢＤである。このＳＢＤの素子領域においては、逆方向電流ＩＲを低下させるために、複数のトレンチが形成されている。素子領域の外周の外周領域には、特許文献２に記載の技術と同様に、耐圧を向上させるための外周溝が形成されている。ただし、外周溝の内部の構造が特許文献２に記載の技術とは異なる。

図１は、この半導体装置（ＳＢＤ）１０の構造を示す断面図である。この半導体装置１０においては、基板となり高濃度にｎ型にドープされたために導電性の高いｎ^＋層２１の上に、ＳＢＤにおけるドリフト層となり低濃度にドープされたｎ型層（半導体層）２２がエピタキシャル成長によって形成されている。ｎ型層２２の上には、ｎ型層２２とショットキー接触をするバリア金属層３０が、素子領域Ｒ１でｎ型層２２と直接接するように形成される。バリア金属層３０の材料としては、ｎ型層２２との間でショットキー接合を形成するパラジウム（Ｐｄ）が用いられる。ただし、Ｐｄは電流を流すための電極材料としては適さないため、アルミニウム（Ａｌ）等で構成されたアノード電極３１が、このバリア金属層３０の上に、バリア金属層３０と直接接するように厚く形成される。このため、アノード電極３１とバリア金属層３０が組み合わされて、動作電流が流される主電極（第１主電極）とされている。アノード電極３１とバリア金属層３０との間には、拡散防止用のチタン（Ｔｉ）層（図示せず）が薄く形成される。

一方、ｎ^＋層２１の裏面側には、ｎ^＋層２１とオーミック接触するカソード電極（第２主電極）３２が設けられる。このため、この半導体装置１０は、アノード電極３１とカソード電極３２間において動作電流が流されるショットキーバリアダイオード（ＳＢＤ）となる。なお、図１においては、素子領域Ｒ１と、その外側（右側）に設けられた外周領域Ｒ２との境界付近の構造が示されており、実際には素子領域Ｒ１は左側にまで広く延伸し、その左側端部には、図１における外周領域Ｒ２と同様の構造が図１とは左右対称に形成されている。素子領域Ｒ１においては、複数の溝Ｔが等間隔で平行に形成されており、図１においては、溝Ｔの長手方向に垂直な断面が示されている。

溝Ｔの内面には薄い酸化膜（第１絶縁層）５１Ａが形成された上で、高濃度にドープされたことによって高い電導率をもつ多結晶シリコン層（シールド電極）５２が、溝Ｔ内を埋め込むように形成されている。多結晶シリコン層５２はその上のバリア金属層３０と直接接するように形成されているため、多結晶シリコン層５２は、アノード電極３１の電位によって溝Ｔの内面と接するｎ型層２２の表面電位を制御するフィールドプレートとして機能する。このため、アノード電極３１に大きな負電圧が印加された場合（ＳＢＤが逆バイアスとされた場合）には、溝Ｔの内面と接するｎ型層２２は空乏化される。これによって、素子領域Ｒ１における空乏層が広がり、電界において空乏層に印加される成分が大きくなり、ショットキー接合界面における電界強度が低下するために、逆方向電流ＩＲを低減することができる。この構成は、特許文献１、２に記載されたもの（図４の構成）と同様である。

図１において、外周領域Ｒ２には、溝Ｔよりも幅の広い外周溝ＴＲが形成されている。この点についても、特許文献２に記載の技術と同様である。ただし、外周溝ＴＲの内部の構造は特許文献２に記載の技術とは異なる。この半導体装置１０においては、外周溝ＴＲの内面には厚い酸化膜（第２絶縁層）５１Ｃが素子領域Ｒ１側の側面から底面にかけて形成され、その上に素子領域Ｒ１側からアノード電極３１が延伸している。このため、図４の構成と同様に、アノード電極３１はフィールドプレートとして機能する。ただし、図４の構成においてフィールドプレートとして機能する多結晶シリコン層１５２Ｂに相当する構造が形成されず、外周溝ＴＲにおいてフィールドプレートとして機能するのは、アノード電極３１のみとなる。

ここで、素子領域Ｒ１は、半導体装置１０における動作電流が流される領域であるため、動作電流を確保するために、動作電流の設定値に応じてその面積は大きく設定される。一方、外周領域Ｒ２は、耐圧を向上させるためにのみ設けられ動作電流は流されないために、耐圧向上の効果を奏する限りにおいてその面積は小さく設定される。

図２は、逆バイアス時における空乏層Ｄの形状を、従来の半導体装置１１０（ａ）、上記の半導体装置１０（ｂ）についてそれぞれ模式的に示す図である。前記の通り、従来の半導体装置１１０（図２（ａ））においては、素子領域Ｒ１において形成された空乏層Ｄは外周溝ＴＲの直下に形成された空乏層Ｄと連結されるため、素子領域Ｒ１の端部において空乏層Ｄが局所的に狭くなることが抑制される。ここで、外周溝ＴＲ直下における空乏層Ｄは薄くなるが、この部分では厚い酸化膜１５１Ｃにも電界が印加されるため、空乏層Ｄに印加される電界は小さくなる。特許文献２に記載されるように、この構成によって空乏層Ｄにおける電界の集中が抑制されるため、ＩＲを小さくすることができる。

この構造では、逆バイアス時において空乏層Ｄ中で局所的に電界が大きくなる箇所が形成されない。前記の通り、端部の効果を無視した場合における素子領域Ｒ１における耐圧はＶ０である。この場合、静電気放電（ＥＳＤ）時のように、大きな逆バイアスが印加された場合には、図中の矢印で示されるように、外周領域Ｒ２における外周溝ＴＲの直下の部分が電流が流れる経路となる。この電流が流れる際の逆バイアス電圧は、前記の耐圧Ｖ２であり、Ｖ２＞Ｖ１（Ｖ１＜＜Ｖ０）である。

前記の通り、この場合には、ブレークダウンは外周領域Ｒ２で発生し、平面視においてこの場合に電流の流れる領域は、図２（ａ）に示された外周溝ＴＲ直下の領域である。更に、実際には外周溝ＴＲやその内部の構造にはわずかな非一様性が存在するために、実際には電流は更にこの領域の一部を流れる。前記の通り、外周領域Ｒ２の面積（外周溝ＴＲの面積）は小さく設定されるため、結局、この場合に流れる電流密度は大きくなる。このため、ＥＳＤに際しては、外周溝ＴＲ直下で局所的に電流密度が高くなり、温度が局所的に上昇し、この部分が破壊されやすい。すなわち、ＥＳＤ耐量が低くなる。

一方、図２（ｂ）に示されるように、上記の半導体装置１０においては、溝Ｔの設定によって、逆バイアス時における溝Ｔの下部の耐圧が、これによる前記のＶ０＜Ｖ２となるように設定される。すなわち、上記の半導体装置１０においては、耐圧はＶ０となり、この場合のブレークダウンは溝Ｔの下部（素子領域Ｒ１）となる。溝Ｔは素子領域Ｒ１中において狭い間隔で一様に形成されているため、結局、この場合の電流は、広い面積の素子領域Ｒ１中で一様に流れる。このため、図２（ａ）の場合と比べて、図２（ｂ）の場合には、この場合に流れる電流密度を低減することができる。このため、ＥＳＤ耐量を高くすることができる。すなわち、Ｖ０＜Ｖ２（Ｖ１＜Ｖ２）となるように、溝Ｔ（素子領域Ｒ１）、外周溝ＴＲ（外周領域Ｒ２）を設定し、この半導体装置１０の耐圧をＶ０に設定することにより、ＥＳＤ耐量を高めることができる。

具体的には、溝Ｔの幅は０．７μｍ、間隔は３〜４μｍ、深さは１．３〜１．４μｍとした。溝Ｔ内における酸化膜５１Ａの厚さを５０〜２５０ｎｍとした。外周トレンチＴＲの幅は１５μｍ、深さは１．６μｍとした。これによって、ＥＳＤ時における電流経路を素子領域Ｒ１とすることができ、ＥＳＤ耐量を高めることができた。更に、逆バイアス時における溝Ｔの効果は特許文献１に記載された技術と同様であるため、ＶＦを低下させることができる。この際、図２（ｂ）に示されるように、逆バイアス時における溝Ｔ周囲の空乏層Ｄの形状は、従来（図２（ａ））と同様とされるため、この空乏層Ｄによって、ショットキー接合に印加される電界を小さくすることができ、ＩＲを低下させることができる。あるいは、溝Ｔの間隔を２〜４μｍ、幅を０．５〜１．２μｍの範囲としても、同様である

また、素子領域Ｒ１と外周領域Ｒ２で共通に用いられるｎ型層２２の厚さを４〜１３μｍの範囲、溝Ｔの深さを１．０〜２．５μｍの範囲、ｎ型層２２の比抵抗を０．３〜３．５Ω・ｃｍの範囲とすることによって、外周溝ＴＲ側に空乏層が延びるようにした上で、素子領域Ｒ１における耐圧Ｖ０をＶ０＜Ｖ２とすることができる。これらの調整は、ＶＦやＩＲの値も考慮して行うことが好ましい。

また、この半導体装置１０においては、素子領域Ｒ１における溝Ｔと外周領域Ｒ２における外周溝ＴＲとをｎ型層２２に対してエッチング（例えばドライエッチング）を行うことによって同時に形成することができる。この際、外周溝ＴＲの幅は溝Ｔよりも広いため、これらのエッチングを同時に行った場合でも、前記の例のように、外周溝ＴＲを溝Ｔよりも深く形成することができる。図２（ｂ）における空乏層Ｄの形状より、外周溝ＴＲを溝Ｔよりも深くした場合には、素子領域Ｒ１から外周領域Ｒ２にかけて空乏層Ｄの形状をより緩やかにすることができるため、こうした構成は特に好ましく、こうした構成を特に容易に製造することができる。

なお、素子領域Ｒ１、外周領域Ｒ２、溝Ｔ、外周溝ＴＲの平面形状、構成は、上記の効果を奏する限りにおいて任意である。

１０、１１０ 半導体装置（ＳＢＤ）
２１、１２１ ｎ^＋層
２２、１２２ ｎ型層（半導体層）
３０、１３０ バリア金属層（第１主電極）
３１、１３１ アノード電極（第１主電極）
３２、１３２ カソード電極（第２主電極）
５１Ａ 酸化膜（第１絶縁層）
５１Ｃ 酸化膜（第２絶縁層）
５２、１５２Ａ、１５２Ｂ 多結晶シリコン層（シールド電極）
１５１Ａ、１５１Ｂ、１５１Ｃ 酸化膜（絶縁層）
Ｄ 空乏層
Ｒ１ 素子領域
Ｒ２ 外周領域
Ｔ トレンチ（溝）
ＴＲ 外周溝

Claims (5)

1. ｎ型のシリコンで構成された半導体層と、
   前記半導体層の上に設けられ前記半導体層に対してショットキー接触をする第１主電極と、
   前記半導体層とオーミック接触をする第２主電極と、
   前記第１主電極直下の前記半導体層において形成された複数の溝と、
   前記第１主電極と接続され、前記溝の内部において前記溝の内面に形成された第１絶縁層を介して設けられたシールド電極とが、動作電流が流される領域である素子領域において設けられた半導体装置であって、
   平面視において前記素子領域の外側に設けられた外周領域において、
   平面視において前記素子領域を囲む環状とされて前記半導体層が掘り下げられた外周溝が前記半導体層の上面側に前記溝よりも広い幅で形成され、
   前記外周溝の内部における前記素子領域側の側面から底面にかけて、前記第１絶縁層よりも厚い第２絶縁層が形成され、当該第２絶縁層の上に前記第１主電極が形成され、
   前記第１主電極と前記第２主電極との間に耐圧を超える逆バイアスが印加された際に、前記溝の直下における前記半導体層において電流が流れる構成とされたことを特徴とする半導体装置。
2. 前記第１絶縁層は、厚さが５０〜２５０ｎｍの範囲とされたシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置。
3. 平面視における前記溝の間隔は２〜４μｍとされたことを特徴とする請求項２に記載の半導体装置。
4. 前記半導体層の厚さは４〜１３μｍ、前記溝の深さは１．０〜２．５μｍの範囲とされたことを特徴とする請求項３に記載の半導体装置。
5. 前記外周溝は前記溝よりも深く形成されたことを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。

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