JP2016039730A - ゲート駆動回路 - Google Patents

Abstract

【課題】スイッチング素子ごとのゲート総電荷量のばらつきによる遷移時間のばらつきを抑制する。
【解決手段】対象スイッチＳｓのゲートＧにオンゲート抵抗Ｒｇ＿ｏｎを介して駆動電圧Ｖｓを印加することで対象スイッチＳｓをオン状態にするゲート駆動回路２０であって、ゲートＧに駆動電圧Ｖｓを印加し対象スイッチＳｓをオフ状態からオン状態にするまでにゲートＧから対象スイッチＳｓに蓄積される電荷を基準電荷（ゲート総電荷量Ｑｇ）とし、その基準電荷以上の電荷を蓄積可能な容量のコンデンサをゲートＧ及び接地点の間にゲートコンデンサ２７として設ける。
【選択図】 図２

Description

本発明は、半導体スイッチング素子のゲートに電圧を印加することで半導体スイッチング素子を駆動するゲート駆動回路に関する。

半導体スイッチング素子の個々の特性によって、開状態から閉状態に移行するまでのターンオン時間や、閉状態から開状態に移行するまでのターンオフ時間にばらつきが生じる。ターンオン時間及びターンオフ時間（遷移時間）のばらつきにより、スイッチング損失がばらつく。遷移時間のばらつきを抑えることでスイッチング損失のばらつきを抑えるために、遷移時間においてゲート駆動回路から定電流出力を行う構成が提案されている（例えば、特許文献１）。定電流出力を行うことで、ゲート閾値電圧やミラー電圧のばらつきによって生じる遷移時間のばらつきを抑えることができる。

特開２０１３−３４３８２号公報

ここで、スイッチング素子を開状態（オフ）から閉状態（オン）にする場合、スイッチング素子のゲートから半導体スイッチング素子に蓄積されるゲート総電荷量は個々のスイッチング素子によって異なる。このため、ゲート総電荷量のばらつきによって、遷移時間のばらつきが生じることが懸念される。ゲート総電荷量のばらつきによる遷移時間のばらつきは、定電流出力では対処することができない。

本発明は、上記課題に鑑みて為されたものであり、スイッチング素子ごとのゲート総電荷量のばらつきによる遷移時間のばらつきを抑制することを主たる目的とする。

本発明は、半導体スイッチング素子（Ｓｓ）のゲート（Ｇ）にゲート抵抗（Ｒｇ＿ｏｎ）を介して駆動電圧を印加することで、当該半導体スイッチング素子を閉状態にするゲート駆動回路（２０）であって、前記ゲートに前記駆動電圧を印加し前記半導体スイッチング素子を開状態から閉状態にするまでに前記ゲートから前記半導体スイッチング素子に蓄積される電荷を基準電荷とし、その基準電荷以上の電荷を蓄積可能な容量のコンデンサを前記ゲート及び接地点の間にゲートコンデンサ（２７）として設けることを特徴とする。

本発明では、スイッチング素子を開状態から閉状態にするまでに必要な基準電荷（ゲート総電荷量）以上の電荷を蓄積可能な容量のコンデンサを、ゲートコンデンサとして設ける構成にした。このような構成にすることで、スイッチング素子の遷移時間がゲート抵抗の抵抗値、ゲート総電荷量、及びゲートコンデンサの容量値によって決定されることになる。したがって、スイッチング素子ごとのゲート総電荷量のばらつきによる遷移時間への影響を抑制することができる。

第１実施形態の電力システムを表す概略図。 第１実施形態におけるゲート駆動回路の電気的構成図。 ゲート電圧の時間変化を表すタイミングチャート。 ゲートコンデンサの正常時及び異常時におけるゲート電圧の時間変化を表すタイミングチャート。 遅延時間を設けることによるオン遷移時間の調整を表すタイミングチャート。 第２実施形態のインバータ装置を表す概略図。

（第１実施形態）
図１に第１実施形態のゲート駆動回路が適用される電力システムを示す。図１に示すモータジェネレータ１０は、３相の回転機である。モータジェネレータ１０には、直流電力を交流電力に変換するインバータＩＮＶを介して直流電源１２（高電圧バッテリ）が接続されている。高電圧バッテリは、端子電圧がたとえば１００Ｖ以上となる２次電池である。

インバータＩＮＶは、高電位側のスイッチング素子Ｓａｐ（ａ＝ｕ，ｖ，ｗ）および低電位側のスイッチング素子Ｓａｎの直列接続体を３組備え、これら各直列接続体を構成する高電位側のスイッチング素子Ｓａｐおよび低電位側のスイッチング素子Ｓａｎの接続点（出力端子）がモータジェネレータ１０の各端子に接続されている。そして、スイッチング素子Ｓａｂ（ａ＝ｕ，ｖ，ｗ：ｂ＝ｐ，ｎ）のそれぞれには、ダイオードＤａｂ（フリーホイールダイオード）のそれぞれが逆並列に接続されている。スイッチング素子Ｓａｂはそれぞれ半導体スイッチング素子であり、具体的にはＩＧＢＴである。

また、上記各スイッチング素子Ｓａｂのゲートには、ドライブユニットＤＵが接続されている。ドライブユニットＤＵは、スイッチング素子Ｓａｂのゲートの電圧を制御する機能が搭載されたゲート駆動回路２０を備えている。また、上側アームのスイッチング素子ＳａｐのドライブユニットＤＵとＵ相下側アームのスイッチング素子ＳｕｎのドライブユニットＤＵとは、スイッチング素子Ｓａｂのオンオフの操作指令を受信する受信ユニット４０をそれぞれ備えている。なお、Ｖ相およびＷ相の下側アームのスイッチング素子Ｓｖｎ，ＳｗｎのドライブユニットＤＵには、Ｕ相下側アームのスイッチング素子ＳｕｎのドライブユニットＤＵによって受信された信号が取り込まれる。これは、下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎ，ＳｗｎのそれぞれのドライブユニットＤＵの動作電位が等しいことに鑑みた設定である。

上記モータジェネレータ１０を流れる電流は電流センサ１４によって検出される。そして、電流センサ１４の検出値等、モータジェネレータ１０の制御量（トルク等）を制御する上で必要な検出値は、マイクロプロセッサユニット５０に入力される。マイクロプロセッサユニット５０は、電流センサ１４の検出値等に基づき、モータジェネレータ１０を流れる電流を、モータジェネレータ１０のトルクを指令トルクとするうえで要求される指令電流に制御する。マイクロプロセッサユニット５０は、モータジェネレータ１０を流れる電流を指令電流に制御するべく、スイッチング素子Ｓａｂの操作信号ｇａｂを送信ユニット５１に出力する。

送信ユニット５１は、スイッチング素子Ｓａｂの操作信号ｇａｂをシリアル化し、トランスＴの１次側コイルＷ１に電圧を印加する。これにより、トランスＴの２次側コイルＷ２ｎ，Ｗ２ｕ，Ｗ２ｖ，Ｗ２ｗにパルス状の電圧信号が出力される。

ここで、２次側コイルＷ２ｎは、Ｕ相下側アームのスイッチング素子ＳｕｎのドライブユニットＤＵに搭載された受信ユニット４０に接続されている。また、２次側コイルＷ２ｕ，ｖ，ｗのそれぞれは、Ｕ，Ｖ，Ｗ相の上側アームのスイッチング素子Ｓｕｐ，Ｓｖｐ，ＳｗｐのそれぞれのドライブユニットＤＵに搭載された受信ユニット４０に接続されている。受信ユニット４０は、シリアル化された操作信号ｇａｂである電圧信号をパラレル化してゲート駆動回路２０に送信する。さらに、受信ユニット４０は、その電圧信号を整流し、ゲート駆動回路２０の電源電圧とする電源回路としても機能する。本実施形態の構成では、上側アームのスイッチング素子Ｓｕｐ，Ｓｖｐ，Ｓｗｐには個々に電源回路としての受信ユニット４０が設けられていることになり、下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎ，Ｓｗｎには共通の電源回路としての受信ユニット４０が設けられていることになる。

以下、ゲート駆動回路２０によるスイッチング素子Ｓａｂの開閉制御について詳細に述べる。また、以下の説明では、６つのスイッチング素子Ｓａｂのうち開閉制御の対象となる任意のスイッチング素子のことを対象スイッチＳｓとして記載し、対象スイッチＳｓに逆並列に接続されているダイオードをダイオードＤｓとして記載する。

図２に本実施形態におけるゲート駆動回路２０の電気的構成図を示す。ゲート駆動回路２０は、ゲート駆動ＩＣ２１とゲート抵抗２４，２６とを備えている。ゲート駆動ＩＣ２１には、対象スイッチＳｓのゲートに対して電源電圧Ｖｓを駆動電圧として印加するためのオン駆動スイッチ２３が設けられている。オン駆動スイッチ２３のソースはゲート駆動回路２０の電源２２に接続され、ドレインはオンゲート抵抗２４を介して対象スイッチＳｓのゲートＧに接続されている。オン駆動スイッチ２３は、受信ユニット４０からハイ状態のオン指令信号がゲートに入力されることでオン状態となり、ゲートＧと電源２２とを導通状態とさせる。

また、ゲート駆動ＩＣ２１には、対象スイッチＳｓのゲートＧと接地点とを接続し、ゲート電圧Ｖｇｅ（ゲート−エミッタ間電圧）を接地電圧（エミッタ電圧）にするオフ駆動スイッチ２５が設けられている。オフ駆動スイッチ２５のソースは接地点に接続され、ドレインはオフゲート抵抗２６を介して対象スイッチＳｓのゲートＧに接続されている。オフ駆動スイッチ２５は、受信ユニット４０からハイ状態のオフ指令信号がゲートに入力されることでオン状態となり、ゲートＧと接地点とを導通状態とさせる。なお、オン駆動スイッチ２３は、ＮチャネルＭＯＳＦＥＴであり、オフ駆動スイッチ２５は、ＰチャネルＭＯＳＦＥＴである。

対象スイッチＳｓには、ゲート−コレクタ間の容量である帰還容量Ｃｒｅｓ、ゲート−エミッタ間の容量である入力容量Ｃｉｅｓ、及び、コレクタ−エミッタ間の容量である出力容量Ｃｏｅｓが存在する。これらの容量と、対象スイッチＳｓをオン状態にする際のゲート電圧Ｖｇｅの時間変化について、図３を用いて説明する。

図３の時刻Ｔ１において、ゲートに対する電圧の印加が開始される。ゲート駆動回路２０から入力容量Ｃｉｅｓに電流が流れることで、入力容量Ｃｉｅｓが充電され、ゲート電圧Ｖｇｅが増加していく。時刻Ｔ２において、ゲート電圧Ｖｇｅが閾値電圧Ｖｔｈに達し、対象スイッチＳｓはオン状態になり、コレクタ−エミッタ間電流Ｉｃｅが増加していく。

時刻Ｔ３において、ゲート電圧Ｖｇｅがコレクタ電圧Ｖｃｅ（コレクタ−エミッタ間電圧）と等しくなる。その後、ゲート電圧Ｖｇｅは一定（ミラー電圧Ｖｍ）のまま、帰還容量Ｃｒｅｓがミラー容量として働き、コレクタ−エミッタ間電圧Ｖｃｅが低下する。

時刻Ｔ４において、コレクタ−エミッタ間電圧Ｖｃｅが約０Ｖとなる。そして、入力容量Ｃｉｅｓに電流が流れることで、ゲート電圧Ｖｇｅが上昇していく。時刻Ｔ５において、ゲート電圧Ｖｇｅが駆動電圧（電源電圧Ｖｓ）に達し、対象スイッチＳｓはフルオン状態になる。

ここで、フルオン状態とは、ゲート電圧Ｖｇｅから閾値電圧Ｖｔｈを引いた値がコレクタ電圧Ｖｃｅより高い状態（線形領域）のことを言う。フルオン状態では、オン状態におけるコレクタ−エミッタ間の抵抗であるオン抵抗が小さくなり、対象スイッチＳｓのコレクタ−エミッタ間に電流が流れることに伴う電力損失を小さくすることが可能になる。

ここで、対象スイッチＳｓをオフ状態からフルオン状態にするまでの間において、ゲートに蓄積することが必要な電荷をゲート総電荷量Ｑｇと呼ぶ。ゲート総電荷量Ｑｇは、上記入力容量Ｃｉｅｓ及び帰還容量Ｃｒｅｓに加え、駆動電圧（電源電圧Ｖｓ）、対象スイッチＳｓの電圧増幅率αによって変化する（Ｑｇ＝Ｖｓ（Ｃｉｅｓ＋Ｃｒｅｓ（１＋α）））。

対象スイッチＳｓがオフ状態からフルオン状態になるまでの時間であるオン遷移時間は、ゲート総電荷量Ｑｇとオンゲート抵抗２４によって定まる時定数τによって決まることになる（τ＝Ｒｇ＿ｏｎ・Ｃｇ，Ｃｇ＝Ｑｇ／Ｖｓ）。ゲート総電荷量Ｑｇは、個々のスイッチング素子の特性によってばらつくため、オン遷移時間もばらつくことになる。オン遷移時間がばらつくことで、各対象スイッチＳｓにおけるサージ電圧の大きさ、及び、スイッチング損失がそれぞればらつくことになる。

サージ電圧は時定数τが小さいほど大きくなる。このため、対象スイッチＳｓに印加されるサージ電圧を対象スイッチＳｓの耐電圧設計値以下にするには、時定数τをある程度大きくする必要がある。また、スイッチング損失（発熱量）は時定数τが大きいほど大きくなるため、時定数τをある程度小さくする必要がある。つまり、ゲート駆動回路２０の時定数τは、サージ電圧を対象スイッチＳｓの耐電圧値以下としつつ、スイッチング損失を耐熱設計値以下とするように決定する必要がある。

時定数τのばらつきが大きくなることで、スイッチング損失のばらつきが大きくなることが懸念される。対象スイッチＳｓの耐熱設計では、対象スイッチＳｓにおいて発生する電力損失の最大値に基づいて、対象スイッチＳｓの大きさなどを決定する。このため、スイッチング損失のばらつきが大きくなると、対象スイッチＳｓにおいて発生する電力損失の最大値が大きくなり、対象スイッチＳｓの素子サイズを大きくするなどの対策が必要となる。

本実施形態におけるゲート駆動回路２０では、ゲートＧに対してゲートコンデンサ２７を接続する。さらに、ゲートコンデンサ２７の容量を、個々の対象スイッチＳｓのゲート総電荷量Ｑｇを基準電荷とし、その基準電荷以上の電荷を蓄積可能な容量、ここでは基準電荷よりも所定容量多い容量に設定する。また、ゲートコンデンサ２７の容量の上限値は、電源回路としての受信ユニット４０の出力電流量に基づいて設定する。ゲートコンデンサ２７の容量をこのように設定することで、時定数τが、オンゲート抵抗２４の抵抗値Ｒｇ＿ｏｎと、ゲートコンデンサ２７の容量Ｃｃとの積に近い値となり、オン遷移時間のばらつきを抑制することが可能になる（τ＝Ｒｇ＿ｏｎ・（Ｃｇ＋Ｃｃ））。

また、ゲートコンデンサ２７として、温度変化に伴う容量変化が所定より小さいコンデンサを用いる構成とした。このようなコンデンサを用いることで、オン遷移時間のばらつきをより抑制することができる。

図１に示す本実施形態のインバータＩＮＶでは、上側アームのスイッチング素子Ｓａｐの電源回路としての受信ユニット４０は個別に設けられているが、下側アームのスイッチング素子Ｓａｎの電源回路としての受信ユニット４０は共通化されている。つまり、下側アームのスイッチング素子Ｓａｎの電源電圧Ｖｓは共通化されているため、上側アームのスイッチング素子Ｓａｐの電源電圧Ｖｓに比べ、スイッチング素子Ｓａｂの駆動に伴う電圧低下が懸念される。電源電圧Ｖｓが低下することで各スイッチング素子ＳａｂのゲートＧに印加される駆動電圧が低下し、スイッチング素子Ｓａｂが閉状態とされている場合のコレクタ−エミッタ間飽和電圧（オン抵抗）が増加する。これにより、下側アームのスイッチング素子Ｓａｎにおいて、電力損失が増加し発熱量が増加すると考えられる。

ここで、仮に、下側アームのスイッチング素子Ｓａｎのゲートコンデンサ２７の容量を大きくすると、電源回路である受信ユニット４０から流れる電流が増加することで電源電圧Ｖｓがさらに低下する。その電源電圧Ｖｓの低下によって、電力損失がさらに増加し発熱量が増加すると考えられる。そこで、本実施形態では、下側アームのスイッチング素子Ｓａｎのゲートコンデンサ２７の容量を上側アームのスイッチング素子Ｓａｐのゲートコンデンサ２７の容量に比べて小さく設定する。これにより、電源電圧の低下によるオン抵抗の増加に伴って生じる電力損失の偏りを抑制することができる。

また、インバータＩＮＶでは、直列接続されている上下アームのスイッチング素子が同時にオン状態となると、直流電源１２の正極と負極が短絡されることになり、大電流が流れスイッチング素子に損傷が発生することが懸念される。このため、上下アームのスイッチング素子の一方がオン状態からオフ状態に確実に切り替わってから、他方がオフ状態からオン状態になるように、両スイッチング素子がともにオフ状態となるデッドタイムを設けている。

ここで、図４に示すようにゲートコンデンサ２７にオープン故障（常時開異常）が生じると、オン遷移時間とオフ遷移時間が短くなる。正常時のオン遷移時間は、Ｔ１１〜Ｔ１２ａ、異常時のオン遷移時間は、Ｔ１１〜Ｔ１２ｂ、正常時のオフ遷移時間は、Ｔ１３〜Ｔ１４ａ、異常時のオフ遷移時間はＴ１３〜Ｔ１４ｂである。上下アームのいずれか一方のスイッチング素子のオン遷移時間が短くなることで、デッドタイムを設けているにも関わらず、両スイッチング素子がともにオン状態になることが懸念される。

そこで、本実施形態のゲート駆動回路２０（異常判定手段）は、ゲート電圧Ｖｇｅを検出し、ゲート電圧Ｖｇｅの立ち上がり速度及び立ち下がり速度（変化速度）と、所定値とをそれぞれ比較する。そして、ゲート電圧Ｖｇｅの立ち上がり速度及び立ち下がり速度の少なくともいずれかが所定値より速いことを条件として、ゲートコンデンサ２７にオープン故障が生じていると判定する。

さらに、本実施形態のゲート駆動回路２０（遅延手段）は、ゲートコンデンサ２７にオープン故障が生じていると判定された場合、受信ユニット４０からオン指令信号が入力されてから、ゲートへ駆動電圧の印加を開始するまでに所定の遅延時間を設ける構成とした。

具体的には、図５に示すように、オン指令信号が入力されてからゲート電圧Ｖｇｅが印加されるまでの遅延時間を、正常時（Ｔ２１〜Ｔ２２）に比べて異常時には長くなるように（Ｔ２１〜Ｔ２３）設定した。このような構成にすることで、ゲートコンデンサ２７にオープン故障が生じた場合でも、オン遷移時間（Ｔ２１〜Ｔ２５）が正常時におけるオン遷移時間（Ｔ２１〜Ｔ２５）と近い値となる。これにより、直列接続されている上下アームのスイッチング素子が同時にオン状態となり、直流電源１２の正極と負極が短絡することを抑制することができる。

（第２実施形態）
図６に第２実施形態におけるインバータ装置ＩＮＶａの概略図を示す。インバータ装置ＩＮＶａは２つのインバータＩＮＶ１，ＩＮＶ２を内蔵する。２つのインバータＩＮＶ１，ＩＮＶ２は、２つのモータジェネレータに三相交流電力をそれぞれ供給する。ここで、インバータＩＮＶ１，ＩＮＶ２について、第１実施形態のインバータＩＮＶと同一の構成について同一の符号を付し、適宜説明を省略する。

インバータ装置ＩＮＶａは水冷式であり、図４の破線によって示す方向で冷却水が流れる。各インバータＩＮＶ１，ＩＮＶ２の上側アームのスイッチング素子Ｓｕｐ，Ｓｖｐ，Ｓｗｐは、下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎ，Ｓｗｎに比べて、それぞれ冷却水の上流側であり、放熱性が高い。また、インバータＩＮＶ１の下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎは、インバータＩＮＶ１の下側アームのスイッチング素子Ｓｗｎ及びインバータＩＮＶ２の下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎ，Ｓｗｎに比べて冷却水の上流側であり、放熱性が高い。

一方、インバータＩＮＶ１の下側アームのスイッチング素子Ｓｗｎ、及び、インバータＩＮＶ２の下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎ，Ｓｗｎは冷却水の下流側になるため、各スイッチング素子から吸熱した後の冷却水によって冷却されるため放熱性が低い。インバータＩＮＶ２の下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎの放熱性が特に低くなる。インバータＩＮＶ２の下側アームのスイッチング素子Ｓｗｎは、インバータ装置ＩＮＶａの端に設けられており、隣り合うスイッチの数がインバータＩＮＶ２の下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎより少なくなる。このため、インバータＩＮＶ２の下側アームのスイッチング素子Ｓｗｎは、インバータＩＮＶ２の下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎに比べて放熱性がよい。

上述したようにインバータ装置ＩＮＶａを構成するスイッチング素子Ｓａｂにおける放熱性に偏りがある場合に、放熱性が低いスイッチに設けるゲートコンデンサ２７ほど、その容量を大きくするような構成にした。スイッチング損失のばらつきが大きいということは、スイッチング損失の平均値が同一である場合に、スイッチング損失の最大値、つまり、発熱量の最大値が大きいということを意味する。インバータのような電子回路装置の設計においては、スイッチング素子Ｓａｂの最高温度に応じてスイッチング素子Ｓａｂの大きさなどの設定を行う。スイッチング素子Ｓａｂは、冷却水や冷却風による放熱量がそれぞれ異なるものであるため、放熱量が小さいスイッチング素子Ｓａｂほど温度が上昇しやすいことになる。そこで、放熱量（冷却量）の小さいスイッチング素子Ｓａｂほど、ゲートコンデンサ２７の容量を大きく設定し、スイッチング損失のばらつきを低減することで、複数のスイッチング素子Ｓａｂ全体としての最高温度を低減することが可能になる。

（他の実施形態）
・第１実施形態の下側アームのスイッチング素子Ｓａｎのゲートコンデンサ２７の容量を上側アームのスイッチング素子Ｓａｐのゲートコンデンサ２７の容量に比べて小さく設定する構成に代えて、上側アームのスイッチング素子Ｓａｐにのみゲートコンデンサ２７を設ける構成としてもよい。この構成でも、第１実施形態と同様に電源電圧Ｖｓの低下によるオン抵抗の増加に伴って生じる電力損失の偏りを抑制することができる。

・スイッチング素子Ｓａｂは、ＩＧＢＴに代えて、例えば、ＭＯＳＦＥＴでもよい。

・ゲート駆動回路２０は、インバータ装置以外の電子回路装置に用いられるものであってもよい。例えば、昇圧回路や降圧回路を構成するスイッチング素子に対して用いてもよい。また、インバータ装置は、三相交流以外、例えば、単相交流を出力するものであってもよい。

・ゲート駆動回路２０において、ゲートコンデンサ２７のオープン故障を判定する機能、及び、オープン故障時に遅延時間を設ける機能は、それぞれ省略してもよい。

・第２実施形態におけるインバータ装置ＩＮＶａは、水冷式に代えて、空冷式であってもよい。

２０…ゲート駆動回路、２７…ゲートコンデンサ、Ｓｓ…対象スイッチ、Ｇ…ゲート、Ｒｇ＿ｏｎ…オンゲート抵抗。

Claims (6)

1. 半導体スイッチング素子（Ｓｓ）のゲート（Ｇ）にゲート抵抗（Ｒｇ＿ｏｎ）を介して駆動電圧を印加することで、当該半導体スイッチング素子を閉状態にするゲート駆動回路（２０）であって、
   前記ゲートに前記駆動電圧を印加し前記半導体スイッチング素子を開状態から閉状態にするまでに前記ゲートから前記半導体スイッチング素子に蓄積される電荷を基準電荷とし、その基準電荷以上の電荷を蓄積可能な容量のコンデンサを前記ゲート及び接地点の間にゲートコンデンサ（２７）として設けることを特徴とするゲート駆動回路。
2. 前記半導体スイッチング素子の開閉状態を変更することで、直流電源から供給される直流電力を交流電力に変換するインバータ装置（ＩＮＶ）に適用され、
   前記半導体スイッチング素子は、前記直流電源の正極と前記インバータ装置の出力端子との間に設けられる複数の上側アームスイッチング素子（Ｓｕｐ，Ｓｖｐ，Ｓｗｐ）、及び、前記出力端子と前記直流電源の負極との間に設けられる複数の下側アームスイッチング素子（Ｓｕｎ，Ｓｖｎ，Ｓｗｎ）のいずれかであり、
   前記ゲート駆動回路は、前記半導体スイッチング素子にそれぞれ設けられるとともに、当該ゲート駆動回路の電源電圧を前記駆動電圧として前記ゲートに印加することで当該半導体スイッチング素子を閉状態にするものであり、
   前記複数の上側アームスイッチング素子のゲート駆動回路の電源電圧は個別の電源から供給されるとともに、前記複数の下側アームスイッチング素子のゲート駆動回路の電源電圧は共通の電源から供給されるものであって、
   前記下側アームスイッチング素子に設けられる前記ゲートコンデンサの容量を、前記上側アームスイッチング素子に設けられる前記ゲートコンデンサの容量に比べて小さく設定する、又は、前記上側アームスイッチング素子にのみ前記ゲートコンデンサを設けることを特徴とする請求項１に記載のゲート駆動回路。
3. 前記半導体スイッチング素子を複数備える電子回路装置（ＩＮＶａ）に適用され、
   前記ゲートコンデンサは、前記半導体スイッチング素子にそれぞれ設けられ、
   複数の前記半導体スイッチング素子のうち放熱量が小さい前記半導体スイッチング素子に設けられる前記ゲートコンデンサほど容量を大きく設定することを特徴とする請求項１に記載のゲート駆動回路。
4. 前記半導体スイッチング素子を開状態から閉状態にするまでの前記ゲートに印加される電圧の変化速度が所定値より速いこと、又は、前記半導体スイッチング素子を閉状態から開状態にするまでの前記ゲートに印加される電圧の変化速度が所定値より速いことを条件として、前記ゲートコンデンサの常時開異常を判定する異常判定手段（２０）を備えることを特徴とする請求項１乃至３のいずれか１項に記載のゲート駆動回路。
5. 前記ゲート駆動回路は、前記半導体スイッチング素子の状態を開状態から閉状態に変更する旨を指令するオン指令信号が入力されたことを条件として、前記ゲートへの前記駆動電圧の印加を開始するものであって、
   前記異常判定手段により前記ゲートコンデンサに開異常が生じていると判定された場合に、前記オン指令信号が入力されてから前記ゲートへの前記駆動電圧の印加を開始するまでの遅延時間を開異常が生じていない場合に比べて長く設定する遅延手段（２０）を備えることを特徴とする請求項４に記載のゲート駆動回路。
6. 前記ゲートコンデンサとして温度変化に伴う容量変化が所定よりも小さいものを用いることを特徴とする請求項１乃至５のいずれか１項に記載のゲート駆動回路。

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