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JP2016010004A - リングオシレータ及びこれを備える半導体装置 - Google Patents

リングオシレータ及びこれを備える半導体装置 Download PDF

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JP2016010004A JP2014129560A JP2014129560A JP2016010004A JP 2016010004 A JP2016010004 A JP 2016010004A JP 2014129560 A JP2014129560 A JP 2014129560A JP 2014129560 A JP2014129560 A JP 2014129560A JP 2016010004 A JP2016010004 A JP 2016010004A
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Katsuhiro Kitagawa
勝浩 北川
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Abstract

【課題】偶数段の遅延回路によって周波数が決まるパルスを生成可能なリングオシレータを提供する。
【解決手段】オシレータ信号ＯＳＣが循環するＭ個（Ｍは奇数）の遅延回路１１〜１７によって構成される第１のオシレータリングと、オシレータ信号ＯＳＣが循環するＮ個（ＮはＭと異なる奇数）の遅延回路１１〜１９によって構成される第２のオシレータリングと、オシレータ信号ＯＳＣを第１のオシレータリングと第２のオシレータリングに交互に伝搬させる切り替えスイッチ２０とを備える。本発明によれば、擬似的に偶数段の遅延回路からなるリングオシレータを提供することが可能となる。
【選択図】図１

Description

本発明はリングオシレータ及びこれを備える半導体装置に関し、特に、ループ長が可変であるリングオシレータ及びこれを備える半導体装置に関する。
リングオシレータは、奇数段の遅延回路を循環接続することによって所定の周波数を持ったパルスを生成する回路であり、多くの半導体装置において利用されている。リングオシレータは主にクロック信号の生成に用いられるが、特許文献１には乱数の発生回路にリングオシレータを用いた例が示されている。
また、リングオシレータは、外部から入力されるクロック信号の周期を測定するためにも用いることができる。リングオシレータを用いたクロック信号の周期測定は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）などに搭載されるＤＬＬ（Delay Locked Loop）回路やＤＣＣ（Duty Cycle Corrector）回路への応用が考えられる。ＤＣＣ回路を搭載したＤＲＡＭは、例えば特許文献２に開示されている。
特開２０１０−１１７８４６号公報 特開２００８−２１０４３６号公報
しかしながら、リングオシレータはその構成上、必ず奇数段の遅延回路を循環接続する必要がある。このため、偶数段の遅延回路によって周波数が決まるパルスを得ることはできなかった。
本発明の一側面によるリングオシレータは、オシレータ信号が循環するＭ個（Ｍは奇数）の遅延回路によって構成される第１のオシレータリングと、前記オシレータ信号が循環するＮ個（ＮはＭと異なる奇数）の遅延回路によって構成される第２のオシレータリングと、前記オシレータ信号を前記第１のオシレータリングと前記第２のオシレータリングに交互に伝搬させる切り替えスイッチと、を備えることを特徴とする。
本発明の他の側面によるリングオシレータは、循環接続されたＮ個（Ｎは奇数）の遅延回路と、前記Ｎ個の遅延回路に含まれるＰ個（ＰはＮ未満の偶数）の遅延回路をバイパスさせるバイパスルートと、を備え、前記Ｎ個の遅延回路に含まれる第１の遅延回路から出力されるオシレータ信号が第１の論理レベルである場合には前記バイパスルートが有効となり、前記オシレータ信号が第２の論理レベルである場合には前記バイパスルートが無効となることを特徴とする。
本発明による半導体装置は、上記のリングオシレータと、前記リングオシレータから出力されるオシレータ信号をクロック信号に同期してカウントするカウンタ回路と、を備えることを特徴とする。
本発明によれば、擬似的に偶数段の遅延回路からなるリングオシレータを提供することが可能となる。
本発明の第１の実施形態によるリングオシレータ１０Ａの構成を示す回路図である。 リングオシレータ１０Ａによって生成されるオシレータ信号ＯＳＣの波形図である。 本発明の第２の実施形態によるリングオシレータ１０Ｂの構成を示す回路図である。 本発明の第３の実施形態によるリングオシレータ１０Ｃの構成を示す回路図である。 本発明の第４の実施形態によるリングオシレータ１０Ｄの構成を示す回路図である。 本発明の第５の実施形態によるリングオシレータ１０Ｅの構成を示す回路図である。 ＮＡＮＤゲート回路３１〜３９の好ましい回路構成を説明するための図である。 半導体装置５０の全体構成を示すブロック図である。 第６の実施形態によるＤＬＬ回路１００Ａの構成を示すブロック図である。 第１の例による制御回路１４０Ａのブロック図である。 カウンタ回路１４１の動作を説明するためのタイミング図である。 内部クロック信号ＰＣＬＫ，ＲＣＬＫ，ＦＣＬＫ，ＬＣＬＫの波形図である。 第２の例による制御回路１４０Ｂのブロック図である。 カウンタ回路１４１の動作を説明するためのタイミング図である。 第３の例による制御回路１４０Ｃのブロック図である。 ディレイライン１２０の構成を示すブロック図である。 第７の実施形態によるＤＬＬ回路１００Ｂの構成を示すブロック図である。 初期設定回路１５０の動作を説明するためのタイミング図である。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
図１は、本発明の第１の実施形態によるリングオシレータ１０Ａの構成を示す回路図である。
図１に示すように、本実施形態によるリングオシレータ１０Ａは、遅延回路を構成する１個のＮＡＮＤゲート回路１１及び８個のインバータ回路１２〜１９を備える。これらの回路１１〜１９は縦続接続されており、切り替えスイッチ２０を介してＮＡＮＤゲート回路１１の一方の入力ノードにフィードバックされる。ＮＡＮＤゲート回路１１の他方の入力ノードには、イネーブル信号ＥＮが入力される。イネーブル信号ＥＮは、リングオシレータ１０Ａを活性化させるための信号であり、これがハイレベルになるとオシレータ信号ＯＳＣが発振する。図１に示す例では、オシレータ信号ＯＳＣを切り替えスイッチ２０の出力ノードから外部に取り出しているが、ＮＡＮＤゲート回路１１の出力ノードやインバータ回路１２〜１７の出力ノードからオシレータ信号ＯＳＣを取り出しても構わない。この点は、追って説明する他の実施形態においても同様である。
切り替えスイッチ２０は、インバータ回路１７，１９の出力ノードから供給されるオシレータ信号ＯＳＣを交互に選択する。これにより、７個の回路１１〜１７によって構成される第１のオシレータリングと、９個の回路１１〜１９によって構成される第２のオシレータリングが形成されるとともに、オシレータ信号ＯＳＣが第１及び第２のオシレータリングを交互に伝搬することになる。
図２は、リングオシレータ１０Ａによって生成されるオシレータ信号ＯＳＣの波形図である。
図２に示すように、オシレータ信号ＯＳＣの立ち上がりエッジから立ち下がりエッジまでの期間（ハイレベル期間）は、第１のオシレータリングが選択されるため、７段分の回路１１〜１７の遅延時間により定義される長さとなる。これに対し、オシレータ信号ＯＳＣの立ち下がりエッジから立ち上がりエッジまでの期間（ローレベル期間）は、第２のオシレータリングが選択されるため、９段分の回路１１〜１９の遅延時間により定義される長さとなる。その結果、オシレータ信号ＯＳＣの１周期は１６段分の遅延に相当する長さとなり、偶数段の遅延によって定義される期間を得ることができる。
尚、本実施形態では、第１のオシレータリングが７個の遅延回路によって構成され、第２のオシレータリングが９個の遅延回路によって構成されているが、本発明がこれに限定されるものではなく、第１のオシレータリングをＭ個（Ｍは奇数）の遅延回路によって構成し、第２のオシレータリングをＮ個（ＮはＭと異なる奇数）の遅延回路によって構成すれば足りる。後述する他の実施形態においても同様である。
図３は、本発明の第２の実施形態によるリングオシレータ１０Ｂの構成を示す回路図である。
図３に示すように、本実施形態によるリングオシレータ１０Ｂは、遅延回路が全てＮＡＮＤゲート回路２１〜２９によって構成されている点において、図１に示したリングオシレータ１０Ａと相違している。その他の点は、リングオシレータ１０Ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態においても、イネーブル信号ＥＮがハイレベルになるとオシレータ信号ＯＳＣが発振する。このように、オシレータ信号ＯＳＣの発振開始及び停止を制御するためには、イネーブル信号ＥＮが入力される２入力の論理ゲート回路が必要となる。本実施形態では、このような論理ゲート回路として２入力のＮＡＮＤゲート回路２１を用いている。図１に示した第１の実施形態のように、ＮＡＮＤゲート回路２１とインバータ回路１２〜１９を用いた場合、これらの遅延時間は厳密には一致しないが、本実施形態では遅延回路を全て２入力のＮＡＮＤゲート回路２１〜２９によって構成していることから、遅延回路１段当たりの遅延時間がほぼ均一となる。
そして、前段のＮＡＮＤゲート回路の出力ノードを後段のＮＡＮＤゲート回路の一方の入力ノードに接続するとともに、２段目から９段目のＮＡＮＤゲート回路２２〜２９については他方の入力ノードをハイレベルに固定することにより、第１の実施形態と同様のループを形成することができる。
このように、本実施形態においては、遅延回路１段当たりの遅延時間がより均一化されることから、所望の周期を持ったオシレータ信号ＯＳＣを発生させるための回路設計が容易となる。
図４は、本発明の第３の実施形態によるリングオシレータ１０Ｃの構成を示す回路図である。
図４に示すように、本実施形態によるリングオシレータ１０Ｃは、オシレータ信号ＯＳＣ２１によって制御される切り替えスイッチ３０が用いられる点において、図３に示したリングオシレータ１０Ｂと相違している。その他の点は、リングオシレータ１０Ｂと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
オシレータ信号ＯＳＣ２１はＮＡＮＤゲート回路２１の出力信号であり、切り替えスイッチ３０はその論理レベルに基づいて切り替え動作を行う。具体的には、オシレータ信号ＯＳＣ２１がハイレベルである場合には、ＮＡＮＤゲート回路２７の出力信号を選択し、これにより７段の遅延回路からなる第１のオシレータリングが有効となる。一方、オシレータ信号ＯＳＣ２１がローレベルである場合には、ＮＡＮＤゲート回路２９の出力信号を選択し、これにより９段の遅延回路からなる第２のオシレータリングが有効となる。但し、切り替えスイッチ３０の動作をオシレータ信号ＯＳＣ２１によって制御することは必須でなく、他のＮＡＮＤゲート回路２２〜２９からの出力信号を用いて制御しても構わない。
かかる構成により、オシレータ信号ＯＳＣ２１が反転する度に、第１及び第２のオシレータリングが交互に有効となるため、１６段分の遅延に相当する周期を持ったオシレータ信号ＯＳＣを自立的に生成することが可能となる。
図５は、本発明の第４の実施形態によるリングオシレータ１０Ｄの構成を示す回路図である。
図５に示すように、本実施形態によるリングオシレータ１０Ｄは、９個のＮＡＮＤゲート回路３１〜３９が循環接続された構成を有している。そして、前段のＮＡＮＤゲート回路の出力ノードは、後段のＮＡＮＤゲート回路の一方の入力ノードに接続されている。そして、ＮＡＮＤゲート回路３１については、他方の入力ノードにイネーブル信号ＥＮが入力される。また、ＮＡＮＤゲート回路３８については、他方の入力ノードがＮＡＮＤゲート回路３９の出力ノードに接続され、ＮＡＮＤゲート回路３９については、他方の入力ノードがＮＡＮＤゲート回路３７の出力ノードに接続されている。他のＮＡＮＤゲート回路３２〜３７については、他方の入力ノードがハイレベルに固定されている。
かかる構成により、イネーブル信号ＥＮがハイレベルになるとオシレータ信号ＯＳＣの発振が開始されるが、ＮＡＮＤゲート回路３６から出力されるオシレータ信号ＯＳＣ３６の論理レベルによってループ長が変化する。
まず、オシレータ信号ＯＳＣ３６がハイレベルである場合は、バイパスルートＢＰを介してＮＡＮＤゲート回路３９の他方の入力ノードがハイレベルとなることから、ＮＡＮＤゲート回路３９は有効、つまり、ＮＡＮＤゲート回路３８の出力レベルに応じてＮＡＮＤゲート回路３９の出力レベルが変化する。ここで、オシレータ信号ＯＳＣ３６がローレベルからハイレベルに変化するタイミングでは、ＮＡＮＤゲート回路３９から出力されるオシレータ信号ＯＳＣは必ずハイレベルであることから、ＮＡＮＤゲート回路３８も有効となる。したがって、ローレベルからハイレベルに変化したオシレータ信号ＯＳＣ３６は、ＮＡＮＤゲート回路３７，３８を経由するルート（第２のオシレータリング）を伝搬し、ＮＡＮＤゲート回路３９から出力されるオシレータ信号ＯＳＣをローレベルに変化させる。つまり、この場合はバイパスルートＢＰが無効化される。
これに対し、オシレータ信号ＯＳＣ３６がローレベルである場合は、バイパスルートＢＰを介してＮＡＮＤゲート回路３９の他方の入力ノードがローレベルとなることから、ＮＡＮＤゲート回路３９の出力であるオシレータ信号ＯＳＣは直ちにハイレベルに変化する。つまり、この場合はバイパスルートＢＰが有効となり、オシレータ信号ＯＳＣ３６はＮＡＮＤゲート回路３７，３８をバイパスするルート（第１のオシレータリング）を伝搬する。
このような動作は、オシレータ信号ＯＳＣの論理レベルが変化する度に交互に行われるため、第１〜第３の実施形態と同様、７段分の遅延を持った第１のオシレータリング（回路３１〜３７）と９段分の遅延を持った第２のオシレータリング（回路３１〜３９）が交互に有効となる。これにより、１６段分の遅延に相当する周期を持ったオシレータ信号ＯＳＣを自立的に生成することが可能となる。しかも、本実施形態では、ＮＡＮＤゲート回路３９の他方の入力ノード自体が切り替えスイッチとして機能するため、切り替えスイッチと別途設ける必要がない。
尚、本実施形態では、バイパスルートＢＰによって２個のＮＡＮＤゲート回路３７，３８をバイパスしているが、遅延回路の個数をＮ個とした場合、Ｐ個（ＰはＮ未満の偶数）の遅延回路をバイパスさせれば足りる。
図６は、本発明の第５の実施形態によるリングオシレータ１０Ｅの構成を示す回路図である。
図６に示すように、本実施形態によるリングオシレータ１０Ｅは、ダミー負荷として機能するＮＡＮＤゲート回路４１〜４５，４７，４８が追加されている点において、図５に示したリングオシレータ１０Ｄと相違している。その他の点は、リングオシレータ１０Ｄと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
ＮＡＮＤゲート回路４１〜４５，４７，４８は、一方の入力ノードがそれぞれＮＡＮＤゲート回路３１〜３５，３７，３８の出力ノードに接続されている。他方の入力ノードについてはハイレベルに固定されているが、この点は必須でない。また、ＮＡＮＤゲート回路４１〜４５，４７，４８の出力ノードは、どの配線にも接続されていない。
かかる構成により、ＮＡＮＤゲート回路３１〜３９の負荷が互いに一致する。つまり、図５に示したリングオシレータ１０Ｄでは、ＮＡＮＤゲート回路３６，３９の出力ノードが２つのＮＡＮＤゲート回路の入力ノードに接続されている一方、他のＮＡＮＤゲート回路３１〜３５，３７，３８については、出力ノードは１つのＮＡＮＤゲート回路の入力ノードに接続されている。このため、ＮＡＮＤゲート回路３６，３９と他のＮＡＮＤゲート回路３１〜３５，３７，３８の負荷が相違し、これが遅延時間の差となって現れることがある。これに対し、本実施形態では、全てのＮＡＮＤゲート回路３１〜３９の出力ノードが２つのＮＡＮＤゲート回路の入力ノードに接続される構成であるため、１段分の遅延時間をより均一化することが可能となる。
図７は、ＮＡＮＤゲート回路３１〜３９の好ましい回路構成を説明するための図である。
図７に示すＮＡＮＤゲート回路は、電源配線間に直列に接続されたＰチャンネル型ＭＯＳトランジスタＰ１及びＮチャンネル型ＭＯＳトランジスタＮ１，Ｎ２と、電源配線間に直列に接続されたＰチャンネル型ＭＯＳトランジスタＰ２及びＮチャンネル型ＭＯＳトランジスタＮ３，Ｎ４によって構成されている。そして、トランジスタＰ１，Ｎ１，Ｎ４のゲート電極は一方の入力ノードＩＮ１に接続され、トランジスタＰ２，Ｎ２，Ｎ３のゲート電極は他方の入力ノードＩＮ２に接続される。トランジスタＰ１，Ｎ１の接続点及びトランジスタＰ２，Ｎ３の接続点は、出力ノードＯＵＴに接続される。
このような構成を有するＮＡＮＤゲート回路を用いれば、入力ノードＮ１とＮ２の回路条件が一致する。つまり、入力ノードＩＮ１がハイレベルである状態で入力ノードＩＮ２がローレベルからハイレベルに遷移した場合における出力ノードＯＵＴの遷移タイミングと、入力ノードＩＮ２がハイレベルである状態で入力ノードＩＮ１がローレベルからハイレベルに遷移した場合における出力ノードＯＵＴの遷移タイミングとが一致する。このため、このような回路構成を有するＮＡＮＤゲート回路３１〜３９を用いれば、１段分の遅延時間をよりいっそう均一化することが可能となる。
以上説明したように、本実施形態によるリングオシレータ１０Ａ〜１０Ｅによれば、１周期の長さが偶数段の遅延回路によって定義されるオシレータ信号ＯＳＣを生成することができる。リングオシレータ１０Ａ〜１０Ｅの用途については特に限定されないが、セルフリフレッシュタイマ用の発振器や、半導体装置の特性を評価するための測定回路に用いる発振器として利用することができる。さらには、クロック信号の周期を測定する測定回路としても、本実施形態によるリングオシレータ１０Ａ〜１０Ｅを利用することができる。
以下、本実施形態によるリングオシレータ１０Ａ〜１０Ｅを半導体装置に適用したいくつかの例について説明する。以下に説明するリングオシレータ１０は、上述したリングオシレータ１０Ａ〜１０Ｅのいずれであっても構わない。
図８は、半導体装置５０の全体構成を示すブロック図である。
図８に示す半導体装置５０はＤＲＡＭであり、メモリセルアレイ５１を備えている。メモリセルアレイ５１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ５２によって行われ、ビット線ＢＬの選択はカラムデコーダ５３によって行われる。ビット線ＢＬは、センス回路５４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ５３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路５５に接続される。
ロウデコーダ５２、カラムデコーダ５３、センス回路５４及びアンプ回路５５の動作は、アクセス制御回路６０によって制御される。アクセス制御回路６０には、外部端子６１〜６４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢなどが供給される。外部クロック信号ＣＫ，ＣＫＢは、互いに相補の信号である。アクセス制御回路６０は、これらの信号に基づいてロウデコーダ５２、カラムデコーダ５３、センス回路５４、アンプ回路５５及びデータ入出力回路７０を制御する。
具体的には、コマンド信号ＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウデコーダ５２に供給される。これに応答して、ロウデコーダ５２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路６０は、所定のタイミングでセンス回路５４を活性化させる。
一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムデコーダ５３に供給される。これに応答して、カラムデコーダ５３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路５５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ５１から読み出されたリードデータＤＱがアンプ回路５５及びデータ入出力回路７０を介してデータ端子７１から外部に出力される。また、ライト動作時においては、データ端子７１及びデータ入出力回路７０を介して外部から供給されたライトデータＤＱが、アンプ回路５５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
図８に示すように、アクセス制御回路６０にはＤＬＬ回路１００が含まれている。ＤＬＬ回路１００は、外部クロック信号ＣＫ，ＣＫＢを受け、これに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する回路である。ＤＬＬ回路１００の詳細については後述する。内部クロック信号ＬＣＬＫは、データ入出力回路７０に含まれる出力回路７０ａに供給される。これにより、リードデータＤＱ及びデータストローブ信号ＤＱＳは、内部クロック信号ＬＣＬＫに同期してデータ端子７１及びデータストローブ端子７２からそれぞれ出力される。
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図８に示す電源回路８０によって生成される。電源回路８０は、電源端子８１，８２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
内部電圧ＶＰＰは、主にロウデコーダ５２において用いられる電圧である。ロウデコーダ５２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路５４において用いられる電圧である。センス回路５４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路６０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置５０の低消費電力化が図られている。
図９は、第６の実施形態によるＤＬＬ回路１００Ａの構成を示すブロック図である。
図９に示すＤＬＬ回路１００Ａは、内部クロック信号ＰＣＬＫを遅延させることによってそれぞれ内部クロック信号ＲＣＬＫ，ＦＣＬＫを生成するディレイライン１１０，１２０を備えている。内部クロック信号ＰＣＬＫは、外部クロック信号ＣＫ，ＣＫＢを受けるクロックレシーバ６５から出力される信号である。ディレイライン１１０，１２０から出力される内部クロック信号ＲＣＬＫ，ＦＣＬＫは、これらを合成する合成回路１３１によって合成され、内部クロック信号ＬＣＬＫが生成される。
ここで、内部クロック信号ＬＣＬＫの立ち上がりエッジは内部クロック信号ＲＣＬＫの立ち上がりエッジに同期し、内部クロック信号ＬＣＬＫの立ち下がりエッジは内部クロック信号ＦＣＬＫの立ち上がりエッジに同期する。上述の通り、内部クロック信号ＬＣＬＫは出力回路７０ａに供給され、リードデータＤＱやデータストローブ信号ＤＱＳの出力タイミングを規定するタイミング信号として用いられる。
内部クロック信号ＬＣＬＫは、レプリカ回路１３２にも供給される。レプリカ回路１３２は、出力回路７０ａと実質的に同じ特性を有する回路であり、内部クロック信号ＬＣＬＫに出力回路７０ａと同一の遅延を与えることにより、レプリカクロック信号ＲＥＰＣＬＫを出力する。ここで、出力回路７０ａは、内部クロック信号ＬＣＬＫに同期してリードデータＤＱやデータストローブ信号ＤＱＳを出力するものであることから、レプリカ回路１３２から出力されるレプリカクロック信号ＲＥＰＣＬＫは、リードデータＤＱやデータストローブ信号ＤＱＳと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱやデータストローブ信号ＤＱＳが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相判定回路１３３によって行われ、判定の結果は位相判定信号ＰＤとして出力される。
位相判定信号ＰＤは、制御回路１３４に供給される。制御回路１３４にはカウンタ回路が含まれており、そのカウント値ＣＮＴＲは位相判定信号ＰＤに基づいてカウントアップ又はカウントダウンされる。カウント値ＣＮＴＲはディレイライン１１０に供給され、その値によってディレイライン１１０の遅延量が制御される。
レプリカクロック信号ＲＥＰＣＬＫ及びカウント値ＣＮＴＲは、制御回路１４０にも供給される。後述するように、制御回路１４０にもカウンタ回路が含まれており、そのカウント値はオシレータ信号ＯＳＣに基づいてカウントアップされる。そして、制御回路１４０から出力される演算値ＣＮＴＦはディレイライン１２０に供給され、その値によってディレイライン１２０の遅延量が制御される。
以下、制御回路１４０のいくつかの例について説明する。
図１０は、第１の例による制御回路１４０Ａのブロック図である。
第１の例による制御回路１４０Ａは、カウンタ回路１４１及び演算回路１４２によって構成されている。カウンタ回路１４１は、オシレータ信号ＯＳＣの発生回数をカウントする回路であり、そのカウント動作は、レプリカクロック信号ＲＥＰＣＬＫによって制御される。オシレータ信号ＯＳＣを生成するリングオシレータ１０は、第１〜第５の実施形態によるリングオシレータ１０Ａ〜１０Ｅのいずれを用いることも可能であるが、最も精度の高いリングオシレータ１０Ｅを用いることが好ましい。
カウンタ回路１４１は、図１１に示すように、レプリカクロック信号ＲＥＰＣＬＫの立ち上がりエッジに同期してカウント動作を開始するとともに、レプリカクロック信号ＲＥＰＣＬＫの次の立ち上がりエッジに同期してカウント動作を終了するよう構成されている。これにより、カウンタ回路１４１のカウント値ＣＹＣは、レプリカクロック信号ＲＥＰＣＬＫの１周期の期間に発生したオシレータ信号ＯＳＣのパルス数と一致する。
カウンタ回路１４１のカウント値ＣＹＣは、演算回路１４２によって演算値ＣＮＴＦに変換される。本例では、演算回路１４２が除算器１４３と加算器１４４によって構成されている。そして、除算器１４３によってカウント値ＣＹＣを２で割ることにより中間値ＣＹＣ／２を得た後、加算器１４４によって中間値ＣＹＣ／２とカウント値ＣＮＴＲを加算することにより演算値ＣＮＴＦを得る。除算器１４３による除算は、カウント値ＣＹＣの最下位ビット（ＬＳＢ）を切り捨てるだけで足りる。
このようにして生成される演算値ＣＮＴＦは、図９に示したディレイライン１２０に供給される。ディレイライン１２０は、演算値ＣＮＴＦに応じて内部クロック信号ＰＣＬＫを遅延させることによって内部クロック信号ＦＣＬＫを生成する。
ここで、中間値ＣＹＣ／２は、レプリカクロック信号ＲＥＰＣＬＫの半周期の期間に発生したオシレータ信号ＯＳＣのパルス数と一致する。このため、これにカウント値ＣＮＴＲを加算することにより得られる演算値ＣＮＴＦは、図１２に示すように、内部クロック信号ＰＣＬＫの立ち上がりエッジから内部クロック信号ＬＣＬＫの立ち下がりエッジまでの期間を示す値となる。
そして、本実施形態では、ディレイライン１１０，１２０による遅延量の調整ピッチがオシレータ信号ＯＳＣの周期と一致、或いは、整数で表すことのできる比となるよう設計されている。このため、ディレイライン１２０は、内部クロック信号ＰＣＬＫを演算値ＣＮＴＦに応じて遅延させれば、得られる内部クロック信号ＦＣＬＫの立ち上がりエッジは、内部クロック信号ＬＣＬＫの立ち下がりエッジと次の立ち下がりエッジまでのちょうど半分のタイミングとなる。これにより、内部クロック信号ＬＣＬＫのデューティ比を直ちにほぼ５０％に制御することが可能となる。
しかも、本実施形態では、１周期の長さが偶数段の遅延回路によって定義されるオシレータ信号ＯＳＣを用いていることから、ディレイライン１１０，１２０による遅延量の調整ピッチをオシレータ信号ＯＳＣの周期と一致、或いは、整数で表すことのできる比となるよう設計することが容易となる。特に、ディレイライン１１０，１２０の調整ピッチに相当する遅延時間を、リングオシレータ１０を構成する１周分の遅延回路と同数の遅延回路によって得る場合、ディレイライン１１０，１２０の遅延量をどのような値に設定しても、内部クロック信号の論理が反転することがない。
つまり、一般的なリングオシレータであれば奇数段の遅延回路によって構成されているため、これと同数の遅延回路を用いて調整ピッチを定義すると、内部クロック信号ＲＣＬＫ，ＦＬＣＫを取り出す位置によって論理が反転してしまう。これに対し、本実施形態では、擬似的に偶数段の遅延回路によってリングオシレータ１０が構成されていることから、このような論理の反転は生じない。
図１３は、第２の例による制御回路１４０Ｂのブロック図である。
第２の例による制御回路１４０Ｂは、除算器１４３が除算器１４５に置き換えられているとともに、分周回路１４６が追加されている点において、図１０に示した第１の例による制御回路１４０Ａと相違している。その他の点については第１の例による制御回路１４０Ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
分周回路１４６は、レプリカクロック信号ＲＥＰＣＬＫをｎ分周することによって分周信号ｎＲＥＰＣＬＫを生成する回路である。分周数ｎについては特に限定されないが、２のべき乗（例えば１６）とすることが好ましい。例えば、分周数ｎを３２とした場合、分周信号ｎＲＥＰＣＬＫの周期は、レプリカクロック信号ＲＥＰＣＬＫの３２倍となる。
カウンタ回路１４１は、図１４に示すように、分周信号ｎＲＥＰＣＬＫの立ち上がりエッジに同期してカウント動作を開始するとともに、分周信号ｎＲＥＰＣＬＫの次の立ち上がりエッジに同期してカウント動作を終了するよう構成されている。つまり、レプリカクロック信号ＲＥＰＣＬＫに対してｎ倍のオーバーサンプリングを行う。これにより、カウンタ回路１４１のカウント値ｎＣＹＣは、レプリカクロック信号ＲＥＰＣＬＫのｎ周期の期間に発生したオシレータ信号ＯＳＣのパルス数と一致する。
カウンタ回路１４１のカウント値ｎＣＹＣは、除算器１４５に供給される。除算器１４５は、カウント値ｎＣＹＣを２ｎで割ることによって中間値ＣＹＣ／２を算出する。分周数ｎが２のべき乗で表すことにできる値である場合、除算器１４５による演算は、カウント値ＣＹＣの下位数ビットを切り捨てるだけで足りる。例えば、分周数ｎが３２である場合、カウント値ＣＹＣの下位６ビットを切り捨てればよい。このようにして得られた中間値ＣＹＣ／２は、加算器１４４によってカウント値ＣＮＴＲに加算され、演算値ＣＮＴＦを得る。このようにして生成される演算値ＣＮＴＦは、図９に示したディレイライン１２０に供給される。
本例によれば、オーバーサンプリングによってｎ倍のカウント値ｎＣＹＣを得ることができるため、より精度の高い演算値ＣＮＴＦを得ることが可能となる。
図１５は、第３の例による制御回路１４０Ｃのブロック図である。
第３の例による制御回路１４０Ｃは、除算器１４５が除算器１４３に置き換えられているとともに、加算器１４４の上位ビットにカウント値ＣＮＴＲが入力される点において、図１３に示した第３の例による制御回路１４０Ｂと相違している。その他の点については第２の例による制御回路１４０Ｂと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本例では、除算器１４３によってカウント値ｎＣＹＣを単に２で割るとともに、その値を加算器１４４に含まれる例えば１０ビットのカウンタに代入する。図１５に示す例では、加算器１４４が上位５ビットに対応する上位カウンタ１４４ａと、下位５ビットに対応する下位カウンタ１４４ｂを備えており、このうち上位カウンタ１４４ａにカウント値ＣＮＴＲが加算される。
図１６は、ディレイライン１２０の構成を示すブロック図である。
図１６に示す例では、ディレイライン１２０がコースディレイライン（ＣＤＬ）１２１とファインディレイライン（ＦＤＬ）１２２によって構成されており、上位カウンタ１４４ａから供給される演算値ＣＮＴＦの上位５ビットと、下位カウンタ１４４ｂから供給される演算値ＣＮＴＦの下位５ビットによってそれぞれ遅延量が制御される。コースディレイライン１２１は遅延量の調整ピッチが大きいディレイラインであり、ファインディレイライン１２２は遅延量の調整ピッチが小さいディレイラインである。そして、本例では、ファインディレイライン１２２の最大遅延量がコースディレイライン１２１の最小遅延量に対応している。
このような構成によれば、例えば、コースディレイライン１２１の調整ピッチがオシレータ信号ＯＳＣの周期と一致する場合、オーバーサンプリングによって得られた演算値ＣＮＴＦの下位５ビットによってファインディレイライン１２２を制御することが可能となる。この場合、リングオシレータ１０の擬似的な段数を２のべき乗とすれば、オシレータ信号ＯＳＣの周期とファインディレイライン１２２の調整ピッチとの関連付けが容易となる。つまり、この場合、リングオシレータ１０を構成する各遅延回路の遅延量とファインディレイライン１２２の調整ピッチとの関係が必ず整数倍となることから、回路設計が非常にやりやすくなる。
このように、第６の実施形態によるＤＬＬ回路１００Ａは、リングオシレータ１０を用いて内部クロック信号ＬＣＬＫの立ち下がりエッジの位置を制御していることから、いわゆるＤＣＣ回路として機能する。尚、本実施形態においては、演算回路１４２に加算器１４４が含まれているが、加算器１４４の代わりに減算器を用いても構わない。
図１７は、第７の実施形態によるＤＬＬ回路１００Ｂの構成を示すブロック図である。
図１７に示すＤＬＬ回路１００Ｂは、内部クロック信号ＰＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１１０を備えている。内部クロック信号ＬＣＬＫは、レプリカ回路１３２に供給され、これによりレプリカクロック信号ＲＥＰＣＬＫが生成される。レプリカクロック信号ＲＥＰＣＬＫは、位相判定回路１３３及び初期設定回路１５０に供給される。上述の通り、位相判定回路１３３は、内部クロック信号ＰＣＬＫとＬＣＬＫの位相を判定することにより位相判定信号ＰＤを生成し、これを制御回路１３４に供給する。
初期設定回路１５０は、内部クロック信号ＰＣＬＫと内部クロック信号ＬＣＬＫの初期位相差を検出する回路であり、検出の結果得られた初期位相差信号ＩＮＩは、制御回路１３４に供給される。
図１８は、初期設定回路１５０の動作を説明するためのタイミング図である。
図１８に示すように、初期設定回路１５０は、ＤＬＬ回路１００Ｂがリセットされると、内部クロック信号ＬＣＬＫの立ち上がりエッジに同期してオシレータ信号ＯＳＣのカウント動作を開始し、内部クロック信号ＰＣＬＫの立ち上がりエッジに同期してオシレータ信号ＯＳＣのカウント動作を終了する。このため、得られたカウント値は内部クロック信号ＰＣＬＫと内部クロック信号ＬＣＬＫの初期位相差を示すことになる。そして、得られたカウント値を初期位相差信号ＩＮＩとして制御回路１３４に供給し、その値に基づいてディレイライン１１０の遅延量を制御すれば、初期位相差が直ちに解消され、ロック状態に近い状態が得られることになる。
このように、第７の実施形態によるＤＬＬ回路１００Ｂは、リングオシレータ１０を用いて内部クロック信号ＰＣＬＫとＬＣＬＫの初期位相差を検出していることから、ＤＬＬ回路１００Ｂを速やかにロックさせることが可能となる。
以上説明したように、本実施形態によるリングオシレータ１０は、半導体装置５０に含まれるＤＬＬ回路１００への適用が好適である。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、リングオシレータ１０Ａ〜１０Ｅでは、イネーブル信号ＥＮが入力される遅延回路をＮＡＮＤゲート回路によって構成しているが、ＮＡＮＤゲート回路の代わりにＮＯＲゲート回路を用いても構わない。この場合、他の遅延回路についてもＮＯＲゲート回路を用い、他方の入力ノードをローレベルに固定すればよい。
１０，１０Ａ〜１０Ｅ リングオシレータ
１１，２２〜２９，３１〜３９，４１〜４５，４７，４８ ＮＡＮＤゲート回路
１２〜１９ インバータ回路
２０，３０ 切り替えスイッチ
５０ 半導体装置
５１ メモリセルアレイ
５２ ロウデコーダ
５３ カラムデコーダ
５４ センス回路
５５ アンプ回路
６０ アクセス制御回路
６１〜６４ 外部端子
６５ クロックレシーバ
７０ データ入出力回路
７０ａ 出力回路
７１ データ端子
７２ データストローブ端子
８０ 電源回路
８１，８２ 電源端子
１００，１００Ａ，１００Ｂ ＤＬＬ回路
１１０，１２０ ディレイライン
１２１ コースディレイライン
１２２ ファインディレイライン
１３１ 合成回路
１３２ レプリカ回路
１３３ 位相判定回路
１３４，１４０，１４０Ａ，１４０Ｂ，１４０Ｃ 制御回路
１４１ カウンタ回路
１４２ 演算回路
１４３，１４５ 除算器
１４４ 加算器
１４４ａ 上位カウンタ
１４４ｂ 下位カウンタ
１４６ 分周回路
１５０ 初期設定回路
ＢＬ ビット線
ＢＰ バイパスルート
ＩＮ１，ＩＮ２ 入力ノード
ＭＣ メモリセル
Ｎ１〜Ｎ４ Ｎチャンネル型ＭＯＳトランジスタ
ＯＵＴ 出力ノード
Ｐ１，Ｐ２ Ｐチャンネル型ＭＯＳトランジスタ
ＳＡ センスアンプ
ＷＬ ワード線

Claims (20)

  1. オシレータ信号が循環するＭ個（Ｍは奇数）の遅延回路によって構成される第１のオシレータリングと、
    前記オシレータ信号が循環するＮ個（ＮはＭと異なる奇数）の遅延回路によって構成される第２のオシレータリングと、
    前記オシレータ信号を前記第１のオシレータリングと前記第２のオシレータリングに交互に伝搬させる切り替えスイッチと、を備えることを特徴とするリングオシレータ。
  2. 前記切り替えスイッチは、前記オシレータ信号によって制御されることを特徴とする請求項１に記載のリングオシレータ。
  3. 前記第２のオシレータリングは、前記第１のオシレータリングを構成する前記Ｍ個の遅延回路と、Ｎ−Ｍ個の遅延回路によって構成されることを特徴とする請求項２に記載のリングオシレータ。
  4. 前記Ｍと前記Ｎの和は、２のべき乗で表すことのできる値であることを特徴とする請求項３に記載のリングオシレータ。
  5. 前記Ｎ個の遅延回路は、第１及び第２の入力ノードと出力ノードを含む論理ゲート回路によって構成され、
    前段の遅延回路の前記出力ノードは、後段の遅延回路の前記第１の入力ノードに接続されることを特徴とする請求項３又は４に記載のリングオシレータ。
  6. 前記Ｎ個の遅延回路は、第１の遅延回路及び複数の第２の遅延回路を含み、
    前記第１の遅延回路の前記第２の入力ノードには、第１及び第２の論理レベル間で変化するイネーブル信号が入力され、
    前記複数の第２の遅延回路の前記第２の入力ノードは、いずれも前記第１の論理レベルに固定されることを特徴とする請求項５に記載のリングオシレータ。
  7. 前記Ｎ個の遅延回路は、第３の遅延回路をさらに含み、
    前記第３の遅延回路の前記第２の入力ノードは、前段の遅延回路とは異なる遅延回路の前記出力ノードに接続されることを特徴とする請求項６に記載のリングオシレータ。
  8. 前記Ｎ個の遅延回路は、第４の遅延回路をさらに含み、
    前記第４の遅延回路の前記第２の入力ノードは、前記第３の遅延回路の前記出力ノードに接続されることを特徴とする請求項７に記載のリングオシレータ。
  9. 循環接続されたＮ個（Ｎは奇数）の遅延回路と、
    前記Ｎ個の遅延回路に含まれるＰ個（ＰはＮ未満の偶数）の遅延回路をバイパスさせるバイパスルートと、を備え、
    前記Ｎ個の遅延回路に含まれる第１の遅延回路から出力されるオシレータ信号が第１の論理レベルである場合には前記バイパスルートが有効となり、前記オシレータ信号が第２の論理レベルである場合には前記バイパスルートが無効となることを特徴とするリングオシレータ。
  10. 前記Ｎ個の遅延回路は、第１及び第２の入力ノードと出力ノードを含む論理ゲート回路によって構成され、
    前段の遅延回路の前記出力ノードは、後段の遅延回路の前記第１の入力ノードに接続されることを特徴とする請求項９に記載のリングオシレータ。
  11. 前記Ｎ個の遅延回路は、第２の遅延回路をさらに含み、
    前記第２の遅延回路の前記第２の入力ノードは、前記第１の遅延回路の前記出力ノードに接続されることを特徴とする請求項１０に記載のリングオシレータ。
  12. 前記Ｎ個の遅延回路は、前記第１の遅延回路の前記出力ノードと前記第２の遅延回路の前記第１の入力ノードとの間に接続された第３の遅延回路をさらに含み、
    前記第３の遅延回路の前記第２の入力ノードは、前記第２の遅延回路の前記出力ノードに接続されることを特徴とする請求項１１に記載のリングオシレータ。
  13. 前記Ｎ個の遅延回路のうち、前記第１及び第２の遅延回路以外の遅延回路に含まれる前記出力ノードにそれぞれ接続された複数のダミー負荷をさらに備えることを特徴とする請求項１１又は１２に記載のリングオシレータ。
  14. 前記論理ゲート回路は、第１及び第２の電源配線間に直列に接続された第１導電型の第１トランジスタ、第２導電型の第２トランジスタ及び前記第２導電型の第３トランジスタと、前記第１及び第２の電源配線間に直列に接続された前記第１導電型の第４トランジスタ、前記第２導電型の第５トランジスタ及び前記第２導電型の第６トランジスタとを含み、
    前記第１、第２及び第６トランジスタの制御電極は前記第１の入力ノードに接続され、
    前記第３、第４及び第５トランジスタの制御電極は前記第２の入力ノードに接続され、
    前記第１及び第２トランジスタの接続点と、前記第４及び第５トランジスタの接続点は、前記出力ノードに接続されることを特徴とする請求項１０乃至１３のいずれか一項に記載のリングオシレータ。
  15. 請求項１乃至１４のいずれか一項に記載のリングオシレータと、
    前記リングオシレータから出力されるオシレータ信号をクロック信号に同期してカウントするカウンタ回路と、を備えることを特徴とする半導体装置。
  16. 前記カウンタ回路は、前記クロック信号の複数周期に亘って前記オシレータ信号をカウントすることを特徴とする請求項１５に記載の半導体装置。
  17. 前記カウンタ回路のカウント値に基づいて前記クロック信号を遅延させるディレイラインをさらに備えることを特徴とする請求項１５又は１６に記載の半導体装置。
  18. 前記カウンタ回路のカウント値を用いた演算を行う演算回路をさらに備え、
    前記ディレイラインの遅延量は、前記演算回路によって得られた演算値によって制御されることを特徴とする請求項１７に記載の半導体装置。
  19. 前記演算回路は、前記カウント値を用いた演算を行うことによって、前記クロック信号の半周期に相当する前記演算値を生成することを特徴とする請求項１７又は１８に記載の半導体装置。
  20. 前記カウンタ回路は、前記ディレイラインから出力される前記クロック信号に応答してカウント動作を開始し、前記ディレイラインに入力される前記クロック信号に応答してカウント動作を停止することを特徴とする請求項１６乃至１８のいずれか一項に記載の半導体装置。
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