JP2013073660A - 半導体装置 - Google Patents

Abstract

【課題】入力信号に基づいて位相の一致した相補の出力信号を生成する。
【解決手段】半導体装置に含まれるスプリッター回路１０は、入力信号ＩＮＴを受けて反転信号ＩＢ１を出力するインバータＩＮＶ１と、反転信号ＩＢ１を受けて非反転信号ＩＴ１（第１の出力信号）を出力するインバータＩＮＶ２が縦続接続される信号パスＰＡＳＳ１を含む。また、スプリッター回路１０は、入力信号ＩＮＴを受けて反転信号ＩＢ３（第２の出力信号）を出力するインバータＩＮＶ３を含む信号パスＰＡＳＳ２を含む。また、インバータＩＮＶ３と補助インバータＩＮＶＣは出力信号線を共有する。インバータＩＮＶ３と補助インバータＩＮＶＣは、共に、入力信号ＩＮＴの反転信号を電源とする。
【選択図】図２

Description

本発明は半導体装置に関し、特に、入力信号に基づいて相補の出力信号を生成する半導体装置に関する。

半導体装置の内部を伝送する信号には、シングルエンド形式の信号とディファレンシャル形式の信号が存在する。シングルエンド形式の信号は１本の信号配線を用いて１ビットを表現するタイプの信号であり、クロック信号やアドレス信号、コマンド信号など、コントロール系の信号に対して用いられることが多い。これに対し、ディファレンシャル形式の信号は２本（一対）の信号配線を用いて１ビットを表現するタイプの信号であり、センスアンプの出力など、データ系の信号に対して用いられることが多い。

しかしながら、コントロール系の信号においても、特に高速動作が求められる回路部分においては、ディファレンシャル形式の信号が用いられることがある。例えば、高速なＤＲＡＭ（Dynamic Random Access Memory）においては、位相制御された内部クロック信号を生成するＤＬＬ（Delay Locked Loop）回路が用いられ、内部クロック信号に同期してリードデータの出力が行われる。ここで、ＤＬＬ回路によって生成される内部クロック信号はシングルエンド形式の信号であるが、内部クロック信号は出力ドライバの近傍でディファレンシャル形式の信号に変換され、ディファレンシャル形式の内部クロック信号に同期してリードデータの出力が行われる。このような信号の変換には、いわゆるスプリッターと呼ばれる回路が用いられる。

スプリッター回路は、入力信号を２つの信号パスに分配し、一方の信号パスから同相信号、他方の信号パスから逆相信号を出力する回路である。これら信号パスはいずれも縦続接続された複数のインバータからなり、同相信号を出力する信号パスは偶数段のインバータ、逆相信号を出力する信号パスは奇数段のインバータによって構成される。スプリッター回路の例としては、特許文献１の図３に示すストローブ出力バッファ５１が挙げられる。

特開２００８−１１２５６５号公報

しかしながら、スプリッター回路を構成する２つの信号パスは、互いにインバータの段数が異なることから、生成される同相信号と逆相信号の位相が正確に一致しないという問題があった。この問題を解決する方法としては、各信号パスに調整用の容量や抵抗を付加するという方法が考えられるが、同相信号と逆相信号の位相が一致するよう容量値や抵抗値を設計しても、実際に製造すると位相が正しく一致しないことが多い。このため、容量値や抵抗値を何度も変更するといった試行錯誤が必要となり、そのたびにマスク変更を行わなければならないことから、設計コストが高くなるという問題があった。

しかも、設計通りに位相を一致させることができたとしても、製造プロセスのばらつきによって位相にズレが生じるばかりでなく、製造後においても、温度変化や電源電圧変動などによっても位相にズレが生じることがあった。

本発明に係る半導体装置は、入力信号を受けて反転信号を出力する第１のインバータと、その反転信号を受けて第１の出力信号を出力する第２のインバータと、入力信号を受けて第２の出力信号を出力する第３のインバータと、第３のインバータと出力信号線を共有する補助インバータと、を備える。第３のインバータおよび補助インバータは、入力信号の反転信号を電源とする。

本発明によれば、相補の出力信号の位相を正確に一致させやすくなる。

本実施形態におけるスプリッター回路の回路図である。 スプリッター回路のより詳細な回路図である。 スプリッター回路の動作を説明するための波形図である。 補助インバータがない場合のスプリッター回路の動作を説明するための模式図である。 入力信号がローレベルからハイレベルに変化するときの信号波形の模式図である。 入力信号がハイレベルからローレベルに変化するときの信号波形の模式図である。 スプリッター回路の構成の変形例である。 スプリッター回路を用いた半導体装置の機能ブロック図である。 スプリッター回路とコマンドデコーダの主要部を示す回路図である。 スプリッター回路とデータ入出力回路の主要部を示す回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本実施形態におけるスプリッター回路１０の回路図である。スプリッター回路１０は、メイン回路２００と合成回路２０２を含む。メイン回路２００は、入力信号ＩＮＴから相補の非反転信号ＩＴ１、反転信号ＩＢ３を生成する。メイン回路２００は、入力信号ＩＮＴから非反転信号ＩＴ１（第１の出力信号）を生成する信号パスＰＡＳＳ１と、入力信号ＩＮＴから反転信号ＩＢ３を生成する信号パスＰＡＳＳ２（第２の出力信号）を含む。信号パスＰＡＳＳ１においては、２つのインバータＩＮＶ１（第１のインバータ）とインバータＩＮＶ２（第２のインバータ）が縦続接続される。信号パスＰＡＳＳ２には、インバータＩＮＶ３（第３のインバータ）が間挿されている。また、インバータＩＮＶ３に対して補助インバータＩＮＶＣが設置される。インバータＩＮＶ３と補助インバータＩＮＶＣは出力信号線を共有する。更に、インバータＩＮＶ３、補助インバータＩＮＶＣの電源を制御するためにインバータＩＮＶ４が設置される。

インバータＩＮＶ１は、電源ＶＤＤと電源ＶＳＳを動作電源とし、入力信号ＩＮＴから反転信号ＩＢ１を生成する。インバータＩＮＶ２も、電源ＶＤＤと電源ＶＳＳを動作電源とし、反転信号ＩＢ１から非反転信号ＩＴ１（第１の出力信号）を生成する。すなわち、入力信号ＩＮＴと非反転信号ＩＴ１は同相である。

インバータＩＮＶ４は、電源ＶＤＤと電源ＶＳＳを動作電源とし、入力信号ＩＮＴから反転信号ＩＢ２を生成する。インバータＩＮＶ４から出力される反転信号ＩＢ２が、インバータＩＮＶ３、補助インバータＩＮＶＣの動作電源となる。インバータＩＮＶ３は、入力信号ＩＮＴから反転信号ＩＢ３（第２の出力信号）を生成する。補助インバータＩＮＶＣに含まれる２つのトランジスタ（ＭＯＳ（Metal Oxide Semiconductor））のゲート電位はいずれもオン電位に固定されている。詳細については図２に関連して後述する。補助インバータＩＮＶＣの出力も、反転信号ＩＢ３となる。反転信号ＩＢ３と入力信号ＩＮＴは逆相である。

合成回路２０２においては、更に、非反転信号ＩＴ１と反転信号ＩＢ３のデューティが調整され、相補の出力信号ＯＵＴ１、ＯＵＴ２が出力される。非反転信号ＩＴ１は、インバータＩＮＶ６、ＩＮＶ７により２回反転され、非反転信号ＩＴ４（正相信号）となる。反転信号ＩＢ３は、インバータＩＮＶ９により１回反転され、非反転信号ＩＴ２（正相信号）となる。２つの正相信号が合成され、出力信号ＯＵＴ１（正相信号）となる。

一方、非反転信号ＩＴ１は、インバータＩＮＶ８により１回反転され、反転信号ＩＢ５（逆相信号）となる。反転信号ＩＢ３は、インバータＩＮＶ１０、ＩＮＶ１１により２回反転され、反転信号ＩＢ６（逆相信号）となる。２つの逆相信号が合成され、出力信号ＯＵＴ２（逆相信号）となる。

図２は、スプリッター回路１０のより詳細な回路図である。図２に示すように、各インバータＩＮＶはいずれもＰチャンネル型ＭＯＳトランジスタ（第１導電型トランジスタ）とＮチャンネル型ＭＯＳトランジスタ（第２導電型トランジスタ）の直列回路によって構成されている。以下、個々のインバータについて具体的に説明する。

インバータＩＮＶ１はトランジスタＰ１，Ｎ１の直列回路からなる。トランジスタＰ１，Ｎ１のソースはそれぞれ電源ＶＤＤ、ＶＳＳに接続され、各ゲート電極には入力信号ＩＮＴが共通に供給される。トランジスタＰ１，Ｎ１の共通ドレインからは反転信号ＩＢ１が出力される。

インバータＩＮＶ２は、トランジスタＰ２−１，Ｎ２−１の直列回路を含み、各ゲート電極には反転信号ＩＢ１が共通に供給される。トランジスタＰ２−１，Ｎ２−１の共通ドレインからは非反転信号ＩＴ１が出力される。また、トランジスタＰ２−１のソースと電源ＶＤＤとの間には、トランジスタＰ２−２が接続されている。トランジスタＰ２−２のゲート電極には電源ＶＳＳが供給されており、このためトランジスタＰ２−２はオン状態に固定される。さらに、トランジスタＮ２−１のソースと電源ＶＳＳとの間には、トランジスタＮ２−２が接続されている。トランジスタＮ２−２のゲート電極には電源ＶＤＤが供給されており、このためトランジスタＮ２−２はオン状態に固定される。

インバータＩＮＶ４はトランジスタＰ４，Ｎ４の直列回路からなる。トランジスタＰ４，Ｎ４のソースはそれぞれ電源ＶＤＤ、ＶＳＳに接続され、各ゲート電極には入力信号ＩＮＴが共通に供給される。トランジスタＰ４，Ｎ４の共通ドレインからは反転信号ＩＢ２が出力される。

インバータＩＮＶ３はトランジスタＰ３，Ｎ３の直列回路からなる。トランジスタＰ３，Ｎ３のソースはいずれもインバータＩＮＶ４の出力端（共通ドレイン）に接続され、各ゲート電極には入力信号ＩＮＴが共通に供給される。トランジスタＰ３，Ｎ３の共通ドレインからは反転信号ＩＢ３が出力される。

更に、補助インバータＩＮＶＣはトランジスタＰＣ、ＮＣの直列回路からなる。トランジスタＰＣ，ＮＣのソースはいずれもインバータＩＮＶ４の出力端（共通ドレイン）に接続される。トランジスタＰＣのゲート電極には電源ＶＳＳ（オン電位）が固定的に供給されている。トランジスタＮＣのゲート電極には電源ＶＤＤ（オン電位）が固定的に供給されている。トランジスタＰＣ，ＮＣの共通ドレインからは反転信号ＩＢ３が出力される。いいかえれば、インバータＩＮＶ３の共通ドレインと補助インバータＩＮＶＣの共通ドレインは同一電位となっている。

本実施形態においては、Ｎチャンネル型ＭＯＳトランジスタＮ１，Ｎ２−１，Ｎ２−２，Ｎ３，Ｎ４のチャネル幅が互いに等しく設計されている。このため、Ｎチャンネル型ＭＯＳトランジスタＮ１，Ｎ２−１，Ｎ２−２，Ｎ３，Ｎ４のオン抵抗は互いに等しい。同様に、Ｐチャンネル型ＭＯＳトランジスタＰ１，Ｐ２−１，Ｐ２−２，Ｐ３，Ｐ４のチャネル幅が互いに等しく設計されている。このため、Ｐチャンネル型ＭＯＳトランジスタＰ１，Ｐ２−１，Ｐ２−２，Ｐ３，Ｐ４のオン抵抗も互いに等しい。そして、同じインバータを構成するＮチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタのオン抵抗は等しく設計されることから、これらトランジスタＮ１，Ｎ２−１，Ｎ２−２，Ｎ３，Ｎ４，Ｐ１，Ｐ２−１，Ｐ２−２，Ｐ３，Ｐ４のオン抵抗は互いに等しいことになる。

図３は、スプリッター回路１０の動作を説明するための波形図である。図３に示すように、時刻ｔ１０にて入力信号ＩＮＴがローレベルからハイレベルに変化すると、これを受けるインバータＩＮＶ１，ＩＮＶ４，ＩＮＶ３はその出力を反転させようとする。しかしながら、インバータＩＮＶ３はインバータＩＮＶ４の出力である反転信号ＩＢ２を電源としていることから、反転信号ＩＢ２がハイレベルからローレベルに変化するまで、出力信号（反転信号ＩＢ３）を反転させる（つまりハイレベルに変化させる）ことができない。このため、時刻ｔ１１にて反転信号ＩＢ１，ＩＢ２がハイレベルからローレベルに変化した後、時刻ｔ１２にて反転信号ＩＢ３がハイレベルからローレベルに変化することになる。

時刻ｔ１２は、反転信号ＩＢ１，ＩＢ２がハイレベルからローレベルに変化した後、これを受ける次段の論理回路が反転するタイミングに相当することから、インバータＩＮＶ２の出力である非反転信号ＩＴ１も時刻ｔ１２にて変化する。つまり、インバータＩＮＶ２とインバータＩＮＶ３は、時刻ｔ１２にて同時に変化することになる。その結果、合成回路２０２の出力である出力信号ＯＵＴ１、ＯＵＴ２も時刻ｔ１３にて同時に変化する。入力信号ＩＮＴがハイレベルからローレベルに変化する場合の動作も同様である。

図４は、補助インバータＩＮＶＣがない場合のスプリッター回路１０の動作を説明するための模式図である。入力信号ＩＮＴがローレベルからハイレベルに変化したとする。インバータＩＮＶ１のトランジスタＮ１がオンすることから、反転信号ＩＢ１がハイレベルからローレベルに変化する。インバータＩＮＶ２ではトランジスタＰ２−１がオンすることから、その出力端である共通ドレインは、トランジスタＰ２−２，Ｐ２−１を介して電源ＶＤＤに接続される。すなわち、非反転信号ＩＴ１はハイレベルとなる。

一方、インバータＩＮＶ４のトランジスタＮ４はオンとなり、反転信号ＩＢ２も反転信号ＩＢ１と同様、ハイレベルからローレベルに変化する。入力信号ＩＮＴにより、インバータＩＮＶ３のトランジスタＮ３がオンとなるので、その出力端である共通ドレインは、トランジスタＮ３，Ｎ４を介して電源ＶＳＳに接続される。この結果、反転信号ＩＢ３はローレベルとなる。

トランジスタＰ２−２，Ｐ２−１の直列抵抗と、トランジスタＮ４，Ｎ３の直列抵抗が等しくなるよう設計すれば、非反転信号ＩＴ１と反転信号ＩＢ３は同一タイミングで変化するはずである。入力信号ＩＮＴがハイレベルからローレベルに変化する場合についても同様である。

しかし、スプリッター回路１０の動作速度（動作周波数）を高速化すると、非反転信号ＩＴ１に対して反転信号ＩＢ３のタイミングが遅れる。トランジスタＰ２−１は、ゲートの電位がソースの電位よりも所定閾値以上小さくなるとオンとなる。一方、トランジスタＮ３は、ゲート電位がソース電位よりも所定閾値以上大きくなるとオンとなる。トランジスタＰ２−１のソースには常に高電位ＶＤＤが供給されているが、トランジスタＮ３のソース電位はインバータＩＮＶ４からの出力に依存する。この動作条件の差が、高速動作時の位相ずれの原因になると考えられる。そこで、本実施形態においては、反転信号ＩＢの反応を高速化するために補助インバータＩＮＶＣを追加している。

図５は、入力信号ＩＮＴがローレベルからハイレベルに変化するときの信号波形の模式図である。入力信号ＩＮＴがローレベルからハイレベルに変化するとき、微小時間においては入力信号ＩＮＴの電位はローレベルからハイレベルに徐々に上昇する。トランジスタＮ３は、入力信号ＩＮＴが充分に大きくなり、かつ、反転信号ＩＢ２が充分に小さくなったときオンとなる。一方、補助インバータＩＮＶＣのトランジスタＮＣは、反転信号ＩＢ２が充分に小さくなればオンとなる。トランジスタＮＣのゲート電位は、オン電位ＶＤＤに固定されているためである。

別の言い方をすれば、トランジスタＰ２−２はソース電位がオン電位ＶＳＳに固定されているため、トランジスタＰ２−１は実質的には反転信号ＩＢ１という１信号にてコントロールされている。トランジスタＮＣは、ゲート電位がオン電位ＶＤＤに固定されているため、実質的には反転信号ＩＢ２という１信号にてコントロールされている。補助インバータＩＮＶＣにより、信号パスＰＡＳＳ１、ＰＡＳＳ２における動作条件をそろっている。

図６は、入力信号ＩＮＴがハイレベルからローレベルに変化するときの信号波形の模式図である。入力信号ＩＮＴがハイレベルからローレベルに変化するとき、微小時間においては入力信号ＩＮＴの電位はハイレベルからローレベルに徐々に下降する。トランジスタＰ３は、入力信号ＩＮＴが充分に小さくなり、かつ、反転信号ＩＢ２が充分に大きくなったときオンとなる。一方、補助インバータＩＮＶＣのトランジスタＰＣは、反転信号ＩＢ２が充分に大きくなればオンとなる。この場合にも、インバータＩＮＶＣにより、信号パスＰＡＳＳ１、ＰＡＳＳ２における動作条件がそろえられている。

図７は、スプリッター回路１０の構成の変形例である。図７においては、インバータＩＮＶ３と補助インバータＩＮＶＣの動作電源は、インバータＩＮＶ４から出力される反転信号ＩＢ２ではなく、インバータＩＮＶ１から出力される反転信号ＩＢ１となっている。反転信号ＩＢ１と反転信号ＩＢ２は同相、同レベルであるため、このような構成も可能である。

図８は、上述したスプリッター回路１０を用いた半導体装置の一例を示すブロック図である。

本実施形態による半導体装置１００はシンクロナス型のＤＲＡＭ（Dynamic Random Access Memory）であり、外部端子として、クロック端子１１１ａ，１１１ｂ、コマンド端子１１２ａ〜１１２ｅ、アドレス端子１１３及びデータ入出力端子１１４を備えている。その他、データストローブ端子や電源端子なども備えられているが、これらについては図示を省略してある。

クロック端子１１１ａ，１１１ｂは、それぞれ外部クロックＣＫ，／ＣＫが供給される端子であり、供給された外部クロックＣＫ，／ＣＫはクロック入力回路１２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロックＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路１２１は外部クロックＣＫ，／ＣＫに基づいて内部クロックＰｒｅＣＬＫを生成し、これをＤＬＬ回路１２２に供給する。ＤＬＬ回路１２２は、内部クロックＰｒｅＣＬＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成し、これをスプリッター回路１０ｂやＯＤＴ制御回路１６０などに供給するクロック生成回路としての役割を果たす。

コマンド端子１１２ａ〜１１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、スプリッター回路１０ａを介してコマンドデコーダ１３１に供給される。コマンドデコーダ１３１は、コマンド信号の保持、デコード及びカウントなどを行うことによって、内部オンダイターミネーション信号ＩＯＤＴを含む各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、アクセス制御回路１０２に供給される。このうち、内部オンダイターミネーション信号ＩＯＤＴは、ＯＤＴ制御回路１６０を介してスプリッター回路１０ｃに供給される。内部オンダイターミネーション信号ＩＯＤＴとは、データ入出力回路１５０を終端抵抗器として機能させるための信号である。また、ＯＤＴ制御回路１６０は、内部オンダイターミネーション信号ＩＯＤＴの位相を内部クロック信号ＬＣＬＫに同期させるための回路である。

アドレス端子１１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路１４１に供給される。アドレス入力回路１４１の出力は、アドレスラッチ回路１４２に供給され、ラッチされたアドレス信号ＡＤＤはアクセス制御回路１０２に供給される。

アクセス制御回路１０２は、内部コマンドＩＣＭＤ及びアドレス信号ＡＤＤに基づいて、メモリセルアレイ１０１に含まれるいずれかのメモリセルＭＣへのアクセス動作を制御する回路である。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬの交点に配置されており、ワード線ＷＬとビット線ＢＬの選択はアドレス信号ＡＤＤに基づいて行われる。例えば、内部コマンドＩＣＭＤがリード動作を示している場合には、アドレス信号ＡＤＤによって所定のメモリセルが選択され、当該メモリセルから読み出されたリードデータがデータ入出力回路１５０及びデータ入出力端子１１４を介して外部に出力される。また、内部コマンドＩＣＭＤがライト動作を示している場合には、データ入出力端子１１４を介してデータ入出力回路１５０に入力されたライトデータは、アドレス信号ＡＤＤにより指定されるメモリセルに書き込まれる。

本発明によるスプリッター回路は、このような半導体装置１００のいくつかの箇所に使用されている。本例では、コマンド信号ＣＭＤの各ビットをコマンドデコーダ１３１に供給するスプリッター回路１０ａ、内部クロック信号ＬＣＬＫをデータ入出力回路１５０に供給するスプリッター回路１０ｂ、内部オンダイターミネーション信号ＩＯＤＴをデータ入出力回路１５０に供給するスプリッター回路１０ｃにおいて使用されている。

図９は、スプリッター回路１０ａ及びコマンドデコーダ１３１の主要部を示す回路図である。図９に示すように、コマンドデコーダ１３１は、コマンド信号ＣＭＤの各ビットの論理レベルの組み合わせに基づいて各種内部コマンドＩＣＭＤ（ＭＲＳ，ＰＲＥ，ＲＥＦ，ＡＣＴ，ＷＲＩＴＥ，ＺＱＣＬ／Ｓ，ＲＥＡＤ，ＤＥＳＥＬなど）のいずれかを活性化させる。コマンドデコーダ１３１は、コマンド信号ＣＭＤの各ビットをディファレンシャル形式で受信する回路形式のため、その前段にはコマンド信号ＣＭＤの各ビットをディファレンシャル形式に変換するためのスプリッター回路１０ａが必要となる。このような回路部分に図１に示したスプリッター回路１０を適用すれば、位相の一致したディファレンシャル信号がコマンドデコーダ１３１に供給されるため、コマンドデコーダ１３１の動作マージンが拡大する。

図１０は、スプリッター回路１０ｂ及びデータ入出力回路１５０の主要部を示す回路図である。図１０に示すように、データ入出力回路１５０は、リードデータＣＤ，ＣＥを内部クロック信号ＬＣＬＫに同期させるタイミング調整回路１５１と、タイミング調整回路１５１の出力信号ＤＱＯＰ，ＤＱＯＮに基づいてデータ入出力端子１１４を駆動する出力ドライバ１５２とを備えている。出力ドライバ１５２は、電源ＶＤＤとＶＳＳとの間に直列接続されたＰチャンネル型のＭＯＳトランジスタ１５２Ｐと、Ｎチャンネル型のＭＯＳトランジスタ１５２Ｎからなり、それぞれのゲート電極に信号ＤＱＯＰ，ＤＱＯＮが供給される。

タイミング調整回路１５１は、内部クロック信号ＬＣＬＫをディファレンシャル形式で受信し、これに基づいて信号ＤＱＯＰ，ＤＱＯＮの立ち上がりエッジ及び立ち下がりエッジを調整する回路であることから、内部クロック信号ＬＣＬＫをディファレンシャル形式に変換するためのスプリッター回路１０ｂが必要となる。このような回路部分に図１に示したスプリッター回路１０を適用すれば、位相の一致したディファレンシャル形式の内部クロック信号ＬＣＬＫがタイミング調整回路１５１に供給されるため、出力ドライバ１５２から出力されるリードデータの信号品質が向上する。

また、内部クロック信号ＬＣＬＫによって位相制御された内部オンダイターミネーション信号ＩＯＤＴは、スプリッター回路１０ｃによってディファレンシャル形式の信号に変換され、データ入出力回路１５０に供給される。内部オンダイターミネーション信号ＩＯＤＴは、データ入出力回路１５０（チップの外部から見ればデータ入出力端子１１４）を終端抵抗器として機能させるための信号であり、リードデータの出力動作と同様、出力ドライバ１５２の動作タイミングを正確に制御する必要がある。このような回路部分に図１に示したスプリッター回路１０を適用すれば、タイミングにズレのないディファレンシャル形式の内部オンダイターミネーション信号ＩＯＤＴがデータ入出力回路１５０に供給されるため、正確なＯＤＴ動作を行うことが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、スプリッター回路を構成する２つの信号パスを全てインバータによって構成することは本発明において必須ではなく、一部のインバータを他の論理回路（ＮＡＮＤゲート回路やＮＯＲゲート回路など）に置き換えても構わない。

１０ スプリッター回路、１０１ メモリセルアレイ、１０２ アクセス制御回路、１１１ クロック端子、１１２ コマンド端子、１１３ アドレス端子、１１４ データ入出力端子、１２１ クロック入力回路、１２２ ＤＬＬ回路、１３１ コマンドデコーダ、１４１ アドレス入力回路、１４２ アドレスラッチ回路、１５０ データ入出力回路、１５１ タイミング調整回路、１６０ ＯＤＴ制御回路、２００ メイン回路、２０２ 合成回路、ＩＮＴ 入力信号、ＯＵＴ 出力信号、ＩＮＶ インバータ、ＩＮＶＣ 補助インバータ、ＩＢ 反転信号、ＩＴ 非反転信号。

Claims (8)

1. 入力信号を受けて反転信号を出力する第１のインバータと、
   前記反転信号を受けて第１の出力信号を出力する第２のインバータと、
   前記入力信号を受けて第２の出力信号を出力する第３のインバータと、
   前記第３のインバータと出力信号線を共有する補助インバータと、を備え、
   前記第３のインバータおよび前記補助インバータは、前記入力信号の反転信号を電源とすることを特徴とする半導体装置。
2. 前記第３のインバータおよび前記補助インバータは、前記第１のインバータから出力される反転信号を電源とすることを特徴とする請求項１に記載の半導体装置。
3. 前記入力信号を受けて反転信号を出力する第４のインバータ、を更に備え、
   前記第３のインバータおよび前記補助インバータは、前記第４のインバータから出力される反転信号を電源とすることを特徴とする請求項１に記載の半導体装置。
4. 前記補助インバータは、第１導電型トランジスタと第２導電型トランジスタを含み、かつ、いずれのトランジスタの制御電極もオン電位に固定されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 前記第１および第２の出力信号のうちの一方を偶数回反転させた信号と他方を奇数回反転させた信号を合成する合成回路、を更に備えることを特徴とする請求項１から４のいずれかに記載の半導体装置。
6. 外部から供給されるコマンド信号をデコードするコマンドデコーダ、を更に備え、
   前記入力信号は前記コマンド信号の各ビットであり、前記第１および第２の出力信号が前記コマンドデコーダに入力されることを特徴とする請求項１から５のいずれかに記載の半導体装置。
7. 位相制御された内部クロック信号を生成するクロック生成回路と、前記内部クロック信号に同期してデータを出力する出力ドライバ、を更に備え、
   前記入力信号は前記内部クロック信号であり、前記第１および第２の出力信号が前記出力ドライバに入力されることを特徴とする請求項１から５のいずれかに記載の半導体装置。
8. 位相制御された内部オンダイターミネーション信号を生成するＯＤＴ制御回路と、前記内部オンダイターミネーション信号に同期してデータ入出力端子を終端抵抗器として機能させるデータ入出力回路、を更に備え、
   前記入力信号は前記内部オンダイターミネーション信号であり、前記第１および第２の出力信号が前記データ入出力回路に入力されることを特徴とする請求項１から５のいずれかに記載の半導体装置。

Images