JP2016004838A - 固体撮像装置の製造方法及び固体撮像装置 - Google Patents

Abstract

【課題】金属シリサイド層が形成された固体撮像素子の特性が劣化することを抑制できる固体撮像装置の製造方法を提供する。
【解決手段】画素領域１１１と周辺回路領域１１２スクライブ領域１１３とを有するウエハを用意する工程と、画素領域、周辺回路領域及びスクライブ領域を覆う絶縁膜１８，１９を形成する工程と、絶縁膜の画素領域及びスクライブ領域を覆う部分を残しかつ絶縁膜のゲート電極１４の側面を覆う部分を残すように、絶縁膜をエッチングして、ゲート電極の側面の上にサイドウォールスペーサを形成する工程と、画素領域及びスクライブ領域を覆う絶縁膜をシリサイド化から保護するためのマスクとして使って、周辺ＭＯＳトランジスタ１０２に金属シリサイドにより形成された電極２１を形成する工程とを備え、スクライブ領域を覆う絶縁膜の面積は、スクライブ領域の面積の９９％以上である。
【選択図】図２

Description

本発明は、固体撮像装置の製造方法及び固体撮像装置に関する。

従来、固体撮像装置としては、ＣＣＤ型イメージセンサやＣＭＯＳ型イメージセンサなどが知られている。ＣＭＯＳ型イメージセンサは、消費電力や多機能化の面でＣＣＤ型に対して優位性があり、近年応用範囲が拡大している。ＣＭＯＳ型イメージセンサに用いられるチップは、光の照射により電荷を発生する受光部（フォトダイオード）を有する画素領域と、この画素領域で発生した電荷を電気信号として読み出す周辺回路領域とを含む。このイメージセンサに用いられるチップは、ウエハに設けられたスクライブ領域（スクライブライン）でダイシングすることにより作製される。

画素領域には複数の画素が形成されている。画素には受光部と受光部で発生した電荷を周辺回路へ転送するためのトランジスタが形成されている。周辺回路領域には画素から読み出した信号を処理するためのトランジスタが形成されている。近年はますます固体撮像素子の高速駆動化が進んでおり、それに伴って周辺回路領域のトランジスタについても高速駆動が求められることとなっている。こうした要求に応じて、トランジスタのゲート電極、ソース領域及びドレイン領域の電極となる各領域の表面部分にＴｉやＣｏ等の高融点金属とＳｉとの化合物である金属シリサイド層（金属半導体化合物層）を形成する技術が提案されている。

特許文献１に開示されている固体撮像素子は、電極にシリサイド層を形成した固体撮像素子に関する。固体撮像素子の層間絶縁膜の表面の平坦性向上のため、ゲート電極のダミー及び保護絶縁膜のダミーをスクライブ領域に配置し、グローバル段差の低減を図っている。

特開２００８―９８３７３号公報

金属シリサイド層は、ソース領域やドレイン領域の表面でシリコンと高融点金属とを反応させることによって形成される。しかし、シリコンと高融点金属とが完全に反応せず、幾らかの確率で未反応の高融点金属が半導体内に拡散することにより金属汚染を引き起こし、これが白点等のイメージセンサの特性劣化の原因となり得る。特許文献１の技術では、スクライブ領域の大部分ではシリコンが露出している。一般的なスクライブ領域の幅が５０μｍから２００μｍ程度であることを鑑みると、金属シリサイド層を形成するときにスクライブ領域において大量の金属シリサイド層が形成される。したがって、スクライブ領域において未反応の高融点の金属が多く発生して拡散するために、画素領域を絶縁膜で覆っていても絶縁膜の中に金属が拡散し、金属がシリコンウエハの表面に到達する。その結果、白点等のイメージセンサの特性劣化が発生する。本発明は、金属シリサイド層が形成された固体撮像素子の特性が劣化することを抑制できる固体撮像装置の製造方法を提供することを目的とする。

上記課題に鑑みて、本発明の１つの側面は、光電変換素子が設けられた画素領域と、周辺回路を構成するための周辺ＭＯＳトランジスタのゲート電極が設けられた周辺回路領域と、スクライブ領域とを有するウエハを用意する工程と、前記画素領域、前記周辺回路領域及び前記スクライブ領域を覆う絶縁膜を形成する工程と、前記絶縁膜の前記画素領域及び前記スクライブ領域を覆う部分を残しかつ前記絶縁膜の前記ゲート電極の側面を覆う部分を残すように、前記絶縁膜をエッチングして、前記ゲート電極の側面の上にサイドウォールスペーサを形成する工程と、前記画素領域及び前記スクライブ領域を覆う前記絶縁膜をシリサイド化から保護するためのマスクとして使って、前記周辺ＭＯＳトランジスタに金属シリサイド層を形成する工程とを備え、前記金属シリサイド層を形成する工程において、前記スクライブ領域を覆う前記絶縁膜の面積は、前記スクライブ領域の面積の９９％以上であることを特徴とする。

本発明によれば、金属シリサイド層が形成された固体撮像素子の特性が劣化することを抑制できる固体撮像装置の製造方法を提供することができる。

本発明に係る固体撮像装置の構成を例示する図。 本発明に係る固体撮像装置の構成を示す模式的断面図。 一般的なウェハにおけるアライメントマークを示す図。 本発明に係る固体撮像装置の例を示す製造プロセスフローの模式的断面図。 本発明に係る固体撮像装置の例を示す製造プロセスフローの模式的断面図。

本発明の実施形態の固体撮像装置を構成するチップは、画素領域を含み、画素領域は、典型的には、１次元または２次元に配置された複数の画素を含む。画素は、光電変換素子と、ＭＯＳトランジスタを含みうる。画素に含まれるＭＯＳトランジスタは、光電変換素子で発生した電荷をフローティングデフュージョン（浮遊拡散層）に転送する転送ＭＯＳトランジスタを含みうる。各画素は、更に、光電変換素子で生じ、フローティングデフュージョンに転送された電荷に応じた信号を増幅するための増幅ＭＯＳトランジスタを含みうる。増幅ＭＯＳトランジスタは、複数の画素で共有されてもよい。各画素は、更に、光電変換素子で生じた電荷をリセットし、フローティングデフュージョンの電位をリセットするリセットＭＯＳトランジスタを含みうる。また、各画素は、光電変換素子で生じた電荷に応じた、増幅ＭＯＳトランジスタから出力される信号の出力を選択するための選択ＭＯＳトランジスタを含みうる。これら、画素に含まれるＭＯＳトランジスタを画素ＭＯＳトランジスタと総称する。固体撮像装置は、チップを収容するパッケージを含みうるが、パッケージは省略可能である。

図１（ａ）を参照しながら光電変換装置の画素１０１の構成を例示的に説明する。画素１０１は、少なくとも、受光した光を電荷に変換する光電変換素子１と電荷をフローティングデフュージョン３へ転送する転送ＭＯＳトランジスタ２とを含む。光電変換素子１は、例えばフォトダイオードであり、入射した光を電荷に変換する。光電変換素子で発生された電荷がフローティングデフュージョン３に転送されることによってフローティングデフュージョン３の電位が変化する。この例では、画素１０１は、更に、フローティングデフュージョン３などの電位をリセットするリセットＭＯＳトランジスタ４と増幅ＭＯＳトランジスタ６とを含む。増幅ＭＯＳトランジスタ６のゲート電極は、フローティングデフュージョン３に電気的に接続されていて、増幅ＭＯＳトランジスタ６は、フローティングデフュージョン３の電位変化に応じた信号を信号線７に出力する。

電源（電源ライン）Ｖｄｄ、増幅ＭＯＳトランジスタ６、信号線７、定電流源８によりソースフォロワ回路が構成される。選択ＭＯＳトランジスタ５は、電源ラインＶｄｄと増幅ＭＯＳトランジスタ６との間、または、増幅ＭＯＳトランジスタ６と信号線７との間に配置されている。選択ＭＯＳトランジスタ５がオンすることによって、画素１０１が選択されて、光電変換素子１の信号が信号線７に出力され得る。選択ＭＯＳトランジスタ５を省略して、リセットＭＯＳトランジスタ４によってフローティングデフュージョンのリセット電位を制御することによって画素を選択してもよい。

図１（ｂ）を参照しながら光電変換装置の構成を例示的に説明する。光電変換装置は、画素１０１を含む画素領域２０１と、画素領域２０１の周辺に位置する周辺回路領域２０２と、周辺回路領域２０２の周辺に位置するスクライブ領域２０３とを含む。画素領域２０１には、複数の画素１０１が配列されている。周辺回路領域２０２は、画素の駆動や画素から読み出された信号を処理するＭＯＳトランジスタを含む。周辺回路領域２０２には、画素領域２０１における画素１０１を選択する制御信号を発生する走査回路２０４、および、選択された画素１０１から出力される信号を処理する処理回路（読出回路）２０５を含みうる。更に光電変換装置においてＡＤ変換を行なう場合には、ＡＤ変換回路が周辺回路領域に含まれても良い。これらの周辺回路領域に含まれる回路（周辺回路）を構成するためのＭＯＳトランジスタを周辺ＭＯＳトランジスタと総称する。

図２は、本実施形態の光電変換装置の構成を示す断面図である。図２（ａ）は図１（ｂ）の画素領域２０１に対応する画素領域１１１における画素の一部の断面図である。図２（ｂ）は図１（ｂ）の周辺回路領域２０２に対応する周辺回路領域１１２における周辺回路の一部の断面図である。図２（ｃ）は図１（ｃ）のスクライブ領域２０３に対応するスクライブ領域１１３の一部の断面図である。素子はウエハ１１ａ、１１ｂ、１１ｃに形成されている。スクライブ領域１１３でウエハはダイシングされて切り離される。図２（ｃ）には切り離された２つのチップのうちの一方の端面Ａと他方の端面Ｂとを示す。端面Ａと端面Ｂとの間の、数１０μｍ〜数１００μｍ程度の幅の部分は切削されて除去されて活性領域が表れている。素子分離部１３ａ、１３ｂ、１３ｃにより素子は分離されている。素子を分離する方法には、例えば、ＬＯＣＯＳ、ＳＴＩ、メサ型などがあり、いずれの方法が採用されてもよい。

次に画素領域１１１の構成を図２ａにより説明する。ウェル１２ａに光電変換素子１の一部を構成する第１導電型の半導体領域１５が形成されている。ウェル１２ａは、第１導電型とは反対の導電型である第２導電型の半導体領域である。ここで、第１導電型は、信号として取り扱う電荷を多数キャリアとする導電型であり、本実施形態では信号として取り扱う電荷が電子であるＮ型としている。逆に、信号として取り扱う電荷が正孔である場合には、第１導電型はＰ型である。半導体領域１６は、光電変換素子１の第１導電型の半導体領域１５を埋め込み構造とするための第２導電型の半導体領域である。半導体領域１５に光が入射すると電荷が発生する。本実施形態では半導体領域１５に電子が発生する。

光電変換素子１に隣接して転送ＭＯＳトランジスタ２が設けられている。転送ＭＯＳトランジスタ２はゲート電極１４ａを有し、ゲート電極１４ａに入力される信号によりオン、オフが制御される。転送ＭＯＳトランジスタ２は、光電変換素子１で発生した電荷のフローティングデフュージョン３への転送を制御する。フローティングデフュージョン３は図１の回路図に示すようにリセットＭＯＳトランジスタ４と接続されている。リセットＭＯＳトランジスタ４のゲート電極１４ｂに入力される信号によりフローティングデフュージョンなどの電位がリセットされる。第１導電型の半導体領域１７ａはリセット電位が与えられており、リセットＭＯＳトランジスタ４のドレイン（拡散領域）として機能する。なお、ゲート電極１４ａ、１４ｂの下部にはＭＯＳトランジスタのゲート絶縁層９が形成されている。図２（ａ）では転送ＭＯＳトランジスタ２以外の画素ＭＯＳトランジスタとして、リセットＭＯＳトランジスタ４を示したが、増幅ＭＯＳトランジスタ６や選択ＭＯＳトランジスタ５も、リセットＭＯＳトランジスタ４と同様の構造を有することができる。画素領域１１１の表面には、複数の絶縁層が積層された積層膜である絶縁膜が形成されている。本実施形態では、絶縁膜の内、下層の絶縁層を酸化シリコン層１８ａ、上層の絶縁層を窒化シリコン層１９ａとする。絶縁膜は少なくとも光電変換素子が形成された領域を覆うように形成される。この積層膜は光電変換素子の表面での入射光の反射を低減する反射防止膜として機能する。またこの積層膜は、周辺回路領域１１２周辺ＭＯＳトランジスタ１０２においてシリサイド層の電極を形成する際に、例えばコバルトシリサイドを使用して電極を形成する際に、金属により画素１０１が汚染されることから画素１０１を保護する役割を果たす。さらに、コンタクトプラグを形成するためのコンタクトホールをエッチングで形成する時に、選択比を得るためのエッチングストッパとしても機能する。

図２（ｂ）は周辺回路領域１１２の複数の周辺ＭＯＳトランジスタのうちの少なくとも１つのＭＯＳトランジスタの断面図である。ここでは、第１導電型（Ｎ型）の周辺ＭＯＳトランジスタ１０２の構成が例示されている。周辺回路領域２０２、１１２には第２導電型（Ｐ型）の周辺ＭＯＳトランジスタも配され、Ｐ型とＮ型のＭＯＳトランジスタでＣＭＯＳ回路を形成し得る。周辺ＭＯＳトランジスタ１０２はゲート電極１４ｃ、ソースまたはドレインとなる高不純物濃度の第１導電型の半導体領域（拡散領域）２０を有する。ゲート電極１４ｃの下部にはゲート絶縁層９が形成されている。周辺ＭＯＳトランジスタ１０２はＬＤＤ構造を有し、低不純物濃度の第１導電型の半導体領域１７ｂが、ゲート電極１４ｃの下部の領域と半導体領域２０との間に配置されている。半導体領域１７ｂの不純物濃度は、半導体領域２０の不純物濃度よりも低い。ゲート電極１４ｃの側面に接してサイドウォールスペーサが絶縁膜により形成されている。本実施形態では、サイドウォールスペーサを構成している絶縁膜は、酸化シリコン層１８ｂ及び窒化シリコン層１９ｂが積層された絶縁膜である。本実施形態では周辺回路領域１１２におけるソースまたはドレインとなる半導体領域２０の表面及びゲート電極１４ｃの表面に電極２１が形成される。電極２１はたとえばコバルトシリサイド等の金属化合物により形成される。

図２（ｃ）はスクライブ領域１１３におけるウエハの一部の断面を示している。スクライブラインの幅はおおよそ５０μｍから２００μｍ程度である。スクライブ領域１１３の半導体領域の表面には酸化シリコン層１８ｃ及び窒化シリコン層１９ｃが積層された絶縁膜が形成されている。積層膜である絶縁膜は、周辺回路領域１１２において金属シリサイド層で形成される電極２１を形成する際に、スクライブ領域２０３、１１３においてコバルトシリサイド等の金属シリサイドが形成されないようにするための保護膜として作用する。本実施形態では、保護膜としての絶縁膜は、酸化シリコン層１８ｃ及び窒化シリコン層１９ｃが積層された積層膜である。図３に示すようにダイシング前のウェハ３１には複数のチップ３２が形成されている。チップの間のスクライブ領域にはアライメントマーク３３などのアクセサリが形成されている。アクセサリを形成する部分は保護膜で覆われなくてもよい。しかし、金属シリサイドを形成しないようにするためにはスクライブ領域を保護膜で広く覆う方が有利である。したがって、スクライブ領域２０３の面積に占めるスクライブ領域２０３における保護膜の面積の占有率は、９９％以上とするとよい。

本実施形態では、画素領域１１１を覆う絶縁膜と、周辺回路領域１１２のＭＯＳトランジスタのサイドウォールスペーサを構成する絶縁膜と、スクライブ領域１１３を覆う絶縁膜とは同一の工程で形成される。したがって、それぞれを構成する絶縁膜の材料は同じ種類であることを特徴とする。また本実施形態では絶縁膜を形成する酸化シリコン層１８ａ、１８ｂ、１８ｃの層の厚さはおよそ５ｎｍから２０ｎｍである。また、窒化シリコン層１９ａ、１９ｂ、１９ｃの層の厚さはおよそ１０ｎｍから１００ｎｍである。しかし、絶縁膜を形成する層の材料及び層の厚さはこの構成に限らない。画素領域１１１とスクライブ領域１１３とを覆う絶縁膜の厚さは、絶縁膜を形成する工程が同じなので等しい。仮に製造工程上の誤差があっても、画素領域１１１を覆う絶縁膜の厚さは、スクライブ領域１１３を覆う絶縁膜の厚さの９９％以上１０１％以下である。

次に光電変換装置の製造方法を図４ａ〜図５ｇのフロー図により説明する。なお本実施形態にて説明する工程以外の製造工程は、公知の光電変換装置の製造方法を用いることができる。

図４ａは、ウエハを用意する工程を示す。ウエハに形成される各領域はこの例に限らない。シリコンなどのウエハ１１ａ、１１ｂ、１１ｃには、ＳＴＩまたは選択酸化法（ＬＯＣＯＳ）などにより形成された素子分離領域１３ａ、１３ｂ、１３ｃ、第２導電型（Ｐ型）のウェル１２ａおよび１２ｂが形成されている。また、第１導電型（Ｎ型）の光電変換素子１の一部である半導体領域１５が形成される。転送ＭＯＳトランジスタ２のゲート電極１４ａおよびリセットＭＯＳトランジスタ４のゲート電極１４ｂおよび周辺回路領域１１２の周辺ＭＯＳトランジスタ１０２のゲート電極１４ｃも形成されている。光電変換素子１を埋め込み構造とするために、ウエハの表面に第２導電型の半導体領域１６が形成され、フローティングデフュージョン３も形成されている。画素領域１１１のＭＯＳトランジスタにはシングルドレイン構造となる第１導電型（Ｎ型）の低不純物濃度半導体領域１７ａが形成される。周辺回路領域の周辺ＭＯＳトランジスタ１０２にはＬＤＤ構造となる第１導電型（Ｎ型）の低不純物濃度半導体領域１７ｂが形成されている。スクライブ領域１１３のウェル１２ｃはスクライブ領域１１３の断面に示されるようにウエハにＮ型を用いる場合は、極性を揃えてＮ型にするとよい。

次に図４ｂに示すように、ゲート電極の上面を含みウエハ１１の表面を覆うように、酸化シリコン層１８ａ、１８ｂ、１８ｃおよび窒化シリコン層１９ａ、１９ｂ、１９ｃが積層された絶縁膜が形成される。このとき形成される絶縁膜を構成する層の材料は酸化シリコン層及び窒化シリコン層に限らない。周辺回路領域１１２の周辺ＭＯＳトランジスタ１０２のゲート電極１４ｃの側面に形成するサイドウォールスペーサの幅を調整するために、窒化シリコン層１９ａ、１９ｂ、１９ｃの直上に、さらに酸化シリコン層を成膜した積層膜にしてもよい。

次に図４ｃに示すように、画素領域１１１およびスクライブ領域１１３はレジスト３０でマスクされる。この状態で、酸化シリコン層１８ｂおよび窒化シリコン層１９ｂが積層された絶縁膜をエッチバックする。その結果、周辺回路領域１１２の周辺ＭＯＳトランジスタ１０２のゲート電極１４ｃの側面に酸化シリコン層１８ｂおよび窒化シリコン層１９ｂの少なくとも一部からなるサイドウォールスペーサが形成される。またこのとき、画素領域１１１には酸化シリコン層１８ａおよび窒化シリコン層１９ａからなる絶縁膜が残存する。この絶縁膜は、入射光の反射防止、高融点の金属を反応させる際の保護およびコンタクトプラグ形成時のエッチングストッパとして機能する。スクライブ領域１１３には酸化シリコン層１８ｃおよび窒化シリコン層１９ｃが積層された絶縁膜が残存する。この絶縁膜は高融点の金属を反応させる際にスクライブ領域を保護する。さらには図示しないが、周辺回路領域において酸化シリコン層１８ｂおよび窒化シリコン層１９ｂが積層した膜を残して、高抵抗の拡散抵抗素子を形成することもできる。サイドウォールスペーサを形成するときに、スクライブライン領域１１３を覆う絶縁膜の一部を除去し、アライメントマーク３３を形成することができる。アライメントマーク３３は後の工程でシリサイド化できる。

次に図４ｄに示すように、周辺回路領域１１２の周辺ＭＯＳトランジスタ１０２のゲート電極１４ｃとサイドウォールスペーサ（酸化シリコン層１８ｂ及び窒化シリコン層１９ｂ）をイオン注入用のマスクにして、第１導電型（Ｎ型）の不純物を導入する。これによりサイドウォールスペーサに自己整合した、高不純物濃度の半導体領域２０が形成される。半導体領域２０はＭＯＳトランジスタのソースまたはドレインとなる。また本フローでは周辺回路領域１１２のＮ型の周辺ＭＯＳトランジスタ１０２を例に、製造方法を説明しているが、周辺回路領域２０２、１１２には通常はＰ型のＭＯＳトランジスタも同時に存在する。Ｐ型のＭＯＳトランジスタを形成する場合は、ソース、及びドレインとなる半導体領域にＰ型の高濃度不純物層を注入する。その後、ソース、ドレイン領域の高濃度不純物層を活性化するための熱処理工程を実施する。

次に図５ｅに示すように、酸化シリコン層１８ａ、１８ｃおよび窒化シリコン層１９ａ、１９ｃが積層された絶縁膜を画素領域やスクライブ領域をシリサイド化から保護するためのマスクとして使って、電極をシリサイド化する。周辺回路領域１１２の周辺ＭＯＳトランジスタ１０２のソース領域やドレイン領域の表面及びゲート電極の表面に、シリコンと高融点金属とを反応させることによって金属シリサイド層を形成する。この結果、周辺回路領域１１２の周辺ＭＯＳトランジスタ１０２にはシリサイド化された電極２１が形成される。一方、画素領域１１１およびスクライブ領域１１３は絶縁膜により保護されているため、これらの領域では金属シリサイドの形成は抑止される。

次に図５ｆに示すように、周辺回路領域１１２の周辺ＭＯＳトランジスタ１０２を覆うように、窒化シリコン層２２を形成する。窒化シリコン層２２はコンタクトホールをエッチングして形成する時のエッチングストッパとして作用する。次に図５ｇに示すように、層間絶縁膜２３を形成後、コンタクトホールを開口し、コンタクトプラグ２４を形成する。その後、スクライブ領域でウエハをダイシングすることによりチップを作製する。ウエハの切り口であるチップの端面に金属シリサイドが露出しないようにダイシングすると特性劣化を抑止するのによい。図５ｇには、２つのチップのうちの一方のチップの端面Ａと他方のチップの端面Ｂとを示している。ウエハにおいて、端面Ａと端面Ｂとの間の数１０μｍ〜数１００μｍ程度の幅を持った部分がダイシングブレードにより切削されて除去される。スクライブ領域１１３でのシリサイド化が抑止されるので、ダイシング後のチップの端面に活性領域が表れていても固体撮像素子の劣化は抑制される。

本実施形態によれば、周辺回路領域のＭＯＳトランジスタの電極を金属シリサイド化する際に、スクライブ領域での不要な金属シリサイドの形成を回避することができる。また、工程数の増加を招くことなくスクライブ領域を保護する絶縁膜を形成することができる。この結果、白点等のイメージセンサの特性劣化の原因となり得る未反応の高融点金属が、画素領域に拡散することで発生する金属汚染を抑制でき、その結果、固体撮像装置のキズの発生を抑止できる。

１：光電変換素子、２：転送ＭＯＳトランジスタ、３：フローティングデフュージョン（浮遊拡散層）、４：リセットＭＯＳトランジスタ、５：選択ＭＯＳトランジスタ、６：増幅ＭＯＳトランジスタ、７：信号線、８：定電流源、９：ゲート絶縁層、１１：ウエハ、１２：ウェル、１３：素子分離領域、１４：ゲート電極、１５〜１７，２０：半導体領域、１８：酸化シリコン層、１９，２２：窒化シリコン層、２１：電極、２３：層間絶縁膜、２４：コンタクトプラグ、１０２：周辺ＭＯＳトランジスタ

Claims (11)

1. 光電変換素子が設けられた画素領域と、周辺回路を構成するための周辺ＭＯＳトランジスタのゲート電極が設けられた周辺回路領域と、スクライブ領域と、を有するウエハを用意する工程と、
   前記画素領域、前記周辺回路領域及び前記スクライブ領域を覆う絶縁膜を形成する工程と、
   前記絶縁膜の前記画素領域及び前記スクライブ領域を覆う部分を残しかつ前記絶縁膜の前記ゲート電極の側面を覆う部分を残すように、前記絶縁膜をエッチングして、前記ゲート電極の側面の上にサイドウォールスペーサを形成する工程と、
   前記画素領域及び前記スクライブ領域を覆う前記絶縁膜をシリサイド化から保護するためのマスクとして使って、前記周辺ＭＯＳトランジスタに金属シリサイド層を形成する工程と、を備え、
   前記金属シリサイド層を形成する工程において、前記スクライブ領域を覆う前記絶縁膜の面積は、前記スクライブ領域の面積の９９％以上であることを特徴とする固体撮像装置の製造方法。
2. 光電変換素子が設けられた画素領域と、周辺回路を構成するための周辺ＭＯＳトランジスタのゲート電極が設けられた周辺回路領域と、スクライブ領域と、を有するウエハを用意する工程と、
   前記画素領域、前記周辺回路領域及び前記スクライブ領域を覆う絶縁膜を形成する工程と、
   前記絶縁膜の前記画素領域及び前記スクライブ領域を覆う部分を残しかつ前記絶縁膜の前記ゲート電極の側面を覆う部分を残すように、前記絶縁膜をエッチングして、前記ゲート電極の側面の上にサイドウォールスペーサを形成する工程と、
   前記画素領域及び前記スクライブ領域を覆う前記絶縁膜をシリサイド化から保護するためのマスクとして使って、前記周辺ＭＯＳトランジスタに金属シリサイド層を形成する工程と、
   前記ウエハを前記スクライブ領域でダイシングすることによりチップを作製する工程と、を備え、
   前記チップの端面に金属シリサイド層が露出していないことを特徴とする固体撮像装置の製造方法。
3. 前記絶縁膜は、酸化シリコン層及び窒化シリコン層を含む積層膜であることを特徴とする請求項１または２に記載の固体撮像装置の製造方法。
4. 前記画素領域に設けられた画素ＭＯＳトランジスタに接続されるコンタクトホールを形成する際に、前記画素領域に残された前記絶縁膜をエッチングストッパとして使うことを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置の製造方法。
5. 前記サイドウォールスペーサを形成する前記工程では、前記絶縁膜の少なくとも前記光電変換素子を覆う部分を残すことを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置の製造方法。
6. 前記ウエハを用意する工程では、前記画素領域に前記光電変換素子で生じた電荷をリセットするため、または、前記光電変換素子の電荷に基づく信号を増幅するための画素ＭＯＳトランジスタのゲート電極が設けられており、
   前記サイドウォールスペーサを形成する前記工程では、前記絶縁膜の前記画素ＭＯＳトランジスタの前記ゲート電極の上面を覆う部分を残すことを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像装置の製造方法。
7. 前記サイドウォールスペーサを形成する前記工程では、前記絶縁膜の前記スクライブ領域の一部を覆う部分を除去し、前記金属シリサイド層を形成する工程では、前記スクライブ領域に、金属シリサイド層を有するアライメントマークを形成することを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置の製造方法。
8. 各々が光電変換素子を有する複数の画素を含む画素領域と、前記画素領域の周辺に配置された、ＭＯＳトランジスタを含む周辺回路領域とを有するチップを備える固体撮像装置であって、
   前記ＭＯＳトランジスタは金属シリサイド層を含み、前記ＭＯＳトランジスタのゲート電極の側面にはサイドウォールスペーサが形成されており、
   前記光電変換素子は、前記サイドウォールスペーサと同じ材料からなる第１絶縁膜で覆われ、前記チップの端面には前記サイドウォールスペーサと同じ材料からなる第２絶縁膜が露出し、前記第２絶縁膜の厚さが前記第１絶縁膜の厚さの９９％以上１０１％以下であることを特徴とする固体撮像装置。
9. 前記チップの端面には金属シリサイドが露出していないことを特徴とする請求項８に記載の固体撮像装置。
10. 前記画素領域における前記第１絶縁膜は、酸化シリコン層および窒化シリコン層を含む積層膜であり、前記積層膜は前記光電変換素子の表面での入射光の反射を低減する反射防止膜として機能する請求項８または９に記載の固体撮像装置。
11. 前記画素領域における前記第１絶縁膜は前記画素領域のＭＯＳトランジスタに接続されるコンタクトプラグに接することを特徴とする請求項８乃至１０のいずれか１項に記載の固体撮像装置。

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