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JP2016001653A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Tetsuya Ono
哲也 大野
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Abstract

【課題】窒化物半導体を利用したトランジスタの耐圧を向上させることが可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、第１導電型またはイントリンシック型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層とを備える。さらに、前記装置は、前記第２半導体層上に設けられた前記第１導電型またはイントリンシック型の第３半導体層と、前記第１、第２、または第３半導体層の側部の方向に設けられ、前記第１、第２、または第３半導体層に絶縁膜を介して設けられた制御電極とを備える。さらに、前記装置は、前記第１、第２、または第３半導体層の側部の方向に設けられた第１電極と、前記第３半導体層上に設けられた第２電極とを備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
III族窒化物半導体材料、特にＧａＮ（窒化ガリウム）系材料を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、優れた材料特性により大きなバンドギャップや高い電界強度などを引き出せることから、高出力と高耐圧動作が求められるスイッチング素子や電力制御素子などの次世代のパワートランジスタとして注目されている。
パワートランジスタには様々な構造のものがあり、それぞれの構造にそれぞれの特徴を生かせる最適な用途がある。例えば、低オン抵抗、高耐圧、大電流を必要とするスイッチング素子は、縦型構造が求められている。縦型構造は、縦方向に耐圧がかかる構造になっているため、基板と基板上に形成される半導体層の格子定数や熱膨張係数の差は小さいことが望ましい。基板上にIII族窒化物半導体結晶をエピタキシャル成長させる場合には、基板としてバルク結晶（例えばＧａＮ自立基板やＡｌＮ自立基板）を用いることが多い。しかしながら、これらの自立基板は低コスト化や大口径化が難しいという問題がある。一方、ＧａＮ結晶を格子定数や熱膨張係数の異なる異種基板（例えばシリコン基板）上でエピタキシャル成長させる場合、ＧａＮ結晶中には多くの転位欠陥が生じる。この転位欠陥の存在により、縦型構造の縦方向の耐圧は期待される物性値よりも小さいものになっており、ＧａＮの結晶性およびパワートランジスタのデバイス特性の向上が望まれている。
特開２０１０−２６７８８１号公報
窒化物半導体を利用したトランジスタの耐圧を向上させることが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第１導電型またはイントリンシック型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層とを備える。さらに、前記装置は、前記第２半導体層上に設けられた前記第１導電型またはイントリンシック型の第３半導体層と、前記第１、第２、または第３半導体層の側部の方向に設けられ、前記第１、第２、または第３半導体層に絶縁膜を介して設けられた制御電極とを備える。さらに、前記装置は、前記第１、第２、または第３半導体層の側部の方向に設けられた第１電極と、前記第３半導体層上に設けられた第２電極とを備える。
第１実施形態の半導体装置の構造を示す断面図および平面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/10)である。 第１実施形態の半導体装置の製造方法を示す断面図および平面図(2/10)である。 第１実施形態の半導体装置の製造方法を示す断面図および平面図(3/10)である。 第１実施形態の半導体装置の製造方法を示す断面図および平面図(4/10)である。 第１実施形態の半導体装置の製造方法を示す断面図(5/10)である。 第１実施形態の半導体装置の製造方法を示す断面図(6/10)である。 第１実施形態の半導体装置の製造方法を示す断面図および平面図(7/10)である。 第１実施形態の半導体装置の製造方法を示す断面図(8/10)である。 第１実施形態の半導体装置の製造方法を示す平面図(9/10)である。 第１実施形態の半導体装置の製造方法を示す断面図(10/10)である。 第２実施形態の半導体装置の構造を示す断面図である。 第２実施形態の半導体装置の製造方法を示す断面図(1/7)である。 第２実施形態の半導体装置の製造方法を示す断面図(2/7)である。 第２実施形態の半導体装置の製造方法を示す断面図(3/7)である。 第２実施形態の半導体装置の製造方法を示す断面図(4/7)である。 第２実施形態の半導体装置の製造方法を示す断面図(5/7)である。 第２実施形態の半導体装置の製造方法を示す断面図(6/7)である。 第２実施形態の半導体装置の製造方法を示す断面図(7/7)である。 第３実施形態の半導体装置の構造を示す断面図である。 第３実施形態の半導体装置の製造方法を示す断面図(1/6)である。 第３実施形態の半導体装置の製造方法を示す断面図(2/6)である。 第３実施形態の半導体装置の製造方法を示す断面図(3/6)である。 第３実施形態の半導体装置の製造方法を示す断面図(4/6)である。 第３実施形態の半導体装置の製造方法を示す断面図(5/6)である。 第３実施形態の半導体装置の製造方法を示す断面図(6/6)である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図および平面図である。本実施形態の半導体装置は、ＧａＮやＡｌＧａＮなどの窒化物半導体を利用した縦型トランジスタを備えている。
図１(ａ)は、図１(ｃ)の平面図におけるＩ−Ｉ’線に沿った断面図である。図１(ｂ)は、図１(ｃ)の平面図や図１(ａ)の断面図におけるＪ−Ｊ’線に沿った断面図である。図１(ｃ)の符号Ｒは、縦型トランジスタの動作領域を示す。
本実施形態の半導体装置は、基板１と、第１のバッファ層２と、転位抑制層３と、電流ブロック層４と、第１半導体層の例である第１のｎ型コンタクト層５と、第２半導体層の例である第１のｐ型半導体層６と、第３半導体層の例である第１のドリフト層７と、第２のバッファ層８と、第２のｎ型コンタクト層９とを備えている。
さらに、本実施形態の半導体装置は、絶縁膜の例であるゲート絶縁膜１１と、制御電極の例であるゲート電極１２と、第１電極の例であるソース電極１３と、第２電極の例であるドレイン電極１４と、層間絶縁膜１５と、ｐ型コンタクト層２１と、ｐ型ソース層２２とを備えている。
符号ｎ、ｐ、ｉはそれぞれ、ｎ型、ｐ型、ｉ型（イントリンシック型）の半導体層を示している。ｎ型、ｐ型はそれぞれ、第１、第２導電型の例である。なお、ｉ型の半導体層とは、ｎ型不純物およびｐ型不純物が意図的に含まれていない半導体層を意味する。ｉ型の半導体層は、アンドープの半導体層とも呼ばれる。
なお、図１(ｂ)および図１(ｃ)においては、基板１、バッファ層２、および転位抑制層３の図示が省略されている。
基板１の例は、シリコン基板などの半導体基板である。図１(ａ)〜図１(ｃ)は、基板１に平行で互いに垂直なＸ方向およびＹ方向と、基板１に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、基板１と層間絶縁膜１５との位置関係は、基板１が層間絶縁膜１５の下方に位置していると表現される。
第１のバッファ層２は、基板１上に形成されている。第１のバッファ層２の例は、ＡｌＮ（窒化アルミニウム）層、ＡｌＧａＮ層、ＧａＮ層などを含む積層膜である。
転位抑制層３は、第１のバッファ層２上に形成されている。転位抑制層３の例は、複数の窒化物半導体層や絶縁膜などを含む積層膜である。転位抑制層３は、第１のバッファ層２内の転位が上方に伸びて、電流ブロック層４上の動作領域Ｒに到達することを抑制するために設けられている。転位抑制層３の膜厚は、例えば４μｍ〜１０μｍ程度である。
電流ブロック層４は、転位抑制層３上に形成されている。電流ブロック層４の例は、ｐ型のＧａＮ層である。電流ブロック層４は、動作領域Ｒ内のリーク電流が転位抑制層３に流れ込むことを防止するために設けられている。電流ブロック層４の膜厚は、例えば１μｍ〜３μｍ程度である。
第１のｎ型コンタクト層５は、電流ブロック層４上に形成され、ソース電極１３に接している。第１のｎ型コンタクト層５は、電流ブロック層４とほぼ同じ面積を有する下部領域と、下部領域よりも小さい面積を有する上部領域とを含んでいる。第１のｎ型コンタクト層５の例は、ｎ型不純物を比較的高濃度にドープされたｎ＋型のＧａＮ層である。このｎ型不純物の例は、シリコン（Ｓｉ）原子である。第１のｎ型コンタクト層５は、ソース電極１３との接触抵抗を小さくするために設けられている。第１のｎ型コンタクト層５の膜厚は、例えば２μｍ〜４μｍ程度である。
第１のｐ型半導体層６は、第１のｎ型コンタクト層５上に形成され、第１のｎ型コンタクト層５の上部領域とほぼ同じ面積を有している。第１のｐ型半導体層６の例は、ｐ型不純物がドープされたｐ型のＧａＮ層である。このｐ型不純物の例は、マグネシウム（Ｍｇ）原子である。ｐ型半導体層６の膜厚は、例えば０．０２μｍ〜１μｍ程度である。
第１のドリフト層７は、第１のｐ型半導体層６上に形成され、第１のｐ型半導体層６とほぼ同じ面積を有している。第１のドリフト層７の例は、第１のｎ型コンタクト層５よりもｎ型不純物を低濃度にドープされたｎ−型のＧａＮ層であるが、ｉ型のＧａＮ層でもよい。第１のドリフト層７の膜厚は、例えば４μｍ〜１０μｍ程度である。
第２のバッファ層８は、第１のドリフト層７上に形成され、第１のドリフト層７とほぼ同じ面積を有している。第２のバッファ層８は、トンネル電流が容易に流れるように形成されており、第２のバッファ層８の例は、ＡｌＮ層、ＧａＮ層、およびＡｌＧａＮ層の少なくともいずれかを含む導電性の積層膜である。なお、本実施形態の半導体装置は、第２のバッファ層８を備えていなくてもよい。
第２のｎ型コンタクト層９は、第２のバッファ層８上に形成され、ドレイン電極１４に接している。第２のｎ型コンタクト層９は、第２のバッファ層８とほぼ同じ面積を有している。第２のｎ型コンタクト層９の例は、ｎ＋型のＧａＮ層である。第２のｎ型コンタクト層９は、ドレイン電極１４との接触抵抗を小さくするために設けられている。
ゲート絶縁膜１１は、第１のｎ型コンタクト層５の下部領域の上部と、第１のｎ型コンタクト層５の上部領域、第１のｐ型半導体層６、第１のドリフト層７、および第２のバッファ層８の側部とに形成されている。ゲート絶縁膜１１の例は、シリコン酸化膜である。ゲート絶縁膜１１の膜厚は、例えば１０ｎｍ〜５０ｎｍ程度である。
ゲート電極１２は、第１のｎ型コンタクト層５の上部領域、第１のｐ型半導体層６、および第１のドリフト層７の側部の方向に形成されており、第１のｎ型コンタクト層５、第１のｐ型半導体層６、および第１のドリフト層７にゲート絶縁膜１１を介して形成されている。具体的には、ゲート電極１２は、第１のｎ型コンタクト層５の上部および側部と、第１のｐ型半導体層６の側部と、第１のドリフト層７の側部とにゲート絶縁膜１１を介して形成されている。ゲート電極１２の例は、金属層である。この金属層の例は、Ｐｔ（白金）層、Ｎｉ（ニッケル）層、Ａｕ（金）層の少なくともいずれかを含む積層膜である。ゲート電極１２は、Ｙ方向に延びる形状を有している。
ソース電極１３は、第１のｎ型コンタクト層５の上部領域の側部の方向に形成されている。具体的には、ソース電極１３は、第１のｎ型コンタクト層５の下部領域上に形成され、第１のｎ型コンタクト層５の下部領域の上部に接している。ソース電極１３の例は、オーミック電極であり、例えばＡｌ（アルミニウム）層、Ｔｉ（チタン）層、Ｎｉ層、およびＡｕ層の少なくともいずれかを含む積層膜である。ソース電極１３は、Ｙ方向に延びる形状を有している。
ドレイン電極１４は、第１のドリフト層７上に形成されている。具体的には、ドレイン電極１４は、第２のｎ型コンタクト層９上に形成され、第２のｎ型コンタクト層９の上部に接している。ドレイン電極１４の例は、オーミック電極であり、例えばＡｌ層、Ｔｉ層、Ｎｉ層、およびＡｕ層の少なくともいずれかを含む積層膜である。ドレイン電極１４は、Ｙ方向に延びる形状を有している。
層間絶縁膜１５は、転位抑制層３上のトランジスタを覆うように形成されている。層間絶縁膜１５の例は、シリコン酸化膜である。
ｐ型コンタクト層２１は、第１のｐ型半導体層６上に形成され、ソース電極１３の側部に接している。ｐ型コンタクト層２１の例は、第１のｐ型半導体層６よりもｐ型不純物を高濃度にドープされたｐ＋型のＧａＮ層である。ｐ型コンタクト層２１は、ｐ型ソース層２２を介してソース電極１３と第１のｐ型半導体層６との間の電位差を小さくするための層である。ｐ型コンタクト層２１の膜厚は、例えば０．０１μｍ〜２μｍ程度である。
ｐ型ソース層２２は、ｐ型コンタクト層２１上に形成され、ソース電極１３の側部および下部に接している。ｐ型ソース層２２は、ｐ型コンタクト層２１とほぼ同じ面積を有している。ｐ型ソース層２２は、ソース電極１３との接触抵抗を小さくするために設けられている。
本実施形態の半導体装置は、図１(ａ)および図１(ｃ)に示すように、二組のゲート絶縁膜１１、ゲート電極１２、およびソース電極１３を備えている。一組のゲート絶縁膜１１、ゲート電極１２、およびソース電極１３は、第１のｐ型半導体層６や第１のドリフト層７の＋Ｘ方向に配置されており、もう一組のゲート絶縁膜１１、ゲート電極１２、およびソース電極１３は、第１のｐ型半導体層６や第１のドリフト層７の−Ｘ方向に配置されている。第１のｐ型半導体層６や第１のドリフト層７は、前者の組と後者の組との間に配置されている。
なお、本実施形態のゲート電極１２とソース電極１３は、ゲート電極１２が動作領域Ｒの内側（第１のｐ型半導体層６や第１のドリフト層７の側方）に配置され、ソース電極１３が動作領域Ｒの外側（第１のｎ型コンタクト層５の上方）に配置されている。
また、本実施形態の半導体装置は、図１(ｂ)および図１(ｃ)に示すように、二組のｐ型コンタクト層２１とｐ型ソース層２２とを備えている。一組のｐ型コンタクト層２１とｐ型ソース層２２は、ソース電極１３の＋Ｙ方向に配置されており、もう一組のｐ型コンタクト層２１とｐ型ソース層２２は、ソース電極１３の−Ｙ方向に配置されている。ソース電極１３は、前者の組と後者の組との間に配置されている。
以上のように、本実施形態の半導体装置は、窒化物半導体を利用した縦型トランジスタを備えている。本実施形態の窒化物半導体において、基板１に近い領域には転位欠陥が多く含まれており、基板１から離れるほど転位欠陥は少ない。
本実施形態のトランジスタは、ドレイン電極１４が第１のドリフト層７上に配置されることで、転位欠陥を多く含む領域から離れて配置されている。よって、本実施形態によれば、転位に起因するリーク電流を抑制することができ、その結果、トランジスタの耐圧を向上させることが可能となる。
また、本実施形態によれば、転位抑制層３上に電流ブロック層４を形成することで、動作時のリーク電流が転位抑制層３に流れ込むことを防止することができる。
図２〜図１１は、第１実施形態の半導体装置の製造方法を示す断面図および平面図である。
まず、図２(ａ)に示すように、基板１上に第１のバッファ層２および転位抑制層３を順次形成する。本実施形態の基板１の例は、シリコン基板であるが、代わりにサファイア基板としてもよい。
次に、図２(ｂ)に示すように、転位抑制層３上に電流ブロック層４、第１のｎ型コンタクト層５、第１のｐ型半導体層６、および第１のドリフト層７を順次形成する。
次に、図２(ｃ)に示すように、第１のドリフト層７上に第２のバッファ層８および第２のｎ型コンタクト層９を順次形成する。
次に、図３(ａ)および図３(ｂ)に示すように、Ｘ方向に延びる開口部Ｈ1を形成するために第２のｎ型コンタクト層９上にレジストを塗布し、リソグラフィにより開口部Ｈ1以外を覆うレジストマスク３１を形成する。
次に、図４(ａ)および図４(ｂ)に示すように、レジストマスク３１を用いたＲＩＥ（Reactive Ion Etching）などのエッチングにより、第２のｎ型コンタクト層９、第２のバッファ層８、および第１のドリフト層７を貫通して第１のｐ型半導体層６に到達する開口部Ｈ1を形成する。本実施形態の開口部Ｈ1の側面は、（１−１００）面（ｍ面）や（１１−２０）面（ａ面）などの非極性面であるが、（１１−２２）面などの半極性面でもよい。次に、リフトオフ法によりレジストマスク３１を除去する。
次に、図５(ａ)〜図５(ｃ)に示すように、Ｙ方向に延びる開口部Ｈ2を形成するためのレジストマスク３２をリソグラフィにより形成する。本実施形態の開口部Ｈ2の側面は、ｍ面やａ面などの非極性面であるが、半極性面でもよい。
次に、図６(ａ)に示すように、ＲＩＥにより、第２のｎ型コンタクト層９、第２のバッファ層８、第１のドリフト層７、および第１のｐ型半導体層６を貫通して第１のｎ型コンタクト層５に到達する開口部Ｈ2を形成する。次に、レジストマスク３２を除去する。
次に、図６(ｂ)に示すように、基板１上の全面にゲート絶縁膜１１を形成する。その結果、第１のｎ型コンタクト層５、第１のｐ型半導体層６、第１のドリフト層７、第２のバッファ層８、および第２のｎ型コンタクト層９にゲート絶縁膜１１が形成される。
次に、図６(ｃ)に示すように、リソグラフィおよびエッチングにより、第２のｎ型コンタクト層９の上部のゲート絶縁膜１１を除去する。次に、ドレイン電極１４の形成予定領域以外をレジストマスクで覆った状態で、第２のｎ型コンタクト層９上にドレイン電極１４を形成する。
次に、図７(ａ)に示すように、リソグラフィにより、ゲート電極１２の形成予定領域以外を覆うレジストマスク３３を形成する。
次に、図７(ｂ)に示すように、レジストマスク３３を用いて、ゲート絶縁膜１１上にゲート電極１２を形成する。次に、レジストマスク３３を除去する。
次に、図８(ａ)および図８(ｂ)に示すように、Ｘ方向に延びる開口部Ｈ3を有するレジストマスク３４をリソグラフィにより形成する。開口部Ｈ3は、ｐ型コンタクト層２１とｐ型ソース層２２の形成予定領域に形成される。
次に、図９(ａ)および図９(ｂ)に示すように、エッチングなどにより、開口部Ｈ3内のゲート絶縁膜１１を除去する。その結果、開口部Ｈ3内に第１のｐ型半導体層６が露出される。次に、露出した第１のｐ型半導体層６上にｐ型コンタクト層２１およびｐ型ソース層２２を順次形成する。次に、レジストマスク３４を除去する。
次に、図１０(ａ)に示すように、ソース電極１３の形成予定領域内のゲート絶縁膜１１を除去するための開口部Ｈ4を有するレジストマスク３５を形成する。
次に、図１０(ｂ)に示すように、ＲＩＥにより、開口部Ｈ4内のゲート絶縁膜１１を除去する。その結果、開口部Ｈ4内に第１のｎ型コンタクト層５が露出する。次に、レジストマスク３５を除去する。
次に、図１０(ｃ)に示すように、ソース電極１３の形成予定領域に開口部Ｈ5を有するレジストマスク３６を形成する。
次に、図１１(ａ)および図１１(ｂ)に示すように、開口部Ｈ5内の第１のｎ型コンタクト層５の上部および側部、第１のｐ型半導体層６の側部、ｐ型コンタクト層２１の側部、およびｐ型ソース層２２の側部および上部に、ソース電極１３を形成する。次に、レジストマスク３６を除去する。このようにして、基板１上にトランジスタが形成される。
その後、基板１上に層間絶縁膜１５が形成される。さらに、基板１上に種々の層間絶縁膜、配線層などが形成される。このようにして、第１実施形態の半導体装置を製造することができる。
以上のように、本実施形態の半導体装置は、第１のｎ型コンタクト層５、第１のｐ型半導体層６、または第１のドリフト層７の側部の方向にゲート電極１２とソース電極１３とを備え、第１のドリフト層７上にドレイン電極１４を備える。よって、本実施形態によれば、転位欠陥を多く含む領域からトランジスタを離し、第１のドリフト層７に電子を通すことでコラプスを抑えることができ、その結果、トランジスタの耐圧を向上させることが可能となる。
（第２実施形態）
図１２は、第２実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置は、第１実施形態の半導体装置の構成要素に加えて、第２のｐ型半導体層２３と、第３のｎ型コンタクト層２４とを備えている。また、本実施形態においては、第１実施形態の第１のｎ型コンタクト層５が第２のドリフト層２５に置き換えられている。第２のｐ型半導体層２３は、第５半導体層の例である。第３のｎ型コンタクト層２４は、第４半導体層の例である。第２のドリフト層２５は、第１半導体層の例である。
第２のｐ型半導体層２３は、電流ブロック層４上に形成され、第２のドリフト層２５の側部に接している。第２のｐ型半導体層２３の例は、ｐ型のＧａＮ層である。第２のｐ型半導体層２３は、第３のｎ型コンタクト層２４の下部および側部に接しており、第２のドリフト層２５と第３のｎ型コンタクト層２４との間に形成されている。ゲート電極１２の下方の第２のｐ型半導体層２３は、第２のドリフト層２５と第３のｎ型コンタクト層２４との間に挟まれており、縦型トランジスタのチャネルとして機能する。
第３のｎ型コンタクト層２４は、ｐ型コンタクト層２１と共に第２のｐ型半導体層２３上に形成されている。第３のｎ型コンタクト層２４は、ソース電極１３の下部に接しており、ソース電極１３に電気的に接続されている。第３のｎ型コンタクト層２４の例は、ｎ＋型のＧａＮ層である。
本実施形態のゲート絶縁膜１１は、第２のドリフト層２５、第２のｐ型半導体層２３、および第３のｎ型コンタクト層２４上に形成されている。また、本実施形態のゲート電極１２は、第２のドリフト層２５、第２のｐ型半導体層２３、および第３のｎ型コンタクト層２４上にゲート絶縁膜１１を介して形成されている。また、本実施形態のソース電極１３は、第３のｎ型コンタクト層２４上に形成されている。
本実施形態の第１のｐ型半導体層６は、Ｙ方向に延びる開口部１０を第１のｐ型半導体層６の中央部に有している。その結果、第１のドリフト層７は、開口部１０を通じて第２のドリフト層２５に接している。本実施形態の第２のドリフト層２５は、ｎ−型のＧａＮ層である。
本実施形態の半導体装置は、二組のゲート絶縁膜１１、ゲート電極１２、ソース電極１３、ｐ型コンタクト層２１、ｐ型ソース層２２、第２のｐ型半導体層２３、および第３のｎ型コンタクト層２４を備えている。一方の組は、第２のドリフト層２５、第１のｐ型半導体層６、および第１のドリフト層７の＋Ｘ方向に配置され、他方の組は、第２のドリフト層２５、第１のｐ型半導体層６、および第１のドリフト層７の−Ｘ方向に配置されている。第２のドリフト層２５、第１のｐ型半導体層６、および第１のドリフト層７は、前者の組と後者の組との間に配置されている。
なお、本実施形態のｐ型コンタクト層２１とｐ型ソース層２２は、第１実施形態と同様に、第２のドリフト層２５、第１のｐ型半導体層６、および第１のドリフト層７の±Ｙ方向に配置されていてもよい。
本実施形態のトランジスタがオンになると、ゲート電極１２下の第２のｐ型半導体層２３の上層がチャネル化して導通状態になり、第３のｎ型コンタクト層２４から第２のｐ型半導体層２３を介して第２のドリフト層２５へと電子が流れる。この電子は、開口部１０を通じて第１のドリフト層７へと流れる。
本実施形態によれば、第１のｐ型半導体層６の中央部付近に開口部１０を形成することにより、電子が開口部１０を通って第１のドリフト層７の結晶中を流れる。よって、本実施形態によれば、電子が第１のドリフト層７の結晶中を通ることでコラプスを抑制することができ、その結果、トランジスタの耐圧を向上させることが可能となる。
図１３〜図１９は、第２実施形態の半導体装置の製造方法を示す断面図である。
まず、図１３(ａ)に示すように、基板１上に第１のバッファ層２と転位抑制層３とを順次形成する。
次に、図１３(ｂ)に示すように、転位抑制層３上に電流ブロック層４、第２のドリフト層２５、および第１のｐ型半導体層６を順次形成する。
次に、図１３(ｃ)に示すように、リソグラフィおよびＲＩＥにより、第１のｐ型半導体層６に開口部１０を形成する。本実施形態の開口部１０の側面は、ｍ面やａ面などの非極性面である。
次に、図１４(ａ)に示すように、開口部１０を有する第１のｐ型半導体層６上に第１のドリフト層７を形成する。その結果、開口部１０内に第１のドリフト層７が埋め込まれ、第１のドリフト層７が第２のドリフト層２５に接することとなる。
次に、図１４(ｂ)に示すように、第１のドリフト層７上に第２のバッファ層８と第２のｎ型コンタクト層９とを順次形成する。
次に、図１４(ｃ)に示すように、リソグラフィにより、ドレイン電極１４の形成予定領域以外を覆うレジストマスク４１を形成する。
次に、図１５(ａ)に示すように、レジストマスク４１を利用して、第２のｎ型コンタクト層９上にドレイン電極１４を形成する。次に、レジストマスク４１を除去する。
次に、図１５(ｂ)に示すように、Ｙ方向に延びる開口部Ｈ1を形成するためのレジストマスク４２をリソグラフィにより形成する。
次に、図１５(ｃ)に示すように、ＲＩＥにより、第２のｎ型コンタクト層９、第２のバッファ層８、第１のドリフト層７、および第１のｐ型半導体層６を貫通して第２のドリフト層２５に到達する開口部Ｈ1を形成する。次に、レジストマスク４２を除去する。
次に、図１６(ａ)に示すように、Ｙ方向に延びる開口部Ｈ2を有するレジストマスク４３をリソグラフィにより形成する。開口部Ｈ2は、第２のｐ型半導体層２３と第３のｎ型コンタクト層２４の形成予定領域に形成される。
次に、図１６(ｂ)に示すように、ＲＩＥにより、開口部Ｈ2内の第２のドリフト層２５を除去する。その結果、開口部Ｈ2内に電流ブロック層４が露出される。
次に、図１６(ｃ)に示すように、開口部Ｈ2内の電流ブロック層４の上部および第２のドリフト層２５の側部に第２のｐ型半導体層２３を形成する。次に、開口部Ｈ2内の第２のｐ型半導体層２３上に第３のｎ型コンタクト層２４を形成する。次に、レジストマスク４３を除去する。符号Ｗは、第２のｐ型半導体層２３の最上部のＸ方向の幅を示す。幅Ｗは、ピンチオフかつチャネル化により導通可能な値であればよく、例えば０．０２μｍ〜１μｍ程度に調整されている。また、第２のｐ型半導体層２３に対してｎ型不純物をイオン注入して第３のｎ型コンタクト層２４を形成してもよい。なお、第２のｐ型半導体層２３の膜厚は、第２のドリフト層２５の膜厚に応じて設定される。また、第３のｎ型コンタクト層２４の膜厚は、第２のｐ型半導体層２３からのＭｇの拡散の程度を考慮して、例えば１μｍ〜２μｍ程度に調整される。
次に、図１７(ａ)に示すように、リソグラフィにより、ゲート絶縁膜１１の形成予定領域以外を覆うレジストマスク４４を形成する。
次に、図１７(ｂ)に示すように、レジストマスク４４を利用して、第２のドリフト層２５、第２のｐ型半導体層２３、および第３のｎ型コンタクト層２４上にゲート絶縁膜１１を形成する。次に、レジストマスク４４を除去する。
次に、図１７(ｃ)に示すように、リソグラフィにより、ゲート電極１２の形成予定領域以外を覆うレジストマスク４５を形成する。
次に、図１８(ａ)に示すように、レジストマスク４５を利用して、第２のドリフト層２５、第２のｐ型半導体層２３、および第３のｎ型コンタクト層２４上にゲート絶縁膜１１を介してゲート電極１２を形成する。次に、レジストマスク４５を除去する。
次に、図１８(ｂ)に示すように、リソグラフィにより、ソース電極１３、ｐ型コンタクト層２１、およびｐ型ソース層２２の形成予定領域以外を覆うレジストマスク４６を形成する。次に、エッチングなどにより、ソース電極１３、ｐ型コンタクト層２１、およびｐ型ソース層２２の形成予定領域のゲート絶縁膜１１を除去し、第２のｐ型半導体層２３および第３のｎ型コンタクト層２４をゲート絶縁膜１１から露出させる。
次に、図１９(ａ)に示すように、ＲＩＥなどにより、ソース電極１３、ｐ型コンタクト層２１、およびｐ型ソース層２２の形成予定領域の第２のｐ型半導体層２３および第３のｎ型コンタクト層２４を除去する。次に、第２のｐ型半導体層２３上にｐ型コンタクト層２１とｐ型ソース層２２とを順次形成する。次に、第３のｎ型コンタクト層２４およびｐ型ソース層２２上にソース電極１３を形成する。次に、レジストマスク４６を除去する。
次に、図１９(ｂ)に示すように、基板１上に素子分離用の溝を形成する。その結果、基板１上にトランジスタが形成される。
その後、基板１上に層間絶縁膜１５が形成される。さらに、基板１上に種々の層間絶縁膜、配線層などが形成される。このようにして、第２実施形態の半導体装置を製造することができる。
以上のように、本実施形態の半導体装置は、第２のドリフト層２５、第１のｐ型半導体層６、または第１のドリフト層７の側部の方向にゲート電極１２とソース電極１３とを備え、第１のドリフト層７上にドレイン電極１４を備える。よって、本実施形態によれば、第１実施形態と同様、転位欠陥を多く含む領域からトランジスタを離し、第１のドリフト層７の結晶中に電子を通すことでコラプスを抑えることができ、その結果、トランジスタの耐圧を向上させることが可能となる。
（第３実施形態）
図２０は、第３実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置は、第２実施形態の第２のドリフト層２５の代わりに、電子走行層２６と電子供給層２７とを備えている。電子走行層２６は、第１半導体層の第１の窒化物半導体層の例である。電子供給層２７は、第１半導体層の第２の窒化物半導体層の例である。
電子走行層２６は、電流ブロック層４上に形成されている。電子走行層２６の例は、ｉ型のＧａＮ層である。
電子供給層２７は、電子走行層２６上に形成されている。電子供給層２７の例は、ｉ型のＡｌＧａＮ層である。
本実施形態の第１のｐ型半導体層６と電子供給層２７は、これらの中央部にＹ方向に延びる開口部１０を有している。その結果、第１のドリフト層７は、開口部１０を通じて電子走行層２６に接している。本実施形態の第１のｐ型半導体層６は、ｐ型のＡｌＧａＮ層であるが、ｐ型のＧａＮ層でもよい。
本実施形態のゲート絶縁膜１１は、第２のｐ型半導体層２３および第３のｎ型コンタクト層２４上に形成されている。また、本実施形態のゲート電極１２は、第２のｐ型半導体層２３および第３のｎ型コンタクト層２４上にゲート絶縁膜１１を介して形成され、第１のｐ型半導体層６に電気的に接続されている。また、本実施形態のソース電極１３は、第３のｎ型コンタクト層２４上に形成されている。
本実施形態の第１のｐ型半導体層６は、電子走行層２６と電子供給層２７とのヘテロ界面のチャネルにおける２次元電子ガス（２ＤＥＧ）のポテンシャルを上昇させる作用を有する。そのため、本実施形態のトランジスタがオフ状態の場合には、ヘテロ界面の伝導帯のエネルギー準位がフェルミ準位よりも高くなり、チャネルの２ＤＥＧ層が空乏化された状態となる。
一方、本実施形態のトランジスタがオンになると、ゲート電極１２下の第２のｐ型半導体層２３がチャネル化して導通状態になり、第３のｎ型コンタクト層２４から第２のｐ型半導体層２３を介して電子走行層２６へと電子が流れる。同時に、第１のｐ型半導体層６からヘテロ界面に正孔が導入されることにより、ヘテロ界面に電子が発生する。その結果、電子は、開口部１０を通じて第１ドリフト７層へと流れる。
本実施形態によれば、トランジスタのピンチオフを向上させ、かつチャネル移動度を改善することが可能となる。
図２１〜図２６は、第３実施形態の半導体装置の製造方法を示す断面図である。
まず、図２１(ａ)に示すように、基板１上に第１のバッファ層２と転位抑制層３とを順次形成する。
次に、図２１(ｂ)に示すように、転位抑制層３上に電流ブロック層４、電子走行層２６、電子供給層２７、および第１のｐ型半導体層６を順次形成する。電子走行層２６の膜厚の例は、２〜４μｍである。また、電子供給層２７の膜厚の例は、２５ｎｍである。
次に、図２１(ｃ)に示すように、リソグラフィおよびＲＩＥにより、第１のｐ型半導体層６と電子供給層２７とに開口部１０を形成する。本実施形態の第１のｐ型半導体層６と電子供給層２７の側面は、ｍ面やａ面などの非極性面であるが、半極性面でもよい。
次に、図２２(ａ)に示すように、開口部１０を有する第１のｐ型半導体層６および電子供給層２７上に第１のドリフト層７を形成する。その結果、開口部１０内に第１のドリフト層７が埋め込まれ、第１のドリフト層７が電子走行層２６に接する。次に、第１のドリフト層７上に第２のバッファ層８と第２のｎ型コンタクト層９とを順次形成する。
次に、図２２(ｂ)に示すように、第２実施形態と同様に、第２のｎ型コンタクト層９上にドレイン電極１４を形成する。
次に、図２２(ｃ)に示すように、Ｙ方向に延びる開口部Ｈ1を形成するためのレジストマスク５１をリソグラフィにより形成する。
次に、図２３(ａ)に示すように、ＲＩＥなどにより、第２のｎ型コンタクト層９、第２のバッファ層８、および第１のドリフト層７を貫通して第１のｐ型半導体層６に到達する開口部Ｈ1を形成する。次に、レジストマスク５１を除去する。
次に、図２３(ｂ)に示すように、Ｙ方向に延びる開口部Ｈ2を形成するためのレジストマスク５２をリソグラフィにより形成する。開口部Ｈ2は、第２のｐ型半導体層２３と第３のｎ型コンタクト層２４の形成予定領域に形成される。
次に、図２３(ｃ)に示すように、ＲＩＥにより、第１のｐ型半導体層６、電子供給層２７、および電子走行層２６を貫通して電流ブロック層４に到達する開口部Ｈ2を形成する。
次に、図２４(ａ)に示すように、レジストマスク５２を用いて、開口部Ｈ2内の電流ブロック層４の上部と電子走行層２６の側部とに第２のｐ型半導体層２３を形成する。次に、開口部Ｈ2内の第２のｐ型半導体層２３上に第３のｎ型コンタクト層２４を形成する。次に、レジストマスク５２を除去する。なお、第２のｐ型半導体層２３に対してｎ型不純物をイオン注入して第３のｎ型コンタクト層２４を形成してもよい。
次に、図２４(ｂ)に示すように、レジストマスク５３を利用して、第２のｐ型半導体層２３および第３のｎ型コンタクト層２４上にゲート絶縁膜１１を形成する。次に、レジストマスク５３を除去する。なお、本実施形態のゲート絶縁膜１１の厚さは、電子供給層２７の厚さに応じて設定される。
次に、図２４(ｃ)に示すように、リソグラフィにより、ゲート電極１２の形成予定領域以外を覆うレジストマスク５４を形成する。
次に、図２５(ａ)に示すように、レジストマスク５４を利用して、第２のｐ型半導体層２３および第３のｎ型コンタクト層２４上にゲート絶縁膜１１を介してゲート電極１２を形成する。この際、ゲート電極１２は、第１のｐ型半導体層６上にも形成され、第１のｐ型半導体層６に電気的に接続される。次に、レジストマスク５４を除去する。
次に、図２５(ｂ)に示すように、リソグラフィにより、ソース電極１３、ｐ型コンタクト層２１、およびｐ型ソース層２２の形成予定領域以外を覆うレジストマスク５５を形成する。次に、エッチングなどにより、ゲート絶縁膜１１を除去し、第２のｐ型半導体層２３および第３のｎ型コンタクト層２４をゲート絶縁膜１１から露出させる。
次に、図２６(ａ)に示すように、レジストマスク５５を利用して、ＲＩＥなどにより、ソース電極１３、ｐ型コンタクト層２１、およびｐ型ソース層２２の形成予定領域の第２のｐ型半導体層２３および第３のｎ型コンタクト層２４を除去する。次に、第２のｐ型半導体層２３上にｐ型コンタクト層２１とｐ型ソース層２２とを順次形成する。次に、レジストマスク５５を除去する。次に、不図示のレジストマスクをリソグラフィにより形成し、第３のｎ型コンタクト層２４およびｐ型ソース層２２上にソース電極１３を形成する。次に、このレジストマスクを除去する。
次に、図２６(ｂ)に示すように、基板１上に素子分離用の溝を形成する。その結果、基板１上にトランジスタが形成される。
その後、基板１上に層間絶縁膜１５が形成される。さらに、基板１上に種々の層間絶縁膜、配線層などが形成される。このようにして、第３実施形態の半導体装置を製造することができる。
以上のように、本実施形態の半導体装置は、電子走行層２６、電子供給層２７、第１のｐ型半導体層６、または第１のドリフト層７の側部の方向にゲート電極１２とソース電極１３とを備え、第１のドリフト層７上にドレイン電極１４を備える。よって、本実施形態によれば、第１および第２実施形態と同様、転位欠陥を多く含む領域からトランジスタを離し、第１のドリフト層７の結晶中に電子を通すことでコラプスを抑えることができ、その結果、トランジスタの耐圧を向上させることが可能となる。
なお、第１〜第３実施形態の基板１は、シリコン基板の代わりにサファイア基板としてもよい。この場合、サファイア基板上にトランジスタを形成した後、トランジスタ上にシリコン基板上を貼り付け、レーザーリフトオフ法でトランジスタをサファイア基板から分離することもできる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：第１のバッファ層、３：転位抑制層、４：電流ブロック層、
５：第１のｎ型コンタクト層、６：第１のｐ型半導体層、７：第１のドリフト層、
８：第２のバッファ層、９：第２のｎ型コンタクト層、１０：開口部、
１１：ゲート絶縁膜、１２：ゲート電極、
１３：ソース電極、１４：ドレイン電極、１５：層間絶縁膜、
２１：ｐ型コンタクト層、２２：ｐ型ソース層、
２３：第２のｐ型半導体層、２４：第３のｎ型コンタクト層、
２５：第２のドリフト層、２６：電子走行層、２７：電子供給層、
３１、３２、３３、３４、３５、３６：レジストマスク、
４１、４２、４３、４４、４５、４６：レジストマスク、
５１、５２、５３、５４、５５：レジストマスク

Claims (6)

  1. 第１導電型またはイントリンシック型の第１半導体層と、
    前記第１半導体層上に設けられた第２導電型の第２半導体層と、
    前記第２半導体層上に設けられた前記第１導電型またはイントリンシック型の第３半導体層と、
    前記第１、第２、または第３半導体層の側部の方向に設けられ、前記第１、第２、または第３半導体層に絶縁膜を介して設けられた制御電極と、
    前記第１、第２、または第３半導体層の側部の方向に設けられた第１電極と、
    前記第３半導体層上に設けられた第２電極と、
    を備える半導体装置。
  2. さらに、
    前記第１電極に電気的に接続された前記第１導電型の第４半導体層と、
    前記第１半導体層と前記第４半導体層との間に設けられた前記第２導電型の第５半導体層と、
    を備える請求項１に記載の半導体装置。
  3. 前記第３半導体層は、前記第１半導体層に接している、請求項２に記載の半導体装置。
  4. 前記第１半導体層は、第１の窒化物半導体層と、前記第１の窒化物半導体層上に設けられた第２の窒化物半導体層とを含む、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記制御電極は、前記第２半導体層に電気的に接続されている、請求項４に記載の半導体装置。
  6. 第１導電型またはイントリンシック型の第１半導体層を形成し、
    前記第１半導体層上に第２導電型の第２半導体層を形成し、
    前記第２半導体層上に前記第１導電型またはイントリンシック型の第３半導体層を形成し、
    前記第１、第２、または第３半導体層の側部の方向において、前記第１、第２、または第３半導体層に絶縁膜を介して制御電極を形成し、
    前記第１、第２、または第３半導体層の側部の方向に第１電極を形成し、
    前記第３半導体層上に第２電極を形成する、
    ことを含む半導体装置の製造方法。
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