JP5189771B2 - ＧａＮ系半導体素子 - Google Patents

Description

この発明はIII−Ｖ族窒化物半導体を用いたＧａＮ系半導体素子に関する。

例えばＧａＮ系薄膜を用いた高輝度青色系発光素子やＡｌＮ／ＧａＮ薄膜を用いたＭＩＳＦＥＴやＡｌＧａＮ／ＧａＮ薄膜を用いたＨＥＭＴなど、窒化物薄膜を用いた素子は数多く提案され実現されている。

従来から、パワーアンプ回路、電源回路、モータ駆動回路等には、シリコン半導体を用いたパワーデバイスが用いられている。しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび小オン抵抗といった特徴を有するＧａＮ系電子デバイスの開発が提案されている（下記非特許文献１参照）。

パワーデバイス用のＧａＮ系電子デバイスに対して、特に重要な特性は、耐電圧（耐圧）とオン抵抗であると言われている。オン抵抗については、チャネル領域のチャネル長が短くしてオン抵抗を小さくする等の方法があり、例えば、斜めゲート電極を有する構造等が考えられている。他方、耐圧については、ソース電極とドレイン電極を水平方向に配置する横型構造のＧａＮ系電子デバイスでは、高耐圧を確保することが困難であるので、非特許文献１に示されるように、ソース電極とドレイン電極を垂直方向に配置する縦型のＧａＮ系電子デバイスが提案されている。
特開２００４−２６０１４０号公報 大久保聡著、「もう光るだけじゃない、機器の進化の裏にＧａＮ」２００６年６月５日、日経エレクトロニクス、ｐ．５１−６０

横型構造のＧａＮ系電子デバイスでは、ソース電極とドレイン電極との間の距離を大きくとることができるので、耐圧は向上するものの、集積化することが困難であったり、オン抵抗が大きくなる等の問題がある。

本発明は、上述した課題を解決するために創案されたものであり、縦型構造によって高耐圧、低オン抵抗のＧａＮ系半導体素子を提供することを目的としている。

上記の目的を達成するために、請求項１記載の発明は、第１のｎ型ＧａＮ系半導体層、ｉ型ＧａＮ系半導体層、ｐ型不純物を含むＧａＮ系半導体層、第２のｎ型ＧａＮ系半導体層が順に積層されたＧａＮ系半導体積層部を基板上に少なくとも備えたＧａＮ系半導体素子であって、前記ｐ型不純物を含むＧａＮ系半導体層の不純物濃度は１×１０^２０ｃｍ^−３以下であり、前記第１のｎ型ＧａＮ系半導体層の不純物濃度は１×１０^１８ｃｍ^−３以下であり、前記ｉ型ＧａＮ系半導体層は１×１０ ^１７ ｃｍ ^−３ 以下の濃度のｐ型不純物が添加されることにより導電型が補正されて形成されていることを特徴とするＧａＮ系半導体素子である。

また、請求項２記載の発明は、前記ＧａＮ系半導体積層部は、前記基板と前記第１のｎ型ＧａＮ系半導体層との間に前記第１のｎ型ＧａＮ系半導体層よりも不純物濃度が高い第３のｎ型ＧａＮ系半導体層が形成されていることを特徴とする請求項１記載のＧａＮ系半導体素子である。

また、請求項３記載の発明は、前記基板は絶縁性基板で構成され、前記絶縁性基板上に積層されたアンドープＧａＮ層を備え、前記アンドープＧａＮ層上に前記ＧａＮ系半導体積層部が積層されていることを特徴とする請求項２に記載のＧａＮ系半導体素子である。

また、請求項４記載の発明は、前記第３のｎ型ＧａＮ系半導体層はドレイン層を、前記ｐ型不純物を含むＧａＮ系半導体層はチャネル層を、前記第２のｎ型ＧａＮ系半導体層はソース層を構成し、少なくとも前記第２のｎ型ＧａＮ系半導体層から前記ｐ型不純物を含むＧａＮ系半導体層が露出するまで溝が形成されており、前記溝の壁面に接してゲート絶縁膜が形成されていることを特徴とする請求項３に記載のＧａＮ系半導体素子である。

また、請求項５記載の発明は、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース層上に形成されたソース電極と、前記ドレイン層の一部で構成された引き出し部上に形成されたドレイン電極とを備えたことを特徴とする請求項４に記載のＧａＮ系半導体素子である。

また、請求項６記載の発明は、前記ｐ型不純物を含むＧａＮ系半導体層の不純物はＭｇであり、前記ｉ型ＧａＮ系半導体層のｐ型不純物はＭｇであり、前記第１のｎ型ＧａＮ系半導体層の不純物はＳｉ又はＯであることを特徴とする請求項１〜請求項５のいずれか１項に記載のＧａＮ系半導体素子である。

また、請求項７記載の発明は、前記第１のｎ型ＧａＮ系半導体層の不純物濃度は、前記第２のｎ型ＧａＮ系半導体層より小さいことを特徴とする請求項１〜請求項６のいずれか１項に記載のＧａＮ系半導体素子である。

また、請求項８記載の発明は、前記ｐ型不純物を含むＧａＮ系半導体層の厚みは２μｍ以下であり、前記第２のｎ型ＧａＮ系半導体層の厚みは１μｍ以下であることを特徴とする請求項１〜請求項７のいずれか１項に記載のＧａＮ系半導体素子である。

また、請求項９記載の発明は、前記第３のｎ型ＧａＮ系半導体層の不純物濃度は、１×１０^１８ｃｍ^−３以上であることを特徴とする請求項２〜請求項８のいずれか１項に記載のＧａＮ系半導体素子である。

また、請求項１０記載の発明は、前記チャネル層の前記溝側の領域は、前記ｐ型不純物を含むＧａＮ系半導体層とは伝導特性の異なる半導体により構成されていることを特徴とする請求項４〜請求項９のいずれか１項に記載のＧａＮ系半導体素子である。

以下、図面を参照して本発明の一実施形態を説明する。図１は本発明のＧａＮ系半導体素子の断面構造を示す。本発明のＧａＮ系半導体素子は、３つのｎ型ＧａＮ系半導体層と１つのｉ型ＧａＮ系半導体層、１つのｐ型ＧａＮ系半導体層を備えており、基板１の上に第３ｎ型ＧａＮ系半導体層３（第３のｎ型ＧａＮ系半導体層に相当）、第１ｎ型ＧａＮ系半導体層４（第１のｎ型又はｉ型のＧａＮ系半導体層に相当）、ｉ型ＧａＮ系半導体層５、ｐ型ＧａＮ系半導体層６（ｐ型不純物を含むＧａＮ系半導体層に相当）、第２ｎ型ＧａＮ系半導体層７（第２のｎ型又はｉ型のＧａＮ系半導体層に相当）が積層された積層構造で表される。ｉ型ＧａＮ系半導体層５は、後述するように、空乏層化する領域を拡げて耐圧を向上させるものであるが、このｉ型ＧａＮ系半導体層５を除いた構造としても良い。

ここで、ＧａＮ系半導体とは、六方晶化合物半導体であるIII−Ｖ族ＧａＮ系半導体が用いられており、上記III−Ｖ族ＧａＮ系半導体は、４元混晶系のＡｌ_ｘＧａ_ｙＩｎ_ｚＮ（ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１）で表され、ＧａＮ又はＧａＮ化合物を含むものである。また、ｉ型の半導体とは、意図的な不純物を含まない半導体、すなわち低濃度のｎ型半導体をも含むことを意味するもので、真性半導体（intrinsic semiconductor）に近い半導体のことを言う。

図１のようなｎ−ｐ−ｎ型の層構造を有するＧａＮ系半導体素子をＦＥＴ（電界効果トランジスタ）のような電子デバイスに用いる場合には、ｐ型ＧａＮ系半導体層６をチャネル層に、第２ｎ型ＧａＮ系半導体層７をソース層に、第３ｎ型ＧａＮ系半導体層３をドレイン層に用いて電子デバイスとして動作させる。したがって、図１のＧａＮ系半導体素子は、いわゆる縦型構造と呼ばれる電子デバイスに適用される。

ｎ−ｐ−ｎ型の層構造としているのは、ｐ−ｎ−ｐ型では、キャリア移動度が低く、キャリア濃度も低い素子しか実現できない。また、ｐ−ｎ−ｐ型では、最上層のｐ型層へ例えばイオンを注入してｐ＋型層としたい場合でも、一般にＧａＮ系のｐ型層では困難であり、最上層がｎ型層の方が、比較的容易に行える。そこで、ｎ−ｐ−ｎ型構造を用いることにした。

次に、図１の層構造を示すＧａＮ系半導体素子をパワーデバイスに用いるためには、耐圧の向上が不可欠である。まず、素子の耐圧を向上させるためには、トランジスタ動作時に空乏層が拡がるｎ型層の不純物濃度や厚み等が重要になってくる。すなわち、第１ｎ型ＧａＮ系半導体層４が上記ｎ型層に該当するが、この第１ｎ型ＧａＮ系半導体層４の不純物濃度について注目する。なお、ｎ型層のドーパントにはＳｉ（シリコン）又はＯ（酸素）等が用いられる。

ここで、素子の耐圧Ｖ_ｍａｘは第１ｎ型ＧａＮ系半導体層４の不純物濃度Ｎ１に反比例することが知られており、不純物濃度Ｎ１を小さくする程、素子の耐圧は大きくなる。ｐ型ＧａＮ系半導体層６の不純物濃度が第１ｎ型ＧａＮ系半導体層４よりも大きい場合は、一般に、耐圧Ｖ_ｍａｘと不純物濃度Ｎ１とは以下の関係にある。
Ｖ_ｍａｘ＝ε１×（Ｅ_ｍａｘ）^２／（２×ｑ×Ｎ１）
ここで、Ｅ_ｍａｘは素子の絶縁破壊電界を、ε１は第１ｎ型ＧａＮ系半導体層４の誘電率を、ｑは電気素量を表す。例えば、第１ｎ型ＧａＮ系半導体層４の不純物濃度Ｎ１を１×１０^１８ｃｍ^−３、絶縁破壊電界Ｅ_ｍａｘを３．５Ｍ（Ｖ／ｃｍ）とすると、耐圧は３２１Ｖとなる。この程度の耐圧を維持するためには、第１ｎ型ＧａＮ系半導体層４の不純物濃度は１×１０^１８ｃｍ^−３以下としなければならない。ここで、Ｍはmegaを表す。以上のように、第１ｎ型ＧａＮ系半導体層４は、不純物濃度を低くしたｎ⁻型ＧａＮ系半導体層で構成される。

次に、耐圧に関係する要素が空乏領域の厚み（幅）である。空乏領域の厚みが増すと耐圧も向上する。一般にＰＮ接合の場合には、ＰＮ接合界面が空乏層化するが、この程度の空乏領域の拡がりでは不十分である。したがって、ｉ型ＧａＮ系半導体層５をｐ型ＧａＮ系半導体層６と第１ｎ型ＧａＮ系半導体層４とで挟んだＰＩＮ構造とすることにより、ｉ型ＧａＮ系半導体層５を空乏層化させ、空乏領域を拡大させて耐圧を向上させようとするものである。

ｉ型ＧａＮ系半導体層５の膜厚をｔ１とし、絶縁破壊電界Ｅ_ｍａｘとすると、ｉ型ＧａＮ系半導体層５自身の耐圧ＶｉはＶｉ＝ｔ１×Ｅ_ｍａｘとなり、耐圧Ｖｉは膜厚ｔ１に比例する。例えば、膜厚ｔ１を０．２μｍ、Ｅ_ｍａｘ＝３．５Ｍ（Ｖ／ｃｍ）とすると、Ｖｉ＝０．２×３．５＝７０（Ｖ） となって、素子全体としては７０ボルト、耐圧が増加する。また、ｉ型ＧａＮ系半導体層５は、前述したように真性半導体に近い半導体を意味するが、意図的にｐ型不純物のＭｇをドーピングしても良い。これは、ｉ型ＧａＮ系半導体層５をそのまま結晶成長させると、若干ｎ型になるので、これを補正するためである。その場合にはＭｇドーピング濃度が１×１０^１７ｃｍ^−３以下となるようにすることが望ましい。不純物濃度が高くなると空乏領域が拡がらないためである。

次に、ｐ型ＧａＮ系半導体層６の不純物濃度について考えると以下のようになる。まず、不純物濃度Ｎ２の下限を考えると、以下のようになる。不純物濃度に反比例して、絶縁破壊電界時の空乏領域幅（積層方向の幅）Ｗが決定される。空乏領域が上下に広がりすぎると、第２ｎ型ＧａＮ系半導体層７から電子が流れ込むというリーチスルーが発生するので、これを回避するために、ｐ型ＧａＮ系半導体層６の厚さＷｐは絶縁破壊電界時の空乏領域幅Ｗ以上でなくてはならない（Ｗｐ≧Ｗ）。Ｗは、素子の絶縁破壊電界Ｅ_ｍａｘ、電気素量をｑ、ｐ型ＧａＮ系半導体層６の誘電率をεp、ｐ型ＧａＮ系半導体層６の不純物濃度をＮ２とすると、Ｗ＝εp×Ｅ_ｍａｘ／（ｑ×Ｎ２）で表され、不純物濃度に反比例する。例えば、不純物濃度Ｎ２が１×１０^１７ｃｍ^−３であれば、ｐ型ＧａＮ系半導体層６の厚さＷｐは１．８μｍ以上必要になる。また、不純物濃度Ｎ２が１×１０^１８ｃｍ^−３であれば、ｐ型ＧａＮ系半導体層６の厚さＷｐは０．１８μｍ以上、不純物濃度Ｎ２が１×１０^１９ｃｍ^−３であれば、厚さＷｐは０．０１８μｍ以上必要となる。

ところで、素子駆動時のチャネル抵抗（オン抵抗）を下げるためには、ｐ型ＧａＮ系半導体層６に発生する反転分布領域の積層方向の長さ（チャネル長）を短くしなければならないが、そのためにはｐ型ＧａＮ系半導体層６自身の厚さＷｐを薄くする必要がある。チャネル抵抗を下げるという観点から、例えば、ｐ型ＧａＮ系半導体層６の厚さＷｐを０．５μｍ以下にすることにすると、上記空乏領域幅Ｗの計算式から、不純物濃度Ｎ２は３×１０^１７ｃｍ^−３以上とすることが望ましい。また、ｐ型ＧａＮ系半導体層６の不純物濃度を１×１０^１７ｃｍ^−３程度のものを使用するのであれば、上述したように、ｐ型ＧａＮ系半導体層６の膜厚Ｗｐは２μｍ程度必要となる。

次に、ｐ型ＧａＮ系半導体層６の不純物濃度Ｎ２の上限を考えると、以下のようになる。素子駆動時には、ｐ型ＧａＮ系半導体層６の積層方向に沿って反転分布領域を発生させなければならないが、下記の式に示されるように高い不純物濃度では反転しにくくなる。ここで、反転分布時の界面ポテンシャルをφ_Ｓ（ｉｎｖ）、ボルツマン定数をｋ、半導体の絶対温度をＴ、半導体の真性キャリア密度をｎ_ｉ、電気素量をｑとすると、
φ_Ｓ（ｉｎｖ）≒２ｋ×Ｔ×ｌｎ（Ｎ２／ｎ_ｉ）／ｑ で表される。
界面準位のない理想的な状態で反転分布を発生させる電圧の閾値Ｖ_ｔｈは、以下のように表される。ＭＩＳ構造の絶縁膜の静電容量をＣ１、誘電率をε１、ｐ型ＧａＮ系半導体層６の静電容量をＣ２、誘電率をε２とすると、
Ｖ_ｔｈ＝ｑ×φ_Ｓ（ｉｎｖ）×（Ｃ１＋Ｃ２）／Ｃ１
＝（１＋（ε２×Ｗｐ）／（ε１×Ｗ_ｍａｘ）×ｑ×φｓ（ｉｎｖ）
ここで、Ｗ_ｍａｘは反転時の最大空乏層幅であり、
Ｗ_ｍａｘ＝｛（２εp×φｓ（ｉｎｖ））／（ｑ×Ｎ２）｝^１／２で表される。
ＭＩＳ構造の絶縁膜に、厚さ０．１μｍのＳｉＯ_２を用い、上述したようにｐ型ＧａＮ系半導体層６の厚さＷｐを０．５μｍとした場合、界面準位のない理想的な状態で反転分布を発生させる電圧の閾値Ｖ_ｔｈを１００ボルト以下に抑えたい場合には、上記計算式より、ｐ型ＧａＮ系半導体層６の不純物濃度Ｎ２を５×１０^１９ｃｍ^−３以下にすることが望ましい。

一方、不純物をＭｇとしてドーピングを行うと、１×１０^２０ｃｍ^−３以上では析出が生じるので好ましくない。以上の内容を総合するとｐ型ＧａＮ系半導体層６の不純物濃度Ｎ２の上限は１×１０^２０ｃｍ^−３以下とすることが望ましい。

最後に、第２ｎ型ＧａＮ系半導体層７及び第３ｎ型ＧａＮ系半導体層３について考えると、ソース電極又はドレイン電極などの電極とのオーミックコンタクトの点と、大電流を注入するという点からは、電極と接触する半導体層の抵抗は低い方が望ましい。ここで、第２ｎ型ＧａＮ系半導体層７の抵抗Ｒは、第２ｎ型ＧａＮ系半導体層７の膜厚をｔ２、断面積をＳ、不純物濃度をＮ３、移動度をμとすると、
Ｒ＝ｔ２／（ｑ×Ｎ３×μ×Ｓ）で表される。抵抗を低くするためには、不純物濃度Ｎ３を１×１０^１８ｃｍ^−３とし、膜厚ｔ２は０．５μｍとした。これによって、抵抗（率）は、２．２×１０^−６（Ω・ｃｍ^２）程度になる。したがって、第２ｎ型ＧａＮ系半導体層７の不純物濃度は、１×１０^１８ｃｍ^−３以上とすることが望ましい。さらに、抵抗Ｒの式より、膜厚ｔ２が薄い方が抵抗は小さくなるので、膜厚ｔ２は１μｍ以下程度とすることが望ましい。

また、第３ｎ型ＧａＮ系半導体層３についても、第２ｎ型ＧａＮ系半導体層７と同様に考えられるので、膜厚は１μｍ以下、不純物濃度は１×１０^１８ｃｍ^−３以上とすることが望ましい。以上のように、第２ｎ型ＧａＮ系半導体層７及び第３ｎ型ＧａＮ系半導体層３は、不純物濃度を高くしたｎ^＋型ＧａＮ系半導体層で構成される。

以上説明した事項から、図１のＧａＮ系半導体素子構成の一例を示しておくと、基板１は、サファイア基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板等のいずれかを用い、第３ｎ型ＧａＮ系半導体層３の膜厚が１μｍで不純物Ｓｉのドーピング濃度を３×１０^１８ｃｍ^−３、第１ｎ型ＧａＮ系半導体層４の膜厚が５μｍで不純物Ｓｉのドーピング濃度を１×１０^１７ｃｍ^−３、ｉ型ＧａＮ系半導体層５の膜厚が０．２μｍ、ｐ型ＧａＮ系半導体層６の膜厚が０．５μｍで不純物Ｍｇのドーピング濃度を３×１０^１９ｃｍ^−３、第２ｎ型ＧａＮ系半導体層７の膜厚が０．５μｍで不純物Ｓｉのドーピング濃度を３×１０^１８ｃｍ^−３とした。ここで示したのは、ＧａＮの場合であるが、例えば、ＡｌＧａＮの場合でも同様の議論を行うことができる。その場合、絶縁破壊電界Ｅ_ｍａｘをその物性値に置き換えれば良い。本発明には、そのような設計も含まれる。

図２は、図１のＧａＮ系半導体素子構造を用いた第１のＭＩＳ型電界効果トランジスタの構造を示す図解的な断面図である。したがって、上述した図１のＧａＮ系半導体素子の説明における不純物濃度や膜厚等の条件が適用されるものであり、後述する第２のＭＩＳ型電界効果トランジスタについても同様である。第１のＭＩＳ型電界効果トランジスタは、絶縁性基板であるサファイア基板１１と、サファイア基板１１上に成長させられたアンドープＧａＮ１２上にＰＩＮ構造のＧａＮ系半導体積層部を備えている。図１のＧａＮ系半導体素子構造と対比すると、基板１の部分がサファイア基板１１及びアンドープＧａＮ１２に相当する。このように、本実施例では、ＧａＮ系半導体層と同種の基板であるアンドープＧａＮ１２上にＧａＮ系半導体積層部が形成されている。

ＧａＮ系半導体積層部は、アンドープＧａＮ１２側から、ｎ^＋型ＡｌＧａＮ層１３（ドレイン層）、ｎ⁻型ＧａＮ層１４、アンドープＧａＮ層１５、ｐ型ＧａＮ層１６（チャネル層）、ｎ^＋型ＧａＮ層１７（ソース層）で構成されている。このＧａＮ系半導体積層部を、図１のＧａＮ系半導体構造と対比すると、第３ｎ型ＧａＮ系半導体層がｎ^＋型ＡｌＧａＮ層１３に、第１ｎ型ＧａＮ系半導体層がｎ⁻型ＧａＮ層１４に、ｉ型ＧａＮ系半導体層５がアンドープＧａＮ層１５に、ｐ型ＧａＮ系半導体層６がｐ型ＧａＮ層１６に、第２ｎ型ＧａＮ系半導体層がｎ^＋型ＧａＮ層１７に対応している。

ＧａＮ系半導体積層部は、断面がほぼ矩形となるようにｎ^＋型ＧａＮ層１７からｎ^＋型ＡｌＧａＮ層１３が露出する深さまでエッチングされている。そして、ｎ^＋型ＡｌＧａＮ層１３は、ＧａＮ系半導体積層部の両側から、サファイア基板１１の表面に沿う横方向に引き出された引き出し部１３ａを有している。引き出し部１３ａは、ｎ^＋型ＡｌＧａＮ層１３の延長部で構成されており、この引き出し部１３ａの表面にドレイン電極１９が接触して形成されている。

一方、ＧａＮ系半導体積層部の幅方向中間付近には、ｎ^＋型ＧａＮ層１７からｐ型ＧａＮ層１６、アンドープＧａＮ層１５を貫通してｎ⁻型ＧａＮ層１４の途中に至るまでの深さのＶ字形溝Ａが形成されている。Ｖ字形溝Ａにおける傾斜した側面は、ｎ⁻型ＧａＮ層１４、アンドープＧａＮ層１５、ｐ型ＧａＮ層１６およびｎ^＋型ＧａＮ層１７に跨る壁面を形成している。この壁面の全域を覆い、さらに、ｎ^＋型ＧａＮ層１７の上面においてＶ字形溝Ａの縁部に至る領域に、ゲート絶縁膜２０がＶ字形状に形成されている。さらに、このゲート絶縁膜２０上には、ゲート電極２１がＶ字形状に形成されている。ゲート電極２０は、ゲート絶縁膜１９を介して設けられており、ゲート電極２０とＧａＮ系半導体層とは直接接触しないように構成されている。このような構成が縦型のＭＩＳ（Metal Insulator Semiconductor）構造と呼ばれるものである。

ｐ型ＧａＮ層１６においてＶ字形溝Ａの壁面付近の領域は、ゲート電極２１に対向したチャネル領域（反転分布領域）１６ａである。このチャネル領域１６ａには、ゲート電極２１に適切なバイアス電圧が与えられることにより、アンドープＧａＮ層１５とｎ^＋型ＧａＮ層１７間を電気的に導通させる反転分布が形成される。

アンドープＧａＮ層１２とｎ^＋型ＡｌＧａＮ層１３との界面付近においてアンドープＧａＮ層１２内には、ピエゾ効果によって、二次元電子ガス２３が生じている。アンドープＧａＮ層１２は、サファイア基板１１上に、いわゆる選択横方向エピタキシャル成長（ＥＬＯ）によって形成されており、基板表面に沿う水平方向に転位密度の高い領域と転位密度の少ない領域（無転位領域）とを有している。そして、図２の引き出し部１３ａ以外の部分は、転位密度の少ない領域が直下に位置するように、その形成位置が選択されている。アンドープＧａＮ層１２は、その主面（サファイア基板１１に平行な表面）が、たとえばＣ面（０００１）となるようにサファイア基板１１上に成長させられる。

この場合、アンドープＧａＮ層１２上にエピタキシャル成長によって積層されるｎ^＋型ＡｌＧａＮ層１３、ｎ⁻型ＧａＮ層１４、アンドープＧａＮ層１５、ｐ型ＧａＮ層１６およびｎ^＋型ＧａＮ層１７は、やはりＣ面（０００１）を主面として積層されることになる。また、Ｖ字形溝Ａの壁面は、例えば、無極性面（ｍ面（１０−１０）もしくはａ面（１１−２０））、またはセミポーラ面（（１０−１−１）、（１０−１−３）、（１１−２２）等）といった極性が最大であるＣ面以外の面となる。

アンドープＧａＮ層１２は、その主面が無極性面（ｍ面（１０−１０）もしくはａ面（１１−２０））、またはセミポーラ面（（１０−１−１）、（１０−１−３）、（１１−２２）など）となるようにサファイア基板１１上に成長させられてもよい。この場合には、それに応じて、ｎ^＋型ＡｌＧａＮ層１３〜ｎ^＋型ＧａＮ層１７までの各半導体層は、対応する結晶面を主面として積層されることになる。

ゲート絶縁膜２０は、例えば窒化物または酸化物で構成することができる。より具体的には、ゲート絶縁膜２０を窒化シリコン（Ｓｉ_ｘＮ_ｙ）または酸化シリコンで構成すれば、ｐ型ＧａＮ層１６との界面の電荷を低減することができ、チャネル領域１６ａにおけるキャリア移動度を向上することができる。すなわち、チャネル抵抗を低減することができる。ゲート電極２１は、Ｎｉ−Ａｕ合金、Ｎｉ−Ｔｉ−Ａｕ合金、Ｐｄ−Ａｕ合金、Ｐｄ−Ｔｉ−Ａｕ合金、Ｐｄ−Ｐｔ−Ａｕ合金、Ｐｔ、Ａｌ、ポリシリコンなどの導電性材料で構成される。

ドレイン電極１９は、少なくともＡｌを含む金属で構成することが好ましく、たとえばＴｉ−Ａｌ合金で構成することができる。ソース電極１８も同様に、Ａｌを含む金属で構成することが好ましく、たとえばＴｉ−Ａｌ合金で構成することができる。Ａｌを含む金属でドレイン電極１９およびソース電極１８を構成しておくことにより、配線層（図示せず）との良好なコンタクトをとることができる。その他、ドレイン電極１９およびソース電極１８は、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。

次に、上記のＭＩＳ型電界効果トランジスタの動作について簡単に説明する。ソース電極１８とドレイン電極１９との間には、ドレイン電極１９側が正となる逆バイアス電圧が与えられる。これにより、ｎ⁻型ＧａＮ層１４、アンドープＧａＮ層１５、ｐ型ＧａＮ層１６で構成されるＰＩＮ接合には逆方向電圧が加えられる。ｉ型半導体であるアンドープＧａＮ層１５内の空乏領域が拡大する。その結果、ソース−ドレイン間は遮断状態となるが、この状態で、ソース電極１８とゲート電極２１との間に、ゲート電極２１側が正となる所定の電圧を加えると、ｐ型ＧａＮ層１６に対するバイアスがゲート電極２１に与えられる。

これにより、ｐ型ＧａＮ層１６のチャネル領域１６ａには、電子が誘起されて、反転チャネルが形成される。この反転チャネルを介して、アンドープＧａＮ層１５とｎ^＋型ＧａＮ層１７間が導通し、ソース−ドレイン間が導通する。すなわち、ゲート電極２１に所定のバイアスを加えたときにソース−ドレイン間が導通し、ゲート電極２１にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。このようにして、ノーマリオフ動作が可能となる。

チャネル領域１６ａに反転チャネルが形成されているとき、ソース電極１８から供給される電子は、ｎ^＋型ＧａＮ層１７から、チャネル領域１６ａを通って、アンドープＧａＮ層１５、ｎ⁻型ＧａＮ層１４、ｎ^＋型ＡｌＧａＮ層１３と流れ込み、二次元電子ガス２３を経由して、ドレイン電極１９へと向かう。この二次元電子ガス２３を用いることで、横方向への電子の移動による抵抗を小さくすることができる。

図４（ａ）〜（ｅ）は、図２のＭＩＳ型電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。まず、サファイア基板１１の上に、横方向選択エピタキシャル成長法（特許文献２参照）により、アンドープＧａＮ層１２が形成される。そして、このアンドープＧａＮ層１２の上に、エピタキシャル成長によって、順に、ｎ^＋型ＡｌＧａＮ層１３、ｎ⁻型ＧａＮ層１４、アンドープＧａＮ層１５、ｐ型ＧａＮ層１６、ｎ^＋型ＧａＮ層１７が積層される。こうして、図４（ａ）のようにＧａＮ系半導体素子構造が形成される。

また、サファイア基板（ベア基板）上に予め横方向選択エピタキシャル成長法によってＧａＮ層を形成したものをサファイア基板１１として用い、このようなサファイア基板１１上に通常のエピタキシャル成長によってアンドープＧａＮ層１２を形成するようにしてもよい。この場合でも、アンドープＧａＮ層１２は、その下地層からの転位を受け継ぐので、転位密度の高い領域と転位密度の低い領域（無転位領域）とを有することになる。

アンドープＧａＮ層１２を形成するときには、意図的に不純物をドーピングしなくてもよいし、ｐ型ドーパントとしてのＭｇ、ＣまたはＦｅをドーピングしながら、エピタキシャル成長を行ってもよい。これは、ｐ型ドーパントを添加することなくＧａＮ層をエピタキシャル成長させると、若干ｎ型となるので、これを補正するためである。ｐ型ＧａＮ層１６をエピタキシャル成長させるときに添加するｐ型のドーパントとしてもＭｇ、ＣまたはＦｅを用いればよい。

ｎ^＋型ＡｌＧａＮ層１３、ｎ⁻型ＧａＮ層１４、ｎ^＋型ＧａＮ層１７をエピタキシャル成長させるときのｎ型ドーパントとしては、たとえばＳｉを用いる。次に図４（ｂ）に示すように、ｎ^＋型ＧａＮ層１７からｎ^＋型ＡｌＧａＮ層１３の途中までメサエッチングを行い、残りのＧａＮ系半導体積層部をストライプ状に形成する。これにより、サファイア基板１１上に、複数本のＧａＮ系半導体積層部がストライプ状に形成されるとともに、ｎ^＋型ＡｌＧａＮ層１３の延長部からなる引き出し部１３ａが同時に形成される。

その後、ドレイン電極１９およびソース電極１８がそれぞれ形成されることにより、図４（ｂ）の状態となる。ドレイン電極１９は、図に示すように、引き出し部１３ａの表面に接触するように形成される。

次に、図４（ｃ）に示すように、ストライプ状に形成された各ＧａＮ系半導体積層部の幅方向中間部付近に、Ｖ字形溝Ａが形成される。Ｖ字形溝Ａの形成位置は、その側壁からｐ型ＧａＮ層１６の無転位領域が露出して壁面を形成するように定められる。このＶ字形溝Ａの形成は、プラズマを用いたドライエッチング（異方性エッチング）によって、ｎ^＋型ＧａＮ層１７からｎ⁻型ＧａＮ層１４に至るＶ字形溝Ａを形成する。ここで、ドライエッチングによってダメージを受けたＶ字形溝Ａの壁面にエッチング処理を施して、ダメージを受けた表層を除去しても良い。

上記エッチング処理には、例えば、ＳｉＣｌ_４やＢ_２Ｃｌ_３等の低速エッチングガスによる低ダメージのドライエッチング処理を用いることができる。また、ウェットエッチング処理の場合には、ＫＯＨ（水酸化カリウム）やＮＨ_４ＯＨ（アンモニア水）などの塩基性溶液を用いることが好ましい。Ｖ字形溝Ａの壁面のダメージを低減しておくことにより、チャネル領域１６ａの結晶状態を良好に保つことができ、また、ゲート絶縁膜２０との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。

次に、図４（ｄ）に示すように、Ｖ字形溝Ａの壁面を覆うとともに、ｎ^＋型ＧａＮ層１７の上面の一部が覆われるようにゲート絶縁膜２０が形成される。ゲート絶縁膜２０の形成には、ＰＥＣＶＤ（プラズマエンハンスド化学的気相堆積）法等を用いる。その後、図４（ｅ）に示すように、ゲート電極２１を形成し、絶縁膜２２をソース電極１８とゲート電極２１との間を埋めるように、また、ソース電極１８とドレイン電極１９との間を埋めるようにＧａＮ系半導体積層部の側面や表面に形成すると、図２に示す構造のＭＩＳ型電界効果トランジスタを得ることができる。なお、絶縁膜２２は、ゲート絶縁膜２０と同じ種類の絶縁膜にしても良いし、別の種類の絶縁膜にしても良い。また、ゲート絶縁膜２０をソース電極１８とドレイン電極１９以外のすべての表面に形成することによって絶縁膜２２の代用としても良い。

サファイア基板１１上にストライプ状に形成された複数のＧａＮ系半導体積層部は、それぞれ単位セルを形成している。各ＧａＮ系半導体積層部のドレイン電極１９、ゲート電極２１およびソース電極１８は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１９は、隣接する各ＧａＮ系半導体積層部で共有することができる。

ところで、図３は、図２の第１のＭＩＳ型電界効果トランジスタと構造は同じであるが、チャネル層となるｐ型ＧａＮ層１６の構成が異なるＭＩＳ型電界効果トランジスタを示す。図２と同じ符号は、同じ構成を示している。図３では、図２と異なりｐ型ＧａＮ層１６のＶ字溝Ａ側の壁面下の領域が変質層１６１を構成している。この変質層１６１は、ｐ型ＧａＮ層１６とは伝導特性の異なる半導体層であり、ｐ⁻型、ｉ型、ｎ型のいずれかで構成される。また、変質層１６１は、ｐ型ＧａＮ層１６の反転分布を発生させるチャネル領域にも相当する。

上記のように、ｐ型ＧａＮ層１６が変質層１６１を有し、この変質層１６１をチャネル領域の一部とすることで、チャネル領域の反転分布が発生しやすくなり、トランジスタのオン電圧を低くすることができる。

変質層１６１の形成方法は、図４（ｄ）の製造工程で、絶縁膜２０を形成するときに、ＰＥＣＶＤ法を用いずに、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法を用いれば良い。ＥＣＲスパッタ法におけるＡｒプラズマ照射等により、変質層１６１が形成される。以上のように、変質層をｐ型ＧａＮチャネル層に形成する手法は、後述する第２のＭＩＳ型電界効果トランジスタにも適用できるものである。

図５は、本発明のＧａＮ系半導体素子構造を用いた第２のＭＩＳ型電界効果トランジスタの構成を説明するための図解的な断面図である。この実施例では、導電性基板３１が用いられている。そして、この導電性基板３１の一方表面にＧａＮ系半導体積層部が形成されている。ＧａＮ系半導体積層部は、ｎ⁻型ＧａＮ層３４、アンドープＧａＮ層３５、ｐ型ＧａＮ層３６、ｎ^＋型ＧａＮ層３７を備えている。

導電性基板３１の他方表面にドレイン電極４１が接触形成されている。したがって、ドレイン電極４１は、導電性基板３１を介してｎ⁻型ＧａＮ層３４に電気的に接続されることになる。その他の構成は、前述の第１のＭＩＳ型電界効果トランジスタの場合と同様であり、動作もまた、同様である。

ｎ⁻型ＧａＮ層３４には、その表面全域に渡って導電性基板３１が接触しているから、チャネル領域３６ａを通ってアンドープＧａＮ層３５からｎ⁻型ＧａＮ層３４に供給された電子は、このｎ⁻型ＧａＮ層３４の広い範囲を通って導電性基板３１へと向かい、この導電性基板３１を介してドレイン電極４１に流れ込む。こうして、電流の集中を抑制することができる。

導電性基板３１としては、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板、ＧａＮ基板またはＳｉＣ基板を適用することができる。図１のＧａＮ系半導体素子構造と対比すると、導電性基板３１として、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板、ＳｉＣ基板等を用いた場合は、異種の基板となり、ＧａＮ基板を用いた場合は、同種の基板となる。この中で、ＧａＮ基板を用いることが最も好ましい。ＧａＮ基板を導電性基板３１として用いると、その表面に形成されるｎ⁻型ＧａＮ層３４との格子定数を整合させることができる。

また、ＧａＮ系半導体積層部については、第１ｎ型ＧａＮ系半導体層４がｎ⁻型ＧａＮ層３４に、ｉ型ＧａＮ系半導体層５がアンドープＧａＮ層３５に、ｐ型ＧａＮ系半導体層６がｐ型ＧａＮ層３６に、第２ｎ型ＧａＮ系半導体層７がｎ^＋型ＧａＮ層３７に相当する。ここでは、導電性基板が使用されているために、ドレイン電極とオーミック接触をとるための第３ｎ型ＧａＮ系半導体層３は用いられない。

主面がＣ面（０００１）の導電性基板３１を用いると、この導電性基板３１上にエピタキシャル成長によって積層されるｎ⁻型ＧａＮ層３４、アンドープＧａＮ層３５、ｐ型ＧａＮ層３６およびｎ^＋型ＧａＮ層３７は、やはりＣ面（０００１）を主面として積層されることになる。また、断面Ｖ字形溝Ｂの壁面は、例えば、無極性面（ｍ面（１０−１０）もしくはａ面（１１−２０））、またはセミポーラ面（（１０−１−１）、（１０−１−３）、（１１−２２）など）となる。

導電性基板３１として、その主面が無極性面（ｍ面（１０−１０）もしくはａ面（１１−２０））、またはセミポーラ面（（１０−１−１）、（１０−１−３）、（１１−２２）など）のものを用いてもよい。この場合には、それに応じて、ｎ⁻型ＧａＮ層３４〜ｐ型ＧａＮ層３６までは、対応する結晶面を主面として積層されることになる。

図６（ａ）〜（ｅ）は、図５の第２の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。導電性基板３１上に、ｎ⁻型ＧａＮ層３４、アンドープＧａＮ層３５、ｐ型ＧａＮ層３６、ｎ^＋型ＧａＮ層３７が順にエピタキシャル成長させられることによって、図６（ａ）のようにＧａＮ系半導体積層部が形成される。

次に、図６（ｂ）のように、ソース電極３４が所定位置に複数個形成された後、隣接するソース電極３４の中間部付近に第１の電界効果トランジスタと同様、図６（ｃ）に示すように、ドライエッチングによって、断面Ｖ字形溝Ｂが形成される。なお、第１の電界効果トランジスタの製造方法における図６（ｃ）でも説明したように、Ｖ字形溝Ｂの壁面のダメージ層を除去するためのエッチング処理を行っても良く、このエッチング処理にはウェットエッチング又は低ダメージのドライエッチングが用いられる。そして、図６（ｄ）に示すように、Ｖ字形溝Ｂの壁面を覆うゲート絶縁膜３９が形成された後、図６（ｅ）に示すように、ゲート電極４０及びドレイン電極４１が形成される。ドレイン電極４１は、導電性基板３１の下面に接触するように形成される。

こうして、個々のＶ字形溝Ｂの部分を単位セルとして、複数のセルを有する電界効果トランジスタを作製することができる。隣接するセルは、その間に配置されるソース電極４０を共有している。そして、前述の第１の電界効果トランジスタの場合と同様に、複数のセルのゲート電極４０およびソース電極３８は、それぞれ、図示しない位置で共通接続されている。ドレイン電極４１は導電性基板３１に接触して形成されており、すべてのセルに対して共通の電極となっている。

次に、図７は、図５と層構造等は、全く同じであるが、ゲート絶縁膜やゲート電極を設けるために作製される溝の形状が異なる電界効果トランジスタの例を示す。図５と同じ符号を付しているのは、同じ構成を表す。図５では、溝Ｂの形状はＶ字形であったが、図７では溝Ｃの形状をＵ字形としている。これは、図５のＶ字形の溝では、Ｖ字の底部は鋭く尖った形状となるので、電界が集中しやすく絶縁破壊が起きやすくなるため、図７のようにＵ字形として丸みを持たせて、電界集中を防ぐようにしたものである。なお、Ｕ字形状の他の形状としても良いが、丸みを持たせた形状とするのが望ましい。また、このＵ字溝は、図２、３の第１の電界効果トランジスタにも適用できるものである。

本発明のＧａＮ系半導体素子の断面構造の一例を示す図である。 本発明のＧａＮ系半導体素子を第１のＭＩＳ型ＦＥＴに適用した断面構造を示す図である。 第１のＭＩＳ型ＦＥＴのｐ型ＧａＮ層の一部に伝導特性の異なる領域が形成されていることを示す図である。 第１のＭＩＳ型ＦＥＴの製造方法を示す図である。 本発明のＧａＮ系半導体素子を第２のＭＩＳ型ＦＥＴに適用した断面構造を示す図である。 第２のＭＩＳ型ＦＥＴの製造方法を示す図である。 ゲート電極を形成するための溝形状がＵ字形をしたＭＩＳ型ＦＥＴの断面構造の一例を示す図である。

符号の説明

１ 基板
３ 第３ｎ型ＧａＮ系半導体層
４ 第１ｎ型ＧａＮ系半導体層
５ ｉ型ＧａＮ系半導体層
６ ｐ型ＧａＮ系半導体層
７ 第２ｎ型ＧａＮ系半導体層７

Claims (10)

1. 第１のｎ型ＧａＮ系半導体層、ｉ型ＧａＮ系半導体層、ｐ型不純物を含むＧａＮ系半導体層、第２のｎ型ＧａＮ系半導体層が順に積層されたＧａＮ系半導体積層部を基板上に少なくとも備えたＧａＮ系半導体素子であって、
   前記ｐ型不純物を含むＧａＮ系半導体層の不純物濃度は１×１０^２０ｃｍ^−３以下であり、前記第１のｎ型ＧａＮ系半導体層の不純物濃度は１×１０^１８ｃｍ^−３以下であり、前記ｉ型ＧａＮ系半導体層は１×１０ ^１７ ｃｍ ^−３ 以下の濃度のｐ型不純物が添加されることにより導電型が補正されて形成されていることを特徴とするＧａＮ系半導体素子。
2. 前記ＧａＮ系半導体積層部は、前記基板と前記第１のｎ型ＧａＮ系半導体層との間に前記第１のｎ型ＧａＮ系半導体層よりも不純物濃度が高い第３のｎ型ＧａＮ系半導体層が形成されていることを特徴とする請求項１記載のＧａＮ系半導体素子。
3. 前記基板は絶縁性基板で構成され、前記絶縁性基板上に積層されたアンドープＧａＮ層を備え、前記アンドープＧａＮ層上に前記ＧａＮ系半導体積層部が積層されていることを特徴とする請求項２に記載のＧａＮ系半導体素子。
4. 前記第３のｎ型ＧａＮ系半導体層はドレイン層を、前記ｐ型不純物を含むＧａＮ系半導体層はチャネル層を、前記第２のｎ型ＧａＮ系半導体層はソース層を構成し、少なくとも前記第２のｎ型ＧａＮ系半導体層から前記ｐ型不純物を含むＧａＮ系半導体層が露出するまで溝が形成されており、前記溝の壁面に接してゲート絶縁膜が形成されていることを特徴とする請求項３に記載のＧａＮ系半導体素子。
5. 前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース層上に形成されたソース電極と、前記ドレイン層の一部で構成された引き出し部上に形成されたドレイン電極とを備えたことを特徴とする請求項４に記載のＧａＮ系半導体素子。
6. 前記ｐ型不純物を含むＧａＮ系半導体層の不純物はＭｇであり、前記ｉ型ＧａＮ系半導体層のｐ型不純物はＭｇであり、前記第１のｎ型ＧａＮ系半導体層の不純物はＳｉ又はＯであることを特徴とする請求項１〜請求項５のいずれか１項に記載のＧａＮ系半導体素子。
7. 前記第１のｎ型ＧａＮ系半導体層の不純物濃度は、前記第２のｎ型ＧａＮ系半導体層より小さいことを特徴とする請求項１〜請求項６のいずれか１項に記載のＧａＮ系半導体素子。
8. 前記ｐ型不純物を含むＧａＮ系半導体層の厚みは２μｍ以下であり、前記第２のｎ型ＧａＮ系半導体層の厚みは１μｍ以下であることを特徴とする請求項１〜請求項７のいずれか１項に記載のＧａＮ系半導体素子。
9. 前記第３のｎ型ＧａＮ系半導体層の不純物濃度は、１×１０^１８ｃｍ^−３以上であることを特徴とする請求項２〜請求項８のいずれか１項に記載のＧａＮ系半導体素子。
10. 前記チャネル層の前記溝側の領域は、前記ｐ型不純物を含むＧａＮ系半導体層とは伝導特性の異なる半導体により構成されていることを特徴とする請求項４〜請求項９のいずれか１項に記載のＧａＮ系半導体素子。

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