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JP2016081554A - 低電圧状態下で動作可能なメモリセル - Google Patents

低電圧状態下で動作可能なメモリセル Download PDF

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Abstract

【課題】低電圧状態下で動作できるアンチヒューズメモリセルを提供する。
【解決手段】メモリセル２００は、プログラミング選択トランジスタ２１０、追従ゲートトランジスタ２２０、アンチヒューズ素子２３０及び読み出し回路２４０を含む。アンチヒューズ素子によって形成される充電電流は、メモリセルの読み動作中に読み出し回路に安定した読み電流を形成させるきっかけとなり、メモリセルからのデータ読み出しのための時間を短縮する。放電プロセスは、メモリセルの読み動作の始めにもたらされ、メモリセルからのデータ読み出しのための時間窓を拡大する。
【選択図】図２

Description

［関連出願への相互参照］
本非仮出願は、２０１４年１０月１４日に出願された米国仮出願ＵＳ ６２／０６３，４１０の優先権を主張する。当該米国仮出願は、その全体について参照により本明細書に含まれる。
本発明は、メモリセルに関し、より具体的には低電圧状態下で動作することができるメモリセルに関する。
不揮発性メモリ（ＮＶＭ）は、たとえメモリブロックに少しの電力も供給されない場合でも、それが保存する情報を保持するメモリの一種である。図１は、従来技術によるメモリアレイ１００を示す。メモリアレイ１００は、行（rows）と列（columns）の形に配置された複数のメモリセル１１０Ａ，１１０Ｂ及び１１０Ｃを含む。各メモリセル１１０Ａ，１１０Ｂ及び１１０Ｃは、トランジスタ１１２及びアンチヒューズトランジスタ１１４を有する。同じ行に（同じワード内に）配置されたメモリセル１１０Ａ及び１１０Ｂは、同じワード線選択信号ＷＡ１、プログラム制御信号ＰＣ１及びプログラムデータ信号ＰＤ１を受信するが、異なるビット線選択信号ＢＳ１及びＢＳ２を受信する。同じ列に配置されたメモリセル１１０Ａ及び１１０Ｃは、同じビット線選択信号ＢＳ１を受信するが、異なるワード線選択信号ＷＡ１及びＷＳ２、プログラム制御信号ＰＣ１及びＰＣ２並びにプログラムデータ信号ＰＤ１及びＰＤ２を受信する。
メモリセル１１０Ａのプログラミング動作中に、論理“１”のデータがメモリセル１１０Ａに書き込まれるように、メモリセル１１０Ａのアンチヒューズトランジスタ１１４は、断絶させられ、ＭＯＳキャパシタとして機能する。メモリセル１１０Ａの読み動作中に、メモリセル１１０Ａによって受信された対応するワード線選択信号ＷＳ１は高電圧であり、メモリセル１１０Ａによって受信された対応するビット線選択信号ＢＳ１は低電圧である。したがってメモリセル１１０Ａのトランジスタ１１２は、それに応じてオンになる（turned on）ことができる。このようにして、メモリセル１１０Ａのトランジスタ１１２は、メモリセル１１０Ａのアンチヒューズトランジスタ１１４内に保存されたデータに従って読み電流を形成することができる。そして、システムは次に、その読み電流の量によってデータを決定することができる。
しかしながら、メモリセル１１０Ａ及び１１０Ｃのような、同じ列に配置された複数のメモリセルのトランジスタ１１２の第二端子は一緒に結合されるので、読み電流は、その列に直接に沿う全ての他のメモリセルの寄生キャパシタを充電しなければならない。アンチヒューズトランジスタ１１４によって形成される読み電流は幾分（rather）小さいかも知れないので、列に沿った長い充電経路は、有意な遅延を生じさせ、メモリセル１１０Ａからデータを読み出すための時間を増大させ得る。この状況は、メモリセルが低電圧で動作させられる場合に更に悪化し得る。
本発明の一つの実施形態は、低電圧動作のためのメモリセルを開示する。メモリセルは、プログラミング選択トランジスタ（programming selection transistor）、追従ゲートトランジスタ（following gate transistor）、アンチヒューズ素子（antifuse element）（例えばバラクタ）及び読み出し回路（reading circuit）を含む。プログラミング選択トランジスタは、第一端子、ビット線プログラム信号を受信するための第二端子及びワード線プログラム信号を受信するための制御端子を有してもよい。追従ゲートトランジスタは、第一端子、プログラミング選択トランジスタの第一端子に結合する第二端子及び追従制御信号（following control signal）を受信するための制御端子を有してもよい。アンチヒューズ素子は、アンチヒューズ制御信号を受信するための第一端子及び追従ゲートトランジスタの第一端子に結合する第二端子を有してもよい。読み出し回路は、追従ゲートトランジスタの第二端子に結合してもよく、メモリセルの読み動作中にビット線読み信号及び選択信号に応じて読み電流を形成するように構成されてもよい。メモリセルの読み動作中に、ビット線プログラム信号は第一の電圧であってもよく、ワード線プログラム信号は第二の電圧から第一の電圧に変化してもよく、追従制御信号は第二の電圧であってもよく、アンチヒューズ制御信号は第二の電圧であってもよく、ビット線読み信号は第二の電圧であってもよく、選択信号は第一の電圧であってもよく、第二の電圧は第一の電圧よりも高い。
本発明の他の実施形態は、メモリアレイを開示する。メモリアレイは、第一のメモリセル及び第二のメモリセルを含んでもよい。第一のメモリセルは、第一のプログラミング選択トランジスタ、第一の追従ゲートトランジスタ、第一のアンチヒューズ素子（例えばバラクタ）及び第一の読み出し回路を含んでもよい。第一のプログラミング選択トランジスタは、第一端子、第一のビット線プログラム信号を受信するための第二端子及び第一のワード線プログラム信号を受信するための制御端子を有してもよい。第一の追従ゲートトランジスタは、第一端子、第一のプログラミング選択トランジスタの第一端子に結合する第二端子及び第一の追従制御信号を受信するための制御端子を有してもよい。第一のアンチヒューズ素子は、第一のアンチヒューズ制御信号を受信するための第一端子及び第一の追従ゲートトランジスタの第一端子に結合する第二端子を有してもよい。第一の読み出し回路は、第一の追従ゲートトランジスタの第二端子に結合してもよく、第一のメモリセルの読み動作中に第一のビット線読み信号及び第一の選択信号に応じて第一の読み電流を形成するように構成されてもよい。第二のメモリセルは、第二のプログラミング選択トランジスタ、第二の追従ゲートトランジスタ、第二のアンチヒューズ素子（例えばバラクタ）及び第二の読み出し回路を含んでもよい。第二のプログラミング選択トランジスタは、第一端子、第二のビット線プログラム信号を受信するための第二端子、及び第一のプログラミング選択トランジスタの制御端子に結合する制御端子を有してもよい。第二の追従ゲートトランジスタは、第一端子、第二のプログラミング選択トランジスタの第一端子に結合する第二端子、及び第一の追従ゲートトランジスタの制御端子に結合する制御端子を有してもよい。第二のアンチヒューズ素子は、第一のアンチヒューズ素子の第一端子に結合する第一端子、及び第二の追従ゲートトランジスタの第一端子に結合する第二端子を有してもよい。第二の読み出し回路は、第二の追従ゲートトランジスタの第二端子に結合してもよく、第二のメモリセルの読み動作中に第二のビット線読み信号及び第二の選択信号に応じて第二の読み電流を形成するように構成されてもよい。第一のメモリセルの読み動作中に、第一のビット線プログラム信号は第一の電圧であってもよく、第一のワード線プログラム信号は第二の電圧から第一の電圧に変化してもよく、第一の追従制御信号は第二の電圧であってもよく、第一のアンチヒューズ制御信号は第二の電圧であってもよく、第一のビット線読み信号は第二の電圧であってもよく、第一の選択信号は第一の電圧であってもよく、第二のビット線プログラム信号は第一の電圧であってもよく、第二のビット線読み信号は第一の電圧であってもよく、第二の選択信号は第一の電圧であってもよく、第二の電圧は第一の電圧よりも高い。
本発明のこれら及び他の目的は、様々な図面及び図に示される好ましい実施形態の以下の詳細な説明を読んだ後に、疑いなく、当業者にとって明らかになるであろう。
従来技術によるメモリアレイを示す。
本発明の一つの実施形態によるメモリセルを示す。
本発明の一つの実施形態による図２のメモリセルの構造を示す。
本発明の一つの実施形態による、選択された第一のメモリセルの読み動作中に図２のメモリアレイによって受信される制御信号の電圧レベルを示す。
本発明の一つの実施形態による、選択された第一のメモリセルのプログラミング動作中に図２のメモリアレイによって受信される制御信号の電圧レベルを示す。
本発明の一つの実施形態によるメモリアレイを示す。
本発明の一つの実施形態による、選択された第一のメモリセルの読み動作中に図６のメモリアレイによって受信される制御信号の電圧レベルを示す。
本発明の一つの実施形態による、選択された第一のメモリセルのプログラミング動作中に図６のメモリアレイによって受信される制御信号の電圧レベルを示す。
本発明の他の実施形態によるメモリセルを示す。
本発明の他の実施形態によるメモリアレイを示す。
本発明の他の実施形態によるメモリセルを示す。
図２は、本発明の一つの実施形態による、低電圧動作のためのメモリセル２００を示す。メモリセル２００は、プログラミング選択トランジスタ２１０、追従ゲートトランジスタ２２０、アンチヒューズバラクタ２３０（アンチヒューズ素子）及び読み出し回路２４０を含む。
プログラミング選択トランジスタ２１０は、第一端子Ｄ１、ビット線プログラム信号ＢＬＰを受信するための第二端子Ｓ１及びワード線プログラム信号ＷＬＰを受信するための制御端子Ｇ１を有してもよい。追従ゲートトランジスタ２２０は、第一端子Ｄ２、プログラミング選択トランジスタ２１０の第一端子Ｄ１に結合する第二端子Ｓ２及び追従制御信号ＦＬを受信するための制御端子Ｇ２を有してもよい。アンチヒューズバラクタ２３０は、アンチヒューズ制御信号ＡＦを受信するための第一端子Ｇ３及び追従ゲートトランジスタ２２０の第一端子Ｄ２に結合する第二端子Ｓ３を有してもよい。読み出し回路２４０は、追従ゲートトランジスタ２２０の第二端子Ｓ２に結合して、メモリセル２００の読み動作中にビット線読み信号ＢＬＲ及び選択信号ＳＬに応じて読み電流Ｉｒｅａｄを形成してもよい。
図３は、本発明の一つの実施形態による、プログラミング選択トランジスタ２１０、追従ゲートトランジスタ２２０及びアンチヒューズバラクタ２３０の構造を示す。図３において、プログラミング選択トランジスタ２１０、追従ゲートトランジスタ２２０及びアンチヒューズバラクタ２３０は、Ｐ基板（P substrate）上に形成されたＰウェル（P well）上に配置されてもよい。アンチヒューズバラクタ２３０は金属酸化物半導体トランジスタであってもよく、その金属酸化物半導体トランジスタは、金属酸化物半導体トランジスタのソースＳ３、すなわちアンチヒューズバラクタ２３０の第二端子Ｓ３と金属酸化物半導体トランジスタのドレインＤ３との間に、金属酸化物半導体トランジスタのソースＳ３及びドレインＤ３を短絡させるために（for shorting）、形成されたソース／ドレイン延長領域Ｅ３を有する。この場合において、アンチヒューズバラクタ２３０の第一端子Ｇ３は、金属酸化物半導体トランジスタのゲートＧ３であろう。金属酸化物半導体トランジスタのゲートＧ３は第三のソース／ドレイン延長領域Ｅ３の真上に形成されるため、アンチヒューズバラクタ２３０はチャネルなしに形成されてもよく、アンチヒューズバラクタ２３０の酸化物Ｏｘ３は、プログラミング動作中に適切に断絶させられてもよい。しかしながら、本発明のアンチヒューズバラクタ２３０は、図３に示される構造に限定されない。本発明の他の実施形態において、アンチヒューズバラクタ２３０はまた、他の構造によって形成されてもよい。
その上に、本発明のいくつかの実施形態において、メモリセル２００は低電圧読み動作のために設計されるため、追従ゲートトランジスタ２２０の閾値電圧はさらに好ましく低減される。したがって、追従ゲートトランジスタは、ネイティブなデバイス、短チャネルデバイス又はバラクタによって実装されてもよい。しかしながら、本発明は前述の実施例に限定されない。
さらに、本発明のいくつかの実施形態において、プログラミング選択トランジスタ２１０はコアデバイスと共に動作させられるかも知れず、アンチヒューズバラクタ２３０はＩ／Ｏデバイスと共に動作させられるかも知れないため、アンチヒューズバラクタ２３０がＩ／Ｏデバイスと共により高い電圧に耐えることができるように、ソース／ドレイン延長領域Ｅ３の深さ（depth）は、ソース／ドレイン延長領域Ｅ１の深さよりも深くてもよい。また、追従ゲートトランジスタ２２０の第一端子Ｄ２により近いソース／ドレイン延長領域Ｅ２は、ソース／ドレイン延長領域Ｅ３の深さと同じ深さを有してもよく、追従ゲートトランジスタ２２０の第二端子Ｓ２により近いソース／ドレイン延長領域Ｅ２は、ソース／ドレイン延長領域Ｅ３の深さ又はソース／ドレイン延長領域Ｅ１の深さと同じ深さを有してもよい。しかしながら、本発明は前述の深さに限定されない。
本発明のいくつかの実施形態において、読み出し回路２４０は、読み出しトランジスタ２４２を含んでもよい。読み出しトランジスタ２４２は、ビット線読み信号ＢＬＲを受信するための第一端子、選択信号ＳＬを受信するための第二端子、及び追従ゲートトランジスタ２２０の第二端子Ｓ２に結合する制御端子を有してもよい。
図４は、メモリセル２００を、メモリセル２００の読み動作中のビット線プログラム信号ＢＬＰ、ワード線プログラム信号ＷＬＰ、追従制御信号ＦＬ、アンチヒューズ制御信号ＡＦ、ビット線読み信号ＢＬＲ及び選択信号ＳＬの電圧レベルと共に示す。
メモリセル２００の読み動作中に、ビット線プログラム信号ＢＬＰは第一の電圧Ｖ１であってもよく、追従制御信号ＦＬは第二の電圧Ｖ２であってもよく、アンチヒューズ制御信号ＡＦは第二の電圧Ｖ２であってもよく、ビット線読み信号ＢＬＲは第二の電圧Ｖ２であってもよく、選択信号ＳＬは第一の電圧Ｖ１であってもよい。第一の電圧Ｖ１はグランド電圧のようなシステムの低い電圧であってもよく、第二の電圧は、第一の電圧よりも高いシステムの電圧であってもよい。本発明のいくつかの実施形態において、第一の電圧Ｖ１は０Ｖであってもよく、第二の電圧Ｖ２は１．２Ｖであってもよい。
その結果として、メモリセル２００の読み動作中に、追従ゲートトランジスタ２２０はオンになってもよく、アンチヒューズバラクタ２３０に保存されたデータに応じて充電電流Ｉｃが形成される。アンチヒューズバラクタ２３０に保存されたデータが論理“１”である場合は、その結果充電電流Ｉｃは、読み出しトランジスタ２４２を更にオンにし、読み電流Ｉｒｅａｄを形成してもよい。アンチヒューズバラクタ２３０に保存されたデータが論理“０”である場合は、その結果読み出しトランジスタ２４２は充電電流Ｉｃによってオンにされないはずである。したがって、読み電流Ｉｒｅａｄを観察することによって、メモリセル２００に保存されたデータの論理レベルが決定されることができる。
しかしながら、読み出しトランジスタ２４２の制御端子における複数の寄生キャパシタ（parasitic capacitors）の間の変位電流（displacement current）により、読み出しトランジスタ２４２は、メモリセル２００に保存されたデータが論理“０”である場合であっても、オンにされ得る。例えば、読み出しトランジスタ２４２の制御端子における読み出しトランジスタ２４２の寄生キャパシタンスがＣ１であり、読み出しトランジスタ２４２の制御端子における追従ゲートトランジスタ２２０の寄生キャパシタンスがＣ２であり、読み出しトランジスタ２４２の制御端子におけるアンチヒューズバラクタ２３０のキャパシタンスがＣ３であり、且つ、読み出しトランジスタ２４２の制御端子の初期電圧レベルが（数式１）又はそれよりも大きい場合、その結果読み出しトランジスタ２４２は、たとえ充電電流Ｉｃがなくとも変位電流によって最終的にオンにされ得る。この場合において、システムは、読み電流が列（column）に沿ったメモリセルの寄生キャパシタンスの充電を終了した後であるが、読み出しトランジスタ２４２が変位電流によってオンにされる前に、データの論理レベルを決定しなければならないかも知れない。それは、上記の余裕がない時間窓によって読み動作における困難さを生じさせ得る。
Figure 2016081554
したがって、メモリセル２００の読み動作中に、ワード線プログラム信号ＷＬＰは、第二の電圧から前記第一の電圧に変化してもよい。すなわち、メモリセル２００の読み動作中に、プログラミング選択トランジスタ２１０は、読み出しトランジスタ２４２の制御端子において寄生キャパシタを放電するために第一にオンにされてもよく、次いでオフにされてもよい。このようにして、読み出しトランジスタ２４２が意図的でなくオンにされる可能性が低減されることができる。
図５は、メモリセル２００を、メモリセル２００のプログラミング動作中のビット線プログラム信号ＢＬＰ、ワード線プログラム信号ＷＬＰ、追従制御信号ＦＬ、アンチヒューズ制御信号ＡＦ、ビット線読み信号ＢＬＲ及び選択信号ＳＬの電圧レベルと共に示す。
メモリセル２００のプログラミング動作中に、ビット線プログラム信号ＢＬＰは第一の電圧Ｖ１であってもよく、ワード線プログラム信号ＷＬＰは第二の電圧Ｖ２であってもよく、追従制御信号ＦＬは第二の電圧Ｖ２と第三の電圧Ｖ３との間の電圧レベルであってもよく、アンチヒューズ制御信号ＡＦは第二の電圧Ｖ２の二倍，［数式２］と第三の電圧との間の電圧レベルであってもよく、第三の電圧Ｖ３であることがより良い。第三の電圧Ｖ３は、第二の電圧よりも高い。本発明のいくつかの実施形態において、第三の電圧Ｖ３は第二の電圧Ｖ２の三倍から５倍であってもよく、追従制御信号ＦＬは［数式３］，［数式４］又は［数式２］の電圧レベルであってもよい。例えば、追従制御信号ＦＬは２．５Ｖの電圧レベルであってもよく、一方で、第三の電圧Ｖ３は６Ｖであってもよく、第二の電圧Ｖ２は１．２Ｖであってもよい。
Figure 2016081554
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その結果として、プログラミング選択トランジスタ２１０及び追従ゲートトランジスタ２２０は、オンにされることができ、アンチヒューズバラクタ２３０は、メモリセル２００のプログラミング動作中に高い電圧差によって破断されることができる。また、ビット線読み信号ＢＬＲ及び選択信号ＳＬは、メモリセル２００のプログラミング動作中に両方とも第一の電圧Ｖ１であってもよい。
充電電流Ｉｃは、読み出し回路２４０に読み電流Ｉｒｅａｄを形成させるきっかけとなるだけで良いため、アンチヒューズバラクタ２３０によって形成される小さな充電電流が長い充電経路によって低下させられ得るという問題は、解決されることができる。加えて、読み電流Ｉｒｅａｄはオンにされた読み出しトランジスタ２４２によって形成されるため、読み電流は、アンチヒューズバラクタ２３０によって形成される充電電流Ｉｃよりも大きくてもよく、そのためメモリセル２００からデータを読み出すための時間が更に短縮され得る。
図６は、本発明の一つの実施形態によるメモリアレイ４０を示す。メモリアレイ４０は、第一のメモリセル４００Ａ及び第二のメモリセル４００Ｂを含んでもよい。メモリセル４００Ａ及びメモリセル４００Ｂは、メモリアレイ４０の同じ行（同じワード内に）ある。すなわち、第一のメモリセル４００Ａ及び第二のメモリセル４００Ｂは、メモリアレイ４０内に異なるビットの語を保存することができる。さらに、第一のメモリセル４００Ａ及び第二のメモリセル４００Ｂは、メモリセル２００と同じ構造を有してもよい。
第一のメモリセル４００Ａは、第一のプログラミング選択トランジスタ４１０Ａ、第一の追従ゲートトランジスタ４２０Ａ、第一のアンチヒューズバラクタ４３０Ａ及び第一の読み出し回路４４０Ａを含んでもよい。第一のプログラミング選択トランジスタ４１０Ａは、第一端子、第一のビット線プログラム信号ＢＬＰ１を受信するための第二端子及び第一のワード線プログラム信号ＷＬＰ１を受信するための制御端子を有してもよい。第一の追従ゲートトランジスタ４２０Ａは、第一端子、第一のプログラミング選択トランジスタ４１０Ａの第一端子に結合する第二端子及び第一の追従制御信号ＦＬ１を受信するための制御端子を有してもよい。第一のアンチヒューズバラクタ４３０Ａは、第一のアンチヒューズ制御信号ＡＦ１を受信するための第一端子及び第一の追従ゲートトランジスタ４２０Ａの第一端子に結合する第二端子を有してもよい。第一の読み出し回路４４０Ａは、第一のビット線読み信号ＢＬＲ１を受信するための第一端子、第一の選択信号ＳＬ１を受信するための第二端子及び第一の追従ゲートトランジスタ４２０Ａの第二端子に結合する制御端子を有する、第一の読み出しトランジスタ４４２Ａ、を含んでもよい。
第二のメモリセル４００Ｂは、第二のプログラミング選択トランジスタ４１０Ｂ、第二の追従ゲートトランジスタ４２０Ｂ、第二のアンチヒューズバラクタ４３０Ｂ及び第二の読み出し回路４４０Ｂを含んでもよい。第二のプログラミング選択トランジスタ４１０Ｂは、第一端子、第二のビット線プログラム信号ＢＬＰ２を受信するための第二端子、及び第一のプログラミング選択トランジスタ４１０Ａの制御端子に結合する制御端子を有してもよい。第二の追従ゲートトランジスタ４２０Ｂは、第一端子、第二のプログラミング選択トランジスタ４１０Ｂの第一端子に結合する第二端子、及び第一の追従ゲートトランジスタ４２０Ａの制御端子に結合する制御端子を有してもよい。第二のアンチヒューズバラクタ４３０Ｂは、第一のアンチヒューズバラクタ４３０Ａの第一端子に結合する第一端子、及び第二の追従ゲートトランジスタの４２０Ｂの第一端子に結合する第二端子を有してもよい。第二の読み出し回路４４０Ｂは、第二のビット線読み信号ＢＬＲ２を受信するための第一端子、第二の選択信号ＳＬ２を受信するための第二端子、及び第二の追従ゲートトランジスタ４２０Ｂの第二端子に結合する制御端子を有する、第一の読み出しトランジスタ４４２Ｂ、を有してもよい。
第一のメモリセル４００Ａは、メモリセル２００と同じ原理で動作させられてもよい。図７は、メモリアレイ４０を、選択された第一のメモリセル４００Ａの読み動作中にメモリアレイ４０によって受信される制御信号の電圧レベルと共に示す。
第一のメモリセル４００Ａの読み動作中に、第一のビット線プログラム信号ＢＬＰ１は第一の電圧Ｖ１であってもよく、第一のワード線プログラム信号ＷＬＰ１は第二の電圧Ｖ２から第一の電圧Ｖ１に変化してもよく、第一の追従制御信号ＦＬ１は第二の電圧Ｖ２であってもよく、第一のアンチヒューズ制御信号ＡＦ１は第二の電圧Ｖ２であってもよく、第一のビット線読み信号ＢＬＲ１は第二の電圧Ｖ２であってもよく、第一の選択信号ＳＬ１は第一の電圧Ｖ１であってもよい。
しかしながら、メモリセル４００Ａ及びメモリセル４００Ｂはメモリアレイ４０の同じ行（同じワード内に）あるため、メモリセル４００Ａ及びメモリセル４００Ｂは、第一のワード線プログラム信号ＷＬＰ１、第一の追従制御信号ＦＬ１及び第一のアンチヒューズ制御信号ＡＦ１の同じ信号を受信し得る。第一のメモリセル４００Ａの読み動作中に第二のメモリセル４００Ｂが非意図的に読み電流を出力することを防止するために、第一のメモリセル４００Ａの読み動作中に第二の読み出しトランジスタ４４２Ｂによって読み電流が形成されることがないように、第二のビット線プログラム信号ＢＬＰ２は第一の電圧Ｖ１であってもよく、第二のビット線読み信号ＢＬＲ２は第一の電圧Ｖ１であってもよく、第二の選択信号ＳＬ２は第一の電圧Ｖ１であってもよい。
さらに、図８は、選択された第一のメモリセル４００Ａのプログラミング動作中にメモリアレイ４０によって受信される制御信号の電圧レベルを示す。第一のメモリセル４００Ａのプログラミング動作中に、第一のビット線プログラム信号ＢＬＰ１は第一の電圧Ｖ１であってもよく、第一のワード線プログラム信号ＷＬＰ１は第二の電圧Ｖ２であってもよく、第一の追従制御信号ＦＬ１は、例えば［数式３］，［数式４］又は［数式２］のような、第二の電圧Ｖ２と第三の電圧Ｖ３との間の電圧レベルであってもよい。第一のアンチヒューズ制御信号ＡＦ１は第二の電圧Ｖ２の二倍，［数式２］と第三の電圧との間の電圧であってもよく、第三の電圧Ｖ３であることがより良い。第二のビット線プログラム信号ＢＬＰ２は、第二の電圧Ｖ２であってもよい。第二のビット線プログラム信号ＢＬＰ２は第二の電圧Ｖ２であってもよいため、第二のメモリセル４００Ｂは、第一のメモリセル４００Ａのプログラミング動作中に書き込まれる（written）ことがない。
図６において、メモリアレイ４０は、第一のメモリセル４００Ａと同じ列に配置される第三のメモリセル４００Ｃを更に含んでもよい。すなわち、第一のメモリセル４００Ａ及び第三のメモリセル４００Ｃは、メモリアレイ４０の異なるワード線に属してもよい。第三のメモリセル４００Ｃは、第三のプログラミング選択トランジスタ４１０Ｃ、第三の追従ゲートトランジスタ４２０Ｃ、第三のアンチヒューズバラクタ４３０Ｃ及び第三の読み出し回路４４０Ｃを含んでもよい。第三のプログラミング選択トランジスタ４１０Ｃは、第一端子、第一のプログラミング選択トランジスタ４１０Ａの第二端子に結合する第二端子及び第二のワード線プログラム信号ＷＬＰ２を受信するための制御端子を有してもよい。第三の追従ゲートトランジスタ４２０Ｃは、第一端子、第三のプログラミング選択トランジスタ４１０Ｃの第一端子に結合する第二端子及び第二の追従制御信号ＦＬ２を受信するための制御端子を有してもよい。第三のアンチヒューズバラクタ４３０Ｃは、第二のアンチヒューズ制御信号ＡＦ２を受信するための第一端子及び第三の追従ゲートトランジスタ４２０Ｃの第一端子に結合する第二端子を有してもよい。第三の読み出し回路４４０Ｃは、第一の読み出しトランジスタ４４２Ａの第一端子に結合する第一端子、第一の読み出しトランジスタ４４２Ａの第二端子に結合する第二端子及び第三の追従ゲートトランジスタ４２０Ｃの第二端子に結合する制御端子を有する、第三の読み出しトランジスタ４４２Ｃ、を含んでもよい。
図７に示されるような第一のメモリセル４００Ａの読み動作中に第三のメモリセル４００Ｃが非意図的に読み電流を出力することを防止するために、第一のメモリセル４００Ａの読み動作中に第二のワード線プログラム信号ＷＬＰ２は第一の電圧Ｖ１であってもよく、第二の追従制御信号ＦＬ２は第二の電圧Ｖ２であってもよく、第二のアンチヒューズ制御信号ＡＦ２は第一の電圧Ｖ１であってもよい。第二のアンチヒューズ制御信号ＡＦ２は第一の電圧Ｖ１であってもよいため、第三のメモリセル４００Ｃは第一のメモリセル４００Ａの読み動作中に読み電流を出力することがない。
また、図８に示されるような第一のメモリセル４００Ａのプログラミング動作中に、第二のワード線プログラム信号ＷＬＰ２は第一の電圧Ｖ１であってもよく、第二の追従制御信号ＦＬ２は、第二の電圧Ｖ２と第三の電圧Ｖ３の半分，［数式４］との間の電圧レベルであってもよい。第二のアンチヒューズ制御信号ＡＦ２は第一の電圧Ｖ１であってもよい。第三のプログラミング選択トランジスタ４１０Ｃは第二のワード線プログラム信号ＷＬＰ２によってオフにされてもよく、また第二のアンチヒューズ制御信号ＡＦ２は第一の電圧Ｖ１であってもよいため、第三のメモリセル４００Ｃは、第一のメモリセル４００Ａのプログラミング動作中に書き込まれることがない。また、本発明のいくつかの実施形態において、第一のビット線読み信号ＢＬＲ１、第一の選択信号ＳＬ１、第二のビット線読み信号ＢＬＲ２及び第二の選択信号ＳＬ２は、メモリセル４００Ａのプログラミング動作中に、全て第一の電圧Ｖ１であってもよい。便宜上の目的のため、図６のメモリアレイ４０はメモリセル４００Ａ、メモリセル４００Ｂ及びメモリセル４００Ｃを示すが、本発明は、一本のワード線内の二つのメモリセル及び二本のワード線を有することに限定されない。本発明の他の実施形態において、メモリアレイ４０は、同じワード内に他の数のメモリセルを有してもよく、他の数のワードを有してもよい。
加えて、本発明のいくつかの実施形態において、アンチヒューズ制御信号のような高電圧制御信号のスイッチングは、より大きな回路領域を要求するかも知れず、望ましくないかも知れない。したがって、この問題を解決するために、読み出し選択トランジスタがメモリセルの読み出し回路に適用されてもよい。
図９は、本発明の一つの実施形態による、低電圧動作のためのメモリセル５００を示す。メモリセル５００は、プログラミング選択トランジスタ２１０、追従ゲートトランジスタ２２０、アンチヒューズバラクタ２３０及び読み出し回路５４０を含む。読み出し回路５４０は、読み出しトランジスタ５４２及び読み出し選択トランジスタ５４４を含んでもよい。読み出しトランジスタ５４２は、第一端子、選択信号ＳＬを受信するための第二端子及び追従ゲートトランジスタ２２０の第二端子に結合する制御端子を有してもよい。読み出し選択トランジスタ５４４は、ビット線読み信号ＢＬＲを受信するための第一端子、読み出しトランジスタ５４２の第一端子に結合する第二端子、及びワード線読み信号ＷＬＲを受信するための制御端子を有してもよい。
メモリセル５００の読み動作は、ワード線読み信号ＷＬＲを第二の電圧Ｖ２として、メモリセル２００の読み動作と類似する原理に従ってもよい。すなわち、読み出し回路５４０が読み電流Ｉｒｅａｄを出力することができるように、読み出し選択トランジスタ５４４はオンにされなければならない。この場合において、アンチヒューズ制御信号ＡＦをスイッチングする必要性が減じられる（saved）ことができるように、ワード線読み信号ＷＬＲが、読み電流を出力するために適切なメモリセルを選択するために使用されてもよい。
図１０は、本発明の一つの実施形態によるメモリアレイ６０を示す。メモリアレイ６０は、メモリアレイ４０と類似する構造及び動作原理を有してもよい。相違点は、第一、第二及び第三のメモリセル６００Ａ，６００Ｂ及び６００Ｃのそれぞれが、メモリセル２００の代わりにメモリセル５００と同じ構造を有し、全てのメモリセル６００Ａ，６００Ｂ及び６００Ｃが同じ第一のアンチヒューズ制御信号ＡＦ１を共有することである。すなわち、第一のアンチヒューズバラクタ２３０Ａの第一端子、第二のアンチヒューズバラクタ２３０Ｂの第一端子及び第三のアンチヒューズバラクタ２３０Ｃの第一端子は、第一のアンチヒューズ制御信号ＡＦ１を受信するために、全て一緒に結合されてもよい。
第一の読み出し回路６４０Ａは、第一の読み出しトランジスタ６４２Ａ及び第一の読み出し選択トランジスタ６４４Ａを含んでもよい。第一の読み出しトランジスタ６４２Ａは、第一端子、第一の選択信号を受信するための第二端子、及び第一の追従ゲートトランジスタ２２０Ａの第二端子に結合する制御端子を有してもよい。第一の読み出し選択トランジスタ６４４Ａは、第一のビット線読み信号ＢＬＲ１を受信するための第一端子、第一の読み出しトランジスタ６４２Ａの第一端子に結合する第二端子、及び第一のワード線読み信号ＷＬＲ１を受信するための制御端子を有してもよい。
第二の読み出し回路６４０Ｂは、第二の読み出しトランジスタ６４２Ｂ及び第二の読み出し選択トランジスタ６４４Ｂを含んでもよい。第二の読み出しトランジスタ６４２Ｂは、第一端子、第二の選択信号ＳＬ２を受信するための第二端子、及び第二の追従ゲートトランジスタ２２０Ｂの第二端子に結合する制御端子を有してもよい。第二の読み出し選択トランジスタ６４４Ｂは、第二のビット線読み信号ＢＬＲ２を受信するための第一端子、第二の読み出しトランジスタ６４２Ｂの第一端子に結合する第二端子、及び第一のワード線読み信号ＷＬＲ１を受信するための制御端子を有してもよい。
第三の読み出し回路６４０Ｃは、第三の読み出しトランジスタ６４２Ｃ及び第三の読み出し選択トランジスタ６４４Ｃを含んでもよい。第三の読み出しトランジスタ６４２Ｃは、第一端子、第一の読み出しトランジスタ６４２Ａの第二端子に結合する第二端子、及び第三の追従ゲートトランジスタ２２０Ｃの第二端子に結合する制御端子を有してもよい。第三の読み出し選択トランジスタ６４４Ｃは、第一のビット線読み信号ＢＬＲ１を受信するための第一端子、第三の読み出しトランジスタ６４２Ｃの第一端子に結合する第二端子、及び第二のワード線読み信号ＷＬＲ２を受信するための制御端子を有してもよい。
第一のメモリセル６００Ａは、メモリセル４００Ａと類似する原理で動作させられてもよい。すなわち、第一のメモリセル６００Ａの読み動作中に、メモリセル６００Ａ，６００Ｂ及び６００Ｃによって受信される信号は、図７に示されるものと同じレベルであってもよい。しかしながら、メモリセル６００Ａ，６００Ｂ及び６００Ｃは全て同じ第一のアンチヒューズ制御信号ＡＦ１を受信するため、第一のメモリセル６００Ａの読み動作中に第一の読み出し選択トランジスタ６４４Ａがオンにされて読み電流Ｉｒｅａｄを出力することができ、一方で第三の読み出し選択トランジスタ６４４Ｃがオフにされることができるように、第一のワード線読み信号ＷＬＲ１は第二の電圧Ｖ２であってもよく、第二のワード線読み信号ＷＬＲ２は第一の電圧Ｖ１であってもよい。
さらに、第一のメモリセル６００Ａのプログラミング動作中に、メモリセル６００Ａ，６００Ｂ及び６００Ｃによって受信される信号は、第一のワード線読み信号ＷＬＲ１を第一の電圧Ｖ１とし且つ第二のワード線読み信号ＷＬＲ２を第一の電圧Ｖ１として、図８に示されるものと同じレベルであってもよい。
その結果として、メモリアレイ６０内の全てのメモリセルは、各メモリセルの読み動作を妨げることなく同じアンチヒューズ制御信号を使用することができ、回路領域が節約されることができる。
本発明のいくつかの実施形態において、変位電流が読み出しトランジスタを非意図的にオンにすることを更に回避するために、メモリセルにバッファバラクタが追加されてもよい。図１１は、本発明の一つの実施形態によるメモリセル７００を示す。メモリセル７００は、メモリセル５００と同じ構造を有してもよいが、しかしながら、その二つの間の相違点は、メモリセル７００は、バッファバラクタ７５０を更に含んでもよいことである。バッファバラクタ７５０は、追従ゲートトランジスタ２２０の第二端子に結合する第一端子、及び選択信号ＳＬを受信するための第二端子を有する。
バッファバラクタ７５０を追加することによって、変位電流の影響は更に低減され得る。なぜなら、バッファバラクタ７５０は、他の寄生キャパシタに蓄えられた電荷を蓄えることを助け、読み出しトランジスタ５４２の制御端子の電圧レベルを低減することができるからである。加えて、バッファバラクタ７５０のキャパシタンスが大きいほど、読み出しトランジスタ５４２の制御端子の電圧レベルが低くなり、読み出しトランジスタが非意図的にオンになる可能性が低くなる。その結果として、データの論理レベルを読むための、システムのための時間窓は、更に拡大されることができる。しかしながら、ビットの論理レベルが“１”である場合は、バッファバラクタ７５０の大きなキャパシタンスは、読み出しトランジスタをオンにするための電流を充電するための時間を増大させるかも知れない。したがって、バッファバラクタ７５０のキャパシタンスの適切な値は、システムの要求に適合するように考慮されるべきである。
要約すれば、本発明の複数の実施形態によれば、メモリセル及びメモリアレイは、安定した読み電流を形成するために読み出し回路を使用することによって、メモリセルからデータを読み出すための時間を短縮することが可能であり、また、読み動作の初めに寄生キャパシタンスを放電することによって、メモリセルからデータを読み出すための時間窓を拡大することが可能である。
当業者は、本発明の教示を保持したままで、デバイス及び方法の数々の変更及び代替がなされ得ることに直ちに気付くであろう。それに応じて、上記の記述は、添付の特許請求の範囲の境界によってのみ限定されるものとして解釈されるべきである。

Claims (24)

  1. 第一端子、ビット線プログラム信号を受信するように構成された第二端子及びワード線プログラム信号を受信するように構成された制御端子を有するプログラミング選択トランジスタ、
    第一端子、前記プログラミング選択トランジスタの前記第一端子に結合する第二端子及び追従制御信号を受信するように構成された制御端子を有する追従ゲートトランジスタ、
    アンチヒューズ制御信号を受信するように構成された第一端子及び前記追従ゲートトランジスタの前記第一端子に結合する第二端子を有する、アンチヒューズ素子、及び
    前記追従ゲートトランジスタの前記第二端子に結合し、当該メモリセルの読み動作中にビット線読み信号及び選択信号に応じて読み電流を形成するように構成された読み出し回路、
    を有する、メモリセル。
  2. 当該メモリセルの読み動作中に、前記ビット線プログラム信号は第一の電圧であり、前記ワード線プログラム信号は第二の電圧から前記第一の電圧に変化し、前記追従制御信号は前記第二の電圧であり、前記アンチヒューズ制御信号は前記第二の電圧であり、前記ビット線読み信号は前記第二の電圧であり、前記選択信号は前記第一の電圧であり、前記第二の電圧は前記第一の電圧よりも高い、請求項１に記載のメモリセル。
  3. 前記読み出し回路は、前記ビット線読み信号を受信するように構成された第一端子、前記選択信号を受信するように構成された第二端子及び前記追従ゲートトランジスタの前記第二端子に結合する制御端子を有する、読み出しトランジスタ、を有する、請求項１に記載のメモリセル。
  4. 当該メモリセルのプログラミング動作中に、前記ビット線プログラム信号は第一の電圧であり、前記ワード線プログラム信号は第二の電圧であり、前記追従制御信号は前記第二の電圧と第三の電圧との間の電圧レベルであり、前記アンチヒューズ制御信号は前記第三の電圧であり、前記第三の電圧は前記第二の電圧よりも高い、請求項１に記載のメモリセル。
  5. 前記読み出し回路は、
    第一端子、前記選択信号を受信するように構成された第二端子及び前記追従ゲートトランジスタの前記第二端子に結合する制御端子を有する読み出しトランジスタ、及び
    前記ビット線読み信号を受信するように構成された第一端子、前記読み出しトランジスタの前記第一端子に結合する第二端子及びワード線読み信号を受信するように構成された制御端子を有する読み出し選択トランジスタ、
    を有し、
    当該メモリセルの読み動作中に、前記ワード線読み信号は第二の電圧である、
    請求項１に記載のメモリセル。
  6. 当該メモリセルのプログラミング動作中に、前記ビット線プログラム信号は第一の電圧であり、前記ワード線プログラム信号は前記第二の電圧であり、前記追従制御信号は前記第二の電圧と第三の電圧との間の電圧レベルであり、前記ワード線読み信号は第一の電圧であり、前記第三の電圧は前記第二の電圧よりも高い、請求項５に記載のメモリセル。
  7. 前記アンチヒューズ素子はバラクタである、請求項１に記載のメモリセル。
  8. 前記バラクタは金属酸化物半導体トランジスタであり、前記金属酸化物半導体トランジスタは、前記金属酸化物半導体トランジスタのソースと前記金属酸化物半導体トランジスタのドレインとの間に形成されたソース／ドレイン延長領域を有し、前記ソース／ドレイン延長領域は、前記金属酸化物半導体トランジスタのソース及びドレインを短絡させる、請求項７に記載のメモリセル。
  9. 前記追従ゲートトランジスタの前記第二端子に結合する第一端子及び前記選択信号を受信するように構成された第二端子を有するバッファバラクタを更に有する、請求項１に記載のメモリセル。
  10. 前記追従ゲートトランジスタは、ネイティブなデバイス、短チャネルデバイス又はバラクタによって実装される、請求項１に記載のメモリセル。
  11. 第一のメモリセルであって、
    第一端子、第一のビット線プログラム信号を受信するように構成された第二端子及び第一のワード線プログラム信号を受信するように構成された制御端子を有する第一のプログラミング選択トランジスタ、
    第一端子、前記第一のプログラミング選択トランジスタの前記第一端子に結合する第二端子及び第一の追従制御信号を受信するように構成された制御端子を有する第一の追従ゲートトランジスタ、
    第一のアンチヒューズ制御信号を受信するように構成された第一端子及び前記第一の追従ゲートトランジスタの前記第一端子に結合する第二端子を有する、第一のアンチヒューズ素子、及び
    前記第一の追従ゲートトランジスタの前記第二端子に結合し、当該第一のメモリセルの読み動作中に第一のビット線読み信号及び第一の選択信号に応じて第一の読み電流を形成するように構成された第一の読み出し回路、
    を有する、第一のメモリセル、並びに、
    第二のメモリセルであって、
    第一端子、第二のビット線プログラム信号を受信するように構成された第二端子及び前記第一のプログラミング選択トランジスタの前記制御端子に結合する制御端子を有する第二のプログラミング選択トランジスタ、
    第一端子、前記第二のプログラミング選択トランジスタの前記第一端子に結合する第二端子及び前記第一の追従ゲートトランジスタの前記制御端子に結合する制御端子を有する第二の追従ゲートトランジスタ、
    前記第一のアンチヒューズ素子の前記第一端子に結合する第一端子及び前記第二の追従ゲートトランジスタの前記第一端子に結合する第二端子を有する、第二のアンチヒューズ素子、及び
    前記第二の追従ゲートトランジスタの前記第二端子に結合し、当該第二のメモリセルの読み動作中に第二のビット線読み信号及び第二の選択信号に応じて第二の読み電流を形成するように構成された第二の読み出し回路、
    を有する、第二のメモリセル、
    を有する、メモリアレイ。
  12. 前記第一の読み出し回路は、前記第一のビット線読み信号を受信するように構成された第一端子、前記第一の選択信号を受信するように構成された第二端子及び前記第一の追従ゲートトランジスタの前記第二端子に結合する制御端子を有する、第一の読み出しトランジスタ、を有し、
    前記第二の読み出し回路は、前記第二のビット線読み信号を受信するように構成された第一端子、前記第二の選択信号を受信するように構成された第二端子及び前記第二の追従ゲートトランジスタの前記第二端子に結合する制御端子を有する、第二の読み出しトランジスタ、を有する、
    請求項１１に記載のメモリアレイ。
  13. 第三のメモリセルを更に有し、前記第三のメモリセルは、
    第一端子、前記第一のプログラミング選択トランジスタの前記第二端子に結合する第二端子及び第二のワード線プログラム信号を受信するように構成された制御端子を有する第三のプログラミング選択トランジスタ、
    第一端子、前記第三のプログラミング選択トランジスタの前記第一端子に結合する第二端子及び第二の追従制御信号を受信するように構成された制御端子を有する第三の追従ゲートトランジスタ、
    第二のアンチヒューズ制御信号を受信するように構成された第一端子及び前記第三の追従ゲートトランジスタの前記第一端子に結合する第二端子を有する、第三のアンチヒューズ素子、及び
    前記第一の読み出しトランジスタの前記第一端子に結合する第一端子、前記第一の読み出しトランジスタの前記第二端子に結合する第二端子及び前記第三の追従ゲートトランジスタの前記第二端子に結合する制御端子を有する第三の読み出しトランジスタを有する、第三の読み出し回路、
    を有する、
    請求項１２に記載のメモリアレイ。
  14. 前記第一のメモリセルの読み動作中に、前記第一のビット線プログラム信号は第一の電圧であり、前記第一のワード線プログラム信号は第二の電圧から前記第一の電圧に変化し、前記第一の追従制御信号は前記第二の電圧であり、前記第一のアンチヒューズ制御信号は前記第二の電圧であり、前記第一のビット線読み信号は前記第二の電圧であり、前記第一の選択信号は前記第一の電圧であり、前記第二のビット線プログラム信号は前記第一の電圧であり、前記第二のビット線読み信号は前記第一の電圧であり、前記第二の選択信号は前記第一の電圧であり、前記第二の電圧は前記第一の電圧よりも高い、請求項１３に記載のメモリアレイ。
  15. 前記第一のメモリセルのプログラミング動作中に、前記第一のビット線プログラム信号は前記第一の電圧であり、前記第一のワード線プログラム信号は前記第二の電圧であり、前記第一の追従制御信号は前記第二の電圧と第三の電圧との間の電圧レベルであり、前記第一のアンチヒューズ制御信号は前記第三の電圧であり、前記第二のビット線プログラム信号は前記第二の電圧であり、前記第三の電圧は前記第二の電圧よりも高い、請求項１４に記載のメモリアレイ。
  16. 前記第一のメモリセルのプログラミング動作中に、前記第二のワード線プログラム信号は第一の電圧であり、前記第二の追従制御信号は第二の電圧と第三の電圧との間の電圧レベルであり、前記第二のアンチヒューズ制御信号は前記第一の電圧である、請求項１５に記載のメモリアレイ。
  17. 前記第一のメモリセルの読み動作中に、前記第二のワード線プログラム信号は第一の電圧であり、第二の追従制御信号は前記第二の電圧であり、前記第二のアンチヒューズ制御信号は前記第一の電圧である、請求項１４に記載のメモリアレイ。
  18. 前記第一の読み出し回路は、
    第一端子、前記第一の選択信号を受信するように構成された第二端子及び前記第一の追従ゲートトランジスタの前記第二端子に結合する制御端子を有する第一の読み出しトランジスタ、及び
    前記第一のビット線読み信号を受信するように構成された第一端子、前記第一の読み出しトランジスタの前記第一端子に結合する第二端子及び第一のワード線読み信号を受信するように構成された制御端子を有する第一の読み出し選択トランジスタ、
    を有し、
    前記第二の読み出し回路は、
    第一端子、前記第二の選択信号を受信するように構成された第二端子及び前記第二の追従ゲートトランジスタの前記第二端子に結合する制御端子を有する第二の読み出しトランジスタ、及び
    前記第二のビット線読み信号を受信するように構成された第一端子、前記第二の読み出しトランジスタの前記第一端子に結合する第二端子及び前記第一のワード線読み信号を受信するように構成された制御端子を有する第二の読み出し選択トランジスタ、
    を有する、
    請求項１１に記載のメモリアレイ。
  19. 第三のメモリセルを更に有し、前記第三のメモリセルは、
    第一端子、前記第一のプログラミング選択トランジスタの前記第二端子に結合する第二端子及び第二のワード線プログラム信号を受信するように構成された制御端子を有する第三のプログラミング選択トランジスタ、
    第一端子、前記第三のプログラミング選択トランジスタの前記第一端子に結合する第二端子及び第二の追従制御信号を受信するように構成された制御端子を有する第三の追従ゲートトランジスタ、
    前記第一のアンチヒューズ素子の前記第一端子に結合する第一端子及び前記第三の追従ゲートトランジスタの前記第一端子に結合する第二端子を有する、第三のアンチヒューズ素子、並びに
    第三の読み出し回路
    を有し、
    前記第三の読み出し回路は、
    第一端子、前記第一の読み出しトランジスタの前記第二端子に結合する第二端子及び前記第三の追従ゲートトランジスタの前記第二端子に結合する制御端子を有する、第三の読み出しトランジスタ、及び
    前記第一の読み出し選択トランジスタの前記第一端子に結合する第一端子、前記第三の読み出しトランジスタの前記第一端子に結合する第二端子及び第二のワード線読み信号を受信するように構成された制御端子を有する、第三の読み出し選択トランジスタ、
    を有する、
    請求項１８に記載のメモリアレイ。
  20. 前記第一のメモリセルの読み動作中に、前記第一のビット線プログラム信号は第一の電圧であり、前記第一のワード線プログラム信号は第二の電圧から前記第一の電圧に変化し、前記第一の追従制御信号は前記第二の電圧であり、前記第一のアンチヒューズ制御信号は前記第二の電圧であり、前記第一のビット線読み信号は前記第二の電圧であり、前記第一のワード線読み信号は前記第二の電圧であり、前記第一の選択信号は前記第一の電圧であり、前記第二のビット線プログラム信号は前記第一の電圧であり、前記第二のビット線読み信号は前記第一の電圧であり、前記第二の選択信号は前記第一の電圧であり、前記第二のワード線プログラム信号は前記第一の電圧であり、前記第二の追従制御信号は前記第二の電圧であり、前記第二のワード線読み信号は前記第一の電圧であり、前記第二の電圧は前記第一の電圧よりも高い、請求項１９に記載のメモリアレイ。
  21. 前記第一のメモリセルのプログラミング動作中に、前記第一のビット線プログラム信号は第一の電圧であり、前記第一のワード線プログラム信号は前記第二の電圧であり、前記第一の追従制御信号は前記第二の電圧と第三の電圧との間の電圧レベルであり、前記第一のアンチヒューズ制御信号は前記第三の電圧であり、前記第二のビット線プログラム信号は前記第二の電圧であり、前記第二のワード線プログラム信号は前記第一の電圧であり、前記第二の追従制御信号は前記第二の電圧と前記第三の電圧との間の電圧レベルであり、前記第三の電圧は前記第二の電圧よりも高い、請求項２０に記載のメモリアレイ。
  22. 前記第一のアンチヒューズ素子、前記第二のアンチヒューズ素子及び第三のアンチヒューズ素子のそれぞれは金属酸化物半導体トランジスタであり、前記金属酸化物半導体トランジスタは、前記金属酸化物半導体トランジスタのソースと前記金属酸化物半導体トランジスタのドレインとの間に形成されたソース／ドレイン延長領域を有し、前記ソース／ドレイン延長領域は、前記金属酸化物半導体トランジスタのソース及びドレインを短絡させる、請求項１１に記載のメモリアレイ。
  23. 前記第一のメモリセルは、前記第一の追従ゲートトランジスタの前記第二端子に結合する第一端子及び前記第一の選択信号を受信するように構成された第二端子を有するバッファバラクタを更に有する、請求項１１に記載のメモリアレイ。
  24. 前記第一の追従ゲートトランジスタ、前記第二の追従ゲートトランジスタ及び第三の追従ゲートトランジスタのそれぞれは、ネイティブなデバイス、短チャネルデバイス又はバラクタによって実装される、請求項１１に記載のメモリセル。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6205036B1 (ja) * 2015-09-10 2017-09-27 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． 小さいチップ領域を有するワンタイムプログラマブルメモリアレイ
JP2018026190A (ja) * 2015-08-18 2018-02-15 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． 電圧ブースト可能な小規模アンチヒューズ回路を備えるメモリシステム
JP2018082429A (ja) * 2016-10-12 2018-05-24 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． アンチヒューズ物理的複製不可能関数ユニットおよび関連する制御方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI606583B (zh) * 2015-01-13 2017-11-21 北京芯盈速騰電子科技有限責任公司 Non-volatile memory device method
TWI606551B (zh) * 2015-02-16 2017-11-21 北京芯盈速騰電子科技有限責任公司 Non-volatile memory device method
US10020304B2 (en) * 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
JP6200983B2 (ja) * 2016-01-25 2017-09-20 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． ワンタイムプログラマブルメモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法
JP6608312B2 (ja) * 2016-03-08 2019-11-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9773792B1 (en) 2016-03-25 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. One-time programming cell
EP3282450B1 (en) * 2016-08-11 2020-04-08 eMemory Technology Inc. Memory system with small size antifuse circuit capable of boosting voltage
JP6545649B2 (ja) * 2016-09-16 2019-07-17 東芝メモリ株式会社 メモリデバイス
TWI588943B (zh) * 2016-10-19 2017-06-21 力旺電子股份有限公司 非揮發性記憶體
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
US10276239B2 (en) * 2017-04-27 2019-04-30 Ememory Technology Inc. Memory cell and associated array structure
US10090309B1 (en) 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
CN109256170B (zh) * 2017-07-12 2020-09-15 联华电子股份有限公司 存储单元及存储阵列
JP7052611B2 (ja) * 2018-07-13 2022-04-12 株式会社ダイフク 物品仕分け設備
US10685727B2 (en) 2018-08-10 2020-06-16 Ememory Technology Inc. Level shifter
DE102019121309A1 (de) * 2018-08-20 2020-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiter- Vorrichtung, einschließlich Sicherungszellenstruktur
US10847236B2 (en) * 2018-10-17 2020-11-24 Ememory Technology Inc. Memory cell with a sensing control circuit
US10991430B2 (en) * 2018-12-19 2021-04-27 Ememory Technology Inc. Non-volatile memory cell compliant to a near memory computation system
CN111933193B (zh) 2019-05-13 2022-08-02 力旺电子股份有限公司 非易失性存储器及其相关存储器区块
US11424257B2 (en) * 2019-10-15 2022-08-23 Ememory Technology Inc. Method for manufacturing semiconductor structure and capable of controlling thicknesses of oxide layers
TWI775049B (zh) * 2020-02-20 2022-08-21 力晶積成電子製造股份有限公司 非揮發性記憶體元件及其製造方法
US11074985B1 (en) 2020-02-25 2021-07-27 HeFeChip Corporation Limited One-time programmable memory device and method for operating the same
US11152381B1 (en) 2020-04-13 2021-10-19 HeFeChip Corporation Limited MOS transistor having lower gate-to-source/drain breakdown voltage and one-time programmable memory device using the same
US11114140B1 (en) * 2020-04-23 2021-09-07 HeFeChip Corporation Limited One time programmable (OTP) bits for physically unclonable functions
US11437082B2 (en) * 2020-05-17 2022-09-06 HeFeChip Corporation Limited Physically unclonable function circuit having lower gate-to-source/drain breakdown voltage
US11653496B2 (en) * 2020-09-25 2023-05-16 Intel Corporation Asymmetric junctions of high voltage transistor in NAND flash memory
CN115224034B (zh) * 2021-04-16 2025-09-09 联华电子股份有限公司 一次性可编程存储器结构
TWI795275B (zh) * 2022-04-22 2023-03-01 國立清華大學 低電壓一次性寫入記憶體及其陣列
CN117854565A (zh) * 2022-09-29 2024-04-09 长鑫存储技术有限公司 反熔丝电路、结构、阵列、编程方法及存储器
CN116566373B (zh) * 2023-07-10 2023-09-12 中国电子科技集团公司第五十八研究所 一种高可靠抗辐射反熔丝开关单元结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050007855A1 (en) * 2003-06-28 2005-01-13 Korea Advanced Institute Of Science And Technology 3-Transistor OTP ROM using CMOS gate oxide antifuse
US20060092742A1 (en) * 2004-11-01 2006-05-04 Fabrice Paillet OTP antifuse cell and cell array
US20060291267A1 (en) * 2005-06-28 2006-12-28 Jenne Fredrick B Antifuse circuit with current regulator for controlling programming current
US20080049485A1 (en) * 2006-08-23 2008-02-28 Kabushiki Kaisha Toshiba Semiconductor memory device
US20080117660A1 (en) * 2006-11-16 2008-05-22 Micron Technology, Inc. Method, apparatus and system providing a one-time programmable memory device
US20110080764A1 (en) * 2009-10-05 2011-04-07 Renesas Electronics Corporation One-time programable cell circuit, semiconductor integrated circuit including the same, and data judging method thereof
US20110299344A1 (en) * 2010-06-08 2011-12-08 Peng Jack Z A new low voltage and low power memory cell based on nano current voltage divider controlled low voltage sense mosfet

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313420A (en) 1987-04-24 1994-05-17 Kabushiki Kaisha Toshiba Programmable semiconductor memory
US6345000B1 (en) * 1997-04-16 2002-02-05 Sandisk Corporation Flash memory permitting simultaneous read/write and erase operations in a single memory array
KR100252476B1 (ko) * 1997-05-19 2000-04-15 윤종용 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법
TW350955B (en) * 1997-12-19 1999-01-21 Macronix Int Co Ltd Apparatus and method of etching simulation grounding EPROM array unit without interfering adjacent units
DE59913841D1 (de) * 1998-02-12 2006-10-26 Infineon Technologies Ag EEPROM und Verfahren zur Ansteuerung eines EEPROM
US6157568A (en) 1998-12-23 2000-12-05 Vantis Corporation Avalanche programmed floating gate memory cell structure with program element in first polysilicon layer
JP4530464B2 (ja) 2000-03-09 2010-08-25 ルネサスエレクトロニクス株式会社 半導体集積回路
WO2002015767A2 (en) * 2000-08-22 2002-02-28 Orthodyne, Inc. Intramedullary canal diameter reducer
TW447072B (en) * 2000-10-09 2001-07-21 Vanguard Int Semiconduct Corp Manufacturing method for the capacitor of semiconductor integrated circuit
US6628550B1 (en) * 2002-06-14 2003-09-30 Powerchip Semiconductor Corp. Structure, fabrication and operation method of flash memory device
US6819594B2 (en) * 2003-01-06 2004-11-16 Ememory Technology Inc. Electrically erasable programmable logic device
US6992929B2 (en) * 2004-03-17 2006-01-31 Actrans System Incorporation, Usa Self-aligned split-gate NAND flash memory and fabrication process
US20060203591A1 (en) * 2005-03-11 2006-09-14 Lee Dong K One time programmable read-only memory comprised of fuse and two selection transistors
US7263001B2 (en) 2005-03-17 2007-08-28 Impinj, Inc. Compact non-volatile memory cell and array system
US7232711B2 (en) * 2005-05-24 2007-06-19 International Business Machines Corporation Method and structure to prevent circuit network charging during fabrication of integrated circuits
TWI269411B (en) * 2005-08-08 2006-12-21 Powerchip Semiconductor Corp Fabricating method of flash memory
US7239558B1 (en) 2005-09-26 2007-07-03 National Semiconductor Corporation Method of hot electron injection programming of a non-volatile memory (NVM) cell array in a single cycle
US7326994B2 (en) 2005-10-12 2008-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible non-volatile memory cell
US7173851B1 (en) 2005-10-18 2007-02-06 Kilopass Technology, Inc. 3.5 transistor non-volatile memory cell using gate breakdown phenomena
US7671401B2 (en) * 2005-10-28 2010-03-02 Mosys, Inc. Non-volatile memory in CMOS logic process
US7951669B2 (en) * 2006-04-13 2011-05-31 Sandisk Corporation Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element
JP5082334B2 (ja) * 2006-08-18 2012-11-28 富士通セミコンダクター株式会社 電気ヒューズ回路、メモリ装置及び電子部品
JP4921986B2 (ja) 2007-01-09 2012-04-25 株式会社東芝 不揮発性半導体記憶装置
US7663916B2 (en) * 2007-04-16 2010-02-16 Taiwan Semicondcutor Manufacturing Company, Ltd. Logic compatible arrays and operations
US20090040006A1 (en) * 2007-08-08 2009-02-12 International Business Machines Corporation Electrical fuse with enhanced programming current divergence
KR101219437B1 (ko) * 2007-09-03 2013-01-11 삼성전자주식회사 전기적 퓨즈 소자
JP5265898B2 (ja) 2007-09-25 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置
US7968926B2 (en) * 2007-12-19 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Logic non-volatile memory cell with improved data retention ability
US20090235040A1 (en) 2008-03-14 2009-09-17 Chilumula Ajaya K Programmble memory appratus, systems, and methods
JP5261003B2 (ja) * 2008-03-31 2013-08-14 ローム株式会社 半導体記憶装置
FR2929751A1 (fr) * 2008-04-08 2009-10-09 St Microelectronics Sa Procede de programmation d'un dispositif de memoire du type programmable une fois et circuit integre incorporant un tel dispositif de memoire
US20090279361A1 (en) * 2008-05-06 2009-11-12 Atmel Corporation Addressable Memory Array
US8563425B2 (en) * 2009-06-01 2013-10-22 Advanced Micro Devices Selective local interconnect to gate in a self aligned local interconnect process
US20110074538A1 (en) * 2009-09-25 2011-03-31 Kuei-Sheng Wu Electrical fuse structure and method for fabricating the same
US8227890B2 (en) * 2009-12-18 2012-07-24 United Microelectronics Corporation Method of forming an electrical fuse and a metal gate transistor and the related electrical fuse
US8284600B1 (en) 2010-02-08 2012-10-09 National Semiconductor Corporation 5-transistor non-volatile memory cell
US8958245B2 (en) * 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
US9042174B2 (en) * 2010-06-17 2015-05-26 Ememory Technology Inc. Non-volatile memory cell
US8331126B2 (en) 2010-06-28 2012-12-11 Qualcomm Incorporated Non-volatile memory with split write and read bitlines
CN102339644B (zh) * 2011-07-27 2014-12-24 聚辰半导体(上海)有限公司 存储器及其操作方法
US8923049B2 (en) * 2011-09-09 2014-12-30 Aplus Flash Technology, Inc 1T1b and 2T2b flash-based, data-oriented EEPROM design
US8724364B2 (en) 2011-09-14 2014-05-13 Semiconductor Components Industries, Llc Electronic device including a nonvolatile memory structure having an antifuse component and a process of using the same
US8530283B2 (en) 2011-09-14 2013-09-10 Semiconductor Components Industries, Llc Process for forming an electronic device including a nonvolatile memory structure having an antifuse component
US9437602B2 (en) 2011-12-02 2016-09-06 Board Of Trustees Of Michigan State University Temperature compensation method for high-density floating-gate memory
KR20130098643A (ko) * 2012-02-28 2013-09-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 임베디드 메모리 시스템
US8902641B2 (en) * 2012-04-10 2014-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Adjusting reference resistances in determining MRAM resistance states
JP2013246853A (ja) * 2012-05-28 2013-12-09 Ememory Technology Inc 漏洩電流を低減させるための不揮発性メモリ装置のプログラム禁止方法
TWI485811B (zh) * 2012-07-18 2015-05-21 鉅晶電子股份有限公司 半導體結構的製造方法
KR20140046854A (ko) 2012-10-11 2014-04-21 삼성전자주식회사 Ｏｔｐ 셀 어레이를 구비하는 반도체 메모리 장치
US20140293673A1 (en) * 2013-03-28 2014-10-02 Ememory Technology Inc. Nonvolatile memory cell structure and method for programming and reading the same
US9281074B2 (en) * 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050007855A1 (en) * 2003-06-28 2005-01-13 Korea Advanced Institute Of Science And Technology 3-Transistor OTP ROM using CMOS gate oxide antifuse
US20060092742A1 (en) * 2004-11-01 2006-05-04 Fabrice Paillet OTP antifuse cell and cell array
US20060291267A1 (en) * 2005-06-28 2006-12-28 Jenne Fredrick B Antifuse circuit with current regulator for controlling programming current
US20080049485A1 (en) * 2006-08-23 2008-02-28 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2008052789A (ja) * 2006-08-23 2008-03-06 Toshiba Corp 半導体記憶装置
US20080117660A1 (en) * 2006-11-16 2008-05-22 Micron Technology, Inc. Method, apparatus and system providing a one-time programmable memory device
US20110080764A1 (en) * 2009-10-05 2011-04-07 Renesas Electronics Corporation One-time programable cell circuit, semiconductor integrated circuit including the same, and data judging method thereof
JP2011081857A (ja) * 2009-10-05 2011-04-21 Renesas Electronics Corp ワンタイム・プログラマブルセル回路及びこれを備える半導体集積回路及びそのデータ判定方法
US20110299344A1 (en) * 2010-06-08 2011-12-08 Peng Jack Z A new low voltage and low power memory cell based on nano current voltage divider controlled low voltage sense mosfet

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018026190A (ja) * 2015-08-18 2018-02-15 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． 電圧ブースト可能な小規模アンチヒューズ回路を備えるメモリシステム
JP6205036B1 (ja) * 2015-09-10 2017-09-27 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． 小さいチップ領域を有するワンタイムプログラマブルメモリアレイ
JP2018082429A (ja) * 2016-10-12 2018-05-24 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． アンチヒューズ物理的複製不可能関数ユニットおよび関連する制御方法

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Publication number Publication date
TWI569145B (zh) 2017-02-01
US20160104537A1 (en) 2016-04-14
US9362001B2 (en) 2016-06-07
EP3018657A1 (en) 2016-05-11
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