JP2015026870A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】不揮発性メモリを有する半導体装置の特性を向上させる。
【解決手段】半導体装置を、制御ゲート電極ＣＧと、制御ゲート電極ＣＧと隣合うように配置されたメモリゲート電極ＭＧと、絶縁膜３と、その内部に電荷蓄積部を有する絶縁膜５と、を有するよう構成する。このうち、メモリゲート電極ＭＧは、絶縁膜５上に位置する第１シリコン領域（６ａ）と、第１シリコン領域（６ａ）の上方に位置する第２シリコン領域（６ｂ）と、を有するシリコン膜よりなり、第２シリコン領域（６ｂ）は、ｐ型不純物を含有し、第１シリコン領域（６ａ）のｐ型不純物の濃度は、第２シリコン領域（６ｂ）の前記ｐ型不純物の濃度よりも低く構成する。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関する。

電気的に書込・消去が可能な不揮発性半導体記憶装置であるＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）の一種としてフラッシュメモリ（flash memory）が、広く使用されている。このフラッシュメモリは、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有する。この浮遊ゲートやトラップ性絶縁膜中の電荷（電子またはホール）の有無によるＭＩＳＦＥＴの閾値の違いを利用して情報を記憶するものである。

例えば、特開２００６−３０３９１８号公報（特許文献１）には、ＭＯＮＯＳ型不揮発性メモリにおいて、メモリゲート電極をドープド多結晶シリコン膜で構成し、このドープド多結晶シリコン膜を下層の高濃度層と上層の低濃度層との２層で構成する技術が記載されている。

また、特開２００６−１９３７３号公報（特許文献２）には、ＭＯＮＯＳ型不揮発性メモリにおいて、メモリゲートはドープド多結晶シリコン膜からなり、アンドープドシリコン膜に不純物をイオン注入して形成した多結晶シリコン膜からなるコントロールゲートよりもシート抵抗を低くする技術が記載されている。

また、特開２００４−１８６４５２号公報（特許文献３）には、ＭＯＮＯＳ型不揮発性メモリにおいて、選択ゲート電極を形成した後、ｎ型不純物をドーピングした多結晶シリコン膜を堆積し、その状態で半導体基板中にｐ型不純物をイオン注入し、その後に、さらにｎ型不純物をドーピングした多結晶シリコン膜を堆積し、堆積したｎ型不純物２層を異方性エッチングすることで、メモリゲートを形成する技術が記載されている。

特開２００６−３０３９１８号公報 特開２００６−１９３７３号公報 特開２００４−１８６４５２号公報

本発明者は、フラッシュメモリの研究開発に従事している。中でも、スプリットゲート型の不揮発性メモリの特性向上について検討している。このスプリットゲート型の不揮発性メモリのメモリゲート電極は、低抵抗化のため、不純物を含有するドープトシリコン膜で形成されていた。

近年、上記不揮発性メモリを有する半導体装置において、動作速度の向上や、不揮発性メモリのデータ保持特性の向上などの特性向上が望まれている。

そこで、本発明の目的は、半導体装置の特性を向上させることができる技術を提供することにある。

また、本発明の他の目的は、より良い製造工程で良好な特性の半導体装置を製造する半導体装置の製造方法を提供することにある。

本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板と、半導体基板の上方に配置された第１ゲート電極と、半導体基板の上方に、第１ゲート電極と隣合うように配置された第２ゲート電極と、を有する。さらに、第１ゲート電極と半導体基板との間に形成された第１絶縁膜と、第２ゲート電極と半導体基板との間および第１ゲート電極と第２ゲート電極との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、を有する。上記第２ゲート電極は、第２絶縁膜上に位置する第１シリコン領域と、第１シリコン領域の上方に位置する第２シリコン領域と、を有するシリコン膜よりなる。上記第２シリコン領域は、ｐ型不純物を含有し、上記第１シリコン領域のｐ型不純物の濃度は、上記第２シリコン領域の前記ｐ型不純物の濃度よりも低い。

本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）半導体基板上に第１絶縁膜を介して第１ゲート電極を形成する工程と、（ｂ）第１ゲート電極上に、内部に電荷蓄積部を有する第２絶縁膜を形成する工程と、を有する。また、（ｃ）第２絶縁膜上に、第１シリコン層と、第１シリコン層上に配置され、第１シリコン層の不純物濃度より不純物濃度が高い第２シリコン層とを有する多層シリコン膜を形成する工程、を有する。さらに、（ｄ）多層シリコン膜を選択的に除去し、第１ゲート電極の側壁部に第２絶縁膜を介して多層シリコン膜を残存させることにより、第２ゲート電極を形成する工程、を有する。

本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）半導体基板上に第１絶縁膜を介して第１ゲート電極を形成する工程と、（ｂ）第１ゲート電極上に、内部に電荷蓄積部を有する第２絶縁膜を形成する工程と、（ｃ）第２絶縁膜上に、不純物を含有しないシリコン膜を形成する工程と、を有する。また、（ｄ）シリコン膜に、不純物イオンを注入する工程と、（ｅ）上記（ｄ）工程の後、熱処理を施し、不純物イオンを拡散させる工程と、を有する。さらに、（ｆ）シリコン膜を選択的に除去し、第１ゲート電極の側壁部に第２絶縁膜を介してシリコン膜を残存させることにより、第２ゲート電極を形成する工程、を有する。

本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。

また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、より良い製造工程で良好な特性の半導体装置を製造することができる。

実施の形態１の半導体装置を示す要部断面図である。 図１の一部を拡大した部分拡大断面図である。 メモリセルの等価回路図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１４に続く半導体装置の製造工程を示す要部断面図である。 （ａ）はメモリゲート電極がｐ型のゲート電極である場合のバンド図である。（ｂ）はメモリゲート電極がｎ型のゲート電極である場合のバンド図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図であって、図２０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図であって、図２１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態４の半導体装置の製造工程を示す要部断面図であって、図２２に続く半導体装置の製造工程を示す要部断面図である。 図２２の一部を拡大した部分拡大断面図である。 実施の形態５の半導体装置の製造工程を示す要部断面図である。 実施の形態５の半導体装置の製造工程を示す要部断面図であって、図２５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態５の半導体装置の製造工程を示す要部断面図であって、図２６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態５の半導体装置の製造工程を示す要部断面図であって、図２７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態５の半導体装置の製造工程を示す要部断面図であって、図２８に続く半導体装置の製造工程を示す要部断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

また、実施の形態で用いる不純物の濃度は、ＴＥＭ（Transmission Electron Microscope）によるエネルギー分散型蛍光Ｘ線分析（ＥＤＸ：Energy Dispersive X-ray Spectroscopy）により測定された濃度であるものとする。

（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について詳細に説明する。

［構造説明］
図１は、本実施の形態の半導体装置を示す要部断面図であり、図２は、図１の一部を拡大した部分拡大断面図である。なお、図１および図２は、後述する半導体装置の製造工程の説明における最終工程断面図である。

まず、本実施の形態で説明する半導体装置は、不揮発性メモリ（不揮発性半導体記憶装置（ＥＥＰＲＯＭ、フラッシュメモリ、不揮発性記憶素子）および周辺回路を有する。

不揮発性メモリは、電荷蓄積部としてトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。また、メモリセルＭＣは、スプリットゲート型のメモリセルである。即ち、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）と、メモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。

ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。

周辺回路とは、不揮発性メモリを駆動するための回路であり、例えば、種々の論理回路などにより構成される。種々の論理回路は、例えば、後述するｎチャネル型ＭＩＳＦＥＴＱｎやｐチャネル型ＭＩＳＦＥＴなどにより構成される。

図１に示すように、本実施の形態の半導体装置は、半導体基板１のメモリセル領域１Ａに配置された不揮発性メモリのメモリセルＭＣと、周辺回路領域２Ａに配置されたｎチャネル型ＭＩＳＦＥＴＱｎとを有している。図中の左部に、ソース領域（ＭＳ）を共有する２つのメモリセルＭＣの要部断面図を、図中の右部に、周辺回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎの要部断面図を示す。２つのメモリセルは、ソース領域（ＭＳ）を挟んでほぼ対称に配置される。なお、メモリセル領域１Ａには、さらに、複数のメモリセルＭＣが配置される。例えば、図１に示すメモリセル領域１Ａの左側のメモリセルＭＣのさらに左にはドレイン領域（ＭＤ）を共有するメモリセル（図示せず）が配置される。このように、共有されるソース領域（ＭＳ）および共有されるドレイン領域（ＭＤ）が交互に配置されるようにメモリセルＭＣが、図１中の左右方向（ゲート長方向）に配置され、メモリセル列を構成している。また、図１の紙面に垂直な方向（ゲート幅方向）にも、メモリセル列が複数配置されている。このように、複数のメモリセルＭＣがアレイ状に形成されている。

図１に示すように、半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域２が形成されており、この素子分離領域２で区画（分離）された活性領域に、ｐ型ウエルＰＷ１、ＰＷ２が形成されている。

なお、メモリセル領域１Ａに示される断面部おいては、素子分離領域２は現れないが、メモリセルＭＣがアレイ状に形成されるメモリセル領域全体は、素子分離領域２で区画されている。さらに、例えば、メモリセル列間（但し、ソース領域（ＭＳ）を除く）には、素子分離領域２が配置される等、電気的な分離が必要な箇所には適宜、素子分離領域２が配置される。

まず、メモリセル領域１ＡのメモリセルＭＣの構成について説明する。

メモリセルＭＣは、半導体基板１（ｐ型ウエルＰＷ１）の上方に配置された制御ゲート電極（第１ゲート電極）ＣＧと、半導体基板１（ｐ型ウエルＰＷ１）の上方に配置され、制御ゲート電極ＣＧと隣合うメモリゲート電極（第２ゲート電極）ＭＧとを有する。メモリセルＭＣは、さらに、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ１）間に配置された絶縁膜３と、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に配置され、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に配置された絶縁膜５とを有する。また、メモリセルＭＣは、さらに、半導体基板１のｐ型ウエルＰＷ１中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。

制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面上に図１中の左右方向（ゲート長方向）に並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向（ゲート幅方向）である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、ドレイン領域ＭＤおよびソース領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ１）の上部に絶縁膜３、５を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜５を介して）形成されており、ソース領域ＭＳ側にメモリゲート電極ＭＧが位置し、ドレイン領域ＭＤ側に制御ゲート電極ＣＧが位置している。なお、本明細書では、ソース領域ＭＳおよびドレイン領域ＭＤを読出し動作時を基準に定義している。後述する書き込み動作時には高電圧を印加する半導体領域をソース領域ＭＳと、書き込み動作時に低電圧を印加する半導体領域をドレイン領域ＭＤと、統一して呼ぶことにする。

制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁部に絶縁膜５を介してサイドウォールスペーサ状に配置されている。また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。

制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ１）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の絶縁膜５（すなわちメモリゲート電極ＭＧの下の絶縁膜５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。

絶縁膜３は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜３として、上述の酸化シリコン膜または酸窒化シリコン膜など以外の、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。

絶縁膜５は、図２に示すように、絶縁膜として、たとえば、酸化シリコン膜（酸化膜）５ａと、酸化シリコン膜５ａ上の窒化シリコン膜（窒化膜、電荷蓄積層）５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜（酸化膜）５ｃとを有する積層膜からなる。

なお、図１では、図面を見やすくするために、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜を、単に絶縁膜５として図示している（図５〜図１５についても同様）。

絶縁膜５のうち、窒化シリコン膜５ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜５ｂは、絶縁膜５中に形成されたトラップ性絶縁膜である。このため、絶縁膜５は、その内部に電荷蓄積部（電荷蓄積層、ここでは窒化シリコン膜５ｂ）を有する絶縁膜とみなすことができる。

窒化シリコン膜５ｂの上下に位置する酸化シリコン膜５ｃおよび酸化シリコン膜５ａは、電荷ブロック層（電荷ブロック膜、電荷閉じ込め層）として機能する。

このように、窒化シリコン膜５ｂを酸化シリコン膜５ｃおよび酸化シリコン膜５ａで挟んだ構造とすることで、窒化シリコン膜５ｂへの電荷の蓄積が可能となる。酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜を、ＯＮＯ（oxide-nitride-oxide）膜と言うこともある。

上記絶縁膜５のうち、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の絶縁膜５は、電荷（電子またはホール）を保持した状態または電荷を保持しない状態で、メモリトランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜５は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。

メモリゲート電極ＭＧ下の絶縁膜５の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。メモリゲート電極ＭＧ下の絶縁膜５の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。

前述したとおり、書き込み動作時において、ソース領域ＭＳは、高電圧が印加される半導体領域であり、ドレイン領域ＭＤは低電圧が印加される半導体領域である。これらの領域ＭＳ、ＭＤは、ｎ型不純物が導入された半導体領域（ｎ型不純物拡散層）よりなる。

このうち、ドレイン領域ＭＤは、ＬＤＤ（lightly doped drain）構造の領域である。すなわち、ドレイン領域ＭＤは、ｎ⁻型半導体領域（低濃度不純物拡散層）７ｂと、ｎ⁻型半導体領域７ｂよりも高い不純物濃度を有するｎ^＋型半導体領域（高濃度不純物拡散層）８ｂとを有している。ｎ^＋型半導体領域８ｂは、ｎ⁻型半導体領域７ｂよりも接合深さが深くかつ不純物濃度が高い。

一方、ソース領域ＭＳは、ＬＤＤ構造を有さず、ｎ⁻型半導体領域（低濃度不純物拡散層）７ａのみで構成される。このｎ⁻型半導体領域７ａは、ｎ^＋型半導体領域（高濃度不純物拡散層）８ｂより低濃度のｎ型不純物領域であり、例えば、ｎ×Ｅ２０／ｃｍ^３オーダー（ｎ：１〜１０）の濃度以下の領域、より好ましくは２×Ｅ２０／ｃｍ^３濃度以下の領域である。Ｅ２０は、１０の２０乗（１０^２０）を表す。また、例えば、ｎ⁻型半導体領域７ａは、ｎ⁻型半導体領域７ｂと同程度の接合深さとすることができる。また、ｎ⁻型半導体領域７ａは、ｎ^＋型半導体領域８ｂよりも不純物濃度が低く、また、ｎ^＋型半導体領域８ｂよりも接合深さが浅い。

メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの合成パターンの側壁部には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。すなわち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面）上と、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面）上とに、側壁絶縁膜ＳＷが形成されている。

ソース領域ＭＳのｎ⁻型半導体領域７ａはメモリゲート電極ＭＧの側壁に対して自己整合的に形成されている。このため、低濃度のｎ⁻型半導体領域７ａはメモリゲート電極ＭＧの側壁部の側壁絶縁膜ＳＷの下に形成される。したがって、低濃度のｎ⁻型半導体領域７ａはメモリトランジスタのチャネル領域に隣接するように形成されている。

ドレイン領域ＭＤのｎ⁻型半導体領域７ｂは制御ゲート電極ＣＧの側壁に対して自己整合的に形成され、ｎ^＋型半導体領域８ｂは制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ⁻型半導体領域７ｂは制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷの下に形成されている。また、高濃度のｎ^＋型半導体領域８ｂは低濃度のｎ⁻型半導体領域７ｂの外側に形成されている。したがって、低濃度のｎ⁻型半導体領域７ｂは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ^＋型半導体領域８ｂは低濃度のｎ⁻型半導体領域７ｂに接し、制御トランジスタのチャネル領域からｎ⁻型半導体領域７ｂの分だけ離間するように形成されている。

制御ゲート電極ＣＧは導電性膜（導電体膜）からなるが、好ましくはｎ型多結晶シリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４からなる。シリコン膜４は、ｎ型のシリコン膜であり、ｎ型不純物が導入されて低抵抗率とされている。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜４からなる。

メモリゲート電極ＭＧは、図１および図２に示すように、シリコン膜６により形成されている。シリコン膜６は、絶縁膜５に接した領域の近傍がノンドープシリコン膜６ａにより形成され、その領域が半導体基板１の表面に沿って延在している。また、ノンドープシリコン膜６ａ上の領域が、ｐ型不純物が導入されたドープトシリコン膜６ｂにより形成されている。言い換えれば、シリコン膜６は、ノンドープシリコン膜６ａとドープトシリコン膜６ｂとの積層膜であり、ノンドープシリコン膜６ａが下層で、ドープトシリコン膜６ｂが上層となる。ノンドープシリコン膜６ａは、ノンドープ（アンドープ）のシリコン膜からなり、ドープトシリコン膜６ｂは、ｐ型不純物が導入（ドープ）されたシリコン膜からなる。ｐ型不純物は、例えばホウ素（Ｂ）またはインジウム（Ｉｎ）などである。

ここで、ノンドープのシリコン膜とは、不純物を含有（導入、添加、ドープ、インプラ）していないシリコン膜（真性のシリコン膜）を意味する。なお、ノンドープのシリコン膜と言うときには、意図しない微量の不純物が含まれる場合を除外するものではない。一方、不純物が導入（ドープ）されたシリコン膜とは、不純物を意図的に含有（導入、添加、ドープ、インプラ）させたシリコン膜を意味する。

よって、ドープトシリコン膜６ｂの不純物濃度はノンドープシリコン膜６ａの不純物濃度よりも高く、ドープトシリコン膜６ｂの抵抗率（比抵抗）はノンドープシリコン膜６ａの抵抗率（比抵抗）よりも低くなっている。

前述したとおり、ノンドープシリコン膜６ａが下層で、ドープトシリコン膜６ｂが上層となる。即ち、絶縁膜５上にノンドープシリコン膜６ａが位置し、さらに、このノンドープシリコン膜６ａ上にドープトシリコン膜６ｂが位置する。

また、本実施の形態においては、ドープトシリコン膜６ｂと制御ゲート電極ＣＧとの間にも、ノンドープシリコン膜６ａおよび絶縁膜５が介在している（図１、図２）。即ち、ノンドープシリコン膜６ａは、半導体基板１（ｐ型ウエルＰＷ１）の表面と平行に位置する、即ち、水平に形成される水平部と、半導体基板１の表面に対して略垂直に延在する垂直部とを有する。また、絶縁膜５は、半導体基板１の表面と平行に位置する、即ち、水平に形成される水平部と、半導体基板１の表面に対して略垂直に延在する垂直部とを有する。言い換えれば、絶縁膜５およびノンドープシリコン膜６ａは、それぞれ、ゲート長方向の断面において、Ｌ字又は逆Ｌ字状に配置されている。

メモリゲート電極ＭＧの上部（上面）と制御ゲート電極ＣＧの上部（上面）とｎ⁻型半導体領域７ａおよびｎ^＋型半導体領域８ｂの上面（表面）には、金属シリサイド層（金属シリサイド膜）１１が形成されている。金属シリサイド層１１は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層１１を形成しない場合もあり得る。

次いで、周辺回路領域２Ａのｎチャネル型ＭＩＳＦＥＴＱｎについて説明する。

図１の右側に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎは、半導体基板１（ｐ型ウエルＰＷ２）の上方に配置されたゲート電極ＧＥと、ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ２）間に配置された絶縁膜３と、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に形成されたソース、ドレイン領域（７、８）を有する。

ゲート電極ＧＥの延在方向は、図１の紙面に垂直な方向（ゲート幅方向）である。ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ２）間に配置された絶縁膜３が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。ゲート電極ＧＥ下の絶縁膜３の下にｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域が形成される。

ソース、ドレイン領域（７、８）は、ＬＤＤ構造を有し、ｎ^＋型半導体領域８とｎ⁻型半導体領域７よりなる。ｎ^＋型半導体領域８は、ｎ⁻型半導体領域７よりも接合深さが深くかつ不純物濃度が高い。

ゲート電極ＧＥの側壁部には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。

ｎ⁻型半導体領域７はゲート電極ＧＥの側壁に対して自己整合的に形成されている。このため、低濃度のｎ⁻型半導体領域７はゲート電極ＧＥの側壁部の側壁絶縁膜ＳＷの下に形成される。したがって、低濃度のｎ⁻型半導体領域７はＭＩＳＦＥＴのチャネル領域に隣接するように形成されている。また、ｎ^＋型半導体領域８は側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このように、低濃度のｎ⁻型半導体領域７はＭＩＳＦＥＴのチャネル領域に隣接するように形成され、高濃度のｎ^＋型半導体領域８は低濃度のｎ⁻型半導体領域７に接し、ＭＩＳＦＥＴのチャネル領域からｎ⁻型半導体領域７の分だけ離間するように形成されている。

ゲート電極ＧＥは導電性膜（導電体膜）からなるが、例えば、上記制御ゲート電極ＣＧと同様に、ｎ型多結晶シリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４で構成することが好ましい。

ゲート電極ＧＥの上部（上面）とｎ^＋型半導体領域８の上面（表面）には、金属シリサイド層１１が形成されている。金属シリサイド層１１は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。

［動作説明］
図３は、メモリセルＭＣの等価回路図である。図示するように、ドレイン領域（ＭＤ）とソース領域（ＭＳ）との間に、メモリトランジスタと制御トランジスタとが直列に接続され一つのメモリセルを構成する。図４は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、メモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（ソース領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（ドレイン領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加される電圧Ｖｂが記載されている。なお、図４の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜５ｂへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。

書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図４の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜５中の窒化シリコン膜５ｂ中に電子（エレクトロン）を注入する。ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜５ｂにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜５中の窒化シリコン膜５ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。

消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）ホットホール注入消去方式を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホールを電荷蓄積部（絶縁膜５中の窒化シリコン膜５ｂ）に注入することにより消去を行う。例えば図４の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの絶縁膜５中の窒化シリコン膜５ｂ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。

読出し時には、例えば図４の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、メモリセルに電流が流れるか否かで、書込み状態と消去状態とを判別することができる。

本実施の形態においては、上述のように、書き込み方式をＳＳＩ方式、消去方法をＢＴＢＴホットホール注入消去方式として説明したが、それらに限定されるものではなく、ＦＮ（Fowler Nordheim）方式のように、電子またはホールのトンネリングによる動作方法で書込みまたは消去を行うことも可能である。

［製法説明］
次いで、図５〜図１５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５〜図１５は、本実施の形態の半導体装置の製造工程を示す要部断面図である。

まず、図５に示すように、半導体基板（半導体ウエハ）１として、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなるシリコン基板を準備する。なお、シリコン基板以外の半導体基板１を用いてもよい。

上記半導体基板１は、不揮発性メモリのメモリセルＭＣが形成されるメモリセル領域１Ａと、周辺回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎが形成される周辺回路領域２Ａを有している。

次いで、半導体基板１の主面に素子分離領域２を形成する。例えば、半導体基板１中に素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域２を形成する。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。この他、ＬＯＣＯＳ（Local Oxidization of Silicon）法などを用いて素子分離領域２を形成してもよい。

次いで、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷ１を、半導体基板１の周辺回路領域２Ａにｐ型ウエルＰＷ２を、それぞれ形成する。ｐ型ウエルＰＷ１、ＰＷ２は、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって形成する。

次いで、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１、ＰＷ２）の表面を清浄化した後、図６に示すように、半導体基板１の主面（ｐ型ウエルＰＷ１、ＰＷ２の表面）に、絶縁膜（ゲート絶縁膜）３として、例えば、酸化シリコン膜を熱酸化法により、２〜３ｎｍ程度の膜厚で形成する。絶縁膜３としては、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、熱酸化法の他、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いて形成してもよい。

次に、半導体基板１の全面上に、導電性膜（導電体膜）としてシリコン膜４を形成する。このシリコン膜４として、例えば、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を含有する多結晶シリコン膜をＣＶＤ法などを用いて、１００〜２００ｎｍ程度の膜厚で形成する。シリコン膜４として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。シリコン膜４の成膜時にｎ型不純物を導入する場合には、成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物を含有するシリコン膜４を成膜することができる。なお、シリコン膜の成膜後に、ｎ型不純物（不純物イオン）をイオン注入法などで導入してもよい。

次いで、シリコン膜４の制御ゲート電極ＣＧの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、シリコン膜４をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、制御ゲート電極ＣＧを形成する。このような、フォトリソグラフィからフォトレジスト膜の除去までの一連の工程をパターニングという。

ここで、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。なお、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜３は、以降のパターニング工程などにより除去され得る。

次いで、必要に応じて、メモリトランジスタのしきい電圧を調整するために、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。

次いで、半導体基板１の主面を清浄化処理した後、図７に示すように、制御ゲート電極ＣＧの表面（上面および側面）上を含む半導体基板１上に、絶縁膜（ゲート絶縁膜）５として、内部に電荷蓄積部を有する絶縁膜を形成する。ここでは、絶縁膜５として、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃが下から順に積層された積層膜を形成する。例えば、まず、半導体基板１（ｐ型ウエルＰＷ１）の表面上と制御ゲート電極ＣＧの表面（側面および上面）上とに酸化シリコン膜５ａを熱酸化法（好ましくはＩＳＳＧ（In Situ Steam Generation）酸化）により例えば３〜６ｎｍ程度の膜厚で形成する。次いで、窒化シリコン膜５ｂをＣＶＤ法で例えば５〜１０ｎｍ程度の膜厚で堆積し、さらに、酸化シリコン膜５ｃをＣＶＤ法により例えば４〜７ｎｍ程度の膜厚で形成する。これにより、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜からなる絶縁膜５を形成することができる(図２参照)。なお、酸化シリコン膜５ａをＣＶＤ法で形成してもよい。また、窒化シリコン膜５ｂの上層部分を酸化することにより、酸化シリコン膜５ｃを形成してもよい。この場合、酸化シリコン膜５ｃの耐圧が大きくなる。

また、本実施の形態においては、絶縁膜５の内部の電荷蓄積部（電荷蓄積層、トラップ準位を有する絶縁膜）として、窒化シリコン膜５ｂを形成しているが、例えば酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの他の絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、シリコンナノドットで電荷蓄積層を形成してもよい。

メモリセル領域１Ａに形成された絶縁膜５は、メモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。したがって、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜５ａ、５ｃ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜５ｂ）のポテンシャル障壁高さが低くなるよう構成する。

次いで、絶縁膜５上に、ノンドープシリコン膜６ａとして、ノンドープの多結晶シリコン膜をＣＶＤ法などを用いて３０〜８０ｎｍ程度の膜厚で形成する。即ち、成膜時において、原料ガス中に、ドーピングガス（不純物添加用のガス）を含まない状態で、多結晶シリコン膜（６ａ）を成膜する。

次いで、図８および図９に示すように、ノンドープシリコン膜６ａの表面に、ドープトシリコン膜（ドープトシリコン層、ドープトシリコン部）６ｂを形成する。このドープトシリコン膜６ｂは、ノンドープシリコン膜６ａの表面に、ｐ型不純物（例えばホウ素（Ｂ）またはインジウム（Ｉｎ）など）を斜めイオン注入することにより形成する（図８）。

斜めイオン注入工程として、図８に示すように、半導体基板１に対し、９０°未満の所定の角度θ（例えば、４５°）で、ｐ型不純物を注入し、さらに、半導体基板１に対し、１８０−θ（例えば、１３５°）の角度で、ｐ型不純物を注入する。この斜めイオン注入によれば、制御ゲート電極ＣＧの側面部に位置するノンドープシリコン膜６ａの表面にもｐ型不純物が注入される。

ホウ素をイオン注入する場合には、例えば、４ｋｅＶのエネルギーで、５Ｅ１５個／ｃｍ^２程度の濃度で注入する。なお、５Ｅ１５は、５×１０^１５を表す。また、インジウムをイオン注入する場合には、例えば、５０ｋｅＶのエネルギーで、５Ｅ１５個／ｃｍ^２程度の濃度で注入する。

この工程により、絶縁膜５に接する近傍の領域にはノンドープシリコン膜６ａが存在し、ノンドープシリコン膜６ａ上の領域には、ドープトシリコン膜６ｂが形成されることになる。図９に示すように、このように形成された状態を、制御ゲート電極ＣＧの表面（側面および上面）上に、絶縁膜５を介して、シリコン膜６からなる積層膜（多層シリコン膜）が形成され、その積層膜の下側がノンドープシリコン膜６ａであり、上側がドープトシリコン膜６ｂであるとも言える。

ｐ型不純物の注入領域は、ノンドープシリコン膜６ａの表面から例えば２０〜５０ｎｍ程度とする。言い換えれば、ドープトシリコン膜６ｂの膜厚（厚さ）ｔ２を、２０〜５０ｎｍ程度とする。その結果、絶縁膜５上に、ノンドープシリコン膜６ａとして、ノンドープの多結晶シリコン膜が１０〜３０ｎｍ程度の膜厚(厚さ)ｔ１で残存する（図９）。

上記ｔ１とｔ２の関係において、ｔ１＜ｔ２とすることが好ましい。このｐ型不純物の注入領域（ｔ２）は、注入条件、不純物イオンの注入（打ち込み）エネルギーや不純物イオンの注入濃度（注入量、ドーズ量）などの制御により調整することができる。

なお、ノンドープシリコン膜６ａの形成に際し、非晶質シリコン膜を形成し、熱処理により多結晶化してもよい。また、ｐ型不純物の注入領域（ｔ２）は、上記注入条件の他、その後の熱負荷（熱処理工程）による不純物イオンの熱拡散を考慮して、最終工程において、上記所定の膜厚となるよう形成されることが好ましい。

次いで、ノンドープシリコン膜６ａおよびドープトシリコン膜６ｂの積層膜であるシリコン膜６をエッチバックする（選択的に除去する）。このエッチバック工程では、シリコン膜６をその表面から所定の膜厚分だけ異方性のドライエッチングにより除去する。この工程により、図１０に示すように、制御ゲート電極ＣＧの両側の側壁部に、絶縁膜５を介して、シリコン膜６を、サイドウォールスペーサ状に残存させることができる。制御ゲート電極ＣＧの両方の側壁部のうち、一方の側壁部に残存したシリコン膜６（６ａ、６ｂ、側壁膜）により、メモリゲート電極ＭＧが形成される。また、他方の側壁部に残存したシリコン膜６（６ａ、６ｂ、側壁膜）により、シリコンスペーサＳＰ１が形成される。メモリゲート電極ＭＧとシリコンスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁部に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造となる。

上記メモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。シリコン膜６の堆積膜厚（すなわち６ａと６ｂの膜厚）によってメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まる。したがって、シリコン膜６の堆積膜厚（すなわちｔ１＋ｔ２）を調整することで、メモリゲート長を調整することができる。

次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰ１が露出されるようなフォトレジスト膜（図示せず）を半導体基板１上に形成する。このフォトレジスト膜をエッチングマスクとしたドライエッチングにより、図１１に示すように、シリコンスペーサＳＰ１を除去する。その後、このフォトレジスト膜をアッシングなどにより除去する。

次いで、絶縁膜５のうち、メモリゲート電極ＭＧで覆われずに露出している部分をエッチング（例えばウェットエッチング）によって除去する。この際、周辺回路領域２Ａにおいて、絶縁膜５がエッチングされ、シリコン膜４が露出する。

次いで、周辺回路領域２Ａにおいて、シリコン膜４のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、シリコン膜４をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、ゲート電極ＧＥを形成する。ゲート電極ＧＥの下に残存する絶縁膜３が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜となる。なお、ゲート電極ＧＥで覆われた部分以外の絶縁膜３は、上記ゲート電極ＧＥの形成時に除去してもよいし、また、以降のパターニング工程などにより除去してもよい。

次いで、図１２に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ側の半導体基板１（ｐ型ウエルＰＷ１）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ⁻型半導体領域７ｂを形成する。また、隣り合うメモリゲート電極ＭＧ間の半導体基板１（ｐ型ウエルＰＷ１）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ⁻型半導体領域７ａを形成する。この際、ｎ⁻型半導体領域７ａは、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に自己整合して形成され、ｎ⁻型半導体領域７ｂは、制御ゲート電極ＣＧの側壁（絶縁膜５を介してメモリゲート電極ＭＧと隣合う側とは反対側の側壁）に自己整合して形成される。ｎ⁻型半導体領域７ａとｎ⁻型半導体領域７ｂとは、同じイオン注入工程で形成してもよいが、ここでは、異なるイオン注入工程で形成している。このように、異なるイオン注入工程で形成することにより、ｎ⁻型半導体領域７ａ及びｎ⁻型半導体領域７ｂをそれぞれ所望の不純物濃度及び所望の接合の深さで形成することが可能となる。一方、異なるイオン注入工程で不純物を注入する際には、ｎ⁻型半導体領域７ａまたはｎ⁻型半導体領域７ｂにおいて注入しない方の領域にフォトレジスト膜を形成することが好ましい（図示せず）。ここで、異なるイオン注入工程でメモリゲート電極ＭＧに整合したｎ⁻型半導体領域７ａを形成する場合においてフォトレジスト膜を形成することが好ましい領域として、少なくともｎ⁻型半導体領域７ｂが考えられる。が、本実施の形態においては、上述したように、メモリゲート電極ＭＧを形成するシリコン膜６中に不純物としてｐ型不純物を導入しているため、メモリゲート電極ＭＧを構成するドープトシリコン膜６ｂ中のｐ型不純物とｎ⁻型半導体領域７ａを形成する際に注入するｎ型不純物とを相殺（キャンセル）しないようにするためには、上記フォトレジスト膜がメモリゲート電極ＭＧも覆うように形成することが望ましい。しかし、メモリゲート電極ＭＧがちょうど覆われるようにフォトレジスト膜を形成することは、フォトリソグラフィの精度によっては困難な場合が考えられる。その場合、メモリゲート電極ＭＧ上の一部にはフォトレジスト膜が形成されず、メモリゲート電極ＭＧ中には、ｎ⁻型半導体領域７ａを形成する際のｎ型不純物の一部が注入され、メモリゲート電極ＭＧを構成するドープトシリコン膜６ｂ中のｐ型不純物と相殺することが考えられる。しかし、そのような場合においても、<1>メモリゲート電極ＭＧを構成するドープトシリコン膜６ｂ中のｐ型不純物濃度は、ｎ⁻型半導体領域７ａの不純物の濃度と比較して十分高濃度である。また、<2>図１２に示すように、メモリゲート電極ＭＧにおけるドープトシリコン膜６ｂの高さｔ３に対して、ｎ⁻型半導体領域７ａの接合の深さｔ４は小さく形成される。上記<1>および<2>のため、本実施の形態において形成されるメモリセルＭＣの特性にはほとんど影響を与えないと考えられる。

また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ⁻型半導体領域７を形成する。この際、ｎ⁻型半導体領域７は、ゲート電極ＧＥの側壁に自己整合して形成される。

次いで、図１３に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの合成パターンの側壁部に、例えば酸化シリコンまたは窒化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜などの絶縁膜からなる側壁絶縁膜ＳＷを形成する。また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、半導体基板１の主面全面上に酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜をエッチバックすることによって、上記合成パターン（ＣＧ、ＭＧ）の側壁部およびゲート電極ＧＥの側壁部に側壁絶縁膜ＳＷを形成する。

次いで、図１４に示すように、メモリセル領域１Ａにおいて、少なくとも、側壁絶縁膜ＳＷ間から露出するｎ⁻型半導体領域７ａおよびその両側のメモリゲート電極ＭＧを覆うように、フォトレジスト膜ＰＲ１を形成する。なお、後述のｎ型不純物の注入に際し、周辺回路領域２Ａにおいて図示していないｐチャネル型ＭＩＳＦＥＴの形成領域上をフォトレジスト膜で覆う必要がある。このフォトレジスト膜の形成時に、上記フォトレジスト膜ＰＲ１を残存させれば、フォトレジスト膜の形成工程（露光マスク）が増えることはない。

次いで、このフォトレジスト膜（マスク膜）ＰＲ１、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜ＳＷをマスクとして、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を、半導体基板１（ｐ型ウエルＰＷ１）に注入することで、高不純物濃度のｎ^＋型半導体領域８ｂを形成する。この際、ｎ^＋型半導体領域８ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷに自己整合して形成される。ｎ^＋型半導体領域８ｂは、ｎ⁻型半導体領域７ａ及びｎ⁻型半導体領域７ｂよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ^＋型半導体領域８を形成する。この際、ｎ^＋型半導体領域８は、周辺回路領域２Ａにおいて、ゲート電極ＧＥの側壁部の側壁絶縁膜ＳＷに自己整合して形成される。これにより、周辺回路領域２Ａにおいて、ゲート電極ＧＥの両側にＬＤＤ構造のソース、ドレイン領域（７、８）が形成される。

一方、メモリセル領域１Ａにおいては、ｎ⁻型半導体領域７ａおよびその両側のメモリゲート電極ＭＧを覆うように、フォトレジスト膜ＰＲ１を形成しているので、かかる領域、即ち、メモリゲート電極ＭＧ間に位置する半導体基板１（ｐ型ウエルＰＷ１）中には、高濃度不純物領域は形成されない。また、メモリゲート電極ＭＧ中に、ｎ型不純物が注入されず、メモリゲート電極ＭＧを構成するドープトシリコン膜６ｂ中のｐ型不純物が相殺（キャンセル）されない。

上記工程により、ｎ⁻型半導体領域７ｂとそれよりも高不純物濃度のｎ^＋型半導体領域８ｂとにより、メモリトランジスタのドレイン領域として機能するｎ型のドレイン領域ＭＤが構成され、ｎ⁻型半導体領域７ａのみにより、制御トランジスタのソース領域として機能するｎ型のソース領域ＭＳが構成される。

次に、ソース領域ＭＳ（ｎ⁻型半導体領域７ａ）、ドレイン領域ＭＤ（ｎ⁻型半導体領域７ｂおよびｎ^＋型半導体領域８ｂ）およびソース、ドレイン領域（７、８）に導入された不純物を活性化するための熱処理を行う。

以上の工程により、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが、周辺回路領域２Ａにｎチャネル型ＭＩＳＦＥＴＱｎが形成される（図１５参照）。

次いで、必要に応じて、例えば希フッ酸などを用いたウェットエッチングを行って、半導体基板１の主表面を清浄化する。これにより、ｎ⁻型半導体領域７ａの上面とｎ^＋型半導体領域８ｂの上面と制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とが清浄化され、自然酸化膜などの不要物が除去される。また、ｎ^＋型半導体領域８の上面とゲート電極ＧＥの上面とが清浄化され、自然酸化膜などの不要物が除去される。

次いで、サリサイド技術を用いて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ｎ⁻型半導体領域７ａおよびｎ^＋型半導体領域８ｂの上部に、それぞれ金属シリサイド層（金属シリサイド膜）１１を形成する。また、ゲート電極ＧＥおよびｎ^＋型半導体領域８の上部に、それぞれ金属シリサイド層１１を形成する。この金属シリサイド層１１により、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層１１は、次のようにして形成することができる。

例えば、半導体基板１の主面全面上に、金属膜（図示せず）を形成し、半導体基板１に対して熱処理を施すことによって、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ⁻型半導体領域７ａおよびｎ^＋型半導体領域８、８ｂの上層部分と上記金属膜とを反応させる。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ⁻型半導体領域７ａおよびｎ^＋型半導体領域８、８ｂの上部に、それぞれ金属シリサイド層１１が形成される。上記金属膜は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。

次いで、未反応の金属膜を除去した後、半導体基板１の主面全面上に、絶縁膜（層間絶縁膜）１２として、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜を、例えばＣＶＤ法などを用いて形成する。この絶縁膜１２の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜１２の上面を平坦化する。

次いで、絶縁膜１２をドライエッチングすることにより、絶縁膜１２にコンタクトホール（開口部、貫通孔）を形成する。次いで、コンタクトホール内に、バリア導体膜１３ａおよび主導体膜１３ｂの積層膜を形成する。次いで、絶縁膜１２上の不要な主導体膜１３ｂおよびバリア導体膜１３ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成する。このプラグＰＧは、例えば、ｎ^＋型半導体領域８、８ｂの上部に形成される。また、図１に示す断面には現れないが、プラグＰＧは、例えばｎ⁻型半導体領域７ａ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部などにも形成される。なお、バリア導体膜１３ａとしては、例えば、チタン膜、窒化チタン膜、あるいはこれらの積層膜を用いることができる。また、主導体膜１３ｂとしては、タングステン膜などを用いることができる。

次いで、プラグＰＧが埋め込まれた絶縁膜１２上に配線（配線層）Ｍ１を形成することにより図１および図２に示す本実施の形態の半導体装置が形成される。配線Ｍ１は、例えば、ダマシン技術（ここではシングルダマシン技術）を用いて形成する。

まず、プラグＰＧが埋め込まれた絶縁膜１２上に絶縁膜（層間絶縁膜）１４を形成し、この絶縁膜１４に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝を形成する。次いで、配線溝の内部を含む半導体基板１の主面上にバリア導体膜（図示せず）を形成し、続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層（図示せず）を形成する。次いで、電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。その後、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、バリア導体膜としては、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。

その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明を省略する。なお、配線Ｍ１およびそれよりも上層の配線は、上記ダマシン技術の他、配線用の導電性膜をパターニングすることにより形成することもできる。この場合、導電性膜としては、例えばタングステンまたはアルミニウムなどを用いることができる。

このように、本実施の形態によれば、ｐ型不純物を導入したメモリゲート電極ＭＧを形成している。これにより、以下の効果を奏する。

メモリゲート電極ＭＧをｐ型不純物が導入されたｐ型のゲート電極として形成することにより、メモリセルＭＣのホール保持特性が向上する。図１６（ａ）は、本実施の形態のように、メモリゲート電極ＭＧがｐ型のゲート電極であり、半導体基板１がｐ型である場合のバンド図である。一方、図１６（ｂ）は、メモリゲート電極ＭＧがｎ型のゲート電極であり、半導体基板１がｐ型である場合のバンド図である。図中の矢印は、図１６（ｂ）より図１６（ａ）の方がメモリゲート電極から半導体基板に対して電界が弱いことを示している。図１６（ａ）に示すように、メモリゲート電極ＭＧをｐ型のゲート電極として形成することにより、図１６（ｂ）のように、メモリゲート電極ＭＧをｎ型のゲート電極を形成する場合と比較して、絶縁膜５に印加される電界が緩和され、消去状態においてホールに対して電界が弱まる方向に作用する。したがって、メモリセルＭＣのホールの保持特性をさらに向上させることができる。即ち、消去状態の維持が良好となり、リテンションが向上する。

特に、半導体装置の微細化、即ち、メモリゲート長の微細化に伴い、電子の保持特性よりホールの保持特性が劣化する傾向にあるため、メモリゲート電極ＭＧのｐ型化、即ち、メモリゲート電極ＭＧにｐ型不純物を含有させ、ホールの保持特性を向上させることがリテンション特性の向上に対して効果的である。

上記のような効果に加えて、本実施の形態においては、メモリゲート電極ＭＧを形成するシリコン膜６において、絶縁膜５に接した領域の近傍がノンドープシリコン膜６ａで形成され、その領域が半導体基板１の表面に沿って延在することで、さらに以下の効果を奏する。

即ち、絶縁膜５に接するメモリゲート電極ＭＧの下部をノンドープシリコン膜６ａで構成することで、メモリの電荷保持特性が向上する。これは、絶縁膜５の直上の領域、即ち、メモリゲート電極ＭＧの下部において空乏化が生じやすく、絶縁膜５中の電荷蓄積層（ここでは窒化シリコン膜５ｂ）に電界が加わりにくくなることにより、電荷蓄積部に、蓄積された電荷（電子またはホール）が抜け難く、電荷保持特性が向上するためである。言い換えれば、絶縁膜５（窒化シリコン膜５ｂ）における電界が緩和され、電荷蓄積層からメモリゲート電極ＭＧに電荷が移動しにくくなり、不揮発性メモリのデータ保持特性を向上させることができるのである。

このように、メモリゲート電極をｐ型のゲート電極で形成すること、絶縁膜５に接して形成されている近傍の領域をノンドープシリコン膜６ａで形成し、その領域を半導体基板１の表面に沿って延在させること、それぞれにおいて、上述したような独立の効果を有するが、これらを組み合わせた構造としてメモリセルＭＣを形成することにより、ホールの保持特性を向上させ、さらにリテンション特性の向上を図ることが可能となる。

また、組み合わせた構造としてメモリセルＭＣを形成することにより、メモリゲート電極ＭＧの上層部にはｐ型不純物が導入される（メモリゲート電極ＭＧの上層部にｐ型不純物を含有するドープトシリコン膜６ｂが形成される）ので、メモリゲート電極ＭＧの低抵抗化を図ることができる。このため、不揮発性メモリの動作速度を向上させることができる。また、メモリゲート電極ＭＧは、長い配線（メモリゲート電極ＭＧの延在方向に並んだ複数のメモリセルのメモリゲート電極ＭＧ同士を接続する配線）状に形成される。よって、この配線自身を低抵抗化することができるため、不揮発性メモリ全体の動作速度を向上させることができる。

さらに、メモリトランジスタのソース領域（ＭＳ）を、ｎ⁻型半導体領域７ａのみで構成したので、メモリゲート電極ＭＧ上をフォトレジスト膜ＰＲ１で覆うことができ、メモリゲート電極ＭＧ（ｐ型不純物を含有するドープトシリコン膜６ｂ）中に高濃度のｎ型不純物が導入され、メモリゲート電極ＭＧが高抵抗化することを回避することができる。

また、本実施の形態においては、メモリゲート電極ＭＧのｐ型不純物を含有するドープトシリコン膜６ｂと制御ゲート電極ＣＧとの間にも、ノンドープシリコン膜６ａが介在しているため、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの耐圧を向上させることができ、メモリセルＭＣの耐圧を向上させることができる。

また、上述の図１２に示す工程でｎ⁻型半導体領域７ａを形成するときに、メモリゲート電極ＭＧ上部にｎ型不純物が導入される可能性があることを記載した。本実施の形態においては、メモリゲート電極ＭＧをｐ型のゲート電極として形成するために、メモリゲート電極ＭＧを構成するシリコン膜６にｐ型不純物を導入しているため、メモリゲート電極ＭＧ中には、ｎ型不純物を導入することを回避することが好ましい。しかし、上述したような、メモリゲート電極ＭＧ中へのｎ型不純物の導入を回避することが困難な場合であっても、以下のような効果を有することが考えられる。

図１２の工程において、ｐ型不純物が導入されたメモリゲート電極ＭＧにｎ⁻型半導体領域７ａを形成する工程におけるｎ型不純物が導入された場合、メモリゲート電極ＭＧにｎ型不純物が導入される領域は、ｎ⁻型半導体領域７ａの接合の深さと同程度の領域である。即ち、メモリゲート電極ＭＧにおいて上面から深さｔ４程度の領域にｎ型不純物が導入されることになる。この場合、メモリゲート電極に既に導入されていたｐ型不純物とｎ⁻型半導体領域７ａを形成する際にメモリゲート電極ＭＧに導入されたｎ型不純物が相殺することにより、メモリゲート電極ＭＧの上部において、ｐ型不純物の濃度が薄くなったとみなすことができる。これにより、メモリゲート電極ＭＧにｎ型不純物が導入された領域（ｐ型不純物の濃度が薄くなったとみなせる領域）がメモリゲート電極ＭＧへの負電圧印加時に空乏化し易くなるため、ＢＴＢＴホットホール注入消去方式で消去動作を行う際に、メモリゲート電極ＭＧと制御ゲート電極ＣＧ間にかかる電圧が緩和される。したがって、メモリゲート電極ＭＧと制御ゲート電極ＣＧ間にリーク電流が流れにくくなり、メモリセルＭＣの電気的性能を向上させることができる。このような効果は、後述の実施の形態においても同様に奏するものである。

このように、本実施の形態によれば、不揮発性メモリを有する半導体装置の特性を向上させることができる。また、特性の良好な不揮発性メモリを有する半導体装置を簡易な工程で形成することができる。

ここで、絶縁膜５上に空乏層を形成することにより、電荷蓄積層（ここでは窒化シリコン膜５ｂ）に蓄えた電荷（電子またはホール）がメモリゲート電極ＭＧに移動してデータが反転する現象を抑制してデータ保持特性を向上させる観点からは、メモリゲート電極ＭＧを形成するシリコン膜６において、絶縁膜５に接した領域のノンドープシリコン膜６ａの膜厚ｔ１が０より大きければ、効果を有する。ただし、一定の効果を得るために、ノンドープシリコン膜６ａの厚さｔ１が絶縁膜５における酸化シリコン膜５ｃの膜厚以上形成されることが好ましい。さらに、より十分な効果を得ること、及び、製造工程中の熱処理におけるシリコン膜６中のｐ型不純物の拡散の可能性を加味した製造の容易性を考慮すると、ノンドープシリコン膜６ａの厚さ（堆積膜厚）ｔ１は１０ｎｍ以上であることが好ましい。この観点から、上記製造工程中に形成するノンドープシリコン膜６ａの厚さ（堆積膜厚）ｔ１は１０ｎｍ以上として記載している（以下の実施の形態においても同様）。また、メモリゲート電極ＭＧの低抵抗化を図る観点からは、ドープトシリコン膜６ｂの厚さ（堆積膜厚）ｔ２は２０ｎｍ以上（すなわちｔ２≧２０ｎｍ）とすることが好ましい。

また、ノンドープシリコン膜６ａの膜厚ｔ１とドープトシリコン膜６ｂの膜厚ｔ２との合計によってメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まるため、ノンドープシリコン膜６ａとドープトシリコン膜６ｂとの合計の厚さ（すなわちｔ１＋ｔ２）に対し、ｔ２を半分以上とすることが好ましい。

（実施の形態２）
実施の形態１においては、メモリゲート電極ＭＧを形成する際に、ノンドープシリコン膜６ａの表面に、ｐ型不純物を斜めイオン注入することにより、メモリゲート電極ＭＧを形成するシリコン膜６をノンドープシリコン膜６ａおよびドープトシリコン膜６ｂの積層膜として形成したが（図９）、これらの膜（６ａ、６ｂ）を個別に成膜してもよい。図１７および図１８は、本実施の形態の半導体装置の製造工程を示す要部断面図である。

本実施の形態の半導体装置の構造については、実施の形態１と同様であるため、その説明を省略する（図１、図２等を参照）。また、本実施の形態の半導体装置の製造工程については、絶縁膜５の形成工程までは、実施の形態１と同様であるため、その詳細な説明を省略する。即ち、制御ゲート電極ＣＧを形成した後（図６参照）、実施の形態１と同様に、制御ゲート電極ＣＧの上面および側面上を含む半導体基板１の主面上に、絶縁膜５を形成する。

次いで、図１７に示すように、絶縁膜５上に、ノンドープシリコン膜６ａとして、ノンドープ（アンドープ）の多結晶シリコン膜をＣＶＤ法などを用いて１０〜３０ｎｍ程度の膜厚ｔ１で形成する。即ち、成膜時において、原料ガス中に、ｐ型のドーピングガス（ｐ型の不純物添加用のガス）を含まない状態で、多結晶シリコン膜を成膜する。次いで、図１８に示すように、ドープトシリコン膜６ｂとして、ｐ型不純物（例えばホウ素（Ｂ）またはインジウム（Ｉｎ）など）が注入された多結晶シリコン膜をＣＶＤ法などを用いて２０〜５０ｎｍ程度の膜厚ｔ２で形成する。即ち、ドープトシリコン膜６ｂの成膜時において、原料ガス中に、ドーピングガス（不純物添加用のガス）を含ませた状態で成膜する。ノンドープシリコン膜６ａの膜厚ｔ１よりも、ドープトシリコン膜６ｂの膜厚ｔ２を厚くすること（すなわちｔ１＜ｔ２）が好ましい。なお、ノンドープシリコン膜６ａおよびドープトシリコン膜６ｂの成膜に際し、非晶質シリコン膜を形成し、熱処理により多結晶化してもよい。

ここで、ドープトシリコン膜６ｂの不純物濃度はノンドープシリコン膜６ａの不純物濃度よりも高く、ドープトシリコン膜６ｂの抵抗率（比抵抗）はノンドープシリコン膜６ａの抵抗率（比抵抗）よりも低くなっている。

上記工程により、制御ゲート電極ＣＧの表面（側面および上面）上に、絶縁膜５を介して、ノンドープシリコン膜６ａおよびドープトシリコン膜６ｂの積層膜６が形成される（図１８）。この後、ノンドープシリコン膜６ａおよびドープトシリコン膜６ｂの積層膜６をエッチバックすることにより、メモリゲート電極ＭＧ等を形成するのであるが、上記積層膜６の形成後の工程は、実施の形態１と同様であるため、その詳細な説明を省略する（図９〜図１５、および図１、図２参照）。

このように、本実施の形態においても、実施の形態１と同様の構成の半導体装置を形成することができ、実施の形態１と同様の効果を奏する。さらに、本実施の形態によれば、ノンドープシリコン膜６ａおよびドープトシリコン膜６ｂの膜厚の制御が容易となる。また、ドープトシリコン膜６ｂの不純物濃度の制御が容易となる。

なお、上記実施の形態１および２においては、図１、図１８などにおいて、ノンドープシリコン膜６ａとｐ型不純物を含有するドープトシリコン膜６ｂとの境界を明示したが、不純物は濃度プロファイルを構成するため、明確な境界の明示は困難である。ここでは、ノンドープシリコン膜６ａとは、不純物濃度がｎ×Ｅ１７／ｃｍ^３オーダー（ｎ：１〜１０）以下、より好ましくはｎ×Ｅ１６／ｃｍ^３オーダー（ｎ：１〜１０）以下の領域を言うものとする。

よって、ノンドープシリコン膜６ａ中に微量のｐ型不純物を含有していてもよい。この場合も、上記実施の形態１、２に順ずる効果を奏する。このような微量のｐ型不純物は、例えば、ドープトシリコン膜６ｂからの拡散などにより生じ得る。

また、ノンドープシリコン膜６ａ中に、ドープトシリコン膜６ｂから拡散するｐ型不純物を相殺するため、あらかじめ微量のｎ型不純物を含有させていてもよい。かかる工程について、以下の実施の形態３で説明する。

（実施の形態３）
実施の形態１においては、ノンドープシリコン膜６ａを形成したが、これに変えて、微量のｎ型不純物を含有させたシリコン膜６ａｎを形成してもよい。図１９は、本実施の形態の半導体装置の製造工程を示す要部断面図である。

本実施の形態の半導体装置の構造については、実施の形態１のメモリゲート電極ＭＧのノンドープシリコン膜６ａが、微量のｎ型不純物を含有させたシリコン膜６ａｎとなる以外は、同じ構成であるため、その説明を省略する（図１、図２等を参照）。

また、本実施の形態の半導体装置の製造工程については、絶縁膜５の形成工程までは、実施の形態１と同様であるため、その詳細な説明を省略する。即ち、制御ゲート電極ＣＧを形成した後（図６参照）、実施の形態１と同様に、制御ゲート電極ＣＧの上面および側面上を含む半導体基板１の主面上に、絶縁膜５を形成する。

次いで、図１９に示すように、絶縁膜５上に、微量のｎ型不純物を含有させたシリコン膜６ａｎをＣＶＤ法などを用いて１０〜３０ｎｍ程度の膜厚ｔ１で形成する。例えば、原料ガス中に、ｎ型のドーピングガス（ｎ型の不純物添加用のガス）を微量に導入させた状態で、多結晶シリコン膜を成膜する。次いで、ドープトシリコン膜６ｂとして、ｐ型不純物（例えばホウ素（Ｂ）またはインジウム（Ｉｎ）など）が注入された多結晶シリコン膜をＣＶＤ法などを用いて２０〜５０ｎｍ程度の膜厚ｔ２で形成する。即ち、ドープトシリコン膜６ｂの成膜時において、原料ガス中に、ｐ型のドーピングガス（ｐ型の不純物添加用のガス）を含ませた状態で成膜する。シリコン膜６ａｎ中のｎ型不純物の不純物濃度は、好ましくはｎ×Ｅ１６／ｃｍ^３オーダー（ｎ：１〜１０）以下とする。また、シリコン膜６ａｎの膜厚ｔ１よりも、ドープトシリコン膜６ｂの膜厚ｔ２を厚くすること（すなわちｔ１＜ｔ２）が好ましい。なお、シリコン膜６ａｎおよびドープトシリコン膜６ｂの成膜に際し、非晶質シリコン膜を形成し、熱処理により多結晶化してもよい。

上記工程により、制御ゲート電極ＣＧの表面（側面および上面）上に、絶縁膜５を介して、微量のｎ型不純物を含有させたシリコン膜６ａｎおよびドープトシリコン膜６ｂの積層膜（シリコン膜）６が形成される。この後、ノンドープシリコン膜６ａおよびドープトシリコン膜６ｂの積層膜（シリコン膜）６をエッチバックすることにより、メモリゲート電極ＭＧ等を形成するのであるが、上記積層膜（）６の形成後の工程は、実施の形態１と同様であるため、その詳細な説明を省略する（図９〜図１５、および図１、図２参照）。

このように、本実施の形態によれば、実施の形態１に順ずる効果を奏する。さらに、本実施の形態によれば、メモリゲート電極ＭＧにおいて、ドープトシリコン膜６ｂ中のｐ型不純物が何らかの要因（例えば、以降の工程の熱負荷など）により、下層のシリコン膜６ａｎに拡散しても、シリコン膜６ａｎ中の微量のｎ型不純物により相殺される。よって、ｐ型不純物がシリコン膜６ａｎ中に拡散しても、実施の形態１等で説明したメモリゲート電極ＭＧにおける電界緩和効果を維持することができる。

以上、実施の形態１〜３において説明したこと、メモリゲート電極ＭＧを構成する下層のシリコン膜（６ａ、６ａｎ）の中の不純物濃度について以下にまとめて説明する。

実施の形態１で説明したように、メモリゲート電極ＭＧを構成する下層のシリコン膜（６ａ）は、真性（intrinsic）であることが望ましいが、実施の形態２で説明したように、微量のｐ型不純物を含有していてもよい。また、実施の形態３で説明したように、微量のｎ型不純物を含有していてもよい。上記微量のｐ型またはｎ型不純物とは、少なくとも、ドープトシリコン膜６ｂの不純物濃度より低い濃度をいい、好ましくはｎ×Ｅ１６／ｃｍ^３オーダー（ｎ：１〜１０）以下の不純物濃度をいう。

（実施の形態４）
実施の形態１においては、ノンドープシリコン膜６ａの表面に、ｐ型不純物を斜めイオン注入することにより、ドープトシリコン膜６ｂを形成したが（図８、図９）、ｐ型不純物を垂直にイオン注入してもよい。図２０〜図２３は、本実施の形態の半導体装置の製造工程を示す要部断面図である。図２４は、図２３の一部を拡大した部分拡大断面図である。

本実施の形態の半導体装置の構造については、メモリゲート電極ＭＧの構成以外は、実施の形態１と同様であるため、メモリゲート電極ＭＧの構成について以下に説明する。

本実施の形態の説明における最終工程断面図である図２３および図２４に示すように、メモリゲート電極ＭＧは、シリコン膜６により形成されている。シリコン膜６は、絶縁膜５に接した領域の近傍がノンドープシリコン膜６ａにより形成され、その領域が半導体基板１の表面に沿って延在している。また、ノンドープシリコン膜６ａ上の領域が、ｐ型不純物が導入されたドープトシリコン膜６ｂにより形成されている。言い換えれば、シリコン膜６は、ノンドープシリコン膜６ａとドープトシリコン膜６ｂとの積層膜であり、ノンドープシリコン膜６ａが下層で、ドープトシリコン膜６ｂが上層となる。ノンドープシリコン膜６ａは、ノンドープ（アンドープ）のシリコン膜からなり、ドープトシリコン膜６ｂは、ｐ型不純物が導入（ドープ）されたシリコン膜からなる。ｐ型不純物は、例えばホウ素（Ｂ）またはインジウム（Ｉｎ）などである。

よって、ドープトシリコン膜６ｂの不純物濃度はノンドープシリコン膜６ａの不純物濃度よりも高く、ドープトシリコン膜６ｂの抵抗率（比抵抗）はノンドープシリコン膜６ａの抵抗率（比抵抗）よりも低くなっている。

前述したとおり、ノンドープシリコン膜６ａが下層で、ドープトシリコン膜６ｂが上層となる。即ち、絶縁膜５上に絶縁膜５に接した状態でノンドープシリコン膜６ａが位置し、さらに、このノンドープシリコン膜６ａ上にドープトシリコン膜６ｂが位置するが、実施の形態１(図２)と異なり、本実施の形態においては、ノンドープシリコン膜６ｂと制御ゲート電極ＣＧとの間に、ノンドープシリコン膜６ａが介在しない(図２４）。即ち、ノンドープシリコン膜６ａは、半導体基板１の表面と平行に位置する、即ち、水平に形成される水平部を有するが、実施の形態１（図２）のように、半導体基板１の表面に対して略垂直に位置する垂直部を有さない。なお、絶縁膜５は、半導体基板１の表面と平行に位置する、即ち、水平に形成される水平部と、半導体基板１の表面に対して略垂直に位置する垂直部とを有する。

また、本実施の形態の半導体装置の製造工程については、絶縁膜５の形成工程までは、実施の形態１と同様であるため、その詳細な説明を省略する。即ち、制御ゲート電極ＣＧを形成した後（図６参照）、実施の形態１と同様に、制御ゲート電極ＣＧの上面および側面上を含む半導体基板１の主面上に、絶縁膜５を形成する。

次いで、絶縁膜５上に、ノンドープシリコン膜６ａとして、ノンドープ（アンドープ）の多結晶シリコン膜をＣＶＤ法などを用いて３０〜７０ｎｍ程度の膜厚で形成する。即ち、成膜時において、原料ガス中に、ドーピングガス（不純物添加用のガス）を含まない状態で、多結晶シリコン膜を成膜する（図７参照）。なお、ノンドープシリコン膜６ａの形成に際し、非晶質シリコン膜を形成し、熱処理により多結晶化してもよい。

次いで、図２０に示すように、ノンドープシリコン膜６ａの表面に、ｐ型不純物（例えばホウ素（Ｂ）またはインジウム（Ｉｎ）など）をほぼ垂直にイオン注入する。即ち、半導体基板１に対し、ほぼ垂直（０°〜５°程度）の角度θで、ｐ型不純物を注入する。ホウ素をイオン注入する場合には、例えば、４ｋｅＶのエネルギーで、５Ｅ１５個／ｃｍ^２程度の濃度で注入する。なお、５Ｅ１５は、５×１０^１５を表す。また、インジウムをイオン注入する場合には、例えば、５０ｋｅＶのエネルギーで、５Ｅ１５個／ｃｍ^２程度の濃度で注入する。

この垂直イオン注入によれば、制御ゲート電極ＣＧの側面部に対応するノンドープシリコン膜６ａの表面にはｐ型不純物が注入されず、平坦部、即ち、制御ゲート電極ＣＧの上部、この上部に連なる制御ゲート電極ＣＧの側壁部の上部および絶縁膜５の上部に位置するノンドープシリコン膜６ａにおいて、ノンドープシリコン膜６ａの表面から所定の深さ（ここでは、３０〜７０ｎｍ程度）までｐ型不純物が注入される。

次いで、図２１に示すように、熱処理を施し、制御ゲート電極ＣＧの側壁部に位置するノンドープシリコン膜６ａ中にｐ型不純物を拡散させる。この際、制御ゲート電極ＣＧの側壁部に位置するノンドープシリコン膜６ａにおいて、その底面（絶縁膜５の表面）から厚さｔの位置までｐ型不純物が拡散するように、熱処理条件を調整する。言い換えれば、制御ゲート電極ＣＧの側壁部に位置するノンドープシリコン膜６ａにおいて、その底部に不純物を含有しない厚さｔの領域が残存する程度にｐ型不純物を拡散させる。このｔは、１０〜３０ｎｍ程度が好ましい。

即ち、制御ゲート電極ＣＧの側壁部に対応するノンドープシリコン膜６ａにおいて、その底面（絶縁膜５の表面）から厚さｔまでは、ノンドープシリコン膜６ａが残存し、ｔより上部の領域においては、ドープトシリコン膜６ｂとなる。また、制御ゲート電極ＣＧの側面部以外のノンドープシリコン膜６ａも、ドープトシリコン膜６ｂとなる（図２１）。

ここで、ドープトシリコン膜６ｂの不純物濃度はノンドープシリコン膜６ａの不純物濃度よりも高く、ドープトシリコン膜６ｂの抵抗率（比抵抗）はノンドープシリコン膜６ａの抵抗率（比抵抗）よりも低くなっている。

この後、実施の形態１と同様に、ノンドープシリコン膜６ａおよびドープトシリコン膜６ｂをエッチバックすることにより、メモリゲート電極ＭＧおよびシリコンスペーサ（ＳＰ１）を形成し、図２２に示すように、シリコンスペーサＳＰ１を除去する。さらに、周辺回路領域２Ａにおいて、ゲート電極ＧＥを形成する。

以降の工程は、実施の形態１と同様であるため、その説明を省略する（図１２〜図１４参照）。

上記工程により、図２３および図２４に示す半導体装置が形成される。

このように、本実施の形態によれば、メモリゲート電極ＭＧを、ノンドープシリコン膜６ａとｐ型不純物を含有するドープトシリコン膜６ｂとの積層膜で形成したので、以下の効果を奏する。

メモリゲート電極ＭＧをｐ型不純物を有したｐ型のゲート電極として形成することにより、ホールに対して電界が弱まる方向に作用し、メモリセルＭＣのホール保持特性が向上する。即ち、消去状態の維持が良好となり、リテンションが向上する。

また、絶縁膜５に接するメモリゲート電極ＭＧの下部をノンドープシリコン膜６ａで構成することで、メモリの電荷保持特性が向上する。即ち、メモリゲート電極ＭＧの下層部において空乏化が生じやすく、電界が加わりにくくなる。よって、電荷蓄積部に、蓄積された電荷（電子またはホール）が抜け難く、電荷保持特性が向上する。特に、上層部にｐ型不純物を含有するドープトシリコン膜６ｂを有する場合には、ホールに対する電界がさらに緩和されることによりホールの保持特性がさらに向上する。即ち、消去状態の維持が良好となり、リテンションが向上する。

また、メモリゲート電極ＭＧの上層部をｐ型不純物を含有するドープトシリコン膜６ｂで構成することで、メモリゲート電極ＭＧの低抵抗化を図ることができる。このため、不揮発性メモリの動作速度を向上させることができる。また、メモリゲート電極ＭＧは、長い配線（メモリゲート電極ＭＧの延在方向に並んだ複数のメモリセルのメモリゲート電極ＭＧ同士を接続する配線）状に形成されるが、この配線自身を低抵抗化することができるため、不揮発性メモリ全体の動作速度を向上させることができる。

さらに、メモリトランジスタのソース領域（ＭＳ）を、ｎ⁻型半導体領域７ａのみで構成することで、実施の形態１と同様に、図１４に示す工程において高不純物濃度のｎ^＋型半導体領域８ｂを形成する際にメモリゲート電極ＭＧ上をフォトレジスト膜ＰＲ１で覆うことができ、メモリゲート電極ＭＧ（ｐ型不純物を含有するドープトシリコン膜６ｂ）中にｎ⁻型半導体領域７ａよりも高濃度のｎ型不純物が導入され、メモリゲート電極ＭＧが高抵抗化することを回避することができる。

また、実施の形態１等の場合と異なり、本実施の形態においては、メモリゲート電極ＭＧのｐ型不純物を含有するドープトシリコン膜６ｂと制御ゲート電極ＣＧとの間に、ノンドープシリコン膜６ａが介在しない。即ち、実施の形態１のノンドープシリコン膜６ａを構成する垂直部が存在しないため、書き込み特性が良くなる。言い換えれば、書き込みの際に電荷蓄積部に注入される電荷量が多くなる。または、書き込み電圧を低くしても所望電荷量を注入することができる。

このように、本実施の形態によれば、不揮発性メモリを有する半導体装置の特性を向上させることができる。また、特性の良好な不揮発性メモリを有する半導体装置を簡易な工程で形成することができる。

また、電荷蓄積層（ここでは窒化シリコン膜５ｂ）に蓄えた電荷（電子またはホール）がメモリゲート電極ＭＧに移動してデータが反転する現象を抑制してデータ保持特性を向上させる観点からは、メモリゲート電極ＭＧを形成するシリコン膜６において、絶縁膜５に接した領域のノンドープシリコン膜６ａの膜厚ｔが０より大きければ、効果を有する。ただし、一定の効果を得るために、ノンドープシリコン膜６ａの厚さｔが絶縁膜５における酸化シリコン膜５ｃの膜厚以上形成されることが好ましい。さらに、より十分な効果を得ること、及び、製造工程中の熱処理におけるシリコン膜６中のｐ型不純物の拡散の可能性を加味した製造の容易性を考慮すると、ノンドープシリコン膜６ａの膜厚ｔは１０ｎｍ以上であることが好ましい。この観点から、上記製造工程中に形成するノンドープシリコン膜６ａの厚さ（堆積膜厚）ｔは１０ｎｍ以上として記載している。

また、メモリゲート長（メモリゲート電極ＭＧのゲート長）に対し、ｔを半分以上とすることが好ましい。

なお、本実施の形態のノンドープシリコン膜６ａの部分においても、真性（intrinsic）であることが望ましいが、実施の形態２で説明したように、微量のｐ型不純物を含有していてもよい。また、実施の形態３で説明したように、微量のｎ型不純物を含有していてもよい。

（実施の形態５）
実施の形態１においては、制御トランジスタのソース領域として機能するｎ型のソース領域ＭＳをｎ⁻型半導体領域７ａのみにより構成したが、ｎ⁻型半導体領域７ａ上にｎ型不純物を含有した多結晶シリコン膜２２を形成してもよい。図２５〜図２９は、本実施の形態の半導体装置の製造工程を示す要部断面図である。

本実施の形態の半導体装置の構造については、ｎ⁻型半導体領域７ａ上の多結晶シリコン膜２２およびその上部の金属シリサイド層１１以外の構成は、実施の形態１と同様であるため、ｎ⁻型半導体領域７ａ近傍の構成について以下に説明する。

本実施の形態の説明における最終工程断面図である図２９に示すように、本実施の形態の半導体装置は、メモリゲート電極ＭＧ間の半導体基板１（ｐ型ウエルＰＷ１）中に配置されたｎ⁻型半導体領域７ａを有する。このｎ⁻型半導体領域７ａ上の側壁絶縁膜ＳＷ間には、多結晶シリコン膜２２が配置されている。さらに、この多結晶シリコン膜２２上には、金属シリサイド層１１が配置されている。即ち、実施の形態１においては、ｎ⁻型半導体領域７ａ上に金属シリサイド層１１が配置されているのに対し（図１５参照）、本実施の形態においては、金属シリサイド層１１はｎ⁻型半導体領域７ａ上に配置されず、多結晶シリコン膜２２上に配置されている。

本実施の形態の半導体装置の製造工程については、側壁絶縁膜ＳＷの形成工程までは、実施の形態１と同様であるため、その詳細な説明を省略する。即ち、隣り合うメモリゲート電極ＭＧ間の半導体基板１（ｐ型ウエルＰＷ１）中に、ｎ型不純物を注入することで、ｎ⁻型半導体領域（不純物拡散層）７ａを形成した後（図１２参照）、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの合成パターンの側壁部に、側壁絶縁膜ＳＷを形成する（図１３参照）。また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。

次いで、図２５に示すように、半導体基板１の主面全面上に、保護膜２１として例えば、酸化シリコン膜をＣＶＤ法などを用いて形成する。次いで、フォトリソグラフィ法を用いて、ｎ⁻型半導体領域７ａの上方に開口ＯＡを有するフォトレジスト膜ＰＲ２を形成する。

次いで、フォトレジスト膜ＰＲ２をマスクとして用いて、保護膜２１をエッチングする。このエッチングにより、メモリゲート電極ＭＧ間（側壁絶縁膜ＳＷ間）のｎ⁻型半導体領域７ａが露出する。この後、フォトレジスト膜ＰＲ２をアッシングなどにより除去する。

次いで、図２６に示すように、半導体基板１の主面全面上に、ｎ型不純物を含有した多結晶シリコン膜２２を形成する。この多結晶シリコン膜２２は、例えば、ＣＶＤ法などを用いて、メモリゲート電極ＭＧ間（側壁絶縁膜ＳＷ間）を埋め込むことができる程度の膜厚で形成する。即ち、成膜時において、原料ガス中に、ｎ型のドーピングガス（ｎ型の不純物添加用のガス）を含ませた状態で、多結晶シリコン膜２２を上記膜厚で成膜する。なお、ノンドープの多結晶シリコン膜を成膜し、イオン注入によりｎ型不純物を含有させてもよい。また、非晶質シリコン膜を形成し、熱処理により多結晶化してもよい。

次いで、フォトリソグラフィ法を用いて、ｎ⁻型半導体領域７ａの上方にフォトレジスト膜ＰＲ３を形成する。例えば、このフォトレジスト膜ＰＲ３の平面形状（パターン）は、上記フォトレジスト膜ＰＲ２の開口ＯＡの平面形状と対応する。

次いで、図２７に示すように、フォトレジスト膜ＰＲ３をマスクとして用いて、多結晶シリコン膜２２をエッチングする。この後、フォトレジスト膜ＰＲ３をアッシングなどにより除去することにより、ｎ⁻型半導体領域７ａ上にｎ型不純物を含有した多結晶シリコン膜２２を形成する。

次いで、必要に応じて、例えば希フッ酸などを用いたウェットエッチングを行って、半導体基板１の主表面を清浄化した後、図２８に示すように、サリサイド技術を用いて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、多結晶シリコン膜２２およびｎ^＋型半導体領域８ｂの上部に、それぞれ金属シリサイド層１１を形成する。また、ゲート電極ＧＥおよびｎ^＋型半導体領域８の上部に、それぞれ金属シリサイド層１１を形成する。この金属シリサイド層１１は、実施の形態１と同様の工程で形成することができる。

この後、図２９に示すように、半導体基板１の主面全面上に、絶縁膜１２を形成し、必要に応じてその上面を平坦化した後、プラグＰＧを形成する。次いで、絶縁膜１４を形成し、絶縁膜１４中に配線Ｍ１を形成する。さらに、デュアルダマシン法などにより２層目以降の配線（図示せず）を形成する。この絶縁膜１２、プラグＰＧ、配線Ｍ１および２層目以降の配線は、実施の形態１と同様の工程で形成することができる。

このように、本実施の形態によれば、実施の形態１と同様にメモリゲート電極ＭＧを、ノンドープシリコン膜６ａとｐ型不純物を含有するドープトシリコン膜６ｂとの積層膜で形成したので、実施の形態１と同様に不揮発性メモリのデータ保持特性を向上させることができる。また、実施の形態１と同様にメモリゲート電極ＭＧの上層部をｐ型不純物を含有するドープトシリコン膜６ｂで構成することで、メモリゲート電極ＭＧの低抵抗化を図ることができ、不揮発性メモリの動作速度を向上させることができる。

また、実施の形態１と同様に、メモリトランジスタのソース領域（ＭＳ）を、ｎ⁻型半導体領域７ｂにより形成したので、メモリゲート電極（ｐ型不純物を含有するドープトシリコン膜６ｂ）ＭＧ中にｎ型不純物が導入され、メモリゲート電極ＭＧが高抵抗化することを回避することができる。

さらに、メモリトランジスタのｎ⁻型半導体領域７ａ上に、ｎ型不純物を含有した多結晶シリコン膜２２を形成したので、ソース領域（ＭＳ、ｎ⁻型半導体領域７ａ）の低抵抗化を図ることができる。なお、ｎ⁻型半導体領域７ａとｎ型不純物を含有した多結晶シリコン膜２２とを、ソース領域（ＭＳ）とみなしてもよい。

さらに、多結晶シリコン膜２２上に金属シリサイド層１１を形成したので、ソース領域ＭＳ（多結晶シリコン膜２２およびｎ⁻型半導体領域７ａ）の低抵抗化を図ることができる。

また、ソース領域ＭＳ（多結晶シリコン膜２２およびｎ⁻型半導体領域７ａ）は、長い配線（メモリゲート電極ＭＧの延在方向に並んだ複数のメモリセルのソース領域を接続する配線、ソース線）状に形成されるが、この配線自身を低抵抗化することができるため、不揮発性メモリ全体の動作速度を向上させることができる。

また、多結晶シリコン膜２２上に金属シリサイド層１１を形成したので、リーク電流の低減を図ることができる。即ち、ｎ⁻型半導体領域７ａ上に金属シリサイド層１１を形成した場合において(図１５参照)、ｎ⁻型半導体領域７ａが浅く形成され、または、金属シリサイド層１１が厚く形成された場合には、金属シリサイド層１１を介して半導体基板（ｐ型ウエルＰＷ１）１にリーク電流が生じる恐れがある。これに対し、本実施の形態によれば、多結晶シリコン膜２２上に金属シリサイド層１１を形成したので、上記リーク電流を回避することができる。

なお、本実施の形態における、多結晶シリコン膜２２および金属シリサイド層１１の構成および製法は、実施の形態１のみならず、他の実施の形態２〜４の半導体装置にも適用可能であることは言うまでもない。

（実施の形態６）
上記実施の形態１〜５においては、ドープトシリコン膜６ｂに含有させるｐ型不純物としてホウ素（Ｂ）やインジウム（Ｉｎ）などを例示したが、各イオン種について次のような効果を有する。

ホウ素は原子量が小さいため注入しやすく、また、活性化が容易である。また、インジウムを用いた場合には、原子量が大きいためイオン注入に際し、注入領域の制御が容易となる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、半導体装置および半導体装置の製造方法に適用して有効である。

１ 半導体基板
１Ａ メモリセル領域
２ 素子分離領域
２Ａ 周辺回路領域
３ 絶縁膜
４ シリコン膜
５ 絶縁膜
５ａ、５ｃ 酸化シリコン膜
５ｂ 窒化シリコン膜
６ シリコン膜
６ａ ノンドープシリコン膜
６ｂ ドープトシリコン膜
６ａｎ シリコン膜
７、７ａ、７ｂ ｎ⁻型半導体領域
８、８ｂ ｎ^＋型半導体領域
１１ 金属シリサイド層
１２ 絶縁膜
１３ａ バリア導体膜
１３ｂ 主導体膜
１４ 絶縁膜
２１ 保護膜
２２ 多結晶シリコン膜
ＣＧ 制御ゲート電極
ＰＲ１、ＰＲ２ フォトレジスト膜
ＧＥ ゲート電極
Ｍ１ 配線
ＭＣ メモリセル
ＭＤ ドレイン領域
ＭＳ ソース領域
ＭＧ メモリゲート電極
ＯＡ 開口
ＰＧ プラグ
ＰＷ１、ＰＷ２ ｐ型ウエル
ＳＰ１ シリコンスペーサ
ＳＷ 側壁絶縁膜
ｔ、ｔ１、ｔ２ 厚さ（膜厚）
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ

Claims (22)

1. 半導体基板と、
   前記半導体基板の上方に配置された第１ゲート電極と、
   前記半導体基板の上方に、前記第１ゲート電極と隣合うように配置された第２ゲート電極と、
   前記第１ゲート電極と前記半導体基板との間に形成された第１絶縁膜と、
   前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する前記第２絶縁膜と、
   を有し、
   前記第２ゲート電極は、
   前記第２絶縁膜上に位置する第１シリコン領域と、
   前記第１シリコン領域の上方に位置する第２シリコン領域と、を有するシリコン膜よりなり、
   前記第２シリコン領域は、ｐ型不純物を含有し、
   前記第１シリコン領域の前記ｐ型不純物の濃度は、前記第２シリコン領域の前記ｐ型不純物の濃度よりも低いことを特徴とする半導体装置。
2. 前記第２ゲート電極の前記第２シリコン領域と前記半導体基板との間には、前記第２絶縁膜および前記第２ゲート電極の前記第１シリコン領域が介在し、
   前記第２ゲート電極の前記第２シリコン領域と前記第１ゲート電極との間には、前記第２絶縁膜および前記第２ゲート電極の前記第１シリコン領域が介在していることを特徴とする請求項１記載の半導体装置。
3. 前記第１シリコン領域は、前記第２シリコン領域の前記ｐ型不純物の濃度よりも低い濃度のｐ型不純物領域であることを特徴とする請求項１記載の半導体装置。
4. 前記第１シリコン領域は、前記第２シリコン領域の前記ｐ型不純物の濃度よりも低い濃度のｎ型不純物領域であることを特徴とする請求項１記載の半導体装置。
5. 前記第１シリコン領域は、不純物を含有しない領域であることを特徴とする請求項１記載の半導体装置。
6. 前記第１ゲート電極側の前記半導体基板中に配置され、高濃度不純物拡散層および第１低濃度不純物拡散層を有するドレイン領域と、
   前記第２ゲート電極側の前記半導体基板中に配置され、第２低濃度不純物拡散層からなるソース領域と、
   を有することを特徴とする請求項１記載の半導体装置。
7. 前記ドレイン領域および前記ソース領域は、ｎ型不純物を含有することを特徴とする請求項６記載の半導体装置。
8. 前記ソース領域上に配置された、ｎ型不純物を含有するシリコン膜を有することを特徴とする請求項６記載の半導体装置。
9. 前記ｎ型不純物を含有するシリコン膜上に配置された金属シリサイド膜を有することを特徴とする請求項８記載の半導体装置。
10. 前記ｐ型不純物は、ホウ素（Ｂ）またはインジウム（Ｉｎ）であることを特徴とする請求項１記載の半導体装置。
11. （ａ）半導体基板上に第１絶縁膜を介して第１ゲート電極を形成する工程と、
    （ｂ）前記第１ゲート電極上に、内部に電荷蓄積部を有する前記第２絶縁膜を形成する工程と、
    （ｃ）前記第２絶縁膜上に、第１シリコン層と、前記第１シリコン層上に配置され、前記第１シリコン層の不純物濃度より不純物濃度が高い第２シリコン層とを有する多層シリコン膜を形成する工程と、
    （ｄ）前記多層シリコン膜を選択的に除去し、前記第１ゲート電極の側壁部に前記第２絶縁膜を介して前記多層シリコン膜を残存させることにより、第２ゲート電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
12. 前記（ｃ）工程は、
    （ｃ１）前記第２絶縁膜上に、不純物を含有しないノンドープシリコン膜を形成する工程と、
    （ｃ２）前記ノンドープシリコン膜に、不純物イオンを斜めに注入する工程と、
    を有し、
    前記不純物イオンが注入された層が、前記第２シリコン層となり、前記第２シリコン層の下層の不純物を含有しない領域が前記第１シリコン層となることを特徴とする請求項１１記載の半導体装置の製造方法。
13. 前記（ｃ）工程は、
    （ｃ１）前記第２絶縁膜上に、不純物を含有しない前記第１シリコン層を成膜する工程と、
    （ｃ２）前記第１シリコン層上に、不純物を含有する前記第２シリコン層を成膜する工程と、
    を有することを特徴とする請求項１１記載の半導体装置の製造方法。
14. 前記（ｄ）工程は、
    （ｄ１）前記多層シリコン膜を選択的に除去することにより、前記第１ゲート電極の第１側壁部に前記第２絶縁膜を介して第１側壁膜を形成するとともに、前記第１ゲート電極の第２側壁部に前記第２絶縁膜を介して第２側壁膜を形成する工程と、
    （ｄ２）前記第１ゲート電極の第２側壁部の前記第２絶縁膜および前記第２側壁膜を除去する工程と、
    を有し、
    前記第１ゲート電極の第１側壁部に前記第２絶縁膜を介して残存する第１側壁膜が前記第２ゲート電極となることを特徴とする請求項１１記載の半導体装置の製造方法。
15. 前記（ｄ）工程の後に、
    （ｅ）前記第１ゲート電極側の前記半導体基板中に高濃度不純物領域および第１低濃度不純物領域を有するドレイン領域を形成し、前記第２ゲート電極側の前記半導体基板中に第２低濃度不純物領域からなるソース領域を形成する工程と、
    を有し、
    前記（ｅ）工程は、
    （ｅ１）前記第２ゲート電極側の前記半導体基板中に、前記第２シリコン層中の不純物と逆導電型の不純物を第１濃度でイオン注入することにより、前記第２低濃度不純物領域を形成する工程と、
    （ｅ２）前記第２ゲート電極上にマスク膜を形成した状態で、前記第１ゲート電極側の前記半導体基板中に、前記逆導電型の不純物を前記第１濃度より高い第２濃度でイオン注入することにより、前記高濃度不純物領域を形成する工程と、
    を有することを特徴とする請求項１１記載の半導体装置の製造方法。
16. 前記（ｅ）工程の後に、
    （ｆ）前記ソース領域上に、不純物を含有するシリコン層を形成する工程と、
    を有することを特徴とする請求項１５記載の半導体装置の製造方法。
17. 前記（ｆ）工程の後に、
    （ｇ）前記シリコン層上に金属シリサイド膜を形成する工程と、
    を有することを特徴とする請求項１６記載の半導体装置の製造方法。
18. 前記第２シリコン層中の不純物は、ｐ型不純物であることを特徴とする請求項１１記載の半導体装置の製造方法。
19. 前記ｐ型不純物は、ホウ素（Ｂ）またはインジウム（Ｉｎ）であることを特徴とする請求項１８記載の半導体装置の製造方法。
20. （ａ）半導体基板上に第１絶縁膜を介して第１ゲート電極を形成する工程と、
    （ｂ）前記第１ゲート電極上に、内部に電荷蓄積部を有する前記第２絶縁膜を形成する工程と、
    （ｃ）前記第２絶縁膜上に、不純物を含有しないシリコン膜を形成する工程と、
    （ｄ）前記シリコン膜に、不純物イオンを注入する工程と、
    （ｅ）前記（ｄ）工程の後、熱処理を施し、前記不純物イオンを拡散させる工程と、
    （ｆ）前記シリコン膜を選択的に除去し、前記第１ゲート電極の側壁部に前記第２絶縁膜を介して前記シリコン膜を残存させることにより、第２ゲート電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
21. 前記（ｄ）工程は、前記不純物イオンを前記シリコン膜に対し垂直に打ち込む工程であることを特徴とする請求項２０記載の半導体装置の製造方法。
22. 前記（ｅ）工程の前記不純物イオンの拡散は、前記第１ゲート電極の側壁部の前記シリコン膜において、その底部に不純物を含有しない領域が残存する程度の拡散であることを特徴とする請求項２０記載の半導体装置の製造方法。

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