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JP2002289714A - 不揮発性半導体メモリ装置及びその製造方法 - Google Patents

不揮発性半導体メモリ装置及びその製造方法

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JP2002289714A
JP2002289714A JP2002020746A JP2002020746A JP2002289714A JP 2002289714 A JP2002289714 A JP 2002289714A JP 2002020746 A JP2002020746 A JP 2002020746A JP 2002020746 A JP2002020746 A JP 2002020746A JP 2002289714 A JP2002289714 A JP 2002289714A
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layer
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control gate
memory device
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JP2002020746A
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東 浚 金
Jin-Ho Kim
珍 浩 金
Young Kyu Lee
龍 圭 李
泯 秀 ▲そう▼
Min Soo Cho
Eui Youl Ryu
義 烈 柳
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 （修正有） 【課題】 セルの寸法を最小化し、かつプログラム動作
時、低電力消費とすることができる不揮発性半導体メモ
リ装置及びその製造方法を提供すること。 【解決手段】 基板上に電荷保存領域、制御ゲートおよ
び選択ゲートを形成する。制御ゲート５１２′はスペー
サ形状を有し、ソース側スペーサ５２８は電荷保存領域
と制御ゲート５１２′の側壁に位置する。更には選択ゲ
ート５０６の側壁にＬＤＤスペーサ５４０が形成され、
ドレイン拡散領域はＨＡＬＯ領域５３６を有するＬＤＤ
構造となっている。これらの領域はセルフアラインの繰
り返しによって形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置及びその製造方法に係り、より詳細には、選択ゲ
ートを有するフラッシュメモリセル及びその製造方法に
関するものである。
【０００２】
【従来の技術】フラッシュメモリ装置は電源が供給され
なくても、そのメモリセルに貯蔵されている情報を維持
するだけでなく、回路基板に装着されている状態で高速
の電気的な消去可能な不揮発性半導体メモリ装置であ
る。フラッシュメモリ技術は、セル構造を様々な形態に
改善してきた。このような様々なセルの種類としては、
スタックゲートセル（ｓｔａｃｋｅｄ ｇａｔｅ ｃｅ
ｌｌ）、スプリットゲートセル（ｓｐｌｉｔ ｇａｔｅ
ｃｅｌｌ）、ソースサイドインジェクションセル（ｓ
ｏｕｒｃｅ ｓｉｄｅ ｉｎｊｅｃｔｉｏｎ ｃｅｌ
ｌ：ＳＳＩセル）等がある。このような様々なセルにつ
いては、ＹＯＮＧ−ＷＡＮ ＹＩによる米国特許第５，
４５５，７９２号に詳細に説明されている。
【０００３】スタックゲートセルは、浮遊ゲートと制御
ゲートが順次に積層されている形態である。このような
スタックゲートセルの一例が、ＭＵＫＨＥＲＪＥＥ等の
よる米国特許第４，６９８，７８７号に開示されてい
る。図１を参照すると、ＭＵＫＨＥＲＪＥＥセルが基板
１０１の上に形成されている。ＣＨＥＩ（ｃｈａｎｎｅ
ｌ ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）
を利用して、ドレイン１０４側でプログラミング動作を
実施し、Ｆ−Ｎトンネリングを利用して、ソース１０２
側で消去動作を実施する。このようなスタックゲートセ
ルは寸法が小さいので、フラッシュメモリ装置の単位セ
ルとして一番多く使用されてきた。スタックゲートセル
の他の例がＨ．ＷＡＴＡＮＡＢＥ等による論文（“Ｎｏ
ｖｅｌ ０．４４ｕｍ２ Ｔｉ−ｓａｌｉｃｉｄｅ Ｓ
ＴＩ ｃｅｌｌ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｆｏ
ｒ ｈｉｇｈ−ｄｅｎｓｉｔｙ ＮＯＲ ｆｌａｓｈ
ｍｅｍｏｒｉｅｓ ａｎｄ ｈｉｇｈ ｐｅｒｆｏｒｍ
ａｎｃｅ ｅｍｂｅｄｄｅｄａｐｐｌｃａｔｉｏｎ”，
１９９８年，ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔ，ｐ．９７５）と大韓民国特許公開公報第９９−４
８７７５号に説明されている。
【０００４】このようなスタックゲートセルの短所は、
過消去（ｏｖｅｒ−ｅｒａｓｅ）の問題である。過消去
の問題は、スタックゲートセルでの消去動作の間、図１
の浮遊ゲート１１０が過度にディスチャージされる時に
発生する。過度にディスチャージされたセルのしきい値
電圧はマイナス値を示す。従って、セルが選択されな
い、即ち、制御ゲート１１２にリード電圧（ｒｅａｄ
ｖｏｌｔａｇｅ）を印加しない状態でも電流が流れる問
題がある。
【０００５】このような過消去の問題を解決するため
に、２種類の構造のセルが導入された。１つは、ＰＥＲ
ＩＥＧＯＳによる米国特許第４，５５８，３４４号に開
示された２トランジスタセル（ｔｗｏ−ｔｒａｎｓｉｓ
ｔｏｒ ｃｅｌｌ）であり、もう一は、ＳＡＭＡＣＨＩ
ＳＡ等による米国特許第４，７８３，７６６号に開示さ
れたスプリットゲートセルである。ＰＥＲＩＥＧＯＳセ
ルでは選択トランジスタが採択された。即ち、セルが選
択されない時には、選択ゲートが過度にディスチャージ
された浮遊ゲートによる漏洩電流を防止する。これと類
似して、ＳＡＭＡＣＨＩＳＡ等のスプリットゲートセル
では、制御ゲートの下部に位置した選択ゲートチャンネ
ルを利用して、過消去の問題を解決した。即ち、過度に
ディスチャージされた浮遊ゲートの下部に位置した浮遊
ゲートチャンネルからの漏洩電流を選択ゲート領域によ
って防止する。この時、制御ゲートはターンオフされて
いる。
【０００６】スプリットゲートセルの主な短所は、低い
プログラミング効率である。大部分の従来のスプリット
ゲートセルは従来のＣＨＥＩ方式によってプログラムさ
れる。ＣＨＥＩ方式はプログラミング効率が低いので、
不要な電力が消費され、プログラミング速度が低下す
る。
【０００７】ＣＨＥＩ方式による浮遊ゲートへのプログ
ラミング効率を改善するために、ＳＳＩセルがＷＵ等に
よる米国特許第４，７９４，５６５号とＭＡＲ等による
米国特許第５，２８０，４４６号に開示された。図２を
参照すると、ＷＵ等のＳＳＩセルが、ソース２０２とド
レン２０４を有する基板２０１の上に形成される。従来
のスタックゲート構造のソース側の側壁に側壁ゲートと
もいう選択ゲート２０６が形成されている。従って、制
御ゲート２１２に高電圧が印加されると、ソース２０２
から浮遊ゲート２１０へのＨＥＩ（ｈｏｔ ｅｌｅｃｔ
ｒｏｎ ｉｎｊｅｃｔｉｏｎ）が発生する。ＳＳＩセル
のＨＥＩ方式は従来のＣＨＥＩ方式に比べて、プログラ
ミング効率が１，０００〜１０，０００倍改善されると
いう。
【０００８】一方、ＭＯＮＯＳ（ｍｅｔａｌ ｏｘｉｄ
ｅ ｎｉｔｒｉｄｅ ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）構造の新たな不揮発性メモリセルが、プログラ
ム電圧を低めるために提案された。ＭＯＮＯＳセルはト
ンネル膜という下部シリコン酸化膜、シリコン窒化膜及
びトップ酸化膜という上部シリコン酸化膜で構成された
薄い誘電膜を含む。この薄い誘電膜は半導体基板と制御
ゲートとの間に介在される。ＭＯＮＯＳセルは“０”と
“１”の論理状態を有する。電子が薄い誘電膜のシリコ
ン窒化膜の内部に捕獲されていると、論理“０”状態で
あり、電子が薄い誘電膜のシリコン窒化膜の内部に捕獲
されていないと、論理“１”状態である。ＭＯＮＯＳセ
ルの一例がＣＨＩＮ−ＨＳＩＥＮ ＷＡＮＧ等による米
国特許第５，９３０，６３１号に開示されている。ＣＨ
ＩＮ−ＨＳＩＥＮ ＷＡＮＧのセルは、図３に示すよう
に、ソース４０２，ドレイン４０４及びソースドレイン
の間に位置したチャンネルが基板４０１に形成される。
選択ゲート４０６が基板４０１の上に形成される。ＯＮ
Ｏ（ｏｘｉｄｅ ｎｉｔｒｉｄｅ ｏｘｉｄｅ）層４２
０が選択ゲート４０６と基板４０１の上に形成される。
制御ゲート４０８がＯＮＯ層４２０の上に形成される。
ドレインはＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒ
ａｉｎ）構造を採択して、ドレインの接合付近でのホッ
トキャリア発生を抑制する。プログラム動作の時、ホッ
トキャリアがＯＮＯ層４２０にトンネリングして、窒化
膜層に捕獲される。この時、制御ゲート４０８，選択ゲ
ート４０６及びドレイン４０４にプラスのバイアスが印
加され、ソース４０６は接地される。消去動作の時、ド
レイン４０４に高電圧を印加し、選択ゲート４０６はタ
ーンオフされるようにする。チャンネルを通じた電流の
流れなしに、消去動作が実行されるので、選択ゲート４
０６は電力消費を低減する役割を果たす。
【０００９】
【発明が解決しようとする課題】以上従来技術を説明し
たが、本発明は、セルの寸法を最小化し、かつプログラ
ム動作時、低電力消費とすることができる不揮発性半導
体メモリ装置を提供することを課題とする。
【００１０】さらに本発明は、セルの寸法を最小化し、
かつプログラム動作時、低電力消費とすることができる
不揮発性半導体メモリ装置の製造方法を提供することを
他の課題とする。
【００１１】
【課題を解決するための手段】本発明の不揮発性半導体
メモリ装置は、基板の上に積層された電荷保存領域、電
荷保存領域の上に積層された制御ゲート及び制御ゲート
の上に積層されたゲートマスクを含む。ゲートマスクは
スペーサ形状である。
【００１２】本発明の他の不揮発性半導体メモリ装置
は、ソースとドレインを有する基板を含む。基板はソー
スとドレインとの間に形成されたチャンネルを有する。
電荷保存領域がチャンネルの上に形成され、制御ゲート
が電荷保存領域の上に形成される。選択ゲートが電荷保
存領域とドレインとの間のチャンネルの上に形成され
る。電荷保存領域、チャンネル、ソース、ドレイン、選
択ゲート及び制御ゲートは第１単位セルを構成する。
【００１３】本発明の不揮発性半導体メモリ装置の製造
方法は、基板の上に電荷保存層を形成する段階及び電荷
保存層の上に制御ゲート層を形成する段階を含む。スペ
ーサ形状を有するゲートマスクを制御ゲート層の上に形
成する。電荷保存層及び制御ゲート層を部分的に除去す
る。この時、ゲートマスクは電荷保存層及び制御ゲート
層の所定領域を保護して、制御ゲートと電荷保存領域が
形成されるようにする。
【００１４】本発明の望ましい具体的形態で、基板の上
部と電荷保存領域の側壁に選択ゲートを形成し、電荷保
存領域の他の側壁に隣接して基板に導電領域を形成す
る。電荷保存領域、制御ゲート、ゲートマスク及び選択
ゲートは第１単位セルを構成し、第１単位セルに対して
対称関係を維持する第２単位セルは導電領域を共有でき
る。
【００１５】第１単位セルは選択ゲートの側壁にＬＤＤ
スペーサを含むことができる。導電領域と反対側で選択
ゲートに隣接した基板にドレインが形成され得り、ビッ
トライン電極がドレインに電気的に接続され得る。導電
領域の上にソース側壁スペーサによって制御ゲートから
電気的に絶縁されたソース電極が形成され得る。
【００１６】選択ゲートはスペーサ形状を有することが
望ましく、電荷保存領域は基板の上に浮遊ゲート誘電
膜、浮遊ゲート及びインタポリ（ｉｎｔｅｒ ｐｏｌ
ｙ）誘電膜を順次に形成して構成される。又、電荷保存
領域はＯＮＯ層で構成することもできる。
【００１７】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
【００１８】図４は本発明のフラッシュメモリセルの配
列を説明するための回路図である。本発明のフラッシュ
メモリ装置はマトリックス形態に配列された複数のフラ
ッシュメモリセルを含む。即ち、セルが縦方向と横方向
に配列される。単位セルはマトリックスの内部の複数の
ワードラインＷＬと複数のビットラインＢＬによって形
成された各々の交差点に位置する。マトリックスの内部
には、‘ｍ’と‘ｎ’を掛け算した数ほどのセルがあ
る。‘ｍ’は横方向においてのセルの数であり、‘ｎ’
は縦方向においてのセルの数である。単位セルは後述さ
れる第１実施形態及び第２実施形態のセルで構成され
る。ビットラインは縦方向に延長され、ワードラインは
横方向に延長される。又、前記配列は複数の選択ライン
ＳＬと複数の共通ソースラインＣＳを含む。選択ライン
と共通ソースラインは横方向に延長される。ワードライ
ンと選択ラインは該当共通ソースラインに対して縦方向
において、対称的に配列される。これは、２単位セルが
１つの共通ソースラインを有し、２単位セルの構造が対
称的であるためである。
【００１９】図５は本発明の第１実施形態のフラッシュ
メモリセルを説明するための概略的な平面図である。図
６は図５のＩ−Ｉ’に従う概略的な断面図である。図５
と図６はソース電極５３０とソース５０２に対して対称
である２つの単位セルを含む。即ち、２つの単位セルは
ソース電極５３０とソース５０２を共有し、ソース電極
５３０とソース５０２の左側に形成された構成要素が１
つの単位セルを構成し、ソース電極５３０とソース５０
２の右側に形成された構成要素が他の単位セルを構成す
る。図５の２つの単位セルが、平面上で横方向及び縦方
向に反復されて配列を形成する。
【００２０】図６を参照すると、第１導電型の基板５０
１は導電領域、即ち、ソース５０２とドレインを含む。
ソース５０２とドレインはチャンネルを介して離れてい
る。導電領域は不純物ドーピング領域からなる。ドレイ
ンはＬＤＤ領域５３４、ＨＡＬＯ領域５３６及び高濃度
領域５３８で構成される。ソース５０２は第１導電型の
反対導電型である第２導電型である。ＬＤＤ領域５３４
及び高濃度領域５３８は第２導電型である。しかし、Ｌ
ＤＤ領域５３４は高濃度領域５３８より低濃度であり、
接合深さも浅い。ＨＡＬＯ領域５３６は第１導電型であ
り、ＬＤＤ領域５３４の下に位置する。電荷保存領域は
チャンネル上部及びソース５０２に隣接するように位置
する。電荷保存領域は浮遊ゲート誘電膜５１４、浮遊ゲ
ート５１０’及びインタポリ誘電膜５１６を含む。制御
ゲート５１２’とゲートマスク５２６’が電荷保存領域
の上に順次に積層される。図に示すように、制御ゲート
５１２’はスペーサ形状を有する。ソース側スペーサ５
２８は電荷保存領域と制御ゲート５１２’の側壁に位置
する。ソース電極５３０は電気的にソース５０２と接す
る。ソース電極５３０は電荷保存領域と制御ゲート５１
２’からソース側スペーサ５２８によって離隔され、電
気的に絶縁される。選択ゲート誘電膜５３２が電荷保存
領域と制御ゲート５１２’の他の側壁、制御ゲート５１
２’上部及び所定領域のチャンネルの上に形成される。
スペーサ形状を有する選択ゲート５０６が選択ゲート誘
電膜５３２の上に形成される。ＬＤＤスペーサ５４０が
選択ゲート５０６の側壁に形成される。ビットラインコ
ンタクト５４６が絶縁膜５４２に形成される。ビットラ
イン電極５４４が絶縁膜５４２の上部及びビットライン
コンタクト５４６の内部に形成される。ビットライン電
極５４４は電気的にドレインと接する。
【００２１】図５を参照すると、活性領域５４８は基板
５０１で縦方向の隣接したセルに延長される。図示しな
いが、活性領域５４８と隣接した他の活性領域の間には
分離領域があって、２つの活性領域を分離させる。活性
領域５４８はソース５０２、ドレイン及びチャンネルを
含む。浮遊ゲート５１０’はセルの他の構成要素から電
気的に絶縁され、隣接したセルに延長されない。制御ゲ
ート５１２’、ゲートマスク５２６’、ソース側スペー
サ５２８、ソース電極５３０、選択ゲート５０６及びＬ
ＤＤスペーサ５４０は横方向において、隣接したセルに
延長される。ワードラインＷＬは制御ゲート５１２’で
構成される。共通ソースラインＣＳはソース電極５３０
で構成される。選択ラインＳＬは選択ゲート５０６で構
成される。ビットラインＢＬはビットライン電極５４４
で構成される。図示しないが、ビットライン電極５４４
は縦方向において、隣接したセルに延長される。
【００２２】本発明の第２実施形態では、電荷保存領域
が基板の上に形成されたＯＮＯ層で構成される。ＯＮＯ
層は横方向において、隣接したセルに延長される。他の
構成要素は本発明の第１実施形態と同一である。
【００２３】第１及び第２実施形態で説明したセルのプ
ログラム動作の例において、ＣＨＥＩが使用され得る。
即ち、ワードラインＷＬとビットラインＢＬに所定条件
のプラス値を有するプログラム電圧を印加して、電子が
浮遊ゲート５１０’又はＯＮＯ層の窒化膜に捕獲される
ようにする。又、所定のプラス値を有する選択電圧を選
択ラインＳＬに印加して、ソース５０２とドレインとの
間に流れる電流を制限する。従って、消費電力が増加す
ることを防止できる。又、選択電圧は選択ゲート５０６
と電荷保存領域との間の境界領域に隣接したチャンネル
で強い横方向電界を誘発して、プログラム効率を増加さ
せる。選択電圧は選択ゲートの下部のチャンネルで反転
を発生させるために十分に高くなければならない。
【００２４】セルの消去動作の例において、ＨＨＩ（ｈ
ｏｔ ｈｏｌｅ ｉｎｊｅｃｔｉｏｎ）を使用できる。
即ち、ビットラインＢＬに所定のプラス値を有する消去
電圧を印加して、ホットホールが浮遊ゲート５１０’又
はＯＮＯ層の窒化膜に捕獲されるようにする。ワードラ
インＷＬは接地される。しかも、所定のプラス値を有す
る他の選択電圧を選択ゲート５０６に印加してホットホ
ールを加速することによって、ホットホールの注入を増
進させる。
【００２５】図７乃至図２６は、本発明の第１実施形態
によるフラッシュメモリセルの製造方法を説明するため
の概略図である。図７乃至図１６は、図１７乃至図２６
のII−II’に従う断面図であり、図１７乃至図２６は平
面図である。
【００２６】図７及び図１７を参照すると、図１７には
示されないが、基板５０１は、望ましくは単結晶シリコ
ンで構成される。基板５０１は第１導電型の不純物でド
ーピングされる。例えば、この不純物はホウ素である。
図７には示されないが、通常のＬＯＣＯＳ又はトレンチ
方法を利用して活性領域５４８を基板５０１に形成す
る。活性領域５４８は縦方向において、隣接したセルに
延長される。図１７には示されないが、浮遊ゲート誘電
膜５１４を基板の上に形成する。浮遊ゲート誘電膜５１
４は、望ましくは基板５０１を熱酸化して形成されたシ
リコン酸化物又はＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏ
ｒ ｄｅｐｏｓｉｔｉｏｎ）方法によって形成されたシ
リコン酸化窒化物で構成される。浮遊ゲート層５１０を
浮遊ゲート誘電膜５１４の上に形成した後、フォト／エ
ッチング方法によってパターニングして、縦方向におい
て、隣接したセルに延長させる。浮遊ゲート層５１０
は、望ましくはドーピングされた多結晶シリコン又はポ
リサイドで構成する。図１７には示されないが、インタ
ポリ誘電膜５１６を浮遊ゲート層５１０の上に形成す
る。インタポリ誘電膜５１６は、望ましくはＣＶＤ方法
によるシリコン酸化膜又はＯＮＯ層で構成する。浮遊ゲ
ート誘電膜５１４、浮遊ゲート層５１０及びインタポリ
誘電膜５１６は電荷保存層を構成する。制御ゲート層５
１２をインタポリ誘電膜５１６の上に形成する。制御ゲ
ート層５１２は、望ましくはドーピングされた多結晶シ
リコン又はポリサイドで構成する。
【００２７】図８及び図１８を参照すると、除去可能層
（ｄｉｓｐｏｓａｂｌｅ ｌａｙｅｒ）を制御ゲート層
５１２の上に形成する。除去可能層は、望ましくはシリ
コン窒化物で構成する。フォト／エッチング方法によっ
て除去可能層をパターニングして除去可能パターン５２
４を制御ゲート層５１２の上に形成する。除去可能パタ
ーン５２４は他の除去可能パターンから所定間隔離れて
いる。この間隔は横方向において、隣接したセルに延長
される。除去可能パターン５２４をイオン注入マスクと
して使用して、ヒ素又はリンのような不純物を基板５０
１の表面領域に注入することもできる。イオン注入は表
面領域でのホウ素の濃度を減少させて、プログラム動作
の時、チャンネル領域でのプログラム効率を増進させ
る。イオン注入は浮遊ゲート誘電膜５１４、浮遊ゲート
層５１０、インタポリ誘電膜５１６及び制御ゲート層５
１２を突き抜けて実施される。ヒ素又はリンのような不
純物を制御ゲート層５１２に注入して、制御ゲート層５
１２の伝導度を増加させ得る。この時も除去可能パター
ン５２４をイオン注入マスクとして使用する。
【００２８】図９及び図１９を参照すると、ゲートマス
ク層５２６を結果物の上に形成する。ゲートマスク層５
２６は、望ましくは所定厚さを有するシリコン酸化物で
形成する。
【００２９】図１０及び図２０を参照すると、ゲートマ
スク層５２６を異方性エッチングして制御ゲート層５１
２の上部と除去可能パターン５２４の側壁にスペーサ形
状のゲートマスク５２６’を形成する。ゲートマスク５
２６’は横方向において、隣接したセルに延長される。
続いて、浮遊ゲート誘電膜５１４、浮遊ゲート層５１
０、インタポリ誘電膜５１６及び制御ゲート層５１２を
エッチングする。この時、ゲートマスク５２６’及び除
去可能パターン５２４をエッチングマスクとして使用し
て、基板５０１を露出させ、ソースコンタクト５５０を
形成する。図２０には示されないが、ヒ素イオンを基板
５０１に注入してソース５０２を形成する。この時、ゲ
ートマスク５２６’及び除去可能パターン５２４をイオ
ン注入マスクとして使用する。熱処理を実施してソース
５０２の不純物を活性化することもできる。
【００３０】図１１及び図２１を参照すると、ソース側
スペーサ層を結果物の上に形成する。ソース側スペーサ
層は、望ましくはシリコン酸化物で構成する。ソース側
スペーサ層を異方性エッチングしてソース側スペーサ５
２８を浮遊ゲート誘電膜５１４、浮遊ゲート層５１０、
インタポリ誘電膜５１６及び制御ゲート層５１２の側壁
に形成する。ソース側スペーサ５２８は横方向におい
て、隣接したセルに延長される。
【００３１】図１２及び図２２を参照すると、ソース電
極層を結果物の上に形成して、ソースコンタクト５５０
を充填する。ソース電極層は、望ましくはタングステン
又はドーピングされた多結晶シリコンで構成する。ソー
ス電極層をエッチバック又はＣＭＰ方法によって研磨し
て、ソース電極５３０をソースコンタクト５５０の内部
に形成する。ソース電極５３０は横方向において、隣接
したセルに延長される。
【００３２】図１３及び図２３を参照すると、除去可能
パターン５２４を乾式エッチング又は湿式エッチングを
利用して除去する。
【００３３】図１４及び図２４を参照すると、浮遊ゲー
ト誘電膜５１４、浮遊ゲート層５１０、インタポリ誘電
膜５１６及び制御ゲート層５１２を再びエッチングす
る。この時、ゲートマスク５２６’及びソース電極５３
０をエッチングマスクとして使用して、浮遊ゲート５１
０’を有する電荷保存領域及び制御ゲート５１２’を形
成し、基板５１０の一部を露出させる。この時、ソース
電極５３０も一部エッチングされて高さが減少する。浮
遊ゲート５１０’及び制御ゲート５１２’は横方向にお
いて、隣接したセルに延長される。続いて、選択ゲート
誘電膜５３２を結果物の上に形成する。選択ゲート誘電
膜は、望ましくはＣＶＤシリコン酸化膜である。選択ゲ
ート誘電膜５３２を形成する前に、薄い熱酸化膜を露出
した基板の上に形成することもできる。
【００３４】図１５及び図２５を参照すると、選択ゲー
ト層を結果物の上に形成する。選択ゲート層は、望まし
くはドーピングされた多結晶シリコンで構成する。選択
ゲート層を異方性エッチングして、浮遊ゲート５１０’
及び制御ゲート５１２’の側壁にスペーサ形状の選択ゲ
ート５０６を形成する。この選択ゲート５０６は横方向
において、隣接したセルに延長される。続いて、図２５
には示されないが、リンをイオン注入して基板５０１に
ＬＤＤ領域５３４を形成し、ホウ素をイオン注入してＬ
ＤＤ領域５３４の下部にＨＡＬＯ領域５３６を形成す
る。この時、選択ゲート５０６をイオン注入マスクとし
て使用する。
【００３５】図１６及び図２６を参照すると、ＬＤＤス
ペーサ層を結果物の上に形成する。ＬＤＤスペーサ層
は、望ましくはシリコン酸化物で構成する。ＬＤＤスペ
ーサ層を異方性エッチングして、ＬＤＤスペーサ５４０
を選択ゲート５０６の側壁に形成する。ＬＤＤスペーサ
５４０は横方向において、隣接したセルに延長される。
【００３６】図２６には示されないが、ヒ素をイオン注
入して基板５０１に高濃度領域５３８を形成する。この
高濃度領域５３８の不純物濃度はＬＤＤ領域５３４及び
ＨＡＬＯ領域５３６の濃度より十分に高い。従って、図
に示すように、高濃度領域５３８はＬＤＤ領域５３４及
びＨＡＬＯ領域５３６の一部を相殺して形成される。こ
の時、ＬＤＤスペーサ５４０及び選択ゲート５０６をイ
オン注入マスクとして使用する。高濃度領域５３８、Ｌ
ＤＤ領域５３４及びＨＡＬＯ領域５３６はドレインを構
成する。
【００３７】続いて、図示しないが、通常の配線工程を
実施する。即ち、絶縁膜を結果物の上に形成する。フォ
ト／エッチング方法によってビットラインコンタクトを
形成して、ドレインを露出させ、アルミで構成されたビ
ットライン金属を結果物の上に形成する。ビットライン
金属をフォト／エッチング方法によってパターニングし
て、ビットライン電極を形成する。
【００３８】図２７乃至図３６は本発明の第２実施形態
によるフラッシュメモリセルの製造方法を説明するため
の概略的な断面図である。
【００３９】図２７を参照すると、基板８０１は、望ま
しくは単結晶シリコンで構成される。基板８０１は第１
導電型の不純物でドーピングされている。例えば、この
不純物はホウ素である。図示しないが、活性領域を第１
実施形態と同一の方法によって形成する。電荷保存層８
２０を基板８０１の上に形成する。電荷保存層８２０
は、望ましくはＯＮＯ層である。制御ゲート層８１２を
第１実施形態と同一の方法によって形成する。制御ゲー
ト層８１２を形成する前にＯＮＯ層をパターニングする
必要はない。
【００４０】図２８を参照すると、除去可能パターン８
２４を第１実施形態と同一の方法によって形成する。除
去可能パターン８２４をイオン注入マスクとして使用し
て、ヒ素又はリンのような不純物を基板８０１の表面領
域に注入することもできる。イオン注入は表面領域での
ホウ素の濃度を減少させて、プログラム動作の時、チャ
ンネル領域でのプログラム効率を増進させる。イオン注
入は電荷保存層８２０及び制御ゲート層８１２を突き抜
けて実施される。ヒ素又はリンのような不純物を制御ゲ
ート層８１２に注入して、制御ゲート層８１２の伝導度
を増加させ得る。この時も除去可能パターン８２４をイ
オン注入マスクとして使用する。
【００４１】図２９を参照すると、ゲートマスク層８２
６を第１実施形態と同一の方法によって形成する。
【００４２】図３０を参照すると、ゲートマスク層８２
６を異方性エッチングして、制御ゲート層８１２の上部
と除去可能パターン８２４の側壁にスペーサ形状のゲー
トマスク８２６’を形成する。ゲートマスク８２６’は
横方向において、隣接したセルに延長される。続いて、
電荷保存層８２０及び制御ゲート層８１２をエッチング
する。この時、ゲートマスク８２６’及び除去可能パタ
ーン８２４をエッチングマスクとして使用して、基板８
０１を露出させ、ソースコンタクト８５０を形成する。
ソース８０２を第１実施形態と同一の方法によって形成
する。熱処理を実施してソース８０２の不純物を活性化
することもできる。
【００４３】図３１を参照すると、ソース側スペーサ８
２８を電荷保存層８２０及び制御ゲート層８１２の側壁
に第１実施形態と同一の方法によって形成する。
【００４４】図３２を参照すると、ソース電極８３０を
ソースコンタクト８５０の内部に第１実施形態と同一の
方法によって形成する。
【００４５】図３３を参照すると、除去可能パターン８
２４を湿式エッチング方法又は乾式エッチング方法を使
用して除去する。
【００４６】図３４を参照すると、電荷保存層８２０及
び制御ゲート層８１２を再びエッチングする。この時、
ゲートマスク８２６’及びソース電極８３０をエッチン
グマスクとして使用して、電荷保存領域及び制御ゲート
８１２’を形成し、基板８１０の一部を露出させる。こ
の時、ソース電極８３０も一部エッチングされて高さが
減少する。電荷保存領域及び制御ゲート８１２’は横方
向において、隣接したセルに延長される。続いて、選択
ゲート誘電膜８３２を結果物の上に形成する。選択ゲー
ト誘電膜８３２は、望ましくはＣＶＤシリコン酸化膜で
ある。選択ゲート誘電膜８３２を形成する前に、薄い熱
酸化膜を露出した基板の上に形成することもできる。
【００４７】図３５を参照すると、電荷保存層８２０及
び制御ゲート８１２’の側壁にスペーサ形状の選択ゲー
ト８０６を第１実施形態と同一の方法によって形成す
る。続いて、ＬＤＤ領域８３４及びＨＡＬＯ領域８３６
を第１実施形態と同一の方法によって形成する。
【００４８】図３６を参照すると、ＬＤＤスペーサ８４
０を選択ゲート８０６の側壁に第１実施形態と同一の方
法によって形成する。基板８０１に高濃度領域８３８を
第１実施形態と同一の方法によって形成する。高濃度領
域８３８、ＬＤＤ領域８３４及びＨＡＬＯ領域８３６は
ドレインを構成する。
【００４９】続いて、通常の配線工程を第１実施形態と
同一の方法によって実施する。
【００５０】本発明の第１及び第２実施形態において、
制御ゲート層及び電荷保存層をパターニングする時、ス
ペーサ形状のゲートマスクがエッチングマスクとして制
御ゲート層及び電荷保存層を保護する。このようなパタ
ーニング方法は、選択ゲートを有しない不揮発性メモリ
セルの製造方法でも適用され得る。即ち、第１実施形態
の図１４又は第２実施形態の図３４の後、選択ゲート形
成工程を省略できる。続いて、ゲートマスク及びソース
電極をマスクとして使用してイオン注入をすることによ
って、電荷保存領域に隣接した基板にドレインを形成す
る。その後、通常の配線工程を実施して、選択ゲートを
有しない不揮発性メモリセルを製造することもできる。
【００５１】
【発明の効果】本発明ではスペーサ形成方法を幾度か使
用した。実施形態で説明したように、一般的なスペーサ
形成方法は、段差を有する構造上に膜を蒸着し、この膜
を異方性エッチングすることを含む。形成されたスペー
サの最終幅は蒸着した膜の厚さによって決定される。言
い換えれば、膜の厚さを厚く形成するほど、スペーサの
幅が増加する。従って、膜の厚さを十分に薄くすると、
スペーサの幅を写真工程限界以下に減少させ得る。結果
的に、スペーサ形成方法（セルフアライン）を利用して
製造された本発明のセルの寸法は最小化され得る。
【００５２】本発明の第２実施形態によると、図２７の
制御ゲート層形成工程の前に電荷保存層であるＯＮＯ層
をパターニングする必要がない。これに対して、第１実
施形態では、図７及び図１７のインタポリ誘電膜形成工
程及び制御ゲート層形成工程の前に浮遊ゲート層をパタ
ーニングしなければならない。従って、本発明の第２実
施形態は第１実施形態より工程が単純である。ＯＮＯ層
をパターニングする必要がない理由は、ＯＮＯ層が非電
導性物質であるので、捕獲された電荷が１つのセルから
他のセルに移動しないためである。
【００５３】さらに本発明によれば選択ゲートを有する
ことにより、プログラム動作時、低電力消費とすること
ができる。
【図面の簡単な説明】
【図１】従来技術によるフラッシュメモリ装置のスタッ
クゲートセルを説明するための概略的な断面図である。
【図２】従来技術によるフラッシュメモリ装置のソース
サイドインジェクションセルを説明するための概略的な
断面図である。
【図３】従来技術によるフラッシュメモリ装置のＭＯＮ
ＯＳセルを説明するための概略的な断面図である。
【図４】本発明の第１実施形態及び第２実施形態による
フラッシュメモリセルの配列を説明するための回路図で
ある。
【図５】本発明の第１実施形態によるフラッシュメモリ
セルを説明するための概略的な平面図である。
【図６】本発明の第１実施形態によるフラッシュメモリ
セルを説明するための概略的な断面図である。
【図７】本発明の第１実施形態によるフラッシュメモリ
セルの製造方法を説明するための概略的な断面図であ
る。
【図８】本発明の第１実施形態によるフラッシュメモリ
セルの製造方法を説明するための概略的な断面図であ
る。
【図９】本発明の第１実施形態によるフラッシュメモリ
セルの製造方法を説明するための概略的な断面図であ
る。
【図１０】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図１１】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図１２】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図１３】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図１４】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図１５】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図１６】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図１７】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な平面図であ
る。
【図１８】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な平面図であ
る。
【図１９】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な平面図であ
る。
【図２０】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な平面図であ
る。
【図２１】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な平面図であ
る。
【図２２】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な平面図であ
る。
【図２３】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な平面図であ
る。
【図２４】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な平面図であ
る。
【図２５】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な平面図であ
る。
【図２６】本発明の第１実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な平面図であ
る。
【図２７】本発明の第２実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図２８】本発明の第２実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図２９】本発明の第２実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図３０】本発明の第２実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図３１】本発明の第２実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図３２】本発明の第２実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図３３】本発明の第２実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図３４】本発明の第２実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図３５】本発明の第２実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【図３６】本発明の第２実施形態によるフラッシュメモ
リセルの製造方法を説明するための概略的な断面図であ
る。
【符号の説明】
５０１，８０１ 基板 ５０２，８０２ ソース ５０６，８０６ 選択ゲート ５１０ 浮遊ゲート層 ５１０’ 浮遊ゲート ５１２，８１２ 制御ゲート層 ５１２’，８１２’制御ゲート ５１４ 浮遊ゲート誘電膜 ５１６ インタポリ誘電膜 ８２０ 電荷保存層 ５２４，８２４ 除去可能パターン ５２６，８２６ ゲートマスク層 ５２６’，８２６’ ゲートマスク ５２８，８２８ ソース側スペーサ ５３０，８３０ ソース電極 ５３２，８３２ 選択ゲート誘電膜 ５３４，８３４ ＬＤＤ領域 ５３６，８３６ ＨＡＬＯ領域 ５３８，８３８ 高濃度領域 ５４０，８４０ ＬＤＤスペーサ ５４２ 絶縁膜 ５４４ ビットライン電極 ５４６ ビットラインコンタクト ５４８ 活性領域 ＢＬ ビットライン ＣＳ 共通ソースライン ＷＬ ワードライン ＳＬ 選択ライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 龍 圭 大韓民国京畿道水原市八達区靈通洞壁積滑 住公９團地909棟703号 (72)発明者 ▲そう▼ 泯 秀 大韓民国京畿道城南市盆唐区亭子洞 ハン ソルタウン韓一アパート304棟602号 (72)発明者 柳 義 烈 大韓民国大田光域市中区中村洞 市営アパ ート８棟503号 Ｆターム(参考） 5F083 EP02 EP23 EP33 EP35 EP36 EP55 EP56 EP77 ER02 ER11 ER22 GA05 JA36 JA39 JA53 MA02 NA01 PR07 PR09 5F101 BA01 BA29 BA36 BB05 BC11 BD09 BD10 BD22 BE05 BE07

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 基板とこの基板の上に積層された電荷保
    存領域と、 この電荷保存領域の上に積層された制御ゲートと、 この制御ゲートの上に積層されたゲートマスクとを含
    み、 前記ゲートマスクはスペーサ形状を有することを特徴と
    する不揮発性半導体メモリ装置。
  2. 【請求項２】 前記基板の上部と前記電荷保存領域の側
    壁に形成された選択ゲートと、 前記電荷保存領域の他の側壁に隣接して前記基板に形成
    された導電領域とを含み、 前記電荷保存領域、前記制御ゲート、前記ゲートマスク
    及び前記選択ゲートは第１単位セルを構成することを特
    徴とする請求項１に記載の不揮発性半導体メモリ装置。
  3. 【請求項３】 前記第１単位セルに対して対称関係を維
    持し、前記導電領域を共有する第２単位セルを含むこと
    を特徴とする請求項２に記載の不揮発性半導体メモリ装
    置。
  4. 【請求項４】 前記第１単位セルは、前記選択ゲートの
    側壁にＬＤＤスペーサを含むことを特徴とする請求項２
    に記載の不揮発性半導体メモリ装置。
  5. 【請求項５】 前記導電領域と反対側で前記選択ゲート
    に隣接した前記基板に形成されたドレインと、 このドレインに電気的に連結されたビットライン電極と
    を含むことを特徴とする請求項２に記載の不揮発性半導
    体メモリ装置。
  6. 【請求項６】 前記導電領域の上に形成されたソース電
    極を含み、このソース電極は制御ゲートからソース側ス
    ペーサによって電気的に絶縁されることを特徴とする請
    求項３に記載の不揮発性半導体メモリ装置。
  7. 【請求項７】 前記選択ゲートは、スペーサ形状を有す
    ることを特徴とする請求項２に記載の不揮発性半導体メ
    モリ装置。
  8. 【請求項８】 前記電荷保存領域は、 前記基板の上に形成された浮遊ゲート誘電膜と、 この浮遊ゲート誘電膜の上に形成された浮遊ゲートと、 この浮遊ゲートの上に形成されたインタポリ誘電膜とを
    含むことを特徴とする請求項１に記載の不揮発性半導体
    メモリ装置。
  9. 【請求項９】 前記電荷保存領域は、ＯＮＯ層を含むこ
    とを特徴とする請求項１に記載の不揮発性半導体メモリ
    装置。
  10. 【請求項１０】 ソース及びドレインを有する基板と、 前記ソース及び前記ドレインの間に形成されたチャンネ
    ルと、 このチャンネルの上に形成された電荷保存領域と、 この電荷保存領域の上に形成された制御ゲートと、 前記電荷保存領域と前記ドレインとの間に形成された選
    択ゲートとを含み、 前記電荷保存領域、前記チャンネル、前記ソース及び前
    記ドレイン、前記制御ゲート及び前記選択ゲートは第１
    単位セルを構成することを特徴とする不揮発性半導体メ
    モリ装置。
  11. 【請求項１１】 前記第１単位セルに対して対称関係を
    維持する第２単位セルを含み、前記第１単位及び前記第
    ２単位セルは前記ソースを共有することを特徴とする請
    求項１０に記載の不揮発性半導体メモリ装置。
  12. 【請求項１２】 前記選択ゲートは、スペーサ形状を有
    することを特徴とする請求項１０に記載の不揮発性半導
    体メモリ装置。
  13. 【請求項１３】 前記制御ゲートの上に形成されたスペ
    ーサ形状のゲートマスクを含むことを特徴とする請求項
    １０に記載の不揮発性半導体メモリ装置。
  14. 【請求項１４】 前記選択ゲートの側壁に形成されたＬ
    ＤＤスペーサを含むことを特徴とする請求項１０に記載
    の不揮発性半導体メモリ装置。
  15. 【請求項１５】 前記ドレインに連結されたビットライ
    ン電極と、 前記ソースの上に形成され、前記制御ゲートからソース
    側スペーサによって電気的に絶縁されたソース電極とを
    含むことを特徴とする請求項１０に記載の不揮発性半導
    体メモリ装置。
  16. 【請求項１６】 前記電荷保存領域は、 前記基板の上に形成された浮遊ゲート誘電膜と、 この浮遊ゲート誘電膜の上に形成された浮遊ゲートと、 この浮遊ゲートの上に形成されたインタポリ誘電膜とを
    含むことを特徴とする請求項１０に記載の不揮発性半導
    体メモリ装置。
  17. 【請求項１７】 前記電荷保存領域は、ＯＮＯ層を含む
    ことを特徴とする請求項１０に記載の不揮発性半導体メ
    モリ装置。
  18. 【請求項１８】 基板の上に電荷保存層を形成する段階
    と、 前記電荷保存層の上に制御ゲート層を形成する段階と、 前記制御ゲート層の上にスペーサ形状を有するゲートマ
    スクを形成する段階と、 前記電荷保存層及び前記制御ゲート層を除去する段階と
    を含み、 前記ゲートマスクが前記電荷保存層及び前記制御ゲート
    層の一部を保護して、電荷保存領域及び制御ゲートを形
    成することを特徴とする不揮発性半導体メモリ装置の製
    造方法。
  19. 【請求項１９】 前記ゲートマスクを形成する段階は、 前記制御ゲート層の上に除去可能パターンを形成する段
    階と、 前記制御ゲート層及び前記除去可能パターンの上にゲー
    トマスク層を形成する段階と、 前記ゲートマスク層の一部を除去して、前記除去可能パ
    ターンの側壁にゲートマスクを形成する段階とを含むこ
    とを特徴とする請求項１８に記載の不揮発性半導体メモ
    リ装置の製造方法。
  20. 【請求項２０】 前記電荷保存層及び前記制御ゲート層
    を除去する段階は、 前記ゲートマスク及び前記除去可能パターンをエッチン
    グマスクとして、前記電荷保存層と前記制御ゲート層を
    エッチングして、前記ゲートマスク及び前記除去可能パ
    ターンの下部に前記電荷保存層と前記制御ゲート層の一
    部を残す段階と、 前記除去可能パターンを除去する段階と、 前記ゲートマスクをエッチングマスクとして、残された
    前記電荷保存層と前記制御ゲート層をエッチングして、
    前記ゲートマスクの下部に制御ゲート及び電荷保存層を
    形成する段階とを含むことを特徴とする請求項１９に記
    載の不揮発性半導体メモリ装置の製造方法。
  21. 【請求項２１】 前記制御ゲートの側壁に隣接した前記
    基板にソースを形成する段階と、 前記制御ゲートの側壁及び前記電荷保存領域の側壁にソ
    ース側スペーサを形成する段階と、 前記ソースの上に前記ソース側スペーサによって前記制
    御ゲート及び前記電荷保存領域から電気的に絶縁された
    ソース電極を形成する段階とを含むことを特徴とする請
    求項２０に記載の不揮発性半導体メモリ装置の製造方
    法。
  22. 【請求項２２】 前記電荷保存領域の側壁に選択ゲート
    を形成する段階を含むことを特徴とする請求項１８に記
    載の不揮発性半導体メモリ装置の製造方法。
  23. 【請求項２３】 前記選択ゲートは、スペーサ形状を有
    することを特徴とする請求項２２に記載の不揮発性半導
    体メモリ装置の製造方法。
  24. 【請求項２４】 前記選択ゲートをイオン注入マスクと
    して、ＬＤＤ領域を基板に形成する段階と、 前記選択ゲートの側壁にＬＤＤスペーサを形成する段階
    とを含むことを特徴とする請求項２２に記載の不揮発性
    半導体メモリ装置の製造方法。
  25. 【請求項２５】 前記電荷保存層を形成する段階は、 前記基板の上に浮遊ゲート誘電膜を形成する段階と、 前記浮遊ゲート誘電膜の上に浮遊ゲート層を形成する段
    階と、 前記浮遊ゲート層の上にインタポリ誘電膜を形成する段
    階とを含むことを特徴とする請求項１８に記載の不揮発
    性半導体メモリ装置の製造方法。
  26. 【請求項２６】 前記電荷保存層は、ＯＮＯ層であるこ
    とを特徴とする請求項１８に記載の不揮発性半導体メモ
    リ装置の製造方法。
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