JP2015097304A - 比較回路およびそれを用いた撮像素子並びに比較回路の制御方法 - Google Patents

Abstract

【課題】オフセット電圧を低減しつつ、入力電圧範囲を従来のオフセットキャンセル技術を用いた場合よりも拡大する比較器を提供する。
【解決手段】比較回路において、反転入力端子、非反転入力端子および出力端子を有する比較器と、前記反転入力端子と前記出力端子との間に接続された第１のスイッチと、前記反転入力端子と一端が接続された第１の容量と、前記第１の容量の他端による第１の信号入力端子と、前記非反転入力端子に固定電圧または比較信号のいずれか一方を選択的に入力する第２の信号入力端子とを備える。
【選択図】図２

Description

本発明は、比較回路およびそれを用いた撮像素子並びに比較回路の制御方法に関する。

一般に、アナログ／デジタル（Ａ／Ｄ）変換器は比較器を含んで構成される。Ａ／Ｄ変換器が用いられる分野としては、例えば撮像素子がある。撮像素子において、行列状に配置された画素の各列にＡ／Ｄ変換器を接続し、各画素から出力されたアナログ信号をＡ／Ｄ変換器によってデジタルデータに変換する技術がある。各Ａ／Ｄ変換器には差動入力シングルエンド出力型の比較器を含むものがある。各比較器の入力端子間のオフセット電圧には列ごとにばらつきがある。このばらつきを減少させる方法として、特許文献１に示すようなオフセット電圧をキャンセルする技術が知られている。

特開２０１０−１６６５６号公報

しかしながら、特許文献１に記載のオフセット電圧キャンセル手法では、比較器の入力電圧範囲が比較器のカレントミラー回路を構成するトランジスタのゲート・ソース間電圧に依存して制限される。よって、トランジスタの性能によっては画素信号の入力電圧範囲に対して比較器の入力電圧範囲が十分に広くない場合がある。

本発明は上記課題に鑑みてなされたもので、オフセット電圧を低減しつつ、入力電圧範囲を従来のオフセットキャンセル技術を用いた場合よりも拡大する比較器を提供することを目的とする。

このような目的を達成するために、本発明の第１の態様に係る比較回路は、反転入力端子、非反転入力端子および出力端子を有する比較器と、前記反転入力端子と前記出力端子との間に接続された第１のスイッチと、前記反転入力端子と一端が接続された第１の容量と、前記第１の容量の他端による第１の信号入力端子と、前記非反転入力端子に固定電圧または比較信号のいずれか一方を選択的に入力する第２の信号入力端子とを備えることを特徴とする。

比較回路のオフセット電圧を低減しつつ、入力電圧範囲を従来のオフセットキャンセル技術を用いた場合よりも拡大することができる。

本発明の第１の実施形態に係る撮像素子の回路構成を示す概略図である。 本発明の第１の実施形態に係る比較部（Ａ）及び比較器（Ｂ）の回路構成を示す図である。 本発明の第１の実施形態に係る画素の回路構成と読み出し回路の構成を示す図である。 本発明の第１の実施形態に係る参照信号生成部の回路構成を示す図である。 本発明の第１の実施形態に係る参照信号生成部の動作を示すタイミングチャートである。 本発明の第１の実施形態に係る比較部の動作を示すタイミングチャートである。 従来手法を説明する比較部の回路構成を示す図である。 従来手法について比較部の動作を示すタイミングチャートである。 本発明の第１の実施形態に係る撮像素子を用いた撮像システムの構成を示す図である。 本発明の第２の実施形態に係る比較部の構成を示す図である。 本発明の実施例２に係る比較部の動作を示すタイミングチャートである。 画素の回路構成と読み出し回路の構成を示すもう一つの図である。 本発明の実施例３に係る比較部の動作を示すタイミングチャートである。 従来手法を説明する比較部のもう一つの回路構成を示す図である。

（第１の実施形態）
本発明の第１の実施形態に係る撮像素子および撮像素子の各列に設けられたＡ／Ｄ変換器に含まれる比較器を説明する。図１は本発明の第１の実施形態に係る撮像装置の回路構成を示した概略図である。撮像素子１００は、画素部１、複数の読み出し回路２、複数の比較部３、複数の記憶部４、水平走査回路５、参照信号生成部６、カウンタ回路７および信号処理回路８を備える。

画素部１は行列状に配置された複数の画素を備える。各画素は画素列ごとに配置された複数の画素信号出力線３１にそれぞれ信号を出力する。

各読み出し回路２は各画素信号出力線３１を介して画素部１の各画素列に接続され、信号を入力する。各読み出し回路２は、画素部１から信号を入力して増幅等の処理をした後、各読み出し信号出力線１３により信号を各比較部３の信号入力端子に出力する。

参照信号生成部６はＡ／Ｄ変換時に参照信号として用いる固定電圧または比較信号であるランプ信号のいずれか一方を選択的に生成し、ランプ配線１１を介して各比較部３に出力する。ランプ信号は、のこぎり波等の時間経過とともに電位が単調に上昇または下降する波形を有する。

各比較部３は差動入力シングルエンド出力型の比較器を含む比較回路である。各比較部３は２つの差動信号入力端子と１つの信号出力端子を有し、各端子はそれぞれ比較器の差動入力端子および出力端子と接続される。比較部３の差動入力端子の一方は、読み出し回路出力線１３により各読み出し回路２に接続され、他方は、ランプ配線１１を介して参照信号生成部６に接続される。各比較部３は読み出し回路出力線１３から入力した信号をランプ配線１１から入力したランプ信号と比較して、比較結果に応じた信号を各記憶部４に出力する。

各記憶部４は各比較部３の出力端子、水平走査回路５、カウンタ回路７および信号処理回路８とそれぞれ接続される。各記憶部４は各比較部３からの出力信号をカウンタ回路７から入力したカウンタ信号を参照してデジタルデータに変換して記憶する。各記憶部４に記憶されたデジタルデータは水平走査回路５からの信号に基づいて信号処理回路８に転送され、信号処理が行われる。

次に、撮像素子１００の回路内において行われるＡ／Ｄ変換の概要を説明する。比較部３の一方の差動入力端子には読み出し回路２の出力信号が入力され、他方の差動入力端子にはランプ配線１１を介して参照信号生成部６で生成されるランプ信号が入力される。比較部３は読み出し回路２より出力される信号の電位とランプ信号の電位とを比較し、比較結果に応じてＨｉｇｈレベルまたはＬｏｗレベルの電位を有する信号を記憶部４に出力する。読み出し回路２より出力される信号の電位と時間とともに変化するランプ信号の電位との大小関係が反転した時、比較部３から記憶部４に出力される信号の電位はＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに遷移する。一方、カウンタ回路７は時間とともに変化するカウント値をカウントデータ配線１２を介して各記憶部４に出力する。記憶部４は、比較部３の出力電位が反転するタイミングで、カウンタ回路７から出力されているカウンタ値をデジタルデータとして記憶する。このようにして、読み出し回路２より出力される信号をデジタルデータに変換して記憶部４に記憶するＡ／Ｄ変換が行われる。

このＡ／Ｄ変換を各画素のリセット信号と画素信号とに対して行い、それぞれをデジタルデータに変換する。記憶部４に記憶されたデジタルデータは水平走査回路５から出力される信号によって、画素列ごとに信号処理回路８に順次転送される。信号処理回路８はリセット信号に対応するデジタルデータと画素信号に対応するデジタルデータの差分を取得する信号処理を行う。これにより、デジタルＣＤＳ（デジタル相関二重サンプリング）が実現される。

図２（Ａ）に本発明の第１の実施形態に係る比較部３の回路構成を示す。比較部３は、比較器２１、ＦＢスイッチ２２、ＴＨスイッチ２３、第１の入力容量２４および第２の入力容量２５を備える。

比較器２１は非反転入力端子および反転入力端子の２つの差動入力端子と、１つの出力端子とを備える。また、比較器２１は、電源を供給する正負の電源端子を備えるが、図中では記載を省略している。ＦＢスイッチ２２の一端は比較器２１の出力端子に接続され、他端は比較器２１の反転入力端子および第１の入力容量２４の一端に接続される。第１の入力容量２４の他端は比較器２１の反転入力端子およびＦＢスイッチ２２に接続され、他端は読み出し回路出力線１３に接続される。ＴＨスイッチ２３および第２の入力容量２５は並列接続されており、それぞれの一端は比較器２１の非反転入力端子に接続される。ＴＨスイッチ２３および第二の入力容量２５の他端にはランプ配線１１が接続される。ＦＢスイッチ２２のオン（導通状態）またはオフ（非導通状態）の操作は制御信号ＣＦＢによって制御され、ＴＨスイッチ２３のオンまたはオフの操作は制御信号ＣＴＨによって制御される。なお、本実施形態の説明ではＦＢスイッチ２２およびＴＨスイッチ２３はいずれも、制御信号の電位がＨｉｇｈのときにオンになるものとする。

図２（Ｂ）は比較器２１の回路構成を示す図である。比較器２１はＰチャネル型のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるトランジスタ１４３および１４４並びにＮチャネル型のＦＥＴであるトランジスタ１４５および１４６を備える。比較器２１はカレントミラー回路を用いた差動増幅回路によって構成されている。トランジスタ１４３および１４４の共通化されたソース端子には回路に電流を印加する電流源１４０が接続される。トランジスタ１４３および１４４のゲート端子はそれぞれ比較器２１の反転入力端子１４２および非反転入力端子１４１を構成する。ゲート端子が非反転入力端子１４１となるトランジスタ１４３のドレイン端子には、ダイオード接続されたトランジスタ１４５のドレイン端子およびゲート端子が接続される。ゲート端子が反転入力端子１４２となるトランジスタ１４４のドレイン端子にはトランジスタ１４６のドレイン端子が接続されており、この接続線が比較器２１の出力端子ＯＵＴを構成する。また、トランジスタ１４５および１４６はゲート端子同士が接続されている。

図３は画素の回路構成と読み出し回路の構成を示す図である。画素部１に含まれる画素１ａは光電変換素子３２、リセットトランジスタ３４、転送トランジスタ３５、ソースフォロワトランジスタ３６および画素選択トランジスタ３７を備える。

光電変換素子３２は光を受けると光電変換により起電力を発生し電荷を蓄える、フォトダイオード等の素子である。

転送トランジスタ３５のソース端子は光電変換素子３２と接続されている。転送トランジスタ３５のドレイン端子はリセットトランジスタのソース端子およびソースフォロワトランジスタ３６のゲート端子と接続されており、フローティングディフュージョンＦＤを構成する。転送トランジスタ３５のゲート端子には、画素信号転送信号ＰＴＸが入力される。画素信号転送信号ＰＴＸの電位がＨｉｇｈのとき、転送トランジスタ３５はオンとなり、光電変換素子３２に蓄えられた電荷はフローティングディフュージョンＦＤに転送される。

リセットトランジスタ３４のドレイン端子は電源電圧ＶＤＤに接続されており、ゲート端子には画素リセット信号ＰＲＥＳが入力される。画素リセット信号ＰＲＥＳの電位がＨｉｇｈのとき、リセットトランジスタ３４はオンとなり、フローティングディフュージョンＦＤの電位は電源電圧ＶＤＤとなる。

ソースフォロワトランジスタ３６のドレイン端子も電源電圧ＶＤＤに接続されており、ゲート端子に接続されたフローティングディフュージョンＦＤの電位に従い、ソース端子の電位が決定される。

画素選択トランジスタ３７のドレイン端子はソースフォロワトランジスタ３６のソース端子に接続され、ソース端子は画素信号出力線３１に接続される。画素選択トランジスタ３７はゲート端子に入力される画素選択信号ＰＳＥＬの電位がＨｉｇｈのときにオンとなり、ソースフォロワトランジスタ３６のソース端子の電位が画素信号出力線３１に出力される。

読み出し回路２は画素１ａからの信号が出力される画素信号出力線３１に接続される電流源３３と−Ａ倍のゲインを持つ列アンプ３８とを備える。複数の画素行の中で、読み出し行に該当する行において、画素選択トランジスタ３７に印加される画素選択信号ＰＳＥＬの電位がＨｉｇｈであり、画素選択トランジスタ３７はオンになっている。この時ソースフォロワトランジスタ３６と読み出し回路２内の電流源３３とによりソースフォロワ回路が構成される。すなわち、画素信号出力線３１に出力される電位はフローティングディフュージョンＦＤの電位と同一となる。

信号を読み出す際の回路の動作を説明する。画素リセット信号ＰＲＥＳの電位をＨｉｇｈにしてリセットトランジスタ３４をオンにすると、フローティングディフュージョンＦＤの電位が電源電圧ＶＤＤと同電位となり、回路がリセットされる。次に、画素リセット信号ＰＲＥＳの電位をＬｏｗにして、リセットトランジスタ３４をオフにする。その後画素信号転送信号ＰＴＸの電位をＨｉｇｈにして、転送トランジスタ３５をオンにすると、光電変換素子３２に蓄えられた電荷がフローティングディフュージョンＦＤに転送される。

上述の回路動作において出力される電位について説明する。ソースフォロワトランジスタ３６によりソースフォロワ回路が構成されているため、フローティングディフュージョンＦＤの電位に相当する電圧が画素信号出力線３１に出力される。したがって、転送トランジスタ３５をオンにする前までは画素信号出力線３１には画素のリセット信号（電源電圧ＶＤＤ）が、転送トランジスタ３５をオンにした後は光量に応じた画素信号が、それぞれ列アンプ３８に入力される。よって、列アンプ３８からはリセット信号および画素信号が−Ａ倍されて出力される。

図４は参照信号としてのランプ信号を生成する参照信号生成部６の回路構成を示す図である。参照信号生成部６は電流源１２１、充電容量１２２、充電スイッチ１２３、放電スイッチ１２４および出力バッファ１２５を備える。

充電容量１２２の一端は充電スイッチ１２３の一端、放電スイッチ１２４の一端および出力バッファ１２５の入力端子に接続されており、他端はグランド（ＧＮＤ）に接続される。充電スイッチ１２３の他端は電流源１２１に接続される。放電スイッチ１２４の他端はグランド（ＧＮＤ）に接続される。出力バッファ１２５の出力端子はランプ配線１１に接続される。充電スイッチ１２３のオンまたはオフは充電スイッチ制御信号ＲＭＰ＿ＥＮで制御され、放電スイッチ１２４のオンまたはオフは放電スイッチ制御信号ＲＭＰ＿ＲＥＳで制御される。本説明では充電スイッチ１２３および放電スイッチ１２４はともに制御信号がＨｉｇｈの時オンになるものとする。

図５は参照信号生成部の動作を示すタイミングチャートである。参照信号生成部６がランプ信号を生成するフローについて図５に基づいて説明する。時刻Ｔ５１までの期間では、充電スイッチ制御信号ＲＭＰ＿ＥＮの電位はＬｏｗであり、放電スイッチ制御信号ＲＭＰ＿ＲＥＳの電位はＨｉｇｈである。放電スイッチ１２４がグランドに接続されているので、充電容量１２２は電荷が放電されており、出力バッファ１２５の入力の電位はグランド電位である。出力バッファ１２５はグランド電位の入力に対応した電位をランプ配線１１にランプ信号として出力する。この時の電位をＶｓｔとする。

時刻Ｔ５１に、放電スイッチ制御信号ＲＭＰ＿ＲＥＳの電位がＬｏｗ、充電スイッチ制御信号ＲＭＰ＿ＥＮの電位がＨｉｇｈになり、電流源１２１から充電容量１２２への充電が開始される。時刻Ｔ５１から時刻Ｔ５２までの期間、充電容量１２２に電荷が蓄積されるにつれて、ランプ信号の電位は上昇する。

時刻Ｔ５２に、充電スイッチ制御信号ＲＭＰ＿ＥＮの電位はＬｏｗになり、充電が完了する。時刻Ｔ５１から時刻Ｔ５２の期間はオフセットキャンセル用電圧を生成する期間であり、時刻Ｔ５２において、ランプ配線１１の電位はオフセットキャンセル用電圧Ｖｃｌｍｐとなる。時刻Ｔ５２から時刻Ｔ５３の期間は、充電容量１２２には充放電がなされないため、ランプ配線１１の電位はＶｃｌｍｐが保持される。

時刻Ｔ５３から時刻Ｔ５４までの期間において、放電スイッチ制御信号ＲＭＰ＿ＲＥＳがＨｉｇｈとなり、充電容量１２２に蓄積された電荷が放電される。この時、ランプ配線１１の電位はＶｓｔになる。

時刻Ｔ５４に、放電スイッチ制御信号ＲＭＰ＿ＲＥＳの電位がＬｏｗ、充電スイッチ制御信号ＲＭＰ＿ＥＮの電位がＨｉｇｈとなり、時刻Ｔ５５で充電スイッチ制御信号ＲＭＰ＿ＥＮの電位がＬｏｗになる。時刻Ｔ５４から時刻Ｔ５５までの期間は充電容量１２２に電荷が充電される期間であり、充電容量１２２の容量値と電流源１２１の電流値で傾きが決定されるランプ信号が生成される。この時刻Ｔ５４から時刻Ｔ５５までの期間は画素１ａのリセット信号のＡ／Ｄ変換期間である。

時刻Ｔ５５に、充電スイッチ制御信号ＲＭＰ＿ＥＮの電位がＬｏｗになると、充電容量１２２は充放電がなされないため、ランプ配線１１は充電スイッチ制御信号ＲＭＰ＿ＥＮの電位がＬｏｗになる直前の電位を保持する。

時刻Ｔ５６から時刻Ｔ５７までの期間において、放電スイッチ制御信号ＲＭＰ＿ＲＥＳの電位がＨｉｇｈになり、充電容量１２２に蓄積されていた電荷が放電され、ランプ配線１１の電位はＶｓｔになる。その後、時刻Ｔ５７で放電スイッチ制御信号ＲＭＰ＿ＲＥＳの電位がＬｏｗ、充電スイッチ制御信号ＲＭＰ＿ＥＮの電位がＨｉｇｈになり、時刻Ｔ５８で充電スイッチ制御信号ＲＭＰ＿ＥＮの電位がＬｏｗになる。この期間が充電容量１２２に電荷が充電される期間であり、ランプ信号が生成される期間である。この期間が画素信号のＡ／Ｄ変換期間である。その後時刻Ｔ５９で放電スイッチ制御信号ＲＭＰ＿ＲＥＳの電位がＬｏｗになり、ランプ配線１１の電位はＶｓｔになる。

図６は比較部３および画素の一部の動作を示すタイミングチャートである。図６のタイミングチャートは、比較部３において入出力される各信号の電圧の関係を示している。すなわち、入力される制御信号として、画素信号転送信号ＰＴＸ、ＦＢスイッチ２２の制御信号ＣＦＢ、ＴＨスイッチ２３の制御信号ＣＴＨおよびランプ信号の電位およびタイミングを記述している。加えて、対応する各配線の電圧の関係として、画素信号出力線３１の出力電圧、読み出し回路２の出力電圧、並びに比較器２１の反転入力端子、非反転入力端子および出力端子の電圧の相互の関係を記述している。なお、画素１ａ内のＰＳＥＬとＰＲＥＳの制御信号および参照信号生成部６の制御信号ＲＭＰ＿ＥＮとＲＭＰ＿ＲＥＳは記述を省略している。また図６のタイミングチャートでは画素１ａのリセットがなされた後で、かつランプ信号が電圧Ｖｃｌｍｐを出力している期間以降を記載している。

初期状態、すなわち時刻Ｔ１以前では、画素信号出力線３１には画素１ａのリセット信号が出力されている。その信号が読み出し回路２内の列アンプ３８で−Ａ倍されて、読み出し回路２から出力される。この時の画素信号出力線３１の電位をＶｐｉｘｎ、読み出し回路出力線１３の電位をＶｎとする。

時刻Ｔ１にＦＢスイッチ２２の制御信号ＣＦＢ、ＴＨスイッチ２３の制御信号ＣＴＨがＬｏｗからＨｉｇｈに遷移する。この時、ランプ信号の出力はオフセットキャンセル用の電位Ｖｃｌｍｐである。ＦＢスイッチ２２の制御信号ＣＦＢの電位がＨｉｇｈのときＦＢスイッチ２２はオンになる。比較器２１の反転入力端子と出力端子とが短絡されるため、比較部３はボルテージフォロワの構成になる。したがって、出力端子および反転入力端子の電圧は非反転入力端子の電圧、すなわち電圧Ｖｃｌｍｐ電圧と比較器自身のオフセット電圧Ｖｏｆｓとが加算された電圧となる。このとき、第１の入力容量２４の両端の電位差は、反転入力端子の電圧とリセット信号電圧Ｖｎとの電位差Ｖｃｌｍｐ＋Ｖｏｆｓ−Ｖｎとなる。

その後、時刻Ｔ２にＦＢスイッチ２２の制御信号ＣＦＢの電位が、時刻Ｔ３にＴＨスイッチ２３の制御信号ＣＴＨの信号の電位が順番にＨｉｇｈからＬｏｗに遷移する。ＣＦＢがＬｏｗになった時にＦＢスイッチ２２がオフになるので、第一の入力容量２４の両端の電位差Ｖｃｌｍｐ＋Ｖｏｆｓ−Ｖｎが保持される。また、ＴＨスイッチ２３の制御信号ＣＴＨの電位がＬｏｗになったときにＴＨスイッチ２３がオフになるので、第二の入力容量２５の両端の電位差は０が保持される。

その後、時刻Ｔ４にランプ信号の電位はＶｓｔに下がり、時刻Ｔ５に画素１ａのリセット信号のＡ／Ｄ変換が開始される。

時刻Ｔ６に、比較器２１の非反転入力端子に入力される信号の電位が、反転入力端子に保持されている電圧Ｖｃｌｍｐ＋Ｖｏｆｓを超えると比較器出力の電位がＬｏｗからＨｉｇｈになる。この時のカウント値がリセット信号のデジタルデータとして記憶部４に記憶されることで入力信号のＡ／Ｄ変換が行われる。その後、時刻Ｔ７にリセット信号のＡ／Ｄ変換期間が終了し、時刻Ｔ８にランプ信号の電位は再度Ｖｓｔに下がる。

その後、時刻Ｔ９に画素信号転送信号ＰＴＸの電位がＬｏｗからＨｉｇｈに遷移すると、画素信号出力線３１には画素信号が出力される。このときの画素信号出力線３１の電位はＶｐｉｘｓとする。画素信号出力線３１の電位は、読み出し回路２の列アンプ３８で−Ａ倍される。そして、読み出し回路２から、画素信号に対応した電位Ｖｓが読み出し回路出力線１３に出力される。ここで、Ｖｐｉｘｓは画素１ａに入射される光量が大きければ大きいほど電位は小さくなり、画素１ａに光が入らなかった場合、Ｖｐｉｘｓ＝Ｖｐｉｘｎとなる。一方読み出し回路２の出力は−Ａ倍のゲインを持つ反転増幅器である列アンプ３８により増幅され、正負が反転するので、Ｖｓは光量に応じて電位は高くなる。また、画素１ａに光が入らなかった場合、Ｖｓ＝Ｖｎであり、読み出し回路２が出力する電位の最小値はＶｎとなる。したがって、画素信号出力線３１に画素信号が出力されると、読み出し回路出力線１３に出力される電位はＶｓ−Ｖｎだけ増加するので、比較器２１の反転入力端子の電位はＶｃｌｍｐ＋Ｖｏｆｓ＋Ｖｓ−Ｖｎになる。

その後、時刻Ｔ１０に画素信号のＡ／Ｄ変換が始まり、時刻Ｔ１１に非反転入力端子の電位がＶｃｌｍｐ＋Ｖｏｆｓ＋Ｖｓ−Ｖｎを超えると比較器出力の電位はＬｏｗからＨｉｇｈに遷移し、画素信号のデジタルデータが記憶部４に記憶される。時刻Ｔ１２に画素信号のＡ／Ｄ変換が終わり、Ｔ１３にランプ信号の電位は再度Ｖｓｔに戻る。このとき、信号処理回路８において、記憶手段４に記憶された画素信号およびリセット信号のデジタルデータの差分を取得して出力し、画素１ａのＡ／Ｄ変換が終了する。

次に前述の比較部３の動作中における、比較器２１の入力電圧範囲の下限について説明する。前述の通り、読み出し回路２から出力され、比較部３に入力される信号の電位の下限値は、画素１ａのリセット信号の電位がＶｐｉｘｎである場合の読み出し回路出力に対応する電位Ｖｎである。つまり、このリセット信号のＡ／Ｄ変換期間に比較器２１の反転入力端子に入力される電位が、比較器２１が比較すべき電位の下限であり、これが比較器２１の入力電圧範囲の下限となる。読み出し回路からＶｎが出力されている期間にオフセットキャンセルが行われるのでオフセットキャンセル時の反転入力端子の電位は前述の通り、Ｖｃｌｍｐ＋Ｖｏｆｓである。画素１ａのリセット信号のＡ／Ｄ変換が行われるとき、読み出し回路２の出力はオフセットキャンセル時と電位は変化せずＶｎのままなので、比較器２１の反転入力端子の電位はＶｃｌｍｐ＋Ｖｏｆｓのままである。Ｖｓ≧Ｖｎであるので、画素信号のＡ／Ｄ変換期間中は比較器２１の反転入力端子の電位はＶｃｌｍｐ＋Ｖｏｆｓ以上である。よって、このＶｃｌｍｐ＋Ｖｏｆｓが、比較器２１が比較すべき入力電圧の下限値である。Ｖｏｆｓが小さく無視できるとすると比較器２１の入力電圧範囲の下限値はＶｃｌｍｐとなる。タイミングチャートの反転入力端子に示す一点鎖線は後述の従来例の入力電圧の下限値Ｖｇｓ＋Ｖｏｆｓである。したがって本実施例では、ＶｃｌｍｐをＶｇｓより小さく設定すれば、従来例に対して、Ｖｇｓ−Ｖｃｌｍｐの電位差分、入力電圧範囲を大きく設定できる。

次に、上述の本願発明の第１の実施形態と対比する従来手法のオフセットキャンセルについて説明する。図７はオフセットキャンセルを行う従来手法における比較部の回路構成を示す図である。比較部５８は比較器２１、ダイオードスイッチ５１ａおよび５１ｂ、入力容量５６および５７を備える。比較器２１はＰチャネル型のＭＯＳＦＥＴであるトランジスタ５２および５３並びにＮチャネル型のＭＯＳＦＥＴであるトランジスタ５４および５５を備える。比較器２１はカレントミラー回路を用いた差動増幅回路によって構成されている。この差動増幅回路は差動入力側にＰチャネル型トランジスタ５２および５３を配置し、差動入力トランジスタであるトランジスタ５２および５３のドレイン端子にＮｃｈ型トランジスタ５４および５５を接続したカレントミラー回路である。すなわち、トランジスタ５２および５３の共通化されたソース端子には回路に電流を印加する電流源１４０が接続されている。トランジスタ５２および５３の各ドレイン端子はトランジスタ５４および５５の各ドレイン端子とそれぞれ接続される。差動入力トランジスタの一方のトランジスタ５２のゲート端子が比較器２１の非反転入力端子であり、他方のトランジスタ５３のゲート端子が比較器２１の反転入力端子である。比較器２１の非反転入力端子は入力容量５６を介してランプ配線１１に接続され、反転入力端子は入力容量５７を介して読み出し回路出力線１３に接続される。ダイオードスイッチ５１ａはトランジスタ５２のゲート端子とドレイン端子との間に接続され、ダイオードスイッチ５１ｂはトランジスタ５３のゲート端子とドレイン端子との間に接続される。トランジスタ５３のドレイン端子とトランジスタ５５のドレイン端子との接続点は比較部５８の出力端子ＯＵＴを構成しており、記憶部４に接続される。トランジスタ５４および５５のソース端子はグランド（ＧＮＤ）に接続される。また、トランジスタ５４のゲート端子とドレイン端子は接続されておりダイオード接続の構成になっている。

図８は、従来手法について比較部の動作を示すタイミングチャートである。従来手法に係る比較部５８の動作はオフセット電圧を容量に充電する時以外は前述と同様であるため説明を省略する。時刻Ｔ２１にダイオードスイッチ５１ａおよび５１ｂの制御信号ＣＦＢの電圧がＨｉｇｈになると、オフセットキャンセル動作が開始される。この時ダイオードスイッチ５１ａおよび５１ｂがオンになり、トランジスタ５２および５３のゲート端子とドレイン端子が接続され、ダイオード接続を形成する。

この時、非反転入力端子、すなわちトランジスタ５２のゲート端子の電位はトランジスタ５４のゲート・ソース間の電位差Ｖｇｓと一致する。また反転入力端子の電位はトランジスタ５２および５４に対する、トランジスタ５３および５５のばらつきによって生じるオフセット電圧Ｖｏｆｓも加算されたＶｇｓ+Ｖｏｆｓとなる。その後に時刻Ｔ２２にダイオードスイッチ５１ａおよび５１ｂの制御信号ＣＦＢの電圧がＬｏｗになると、オフセットキャンセル期間が終了する。Ｔ２１からＴ２２の期間のランプ信号の電位をＶｃｌｍｐ２とすると非反転入力端子側の入力容量５６にＶｇｓ−Ｖｃｌｍｐ２の電位差が保持され、反転入力端子側の入力容量５７にはＶｇｓ＋Ｖｏｆｓ−Ｖｎの電位差が保持される。以後、画素１ａのリセット信号のＡ／Ｄ変換と画素信号のＡ／Ｄ変換の動作は前述と同様であるため説明を省略する。先程と同様の理由から、画素１ａのリセット信号のＡ／Ｄ変換期間において、反転入力端子電位が比較器２１の入力電圧範囲の下限値となる。比較器のオフセット電圧Ｖｏｆｓが小さく無視できるものとすると、従来手法では比較器２１の反転入力端子の入力電圧の下限値はＶｇｓとなる。このＶｇｓは半導体製造条件とトランジスタ５４に流れるドレイン電流量とで決定される。

以上のように、従来手法では入力電圧の下限値はカレントミラートランジスタのＶｇｓで決定される。一方、本発明では入力電圧の下限値はＶｃｌｍｐで決定される。よってランプ信号のオフセットキャンセル用電圧ＶｃｌｍｐをカレントミラーのトランジスタＶｇｓより小さく設定すれば、比較器２１の入力電圧範囲の下限値を従来手法と比較して小さくすることが可能である。よって比較器の入力電圧範囲の拡大が実現される。

なお、第１の実施形態では比較器２１の２つの入力端子それぞれに入力容量２４、２５を直列に接続して配置した構成で説明したが、本発明はそれに限定されない。例えば、第２の入力容量２５は省略してもよい。その場合、ランプ配線１１と比較器２１の非反転入力端子とが直接接続される。また、画素１ａの回路構成、読み出し回路２の回路構成を説明したが、本発明はそれらの回路構成に限定されない。また、説明した参照信号生成部６の回路構成は一例でありこれに限定されない。これらの回路は同様の動作が得られるように適宜変更することが可能である。例えば、出力バッファ１２５を省略して、充電容量１２２等とランプ配線１２とを直接接続してもよい。比較器２１の回路構成として図２（Ｂ）に示した差動増幅回路を例示して説明したが、本発明はそれに限定されない。

図９は、本発明の第１の実施形態に係る撮像素子を用いた撮像システムの構成を示す図である。撮像システム８００は、光学部８１０、撮像装置８２０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、および再生・表示部８７０を備える。撮像装置８２０は、撮像素子１００および映像信号処理部８３０を備える。撮像素子１００には、前述の撮像素子１００が用いられる。

レンズ等の光学系である光学部８１０は、被写体からの光を撮像素子１００の、複数の画素が２次元状に配列された画素部１に結像させ、被写体の像を形成する。撮像素子１００は、タイミング制御部８５０からの信号に基づくタイミングで、画素部１に結像された光に応じた信号を出力する。撮像素子１００から出力された信号は、映像信号処理部８３０に入力される。映像信号処理部８３０は、プログラム等によって定められた方法に従って、入力された信号の画像データへの変換等の信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、および再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的には、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等の切り替えを行うための信号が供給される。タイミング制御部８５０は、システム制御部８６０による制御に基づいて撮像素子１００および映像信号処理部８３０の駆動タイミングを制御する。

本実施形態に係る撮像素子１００に備えられた比較部３はオフセット電圧を低減しつつ入力電圧範囲を拡大されている。すなわち、Ａ／Ｄ変換時に入力可能電圧の範囲が拡大されている。したがって、本実施形態に係る撮像素子１００を搭載することにより、高精度な撮像が可能な撮像システム８００を実現することができる。

（第２の実施形態）
本発明の第２の実施形態に係る比較器について説明する。なお、第１の実施形態と同様の機能を有する素子、配線等については同一の符号を付け、説明を省略することもある。図１０に本発明の第２の実施形態に係る比較器２１を用いた比較部７３の回路構成を示す。比較部７３は、比較器２１、ＦＢスイッチ２２、第１の入力容量２４、第２の入力容量２５および電位供給スイッチ７１を備える。比較器２１の非反転入力端子には電位供給スイッチ７１を介して固定電位供給線７２が接続される。さらに、比較器２１の非反転入力端子にはこれと並列に第２の入力容量２５の一端が接続される。第２の入力容量２５の他端にはランプ配線１１が接続される。比較器２１の反転入力端子および出力端子の接続は第１の実施形態と同様である。ＦＢスイッチ２２の一端は比較器２１の出力端子に接続され、他端は比較器２１の反転入力端子および第一の入力容量２４の一端に接続される。第１の入力容量２４の他端には読み出し回路出力線１３に接続される。なお、読み出し回路２等、比較部７３以外の回路については第１の実施形態と同様である。

図１１に本実施形態の動作を説明するタイミングチャートを示す。タイミングチャートの説明において、上述した箇所については省略する。時刻Ｔ８１にＦＢスイッチ２２のオンまたはオフを制御するＦＢスイッチ２２の制御信号ＣＦＢの電位および電位供給スイッチ７１のオンまたはオフを制御する電位供給スイッチ７１の制御信号ＣＣＬの電位がいずれもＨｉｇｈとなる。この時、第１の実施形態の場合と同様に画素１ａから出力される信号はリセット信号である。また、比較器２１はボルテージフォロワの構成となる。

固定電位供給線７２の電位をＶｃｌとすると比較器２１の非反転入力端子の電位はＶｃｌとなり、反転入力端子の電位はＶｃｌに比較器のオフセット電圧Ｖｏｆｓが加算されたＶｃｌ＋Ｖｏｆｓとなる。このとき、第１の入力容量２４の両端の電位差は反転入力端子の電位Ｖｃｌ＋Ｖｏｆｓと読み出し回路出力線１３の電位Ｖｎの電位差Ｖｃｌ＋Ｖｏｆs−Ｖｎとなる。また、第２の入力容量２５の両端の電位差は固定電位供給線７２の電位Ｖｃｌとランプ信号の電位Ｖｃｌｍｐの電位差Ｖｃｌ−Ｖｃｌｍｐとなる。

その後時刻Ｔ８２でＦＢスイッチ２２の制御信号ＣＦＢの電位がＬｏｗになり、時刻Ｔ８３で電位供給スイッチ７１の制御信号ＣＣＬの電位がＬｏｗになる。このとき、第１の入力容量２４に保持された電位差はＶｃｌ＋Ｖｏｆｓ−Ｖｎ、第２の入力容量２５に保持された電位差はＶｃｌ−Ｖｃｌｍｐとなる。以降の動作については前述のため説明を省略する。

したがって、画素１ａのリセット信号をＡ／Ｄ変換するとき、比較器２１の反転入力端子の電位はＶｃｌ＋Ｖｏｆｓである。よって、比較器のオフセット電圧Ｖｏｆｓが小さく無視できるものとすると、比較器２１に入力される電圧の下限はＶｃｌとなる。よって固定電位供給線７２から供給される電位Ｖｃｌを、上述の従来手法のゲート・ソース間電圧Ｖｇｓより小さく設定することにより比較部７３の入力電圧範囲の拡大が実現される。

第１の実施形態では、ランプ配線１１から電位を供給するので、ランプ信号が出力可能な範囲内の電位しか供給することができないという制約がある。これに対し、第２の実施形態では、ランプ配線１１とは別の固定電位供給線７２から電位を供給する。そのため、ランプ配線１１の出力可能範囲の制約を受けることなく、非反転入力端子に供給される固定電位を独立に設定することができる点が第２の実施形態の利点である。

（第３の実施形態）
本発明の第３の実施形態について説明する。図１２は本発明の第３の実施形態に係る画素１ａの回路構成および読み出し回路１３２の回路構成を示した図である。第１および第２の実施形態と異なる点は読み出し回路の列アンプを省略している点である。よって、これまでの画素信号出力線３１が読み出し回路出力線１３と接続され、読み出し回路出力線１３の電位が画素信号出力線３１の電位としてそのまま出力される。以降の説明では両配線を統一して読み出し回路出力線１３とする。その他の説明は前述と同様であるため省略する。

本実施形態に係る比較部３の動作を説明する。図１３は本実施形態の動作を説明するタイミングチャートである。本実施形態では−Ａ倍ゲインの列アンプがないため、比較部３には画素１ａのソースフォロワからの出力が直接入力される。よってランプ信号の電位は、実施例１、２で説明したランプ信号とは上下反転した形、つまり時間の経過に応じて電位が小さくなっていく信号としている。それに伴い比較器２１の出力も図１３に示したように前述の波形とは反転した波形となる。なお、ランプ信号の電位をこのように反転させることは、例えば参照信号生成部６の出力バッファ１２５を反転増幅回路で構成する等により実現できる。

比較部３の動作について説明する。時刻Ｔ１０１でＦＢスイッチ２２の制御信号ＣＦＢおよびＴＨスイッチ２３の制御信号ＣＴＨの電位がＨｉｇｈになると比較器２１はボルテージフォロワの構成になる。この時ランプ配線１１の電位をＶｃｌｍｐとすると、比較器２１の非反転入力端子の電位はＶｃｌｍｐ、反転入力端子の電位はＶｃｌｍｐに比較器２１のオフセット電圧Ｖｏｆｓが加算されたＶｃｌｍｐ＋Ｖｏｆｓとなる。時刻Ｔ１０２でＦＢスイッチ２２の制御信号ＣＦＢおよびＴＨスイッチ２３の制御信号ＣＴＨの電位がＬｏｗになると第一の入力容量２４の両端には電位差Ｖｃｌｍｐ＋Ｖｏｆｓ−Ｖｐｉｘｎが、第二の入力容量２５の両端には電位差０が保持される。それ以降、リセット信号のＡ／Ｄ変換と画素信号のＡ／Ｄ変換の動作については前述の通りなので省略する。

以上のように本実施例の比較器２１に入力される電位の上限は、Ｖｏｆｓを小さく無視できるものとすると比較器２１の入力電圧範囲の上限値はＶｃｌｍｐとなる。一方、図７に示した差動入力にＰチャネル型トランジスタを用いた差動増幅回路からなる比較器では、入力電圧の上限はＮチャネル型トランジスタで構成されるカレントミラー回路のゲート・ソース間電圧Ｖｇｓで決定される。したがって、ＶｃｌｍｐをＶｇｓより大きく設定すれば、入力電圧範囲の拡大が実現できる。

上述の通り第３の実施形態では、負の増幅率を持つ列アンプを省略しているため、第１の実施形態の場合に対し比較部に入力される電圧が上下反転する。したがって、図１３の読み出し回路出力線の電位のように、画素１ａへの入射光量が多い場合は比較部に入力される電圧が低くなり、入射光量が少ない場合は比較部に入力される電圧が高くなる。この関係は、第１の実施形態の場合とは逆である。第１の実施形態では比較部３の入力側に配置されていたトランジスタはグランド側入力レンジが広いＰチャネル型を用いていた。しかし、第３の実施形態のように負の増幅率を持つ列アンプを省略した構成では、高電圧側に入力レンジが広いＮチャネル型を入力側に用いるように回路構成を変更することが好ましい。

上述の理由により、第３の実施形態と対比すべき比較部は第１の実施形態で対比した図７に記載の比較部とは異なる構成となる。図１４は、本願発明の第３の実施形態の比較部３と対比する、従来の比較部のもう一つの回路構成を示す図である。図７に示した比較部と異なる点を説明する。差動入力側にＮチャネル型トランジスタ１１３および１１４が配置されている。トランジスタ１１３および１１４のドレイン端子にはＰチャネル型トランジスタ１１５および１１６のドレイン端子が接続される。すなわち、図７の比較部とはＮチャネル型トランジスタとＰチャネル型トランジスタの配置が逆になっている。これに対応して、Ｐチャネル型トランジスタ１１５および１１６のソース端子に電源電位ＶＤＤが接続され、Ｎチャネル型トランジスタ１１３および１１４のソース端子にグランドが接続される。また、ダイオードスイッチ１１７ａはトランジスタ１１３のゲート端子とドレイン端子との間に接続され、ダイオードスイッチ１１７ｂはトランジスタ１１４のゲート端子とドレイン端子との間に接続される。ダイオードスイッチ１１７ａおよび１１７ｂは制御信号ＣＦＢＢの電位がＬｏｗのときオンになる。

比較部３の動作については図７に示した比較部と同様であるため詳細は省略するが、入力電圧範囲が異なる点について説明する。オフセットキャンセル時に制御信号ＣＦＢＢの電位がＬｏｗになり差動入力トランジスタ１１３、１１４がダイオード接続の構成になる。この時トランジスタ１１３のゲート端子の電位はＶＤＤ−Ｖｇｓｐとなり、トランジスタ１１４のゲート端子の電位はオフセット電圧Ｖｏｆｓが加算されたＶＤＤ−Ｖｇｓｐ＋Ｖｏｆｓとなる。なお、Ｖｇｓｐはカレントミラー回路を構成するＰチャネル型トランジスタのゲート・ソース間電圧である。Ｖｏｆｓを小さく無視できるものとすると、この構成では入力電圧の上限がＶＤＤ−Ｖｇｓｐとなる。よってＶｃｌｍｐをＶＤＤ−Ｖｇｓｐより大きく設定することにより、入力電圧範囲の拡大が実現される。

なお、当該第３の実施形態では比較部３の動作を第１の実施形態の比較部と同様であるとして説明したが、第２の実施形態として説明した比較部３を適用することもできる。この場合、固定電位供給線７２から供給する電位ＶｃｌをＶｇｓまたはＶＤＤ−Ｖｇｓｐより大きく設定すれば同様の効果を奏するように構成可能である。

第３の実施形態では列アンプ３８を省略しているので、列アンプ３８で生じるノイズが画素信号に重畳されることを避けることができる。また、素子数が削減されるため、良品率が向上し、撮像素子の面積が削減される。したがって、経済性および小型化の面でも有利となる。

なお、第３の実施形態では読み出し回路出力線１３を直接比較部３に入力しているが、本発明はそれに限定されない。例えば読み出し回路出力線１３と比較部３の間に非反転アンプを配置してもよい。そうすることで、必要に応じて出力信号電位の増幅が可能であり、精度を向上することができる。

（その他の実施形態）
第１乃至第３の実施形態で述べた撮像素子１００等は上述の形態に限定されず種々の変形が可能である。その一例を述べる。

図３に示した構成において、画素信号出力線が列アンプ３８をバイパスする、比較部３に接続されるような経路を設け、画素信号が列アンプ３８を介して比較部３に与えられるか、直接比較部３に与えられるかを切り替えられるようにしても良い。切り替えを行うバイパス経路は例えばダイオードスイッチを用いたバイパス回路を並列に追加して、制御信号によって、ダイオードスイッチをオンまたはオフすることにより実現可能である。これにより、入射光量が多い場合は、列アンプ３８を介さずに画素信号を直接比較部３に与えることで、列アンプ３８で生じるノイズが画素信号に重畳されることを避けることができる。また、入射光量が少ない場合には、列アンプ３８で画素信号を増幅した上で比較部３に与えることができる。

なお、図３の例では列アンプ３８の増幅率が負であるため、列アンプ３８を介して信号を出力する回路から列アンプ３８をバイパスする回路に切り替えたとき、画素信号およびリセット信号の正負が反転する。そのため、第３の実施形態の説明と同様の方法により、バイパス回路に切り替えるとともにランプ信号も上下反転させるように構成する必要がある。

また、列アンプ３８をバイパスする回路に切り替えたとき、ランプ信号を上下反転させるだけでなく、開始電圧等のランプ信号の電位値も変更されるように構成することが好ましい。リセット信号は小振幅であるため、電源電圧又はグランド電圧に近い電圧となる。もしランプ信号の開始電圧が同一であったとすると、バイパスする場合としない場合のいずれか一方のモードではランプ信号の開始電圧とリセット信号の出力電圧との差がきわめて大きくなる。これにより、リセット信号のＡ／Ｄ変換時に両信号の電位が一致するまでにかかる時間が長くなり、回路の動作速度が遅くなることが想定される。したがって、列アンプ３８をバイパスするかどうかを切り替えたとき、ランプ信号の開始電圧も変更されるように構成することが好ましい。

バイパスする場合としない場合とで画素信号およびリセット信号の正負が反転しないように、列アンプ３８として電圧増幅率が正である非反転増幅器を用いてもよい。

前述の切り替えはＩＳＯ感度等に基づいて行われるよう構成することができる。例えば、撮像システム８００において、ＩＳＯ感度が低い場合には列アンプ３８をバイパスし、ＩＳＯ感度が高い場合には列アンプ３８で信号を増幅するというように、バイパスの有無の切り替えるよう構成してもよい。

当該構成はスイッチ等による切り替えに限定されず、所定の増幅率を得ることが可能な種々の構成により実現することができる。例えば、増幅率を可変とした列アンプ３８を用いて、増幅率を変更するように制御しても同様の効果を得ることができる。

第１乃至第３の実施形態において、ランプ信号を入力するランプ配線１１を入力容量２５を介して比較器２１に接続していたが本発明はそれに限定されない。例えばランプ配線１１と入力容量２５との間にソースフォロワ回路等で構成されるバッファを配置してもよい。

第１乃至第３の実施形態において、比較器の出力に例えばソース接地回路を構成するトランジスタ等を用いた増幅回路によるゲイン段を配置して複数段構成としてもよい。

１ 画素部
１ａ 画素
２ 読み出し回路
３ 比較部
４ 記憶部
６ 参照信号生成部
１１ ランプ配線
１３ 読み出し回路出力線
２１ 比較器
２２ ＦＢスイッチ
２３ ＴＨスイッチ
２４ 第一の入力容量
２５ 第二の入力容量
３１ 画素信号出力線
３８ 列アンプ
１００ 撮像素子

Claims (9)

1. 反転入力端子、非反転入力端子および出力端子を有する比較器と、
   前記反転入力端子と前記出力端子との間に接続された第一のスイッチと、
   前記反転入力端子と一端が接続された第１の容量と、
   前記第１の容量の他端による第１の信号入力端子と、
   前記非反転入力端子に固定電圧または比較信号のいずれか一方を選択的に入力する第２の信号入力端子と
   を備えることを特徴とする比較回路。
2. 前記第１のスイッチが導通状態にされるとともに、前記第２の信号入力端子に前記固定電圧が入力されることで比較器の出力電圧が前記第１の容量に保持される第１の状態と、
   前記第１のスイッチが非導通状態にされるとともに、前記第２の信号入力端子に前記比較信号が入力される第２の状態と
   による回路動作を行うことを特徴とする請求項１に記載の比較回路。
3. 前記固定電圧および前記比較信号は前記第２の信号入力端子に接続された同一の配線より供給されることを特徴とする請求項１または２に記載の比較回路。
4. 前記第２の信号入力端子と前記比較器の前記非反転入力端子の間に並列接続した第２のスイッチおよび第２の容量をさらに備えることを特徴とする請求項１乃至３のいずれか１項に記載の比較回路。
5. 前記第１の動作において、さらに前記第２のスイッチが導通状態にされることで固定電圧が第２の容量に保持され、
   前記第２の動作において、さらに前記第２のスイッチが非導通状態にされ、前記第２の信号入力端子に入力される前記比較信号が前記第２の容量を介して前記非反転入力端子に入力される
   ことを特徴とする請求項４に記載の比較回路。
6. 前記比較信号は時間経過に対し電圧が単調に上昇または下降するランプ信号であることを特徴とする請求項１乃至５のいずれか１項に記載の比較回路。
7. 行列状に配置され、各列から画素信号またはリセット信号を出力する複数の画素と、
   前記画素信号または前記リセット信号を前記画素の各列から入力し、所定の処理を行ってから出力する読み出し回路と、
   固定電圧または比較信号を参照信号として出力する参照信号生成部と、
   前記画素信号または前記リセット信号を第１の信号入力端子に入力し、前記参照信号を第２の信号入力端子に入力する請求項１乃至６のいずれか１項に記載の比較回路と
   を備えることを特徴とする撮像素子。
8. 前記読み出し回路は増幅器を備え、前記読み出し回路における所定の処理は、前記画素信号または前記リセット信号の電圧を前記増幅器によって増幅するか、または増幅しないかを選択的に行うものであることを特徴とする請求項７に記載の撮像素子。
9. 前記第１のスイッチを導通状態にさせることと、
   比較器の出力電圧が前記第１の容量に保持するために、前記第２の信号入力端子に前記固定電圧を入力させることと
   を備える第１の制御と、
   前記第１のスイッチを非導通状態にさせることと、
   前記第２の信号入力端子に前記比較信号が入力させることと
   を備える第２の制御と
   を行うことを特徴とする請求項１乃至６のいずれか１項に記載の比較回路の制御方法。

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