JP2014225668A - 半導体パッケージ - Google Patents

Abstract

【課題】半導体チップ上の再配線ルーティングが単純化され、さらに信頼度が高く、かつすぐれた性能を有する半導体パッケージを提供する。
【解決手段】本発明による半導体パッケージは、複数の接続端子が配置された基板と、前記基板上に配置され、活性面が互いに対向するように配置された１対の半導体チップと、を有する半導体パッケージであって、前記１対の半導体チップは、前記基板に近い側に配置される第１半導体チップ、及び前記基板から遠い側に配置される第２半導体チップを含み、前記基板上に配置された複数の接続端子は、前記第１半導体チップを介して、前記第２半導体チップ上に配置された複数の端子、及び前記第２半導体チップの１以上の半導体素子と直接電気的に接続される。
【選択図】図２

Description

本発明は、半導体パッケージに関し、より詳しくは、半導体チップ上の再配線ルーティングが単純化され、さらに信頼度が高く、かつすぐれた性能を提供する半導体パッケージに関する。

半導体技術の発展は、高速化、高容量化と同時に、小型化を要求している。高容量化を達成するために２個以上の半導体チップを積層する方法が広く利用されているが、それによる再配線ルーティングが、だんだんと複雑化している。一方、小型化の傾向により、再配線ルーティングの線幅もだんだんと狭小になっており、さらに単純な再配線ルーティングが可能な方策が要求されている。

本発明は上記従来の半導体パッケージにおける問題点に鑑みてなされたものであって、本発明の目的は、半導体チップ上の再配線ルーティングが単純化され、さらに信頼度が高く、かつすぐれた性能を有する半導体パッケージを提供するところにある。

上記目的を達成するためになされた本発明による半導体パッケージは、複数の接続端子が配置された基板と、前記基板上に配置され、活性面が互いに対向するように配置された１対の半導体チップと、を有する半導体パッケージであって、前記１対の半導体チップは、前記基板に近い側に配置される第１半導体チップ、及び前記基板から遠い側に配置される第２半導体チップを含み、前記基板上に配置された複数の接続端子は、前記第１半導体チップを介して、前記第２半導体チップ上に配置された複数の端子、及び前記第２半導体チップの１以上の半導体素子と直接電気的に接続されることを特徴とする。

前記基板上に配置された接続端子は、前記第１半導体チップ上に形成された半導体素子と直接電気的に接続されないことが好ましい。
前記基板上に配置された接続端子は、前記第２半導体チップ上に配置された端子と直接電気的に接続されるために、前記基板上に配置された接続端子が、前記第１半導体チップ上の第１ルーティング再配線を介して、前記第２半導体チップ上に配置された端子と電気的に接続されることが好ましい。
前記第１ルーティング再配線は、前記基板上の対応する接続端子と接続される、前記第１半導体チップの複数の第１ルーティング端子と、前記第２半導体チップの対応するルーティング端子と接続される、前記第１半導体チップの複数の第２ルーティング端子と、を接続することが好ましい。

前記第１半導体チップと前記第２半導体チップは、それぞれ自体の中心線に隣接して配置された２列の入出力パッドを含み、前記２列の入出力パッドのうち、前記第１半導体チップ上に配置された第１入出力パッドセット、及び前記２列の入出力パッドのうち、前記第２半導体チップ上に配置された第２入出力パッドセットは、対応する入出力パッドの位置及び機能が同一であることが好ましい。
前記第１ルーティング再配線は、前記中心線を横切って延長されないことが好ましい。 前記第２半導体チップは、複数の前記第２ルーティング端子にそれぞれ対応する複数の第３ルーティング端子と、複数の前記第３ルーティング端子を、それぞれ前記第２入出力パッドセットの対応する入出力パッドと電気的に接続させる第２ルーティング再配線と、をさらに含むことが好ましい。

前記第１半導体チップと、前記第２半導体チップとの活性面を対向させたとき、複数の前記第２ルーティング端子と、複数の前記第３ルーティング端子は、相互オーバーラップされることが好ましい。
前記第２ルーティング再配線は、前記中心線を横切って延長されないことが好ましい。 前記第１半導体チップは、外部回路との入出力をバッファリングする第１入出力バッファ回路をさらに含み、前記第２半導体チップは、外部回路との入出力をバッファリングする第２入出力バッファ回路をさらに含み、前記第２入出力バッファ回路は、前記基板と動作可能になるように接続され、前記第１入出力バッファ回路は、ディセーブル（ｄｉｓａｂｌｅ）されることが好ましい。

前記第１半導体チップは、前記第２入出力バッファ回路を介して入出力を行うように構成されることが好ましい。
前記第１半導体チップは、自体の内部回路と電気的に接続された第４ルーティング端子をさらに含み、前記第２半導体チップは、自体の内部回路と電気的に接続された第５ルーティング端子をさらに含み、前記第４ルーティング端子と、前記第５ルーティング端子とが電気的に直接接続され、前記第１半導体チップは、前記第２入出力バッファ回路を介して入出力するために、前記第４ルーティング端子及び前記第５ルーティング端子を介して、前記第２半導体チップの第２入出力バッファと電気的に接続されることが好ましい。

前記第１半導体チップは、前記第２入出力バッファ回路を介して入出力を行うために、前記第２入出力バッファ回路に比べ、バッファリング容量が小さい補助バッファ回路をさらに含むことが好ましい。
前記第２入出力パッドセットの入出力パッドは、それぞれに対応する前記第２入出力バッファ回路に電気的に直接接続され、他の入出力バッファ回路には接続されないことが好ましい。
前記第２半導体チップの１以上の半導体素子は、基板貫通ビアを使用せずに、前記基板上に配置された複数の接続端子に電気的に接続されることが好ましい。

上記目的を達成するためになされた本発明による半導体パッケージは、基板と、前記基板上に配置され、活性面が互いに対向するように配置された１対の半導体チップと、を有する半導体パッケージであって、前記１対の半導体チップは、前記基板に近い側に配置されるスレーブチップ、及び前記基板から遠い側に配置されるマスターチップを含み、前記マスターチップは、複数の入出力パッドが、前記マスターチップの中心線に隣接して２列に対称配列されるセンターパッドタイプの半導体チップであり、前記マスターチップの入出力パッドと前記基板との間で信号を送受信するための配線が、前記中心線を横切らないことを特徴とする。

前記スレーブチップは、前記スレーブチップの中心線に隣接して２列に対称配列された複数の第１入出力パッドを含み、前記マスターチップの入出力パッドは、第２入出力パッドであり、前記第１入出力パッドと、前記第２入出力パッドとの位置と機能とが互いに同一であることが好ましい。
前記第２入出力パッドは、前記基板上に配置された接続端子と直接電気的に接続されることが好ましい。
前記第２入出力パッドは、前記スレーブチップ上に形成された第１ルーティング再配線を介して、前記基板上の接続端子と電気的に接続されることが好ましい。

前記第１ルーティング再配線は、前記基板上の対応する接続端子と接続されるための複数の第１ルーティング端子を、前記マスターチップの対応する端子と接続されるための複数の第２ルーティング端子に接続することが好ましい。
前記マスターチップは、複数の前記第２ルーティング端子にそれぞれ対応する複数の第３ルーティング端子と、複数の前記第３ルーティング端子を、それぞれ前記第２入出力パッドの対応する入出力パッドと電気的に接続させる第２ルーティング再配線と、を含むことが好ましい。

前記マスターチップと前記スレーブチップとの大きさが実質的に同一であることが好ましい。
前記複数の第１ルーティング端子は、前記基板上の対応する接続端子とボンディングワイヤで電気的に直接接続されることが好ましい。

前記マスターチップは、外部回路との入出力をバッファリングするバッファ回路をさらに含み、前記スレーブチップは、前記マスターチップのバッファ回路を介して入出力を行うように構成されることが好ましい。
前記２列に対称配列される入出力パッドの各列は、少なくとも４つの入出力パッドを含むことが好ましい。

本発明に係る半導体パッケージによれば、半導体チップ上の再配線ルーティングが単純化され、さらに信頼度が高く、かつすぐれた性能を有する半導体パッケージを実現することが可能である。

本発明の一実施形態による半導体パッケージを概略的に示す斜視図である。 本発明の一実施形態による半導体パッケージのｙ方向の断面を概念的に示す側断面図である。 第１半導体チップと第２半導体チップとの関係をさらに明確に説明するための回路図である。 本発明の一実施形態による第１半導体チップと基板とを示す平面図である。 本発明の一実施形態による第１半導体チップと基板とを示す斜視図である。 本発明の一実施形態による第２半導体チップを示す平面図である。 本発明の一実施形態による第２半導体チップを示す斜視図である。 第１半導体チップと第２半導体チップとの結合関係を示す分解斜視図である。 さらなる補助バッファ回路を有する半導体パッケージを示す回路図である。 さらなる補助バッファ回路を有する半導体パッケージを示す回路図である。 本発明の他の実施形態による半導体パッケージのｙ方向の断面を概念的に示す側断面図である。 本発明の他の実施形態による第１半導体チップと基板とを示す平面図である。 本発明の他の実施形態による第１半導体チップと基板とを示す斜視図である。 本発明の他の実施形態による第２半導体チップを示す平面図である。 本発明の他の実施形態による第２半導体チップを示す斜視図である。 本発明のさらに他の実施形態による半導体パッケージを示す側断面図である。 本発明の一実施形態による半導体パッケージを含むメモリ・モジュールの平面図である。 本発明の一実施形態による半導体パッケージを含むメモリカードの概路図である。 本発明の一実施形態による半導体パッケージを含むメモリ装置の一例を示すブロック図である。 本発明の一実施形態による半導体パッケージを含む電子システムの一例を示すブロック図である。 本発明の一実施形態による半導体パッケージの例示的な製造方法を説明するためのフローチャートである。 活性面が上部に向かうように実装された半導体チップと基板とが直接電気的に接続される場合の問題点について説明するための斜視図である。

次に本発明に係る半導体パッケージを実施するための形態の具体例を図面を参照しながら説明する。

しかし、本発明の実施形態は、多種の異なる形態に変形され、本発明の範囲が、以下で述べる実施形態によって限定されるものではないと解釈されるべきものである。本発明の実施形態は、当業者に、本発明についてより完全に説明するために提供するものであると解釈されることが望ましい。同一の符号は、始終同一の要素を意味する。さらに、図面での多様な要素と領域は、概略的に示している。従って、本発明は、添付した図面に示した相対的な大きさや間隔によって制限されるものではない
第１、第２のような用語は、多様な構成要素について説明するのに使用するものであるが、前記構成要素は、前記用語によって限定されるものではない。前記用語は、１つの構成要素を他の構成要素から区別する目的のみに使用される。例えば、本発明の権利範囲を外れずに、第１構成要素は、第２構成要素と命名し、反対に、第２構成要素は、第１構成要素と命名することもある。

本出願で使用した用語は、ただ、特定の実施形態について説明するために使用したものであり、本発明を限定する意図ではない。単数の表現は、文脈上明白に取り立てて意味しない限り、複数の表現を含む。本出願において、「含む」または「有する」というような表現は、明細書に記載した特徴、個数、段階、動作、構成要素、部分品またはそれらを組み合わせたものが存在するということを指定するものであり、一つまたはそれ以上の他の特徴、個数、動作、構成要素、部分品またはそれらを組み合わせたものなどの存在または付加の可能性をあらかじめ排除するものではないと理解されなければならない。
取り立てて定義されない限り、ここで使用される全ての用語は、技術用語と科学用語とを含み、本発明が属する技術分野で当業者であるならば、共通して理解しているところと同一の意味を有する。また、一般的に使用される、前もって定義されたような用語は、関連技術との兼ね合いで、それらが意味するところと一貫する意味を有するものであると解釈され、そこで明示的に定義しない限り、過度に形式的な意味に解釈されることがあってはならないと理解されるものである。

図１は、本発明の一実施形態による半導体パッケージ１０を概略的に示す斜視図である。
図１を参照すると、基板３００上に、第１半導体チップ１００と、第２半導体チップ２００とが順次積層される。例えば、第１半導体チップ１００は、基板３００と、第２半導体チップ２００との間にある。以下では、基板３００は、特にパッケージ基板３００とも呼ぶ。このとき、第１半導体チップ１００と、第２半導体チップ２００は、活性面が互いに対向するように配置される。
例えば、前記第１半導体チップ１００は、第１半導体チップ１００の背面（例えば、回路が形成されていない側の面）が、パッケージ基板３００を向き、活性面（例えば、回路が形成された側の面）がその反対側を向くように、パッケージ基板３００上に配置される。第２半導体チップ２００は、第２半導体チップ２００の活性面が、第１半導体チップ１００の活性面を向くように、第１半導体チップ１００上に配置される。また、第１半導体チップ１００と、第２半導体チップ２００は、封止材４００によって封止される。

まず、基板３００は、パッケージ基板であり、特に、絶縁基板に、導電体で回路が形成されている基板である。例えば、印刷回路基板（ＰＣＢ：ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）であるが、硬質印刷回路基板でもよく、可撓性印刷回路基板（ＦＰＣＢ：ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）でもよく、またはテープ基板でもよい。しかし、それらの例に限定されるものではない。
第１半導体チップ１００と、第２半導体チップ２００は、それぞれメモリチップである。メモリチップは、多様な形態のメモリ回路、例えば、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＮＡＮＤメモリまたはＮＯＲメモリのようなフラッシュメモリ、相変化メモリ（ＰＲＡＭ：ｐｈａｓｅ ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、抵抗メモリ（ＲＲＡＭ（登録商標）：ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、強誘電体メモリ（ＦｅＲＡＭ（登録商標）：ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）、磁気抵抗メモリ（ＭＲＡＭ：ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などであるが、それらに限定されるものではない。

しかし、第１半導体チップ１００と、第２半導体チップ２００との少なくとも一つは、メモリチップに限定されず、ロジックチップ（ｌｏｇｉｃ ｃｈｉｐ）でもよい。場合によっては、第１半導体チップ１００と、第２半導体チップ２００との少なくとも一つは、アプリケーション・プロセッサ（ＡＰ：ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ）でもよい。
第１半導体チップ１００と、第２半導体チップ２００は、互いに同一の半導体チップでもよく、互いに異なる半導体チップでもよい。後述するが、第１半導体チップ１００と、第２半導体チップ２００との活性面上には、各半導体チップを、外部の湿気、熱、衝撃などから保護するためのパッシベーション層が形成されている。パッシベーション層の内部及び／または上部には、再配線（Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ）のための導電ラインが形成される。

封止材４００は、レジンのような高分子物質から形成される。例えば、封止材４００は、エポキシモールディング・コンパウンド（ＥＭＣ：ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）であるが、それに限定されるものではない。一実施形態において、封止材４００は、第１半導体チップ１００と、第２半導体チップ２００との側面及び／または上部面を封止する。また、封止材４００は、互いに対向する第１半導体チップ１００と、第２半導体チップ２００との間の空間を充填する。

図２は、本発明の一実施形態による半導体パッケージ１０のｙ方向の断面を概念的に示す側断面図である。
図２を参照すると、第１半導体チップ１００と、第２半導体チップ２００は、それぞれ自体の中心線Ｃに隣接して、２列の入出力パッドを含む。第１半導体チップ１００に具備された入出力パッドを、第１入出力パッド１１０といい、第２半導体チップ２００に具備された入出力パッドを、第２入出力パッド２１０という。
ここでは、入出力パッドが２列に具備される例を挙げたが、当業者は、本発明がそれに限定されるものではなく、２列以外の他の配列で、入出力パッドが具備されるということも理解するであろう。

一実施形態において、第２入出力パッド２１０は、再配線、端子、パッド及び／またはバンプのような導電性部品を介して、基板３００上に具備された接続端子３１０に直接電気的に接続される。ここで、第２入出力パッド２１０が、接続端子３１０と「直接電気的に接続される」ということは、第２入出力パッド２１０と、接続端子３１０との間に、能動素子や受動素子が介在されず、ただ導電性の配線、端子、パッド及び／またはバンプのような導電性部品のみを介在して電気的に接続されるということを意味する。
従って、ある実施形態において、直接電気的に接続された２部品は（誘電体、空気または絶縁物質のような）電気的不導体物質の介在なしに、電気伝導性の物質（例えば、導電体）の連続的なセットを介して物理的に接続される。

図２から分かるように、第１及び第２入出力パッド（１１０、２１０）は、矢印で表示した経路に沿って、基板３００上の対応する接続端子３１０に、直接電気的に接続される。このとき、接続端子３１０は、第１半導体チップ１００内の半導体素子とは、直接電気的に接続はされない。
尚、第２半導体チップ２００の１以上の半導体素子は、基板貫通ビアを使用せずに配置された基板上の接続端子３１０と直接電気的に接続される構造としてもよい。
特に、接続端子３１０と直接電気的に接続される第２入出力パッド２１０を含む第２半導体チップ２００は、マスターチップ（ｍａｓｔｅｒ ｃｈｉｐ）の役割を行うことができる。また、接続端子３１０と直接電気的に接続される半導体素子を有さない第１半導体チップ１００は、スレーブチップ（ｓｌａｖｅ ｃｈｉｐ）の役割を行う。

図３は、本発明の一実施形態による、第１半導体チップ１００と、第２半導体チップ２００との関係を、さらに明確に説明するための回路図である。
図３を参照すると、第１半導体チップ１００と、第２半導体チップ２００は、それぞれ第１入出力パッド１１０と、第２入出力パッド２１０とを具備し、それらは、それぞれ第１入出力バッファ回路１５０及び第２入出力バッファ回路２５０に接続される。
また、第１入出力バッファ回路１５０及び第２入出力バッファ回路２５０は、それぞれ第１半導体チップ１００の内部回路１０５、及び第２半導体チップ２００の内部回路２０５と接続される。例えば、第１入出力バッファ回路１５０及び前記第２入出力バッファ回路２５０と、内部回路（１０５、２０５）は、抵抗、キャパシタ及びトランジスタのような、半導体素子及び回路要素を含んでもよい。

第１半導体チップ１００の内部回路１０５と、第１入出力パッド１１０との間に、端子１６０が具備され、第２半導体チップ２００の内部回路２０５と、第２入出力パッド２１０との間に、端子２６０が具備され、端子１６０と端子２６０は、互いに直接電気的に接続される。
第２入出力パッド２１０が、基板３００の接続端子３１０から、信号ＤＱ０を受けると、チップ選択信号ＣＳによって、第１半導体チップ１００の内部回路１０５、または第２半導体チップ２００の内部回路２０５に、それを伝達することができる。

もしチップ選択信号ＣＳが、第２半導体チップ２００を選択する場合、第２半導体チップ２００は、第２入出力パッド２１０−第２入出力バッファ回路２５０−端子２６０−内部回路２０５の経路に沿って、基板３００と、信号及び／またはデータをやり取りすることができる。

もしチップ選択信号ＣＳが、第１半導体チップ１００を選択する場合、第１半導体チップ１００は、第２入出力パッド２１０−第２入出力バッファ回路２５０−端子２６０−端子１６０−内部回路１０５の経路に沿って、基板３００と、信号及び／またはデータをやり取りすることができる。従って、その場合、第１入出力パッド１１０及び第１入出力バッファ回路１５０は、ディセーブル（ｄｉｓａｂｌｅ）になった状態である。
以上で説明したように、第１半導体チップ１００は、第２半導体チップ２００を経由して、基板３００と、信号及び／またはデータをやり取りすることができる。

図４及び図５は、それぞれ本発明の一実施形態による第１半導体チップ１００と基板３００とを示す平面図及び斜視図である。
図４及び図５を参照すると、基板３００上に、第１半導体チップ１００が配置される。第１半導体チップ１００の活性面上には、第１半導体チップ１００の中心線Ｃに隣接して、２列に対称配列された入出力パッドである第１入出力パッドセット１１０ａが提供される。第１入出力パッドセット１１０ａは、複数の入出力パッドを含んでもよい。図４及び図５には、４個のパッドを示すが、各列にさらなるパッドを含んでもよい。

また、第１半導体チップ１００の中心線Ｃと平行な両方エッジに沿って、第１ルーティング再配線１２０が具備される。第１ルーティング再配線１２０は、第１ルーティング端子１３０及び第２ルーティング端子１４０に接続される。単一の導電性部品を形成するために結合されたり、あるいは互いに直接接続される１以上の導電性部品は、導電性連結体（ｃｏｎｄｕｃｔｉｖｅ ｉｎｔｅｒｃｏｎｎｅｃｔｓ）と呼ばれる。従って、第１ルーティング端子１３０、第１ルーティング再配線１２０及び第２ルーティング端子１４０は、ここで、導電性連結体と呼ぶ。

第１ルーティング端子１３０は、それぞれ基板３００上の対応する接続端子３１０と直接電気的に接続される。例えば、第１ルーティング端子１３０は、ボンディングワイヤを介して、接続端子３１０と電気的に接続される。
一実施形態において、第１ルーティング端子１３０は、第１半導体チップ表面の導電性パッドである。一実施形態において、前記パッドは、第１半導体チップの内部回路に接続されるものではない。しかし、本発明がそれに限定されるものではない。

第２ルーティング端子１４０は、第１ルーティング再配線１２０をそれぞれ第２半導体チップ２００の対応する端子と接続するように提供される。
図５では、第２ルーティング端子１４０がバンプであるように図示したが、それに限定されるものではない。例えば、特定の実施形態において、類似の方式に例示されたそれら、及び他のルーティング端子は、他のルーティング端子と、一対一方式で電気的に及び物理的に接続される導電性材料を含んでもよい。例えば、第２ルーティング端子１４０は、加熱され、他のソルダ物質または導電性パッドや端子に物理的にボンディングされるように、ソルダ物質を含んでもよい。２つの端子は、１つの導電性連結体を形成することができる。

図４及び図５から分かるように、第１ルーティング再配線１２０は、第１半導体チップ１００の中心線Ｃを横切らないように延長され、第１ルーティング端子１３０と第２ルーティング端子１４０とを互いに接続する。
また、図４及び図５では、基板３００と第１半導体チップ１００とが接続される端子が８対である場合を示したが、当業者は、端子の対が、それよりさらに多くもあり少なくもある可能性があるということを理解するであろう。
また、図４及び図５では、第１ルーティング再配線１２０の延長される部分が、上部表面外部に露出するように表現したが、第１ルーティング再配線１２０の延長される部分が、第１半導体チップ１００のパッシベーション層によって被覆されてもよい。

図６及び図７は、それぞれ本発明の一実施形態による第２半導体チップ２００を示す平面図及び斜視図である。
図６及び図７を参照すると、第２半導体チップ２００の活性面上には、第２半導体チップ２００の中心線Ｃに隣接して２列に対称配列された入出力パッドである第２入出力パッドセット２１０ａが提供される。
第２入出力パッドセット２１０ａそれぞれに対して、第２ルーティング再配線２２０が提供される。このとき、第２ルーティング再配線２２０は、第２半導体チップ２００の中心線Ｃを横切らないように延長される。
また、図６及び図７では、第２ルーティング再配線２２０の延長される部分が、上部表面外部に露出するように表現したが、第２ルーティング再配線２２０の延長される部分が、第２半導体チップ２００のパッシベーション層によって被覆されてもよい。

第２入出力パッドセット２１０ａから延長された第２ルーティング再配線２２０の他方末端には、第３ルーティング端子２３０が設けられる。第３ルーティング端子２３０は、第１半導体チップ１００上に設けられた対応する第２ルーティング端子１４０と物理的及び／または電気的に接続される。
従って、第２ルーティング端子１４０及び第３ルーティング端子２３０の位置は、この点を考慮し、第１半導体チップ１００と、第２半導体チップ２００との活性面が互いに対向するように重ねたとき、同一位置でオーバーラップするように構成される。

図４、図５、図６及び図７を共に参照すると、基板３００の接続端子３１０から、第２半導体チップ２００の第２入出力パッドセット２１０ａまでの入出力経路は、第２半導体チップ２００の中心線Ｃを横切らないように構成される。
第１半導体チップ１００は、自体の内部回路１０５と電気的に接続された複数の第４ルーティング端子１６０ａを含んでもよい。また、第２半導体チップ２００は、自体の内部回路２０５と電気的に接続された複数の第５ルーティング端子２６０ａを含んでもよい。
複数の第４ルーティング端子１６０ａと、それに対応する複数の第５ルーティング端子２６０ａは、第１半導体チップ１００と、第２半導体チップ２００との活性面が互いに対向するように重ねたとき、互いにオーバーラップするように構成される。

その場合、複数の第４ルーティング端子１６０ａと、それに対応する複数の第５ルーティング端子２６０ａは、電気的に直接接続される。さらに、複数の第４ルーティング端子１６０ａと、それに対応する複数の第５ルーティング端子２６０ａは、物理的に直接接触する。一実施形態において、第４ルーティング端子１６０ａのそれぞれは、対応する第５ルーティング端子２６０ａと、少なくとも端子の一部が物理的に共有するようにボンディングされる。

図８は、第１半導体チップ１００と、第２半導体チップ２００との結合関係を示す分解斜視図である。
図８の各個別構成要素については、図４、図５、図６及び図７を参照して説明したので、ここでは反復説明を避ける。
図８を参照すると、第１及び第２半導体チップ（１００、２００）の中心線Ｃと平行な軸を中心に、第２半導体チップ２００を裏返して、第１半導体チップ１００上に重なるように構成される。このとき、第１半導体チップ１００の第２ルーティング端子１４０と、第２半導体チップ２００の第３ルーティング端子２３０が互いに重なるように構成される。また、第１半導体チップ１００の第４ルーティング端子１６０ａと第２半導体チップ２００の第５ルーティング端子２６０ａが互いに重なるように構成される。

また、一実施形態において、第１半導体チップ１００は、第２半導体チップ２００と同一サイズを有する。例えば、第１半導体チップ１００と、第２半導体チップ２００は、上部表面または下部表面の表面積が同一である。第１半導体チップ１００と、第２半導体チップ２００は、異なるルーティング端子が、前述のように接続されたとき、整列される外側エッジ（ｅｄｇｅ）を有する。
そのとき、第１半導体チップ１００の第１入出力パッドセット１１０ａは、第２半導体チップ２００の第２入出力パッドセット２１０ａと、同数でもって同一位置に配置される。
さらに、第１半導体チップ１００の第１入出力パッドセット１１０ａと、第２半導体チップ２００の第２入出力パッドセット２１０ａは、同一の機能を有することができる。ただし、第１半導体チップ１００の第１入出力パッドセット１１０ａと、第２半導体チップ２００の第２入出力パッドセット２１０ａとが同一の機能を有することができるとしても、いずれか一方がディセーブルになっており、実際の使用時には作動しないこともある。

第２半導体チップ２００を、第１半導体チップ１００上に重ねたとき、第２半導体チップ２００が、マスターチップ（ｍａｓｔｅｒ ｃｈｉｐ）として作用する場合、論理的な観点において、基板３００は、第２半導体チップ２００を経由して、スレーブチップである第１半導体チップ１００と通信することができる。
例えば、基板３００は、第２半導体チップ２００の能動回路部品と直接電気的に通信することができ、第１半導体チップ１００の能動回路部品とは、電気的に間接的に通信する。
しかし、物理的な観点から見れば、基板３００が送受信する信号／データが、第１半導体チップ１００に伝送された後、第２半導体チップ２００に伝達されるが、第１半導体チップ１００の内部回路１０５には、直接伝達されず、第２半導体チップ２００にだけ直接電気的に伝達される。

さらに具体的には、基板３００の接続端子３１０を介して、第１ルーティング端子１３０に伝達された信号／データは、第１半導体チップ１００の第１ルーティング再配線１２０と、第２ルーティング端子１４０とを経て、第２半導体チップ２００の第３ルーティング端子２３０に伝達される。
次に、信号／データは、第２ルーティング再配線２２０を介して、第２入出力パッド２１０に伝達されることにより、第２半導体チップ２００に伝達される。第２半導体チップ２００から基板３００に伝達される信号／データは、その逆順に伝送される。

基板３００上に具備された複数の接続端子３１０は、ＪＥＤＥＣ（ｊｏｉｎｔ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ ｅｎｇｉｎｅｅｒｉｎｇ ｃｏｕｎｃｉｌ）を始めとした多くの標準に、その作用と配置とが規定されているので、その任意変更は、製造コスト及び効率において不利である。
基板３００上に具備された複数の接続端子３１０は、基板３００上に、１つの半導体チップがフリップチップ（ｆｌｉｐ−ｃｈｉｐ）形態で実装されることを前提にして、その作用と配置とが規定されている。そのために、図８のように、基板３００と直接電気的に接続されるセンターパッドタイプの半導体チップの活性面が、基板３００側を向くのではなく、基板３００の反対側を向く場合、その半導体チップの入出力パッドと基板とを接続するための再配線が入り組んでしまう。

図２２は、そのように、活性面が上部に向かうように実装されたセンターパッドタイプ半導体チップと基板とが、直接電気的に接続される場合の問題点について説明するための斜視図である。
図２２を参照すると、基板Ｐ３０上に、半導体チップＰ１０が実装される。前述のように、ＪＥＤＥＣを始めとした多くの標準が、基板Ｐ３０上にセンターパッドタイプの半導体チップが、フリップチップ実装されることを前提にして制定され、現在活用されている。そのために、それに対して大規模の設計変更を行うことは、製造効率や製造コストにおいて有利ではない。

半導体チップＰ１０の中心線Ｃを中心に、全体半導体パッケージを２つの部分、すなわち、Ｉ部分とＩＩ部分とに分けることができるが、前記標準によれば、Ｉ部分の入出力パッドＰ１１は、ＩＩ部分の基板Ｐ３０に具備された接続端子Ｐ３１と接続されることが想定されている。また、前記標準によれば、ＩＩ部分の入出力パッドＰ１２は、Ｉ部分の基板Ｐ３０に具備された接続端子Ｐ３１と接続されることが想定されている。
そのために、半導体チップＰ１０がフリップチップで構成される場合には、各入出力パッド（Ｐ１１、Ｐ１２）から引き出されて延長される再配線Ｐ１３が中心線Ｃを横切らずに基板Ｐ３０の接続端子Ｐ３１まで直接電気的に接続することが可能であった。

しかし、半導体チップＰ１０の活性面が、基板Ｐ３０を向かず、図２２のように、その反対方向を向く場合には、各入出力パッド（Ｐ１１、Ｐ１２）は、中心線Ｃを基準として反対側に位置する接続端子Ｐ３１に接続されるために、入出力パッド（Ｐ１１、Ｐ１２）の間で、中心線Ｃを横切りながら延長されてしまう。半導体素子の小型化によって、入出力パッド（Ｐ１１、Ｐ１２）間の間隔も極めて微細化されているために、その間に通過する再配線の数や幅も限界に達している状況で、このような理由により、再配線ルーティングの単純化が要求される。

一方、一実施形態において、図４、図５、図６、図７及び図８を参照して説明したように、基板３００と第１及び第２半導体チップ（１００、２００）とを構成することにより、再配線のルーティングを大きく単純化させることができる。
一方、基板３００において、第２半導体チップ２００に、信号／データが送信されるとき、第１半導体チップ１００を経るが、第１半導体チップ１００の内部回路１０５と、第１入出力バッファ回路１５０は、経ないこともある。さらに、基板３００から第２半導体チップ２００に信号／データが送信されるとき、第１半導体チップ１００を経るが、第１半導体チップ１００のいかなる能動素子及び／または受動素子も経ずに、電気的に直接送信される。

このように、基板３００から第２半導体チップ２００へ、またはその反対に信号／データが伝送されるとき、第２半導体チップ２００の中心線を物理的に横切らずに伝送される。
このような方式で回路を構成する場合、結果的に、第１半導体チップ１００も、第２半導体チップ２００の入出力バッファ回路である第２入出力バッファ回路２５０（図３）を活用するが、それだけでは十分な入出力バッファリングが達成されるものではない。従って、さらなる補助バッファ回路が、少なくとも第１半導体チップ１００にさらに付加される。

図９及び図１０は、前述のような理由により、さらなる補助バッファ回路を有する、特定実施形態による半導体パッケージを示した回路図である。
図９を参照すると、第１半導体チップ１００ａは、端子１６０と内部回路１０５との間に、補助入出力バッファ回路１５５をさらに含む。補助入出力バッファ回路１５５は、第１入出力バッファ回路１５０に比べ、バッファリング容量がさらに小さい。
そのため、チップ選択信号ＣＳが、第１半導体チップ１００ａを選択した場合、第２入出力バッファ回路２５０と、補助入出力バッファ回路１５５とが回路的に直列で接続されても、総括的な（ｏｖｅｒａｌｌ）キャパシタンス増加が大きくなく、高速動作に大きい障害にならない。

もし第１半導体チップと第２半導体チップとが同一のチップであることが要求される場合には、図１０に示されているように回路を構成することができる。
図１０を参照すると、第１半導体チップ１００ｂ及び第２半導体チップ２００ｂは、共に補助入出力バッファ回路（１５５、２５５）を具備するように回路が構成される。さらに具体的には、第１及び第２入出力バッファ回路（１５０、２５０）に、補助入出力バッファ回路（１５５、２５５）と、内部回路（１０５、２０５）とが並列に接続されるように回路が構成される。

図１１は、本発明の他の実施形態による半導体パッケージ２０のｙ方向の断面を概念的に示す側断面図である。
図１１を参照すると、第１半導体チップ１００ｃと、第２半導体チップ２００ｃとの個別構成は、図２を参照して説明したので、ここでは詳細な説明を省略する。
図１１から分かるように、第２入出力パッド２１０は、矢印で表示した経路に沿って、基板３００上の対応する接続端子３１０に直接電気的に接続される。
そのとき、接続端子３１０は、第１半導体チップ１００ｃ内の半導体素子とは、直接電気的に接続されるものではない。
特に、接続端子３１０と直接電気的に接続される第２入出力パッド２１０を含む第２半導体チップ２００ｃは、マスターチップの役割を行うことができる。また、接続端子３１０と直接電気的に接続される半導体素子を有さない第１半導体チップ１００ｃは、スレーブチップの役割を行うことができる。

図１２及び図１３は、それぞれ本発明の他の実施形態による第１半導体チップ１００ｃと基板３００とを示す平面図及び斜視図である。
図１２及び図１３を参照すると、基板３００上に、第１半導体チップ１００ｃが配置される。第１半導体チップ１００ｃの活性面上には、第１半導体チップ１００ｃの中心線Ｃに隣接して２列に対称配列された入出力パッドである第１入出力パッドセット１１０ａが設けられる。
しかし、前述の実施形態とは異なり、第１ルーティング再配線や第２ルーティング端子は具備されず、第１ルーティング端子１３０が具備される。
第１ルーティング端子１３０は、それぞれ基板３００上の対応する接続端子３１０と直接電気的に接続される。例えば、第１ルーティング端子１３０は、ボンディングワイヤを介して、接続端子３１０と電気的に接続される。しかし、本発明がそれに限定されるものではない。

図１４及び図１５は、それぞれ本発明の他の実施形態による第２半導体チップ２００ｃを示す平面図及び斜視図である。
図１４及び図１５を参照すると、第２半導体チップ２００ｃの活性面上には、第２半導体チップ２００ｃの中心線Ｃに隣接して２列に対称配列された入出力パッドである第２入出力パッドセット２１０ａが設けられる。
第２入出力パッドセット２１０ａのそれぞれに対して、第２ルーティング再配線２２０が設けられる。そのとき、第２ルーティング再配線２２０は、第２半導体チップ２００ｃの中心線Ｃを横切らないように延長される。

第２入出力パッドセット２１０ａから延長された第２ルーティング再配線２２０の他方末端には、第３ルーティング端子２３０が設けられる。第３ルーティング端子２３０は、図１２及び図１３の第１半導体チップ１００ｃ上に提供された対応する第１ルーティング端子１３０と、物理的及び／または電気的に接続される。
従って、第１ルーティング端子１３０及び第３ルーティング端子２３０の位置は、この点を考慮し、第１半導体チップ１００ｃと、第２半導体チップ２００ｃとの活性面が互いに対向するように重ねたとき、同一位置でオーバーラップするように構成される。

第１半導体チップ１００ｃは、自体の内部回路１０５と電気的に接続された複数の第４ルーティング端子１６０ａを含んでもよい。また、第２半導体チップ２００ｃは、自体の内部回路２０５と電気的に接続された複数の第５ルーティング端子２６０ａを含んでもよい。
複数の第４ルーティング端子１６０ａと、それに対応する複数の第５ルーティング端子２６０ａは、第１半導体チップ１００ｃと、第２半導体チップ２００ｃとの活性面が互いに対向するように重ねたとき、互いにオーバーラップするように構成される。
その場合、複数の第４ルーティング端子１６０ａと、それに対応する複数の第５ルーティング端子２６０ａは、電気的に直接接続される。

図１２、図１３、図１４及び図１５を共に参照すると、図４、図５、図６及び図７の実施形態とは異なり、基板３００の接続端子３１０を介して、第１ルーティング端子１３０に伝達された信号／データは、第１半導体チップ１００ｃの第１ルーティング再配線と、第２ルーティング端子とを経ずに、すぐに第２半導体チップ２００ｃの第３ルーティング端子２３０に伝達される。
次に、信号／データは、第２ルーティング再配線２２０を介して、第２入出力パッド２１０に伝達されることにより、第２半導体チップ２００ｃに伝達される。第２半導体チップ２００ｃから基板３００に伝達される信号／データは、その逆順に送信される。

図１６は本発明のさらに他の実施形態による半導体パッケージ３０を示す側断面図である。
図１６を参照すると、基板３００上に第１半導体チップセット１０ａ及び第２半導体チップセット１０ｂが垂直積層されている。第１半導体チップセット１０ａ及び第２半導体チップセット１０ｂは、接着層５００を介して互いに結合される。接着層５００は、接着性を有する任意の物質または粘着性テープなどであるが、特別に限定されるものではない。

第１半導体チップセット１０ａは、第１半導体チップ１００及び第２半導体チップ２００を含む。一実施形態において、第１半導体チップ１００及び第２半導体チップ２００の構成は、図２、図４、図５、図６及び図７を参照して説明した構成と同一であるので、ここでは説明を省略する。
また、第２半導体チップセット１０ｂも、第１半導体チップセット１０ａと同一の構成を有することができ、ここでは、具体的な説明を省略する。第１半導体チップセット１０ａの第２半導体チップ２００の背面は、第２半導体チップセット１０ｂの第１半導体チップ１００の背面に付着されて連結される。

基板３００上には、第１半導体チップセット１０ａとボンディングワイヤを介して電気的に接続される第１の接続端子３１２、及び第２半導体チップセット１０ｂとボンディングワイヤを介して電気的に接続される第２の接続端子３１４が具備される。
あるいは、第１半導体チップセット１０ａと、第２半導体チップセット１０ｂは、それぞれボンディングワイヤを介して、基板３００上の共通接続パッドに電気的に接続されることもある。
このように構成する場合、半導体チップのフットプリント（ｆｏｏｔ ｐｒｉｎｔ）を増大させずに、高容量及び高集積度の半導体パッケージを得ることができる。
１以上の前記実施形態による半導体パッケージを利用すれば、半導体チップ上の再配線ルーティングが単純化され、さらに信頼度が高く、かつすぐれた性能を有する半導体パッケージを得ることができる。

図１７は、本発明の一実施形態による半導体パッケージを含むメモリ・モジュール１０００の平面図である。
具体的には、メモリ・モジュール１０００は、印刷回路基板１１００、及び複数の半導体パッケージ１２００を含む。
複数の半導体パッケージ１２００は、本発明の技術的思想に基づく実施形態による半導体パッケージであるか、あるいはそれを含んでもよい。特に、複数の半導体パッケージ１２００は、前述の本発明の技術的思想に基づく実施形態による半導体パッケージのうち選択される少なくとも１つの半導体パッケージを含んでもよい。

本発明の一実施形態によるメモリ・モジュール１０００は、印刷回路基板の一面にのみ複数の半導体パッケージ１２００を搭載したＳＩＭＭ（ｓｉｎｇｌｅ ｉｎ−ｌｉｎｅｄ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）、または複数の半導体パッケージ１２００が両面に配列されたＤＩＭＭ（ｄｕａｌ ｉｎ−ｌｉｎｅｄ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）である。また、本発明の一実施形態によるメモリ・モジュール１０００は、外部からの信号を複数の半導体パッケージ１２００にそれぞれ提供するＡＭＢ（ａｄｖａｎｃｅｄ ｍｅｍｏｒｙ ｂｕｆｆｅｒ）を有するＦＢＤＩＭＭ（ｆｕｌｌｙ ｂｕｆｆｅｒｅｄ ＤＩＭＭ）でもよい。

図１８は、本発明の一実施形態による半導体パッケージを含むメモリカード２０００の概路図である。
具体的には、メモリカード２０００は、コントローラ２１００とメモリ２２００とが電気的な信号を交換するように配置される。例えば、コントローラ２１００で命令を下せば、メモリ２２００は、データを伝送することができる。
メモリ２２００は、本発明の技術的思想に基づく実施形態による半導体パッケージを含んでもよい。特に、メモリ２２００は、前述の本発明の技術的思想に基づく実施形態による半導体パッケージのうち選択される少なくとも１つの半導体パッケージの構造を含んでもよい。

メモリカード２０００は、多種のカード、例えば、メモリスティック（登録商標）カード（ｍｅｍｏｒｙ ｓｔｉｃｋ ｃａｒｄ）、スマートメディア（登録商標）カード（ＳＭ：ｓｍａｒｔ ｍｅｄｉａ ｃａｒｄ）、セキュアデジタルカード（ＳＤ：ｓｅｃｕｒｅ ｄｉｇｉｔａｌ ｃａｒｄ）、ミニセキュアデジタルカード（ｍｉｎｉ−ｓｅｃｕｒｅ ｄｉｇｉｔａｌ ｃａｒｄ）、及びマルチメディアカード（ＭＭＣ：ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）のような多様なメモリカードを構成することができる。

図１９は、本発明の一実施形態による半導体パッケージを含むメモリ装置３２００の一例を示すブロック図である。
図１９を参照すると、本発明の一実施形態によるメモリ装置３２００は、メモリ・モジュール３２１０を含む。メモリ・モジュール３２１０は、前述の実施形態に開示された半導体パッケージのうち少なくとも一つを含んでもよい。また、メモリ・モジュール３２１０は、他の形態の半導体記憶素子（例えば、不揮発性記憶装置及び／またはＳＲＡＭ装置など）をさらに含む。メモリ装置３２００は、ホスト（ｈｏｓｔ）とメモリ・モジュール３２１０とのデータ交換を制御するメモリコントローラ３２２０を含んでもよい。

メモリコントローラ３２２０は、メモリカードの全般的な動作を制御するプロセッシングユニット（ＣＰＵ）３２２２を含む。また、メモリコントローラ３２２０は、プロセッシングユニット３２２２の動作メモリとして使用されるＳＲＡＭ３２２１を含む。さらに、メモリコントローラ３２２０は、ホスト・インターフェース（Ｉ／Ｆ）３２２３、メモリ・インターフェース（Ｉ／Ｆ）３２２５をさらに含む。ホスト・インターフェース３２２３は、メモリ装置３２００とホストとのデータ交換プロトコルを具備する。メモリ・インターフェース３２２５は、メモリコントローラ３２２０とメモリ・モジュール３２１０とを接続させることができる。

さらに、メモリコントローラ３２２０は、エラー訂正ブロック（ＥＣＣ）３２２４をさらに含む。エラー訂正ブロック３２２４は、メモリ・モジュール３２１０から読み取られたデータのエラーを検出及び訂正を行うことができる。
図示していないが、メモリ装置３２００は、ホストとのインタフェーシングのためのコードデータを保存するＲＯＭ装置（ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）をさらに含むこともできる。メモリ装置３２００は、コンピュータシステムのハードディスクを代替することができるソリッドステートドライブ（ＳＳＤ：ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）としても具現される。

図２０は、本発明の一実施形態による半導体パッケージを含む電子システム４１００の一例を示すブロック図である。
図２０を参照すると、本発明の一実施形態による電子システム４１００は、コントローラ４１１０、入出力装置（Ｉ／Ｏ）４１２０、メモリ装置４１３０、インターフェース４１４０及びバス４１５０を含む。コントローラ４１１０、入出力装置４１２０、メモリ装置４１３０及び／またはインターフェース４１４０は、バス４１５０を介して互いに接続される。バス４１５０は、データが移動される通路（ｐａｔｈ）に該当する。

コントローラ４１１０は、マイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、及びそれらと類似した機能を遂行することができる論理素子のうち少なくとも一つを含む。入出力装置４１２０は、キーパッド（ｋｅｙｐａｄ）、キーボード及びディスプレイ装置などを含んでもよい。
メモリ装置４１３０は、データ及び／または命令などを保存することができる。メモリ装置４１３０は、前述の実施形態に開示された半導体パッケージのうち少なくとも一つを含んでもよい。また、メモリ装置４１３０は、他の形態の半導体メモリ素子（例えば、不揮発性メモリ装置及び／またはＳＲＡＭ装置など）をさらに含む。

インターフェース４１４０は、通信ネットワークにデータを伝送したり、あるいは通信ネットワークからデータを受信する機能を遂行することができる。インターフェース４１４０は、有線または無線の形態でもある。例えば、インターフェース４１４０は、アンテナまたは有無線トランシーバなどを含んでもよい。
図示していないが、電子システム４１００は、コントローラ４１１０の動作を向上させるための動作メモリ素子として、高速のＤＲＡＭ素子及び／またはＳＲＡＭ素子などをさらに含んでもよい。

電子システム４１００は、個人携帯用情報端末機（ＰＤＡ：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤ（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、または情報を無線環境で送信及び／または受信することができる全ての電子製品に適用される。

図２１は、本発明の一実施形態による半導体パッケージの製造方法１６００を説明するためのフローチャートである。
段階Ｓ１６１０で、基板、第１半導体チップ及び第２半導体チップを設けて提供する。例えば、図１ないし図８、あるいは他の実施形態で説明した基板３００のような基板を設けて提供する。また図１ないし図８あるいは他の実施形態で説明した第１半導体チップ１００と、第２半導体チップ２００とを設けて提供する。
段階Ｓ１６２０で、第１半導体チップ（例えば、第１半導体チップ１００）を基板（例えば、基板３００）上に実装し、基板の端子を、第１半導体チップの対応する端子に接続するために、ワイヤボンディングを遂行する。

段階Ｓ１６３０で、第２半導体チップを、第１半導体チップと活性面が対向するように、第１半導体チップ上に整列させ配置する。
段階Ｓ１６４０で、第１半導体チップ及び第２半導体チップの対応する端子を、互いに接続する。
段階Ｓ１６１０ないし段階Ｓ１６４０の結果、複数の第１導電性連結体は、基板の端子を、第１半導体チップの端子を介して、第２半導体チップの入出力パッドに直接電気的に接続することができる。また、複数の第２導電性連結体は、入出力パッドに接続された第２半導体チップの内部回路を、第１半導体チップの内部回路に接続することができる。

段階Ｓ１６５０で、第１半導体チップ、第２半導体チップ及び基板の上面を被覆するように、基板上にモールディングを行う。モールディングは、基板、第１半導体チップ及び第２半導体チップの間の空間を充填する。
図２１は、各段階を特定の順序で遂行するように示すが、それらは、必ずしもこのような順序で遂行するものではない。例えば、段階Ｓ１６３０及び段階Ｓ１６４０は、段階Ｓ１６２０に先行して遂行してもよい。また、一実施形態において、段階Ｓ１６３０及び段階Ｓ１６４０は、同時に遂行してもよい。

以上で説明したように、本発明の望ましい実施形態について詳細に記述したが、本発明が属する技術分野において通常の知識を持った人であるならば、特許請求の範囲に定義された本発明の意図及び範囲を外れずに、本発明をさまざまに変形して実施することができるであろう。従って、本発明の今後の実施形態の変更は、本発明の技術を外れることはないであろう。

本発明の半導体パッケージは、例えば、電子システム関連の技術分野に効果的に適用可能である。

１０、２０、３０、１２００ 半導体パッケージ
１０ａ 第１半導体チップセット
１０ｂ 第２半導体チップセット
１００、１００ａ、１００ｂ、１００ｃ 第１半導体チップ
１０５、２０５ 内部回路
１１０ 第１入出力パッド
１１０ａ 第１入出力パッドセット
１２０ 第１ルーティング再配線
１３０ 第１ルーティング端子
１４０ 第２ルーティング端子
１５０、２５０ 入出力バッファ回路
１５５、２５５ 補助入出力バッファ回路
１６０、２６０ 端子
１６０ａ 第４ルーティング端子
２００、２００ｂ，２００ｃ 第２半導体チップ
２１０ 第２入出力パッド
２１０ａ 第２入出力パッドセット
２２０ 第２ルーティング再配線
２３０ 第３ルーティング端子
２６０ａ 第５ルーティング端子
３００ 基板、（パッケージ基板）
３１０、３１２、３１４ 接続端子
４００ 封止材
５００ 接着層
１０００、３２１０ メモリ・モジュール
１１００ 印刷回路基板
２０００ メモリカード
２１００、４１１０ コントローラ
２２００ メモリ
３２００、４１３０ メモリ装置
３２２０ メモリコントローラ
３２２１ ＳＲＡＭ
３２２２ プロセッシングユニット（ＣＰＵ）
３２２３ ホスト・インターフェース
３２２４ エラー訂正ブロック（ＥＣＣ）
３２２５ メモリ・インターフェース
４１００ 電子システム
４１２０ 入出力装置（Ｉ／Ｏ）
４１５０ バス

Claims (25)

1. 複数の接続端子が配置された基板と、
   前記基板上に配置され、活性面が互いに対向するように配置された１対の半導体チップと、を有する半導体パッケージであって、
   前記１対の半導体チップは、前記基板に近い側に配置される第１半導体チップ、及び前記基板から遠い側に配置される第２半導体チップを含み、
   前記基板上に配置された複数の接続端子は、前記第１半導体チップを介して、前記第２半導体チップ上に配置された複数の端子、及び前記第２半導体チップの１以上の半導体素子と直接電気的に接続されることを特徴とする半導体パッケージ。
2. 前記基板上に配置された接続端子は、前記第１半導体チップ上に形成された半導体素子と直接電気的に接続されないことを特徴とする請求項１に記載の半導体パッケージ。
3. 前記基板上に配置された接続端子は、前記第２半導体チップ上に配置された端子と直接電気的に接続されるために、前記基板上に配置された接続端子が、前記第１半導体チップ上の第１ルーティング再配線を介して、前記第２半導体チップ上に配置された端子と電気的に接続されることを特徴とする請求項１に記載の半導体パッケージ。
4. 前記第１ルーティング再配線は、
   前記基板上の対応する接続端子と接続される、前記第１半導体チップの複数の第１ルーティング端子と、
   前記第２半導体チップの対応するルーティング端子と接続される、前記第１半導体チップの複数の第２ルーティング端子と、を接続することを特徴とする請求項３に記載の半導体パッケージ。
5. 前記第１半導体チップと前記第２半導体チップは、それぞれ自体の中心線に隣接して配置された２列の入出力パッドを含み、
   前記２列の入出力パッドのうち、前記第１半導体チップ上に配置された第１入出力パッドセット、及び前記２列の入出力パッドのうち、前記第２半導体チップ上に配置された第２入出力パッドセットは、対応する入出力パッドの位置及び機能が同一であることを特徴とする請求項４に記載の半導体パッケージ。
6. 前記第１ルーティング再配線は、前記中心線を横切って延長されないことを特徴とする請求項５に記載の半導体パッケージ。
7. 前記第２半導体チップは、
   複数の前記第２ルーティング端子にそれぞれ対応する複数の第３ルーティング端子と、
   複数の前記第３ルーティング端子を、それぞれ前記第２入出力パッドセットの対応する入出力パッドと電気的に接続させる第２ルーティング再配線と、をさらに含むことを特徴とする請求項５に記載の半導体パッケージ。
8. 前記第１半導体チップと、前記第２半導体チップとの活性面を対向させたとき、複数の前記第２ルーティング端子と、複数の前記第３ルーティング端子は、相互オーバーラップされることを特徴とする請求項７に記載の半導体パッケージ。
9. 前記第２ルーティング再配線は、前記中心線を横切って延長されないことを特徴とする請求項７に記載の半導体パッケージ。
10. 前記第１半導体チップは、外部回路との入出力をバッファリングする第１入出力バッファ回路をさらに含み、
    前記第２半導体チップは、外部回路との入出力をバッファリングする第２入出力バッファ回路をさらに含み、
    前記第２入出力バッファ回路は、前記基板と動作可能になるように接続され、
    前記第１入出力バッファ回路は、ディセーブル（ｄｉｓａｂｌｅ）されることを特徴とする請求項５に記載の半導体パッケージ。
11. 前記第１半導体チップは、前記第２入出力バッファ回路を介して入出力を行うように構成されることを特徴とする請求項１０に記載の半導体パッケージ。
12. 前記第１半導体チップは、自体の内部回路と電気的に接続された第４ルーティング端子をさらに含み、
    前記第２半導体チップは、自体の内部回路と電気的に接続された第５ルーティング端子をさらに含み、
    前記第４ルーティング端子と、前記第５ルーティング端子とが電気的に直接接続され、
    前記第１半導体チップは、前記第２入出力バッファ回路を介して入出力するために、前記第４ルーティング端子及び前記第５ルーティング端子を介して、前記第２半導体チップの第２入出力バッファと電気的に接続されることを特徴とする請求項１１に記載の半導体パッケージ。
13. 前記第１半導体チップは、前記第２入出力バッファ回路を介して入出力を行うために、前記第２入出力バッファ回路に比べ、バッファリング容量が小さい補助バッファ回路をさらに含むことを特徴とする請求項１１に記載の半導体パッケージ。
14. 前記第２入出力パッドセットの入出力パッドは、それぞれに対応する前記第２入出力バッファ回路に電気的に直接接続され、他の入出力バッファ回路には接続されないことを特徴とする請求項１０に記載の半導体パッケージ。
15. 前記第２半導体チップの１以上の半導体素子は、基板貫通ビアを使用せずに、前記基板上に配置された複数の接続端子に電気的に接続されることを特徴とする請求項１に記載の半導体パッケージ。
16. 基板と、
    前記基板上に配置され、活性面が互いに対向するように配置された１対の半導体チップと、を有する半導体パッケージであって、
    前記１対の半導体チップは、前記基板に近い側に配置されるスレーブチップ、及び前記基板から遠い側に配置されるマスターチップを含み、
    前記マスターチップは、複数の入出力パッドが、前記マスターチップの中心線に隣接して２列に対称配列されるセンターパッドタイプの半導体チップであり、
    前記マスターチップの入出力パッドと前記基板との間で信号を送受信するための配線が、前記中心線を横切らないことを特徴とする半導体パッケージ。
17. 前記スレーブチップは、前記スレーブチップの中心線に隣接して２列に対称配列された複数の第１入出力パッドを含み、
    前記マスターチップの入出力パッドは、第２入出力パッドであり、
    前記第１入出力パッドと、前記第２入出力パッドとの位置と機能とが互いに同一であることを特徴とする請求項１６に記載の半導体パッケージ。
18. 前記第２入出力パッドは、前記基板上に配置された接続端子と直接電気的に接続されることを特徴とする請求項１７に記載の半導体パッケージ。
19. 前記第２入出力パッドは、前記スレーブチップ上に形成された第１ルーティング再配線を介して、前記基板上の接続端子と電気的に接続されることを特徴とする請求項１７に記載の半導体パッケージ。
20. 前記第１ルーティング再配線は、
    前記基板上の対応する接続端子と接続されるための複数の第１ルーティング端子を、前記マスターチップの対応する端子と接続されるための複数の第２ルーティング端子に接続することを特徴とする請求項１９に記載の半導体パッケージ。
21. 前記マスターチップは、
    複数の前記第２ルーティング端子にそれぞれ対応する複数の第３ルーティング端子と、
    複数の前記第３ルーティング端子を、それぞれ前記第２入出力パッドの対応する入出力パッドと電気的に接続させる第２ルーティング再配線と、を含むことを特徴とする請求項２０に記載の半導体パッケージ。
22. 前記マスターチップと前記スレーブチップとの大きさが実質的に同一であることを特徴とする請求項２１に記載の半導体パッケージ。
23. 前記複数の第１ルーティング端子は、前記基板上の対応する接続端子とボンディングワイヤで電気的に直接接続されることを特徴とする請求項２０に記載の半導体パッケージ。
24. 前記マスターチップは、外部回路との入出力をバッファリングするバッファ回路をさらに含み、
    前記スレーブチップは、前記マスターチップのバッファ回路を介して入出力を行うように構成されることを特徴とする請求項２０に記載の半導体パッケージ。
25. 前記２列に対称配列される複数の入出力パッドの各列は、少なくとも４つの入出力パッドを含むことを特徴とする請求項１６に記載の半導体パッケージ。

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