JP2014096490A - 撮像素子、製造方法 - Google Patents

Abstract

【課題】迷光による影響を低減させる。
【解決手段】光電変換部と、光電変換部に蓄積された電荷を保持する電荷保持部と、光電変換部同士が隣接する方向の光電変換部の４辺のうちの少なくとも２辺に設けられる遮光部とを備え、電荷保持部は、２つの遮光部で遮光される領域に設けられている。そして遮光部は、光電変換部と電荷保持部が形成された基板に設けられ、光電変換部同士が隣接する方向を水平方向とした場合、垂直方向に貫通した状態で基板に設けられる。本技術は、撮像素子に適用できる。
【選択図】図３

Description

本技術は、撮像素子、製造方法に関する。詳しくは、迷光による影響を抑えた撮像素子、製造方法に関する。

従来のCMOSイメージセンサは、一般的に、各画素を順次読み出すローリングシャッタ方式のため、露光タイミングの違いにより画像の歪みが生じる。この問題の対策として、画素内に電荷保持部を設けることによる、全画素同時読み出しグローバルシャッタ方式が提案されている（特許文献１参照）。グローバルシャッタ方式によれば、電荷保持部に全画素同時読み出しを行った後、順次読み出しが可能となるため、露光タイミングを各画素共通にすることができ、画像の歪みを抑制することができる。

特開２００８−１０３６４７号公報 特開２００３−３１７８５号公報

特許文献１において、グローバルシャッタ方式が提案されているが、グローバルシャッタ方式においては、画素内に電荷保持領域を設ける必要がある。そのため、画素のレイアウトが制限されてしまう。特許文献１によると、画素レイアウト内に電荷保持領域を確保する必要があるため、開口率が小さくなり、フォトダイオードの感度低下やフォトダイオード及び電荷保持領域の容量低下が懸念される。

また、電荷保持中に電荷保持領域に光が入ることにより、光学的ノイズの発生が懸念される。光学的ノイズの発生を抑制するためには、電荷保持領域を小さく形成する必要があるが、このことにより電荷保持領域の飽和容量が低下してしまう可能性がある。

特許文献２には、このような感度低下の対策として、裏面照射方式のセンサを使用する方法が提案されている。裏面照射方式を用いることにより、画素内の配線層をセンサの裏側に形成することができ、配線層による入射光のケラレを抑制することができる。しかしながら、画素内に電荷保持領域を設けたセンサに裏面照射方式を適用した場合、電荷保持領域は基板の表面側に形成され、入射光に対しては基板の深い領域に形成されるため、電荷保持領域に漏れ込む光を防ぐことが難しくなる。

本技術は、このような状況に鑑みてなされたものであり、電荷保持領域に漏れ込む光を防ぐことができ、虚像の発生を抑えることができるようにするものである。

本技術の一側面の撮像素子は、光電変換部と、前記光電変換部に蓄積された電荷を保持する電荷保持部と、前記光電変換部同士が隣接する方向の前記光電変換部の４辺のうちの少なくとも２辺に設けられる遮光部とを備え、前記電荷保持部は、２つの前記遮光部で遮光される領域に設けられている。

前記遮光部は、前記光電変換部と前記電荷保持部が形成された基板に設けられ、前記光電変換部同士が隣接する方向を水平方向とした場合、垂直方向に貫通した状態で前記基板に設けられるようにすることができる。

前記光電変換部の１辺に設けられる前記遮光部は、前記光電変換部と前記電荷保持部が形成された基板に設けられ、前記光電変換部同士が隣接する方向を水平方向とした場合、垂直方向に設けられ、前記光電変換部に光が入射する面を裏面とし、裏面に対向する面を表面とした場合、前記表面から垂直方向に前記基板の途中まで設けられた第１の遮光部と、前記裏面から前記基板の途中まで設けられた第２の遮光部とから構成されるようにすることができる。

２つの前記第１の遮光部の間に、前記第２の遮光部が設けられ、前記第１の遮光部と前記第２の遮光部は、前記垂直方向において重なる部分がある状態で設けられるようにすることができる。

前記光電変換部から前記電荷保持部に電荷を転送する転送部をさらに備え、前記転送部が位置する部分は、前記光電変換部側に開口されているようにすることができる。

前記光電変換部から前記電荷保持部に電荷を転送する転送部をさらに備え、前記第１の遮光部は、前記転送部が位置する部分に開口部を有するようにすることができる。

前記電荷蓄積部に蓄積された電荷を電圧に変換する電荷電圧部と、前記電荷蓄積部に蓄積された電荷を前記電荷電圧部に転送する転送部と、前記電荷電圧部をリセットするリセット部と、前記電荷電圧部の電圧を読み出す読み出し部とをさらに備え、前記リセット部と前記読み出し部の少なくとも一方は、前記遮光部により遮光されている領域外に配置されているようにすることができる。

前記遮光部は、前記光電変換部が隣接する方向の前記光電変換部の４辺に設けられているようにすることができる。

前記電荷蓄積部に蓄積された電荷を電圧に変換する電荷電圧部をさらに備え、前記電荷電圧部は、隣接する４個の前記光電変換部で共有されるようにすることができる。

前記光電変換部から前記電荷保持部に電荷を転送する転送部をさらに備え、前記遮光部は、前記光電変換部同士が隣接する方向を水平方向とした場合、前記光電変換部と前記電荷保持部が形成された基板の垂直方向に設けられ、前記転送部は、前記電荷保持部が設けられている前記２つの遮光部により遮光されている領域とは異なる位置であり、前記基板の垂直方向に所定の深さで掘り込まれた部分に設けられるようにすることができる。

前記転送部が位置する部分の前記遮光部は、開口されているようにすることができる。

本技術の一側面の製造方法は、光電変換部と、前記光電変換部に蓄積された電荷を保持する電荷保持部と、前記光電変換部同士が隣接する方向の前記光電変換部の４辺のうちの少なくとも２辺に設けられる遮光部とを備える撮像素子を製造する製造方法において、前記光電変換部の１辺に設けられる前記遮光部を、前記光電変換部と前記電荷保持部が形成された基板に設け、前記光電変換部同士が隣接する方向を水平方向とした場合、垂直方向に設け、前記光電変換部に光が入射する面を裏面とし、裏面に対向する面を表面とした場合、前記表面から垂直方向に前記基板の途中まで設けられた第１の遮光部を形成し、前記裏面から前記基板の途中まで設けられた第２の遮光部とを形成することで製造する。

本技術の一側面の撮像素子、撮像素子の製造方法においては、光電変換部と、光電変換部に蓄積された電荷を保持する電荷保持部と、光電変換部同士が隣接する方向の光電変換部の４辺のうちの少なくとも２辺に設けられる遮光部とが備えられる。

本技術によれば、電荷保持領域に漏れ込む光を防ぐことができ、虚像の発生を抑えることができる。

イメージセンサの構成を示す図である。 単位画素の構成示す図である。 単位画素の側面図である。 単位画素の側面図である。 単位画素の構成示す図である。 単位画素の回路図である。 製造工程について説明するための図である。 製造工程について説明するための図である。 製造工程について説明するための図である。 単位画素の構成示す図である。 単位画素の側面図である。 単位画素の側面図である。 単位画素の側面図である。 単位画素の構成示す図である。 単位画素の構成示す図である。 単位画素の構成示す図である。 単位画素の構成示す図である。 単位画素の構成示す図である。 単位画素の側面図である。 単位画素の構成示す図である。 単位画素の側面図である。

以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は、以下の順序で行う。
１．個体撮像素子の構成
２．単位画素の構成
３．単位画素の第１−１の実施の形態
４．単位画素の第１−２の実施の形態
５．単位画素の上面の構成
６．製造工程について
７．単位画素の第２の実施の形態
８．単位画素の第３の実施の形態
９．単位画素の第４の実施の形態
１０．単位画素の第５の実施の形態
１１．単位画素の第６の実施の形態
１２．単位画素の第７の実施の形態

＜固体撮像素子の構成＞
図１は、本発明が適用される固体撮像素子としてのCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの構成例を示すブロック図である。CMOSイメージセンサ３０は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。

画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述する。

画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。

CMOSイメージセンサ３０はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、CMOSイメージセンサ３０とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも構わないし、CMOSイメージセンサ３０と同じ基板上に搭載しても構わない。

垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。

読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。

この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。

垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。

水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。

システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。

信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。

＜単位画素の構造＞
次に、図１の画素アレイ部４１に行列状に配置されている単位画素５０の具体的な構造について説明する。以下に説明する単位画素５０は、裏面からの光の影響やフォトダイオードからの光の影響などを防ぐために、遮光膜が設けられている。ここで、裏面などからの光の影響について図２を参照して説明し、図３以降を参照して、裏面からの光の影響を軽減するための構成について説明する。

図２は、単位画素５０を側面からみたときの図である。以下の説明においては、図中上側の単位画素５０の面を上面と称し、下側の面を下面または裏面と称する。単位画素５０は、光電変換素子として、例えばフォトダイオード７１を有している。フォトダイオード７１は、例えば、ｎ型基板上に形成されたｐ型ウェル層に対して、ｐ型層を基板表面側に形成してｎ型埋め込み層を埋め込むことによって形成される埋め込み型フォトダイオードである。

単位画素５０の上面には、蓄積電極７３−１が設けられ、その下側には、電荷蓄積部７２−２が設けられている。電荷蓄積部７２の下側であり、フォトダイオード７１の側面には、裏面から遮光膜７４―１と遮光膜７４−２が設けられている。遮光膜７４―１の周りと遮光膜７４−２の周りには、それぞれ絶縁膜が設けられている。

図２に示した単位画素５０は裏面照射方式のセンサである。裏面照射方式について説明を加える。一般的に、CMOSイメージセンサは、各画素を順次読み出すローリングシャッタ方式のため、露光タイミングの違いにより画像の歪みが生じる。この問題の対策として、画素内に電荷保持部を設けることによる、全画素同時読み出しグローバルシャッタ方式が提案されている。グローバルシャッタ方式によれば、電荷保持部に全画素同時読み出しを行った後、順次読み出しが可能となるため、露光タイミングを各画素共通にすることができ、画像の歪みを抑制することができる。

しかしながら、画素内に電荷保持領域を設ける必要があるため、画素レイアウトが制限されるため、開口率が小さくなり、フォトダイオードの感度低下やフォトダイオード及び電荷保持領域の容量低下が懸念される。また、電荷保持中に電荷保持領域に光が入ることにより、光学的ノイズの発生が懸念される。光学的ノイズの発生を抑制するためには、電荷保持領域を小さく形成する必要があるが、このことによりさらに電荷保持領域の飽和容量の低下が懸念される。

感度低下の対策としては、裏面照射方式のセンサを使用する方法がある。裏面照射方式を用いることにより、画素内の配線層をセンサの裏側に形成することができ、配線層による入射光のケラレを抑制することができる。しかしながら、画素内に電荷保持領域を設けたセンサに裏面照射方式を使用した場合、電荷保持領域は、図２に示したように電荷蓄積部７２として基板の表面側に形成され、入射光に対しては基板の深い領域に形成されるため、電荷蓄積部７２に漏れ込む光を防ぐことが難しくなる。

このようなセンサでは、フォトダイオード７１（光電変換部）と電荷蓄積部７２（蓄積部）を同一の基板上に設けた場合、フォトダイオード７１からの漏れ出した光が電荷蓄積部７２に侵入してしまう可能性があり、そのようなことが起きると、偽像が発生する可能性がある。

このようなことを防ぐために、図２に示したように、フォトダイオード７１と電荷蓄積部７２の間の一部の基板が掘り込まれ、その掘り込まれた部分に光を遮蔽する材料が埋め込まれる。この掘り込まれた部分および掘り込まれた部分に埋め込まれた材料を、図２においては、遮光膜７４−１と遮光膜７４−２として示している。

しかしながら、図２に示したように、基板の一部を掘り込んで、電荷蓄積部７２への光を遮光するような構造としても、電荷蓄積部７２への光の侵入を十分防ぐことができず、電荷蓄積部７２に光が入り込み、スミアが悪くなってしまう可能性がある。

＜単位画素の第１−１の実施の形態＞
そこで、図３に示すように、電荷蓄積部７２を完全に覆うように、光入射面からの掘り込みの深さを深くする。図３に示した単位画素１００も、図２に示した単位画素５０と同じく、フォトダイオード１０１、電荷蓄積部１０２−１，１０２−２、および蓄積電極１０３−１，１０３−２を有する。これらのフォトダイオード１０１、電荷蓄積部１０２、および蓄積電極１０３は、図２に示した単位画素５０のフォトダイオード７１、電荷蓄積部７２、および蓄積電極７３と同じ位置に配置されている。

図３に示した単位画素１００においては、まず、フォトダイオード１０１の図中左側に遮光膜１０４−１と遮光膜１０４−２が設けられている。この遮光膜１０４−１は、絶縁膜に挟まれるように設けられている。同様に、遮光膜１０４−２も、絶縁膜に挟まれるように設けられている。またフォトダイオード１０１の図中右側には、遮光膜１０４−３と遮光膜１０４−４が設けられている。この遮光膜１０４−３、遮光膜１０４−４も、それぞれ絶縁膜に挟まれるように設けられている。

以下の説明において、遮光膜１０４−１乃至１０４−４を個々に区別する必要がない場合、単に遮光膜１０４と記述する。他の部分に関しても同様に記述する。

遮光膜１０４は、単位画素１００の上面から下面まで貫くように設けられている。図３に示すように、電荷蓄積部１０２は、遮光膜１０４の間に位置している。換言すれば、フォトダイオード７１と電荷蓄積部１０２との間に、遮光膜１０４が設けられている。よって、フォトダイオード７１から電荷蓄積部１０２に光が漏れ出すようなことを防ぐことができる。

さらに、図３に示した単位画素１００には、遮光膜１０５−１と遮光膜１０５−２が設けられている。遮光膜１０５は、単位画素１００の裏面に設けられ、その大きさは、２つの遮光膜１０４間とほぼ同じ大きさとされる。遮光膜１０５−１は、遮光膜１０４−１と遮光膜１０４−２の間に設けられ、遮光膜１０５−２は、遮光膜１０４−３と遮光膜１０４−４の間に設けられている。

また遮光膜１０５は、電荷蓄積部１０２の下側に設けられ、遮光膜１０４と共に、電荷蓄積部１０２を囲むように設けられている。遮光膜１０４と遮光膜１０５により、Ｕ字型に電荷蓄積部１０２を囲む構成とされている。さらに換言すると、遮光膜１０５は、蓋のように、遮光膜１０４間に設けられている。

このように遮光膜１０５を設けることで、単位画素１００の裏面からの光が、電荷蓄積部１０２に入り込んでしまうことを防ぐことが可能となる。

またこのような遮光膜１０４、遮光膜１０５を設けるための工程数は少なくて済むため、比較的容易に設けることができる。例えば、遮光膜１０４は、上面または下面から基板を貫通するように掘り下げ（掘り上げ）、その部分に遮光材料を充填することで設けることができる。そして、下面に遮光膜１０５を設けることで、図３に示したように、Ｕ字型に遮光膜を設けることができる。

このように、遮光膜１０４と遮光膜１０５を設けることで、電荷蓄積部１０２に迷光が入らず、暗電流の発生を低減させることができる。また、遮光膜１０４と遮光膜１０５を設けるための工程数は少なくて済み、工程自体が複雑になるようなことを防ぐことができる。

＜単位画素の第１−２の実施の形態＞
次に、図４を参照し、単位画素の他の構成について説明する。図４に示した単位画素１５０の電極などの配置は、図３に示した単位画素１００と同様であるため、適宜、図３に示した単位画素１００と比較しながら説明を続ける。

図４に示した単位画素１５０も、図３に示した単位画素１００と同じく、フォトダイオード１５１、電荷蓄積部１５２−１，１５２−２、および蓄積電極１５３−１，１５３−２を有する。これらのフォトダイオード１５１、電荷蓄積部１５２、および蓄積電極１５３は、図３に示した単位画素１００のフォトダイオード１０１、電荷蓄積部１０２、および蓄積電極１０３と同じ位置に配置されている。

図４に示した単位画素１５０においては、まず、フォトダイオード１５１の図中左側に遮光膜１５４−１と遮光膜１５４−２が設けられている。この遮光膜１５４−１と遮光膜１５４−２は、それぞれ絶縁膜に挟まれるように設けられている。またフォトダイオード１５１の図中右側には、遮光膜１５４−３と遮光膜１５４−４が設けられている。この遮光膜１５４−３、遮光膜１５４−４も、それぞれ絶縁膜に挟まれるように設けられている。

図３に示した単位画素１００の遮光膜１０４は上面から下面まで貫くように設けられているのに対して、図４に示した単位画素１５０の遮光膜１５４は、上面から下面方向に設けられている点は同じだが、基板の途中までであり、貫通していない点が異なる。貫通していない部分を補うために、単位画素１５０においては、遮光膜１５６−１，１５６−２が設けられている。

遮光膜１５６は、下面から上面方向に設けられた遮光膜であり、基板の途中まで設けられ、遮光膜１５４と一部互い違いになるような配置とされている。遮光膜１５６も、絶縁膜に周りが覆われた状態で設けられる。さらに遮光膜１５６の下面には、遮光膜１５５が設けられている。

フォトダイオード１５１と電荷蓄積部１５２との間に、遮光膜１５４が設けられていることにより、フォトダイオード７１から電荷蓄積部１５２に光が漏れ出すようなことを防ぐことができる。また、電荷蓄積部１５２の下側には、遮光膜１５５と遮光膜１５４が設けられているため、裏面からの光が、迷光として電荷蓄積部１５２に入り込んでしまうことを防ぐことができる。

さらに、遮光膜１５４と遮光膜１５６は、一部が重なるような位置関係（オーバーラップする位置関係）で配置されている。このため、遮光膜１５４と遮光膜１５６が基板の途中までしか設けられていなくても、実施的に遮光膜が途切れている部分が無く、遮光膜が連続的に設けられている場合と同様に、電荷蓄積部１５２に迷光が入り込んでしまうことを防ぐことができる。

このような遮光膜１５４乃至１５６を設けるための工程数は、後述する製造工程の説明で明らかにするが、少なくて済むため、比較的容易に設けることができる。

このように、遮光膜１５４と遮光膜１５５を設けることで、電荷蓄積部１５２に迷光が入らず、暗電流の発生を低減させることができる。また、遮光膜１５４と遮光膜１５５を設けるための工程数は少なくて済み、工程自体が複雑になるようなことを防ぐことができる。

＜単位画素の上面の構成について＞
図３に示した単位画素１００と図４に示した単位画素１５０は、遮光膜の設け方が異なるが、構成は同じであり、上面から見た場合、図５に示すような構成を有している。ここでは、単位画素１５０を例に挙げて説明する。

図５は、図４に示した単位画素１５０を上面（受光面の反対側の面）から見たときの構成を示す図である。また図６は、図５に示した単位画素１５０の回路図である。図５、図６に示した構成は、２画素共有の構成であり、ここでは、フォトダイオード１５１と、フォトダイオード１５１の右側に位置するフォトダイオード１６１でリセットゲートなどを共有するとして説明を続ける。

単位画素１５０は、中央部分にフォトダイオード１５１を備えるが、上面から見たときにはＰ領域があるため、直接的には見えないが、図５には、他の部分との位置関係を示すために符号を付した。フォトダイオード１５１の図中左側には、メモリ部（ＭＥＭ）１５３−１が配置され、このメモリ部１５３−１は、図４における蓄積電極１５３−１に対応する。

メモリ部１５３−１の下側に並ぶように、フローティングゲート（ＦＧ）１７１、浮遊拡散領域（FD：Floating Diffusion）１７２、リセットゲート（ＲＳＴ：Reset Gate）１７３が配置されている。リセットゲート１７３は、フォトダイオード１５１とフォトダイオード１６１で共有されるとして説明を続ける。

またフォトダイオード１５１の一部には、転送ゲート（ＴＧ：Transfer Gate）１７４が配置されている。この転送ゲート１７４とメモリ部１５３−１とを接続するように配線１７５が配置されている。フォトダイオード１５１の右側には、フォトダイオード１５１の右側に配置されているフォトダイオード１６１用のメモリ部１５３−２、フローティングゲート１８１、浮遊拡散領域１８２が設けられている。そして、その浮遊拡散領域１８２の下側に、増幅トランジスタ（ＡＭＰ：amplifier）１７６が設けられている。この増幅トランジスタ１７６は、複数のフォトダイオードと共有され、この場合、フォトダイオード１５１とフォトダイオード１６１で共有される。

このような構成を有する単位画素１５０の転送ゲート１７４は、フォトダイオード１５１で光電変換され、フォトダイオード１５１の内部に蓄積された電荷を、ゲート電極に駆動信号が印加されることによってメモリ部１５３−１に、配線１７５を介して転送する。同様に、転送ゲート１８３は、フォトダイオード１６１で光電変換され、フォトダイオード１６１の内部に蓄積された電荷を、ゲート電極に駆動信号が印加されることによってメモリ部１５３−２に、配線１８４を介して転送する。

メモリ部１５３−１は、遮光膜１５４−１と遮光膜１５４−２により遮光されている。図５に示したように、メモリ部１５３−１を囲うように、遮光膜１５４−１と遮光膜１５４−２が設けられている。このため、この遮光膜１５４により、メモリ部１５３−１は、遮光されている。また図５に示すように、遮光膜１５４は、絶縁膜に挟まれた状態で設けられている。

このように、遮光膜１５４−２が、フォトダイオード１５１とメモリ部１５３−１との間に設けられているため、フォトダイオード１５１からの電荷は、配線１７５を介して転送される。なお，詳細は後述するが、絶縁膜と遮光膜１５４の一部を欠き、その部分に転送ゲートを設ける事で、配線１７５を設けない構成とすることも可能である。

単位画素１５０のフローティングゲート１７１は、メモリ部１５３−１に蓄積された電荷を、フローティングゲート１７１のゲート電極に駆動信号が印加されることによって、浮遊拡散領域１７２に転送する。浮遊拡散領域１７２は、ｎ型層からなる電荷電圧変換部であり、フローティングゲート１７１の制御によりメモリ部１５３−１から転送されてきた電荷を電圧に変換する。

単位画素１５０はさらに、フォトダイオード１６１と共有されるリセットゲート１７３と増幅トランジスタ１７６を有している。リセットゲート１７３は、電源と浮遊拡散領域１７２との間に接続されており、ゲート電極に駆動信号が印加されることによって浮遊拡散領域１７２と浮遊拡散領域１８２をリセットする。

増幅トランジスタ１７６は、ドレイン電極が電源に接続され、ゲート電極が浮遊拡散領域１７２に接続されており、浮遊拡散領域１７２の電圧を読み出す。図示はしていないが、単位画素１５０は選択トランジスタも備え、選択トランジスタは、例えば、ドレイン電極が増幅トランジスタ１７６のソース電極に、ソース電極が垂直信号線４７（図１）にそれぞれ接続されており、ゲート電極に駆動信号が印加されることで、画素信号を読み出すべき単位画素１５０を選択する。選択トランジスタについては、電源と増幅トランジスタ１７６のドレイン電極との間に接続した構成を採用することも可能である。

このようにして構成されるCMOSイメージセンサ３０（図１）は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード１５１に蓄積された電荷を、遮光されたメモリ部１５３へ転送することで、グローバルシャッタ動作（グローバル露光）を実現する。このグローバルシャッタ動作により、全画素一致した露光期間による歪みのない撮像が可能となる。

＜製造工程について＞
図４乃至図６に示した単位画素の製造について図７乃至図９を参照して説明する。図７乃至図９を参照して説明する製造工程は、図４に示したように、単位画素１５０の上面から掘り込まれた部分に遮光膜１５４を設け、単位画素１５０の下面から掘り込まれた部分に遮光膜１５５を設ける場合の製造工程の一例である。

図９に示したステップＳ１において、Ｓｉ基板にＰ型の分離領域になりえる不純物が注入される。ステップＳ２において、フォトダイオード１５１、メモリ部１５３、転送ゲート１７４になる領域に、Ｎ型の不純物が注入される。ステップＳ３において、単位画素１５０の上面から掘り込むことで作成される遮光膜１５４の作成が開始される。

すなわち、ステップＳ３において、遮光膜１５４が作られる部分に掘り込みが作成されることで、表面ＤＴＩの加工が行われる。ここで、ＤＴＩとはDeep Trench Isolationの略とし、基板の上面からのＤＴＩは、適宜、ＦＤＴＩと記述し、Front side Deep Trench Isolationの略とする。また、基板の下面（受光面）側からのＤＴＩは、適宜、ＢＤＴＩと記述し、Backside Deep Trench Isolationの略とする。

ステップＳ３においては、ＦＤＴＩ（遮光膜１５４）を形成するために、Ｓｉ基板をLithography法でパターニングし、ドライエッチング（Dry Etching）法で加工することで、Ｓｉ基板が掘り込まれる。そしてステップＳ４において、絶縁膜が成膜され、ステップＳ５において、遮光材料となる金属材料が埋め込まれる。ステップＳ６において、遮光膜１５４の形成のために埋め込まれた金属材料のＳｉ表面の余剰部分がエッチバック（EB）法で取り除かれる。この後、この掘り込み部分からの暗電流を低減するために900℃以上のANLが行われる。

ステップＳ７（図８）において、金属材料の拡散を防ぐためにSiN（シリコン窒化膜）が成膜される。ステップＳ８において、余剰の絶縁膜が除去される。ステップＳ９乃至Ｓ１１において、Poly Si Gate（ポリシリコンゲート）を形成するためにPoly Si電極形成部のSiN/SiO_２を、Lithography法とエッチング法で除去した後、Gate絶縁膜とPoly Siを成膜/加工しGate電極が形成される。

ステップＳ１２、およびステップＳ１３（図９）において、上層配線が形成（BELO：Back End Of Lineの形成）され、その上に支持基盤が張り合わされ、ウエハが反転され、元の基板の裏面が表側に持ってこられた後、余剰なＳｉが研磨され、5um程度まで薄膜化された基板が生成される。

ステップＳ１４、ステップＳ１５において、単位画素１５０の下面からの遮光膜１５５（BDTI）を形成するために、Lithography法でパターニングされ、Dryエッチング法で余剰なSiが除去される。そして、FDTIと同様に絶縁膜が成膜され、その部分に金属材料が成膜され、余剰な絶縁膜がEB法で除去される。

遮光膜１５５が形成される幅は、図９のステップＳ１４，Ｓ１５に示したように２つの遮光膜１５４の間隔よりも、広い間隔で形成されるようにしても良い。例えば、遮光膜１５５−１は、遮光膜１５４−１と遮光膜１５４−２の間に設けられ、遮光膜１５５−１の幅は、遮光膜１５４−１と遮光膜１５４−２の間隔よりも広い幅として形成される。

このように、ＢＤＴＩの幅を２つのＦＤＴＩの間隔よりも広くすることで、換言すれば、水平方向において、ＢＤＴＩの幅を、ＦＤＴＩにオーバーラップするように設けることで、遮光性を高めることができる。

または、図９のステップＳ１４’，Ｓ１５’に示すように、水平方向において、ＢＤＴＩの幅を、ＦＤＴＩにオーバーラップしない構成とすることも可能である。図９のステップＳ１４’，Ｓ１５’に示したＢＤＴＩの幅は、２つのＦＤＴＩの間隔よりも、狭い間隔で形成されている。例えば、遮光膜１５５−１は、遮光膜１５４−１と遮光膜１５４−２の間に設けられ、遮光膜１５５−１の幅は、遮光膜１５４−１と遮光膜１５４−２の間隔よりも狭い幅として形成される。

このようにＢＤＴＩを設けた場合も、垂直方向において、ＢＤＴＩとＦＤＴＩがオーバーラップするように遮光膜が設けられているため、遮光性能が落ちることはない。また、この垂直方向におけるオーバーラップを大きくすれば、遮光性能を高めることができる。

図示はしないが、ＢＤＴＩとＦＤＴＩを直接接続することで、遮光性を高めるようにしても良い。すなわち、図３に示したように、ＢＤＴＩとＦＤＴＩを連続的に設け、直線の遮光膜１０４として基板に設けられるようにしても良い。このような遮光膜１０４を形成する場合、例えば、ステップＳ３乃至６において、ＦＤＴＩ（遮光膜１０４）を形成する際、基板を貫くように形成することで、形成することができる。また図９のステップＳ１４とステップＳ１５の処理を省略することができる。よって、工程数を減らすことが可能となる。

＜単位画素の第２の実施の形態＞
第１の実施の形態においては、転送ゲート１７４とメモリ部１５３−１は、配線１７５を介して接続された例を示したが、第２の実施の形態として、配線１７５を省略した形態を示す。図１０は、第２の実施の形態における単位画素を上面（受光面と反対側の面）から見たときの単位画素の構成を示す図である。

図１０に示した単位画素２００の構成は、基本的に、図５に示した単位画素１５０の構成と同様である。すなわち、単位画素２００は、フォトダイオード２０１、転送ゲート２０２−１、メモリ部２０３−１、フローティングゲート２０４−１、浮遊拡散領域２０５−１、リセットゲート２０６、増幅トランジスタ２０７から構成されている。

図１０に示した単位画素２００も２画素共有型であり、リセットゲート２０６と増幅トランジスタ２０７は、フォトダイオード２０１とフォトダイオード２１１で共有される。図１０に示した単位画素２００と図５に示した単位画素１５０を比較する。

図１０に示した単位画素２００も、図５に示した単位画素１５０と同じく、メモリ部２０３−１、フローティングゲート２０４−１、浮遊拡散領域２０５−１、リセットゲート２０６は、遮光膜２４１−１と遮光膜２４１−２の間に配置されている。同じく、メモリ部２０３−２、フローティングゲート２０４−２、浮遊拡散領域２０５−２、増幅トランジスタ２０７は、遮光膜２４１−３と遮光膜２４１−４の間に配置されている。

遮光膜２４１−２の一部は、フォトダイオード２０１側に開口されており、その開口されている部分に転送ゲート２０２−１が設けられている。転送ゲート２０２−１が、遮光膜２４１−２の一部分が開口されて設けられることで、フォトダイオード２０１からの電荷がメモリ部２０３−１に、配線を介さずに転送されるようにすることが可能となる。

他の単位画素、例えば、単位画素２１０も同様に、遮光膜２４１−４の一部は、フォトダイオード２１１側に開口されており、その開口されている部分に転送ゲート２０２−２が設けられている。このように、遮光膜の一部分を開口し、その開口された部分に転送ゲートを設けることも可能である。

このように、配線を用いずにフォトダイオード２０１からメモリ部２０３−１に電荷を転送できるように構成することで、シリコン基板上で電荷の転送ができるようになり、ノイズがのりづらくなり、ノイズにより影響を低減することが可能となる。

図１１は、図１０に示した単位画素２００の側面図である。図１１Ａは、図１０に示した単位画素２００をａ−ａ’面で切断したときの側面から見たときの図であり、図１１Ｂは、図１０に示した単位画素２００をｂ−ｂ’面で切断したときの側面から見たときの図である。

図１１Ａに示した側面図は、転送ゲート２０２−１が位置している部分であるため、遮光膜２４１−２は、単位画素２００の下面から上方向に設けられているが、上面までは設けられず、途中まで設けられている構成とされる。遮光膜２４１−２に対して、遮光膜２４１−１は、単位画素２００の下面から上面まで貫通した状態で設けられている。このように、転送ゲート２０２が設けられる部分の遮光膜２４１は、基板の途中まで設けられている状態にされ、他の遮光膜２４１は、基板を貫通する状態で設けられる。

図１１Ｂに示した側面図は、転送ゲート２０２が位置していない部分であるため、遮光膜２４１は、基板の下面から上面に貫通する状態で設けられている。この遮光膜２４１は、例えば、図３を参照して説明した遮光膜１０４と同じである。

また、図１１Ａ、図１１Ｂに示したように、２つの遮光膜２４１の間、例えば、遮光膜２４１−１と遮光膜２４１−２の間であり、基板の下面には、遮光膜２５１−１が設けられている。この遮光膜２５１も、図３に示した遮光膜１０５と同じであり、裏面側からの不要な光による影響を低減させるために設けられている。

図１２は、他の遮光膜２４１の構成を示す図である。図１２Ａは、図１１Ａと同じく、転送ゲート２０２−１が位置している部分の側面図である。図１２Ａに示した単位画素２００の遮光膜２４１−１は、単位画素２００の上面から下面方向に基板の途中まで設けられた状態で構成される。遮光膜２４１−１に対して、遮光膜１２４−２は、設けられていない構成とされている。このように、転送ゲート２０２が設けられる部分の遮光膜２４１は、設けられず、他の遮光膜２４１は、基板の途中までの状態で設けられる。

図１２Ｂに示した側面図は、転送ゲート２０２が位置していない部分であるため、遮光膜２４１は、基板の上面から下面方向に、基板の途中まで設けられている。この遮光膜２４１は、例えば、図４を参照して説明した遮光膜１５４と同じである。

また、図１２Ａ、図１２Ｂに示したように、単位画素２００の下面から上面方向に遮光膜２６１が設けられている。このように、図４を参照して説明した場合と同じく、基板の上面から下面に向かう２つの遮光膜２４１と、基板の下面から上面に向かい、２つの遮光膜２４１の間に設けられる遮光膜２６１が設けられている。そして、転送ゲート２０２が位置する部分の遮光膜２４１は、設けられない構成とされている。

図１１または図１２に示したように遮光膜は設けられる。どちらの場合も、メモリ部２０３に迷光が侵入することを防ぐことができる構成である。

図１３は、図１０に示した単位画素２００の側面図であり、図１１、図１２とは異なる位置から見たときの側面図である。図１３Ａは、図１０に示した単位画素２００をＡ−Ａ’面で切断したときの側面から見たときの図であり、図１３Ｂは、図１０に示した単位画素２００をＢ−Ｂ’面で切断したときの側面から見たときの図であり、図１３Ｃは、図１０に示した単位画素２００をＣ−Ｃ’面で切断したときの側面から見たときの図である。

図１３Ａに示したように、フォトダイオード２０１と、メモリ部２０３−２などが設けられている部分との間に設けられている遮光膜２４１−３は、基板の上面から下面方向に途中まで設けられている。遮光膜２４１−３は、基板の表面から掘り込まれ、その掘り込まれた部分に遮光材料が充填されることで成形される。また、遮光膜２４１−３と基板との間には、絶縁膜が設けられている。

図１３Ｂに示したように、メモリ部２０３−２などが設けられている部分であり、遮光部２４１−３と遮光膜２４１−４との間の部分には、遮光膜２６１−２が基板の下面から上面方向に途中まで設けられている。遮光膜２６１−２は、基板の裏面から掘り込まれ、その掘り込まれた部分に遮光材料が充填されることで成形される。また、遮光膜２６１−２と基板との間には、絶縁膜が設けられている。

図１３Ｃに示したように、フォトダイオード２１１と、メモリ部２０３−２などが設けられている部分との間に設けられている遮光膜２４１−４は、基板の上面から途中まで設けられている部分と、全く設けられていない部分とか存在する。転送ゲート２０２−２や転送ゲート２０２−３（図１０では不図示）が位置する部分には、遮光膜２４１−４は設けられない。一方で、転送ゲート２０２が位置しない部分には、遮光膜２４１−４は設けられる。このような遮光膜２４１−４は、基板の表面から掘り込まれ、その掘り込まれた部分に遮光材料が充填されることで成形される。また、遮光膜２４１−４と基板との間には、絶縁膜が設けられている。

また、転送ゲート２０２−２の下側、換言すれば、遮光膜２４１−４がない部分には、遮光膜２７１−１が設けられている。同様に転送ゲート２０２−３の下側には、遮光膜２７１−２が設けられている。この遮光膜２７１は、図１２Ｂに示した遮光膜２６１と同じく、基板の裏面側から掘り込みが行われ、その掘り込まれた部分に遮光材料が充填されることで成形される。

このように、転送ゲートが設けられる部分に遮光膜を設けず、転送ゲートとフォトダイオードが配線を介さずに電荷のやりとりができる構成とすることも可能である。このような構成とした場合も、迷光によるメモリ部２０３への影響を低減させることができる。または配線を使用する場合に比べて、Ｓｉ基板と配線との接合部分から発生する暗電流を抑制することができ、ノイズの少ない画像を得ることが可能となる。

＜単位画素の第３の実施の形態＞
図１４に単位画素の他の構成を示す。図１４は、第３の実施の形態における単位画素を上面（受光面と反対側の面）から見たときの単位画素の構成を示す図である。図１４に示した単位画素３００の構成は、基本的に、図１０に示した単位画素２００の構成と同様である。すなわち、単位画素３００は、フォトダイオード３０１、転送ゲート３０２−１、メモリ部３０３−１、フローティングゲート３０４−１、浮遊拡散領域３０５−１、リセットゲート３０６、増幅トランジスタ３０７から構成されている。

図１４に示した単位画素３００も、２画素共有型であり、リセットゲート３０６と増幅トランジスタ３０７は、フォトダイオード３０１とフォトダイオード３１１とで共有される。図１４に示した単位画素３００と図１０に示した単位画素２００を比較する。

図１４に示した単位画素３００のリセットゲート３０６と増幅トランジスタ３０７の位置が、図１０に示した単位画素２００のリセットゲート２０６と増幅トランジスタ２０７の位置と異なる。再度図１０を参照するに、図１０に示した単位画素２００のリセットゲート２０６は、遮光膜２４１−１と遮光膜２４１−２との間にあり、増幅トランジスタ２０７は、遮光膜２４１−３と遮光膜２４１−４との間にある構成とされている。

これに対して、図１４に示した単位画素３００のリセットゲート３０６と増幅トランジスタ３０７は、遮光膜の間ではなく、メモリ部３０３などとは異なる位置に設けられている。メモリ部３０３などは、フォトダイオード３０１の図中、右辺または左辺に位置し、２つの遮光膜３４１に挟まれる遮光領域内に設けられているのに対して、リセットゲート３０６は、フォトダイオード３０１の図中、上辺に位置し、増幅トランジスタ３０７は、フォトダイオード３０１の図中、下辺に位置している。すなわち、リセットゲート３０６と増幅トランジスタ３０７は、遮光領域の外に配置されている。

リセットゲート３０６や増幅トランジスタ３０７がオンになる時間は、一瞬であり、オンになる直前に光により光電変換されて蓄積された電荷は、排出されるため、リセットゲート３０６や増幅トランジスタ３０７を遮光領域の外に配置したとしても、他の部分への影響は少ないと考えられる。

また、リセットゲート３０６や増幅トランジスタ３０７を遮光領域の外に設けることで、その分、遮光領域内に設けるメモリ部３０３のサイズを大きくすることができ、蓄積できる電荷量を増やすことが可能となる。

＜単位画素の第４の実施の形態＞
図１５に単位画素の他の構成を示す。図１５は、第４の実施の形態における単位画素を上面（受光面と反対側の面）から見たときの単位画素の構成を示す図である。図１５に示した単位画素４００は、フォトダイオード４０１、転送ゲート４０２−１、メモリ部４０３−１、フローティングゲート４０４−１、浮遊拡散領域４０５−１、リセットゲート４０６、増幅トランジスタ４０７から構成されている。

図１５に示した単位画素３００も、２画素共有型であり、リセットゲート４０６と増幅トランジスタ４０７は、フォトダイオード４０１とフォトダイオード４１１とで共有される。図１５に示した単位画素４００の各部の配置は、図１４に示した単位画素３００と基本的に同じである。

図１５に示した単位画素４００のリセットゲート４０６は、フォトダイオード４０１の下辺に備えられ、増幅トランジスタ４０７は、フォトダイオード４０１の上辺に備えられる。図１５に示した単位画素４００においては、リセットゲート４０６と増幅トランジスタ４０７も、遮光領域内に設けられている。すなわち、リセットゲート４０６は、遮光膜４４１−１と遮光膜４４１−２で挟まれる遮光領域内に設けられ、増幅トランジスタ４０７は、遮光膜４４１−２と遮光膜４４１−３で挟まれる遮光領域内に設けられている。

遮光膜４４１は、フォトダイオード４０１を囲むように設けられている。上述してきた実施の形態においては、フォトダイオードの４辺のうちの２辺に遮光膜が設けられている例を挙げて説明した。例えば、図１４に示した単位画素３００のフォトダイオード３０１の左辺には遮光膜３４１−２が設けられ、フォトダイオード３０１の右辺には遮光膜３４１−３が設けられているが、フォトダイオード３０１の上辺と下辺には遮光膜は設けられていない。

これに対して、図１５に示した遮光膜は、フォトダイオードを囲むように設けられている。例えば、フォトダイオード４０１を囲むように遮光膜４４１−１が設けられている。同様にフォトダイオード４０１の下側に位置するフォトダイオード４１２は、遮光膜４４１−２に囲まれ、フォトダイオード４０１の上側に位置するフォトダイオード４１３は、遮光膜４４１−３に囲まれている。

同様に、フォトダイオード４０１の左側に位置するフォトダイオード４１４は、遮光膜４４１−４に囲まれ、フォトダイオード４０１の右側に位置するフォトダイオード４１５は、遮光膜４４１−５に囲まれている。

このように、それぞれのフォトダイオードが遮光膜で囲まれているため、例えば、メモリ部４０３は、遮光膜４４１−１と遮光膜４４１−４との間に設けられ、これらの２つの遮光膜で遮光された領域内に設けられている。よって、メモリ部４０３に迷光が侵入するようなことを防ぐことが可能となり、偽像を防ぐことが可能となる。

また、各フォトダイオード（各画素）を、矩形状の遮光膜で囲むことで、画素間の光の漏れ込みを防ぐことが可能となる。すなわち、画素間の混色を防ぐことが可能となる。

図１６は、単位画素４００を下面（受光面）から見たときの単位画素の構成を示す図である。図１６に示したように、各フォトダイオードは、遮光膜で囲まれている。また、２つのフォトダイオードに挟まれている領域、換言すれば、２つの遮光膜で挟まれている領域も、遮光膜が設けられている。

例えば、遮光膜４４１−１と遮光膜４４１−２の間には、遮光膜４６１−２が設けられ、遮光膜４４１−１と遮光膜４４１−３の間には、遮光膜４６１−１が設けられている。また、図中、縦方向にも遮光膜４６２−１と遮光膜４６２−２が設けられている。このように、裏面においては、クロス状で遮光膜４６１，４６２が設けられている。

このように裏面のフォトダイオード以外の部分は、遮光膜で覆われている。このことにより、迷光がフォトダイオードやメモリ部４０３に入り込まないように構成されている。

このような構成を有する単位画素４００の側面図は、例えば、図１１Ｂに示したように構成されている。図１５の単位画素４００を、b−b’面で切断し、側面から見たとき、図１１Ｂに示したように遮光膜が設けられている。図３に示したように遮光膜を設けることも可能である。

このように、フォトダイオード４０１を囲むように遮光膜４４１−２を設けることで、メモリ部４０３への光の侵入を防ぐことができるとともに、画素間の光の漏れ込みを防ぐことも可能となる。このことにより、メモリ部４０３に光が侵入することにより起こる偽造を防ぐことができるとともに、画素間の混色を防ぐことも可能となる。

＜単位画素の第５の実施の形態＞
図１７に単位画素の他の構成を示す。図１７は、第５の実施の形態における単位画素を上面（受光面と反対側の面）から見たときの単位画素の構成を示す図である。図１７に示した単位画素５００は、フォトダイオード５０１、転送ゲート５０２、メモリ部５０３、フローティングゲート５０４、浮遊拡散領域５０５、リセットゲート５０６、増幅トランジスタ５０７から構成されている。

図１７に示した構成は、ＦＤ領域（浮遊拡散領域）を４画素で共有する構成である。図１７に示した構成においては、フォトダイオード５０１、フォトダイオード５１１、フォトダイオード５２１、およびフォトダイオード５３１の４画素で、浮遊拡散領域５０５を共有している。図１７に示した各単位画素は、図１５に示した単位画素４００と同じく、フォトダイオードは、遮光膜で囲まれているが、図１４に示した単位画素３００と同じく、遮光膜の一部分は、開口された状態で設けられている。

例えば、フォトダイオード５０１は、遮光膜５４１で囲まれているが、遮光膜５４１の一部分は開口され、その開口されている部分に転送ゲート５０２が設けられている。他のフォトダイオードも同じ構成とされている。図１４を参照して説明したように、配線を用いずに、フォトダイオード５０１からの電荷をメモリ部５０３に転送できるため、暗電流によるノイズを低減させることが可能となる。

また、図１５を参照して説明したように、フォトダイオード５０１の周りを遮光膜５４１で囲っているため、メモリ部５０３などへの迷光による影響を低減させることが可能となる。また、図１７に示した構成においては、隣接する２×２の４画素で、浮遊拡散領域５０５を共有しているため、メモリ部５０３の面積を大きくとることが可能となり、保持することができる電荷量を増やすことが可能となる。

＜単位画素の第６の実施の形態＞
図１８に単位画素の他の構成を示す。図１８は、第６の実施の形態における単位画素を上面（受光面と反対側の面）から見たときの単位画素の構成を示す図である。図１８に示した単位画素６００の構成は、図５に示した単位画素１５０の構成と同様である。すなわち、単位画素６００は、フォトダイオード６０１、転送ゲート６０２−１、配線６０３−１、メモリ部６０４−１、フローティングゲート６０５−１、浮遊拡散領域６０６−１、リセットゲート６０７、増幅トランジスタ６０８から構成されている。

図１８に示した単位画素６００の各部の配置は、図５に示した単位画素１５０と同様である。すなわち、図１８に示した単位画素６００は、上面から見たときには、図５に示した単位画素１５０と同じであるが、以下の点が異なる。単位画素６００のフォトダイオード６０１の部分は、掘り込まれている掘り込み部６５１があり、その掘り込み部６５１に転送ゲート６０２−１が配置されている。

図１９は、図１８の単位画素６００を、Ａ−Ａ’面で切断したときの側面から見たときの図である。図１９に示した単位画素６００の遮光膜６４１、遮光膜６４２、遮光膜６４３は、図４に示した単位画素１５０の遮光膜１５４、遮光膜１５５、遮光膜１５６と同様に設けられているため、その説明は省略する。

図１９に示すように、転送ゲート６０２−１は、フォトダイオード６０１の上側に設けられ、掘り込み部６５１の部分に設けられている。掘り込み部６５１は、基板の上面より所定の深さで掘り込まれた部分である。その掘り込まれた部分に、転送ゲート６０２−１が設けられる。

掘り込み部６５１は、遮光膜６４１が形成される際、基板に対して上面から掘り込みが行われるが、この掘り込み時に形成されるようにすることができる。例えば、図７を参照して説明した製造工程おけるステップＳ３において、遮光膜１５４が形成するために基板に対して掘り込みが行われるが、このとき、掘り込み部６５１も形成されるようにしても良い。

または、図８を参照して説明した製造工程におけるステップＳ８において、余剰絶縁膜が除去されるときに、または除去された後に、基板に対する掘り込みが行われ、掘り込み部６５１が形成されるようにしても良い。

そして形成された掘り込み部６５１に、縦型の転送ゲート６０２−１を形成することで、図１９に示したような単位画素６００を作成することができる。

このように、転送ゲート６０２を深さ方向に形成することにより、また、遮光膜６４１乃至６４３を設けることにより、Ｓｉ基板からメモリ部６０４への光の漏れ込みを防ぐことができる。なお転送ゲート６０２は、深さ方向（図１９中、上下方向）に、直線状に設けても良いし、図１９に示したようにＬ字型に設けても良い。

＜単位画素の第７の実施の形態＞
図２０に単位画素の他の構成を示す。図２０は、第７の実施の形態における単位画素を上面（受光面と反対側の面）から見たときの単位画素の構成を示す図である。図２０に示した単位画素７００は、フォトダイオード７０１、転送ゲート７０２−１、メモリ部７０３−１、フローティングゲート７０４−１、浮遊拡散領域７０５−１、リセットゲート７０６、増幅トランジスタ７０７から構成されている。

図２０に示した単位画素７００は、図１８に示した単位画素６００と同じくフォトダイオード７０１上に掘り込み部７５１を有し、その掘り込み部７５１に転送ゲート７０２−１が設けられている。転送ゲート７０２−１は、遮光部７４１−２の開口されている部分に設けられている。このような遮光部７４１−２の開口されている部分に転送ゲート７０２−１が設けられる構成は、図１０に示した単位画素２００と同じである。よって、その効果として、フォトダイオード７０１からの電荷がメモリ部７０３−１に、配線を介さずに転送されることが可能となり、ノイズがのりづらくなり、ノイズにより影響を低減することが可能となる。

図２０に示した単位画素７００は、図１４に示した単位画素３００と同じく、リセットゲート７０６と増幅トランジスタ７０７は、遮光領域の外に配置されている。図１４を参照して説明したように、このように、リセットゲート７０６と増幅トランジスタ７０７を、遮光領域の外に配置しても、リセットゲート７０６や増幅トランジスタ７０７がオンになる時間は、一瞬であり、オンになる直前に光により光電変換されて蓄積された電荷は、排出されるため、他の部分への影響は少ないと考えられる。

また、リセットゲート７０６や増幅トランジスタ７０７を遮光領域の外に設けることで、その分、遮光領域内に設けるメモリ部７０３のサイズを大きくすることができ、蓄積できる電荷量を増やすことが可能となる。

図２１Ａは、図２０の単位画素７００を、Ａ−Ａ’面で切断したときの側面から見たときの図であり、図２１Ｂは、図２０の単位画素７００を、Ｂ−Ｂ’面で切断したときの側面から見たときの図である。図２１に示した単位画素７００の遮光膜７４１、遮光膜７４２は、図１２に示した単位画素２００の遮光膜２４１、遮光膜２６１と同様に設けられているため、その説明は省略する。また、図２１に示した単位画素７００の裏面側には、遮光膜７４３も設けられている。

このような遮光膜が設けられている構成は、図１２などを参照して説明した場合と同じであるが、図２１に示した単位画素７００においては、掘り込み部７５１が設けられている点が異なる。図２１Ａを参照するに、フォトダイオード７０１の上側に、掘り込み部７５１が所定の深さで設けられる。そして、その掘り込み部７５１に、Ｌ字型の転送ゲート７０２−１が設けられる。この転送ゲート７０２−１は、遮光膜７４１−２の開口部分に設けられているため、図２１Ａに示したように、転送ゲート７０２−１がある部分には、遮光膜７４１−２は設けられない構成とされている。

一方で、転送ゲート７０２−１がない部分は、図２１Ｂに示すように、遮光膜２４１−２が設けられている構成とされる。

このように、遮光膜７４１の一部分に開口があり、その開口部分に、縦型の転送ゲート７０２を設けることで、また、転送ゲート７０２が設けられている部分以外には、遮光膜７４１を設けることで、Ｓｉ基板からメモリ部７０３への光の漏れ込みを抑制することができる。

転送ゲート７０２は、例えばPoly Si（ポリシリコン）で構成しても良いし、メタル材料で構成してもよい。例えば、メタル材料で転送ゲート７０２を構成するようにした場合、ポリシリコンで転送ゲート７０２を構成するようにした場合よりも、メモリ部７０３への迷光をより低減できる。

転送ゲート７０２の位置は、フォトダイオード７０１の隅の部分でも良いが、中央部分に配置することも可能である。転送ゲート７０２をフォトダイオード７０１の中央部分に配置することで、フォトダイオード７０１と転送ゲート７０２の距離が等距離に保てるため、電荷が読み出し安くなるという利点がある。また、転送ゲート７０２をフォトダイオード７０１の中央部分に配置しても、メモリ部７０３への光の侵入を抑制することができることには変わりがない。

本技術によれば、フォトダイオードの感度を確保しつつ、電荷保持領域（メモリ部）の光学的ノイズを抑制することができる。またグローバルシャッタ方式のセンサにも適用することができる。また、センサの電荷保持領域の体積を大きくとることが可能となり、電荷保持領域の飽和容量を増大することが可能となる。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

なお、本技術は以下のような構成も取ることができる。

（１）
光電変換部と、
前記光電変換部に蓄積された電荷を保持する電荷保持部と、
前記光電変換部同士が隣接する方向の前記光電変換部の４辺のうちの少なくとも２辺に設けられる遮光部と
を備え、
前記電荷保持部は、２つの前記遮光部で遮光される領域に設けられている
撮像素子。
（２）
前記遮光部は、
前記光電変換部と前記電荷保持部が形成された基板に設けられ、
前記光電変換部同士が隣接する方向を水平方向とした場合、垂直方向に貫通した状態で前記基板に設けられる
前記（１）に記載の撮像素子。
（３）
前記光電変換部の１辺に設けられる前記遮光部は、
前記光電変換部と前記電荷保持部が形成された基板に設けられ、
前記光電変換部同士が隣接する方向を水平方向とした場合、垂直方向に設けられ、
前記光電変換部に光が入射する面を裏面とし、裏面に対向する面を表面とした場合、前記表面から垂直方向に前記基板の途中まで設けられた第１の遮光部と、前記裏面から前記基板の途中まで設けられた第２の遮光部とから構成される
前記（１）に記載の撮像素子。
（４）
２つの前記第１の遮光部の間に、前記第２の遮光部が設けられ、
前記第１の遮光部と前記第２の遮光部は、前記垂直方向において重なる部分がある状態で設けられる
前記（３）に記載の撮像素子。
（５）
前記光電変換部から前記電荷保持部に電荷を転送する転送部をさらに備え、
前記転送部が位置する部分は、前記光電変換部側に開口されている
前記（２）に記載の撮像素子。
（６）
前記光電変換部から前記電荷保持部に電荷を転送する転送部をさらに備え、
前記第１の遮光部は、前記転送部が位置する部分に開口部を有する
前記（３）に記載の撮像素子。
（７）
前記電荷蓄積部に蓄積された電荷を電圧に変換する電荷電圧部と、
前記電荷蓄積部に蓄積された電荷を前記電荷電圧部に転送する転送部と、
前記電荷電圧部をリセットするリセット部と、
前記電荷電圧部の電圧を読み出す読み出し部と
をさらに備え、
前記リセット部と前記読み出し部の少なくとも一方は、前記遮光部により遮光されている領域外に配置されている
前記（１）に記載の撮像素子。
（８）
前記遮光部は、前記光電変換部が隣接する方向の前記光電変換部の４辺に設けられている
前記（１）に記載の撮像素子。
（９）
前記電荷蓄積部に蓄積された電荷を電圧に変換する電荷電圧部をさらに備え、
前記電荷電圧部は、隣接する４個の前記光電変換部で共有される
前記（１）に記載の撮像素子。
（１０）
前記光電変換部から前記電荷保持部に電荷を転送する転送部をさらに備え、
前記遮光部は、前記光電変換部同士が隣接する方向を水平方向とした場合、前記光電変換部と前記電荷保持部が形成された基板の垂直方向に設けられ、
前記転送部は、前記電荷保持部が設けられている前記２つの遮光部により遮光されている領域とは異なる位置であり、前記基板の垂直方向に所定の深さで掘り込まれた部分に設けられる
前記（１）に記載の撮像素子。
（１１）
前記転送部が位置する部分の前記遮光部は、開口されている
前記（１０）に記載の撮像素子。
（１２）
光電変換部と、
前記光電変換部に蓄積された電荷を保持する電荷保持部と、
前記光電変換部同士が隣接する方向の前記光電変換部の４辺のうちの少なくとも２辺に設けられる遮光部と
を備える撮像素子を製造する製造方法において、
前記光電変換部の１辺に設けられる前記遮光部を、
前記光電変換部と前記電荷保持部が形成された基板に設け、
前記光電変換部同士が隣接する方向を水平方向とした場合、垂直方向に設け、
前記光電変換部に光が入射する面を裏面とし、裏面に対向する面を表面とした場合、前記表面から垂直方向に前記基板の途中まで設けられた第１の遮光部を形成し、前記裏面から前記基板の途中まで設けられた第２の遮光部とを形成することで製造する
製造方法。

１００ 単位画素、 １０１ フォトダイオード、 １０２ 電荷蓄積部、 １０３ 蓄積電極、 １０４ 遮光膜， ２００ 単位画素， ２０１ フォトダイオード， ２０２ 転送ゲート， ２０３ メモリ部， ２０４ フローティングゲート， ２０５ 浮遊拡散領域， ２０６ リセットゲート， ２０７ 増幅トランジスタ

Claims (12)

1. 光電変換部と、
   前記光電変換部に蓄積された電荷を保持する電荷保持部と、
   前記光電変換部同士が隣接する方向の前記光電変換部の４辺のうちの少なくとも２辺に設けられる遮光部と
   を備え、
   前記電荷保持部は、２つの前記遮光部で遮光される領域に設けられている
   撮像素子。
2. 前記遮光部は、
   前記光電変換部と前記電荷保持部が形成された基板に設けられ、
   前記光電変換部同士が隣接する方向を水平方向とした場合、垂直方向に貫通した状態で前記基板に設けられる
   請求項１に記載の撮像素子。
3. 前記光電変換部の１辺に設けられる前記遮光部は、
   前記光電変換部と前記電荷保持部が形成された基板に設けられ、
   前記光電変換部同士が隣接する方向を水平方向とした場合、垂直方向に設けられ、
   前記光電変換部に光が入射する面を裏面とし、裏面に対向する面を表面とした場合、前記表面から垂直方向に前記基板の途中まで設けられた第１の遮光部と、前記裏面から前記基板の途中まで設けられた第２の遮光部とから構成される
   請求項１に記載の撮像素子。
4. ２つの前記第１の遮光部の間に、前記第２の遮光部が設けられ、
   前記第１の遮光部と前記第２の遮光部は、前記垂直方向において重なる部分がある状態で設けられる
   請求項３に記載の撮像素子。
5. 前記光電変換部から前記電荷保持部に電荷を転送する転送部をさらに備え、
   前記転送部が位置する部分は、前記光電変換部側に開口されている
   請求項２に記載の撮像素子。
6. 前記光電変換部から前記電荷保持部に電荷を転送する転送部をさらに備え、
   前記第１の遮光部は、前記転送部が位置する部分に開口部を有する
   請求項３に記載の撮像素子。
7. 前記電荷蓄積部に蓄積された電荷を電圧に変換する電荷電圧部と、
   前記電荷蓄積部に蓄積された電荷を前記電荷電圧部に転送する転送部と、
   前記電荷電圧部をリセットするリセット部と、
   前記電荷電圧部の電圧を読み出す読み出し部と
   をさらに備え、
   前記リセット部と前記読み出し部の少なくとも一方は、前記遮光部により遮光されている領域外に配置されている
   請求項１に記載の撮像素子。
8. 前記遮光部は、前記光電変換部が隣接する方向の前記光電変換部の４辺に設けられている
   請求項１に記載の撮像素子。
9. 前記電荷蓄積部に蓄積された電荷を電圧に変換する電荷電圧部をさらに備え、
   前記電荷電圧部は、隣接する４個の前記光電変換部で共有される
   請求項１に記載の撮像素子。
10. 前記光電変換部から前記電荷保持部に電荷を転送する転送部をさらに備え、
    前記遮光部は、前記光電変換部同士が隣接する方向を水平方向とした場合、前記光電変換部と前記電荷保持部が形成された基板の垂直方向に設けられ、
    前記転送部は、前記電荷保持部が設けられている前記２つの遮光部により遮光されている領域とは異なる位置であり、前記基板の垂直方向に所定の深さで掘り込まれた部分に設けられる
    請求項１に記載の撮像素子。
11. 前記転送部が位置する部分の前記遮光部は、開口されている
    請求項１０に記載の撮像素子。
12. 光電変換部と、
    前記光電変換部に蓄積された電荷を保持する電荷保持部と、
    前記光電変換部同士が隣接する方向の前記光電変換部の４辺のうちの少なくとも２辺に設けられる遮光部と
    を備える撮像素子を製造する製造方法において、
    前記光電変換部の１辺に設けられる前記遮光部を、
    前記光電変換部と前記電荷保持部が形成された基板に設け、
    前記光電変換部同士が隣接する方向を水平方向とした場合、垂直方向に設け、
    前記光電変換部に光が入射する面を裏面とし、裏面に対向する面を表面とした場合、前記表面から垂直方向に前記基板の途中まで設けられた第１の遮光部を形成し、前記裏面から前記基板の途中まで設けられた第２の遮光部とを形成することで製造する
    製造方法。

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