JP2014090381A - デューティ補正回路 - Google Patents

Abstract

【課題】セットアップマージンを大きくし、高速化が可能なデューティ補正回路を提供する。
【解決手段】入力データのデューティを補正するデューティ補正回路１０であって、前記入力データが入力され、クロック信号と同期して動作して前記入力データを、遅延させるラッチ回路２１と、前記入力データおよび前記ラッチ回路２１から出力されるラッチ回路出力に対して論理演算を行う組み合わせ回路（論理回路１３）と、を備え、前記組み合わせ回路１３は、前記入力データのデューティに基づき決定される論理演算を行う。
【選択図】 図１

Description

本発明は、信号のデューティを補正するデューティ補正回路に関し、特にデューティ補正回路の高速化に関する。

従来、信号のデューティを補正することにより、所望のデューティを有する信号を得るようにしたデューティ補正回路が提案されている。
たとえば、図１０に示すデューティ補正回路１は、フリップフロップ（ＦＦ１）１１と、フリップフロップ（ＦＦ２）１２と、論理回路（ＯＲ）１３と、インバータ（ＩＮＶ）１４と、を備える。

フリップフロップ１１は、入力データＤＡＴＡおよびクロック信号ＣＫが入力され、クロック信号ＣＫを動作クロックとして動作し、クロック信号ＣＫに同期して取り込んだ入力データＤＡＴＡを、出力信号ＦＦ１＿ｏｕｔとして出力する。入力データＤＡＴＡとは、デューティ補正回路１への入力データである。このフリップフロップ１１は、入力データＤＡＴＡに対してクロック信号ＣＫを用いて同期化を行い、遅延を解消する役割を有する。

フリップフロップ１２は、フリップフロップ１１の出力信号ＦＦ１＿ｏｕｔと、クロック信号ＣＫをインバータ１４で反転したクロック反転信号ＣＫ＿Ｂとが入力され、クロック反転信号ＣＫ＿Ｂを動作クロックとして動作し、クロック反転信号ＣＫ＿Ｂに同期して取り込んだ出力信号ＦＦ１＿ｏｕｔを、出力信号ＦＦ２＿ｏｕｔとして出力する。
論理回路１３は、フリップフロップ１１の出力信号ＦＦ１＿ｏｕｔとフリップフロップ１２の出力信号ＦＦ２＿ｏｕｔとが入力され、これらの論理和を演算しその演算結果を出力信号ＯＵＴ１として出力する。この出力信号ＯＵＴ１がデューティ補正回路１による出力信号となる。

このように２つのフリップフロップＦＦと組み合わせ回路とを備えたデューティ補正回路として、例えば、特許文献１および特許文献２が提案されている。
この図１０に示すデューティ補正回路１では、クロック信号ＣＫおよびクロック反転信号ＣＫ＿Ｂをフリップフロップ１１および１２のそれぞれに入力することで、クロック信号ＣＫの立ち上がりエッジおよび立ち下がりエッジをトリガとして、入力データＤＡＴＡに対して位相がずれた２つの信号であり、且つ位相に１８０°の差のある２つの信号を出力させる。そして、フリップフロップ１１および１２の出力信号ＦＦ１＿ｏｕｔ、ＦＦ２＿ｏｕｔを後段の、組み合わせ回路としての論理回路１３に入力し、論理回路１３により、これら２つの出力信号ＦＦ１＿ｏｕｔおよびＦＦ２＿ｏｕｔの論理和を演算することで、デューティの調整を行っている。

具体例として、デューティが５０％となるように入力データＤＡＴＡのデューティを補正する場合について説明する。
なお、図１０では、組み合わせ回路として論理和を演算する論理回路（ＯＲ）１３を用いているが、組み合わせ回路は、入力データＤＡＴＡに応じて適宜選択することができる。例えば、入力データＤＡＴＡがクロック信号ＣＫに同期して動作するカウンタや分周器などで作られたクロック信号に同期した同期信号であり、ＨＩＧＨレベル区間が、ＬＯＷレベル区間に比較して１クロック分短くなるような信号である場合には、図１０に示すように論理回路（ＯＲ）１３のような、フリップフロップ１１および１２の出力信号ＦＦ１＿ｏｕｔおよびＦＦ２＿ｏｕｔの足し合わせをする組み合わせ回路を用いる。また、例えば入力データＤＡＴＡが、クロック信号ＣＫに同期して動作するカウンタや分周器などで作られたクロック信号ＣＫに同期した同期信号であり、ＨＩＧＨレベル区間がＬＯＷレベル区間に比較して１クロック分長くなるような信号である場合には、論理積を演算する論理回路（ＡＮＤ）のような、フリップフロップ１１および１２の出力信号ＦＦ１＿ｏｕｔおよびＦＦ２＿ｏｕｔを差し引くような組み合わせ回路を用いる。

図１１は、図１０に示すデューティ補正回路１において、デューティを５０％に補正する場合の各部のタイミングチャートを示したものである。
図１１において、（ａ）はクロック信号ＣＫ、（ｂ）は入力データＤＡＴＡ、（ｃ）はフリップフロップ（ＦＦ１）１１の出力信号ＦＦ１＿ｏｕｔ、（ｄ）はフリップフロップ（ＦＦ２）１２の出力信号ＦＦ２＿ｏｕｔ、（ｅ）は論理回路（ＯＲ）１３、すなわちデューティ補正回路１の出力信号ＯＵＴ１である。

入力データＤＡＴＡは、クロック信号ＣＫを３分周した信号であって、ＨＩＧＨレベル区間はクロック信号ＣＫの１クロック分、ＬＯＷレベル区間はクロック信号ＣＫの２クロック分となる信号である。
このような入力データＤＡＴＡとクロック信号ＣＫとを、フリップフロップ１１に入力することにより、図１１（ｃ）に示すように、入力データＤＡＴＡを１クロック分遅延した出力信号ＦＦ１＿ｏｕｔを得る。さらに、クロック反転信号ＣＫ＿Ｂおよびフリップフロップ１１の出力信号ＦＦ１＿ｏｕｔをフリップフロップ１２に入力することにより、図１１（ｄ）に示すように、出力信号ＦＦ１＿ｏｕｔを、１／２クロック分遅延した出力信号ＦＦ２＿ｏｕｔを得る。

その結果、入力データＤＡＴＡに対して位相がずれた２つの信号であり、且つ位相に１８０°（πｒａｄ）の差のある、出力信号ＦＦ１＿ｏｕｔおよびＦＦ２＿ｏｕｔというクロック信号ＣＫに同期した２つの信号を得ることができる。
これら出力信号ＦＦ１＿ｏｕｔおよびＦＦ２＿ｏｕｔを論理回路（ＯＲ）１３に入力し、これらの論理和を演算することにより、図１１（ｅ）に示すように、デューティが５０％となる出力信号ＯＵＴ１を得ることができる。

特開２００２−２９０２１４号公報 米国特許第６９９８８８２号明細書

図１１のタイミングチャートに示すように、従来のデューティ補正回路１は、フリップフロップ１１がクロック信号ＣＫの立ち上がりで入力データＤＡＴＡを取り込むのと同時に、フリップフロップ１１の出力信号ＦＦ１＿ｏｕｔが確定し、その直後のクロック信号ＣＫの立ち下がり、すなわちクロック反転信号ＣＫ＿Ｂの立ち上がりでフリップフロップ１２が出力信号ＦＦ１＿ｏｕｔを取り込むため、フリップフロップ１１および１２は、クロック信号ＣＫの１周期の１／２以下という比較的高速で動作する必要がある。その理由を、図１２を伴って説明する。

図１２は、図１１の一部を拡大したタイミングチャートである。
図１２において（ａ）は入力データＤＡＴＡ、（ｂ）はクロック信号ＣＫ、（ｃ）はフリップフロップ１１の出力信号ＦＦ１＿ｏｕｔ、（ｄ）はクロック反転信号ＣＫ＿Ｂである。
なお、図１２中の「ｄｅｌａｙ」は、クロック信号ＣＫ、クロック反転信号ＣＫ＿Ｂの切り換わりに対する、入力データＤＡＴＡあるいは出力信号ＦＦ１＿ｏｕｔの切り換わりの遅延時間を表す。

図１２のタイミングチャートに示すように、時点ｔ１でのクロック信号ＣＫの立ち上がりに対して、入力データＤＡＴＡにデータ遅延（遅延時間ｄｅｌａｙ）が生じると、フリップフロップ１１は、時点ｔ３でのクロック信号ＣＫの立ち上がりで入力データＤＡＴＡを取り込むことになる。したがって、時点ｔ２で入力データＤＡＴＡが立ち上がった時点から時点ｔ３でのクロック信号ＣＫの立ち上がりエッジまでの間に、入力データＤＡＴＡとして読み取るべき信号がフリップフロップ１１の入力端子に到達していなければならない。

また、フリップフロップ１２は、時点ｔ４でフリップフロップ１１の出力信号ＦＦ１＿ｏｕｔが立ち上がった時点から時点ｔ５でのクロック信号ＣＫすなわちクロック反転信号ＣＫ＿Ｂの立ち上がりエッジまでの間に、出力信号ＦＦ１＿ｏｕｔとして読み取るべき信号がフリップフロップ１２の入力端子に到達していなければならない。
このように、クロック信号ＣＫに同期した信号である入力データＤＡＴＡの値が時点ｔ２で確定してから、クロック信号ＣＫの時点ｔ３での立ち上がりエッジでフリップフロップ１１が入力データＤＡＴＡを読み取るまでの余裕時間、すなわち、時点ｔ２から時点ｔ３までの区間Ｔ１、また、クロック信号ＣＫに同期した信号であるフリップフロップ１１の出力信号ＦＦ１＿ｏｕｔが時点ｔ４で確定してから、クロック信号の時点ｔ５での立ち上がりエッジでフリップフロップ１２が出力信号ＦＦ１＿ｏｕｔを読み取るまでの余裕時間、すなわち時点ｔ４から時点ｔ５までの区間Ｔ２を、それぞれセットアップマージンと呼ぶ。

つまり、従来のデューティ補正回路１の方式においては、図１２に示すように、時点ｔ３でのクロック信号ＣＫの立ち上がりエッジの直後の逆相エッジ、すなわち時点ｔ５でのクロック反転信号ＣＫ＿Ｂの立ち上がりエッジで、フリップフロップ１２がフリップフロップ１１の出力信号ＦＦ１＿ｏｕｔを取り込む必要がある。
そのため、フリップフロップ１２のセットアップマージンは、クロック信号ＣＫの半周期からさらにフリップフロップ１１の遅延時間ｄｅｌａｙを差し引いた時間、すなわち、図１２の時点ｔ４から時点ｔ５までの区間となってしまい、高速なクロック信号ＣＫでの動作が難しいという問題がある。

このようなセットアップマージンは、回路の高速化に伴い確保することが困難になるため、特に高速動作ＩＣではセットアップマージン不足の解消が求められている。
そこで、この発明は、上記の点に鑑み、セットアップマージンを大きくし、より高速化が可能なデューティ補正回路を提供することを目的としている。

本発明の一態様は、入力データのデューティを補正するデューティ補正回路（例えば図１のデューティ補正回路１０）であって、前記入力データが入力され、クロック信号と同期して動作して前記入力データをラッチするラッチ回路（例えば図１のラッチ回路２１）と、前記入力データおよび前記ラッチ回路から出力されるラッチ回路出力に対し、前記入力データのデューティの補正内容に基づき決定された論理演算を行う組み合わせ回路（例えば図１の論理回路１３）と、を備えることを特徴とするデューティ補正回路である。

さらに、前記入力データが入力され、当該入力データをクロック信号に同期した信号に位相調整するフリップフロップ（例えば図１のフリップフロップ１１）を有し、前記ラッチ回路は、前記フリップフロップで位相調整した後の前記入力データを遅延させるようにしてもよい。
本発明の他の態様は、入力データのデューティを補正するデューティ補正回路（例えば図７のデューティ補正回路３０）であって、前記入力データが入力され且つ前記クロック信号と同期して動作し前記入力データを遅延させる第１ラッチ回路（例えば図７のラッチ回路３１ａ）と、当該第１ラッチ回路から出力される第１ラッチ回路出力が入力され且つ前記クロック信号と同期して動作し前記第１ラッチ回路出力を遅延させる第２ラッチ回路（例えば図７のラッチ回路３１ｂ）と、前記第１ラッチ回路出力および前記第２ラッチ回路から出力される第２ラッチ回路出力に対して論理演算を行う組み合わせ回路（例えば図７の論理回路１３）と、を備え、前記組み合わせ回路は、前記入力データのデューティに基づき決定される論理演算を行うことを特徴とするデューティ補正回路である。

前記第１ラッチ回路および第２ラッチ回路はフリップフロップ（例えば図７のフリップフロップ３１）を構成していてもよい。
前記入力データは前記クロック信号に同期して動作するカウンタまたは分周器またはシフトレジスタで構成されていてよい。
前記入力データは、ＨＩＧＨレベル区間がＬＯＷレベル区間に比べて、前記クロック信号の１クロック分短くなるデータであってよい。

前記組み合わせ回路は、論理和を演算する回路であってよい。
前記入力データは、ＨＩＧＨレベル区間がＬＯＷレベル区間に比べて、前記クロック信号の１クロック分長くなるデータであってよい。
前記組み合わせ回路は、論理積を演算する回路であってよい。

本発明によれば、デューティ補正回路を構成する各部はクロック信号に同期して動作するためクロック信号に対するセットアップマージンのみ確保すればよく、クロック信号に対するセットアップマージンとして、クロック信号とクロック信号を反転したクロック反転信号とを用いる場合に比較してセットアップマージンとしてより長い区間を確保することができる。そのため、デューティ補正回路の高速化を図ることができる。また、ラッチ回路は、例えばフリップフロップなどの他の回路よりも回路規模が小さいため、ラッチ回路を利用することによって、回路面積の削減を図ることができる。

本発明の第１実施形態に係るデューティ補正回路の一例を示す構成図である。 図１の各部の波形を示すタイミングチャートの一例である。 図２の一部の波形の詳細なタイミングを示したものである。 本発明の第２実施形態に係るデューティ補正回路の一例を示す構成図である。 図４の各部の波形を示すタイミングチャートの一例である。 図５の一部の波形の詳細なタイミングを示したものである。 本発明の第３実施形態に係るデューティ補正回路の一例を示す構成図である。 図７の各部の波形を示すタイミングチャートの一例である。 図８の一部の波形の詳細なタイミングを示したものである。 従来のデューティ補正回路の一例を示す構成図である。 図１０の各部の波形を示すタイミングチャートの一例である。 図１１の一部の波形の詳細なタイミングを示したものである。

以下、本発明の実施形態について、図面を参照しながら説明する。
以下の説明において参照する各図では、他の図と同等部分は同一符号によって示される。

まず第１実施形態について説明する。
図１は、第１の実施形態におけるデューティ補正回路１０の一例を示す構成図である。
第１の実施形態におけるデューティ補正回路１０は、フリップフロップ（ＦＦ１）１１とラッチ回路（ＬＡＴＣＨ）２１と、論理回路（ＯＲ）１３と、を含んで構成される。
フリップフロップ１１は、入力データＤＡＴＡおよびクロック信号ＣＫを入力し、クロック信号ＣＫを動作クロックとして入力データＤＡＴＡを取り込み、その出力としてＦＦ１＿ｏｕｔを出力する。

ラッチ回路２１は、フリップフロップ１１の出力信号ＦＦ１＿ｏｕｔとクロック信号ＣＫとを入力し、クロック信号ＣＫを動作クロックとして出力信号ＦＦ１＿ｏｕｔを取り込み、その出力として出力信号Ｌａｔｃｈ＿ｏｕｔを出力する。
論理回路１３は、フリップフロップ１１の出力信号ＦＦ１＿ｏｕｔとラッチ回路２１の出力信号Ｌａｔｃｈ＿ｏｕｔとを入力し、出力信号ＦＦ１＿ｏｕｔおよび出力信号Ｌａｔｃｈ＿ｏｕｔの論理和を、デューティ補正回路１０の出力信号ＯＵＴ１０として出力する。

フリップフロップ１１は、入力データＤＡＴＡに対し、クロック信号ＣＫを用いて同期化を行い、遅延を解消する役割を持つ。
図１に示すように、第１実施形態におけるデューティ補正回路１０は、図１０に示す従来のデューティ補正回路１において、フリップフロップ（ＦＦ２）１２およびインバータ１４に替えて、ラッチ回路２１を設けている。つまり、第１実施形態におけるデューティ補正回路１０は、従来のデューティ補正回路１においては、クロック反転信号ＣＫ＿Ｂの立ち上がりエッジで、フリップフロップ（ＦＦ１）１１の出力信号ＦＦ１＿ｏｕｔを取り込むフリップフロップ（ＦＦ２）１２を使用していたのに対し、フリップフロップ１２の代わりに、クロック信号ＣＫの立ち上がりエッジで出力信号ＦＦ１＿ｏｕｔを読み込むラッチ回路２１を用いることで、セットアップマージンを確保するようにしている。

また、入力データＤＡＴＡのデューティの補正は、図１に示すフリップフロップ１１およびラッチ回路２１にクロック信号ＣＫを入力し、クロック信号を入力することで、入力データＤＡＴＡに対して位相がずれた２つの信号であり且つ位相に１８０°の差のある２つの信号ＦＦ１＿ｏｕｔおよびＬａｔｃｈ＿ｏｕｔを出力させ、これら２つの出力信号ＦＦ１＿ｏｕｔおよびＬａｔｃｈ＿ｏｕｔに対し、後段の論理回路で論理演算することで行う。

具体例として、デューティ補正回路１０の出力信号ＯＵＴ１０のデューティが５０％となるように、入力データＤＡＴＡを補正する場合について説明する。
図２は、図１に示すデューティ補正回路１０において、デューティを５０％に補正する場合の各部のタイミングチャートを示したものである。
図２において、（ａ）はクロック信号ＣＫ、（ｂ）は入力データＤＡＴＡ、（ｃ）はフリップフロップ１１の出力信号ＦＦ１＿ｏｕｔ、（ｄ）はラッチ回路２１の出力信号Ｌａｔｃｈ＿ｏｕｔ、（ｅ）はデューティ補正回路１０の出力信号ＯＵＴ１０である。

入力データＤＡＴＡはクロック信号ＣＫに同期した同期信号であって、デューティ補正回路の前段の、クロック信号ＣＫで動作するカウンタや分周器またはシフトレジスタなどで、ＨＩＧＨレベル区間とＬＯＷレベル区間の差が１クロック分となるよう作られている。ここでは、入力データＤＡＴＡが、クロック信号ＣＫを３分周した信号であり、ＨＩＧＨレベル区間は、クロック信号ＣＫの１クロック分、ＬＯＷレベル区間はクロック信号ＣＫの２クロック分となる信号である場合について説明する。

このような入力データＤＡＴＡを、フリップフロップ１１に入力し、フリップフロップ１１の出力信号ＦＦ１＿ｏｕｔをラッチ回路２１に入力し、さらにクロック信号ＣＫをフリップフロップ１１およびラッチ回路２１に入力することによって、図２（ｃ）に示す出力信号ＦＦ１＿ｏｕｔと図２（ｄ）に示す出力信号Ｌａｔｃｈ＿ｏｕｔという、入力データＤＡＴＡに対して位相のずれた２つの信号であり且つ位相に１８０°の差のある２つの信号を取り出すことができる。

そして、これら出力信号ＦＦ１＿ｏｕｔおよびＬａｔｃｈ＿ｏｕｔを図１に示す論理回路１３で論理和を演算することで、図２（ｅ）に示すデューティが５０％となる出力信号ＯＵＴ１０を得ることができる。
ここで、図１に示す回路構成を有するデューティ補正回路１０におけるセットアップマージンを考える。

図３は、図２の一部を拡大したタイミングチャートである。
図３において、（ａ）は入力データＤＡＴＡ、（ｂ）はクロック信号ＣＫ、（ｃ）はフリップフロップＦＦ１の出力信号ＦＦ１＿ｏｕｔ、（ｄ）はクロック信号ＣＫである。
なお、図３中の「ｄｅｌａｙ」は、クロック信号ＣＫの切り換わりに対する、入力データＤＡＴＡあるいは出力信号ＦＦ１＿ｏｕｔの切り換わりの遅延時間を表す。

図３のタイミングチャートに示すように、時点ｔ１１でのクロック信号ＣＫの立ち上がりに対して、入力データＤＡＴＡの切り換わりに遅延時間ｄｅｌａｙのデータ遅延が生じるものとすると、フリップフロップ１１は、時点ｔ１３でのクロック信号ＣＫの立ち上がりで入力データＤＡＴＡを取り込むことになる。
したがって、時点ｔ１２で入力データＤＡＴＡがＨＩＧＨレベルに切り換わった時点から時点ｔ１３でのクロック信号ＣＫの立ち上がりエッジまでの間に、入力データＤＡＴＡとして読み取るべき信号がフリップフロップＦＦ１の入力端子に到達していなければならない。つまり、セットアップマージンはｔ１２からｔ１３の区間Ｔ１１となり、クロック信号ＣＫの１周期から遅延時間ｄｅｌａｙを減算した相当の時間となる。

一方、ラッチ回路２１では、時点ｔ１４でフリップフロップ１１の出力信号ＦＦ１＿ｏｕｔがＨＩＧＨレベルに切り換わった時点から時点ｔ１５でのクロック信号ＣＫの立ち上がりエッジまでの間に、出力信号ＦＦ１＿ｏｕｔとして読み取るべき信号がラッチ回路２１の入力端子に到達していなければならない。
つまり、フリップフロップ１１の出力信号ＦＦ１＿ｏｕｔが、時点ｔ１３でのクロック信号ＣＫの立ち上がりエッジから遅延時間ｄｅｌａｙのデータ遅延が経過した時点ｔ１４で入力データＤＡＴＡがＨＩＧＨレベルに切り換わった時点から時点ｔ１５でのクロック信号ＣＫの立ち上がりエッジまでの間がセットアップマージンとなり、クロック信号ＣＫの１周期から遅延時間ｄｅｌａｙを減算した相当の区間Ｔ１２となる。すなわち、ラッチ回路２１のセットアップマージンの区間Ｔ１２は、フリップフロップ１１のセットアップマージンの区間Ｔ１１と同等となり、クロック信号ＣＫの１／２周期相当よりも長い時間をセットアップマージンとして確保することができる。

ここで、図１２に示す、従来のデューティ補正回路１における各部のセットアップマージンと、図３に示す、第１実施形態におけるデューティ補正回路１０における各部のセットアップマージンとを比較すると、フリップフロップ１１におけるセットアップマージンの区間はＴ１（図１２）とＴ１１（図３）とで同じであるが、従来のデューティ補正回路１では、図１２に示すように、クロック反転信号ＣＫ＿Ｂを用いたフリップフロップ１２では、入力データＤＡＴＡに対して位相がずれた２つの信号であり且つ位相が１８０°ずれた２つの信号を取り出す場合、フリップフロップ１１の出力信号ＦＦ１＿ｏｕｔの取り込みタイミングが時点ｔ５での立ち上がりエッジすなわちクロック信号ＣＫの立ちエッジで行われ、セットアップマージンが区間Ｔ２であるのに対し、本実施形態におけるデューティ補正回路１０では、図３に示すように、フリップフロップ１１の出力信号ＦＦ１＿ｏｕｔの取り込みタイミングは時点ｔ１５でのクロック信号ＣＫの立ち上がりエッジとなり、すなわち、フリップフロップ１１でのデータの取り込みタイミングと同じクロック信号ＣＫの立ち上がりエッジで行われるため、ラッチ回路２１のセットアップマージンはフリップフロップ１１のセットアップマージン（区間Ｔ１１）と同じ長さの区間Ｔ１２となる。つまり、入力データＤＡＴＡに対して位相がずれた２つの信号であり且つ位相がクロック信号の１８０°相当ずれた２つの信号を取り出す回路として、フリップフロップ１２を用いた従来のデューティ補正回路１に比較して、ラッチ回路２１を用いた図１に示すデューティ補正回路１０の方が、セットアップマージンを大きくとれることがわかる。

すなわち、図１に示すデューティ補正回路１０の方が、セットアップマージンとしてより長い区間を確保することができるため、クロック信号ＣＫの周期を短くした場合であってもセットアップエラーの発生を抑制することができ、すなわち、デューティ補正回路１０の高速化を図ることができる。
また、図１０に示す従来のデューティ補正回路１では、遅延時間ｄｅｌａｙがクロック信号ＣＫの１／２周期を超えた場合、クロック反転信号ＣＫ＿Ｂを動作クロックとして動作するフリップフロップ１２ではセットアップマージンが経過してもトグルしないため、所望の出力信号ＯＵＴ１を得ることができない。しかしながら、図１に示すラッチ回路２１を用いたデューティ補正回路１０では、遅延時間ｄｅｌａｙがクロック信号ＣＫの１／２周期を超えた場合でも、出力信号ＯＵＴ１０が、遅延時間ｄｅｌａｙ相当だけ削られるだけですみトグルは生じる。そのため、出力信号ＯＵＴ１０に応じて動作する図示しない回路等が、出力信号ＯＵＴ１０がトグルしないことに起因して誤動作することを回避することができる。

このように、図１によるデューティ補正回路１０の各部では、デューティ補正時には、クロック信号ＣＫを動作クロックとして動作するため、セットアップマージンが図１０に示す従来のデューティ補正回路１に対して約２倍となり、すなわち約２倍の高速化につながる。
つまり、従来のように、デューティ補正回路１が、クロック信号ＣＫとクロック反転信号ＣＫ＿Ｂとを動作クロックとする場合、クロック信号ＣＫおよびクロック反転信号ＣＫ＿Ｂの立ち上がりまでにデータを取り込まなくてはならないため、クロック反転信号ＣＫ＿Ｂの立ち上がりに対するセットアップマージンは、クロック信号ＣＫに比較して１／２クロック分短いため、クロック信号ＣＫおよびクロック反転信号ＣＫ＿Ｂの２点について十分なセットアップマージンを確保する必要があった。しかしながら、上記実施形態では各部はクロック信号ＣＫを動作クロックとして動作しているため、クロック信号ＣＫに対するセットアップマージンのみを確保すればよく、クロック信号ＣＫに対するセットアップマージンは、クロック反転信号ＣＫ＿Ｂの立ち上がりエッジに対するセットアップマージンよりも版クロック程度長い区間を確保することができる。したがって、約２倍程度の高速化を図ることができる。
また、一般にラッチ回路は、フリップフロップよりも回路規模が小さい。そのため、フリップフロップ１２に替えてラッチ回路２１を用いることによって、回路面積の削減にもつなげることができる。

次に、本発明の第２の実施形態を説明する。
図４は、第２の実施形態におけるデューティ補正回路２０の一例を示す概略構成図である。
第２の実施形態におけるデューティ補正回路２０は、ラッチ回路（ＬＡＴＣＨ）２１と、論理回路（ＯＲ）１３と、を含んで構成される。
ラッチ回路２１は、入力データＤＡＴＡおよびクロック信号ＣＫを入力し、クロック信号ＣＫを動作クロックとして入力データＤＡＴＡを取り込み、その出力として出力信号Ｌａｔｃｈ＿ｏｕｔを出力する。
論理回路１３は、入力データＤＡＴＡおよびラッチ回路２１の出力信号Ｌａｔｃｈ＿ｏｕｔを入力し、入力データＤＡＴＡおよび出力信号Ｌａｔｃｈ＿ｏｕｔの論理和を演算し、演算結果を、デューティ補正回路２０の出力信号ＯＵＴ２０として出力する。

ここで、第２の実施形態におけるデューティ補正回路２０は、入力データＤＡＴＡとして、クロック信号ＣＫに同期した信号であり、且つ、入力データＤＡＴＡの切り換わりの遅延時間ｄｅｌａｙが比較的短い信号を、補正対象としている。すなわち、前記第１の実施形態におけるデューティ補正回路１０は、入力データＤＡＴＡとしてデータ遅延を解消するためのフリップフロップ１１が必要であるが、この第２の実施形態では、入力データＤＡＴＡの遅延を解消するためのフリップフロップを備えていない。

つまり、入力データＤＡＴＡの遅延時間ｄｅｌａｙが短い場合、図１０に示すような、データ遅延を解消するためのフリップフロップ１１を設けなくともよい。そのため、第２の実施形態におけるデューティ補正回路２０は、図４に示すように、入力データＤＡＴＡのデータ遅延を解消するフリップフロップなどの回路を備えていない。
そして、図１０に示す従来のデューティ補正回路１のように、クロック信号ＣＫの反転信号ＣＫ＿Ｂを動作クロックとし、クロック反転信号ＣＫ＿Ｂの立ち上がりエッジでデータを取り込むフリップフロップ１２を使用する代わりに、クロック信号ＣＫに同期してデータを取り込むラッチ回路２１を用いることで、セットアップマージンを確保するようにしている。

すなわち、入力データＤＡＴＡのデューティの補正は、図４に示すラッチ回路２１に、動作クロックとしてのクロック信号ＣＫと入力データＤＡＴＡとを入力することによって、入力データＤＡＴＡに対して位相がずれた２つの信号であり且つ位相に１８０°の差がある２つの信号を出力させ、ラッチ回路２１の出力信号Ｌａｔｃｈ＿ｏｕｔと、入力データＤＡＴＡとの論理和を、論理回路１３で演算することで行っている。

具体的に、デューティ補正回路２０の出力信号ＯＵＴ２０のデューティが５０％となるように、入力データＤＡＴＡを補正する場合を考える。
図５は、デューティ補正回路２０の各部の波形を示すタイミングチャートである。図５において、（ａ）はクロック信号ＣＫ、（ｂ）は入力データＤＡＴＡ、（ｃ）はラッチ回路２１の出力信号Ｌａｔｃｈ＿ｏｕｔ、（ｄ）は論理回路１３の出力であるデューティ補正回路２０の出力信号ＯＵＴ２０である。

入力データＤＡＴＡはクロック信号ＣＫに同期した同期信号であって、デューティ補正回路の前段の、クロック信号ＣＫで動作するカウンタや分周器またはシフトレジスタなどで、ＨＩＧＨレベル区間とＬＯＷレベル区間の差が１クロック分となるよう作られている。
ここで、入力データＤＡＴＡが、クロック信号ＣＫを３分周した信号であり、ＨＩＧＨレベル区間は動作クロックＣＫの１クロック分、ＬＯＷレベル区間は動作クロックの２クロック分となる信号である場合を考える。

この入力データＤＡＴＡをラッチ回路２１に入力するとともに動作クロックＣＫを入力することで、ラッチ回路２１から、図５（ｃ）に示すように、入力データＤＡＴＡに対して位相差が１８０°ある出力信号Ｌａｔｃｈ＿ｏｕｔを取り出すことができる。
そして、入力データＤＡＴＡおよび出力信号Ｌａｔｃｈ＿ｏｕｔの論理和を論理回路１３で演算することにより、図５（ｄ）に示すように、デューティが５０％の出力信号ＯＵＴ２０となるように調整することができる。

図６は、図５の一部を拡大したタイミングチャートである。図６において（ａ）は入力データＤＡＴＡ、（ｂ）はクロック信号ＣＫである。
図６（ａ）においてｄｅｌａｙは、クロック信号ＣＫの切り換わりに対する入力データＤＡＴＡの切り換わりの遅延時間を表す。この入力データＤＡＴＡにおける遅延時間ｄｅｌａｙは、フリップフロップ１１により、入力データＤＡＴＡに対して動作クロックＣＫを用いて同期化を行い、遅延を解消する必要がないほど短い時間である。

図４に示す構成のデューティ補正回路２０におけるセットアップマージンを考えると、図１２に示す従来のデューティ補正回路１の各部のタイミングチャートに示すとおり、クロック反転信号ＣＫ＿Ｂを用いたフリップフロップ１２により、位相が１８０°ずれた信号を取り出す場合、データの取り込みタイミングが動作クロックＣＫの立ち下がりエッジで行われるため区間Ｔ２程度であるのに対し、ラッチ回路２１を用いた第２の実施形態におけるデューティ補正回路２０では、図６に示すように、セットアップマージンは区間Ｔ２１となり、図１２に示す従来のデューティ補正回路１におけるフリップフロップ１１のセットアップマージンの区間Ｔ１と同等の長さの区間Ｔ２１となる。すなわち、図１２に示すようにフリップフロップ１２におけるセットアップマージンが区間Ｔ２であってクロック信号ＣＫの約半周期分であるのに対し、図６に示すように、第２実施形態におけるデューティ補正回路２０のラッチ回路２１におけるセットアップマージンは区間Ｔ２１となり、約１周期分となる。したがって、クロック反転信号ＣＫ＿Ｂを用いたフリップフロップ１２を用いる場合に比較して、より大きなセットアップマージンを得ることができる。したがって、この第２の実施形態も上記第１の実施形態と同等の作用効果を得ることができるとともに、データ遅延の少ない入力データＤＡＴＡを対象とする分、このデータ遅延を解消するためのフリップフロップなどの回路を設ける必要がないため、より簡易な構成で実現することができるとともに、回路面積の低減を図ることができる。

次に、本発明の第３の実施形態を説明する。
図７は、第３の実施形態におけるデューティ補正回路３０の一例を示す回路図である。
第３の実施形態におけるデューティ補正回路３０は、フリップフロップ（ＦＦ）３１と、論理回路（ＯＲ）１３と、を含んで構成される。
フリップフロップ３１は、第１ラッチ回路（ＬＡＴＣＨ１）３１ａと第２ラッチ回路（ＬＡＴＣＨ２）３１ｂとが２段に接続されたラッチの二段構成からなる。フリップフロップ３１は、クロック信号ＣＫを動作クロックとして入力するとともに、クロック信号ＣＫに同期した入力データＤＡＴＡを入力し、入力データＤＡＴＡは、第１ラッチ回路３１ａに入力される。

第１ラッチ回路３１ａは、入力データＤＡＴＡとクロック信号ＣＫとを入力し、クロック信号ＣＫを動作信号としてクロック信号ＣＫの立ち下がりエッジで入力データＤＡＴＡを取り込み、出力信号Ｌ１を出力する。
第２ラッチ回路３１ｂは、第１ラッチ回路３１ａの出力信号Ｌ１とクロック信号ＣＫとを入力し、クロック信号ＣＫを動作信号としてクロック信号ＣＫの立ち上がりエッジで出力信号Ｌ１を取り込み、出力信号Ｌ２を出力する。

第１および第２ラッチ回路３１ａ、３１ｂの出力信号Ｌ１、Ｌ２がフリップフロップ３１の内部信号として論理回路１３に入力される。
論理回路１３はフリップフロップ３１の内部信号Ｌ１、Ｌ２の論理和を演算し、その出力が、デューティ補正回路３０の出力信号ＯＵＴ３０として出力される。
つまり、デューティ補正回路３０では、入力データＤＡＴＡのデューティの補正を、入力データＤＡＴＡと入力データＤＡＴＡに対して位相に１８０°の差のある出力とに対して、後段に設けた論理回路１３で演算を行うことで行っており、フリップフロップ３１の内部信号Ｌ１とＬ２とを入力信号として論理回路１３で論理和を演算することで、デューティの補正を行う。

具体的には、第１および第２ラッチ回路３１ａ、３１ｂに対して動作クロックとしてクロック信号ＣＫを入力することで、フリップフロップ３１により、入力データＤＡＴＡに対して、位相差が１８０°となる２つの内部信号Ｌ１、Ｌ２を出力させ、両者を後段の論理回路１３で演算することでデューティが５０％となる出力信号ＯＵＴ３０を得る。
すなわち、図１０に示す従来のデューティ補正回路１は、クロック反転信号ＣＫ＿Ｂを用い、クロック反転信号ＣＫ＿Ｂの立ち上がりエッジでデータを取り込むフリップフロップ１２を用いたのに対し、この第３の実施形態におけるデューティ補正回路３０は、動作クロックＣＫの立ち上がりエッジでデータを取り込む、第２ラッチ回路３１ｂを用いることで、セットアップマージンを確保する。

具体例として、出力信号ＯＵＴ３０のデューティが５０％となるように補正する場合について説明する。
図８は、図７に示すデューティ補正回路３０において、入力データＤＡＴＡのデューティを５０％に補正する場合の各部のタイミングチャートを示したものである。
図８において、（ａ）はクロック信号ＣＫ、（ｂ）は入力データＤＡＴＡ、（ｃ）は第１ラッチ回路３１ａの出力信号Ｌ１、（ｄ）は第２ラッチ回路３１ｂの出力信号Ｌ２、（ｅ）はデューティ補正回路３０の出力信号となる、論理回路１３の出力信号ＯＵＴ３０である。

入力データＤＡＴＡはクロック信号ＣＫに同期した同期信号であって、デューティ補正回路の前段の、クロック信号ＣＫで動作するカウンタや分周器またはシフトレジスタなどで、ＨＩＧＨレベル区間とＬＯＷレベル区間の差が１クロック分となるよう作られている。ここでは、入力データＤＡＴＡが、クロック信号ＣＫを３分周した信号であり、ＨＩＧＨレベル区間は、クロック信号ＣＫの１クロック分、ＬＯＷレベル区間はクロック信号ＣＫの２クロック分となる信号である場合について説明する。

このような入力データＤＡＴＡおよびクロック信号ＣＫをフリップフロップ３１に入力し、入力データＤＡＴＡを、２段接続された１段目の第１ラッチ回路３１ａに入力し、第１ラッチ回路３１ａおよび第２ラッチ回路３１ｂの出力信号Ｌ１、Ｌ２を取り出すことにより、入力データＤＡＴＡに対して位相がずれ且つ、１８０°位相差のある２つの信号を得る。そして、１８０°の位相差を有する出力信号Ｌ１、Ｌ２に対し、図７に示す論理回路１３で論理和を演算することによって、図８に示す出力信号ＯＵＴ３０に示すようにデューティが５０％となるように調整を行うことができる。

第２ラッチ回路３１ｂはデータの取り込み区間が、クロック信号ＣＫがＬＯＷレベルからＨＩＧＨレベルに切り換わるタイミングであるため、セットアップマージンは、以下のように考えられる。
図７に示すデューティ補正回路３０におけるセットアップマージンを、図９を伴って説明する。図９は、図７の一部を拡大したものであって、（ａ）は入力データＤＡＴＡ、（ｂ）は第１ラッチ回路３１ａの出力信号Ｌ１、（ｃ）はクロック信号ＣＫである。

図９に示すように、第１ラッチ回路３１ａでの入力データＤＡＴＡの取り込みタイミングは、クロック信号ＣＫの立ち上がりエッジであるため、第１ラッチ回路３１ａは、時点ｔ３５でのクロック信号ＣＫの立ち上がりエッジで入力データＤＡＴＡを取り込む。したがって、第１ラッチ回路３１ａのセットアップマージンは、時点ｔ３２で入力データＤＡＴＡが確定してから時点ｔ３５のクロック信号ＣＫの立ち上がりエッジまでの区間Ｔ３１となる。

一方、第２ラッチ回路３１ｂは、クロック信号ＣＫの立ち下がりエッジであるため、時点ｔ３６で出力信号Ｌ１を取り込む。したがって、第２ラッチ回路３１ｂのセットアップマージンは、時点ｔ３３でのクロック信号ＣＫの立ち下がりエッジに伴い、時点ｔ３４で出力信号Ｌ１が確定した時点から、時点ｔ３６のクロック信号ＣＫの立ち下がりエッジまでの区間Ｔ３２となる。つまり図１０に示す従来のデューティ補正回路１におけるフリップフロップ１１のセットアップマージンと同等である。

図９に示すように、フリップフロップ３１内部の後段の第２ラッチ回路３１ｂは動作クロックＣＫの立ち下がりで動作しているが、前段のラッチ回路３１ａの出力信号Ｌ１は、クロック信号の立ち下がりエッジで出力されるため、セットアップマージンはクロック信号ＣＫの１周期分から第１ラッチ回路３１ａの遅延時間ｄｅｌａｙを差し引いた区間Ｔ３２となる。

従来のデューティ補正回路１のフリップフロップ１２のセットアップマージンが区間Ｔ２であるのに対し、本発明におけるデューティ補正回路３０の第２ラッチ回路３１ｂのセットアップマージンはクロック信号ＣＫの約１周期分となる。したがって、クロック反転信号ＣＫ＿Ｂを用いたフリップフロップ１２を使用する場合に比較してセットアップマージンをより大きく確保できることがわかる。
したがって、第３の実施形態においても第１の実施形態と同等の作用効果を得ることができる。

なお、上記各実施形態では、入力データＤＡＴＡは、クロック信号ＣＫを３分周した信号であり、Ｈ区間は動作クロックＣＫの１クロック分、Ｌ区間は動作クロックＣＫの２クロック分となる信号であって、この入力データＤＡＴＡをＤＵＴＹが５０％となるように補正する場合について説明したが、これに限るものではない。３分周した信号でなくてもよく、またＤＵＴＹが５０％となるように補正する場合に限るものではなく、他の特性を有する入力データＤＡＴＡであっても適用することができ、要は、Ｈ区間とＬ区間とに１クロック分の差がある入力データＤＡＴＡであれば、任意のＤＵＴＹとなるように補正することができる。

その場合には、入力データＤＡＴＡに応じて組み合わせ回路として適宜論理回路を選択すればよい。例えば、入力データＤＡＴＡがクロック信号ＣＫに同期して動作するカウンタや分周器またはシフトレジスタなどで作られたクロック信号に同期した同期信号であり、ＨＩＧＨレベル区間が、ＬＯＷレベル区間に比較して１クロック分短くなるような信号である場合には、図１に示すように論理回路（ＯＲ）１３のような、フリップフロップ１１およびラッチ回路２１の出力信号ＦＦ１＿ｏｕｔおよびＬａｔｃｈ＿ｏｕｔの足し合わせをする組み合わせ回路を用いる。また、例えば入力データＤＡＴＡが、クロック信号ＣＫに同期して動作するカウンタや分周器またはシフトレジスタなどで作られたクロック信号ＣＫに同期した同期信号であり、ＨＩＧＨレベル区間がＬＯＷレベル区間に比較して１クロック分長くなるような信号である場合には、論理積を演算する論理回路（ＡＮＤ）のような、フリップフロップ１１およびラッチ回路２１の出力信号ＦＦ１＿ｏｕｔおよびＬａｔｃｈ＿ｏｕｔを差し引くような組み合わせ回路を用いればよい。

１、１０、２０、３０ デューティ補正回路
１１、１２ フリップフロップ
１３ 論理回路
１４ インバータ
２１ ラッチ回路
３１ フリップフロップ
３１ａ 第１ラッチ回路
３１ｂ 第２ラッチ回路

Claims (9)

1. 入力データのデューティを補正するデューティ補正回路であって、
   前記入力データが入力され、クロック信号と同期して動作して前記入力データをラッチするラッチ回路と、
   前記入力データおよび前記ラッチ回路から出力されるラッチ回路出力に対し、前記入力データのデューティの補正内容に基づき決定された論理演算を行う組み合わせ回路と、を備えることを特徴とするデューティ補正回路。
2. 前記入力データが入力され、当該入力データをクロック信号に同期した信号に位相調整するフリップフロップを有し、
   前記ラッチ回路は、前記フリップフロップで位相調整した後の前記入力データを遅延させることを特徴とする請求項１記載のデューティ補正回路。
3. 入力データのデューティを補正するデューティ補正回路であって、
   前記入力データが入力され且つ前記クロック信号と同期して動作し前記入力データを遅延させる第１ラッチ回路と、
   当該第１ラッチ回路から出力される第１ラッチ回路出力が入力され且つ前記クロック信号と同期して動作し前記第１ラッチ回路出力を遅延させる第２ラッチ回路と、
   前記第１ラッチ回路出力および前記第２ラッチ回路から出力される第２ラッチ回路出力に対して論理演算を行う組み合わせ回路と、を備え、
   前記組み合わせ回路は、前記入力データのデューティに基づき決定される論理演算を行うことを特徴とするデューティ補正回路。
4. 前記第１ラッチ回路および第２ラッチ回路はフリップフロップを構成することを特徴とする請求項３に記載のデューティ補正回路。
5. 前記入力データは前記クロック信号に同期して動作するカウンタまたは分周器またはシフトレジスタで構成されることを特徴とする請求項１から請求項４のいずれか１項に記載のデューティ補正回路。
6. 前記入力データは、ＨＩＧＨレベル区間がＬＯＷレベル区間に比べて、前記クロック信号の１クロック分短くなるデータであることを特徴とする請求項１から請求項５のいずれか１項に記載のデューティ補正回路。
7. 前記組み合わせ回路は、論理和を演算する回路であることを特徴とする請求項６記載のデューティ補正回路。
8. 前記入力データは、ＨＩＧＨレベル区間がＬＯＷレベル区間に比べて、前記クロック信号の１クロック分長くなるデータであることを特徴とする請求項１から請求項５のいずれか１項に記載のデューティ補正回路。
9. 前記組み合わせ回路は、論理積を演算する回路であることを特徴とする請求項８記載のデューディ補正回路。

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