JP2007086960A - クロック切り替え回路 - Google Patents

Abstract

【課題】ハザードやデューティ比の崩れを発生させずに、クロック切り替えを行うことができるクロック切り替え回路を提供する。
【解決手段】クロック選択信号ＳＥＬを第１のクロックＣＬＫ１で同期化する第１の同期化回路１と、第１の同期化回路１によって第１のクロックＣＬＫ１で同期化されたクロック選択信号ＳＥＬを第２のクロックＣＬＫ２で同期化する第２の同期化回路２と、第１の同期化回路１によって第１のクロックＣＬＫ１に同期されたクロック選択信号ＳＥＬに同期して、「１」（ハイレベル）を出力し、その後、第２の同期化回路２によって第２のクロックＣＬＫ２で同期化されたクロック選択信号ＳＥＬに同期して第２のクロックＣＬＫ２を選択するクロック選択回路５を備える。
【選択図】 図１

Description

本発明は、互いに非同期で且つ周波数の異なる第１及び第２のクロックを切り替えるクロック切り替え回路に関する。

従来のクロック切り替え回路は、図６に示すように、第１のクロックＣＬＫ１と第２のクロックＣＬＫ２を単純にクロック選択信号ＳＥＬに応じて切り替えるものであった。また、特許文献１〜５のようなクロック切り替え回路が知られている。
特開平７−２４８８４３号公報 特開２００３−２２３２３７号公報 特開２００３−３４７９３１号公報 特開２００４−５４３５０号公報 特開２００５−５０３２７号公報

しかしながら、第１のクロックＣＬＫ１と第２のクロックＣＬＫ２を単純にクロック選択信号ＳＥＬに応じて切り替える回路では、第１のクロックＣＬＫ１と第２のクロックＣＬＫ２とが互いに非同期で且つ周波数の異なる場合には、ハザードやデューティ比の崩れが発生し、これらのクロックによって動作する回路の誤動作を招く。例えば、フリップフロップの場合では、セットアップ／ホールド違反等により、メタステーブル状態を引き起こしてしまうおそれがあった。

そこで、本発明のクロック切り替え回路は、互いに非同期で且つ周波数の異なる第１及び第２のクロックを切り替えるクロック切り替え回路において、クロック選択信号を前記第１のクロックで同期化する第１の同期化回路と、前記第１の同期化回路によって第１のクロックで同期化されたクロック選択信号を第２のクロックで同期化する第２の同期化回路と、前記第１の同期化回路によって第１のクロックに同期されたクロック選択信号に同期してロウまたはハイのレベルを出力し、その後前記第２の同期化回路によって第２のクロックで同期化されたクロック選択信号に同期して第２のクロックを選択するクロック選択回路と、を備えることを特徴とするものである。

本発明のクロック切り替え回路によれば、回路の誤動作の原因となるハザードやデューティ比の崩れを発生させずに、クロック切り替えを行うことができる。

次に、本発明の実施形態に係るクロック切り替え回路について図面を参照して説明する。図１はこのクロック切り替え回路の回路図である。

１は第１のクロックＣＬＫ１を同期化の基準クロックとする第１の同期化回路であり、直列接続された２個のフリップフロップＦＦ１，ＦＦ２で構成されている。また、２は第２のクロックＣＬＫ２を同期化の基準クロックとする第２の同期化回路であり、直列接続された２個のフリップフロップＦＦ３，ＦＦ４で構成されている。

３は第１の選択回路であり、制御信号ＤＡＴＡ＿ＳＥＬに応じて、クロック選択信号ＳＥＬと第２の同期化回路２の出力信号ＣＬＫ２＿ＳＥＬのいずれかを選択する。すなわち、制御信号ＤＡＴＡ＿ＳＥＬが「０」のときはクロック選択信号ＳＥＬが選択され、制御信号ＤＡＴＡ＿ＳＥＬが「１」のときは第２の同期化回路２の出力信号ＣＬＫ２＿ＳＥＬが選択され、第１の同期化回路１に入力される。

４は第２の選択回路であり、制御信号ＤＡＴＡ＿ＳＥＬに応じて、クロック選択信号ＳＥＬと第１の同期化回路１の出力信号ＣＬＫ１＿ＳＥＬのいずれかを選択する。すなわち、制御信号ＤＡＴＡ＿ＳＥＬが「１」のときはクロック選択信号ＳＥＬが選択され、制御信号ＤＡＴＡ＿ＳＥＬが「０」のときは第１の同期化回路１の出力信号ＣＬＫ１＿ＳＥＬが選択され、第２の同期化回路２に入力される。

５はクロック選択回路であり、テスト信号ＴＥＳＴが端子ａに入力され、第１の同期化回路１の出力信号ＣＬＫ１＿ＳＥＬが端子ｂに入力され、第２の同期化回路２の出力信号ＣＬＫ２＿ＳＥＬが端子ｃに入力され、これらの信号の論理状態に応じて、図１中の真理値表に従って出力信号ＣＬＫ＿ＯＵＴを出力する。すなわち、（ａ，ｂ，ｃ）＝（０，０，０）のときは、第１のクロックＣＬＫ１が出力され、（ａ，ｂ，ｃ）＝（０，０，１）又は（０，１，０）のときは、「１」（ハイレベル＝電源電位Ｖｄｄ）が出力され、（ａ，ｂ，ｃ）＝（０，１，１）のときは第２のクロックＣＬＫ２が出力され、（ａ，ｂ，ｃ）＝（１，ｘ，ｘ）のときは、スキャンテスト用にテストクロックＴＥＳＴ＿ＣＬＫが出力される。ここで、ｘは「１」と「０」のどちらでもよい。

６は、第１の同期化回路１の出力信号ＣＬＫ１＿ＳＥＬと第２の同期化回路２の出力信号ＣＬＫ２＿ＳＥＬの両方が同一レベルになったこと、すなわち、その両方が「１」もしくは「０」となったことを検出するための検出回路である。本実施形態では、その検出回路６の一例として、第１の同期化回路１の出力信号ＣＬＫ１＿ＳＥＬと第２の同期化回路２の出力信号ＣＬＫ２＿ＳＥＬの両方が「１」であることを検出するためにＡＮＤ回路を用いている。それらの信号の両方が「１」もしくは「０」の一方を検出すれば良いのは、クロック選択の遷移状態ではクロック選択回路５の出力信号ＣＬＫ＿ＯＵＴが「１」又は「０」に固定される為に後述する第３の同期化回路７へ出力が伝播することが無いからである。

７は、クロック選択回路５によって選択された第１のクロックＣＬＫ１又は第２のクロックＣＬＫ２を同期化の基準クロックとする第３の同期化回路であり、直列接続された２個のフリップフロップＦＦ５，ＦＦ６で構成されている。この第３の同期化回路７の出力信号が上述の第１及び第２の選択回路３，４の制御信号ＤＡＴＡ＿ＳＥＬである。また、第３の同期化回路７の制御信号ＤＡＴＡ＿ＳＥＬを数クロックサイクル遅らせることにより、クロック選択が確実に完了した安定状態で第１及び第２の選択回路３，４の制御を変更させる目的もある。この制御信号ＤＡＴＡ＿ＳＥＬは、第１及び第２の選択回路３，４の制御変更と同様にクロック選択回路５によって選択された第１のクロックＣＬＫ１又は第２のクロックＣＬＫ２で動作する後段の回路を制御するための制御信号としてもそのまま利用可能である。

なお、第１、第２及び第３の同期化回路１，２，７は、メタステーブル状態を回避するために２段又はそれ以上の段数のフリップフロップで構成されることが望ましい。

次に、上述したクロック切り替え回路の動作について図２を参照しながら説明する。
第１のクロックＣＬＫ１と第２のクロックＣＬＫ２は互いに非同期で且つ周波数の異なるものとする。まず、クロック選択回路５によって第１のクロックＣＬＫ１が選択されている状態で、第２のクロックＣＬＫ２を選択するために、クロック選択信号ＳＥＬが「０」から「１」に遷移する。このときは、制御信号ＤＡＴＡ＿ＳＥＬは「０」であるため、第１の選択回路３はクロック選択信号ＳＥＬを選択し、第２の選択回路４は第１の同期化回路１の出力信号ＣＬＫ１＿ＳＥＬを選択している。

すると、第１の同期化回路１によってクロック選択信号ＳＥＬは第１のクロックＣＬＫ１で同期化される。（図２中の１）そして、第１のクロックＣＬＫ１で同期化されたクロック選択信号ＳＥＬの立ち上がりに同期して、クロック選択回路５は「１」（ハイレベル＝Ｖｄｄ）を出力する。（図２中の２）その後、第１のクロックＣＬＫ１で同期化されたクロック選択信号ＳＥＬは、第１の同期化回路１の出力信号ＣＬＫ１＿ＳＥＬとして、第２の選択回路４によって選択され、第２の同期化回路２に入力され、第２のクロックＣＬＫ２で同期化される。（図２中の３）そして、この第２のクロックＣＬＫ２で同期化された第２の同期化回路２の出力信号ＣＬＫ２＿ＳＥＬの立ち上がりに同期して、クロック選択回路５は第２のクロックＣＬＫ２を選択して出力する。（図２中の４）

また、第２の同期化回路２の出力信号ＣＬＫ２＿ＳＥＬが「１」に立ち上がると、ＡＮＤ回路６の出力信号は「０」から「１」に遷移する。このＡＮＤ回路６の出力信号は第３の同期化回路７によって、第２のクロックＣＬＫ２で同期化される。すると、第３の同期化回路７の出力信号である制御信号ＤＡＴＡ＿ＳＥＬは「０」から「１」へ遷移する。これにより、第２の選択回路４はクロック選択信号ＳＥＬを選択し、第１の選択回路３は第２の同期化回路２の出力信号ＣＬＫ２＿ＳＥＬを選択するように切り替えられる。（図２中の５）

その後、クロック選択信号ＳＥＬが「１」から「０」に遷移する。すると、第２の同期化回路２によってクロック選択信号ＳＥＬは第２のクロックＣＬＫ２で同期化される。（図２中の６）そして、第２のクロックＣＬＫ２で同期化されたクロック選択信号ＳＥＬの立ち下がりに同期して、クロック選択回路５は「１」（ハイレベル＝Ｖｄｄ）を出力する。（図２中の７）その後、第２のクロックＣＬＫ２で同期化されたクロック選択信号ＳＥＬは、第２の同期化回路２の出力信号ＣＬＫ２＿ＳＥＬとして、第１の選択回路３によって選択され、第１の同期化回路１に入力され、第１のクロックＣＬＫ１で同期化される。（図２中の８）そして、この第１のクロックＣＬＫ１で同期化された第１の同期化回路１の出力信号ＣＬＫ１＿ＳＥＬの立ち下がりに同期して、クロック選択回路５は第１のクロックＣＬＫ１を選択して出力する。（図２中の９）

また、第２の同期化回路２の出力信号ＣＬＫ２＿ＳＥＬが「０」に立ち下がると、ＡＮＤ回路６の出力信号は「１」から「０」に遷移する。このＡＮＤ回路６の出力信号は第３の同期化回路７によって、第１のクロックＣＬＫ１で同期化される。すると、第３の同期化回路７の出力信号である制御信号ＤＡＴＡ＿ＳＥＬは「１」から「０」へ遷移する。これにより、第１の選択回路３はクロック選択信号ＳＥＬを選択し、第２の選択回路４は第１の同期化回路１の出力信号ＣＬＫ１＿ＳＥＬを選択するように切り替えられる。（図２中の１０）

このようにして、クロック選択信号ＳＥＬをクロック選択回路５によって選択されているクロックで同期化することにより、選択信号ＳＥＬが非同期であった場合でも、ハザードやデューティ比の崩れが発生しないタイミングで、「０」もしくは「１」のクロック停止状態へ切り替えることができ、また、選択されているクロックで同期されたクロック選択信号ＳＥＬをさらに非選択側のクロックで同期化することにより、ハザードやデューティ比の崩れが発生しないタイミングで、クロックの停止状態から選択クロックの出力状態へ切り替えることができる。

クロック選択回路５の具体的な回路例を図３、図４、図５に示す。この回路例のように構成することで、第１の同期化回路１の出力信号ＣＬＫ１＿ＳＥＬと第２の同期化回路２の出力信号ＣＬＫ２＿ＳＥＬが、第１及び第２のクロックＣＬＫ１，ＣＬＫ２のクロック選択論理に両方とも反映され、クロック選択回路５においてハザード等が発生するのを防止できる。

本発明の実施形態に係るクロック切り替え回路の回路図である。 本発明の実施形態に係るクロック切り替え回路の動作タイミング図である。 クロック選択回路の具体的な回路図である。 クロック選択回路の具体的な回路図である。 クロック選択回路の具体的な回路図である。 従来例のクロック切り替え回路の動作タイミング図である。

符号の説明

１ 第１の同期化回路 ２ 第２の同期化回路
３ 第１の選択回路 ４ 第２の選択回路
５ クロック選択回路 ６ ＡＮＤ回路 ７ 第３の同期化回路

Claims (6)

1. 互いに非同期で且つ周波数の異なる第１及び第２のクロックを切り替えるクロック切り替え回路において、
   クロック選択信号を前記第１のクロックで同期化する第１の同期化回路と、
   前記第１の同期化回路によって第１のクロックで同期化されたクロック選択信号を第２のクロックで同期化する第２の同期化回路と、
   前記第１の同期化回路によって第１のクロックで同期化されたクロック選択信号に同期してロウまたはハイのレベルを出力し、その後前記第２の同期化回路によって第２のクロックで同期化されたクロック選択信号に同期して第２のクロックを選択するクロック選択回路と、を備えることを特徴とするクロック切り替え回路。
2. 互いに非同期で且つ周波数の異なる第１及び第２のクロックを切り替えるクロック切り替え回路において、
   前記第１のクロックを同期化の基準クロックとして用いた第１の同期化回路と、
   前記第２のクロックを同期化の基準クロックとして用いた第２の同期化回路と、
   クロック選択信号又は前記第２の同期化回路によって第２のクロックで同期化されたクロック選択信号を第１のクロックで同期化する第１の同期化回路と、
   クロック選択信号又は前記第１の同期化回路によって第１のクロックで同期化されたクロック選択信号を第２のクロックで同期化する第２の同期化回路と、
   クロック選択信号が第２のクロックを選択するように変化した時には、
   前記第１の同期化回路によって第１のクロックに同期されたクロック選択信号に同期してロウまたはハイのレベルを出力し、その後前記第２の同期化回路によって第２のクロックで同期化されたクロック選択信号に同期して第２のクロックを選択するとともに、
   クロック選択信号が第１のクロックを選択するように変化した時には、
   前記第２の同期化回路によって第２のクロックで同期化されたクロック選択信号に同期してロウまたはハイのレベルを出力し、その後前記第１の同期化回路によって第１のクロックで同期化されたクロック選択信号に同期して第１のクロックを選択するクロック選択回路と、を備えることを特徴とするクロック切り替え回路。
3. 前記クロック選択信号又は前記第２の同期化回路によって第２のクロックで同期されたクロック選択信号を選択して、前記第１の同期化回路に入力する第１の選択回路と、
   前記クロック選択信号又は前記第１の同期化回路によって第１のクロックで同期化されたクロック選択信号を選択して、前記第２の同期化回路に入力する第２の選択回路とを備えることを特徴とする請求項２に記載のクロック切り替え回路。
4. 前記第１の同期化回路の出力信号と前記第２の同期化回路の出力信号とが同一レベルになったことを検出する検出回路と、この検出回路の出力信号を前記クロック選択回路によって選択された第１のクロック又は第２のクロックに同期させる第３の同期化回路とを備え、前記第３の同期化回路の出力信号によって前記第１及び第２の選択回路を制御したことを特徴とする請求項３に記載のクロック切り替え回路。
5. 前記第１、第２及び第３の同期化回路は、２段以上のフリップフロップで構成されていることを特徴とする請求項２に記載のクロック切り替え回路。
6. 前記クロック選択回路にはテストクロックが入力され、テスト信号に応じて前記テストクロックを出力することを特徴とする請求項１又は請求項２に記載のクロック切り替え回路。