JP2014086465A - 固体撮像装置 - Google Patents

Abstract

【課題】配線抵抗を低減することで、電源を安定化させる。
【解決手段】固体撮像装置１０は、画素領域１１及び周辺回路領域１２を有する半導体基板２０と、周辺回路領域１２かつ半導体基板２０の表面に設けられ、第１の方向に延在する第１の配線３４と、周辺回路領域１２かつ半導体基板２０の裏面に設けられ、第１の方向に延在する第２の配線４２と、第１の配線３４の一端及び第２の配線４２の一端に接続され、半導体基板２０を貫通する第１の貫通電極４０と、第１の配線３４の他端及び第２の配線４２の他端に接続され、半導体基板２０を貫通する第２の貫通電極４０とを含む。
【選択図】図４

Description

本発明の実施形態は、固体撮像装置に関する。

ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像装置は、デジタルカメラ、ビデオカメラ、或いは、監視カメラ等、多様な用途で使用されている。固体撮像装置では、画素サイズの縮小化に伴い、フォトダイオードへの入射光量を確保するのに優位な裏面照射型構造が一部で用いられている。裏面照射型固体撮像装置は、受光領域とマイクロレンズとの間に金属配線などの光学的な障害物がなくなるため、感度や画質を向上させることができる。

裏面照射型固体撮像装置は、受光素子を含む画素領域と、例えば画素領域周囲にリング状に形成されかつロジック回路及びアナログ回路を含む周辺回路とを備えている。装置の小型化を目的として周辺回路領域の幅を細くした場合、周辺回路領域の形状が細長くなり、周辺回路内の配線、特に電源配線を十分に設けることが困難となる。これにより、電源配線の抵抗が大きくなり、電源の電圧降下が大きくなる。この結果、装置の電源が不安定になってしまう。

特開２００８−３１１４１３号公報 特開２０１０−９８２１９号公報

実施形態は、配線抵抗を低減することで、電源を安定化させることが可能な固体撮像装置を提供する。

実施形態に係る固体撮像装置は、画素領域及び周辺回路領域を有し、かつ第１及び第２の主面を有する半導体基板と、前記周辺回路領域かつ前記半導体基板の第１の主面に設けられ、第１の方向に延在する第１の配線と、前記周辺回路領域かつ前記半導体基板の第２の主面に設けられ、前記第１の方向に延在する第２の配線と、前記第１の配線の一端及び前記第２の配線の一端に接続され、前記半導体基板を貫通する第１の貫通電極と、前記第１の配線の他端及び前記第２の配線の他端に接続され、前記半導体基板を貫通する第２の貫通電極とを具備する。

第１の実施形態に係る固体撮像装置の表面のレイアウト図。 固体撮像装置の裏面のレイアウト図。 図１及び図２のＡ−Ａ´線に沿った固体撮像装置の断面図。 図１及び図２のＢ−Ｂ´線に沿った固体撮像装置の断面図。 表面配線層の詳細なレイアウト図。 図５に示したＣ−Ｃ´線に沿った表面配線層の断面図。 第２の実施形態に係る周辺回路領域の断面図。 第３の実施形態に係る固体撮像装置の裏面のレイアウト図。 本実施形態の固体撮像装置を用いたデジタルカメラのブロック図。

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１の実施形態］
本実施形態では、固体撮像装置として、裏面照射（ＢＳＩ：backside illumination）構造を有するＣＭＯＳイメージセンサを例に挙げて説明する。

図１は、第１の実施形態に係る固体撮像装置１０の表面のレイアウト図である。図２は、固体撮像装置１０の裏面のレイアウト図である。図３は、図１及び図２のＡ−Ａ´線に沿った固体撮像装置１０の断面図である。図４は、図１及び図２のＢ−Ｂ´線に沿った固体撮像装置１０の断面図である。固体撮像装置１０の表面とは、半導体基板を基準にして、半導体基板の対向する第１及び第２の主面のうち半導体素子が形成される面に対応する。固体撮像装置１０の裏面とは、半導体基板の対向する第１及び第２の主面のうち半導体素子が形成される面と反対面に対応し、本実施形態では、この裏面から光が入射する。

固体撮像装置１０は、画素部（画素アレイ）が配置される画素領域１１と、画素部を駆動及び制御する周辺回路が配置される周辺回路領域１２とを備えている。画素領域１１は、受光領域１１Ａ及びオプティカルブラック領域（ＯＢ領域）１１Ｂからなる。周辺回路領域１２は、アナログ回路及びロジック回路を備えており、例えば、画素領域１１の周囲を囲むように形成されている。

固体撮像装置１０は、第１の主面（表面：front side）と、表面と対向する第２の主面（裏面：backside）とを有する半導体基板２０を備えている。半導体基板２０は、例えばシリコン（Ｓｉ）基板から構成される。なお、半導体基板２０は、シリコン（Ｓｉ）からなるエピタキシャル層（半導体層）で構成してもよい。半導体基板２０の表面には、表面配線層２１が設けられ、半導体基板２０の裏面には、裏面配線層２２が設けられる。表面配線層２１は、複数レベルの配線層、及び層間絶縁層３１を含む。裏面配線層２２は、配線、遮光膜２７、及び平坦化層２６を含む。表面配線層２１、及び裏面配線層２２の具体的な構成については後述する。

半導体基板２０の画素領域１１には、複数の受光素子２３が設けられている。各受光素子２３は、主としてフォトダイオードからなる光電変換素子であり、受光した光を電気信号に変換する。半導体基板２０の裏面には、平坦化層２６が設けられている。平坦化層２６の下には、複数のカラーフィルタ２４、及び複数のマイクロレンズ２５が設けられている。受光素子２３、カラーフィルタ２４、及びマイクロレンズ２５各１つで１つの受光セル（画素）を構成しており、画素領域１１（受光領域１１Ａ及びオプティカルブラック領域１１Ｂ）には多数の受光セルがアレイ状に配置されている。

オプティカルブラック領域１１Ｂの半導体基板２０の裏面にはさらに遮光膜２７が形成されており、この遮光膜２７は、基板裏面方向からの光を遮光する。オプティカルブラック領域１１Ｂは、受光素子の暗電流を測定するために用いられる。遮光膜２７には遮光性を有する金属が用いられ、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）などの金属で形成される。

周辺回路領域１２の半導体基板２０の表面には、複数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）３０からなるＭＯＳＦＥＴ群が設けられている。ＭＯＳＦＥＴ群３０は、後述の表面信号線と組み合わせてロジック回路、アナログ回路といった周辺回路を形成する。

半導体基板２０の表面には、層間絶縁層３１と、層間絶縁層３１内に形成された複数レベルの配線層とを含む表面配線層２１が設けられている。表面配線層２１は、複数の信号線３２、複数の表面ＶＤＤ配線３３、及び複数の表面ＶＳＳ配線３４を備えている。これらの配線は、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属で形成される。信号線３２は、複数のＭＯＳＦＥＴ３０を接続してロジック回路、アナログ回路といった周辺回路を形成する。画素領域１１の信号線３２は、受光素子２３とＭＯＳＦＥＴ３０とを接続し、受光素子２３が発生した信号を周辺回路に転送している。

図１に示すように、画素領域１１よりもＸ方向両側に配置された表面ＶＤＤ配線３３は、Ｙ方向に延在し、また、半導体基板２０のＹ方向の２辺付近まで延在している。同様に、画素領域１１よりもＸ方向両側に配置された表面ＶＳＳ配線３４は、Ｙ方向に延在し、また、半導体基板２０のＹ方向の２辺付近まで延在している。表面ＶＤＤ配線３３及び表面ＶＳＳ配線３４は、ＭＯＳＦＥＴ群３０に電源を供給するための電源配線であり、表面ＶＤＤ配線３３には電源電圧ＶＤＤ、表面ＶＳＳ配線３４には接地電圧ＶＳＳが供給される。電源電圧ＶＤＤは例えば１．５Ｖ、接地電圧ＶＳＳは例えば０Ｖである。

周辺回路領域１２の半導体基板２０内には、半導体基板２０を貫通する複数の貫通電極４０が設けられている。貫通電極４０は、表面配線層２１と裏面配線層２２とを電気的に接続するために設けられている。貫通電極４０は、ポリシリコン等の高濃度不純物半導体、あるいはアルミニウム（Ａｌ）や銅（Ｃｕ）などの金属で形成される。

表面ＶＤＤ配線３３は、ビアプラグ３５を介して貫通電極４０の一端に電気的に接続されている。また、表面ＶＤＤ配線３３は、ビアプラグ３６を介してＭＯＳＦＥＴ３０に電気的に接続されている。同様に、表面ＶＳＳ配線３４は、ビアプラグ３５を介して貫通電極４０の一端に電気的に接続されている。また、表面ＶＳＳ配線３４は、ビアプラグ３６を介してＭＯＳＦＥＴ３０に電気的に接続されている。

周辺回路領域１２の半導体基板２０の裏面には、複数の裏面ＶＤＤ配線４１、及び複数の裏面ＶＳＳ配線４２が設けられている。図２に示すように、画素領域１１よりもＸ方向両側に配置された裏面ＶＤＤ配線４１は、Ｙ方向に延在し、また、半導体基板２０のＹ方向の２辺付近まで延在している。同様に、画素領域１１よりもＸ方向両側に配置された裏面ＶＳＳ配線４２は、Ｙ方向に延在し、また、半導体基板２０のＹ方向の２辺付近まで延在している。裏面ＶＤＤ配線４１及び裏面ＶＳＳ配線４２は、ＭＯＳＦＥＴ群３０に電源を供給するための電源配線であり、裏面ＶＤＤ配線４１には電源電圧ＶＤＤ、裏面ＶＳＳ配線４２には接地電圧ＶＳＳが供給される。なお、図２の例では、画素領域１１の周囲に配置された裏面ＶＳＳ配線４２は、画素領域１１を囲むように形成されている。

裏面ＶＳＳ配線４２は、貫通電極４０の他端に電気的に接続され、この貫通電極４０を介して表面ＶＳＳ配線３４に電気的に接続されている。裏面ＶＳＳ配線４２と同様に、裏面ＶＤＤ配線４１についても、貫通電極４０を介して表面ＶＤＤ配線３３に電気的に接続されている。裏面ＶＤＤ配線４１及び裏面ＶＳＳ配線４２は、遮光膜２７と同一の金属層で形成される。

裏面ＶＳＳ配線４２は、ビアプラグ４４を介して、裏面配線層２２の下に設けられたＶＳＳパッド４５に電気的に接続されている。裏面ＶＤＤ配線４１も同様に、ビアプラグを介して、裏面配線層２２の下に設けられたＶＤＤパッド４６に電気的に接続されている。また、表面配線層２１に含まれる信号線３２は、貫通電極４０を介して、裏面配線層２２の下に設けられた信号パッド４７に電気的に接続されている。信号パッド４７は、外部装置との間で電気信号を送信及び受信するために設けられ、ＶＳＳパッド４５、及びＶＤＤパッド４６は、外部装置から電源を受けるために設けられている。電極パッド（ＶＳＳパッド４５、ＶＤＤパッド４６、及び信号パッド４７）は、周辺回路領域１２に配置され、さらに、例えば、半導体基板２０の４辺のうちＸ方向両側の２辺に配置されている。

なお、図１には、表面ＶＤＤ配線、表面ＶＳＳ配線のうち幹線の配線のみが図示されている。幹線の配線は、表面配線層２１のうち、最も配線抵抗が小さい配線層を使用して配線することが望ましい。通常、最上層配線（表面配線層２１のうち、最も半導体基板２０から遠い配線層）が、配線層の幅及び厚さを大きくできるため、最も配線抵抗が小さい配線層である。図５は、表面配線層２１の詳細なレイアウト図である。図６は、図５に示したＣ−Ｃ´線に沿った表面配線層２１の断面図である。

図５及び図６に示すように、表面ＶＤＤ配線３３及び表面ＶＳＳ配線３４は、最上層配線で構成されており、Ｙ方向に延在している。表面ＶＤＤ配線３３及び表面ＶＳＳ配線３４の下方には、表面ＶＤＤ配線３３の最下層配線３３−１、及び表面ＶＳＳ配線３４の最下層配線３４−１が設けられている。最下層配線３３−１、３４−１は、表面配線層２１の最下層配線で構成されており、Ｙ方向に直交するＸ方向に延在している。

表面ＶＳＳ配線３４は、ビアプラグ３６を介して最下層配線３４−１に電気的に接続され、最下層配線３４−１は、ビアプラグを介してＭＯＳＦＥＴ３０に電気的に接続されている。同様に、表面ＶＤＤ配線３３は、ビアプラグ３６を介して最下層配線３３−１に電気的に接続され、最下層配線３３−１は、ビアプラグを介してＭＯＳＦＥＴ３０に電気的に接続されている。このように、周辺回路領域１２内のＭＯＳＦＥＴ３０には、最下層配線３３−１、３４−１を通して電源が供給される。

次に、本実施形態に係る配線構造の特徴について説明する。
半導体基板２０の裏面かつ半導体基板２０のＸ方向両側の２辺に配置された全ての電極パッド（ＶＳＳパッド４５、ＶＤＤパッド４６、及び信号パッド４７）の直上には貫通電極４０が形成され、ＶＳＳパッド４５、ＶＤＤパッド４６、及び信号パッド４７は、貫通電極４０を介して、表面配線層２１内の配線、及び裏面配線層２２内の配線に電気的に接続されている。具体的には、ＶＤＤパッド４６は、表面ＶＤＤ配線３３及び裏面ＶＤＤ配線４１に電気的に接続されている。ＶＳＳパッド４５は、表面ＶＳＳ配線３４及び裏面ＶＳＳ配線４２に電気的に接続されている。信号パッド４７は、信号線３２に電気的に接続されている。

また、平面視で重なる領域に配置された表面ＶＤＤ配線３３及び裏面ＶＤＤ配線４１のペアは、Ｙ方向に延在し、各々の平面形状が長方形であり、その両端部で貫通電極４０に電気的に接続されている。さらに、表面ＶＤＤ配線３３及び裏面ＶＤＤ配線４１のペアは、中央部においても１つ又は複数の貫通電極４０を介して電気的に接続されている。同様に、平面視で重なる領域に配置された表面ＶＳＳ配線３４及び裏面ＶＳＳ配線４２のペアは、Ｙ方向に延在し、各々の平面形状が長方形であり、その両端部で貫通電極４０に電気的に接続されている。さらに、表面ＶＳＳ配線３４及び裏面ＶＳＳ配線４２のペアは、中央部においても１つ又は複数の貫通電極４０を介して電気的に接続されている。

図２に示すように、周辺回路領域１２の裏面のうち電極パッドと画素領域１１との間は、裏面ＶＳＳ配線４２で覆われている。総じて、裏面ＶＤＤ配線４１及び裏面ＶＳＳ配線４２は、周辺回路領域１２を覆うように形成される。周辺回路領域１２の裏面のうち配線で覆われていない部分は、裏面ＶＤＤ配線４１と裏面ＶＳＳ配線４２との間のスペース、裏面ＶＤＤ配線４１と信号パッド４７との間のスペース、及び裏面ＶＳＳ配線４２と信号パッド４７との間のスペース等、電気的に分離するための最小限度のスペースのみである。例えば、周辺回路領域１２に含まれる全てのＭＯＳＦＥＴのうち９０％以上が裏面配線で覆われていることが望ましい。

（効果）
以上詳述したように第１の実施形態によれば、ＶＳＳパッド４５及びＶＤＤパッド４６から遠い距離にあるＭＯＳＦＥＴ（例えば、半導体基板２０の中央部に配置されたＭＯＳＦＥＴ）に対して、半導体基板２０の表面及び裏面の２つの経路で電源を供給することが可能となる。これにより、例えば基板表面のみで電源を供給する場合と比較して、低抵抗の電源供給経路を実現できる。また、電源配線（ＶＤＤ配線及びＶＳＳ配線）の配線抵抗を低減することができる。これにより、固体撮像装置１０の電源を安定化させることが可能となる。

また、表面ＶＤＤ配線３３及び表面ＶＳＳ配線３４は、最も配線抵抗が小さい配線層、例えば最上層配線で構成している。これにより、電源配線の抵抗をより低減することができる。

また、裏面電源配線（裏面ＶＤＤ配線４１、及び裏面ＶＳＳ配線４２）は、周辺回路領域１２の裏面の大部分を覆うように形成される。これにより、周辺回路領域１２のＭＯＳＦＥＴの大部分を遮光することができる。ＭＯＳＦＥＴに光が照射されると、光電変換に起因するリーク電流が発生する。しかしながら、本実施形態では、周辺回路領域１２のＭＯＳＦＥＴの大部分が遮光されるため、ＭＯＳＦＥＴのリーク電流を低減でき、ひいては固体撮像装置１０の消費電力を大幅に削減できる。

なお、裏面電源配線は遮光膜２７と同一金属層であるため、裏面電源配線と遮光膜２７は同一工程で同時に製造できる。このため、遮光膜２７のみを形成するときと比較して、追加の製造工程無しに裏面電源配線も形成可能である。

［第２の実施形態］
第２の実施形態は、周辺回路領域１２に含まれる複数のＭＯＳＦＥＴ３０を平面視において裏面ＶＤＤ配線４１及び裏面ＶＳＳ配線４２と重なるように配置することで、複数のＭＯＳＦＥＴ３０へ光が照射されるのをより低減するようにしている。なお、第２の実施形態に係る固体撮像装置１０は、周辺回路領域１２に含まれるＭＯＳＦＥＴの位置のみが第１の実施形態と異なり、それ以外の構成は第１の実施形態と同じであるため、第１の実施形態との差異についてのみ説明する。

図７は、第２の実施形態に係る周辺回路領域１２の断面図である。周辺回路領域１２に含まれる複数のＭＯＳＦＥＴ３０は、裏面ＶＤＤ配線４１のパターン（幅）から距離Ｄだけ内側に入った領域（ＭＯＳＦＥＴ形成領域）５０に配置される。換言すると、平面視において、裏面ＶＤＤ配線４１が無い領域、及び裏面ＶＤＤ配線４１の端部から距離Ｄ以内の領域にはＭＯＳＦＥＴを配置しない。同様に、周辺回路領域１２に含まれる複数のＭＯＳＦＥＴ３０は、裏面ＶＳＳ配線４２のパターン（幅）から距離Ｄだけ内側に入った領域（ＭＯＳＦＥＴ形成領域）５０に配置される。換言すると、平面視において裏面ＶＳＳ配線４２が無い領域、及び裏面ＶＳＳ配線４２の端部から距離Ｄ以内の領域にはＭＯＳＦＥＴを配置しない。

ここで、距離Ｄは、周辺回路に要求される仕様（安定性、消費電力等）から決定される設計値で、例えば１０〜５００（μｍ）程度である。

第２の実施形態によれば、周辺回路領域１２に含まれる全てのＭＯＳＦＥＴ３０を遮光することができる。また、周辺回路に要求される仕様に応じてより光が当たりにくい位置にＭＯＳＦＥＴが形成される。これにより、第１の実施形態と比較してさらにＭＯＳＦＥＴ３０の動作が安定し、また光電変換に起因するＭＯＳＦＥＴ３０のリーク電流をさらに低減できる。

［第３の実施形態］
第３の実施形態は、周辺回路領域１２の裏面全体に遮光性を有する配線を形成することで、周辺回路領域１２に含まれる複数のＭＯＳＦＥＴ３０へ光が入射するのをより低減するようにしている。

図８は、第３の実施形態に係る固体撮像装置１０の裏面のレイアウト図である。固体撮像装置１０の表面のレイアウト図（図１）、Ａ−Ａ´線に沿った固体撮像装置１０の断面図（図３）、及びＢ−Ｂ´線に沿った固体撮像装置１０の断面図（図４）は、第１の実施形態と同じである。

周辺回路領域１２の裏面には、ほぼ全面にわたって裏面ＶＳＳ配線４２が設けられている。より具体的には、裏面ＶＳＳ配線４２は、周辺回路領域１２のうちＶＤＤパッド４６及び信号パッド４７が配置される領域を除く領域の全体に形成されている。第３の実施形態では、裏面配線層２２は、電源配線用として裏面ＶＳＳ配線４２のみを備え、裏面ＶＤＤ配線４１は備えていない。表面配線層２１に含まれる表面ＶＤＤ配線３３及び表面ＶＳＳ配線３４の構成は、第１の実施形態と同じである。

第３の実施形態によれば、周辺回路領域１２に含まれる全てのＭＯＳＦＥＴ３０は、裏面ＶＳＳ配線４２によって覆われる。これにより、周辺回路領域１２に含まれる全てのＭＯＳＦＥＴ３０に対して光が入射するのをより低減することができる。また、第３の実施形態では、第２の実施形態のように周辺回路領域１２に含まれる複数のＭＯＳＦＥＴ３０の配置を制御する必要がなく、周辺回路領域１２内に自由にＭＯＳＦＥＴ３０を形成することができる。

なお、裏面ＶＳＳ配線４２に替えて、裏面ＶＤＤ配線４１を周辺回路領域１２の裏面全体に形成するようにしてもよい。

上記各実施形態では、電極パッド（ＶＳＳパッド、ＶＤＤパッド、及び信号パッド）は、四角形の半導体基板の対向する２辺に設けられているが、これに限定されず、四角形の半導体基板の４辺すべてに電極パッドを設けるように構成してもよい。

上記各実施形態の配線構造は、電源配線に限らず、信号をやり取りする信号線に適用することも可能である。

上記各実施形態の電源配線は、固体撮像装置以外の半導体装置（半導体集積回路）に適用することも可能である。

［適用例］
上記各実施形態で説明した固体撮像装置１０は、デジタルカメラやカメラ付携帯電話など様々なカメラ付電子機器に適用することができる。図９は、本実施形態の固体撮像装置１０を用いたデジタルカメラ１００のブロック図である。

デジタルカメラ１００は、レンズユニット１０１、固体撮像装置（イメージセンサ）１０、信号処理部１０２、記憶部１０３、表示部１０４、及び制御部１０５を備えている。

レンズユニット１０１は、複数の撮像レンズを含み、入射した光に対して機械的又は電気的に光学特性（例えば、焦点距離）を制御する。レンズユニット１０１を通過した光は、イメージセンサ１０上に結像される。イメージセンサ１０から出力された電気信号は、信号処理部１０２で信号処理される。信号処理部１０２は、ＤＳＰ（Digital Signal Processor）などから構成される。信号処理部１０２からの出力信号Ｓは、表示部１０４に出力、又は記憶部１０３を経由して表示部１０４に出力される。これにより、撮影中の画像、又は撮影した画像が表示部１０４に表示される。制御部１０５は、デジタルカメラ１００全体の動作を制御するとともに、レンズユニット１０１、イメージセンサ１０及び信号処理部１０２の動作タイミングを制御する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…固体撮像装置、１１…画素領域、１２…周辺回路領域、２０…半導体基板、２１…表面配線層、２２…裏面配線層、２３…受光素子、２４…カラーフィルタ、２５…マイクロレンズ、２６…平坦化層、２７…遮光膜、３０…ＭＯＳＦＥＴ、３１…層間絶縁層、３２…信号線、３３…表面ＶＤＤ配線、３４…表面ＶＳＳ配線、３５，３６，４４…ビアプラグ、４０…貫通電極、４１…裏面ＶＤＤ配線、４２…裏面ＶＳＳ配線、４５…ＶＳＳパッド、４６…ＶＤＤパッド、４７…信号パッド、５０…ＭＯＳＦＥＴ形成領域、１００…デジタルカメラ、１０１…レンズユニット、１０２…信号処理部、１０３…記憶部、１０４…表示部、１０５…制御部。

Claims (6)

1. 画素領域及び周辺回路領域を有し、かつ第１及び第２の主面を有する半導体基板と、
   前記周辺回路領域かつ前記半導体基板の第１の主面に設けられ、第１の方向に延在する第１の配線と、
   前記周辺回路領域かつ前記半導体基板の第２の主面に設けられ、前記第１の方向に延在する第２の配線と、
   前記第１の配線の一端及び前記第２の配線の一端に接続され、前記半導体基板を貫通する第１の貫通電極と、
   前記第１の配線の他端及び前記第２の配線の他端に接続され、前記半導体基板を貫通する第２の貫通電極と、
   を具備することを特徴とする固体撮像装置。
2. 前記第１及び第２の配線の中央部に接続され、前記半導体基板を貫通する第３の貫通電極をさらに具備することを特徴とする請求項１に記載の固体撮像装置。
3. 前記第１及び第２の配線はそれぞれ、前記半導体基板の対向する２辺まで延在し、
   前記第１及び第２の貫通電極はそれぞれ、前記半導体基板の対向する２辺に配置されることを特徴とする請求項１又は２に記載の固体撮像装置。
4. 前記半導体基板の第２の主面かつ前記第１及び第２の貫通電極上にそれぞれ設けられた第１及び第２の電極パッドをさらに具備することを特徴とする請求項１乃至３のいずれかに記載の固体撮像装置。
5. 前記周辺回路領域かつ前記半導体基板の第１の主面に設けられた複数のＭＯＳＦＥＴをさらに具備し、
   平面視において、前記複数のＭＯＳＦＥＴの一部は、前記第２の配線に覆われることを特徴とする請求項１乃至４のいずれかに記載の固体撮像装置。
6. 前記第１及び第２の配線は、電源配線であることを特徴とする請求項１乃至５のいずれかに記載の固体撮像装置。

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